KR100260975B1 - 반도체장치 및 그의 제조방법 - Google Patents
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
본 발명의 반도체장치는, 절연성표면을 갖는 기판; 상기 기판의 절연성표면상에 형성되고, 결정성 규소막으로 형성된 활성영역; 및 상기 활성영역상에 형성된 절연성박막을 구비하며, 상기 활성영역은 비정질규소막의 가열처리에 의한 결정화를 촉진하는 촉매원소를 포함한다.
Description
제1(a)도 내지 제1(e)도는 본 발명의 제1실시예에 의한 TFT의 구성 및 그의 제조방법을 설명하기 위한 단면도.
제2(a)도 내지 제2(e)도는 본 발명의 제2실시예에 의한 TFT의 구성 및 그의 제조방법을 설명하기 위한 단면도.
제3(a)도 내지 제3(e)도는 본 발명의 제3실시예에 의한 TFT의 구성 및 그의 제조방법을 설명하기 위한 단면도.
제4(a)도 및 제4(b)도는 본 발명의 제4실시예에 의한 반도체장치의 구성 및 그의 제조방법을 설명하기 위한 평면도.
제5(a)도 내지 제5(f)도는 본 발명의 제4실시예에 의한 반도체장치의 제조방법을 공정순으로 보인 단면도.
제6(a)도 및 제6(b)도는 본 발명의 제5실시예에 의한 반도체장치의 구성 및 그의 제조방법을 설명하기 위한 평면도.
제7(a)도 내지 제7(f)도는 본 발명의 제5실시예에 의한 반도체장치의 제조방법을 공정순으로 보인 단면도.
제8도는 본 발명의 제6실시예에 의한 반도체장치 및 그의 제조방법을 설명하기 위한 평면도.
제9(a)도 내지 제9(f)도는 본 발명의 제6실시예에 의한 반도체장치의 제조방법을 공정순으로 보인 단면도.
* 도면의 주요부분에 대한 부호의 설명
10, 30, 40, 50 : TFT 20 : 회로
100, 200, 300, 400, 500, 600 : 반도체장치
101, 201, 301, 401, 501, 601 : 유리기판 103b : 결정성 규소막
104 : 게이트 절연막 106, 306 : 게이트전극
109 : 소스영역 110 : 드레인영역
112, 113 : 전극배선 214 : 접속공
603 : 비정질규소막 604 : 질화규소막
604a : 관통공
본 발명은 반도체 장치 및 그의 제조방법에 관한 것이다. 더 구체적으로는, 본 발명은 비정질 규소막을 결정화시켜 얻어진 결정성 규소막을 활성영역으로 이용하는 반도체 장치 및 그의 제조방법에 관한 것이다. 본 발명은 절연기판상에 설치된 박막트랜지스터(TFT)를 포함하는 반도체 장치에 특히 효과적이며, 액티브매트릭스형 액정표시장치, 밀착형 이미지 센서, 3차원 IC등에 적용될 수 있다.
최근, 대형의 고해상도 액정표시장치, 고속응답 밀착형 이미지 센서 또는 고해상도의 3차원 IC등의 실현을 위해, 고성능 반도체 장치를 절연막상에 형성하려는 많은 노력이 행해지고 있다. 이러한 장치들에 채용되는 반도체 소자로는 박막상의 규소 반도체층을 이용하는 것이 일반적이다.
이러한 박막상의 규소 반도체층으로는, 비정질 규소(a-Si) 반도체로 된 것과, 결정성을 갖는 규소 반도체로 된 것으로 크게 두가지로 대별된다. 박막상의 규소 반도체의 전술한 두가지 타입들 중, 비정질 규소 반도체는 현재 일반적인 용도로서 가장 빈번하게 사용된다. 그 이유는 비정질 규소 반도체가 결정성 규소 반도체에 비해 비교적 저온에서 기상성장법을 이용하여 더욱 용이하게 제초될 수 있기 때문이다. 이러한 장점에도 불구하고, 비정질 규소 반도체의 물리적 특성, 예컨대 도전성등이 결정성을 갖는 규소 반도체에 비해 열악하다. 더 좋은 성능 특성을 실현하도록, 결정성을 갖는 규소 반도체로 된 반도체 장치를 제조하는 방법의 확립이 강하게 요구되고 있다. 결정성을 갖는 규소 반도체의 예로는 다결정 규소, 미결정 규소, 결정 성분을 함유한 비정질 규소, 및 결정성과 비정질의 중간 상태를 갖는 세미 아모르퍼스 규소등이 알려져 있다.
결정성을 갖는 전술한 박막상의 규소 반도체층을 얻기 위해 다음의 세가지 방법들이 이용된다.
(1) 결정성을 갖는 규소 반도체 막이 그 증착시에 기판상에 직접 성장된다.
(2) 처음에 비정질 규소 반도체 막이 증착되고, 그후 레이저 광 에너지에 의해 결정화된다.
(3) 처음에 비정질 규소 반도체 막이 증착되고, 그후 열 에너지를 가하여 결정화된다.
이러한 종래의 방법들에는 다음과 같은 문제점들이 있다.
방법(1)을 이용할 때는, 막의 증착과 결정화가 동시에 진행된다. 따라서, 대입경의 결정성 규소를 얻기 위해서는 두꺼운 규소막을 증착시키는 것이 불가피하다. 그러나, 기판의 전면에 걸쳐 양호한 반도체 물성을 갖는 막을 균일하게 증착시키는 것은 기술적으로 곤란하다. 또한, 그 막이 600℃ 이상의 비교적 고온에서 증착되므로, 이 방법에 이용될 수 있는 기판으로서 저렴한 유리 기판이 부적당하게 되어, 비용면에서 문제가 있다.
방법(2)을 이용하는 경우에는, 막의 용융고화과정 중에 결정화 현상을 이용하므로, 결정체의 입경 크기가 작다하더라도 입계가 양호하게 처리되어, 고품질의 결정성 규소막이 얻어질 수 있다. 이러한 장점에도 불구하고, 현재 가장 빈번하게 사용되고 있는 엑시머 레이저광을 조사하는 경우에, 레이저 광으로 조사되는 면적이 작게 됨으로써, 처리량이 적어지게 되는 문제가 있다. 또한, 대형 기판의 전면을 균일하게 처리하기 위한 엑시머 레이저의 안정성이 불충분하다. 이러한 문제점에 비추어볼때, 방법(2)은 차세대 기술이라는 여겨진다.
방법(3)은 방법들(1,2)과 비교할때 대형기판의 처리에 적용할 수 있는 장점이 있지만, 결정화를 실현하기 위해 600℃ 이상의 고온에서 수십시간에 걸쳐 가열처리가 필요하다. 따라서, 저렴한 유리 기판을 이용함으로써 비용을 절감하고 처리량을 증대시키기 위해서는, 두가지의 상반되는 목적들이 동시에 수행되어야 한다: 즉, 비용 절감을 위해 가열 온도를 낮추어야 하고, 처리량을 증대시키도록 짧은 시간내에 결정화를 실현해야 한다.
또한, 방법(3)은 고상 결정화(에피택시) 현상을 이용하기 때문에, 결정입자는 기판면에 대해 평행하게 측면으로 성장됨으로써, 수 ㎛의 크기를 가진 결정입자가 얻어진다. 그 결과, 결정입자가 서로 접촉된채로 성장되어 입계(grain boundary)를 형성한다. 그 입계들이 캐리어에 대한 트랩 준위로서 작용하므로, 입계의 존재가 TFT의 전계효과 이동도를 저하시키는 요인이 된다.
일본 공개 특허 공보 제93-55142호 및 93-136048호는 방법(3)을 이용함에 따른 입계들의 전술한 문제점들을 해결하기 위한 방법을 개시하고 있다. 그 방법들에 따르면, 처음에 결정 성장의 핵으로서 이물질을 비정질 규소막으로 도입한 다음 그 막을 열처리 함으로써, 대입경의 결정성 규소막이 이물질을 핵으로 이용하여 성장될 수 있다.
일본 공개 특허 공보 제93-55142호에 개시된 방법에 따르면, 실리콘(Si+) 이온들을 이온 주입법에 의해 비정질 규소막으로 도입한 다음 그 막을 열처리함으로써, 입경 수 ㎛의 결정입자를 가진 다결정 규소막이 성장될 수 있다. 일본 공개 특허 공보 제93-136048호에 개시된 방법에 따르면, 입경 10-100nm의 규소입자가 고압 질소가스와 함께 비정질 규소막으로 흡입됨으로써, 성장핵이 형성된다. 상기한 두가지 방법 모두는 비정질 규소막으로 이물질을 선택적으로 도입하여, 그것을 핵으로 이용하여 고품질의 결정성 규소막으로 성장시키고, 그 막을 이용하여 반도체 장치를 형성한다.
고성능 금속산화 반도체(MOS) 트랜지스터를 실현하기 위해서는, 그 트랜지스터의 활성영역으로 이용되는 결정성 규소막은 물론이고, 게이트 절연막도 고품질화되어야 한다. 또한, 활성영역의 반도체 박막과 게이트 절연막 사이의 계면의 고품질화도 필수적 요소이다.
종래의 IC 프로세스에 의해 Si 기판상에 제조되는 MOS형 트랜지스터에서는, Si 기판 표면이 열산화되어 그 열산화된 규소막이 게이트 절연막으로 이용된다. 그 결과, 활성층과 게이트 절연막 사이의 계면은 청결한 상태로 유지되고, 따라서 고품질의 산화 규소막이 게이트 절연막으로 이용될 수 있다.
그러나, 열산화 공정에서는 기판이 1000℃ 이상의 고온으로 가열되어야 함으로써, 그 공정은 저령한 유리 기판상에서 제조되는 TFT 용으로는 부적합하다. 열산화막이 석영 기판과 같이 내열성이 높은 기판을 이용하여 형성된다 하더라도, 열 산화공정으로 처리되는 규소막은 단결정 규소막이 아니라 결정성 규소막으로 된다. 따라서, 결정성 규소막을 산화시켜서 얻어진 산화 규소막의 절연성이 불량하게 되므로, 산화 규소막은 게이트 절연막으로 이용될 수 없다.
절연 기판상에서 형성되는 결정성 규소막을 이용하는 반도체 장치에서는, 게이트 절연막이 화학적 증착(CVD) 방법등의 저온 성장법으로 별도로 형성될 필요가 있다. 일본 공개 특허 공보 제91-4564호에 개시된 방법에 따르면, 반도체층(비정질 규소막)과 게이트 절연막이 저온 성장법에 의해 연속으로 형성된 다음 그 막들이 고상 결정화를 위해 열처리됨으로써, 반도체층과 게이트 절연막 사이의 계면(이하, “반도체층/게이트 절연막 계면”이라 약칭함)을 청정하게 보유하는 고성능 TFT를 실현하고 있다.
절연성을 갖는 기판상에 결정성 규소막을 이용하여 TFT와 같은 반도체 소자를 제조하는 경우, 가장 문제되는 점은 전술한 바대로 활성 영역으로 이용되는 결정성 규소막의 결정성 및 반도체층 게이트 절연막의 계면의 상태이다.
게이트 절연막은 다음의 문제점들이 있다. 저온 성장법에 의해 게이트 절연막을 제조하는 경우에, 게이트 절연막의 품질이 고온 산화법에 의해 형성된 게이트 절연막에 비해 불량하게 됨으로써, 그 막을 이용하여 고성능 TFT를 얻을 수 없다. 그 이유는 게이트 절연막중의 잔류 스트레스, 댕글링 본드(dangling bond) 및 불순물 등에 의해 야기되는 결함준위가 반도체층/게이트 절연막 계면에 존재하여 디플리션층(depletion layer)이 확산되지 않기 때문이다. 이 문제는 반도체층/게이트 절연막 계면을 청정하게 유지함에 의해 실질적으로 해결될 수 있다. 따라서, 일본 공개 특허 공보 제91-4564호에 개시된 기술은 그 문제를 해결하도록 효과적으로 적용될 수 있다.
활성 영역으로 이용되는 결정성 규소막을 제조하기 위한 방법에 대해서는, 대형 기판을 처리하는 관점에 비추어 볼때 기판내에서의 결정성이 어느 정도 안정되어 있는 전술한 방법(3)에서와 같은 고상 결정화 방법이 현재로는 가장 바람직하다. 그러나, 일본 공개 특허 공보 제91-4564호에 개시된 종래의 고상 결정화 방법에 의해 제조된 결정성 규소막은 결정입자계의 영향이 커지게 되고 단일 결정입자내에 결정결함이 많은 쌍정구조(twin crystal structure)를 나타낸다. 따라서, 그 반도체층이 결정결함이 많은 쌍정구조로 됨으로써, 반도체층과 게이트 절연막을 연속으로 형성하는 경우 하층의 반도체층의 열악한 결정성이 반영되어, 단결정 규소막과 절연성 박막을 연속으로 형성하는 경우에 비해 반도체층/게이트 절연막 계면의 결함준위가 낮아질 수 없으므로, 반도체층/게이트 절연막 계면을 청정하게 유지함으로써 얻어지는 효과들이 반감된다. 고성능 반도체 장치를 실현하기 위해서는, 외기를 차단한 상태로 반도체층과 게이트 절연막을 밀폐 환경내에서 연속으로 형성할 필요가 있으며, 또한, 활성영역으로 이용되는 결정성 규소막의 고품질화가 필요하다.
고품질의 결정성 규소막을 얻기 위해 제안된 일본 공개 특허 공보 제93-55142호 및 제93-136048호에 개시된 기술에 따르면, Si+이온과 Si 입자들이 주입창(window)을 통해 선택적으로 비정질 규소막으로 도입되어, 결정성장을 위한 핵을 형성한다. 그 주입창 내부에서 발생되는 결정핵은 단일 결정핵이 아니라 다수의 결정핵이 발생되어, 각각의 결정핵에서 결정성장이 일어난다. 실제로, Si+이온 또는 Si 입자를 하나의 주입창을 통해 도입함으로써 단일 결정입자를 형성하기는 불가능하고, 주입창내에 발생된 다수의 핵에 의해 결정입자계가 형성된다.
또한, 일본 공개 특허 공보 제93-55142호 및 제93-136048호에 개시된 기술에 따르면, 실제로 결정입자계를 제어하기란 불가능하다. 또한 결정 성장핵으로서 Si+이온 또는 Si 입자를 선택적으로 도입할 때 마스크가 필요하므로, 필수적인 반도체 장치 제조 공정과는 직접 관련이 없는 부가적인 공정이 실행되어야 할 필요가 있다. 이 방법은 재생산성의 면에서 중대한 결점이 있고, 결과적으로 제조 비용이 크게 상승된다.
저렴한 유리 기판을 이용하는 경우, 결정화를 위한 가열 처리 공정에서 바람직하지 않은 기판 수축 및/또는 편향이 발생된다. 예컨대, 액티브 매트릭스형 액정표시장치에 일반적으로 이용되는 코닝 7059 유리(코닝사 상품명)는 유리 변형점이 593°로 되어 있다. 따라서, 대형 기판을 제조하기 위해, 593℃ 이상으로 가열 처리하기에는 문제가 있다.
종래의 고상 결정화 방법의 경우에는, 출발 막으로 이용되는 a-Si 막을 성장시키기 위한 조건 및 그 방법에 따라, 최저 600℃의 가열 온도에서 20시간 이상의 가열 처리가 필요하다. 일본 공개 특허 공보 제91-4564호에 개시된 방법에 따르면, 500∼700℃의 온도에서 장시간 어닐링을 실행하게 되어 있다. 이 특허의 실시예들에 개시된 a-Si 막의 고상 결정화를 실현하기 위해서는, 실제로 최저 600℃의 가열 온도에서 20시간 이상의 어닐링을 실행할 필요가 있다고 생각된다. 일본 공개 특허 공보 제93-55142호에 개시된 기술에 따르면, 600℃의 가열 온도에서 40시간동안 결정화가 실행된다. 일본 공개 특허 공보 제93-136048호에 개시된 기술에 따르면, 650℃ 이상의 가열 온도로 가열 처리가 실행된다. 이 기술들은 SOI 기판 또는 SOS 기판에 효과적으로 적용될 수 있지만, 그 기술들을 이용하여 저렴한 유리기판 상에서 반도체 장치를 형성하도록 결정성 규소막을 제조하기는 어렵다.
MOS 트랜지스터에서, 전술한 바와 같이 채널링을 행하기 위한 반도체층/게이트 절연막 계면의 특성은 매우 중요하다. 그러나, 박막 트랜지스터에서는, 반도체층/게이트 절연막 계면과 대향하는 계면의 상태가 특히 중요하다. 그 이유는, TFT가 오프 상태일때, 반도체층을 통해 게이트 절연막과 대향하는 계면에 백 채널이 형성되어 누설 전류 증가의 요인이 되기 때문이다. 결과적으로, 액티브 매트릭스 기판의 화소 스위칭 소자 또는 메모리 소자등에 특히 전하보유성이 필요한 TFT에서, 백채널 효과에 의한 누설 전류를 방지하기 위해서는 게이트 절연막과 대향하는 계면의 계면 특성을 양호하게 유지하는 것이 필수적이다.
본 발명의 반도체장치는, 절연성표면을 갖는 기판; 상기 기판의 절연성표면상에 형성되고, 결정성을 갖는 규소막으로 형성된 활성영역; 및 상기 활성영역상에 형성된 절연성박막을 구비한다. 상기 반도체장치에서, 활성영역은 비정질규소막의 가열처리에 의한 결정화를 촉진하는 촉매원소를 포함한다.
본 발명의 다른 양태에 의하면, 본 발명의 반도체장치는, 기판: 상기 기판상에 형성된 제1절연성박막; 상기 제1절연성박막상에 형성되고, 결정성을 갖는 규소막으로 형성된 활성영역; 및 상기 활성영역상에 형성된 제2절연성박막을 구비한다. 상기 반도체장치에서, 활성영역은 비정질규소막의 가열처리에 의한 결정화를 촉진하는 촉매원소를 포함한다.
1실시예에 있어서, 상기 활성영역은 실질적으로 단결정상태에 있는 결정입자를 포함한다.
다른 실시예에 있어서, 상기 반도체장치는, 상기 활성영역의 적어도 일부를 포함하는 채널영역; 상기 제2절연성박막의 적어도 일부를 포함하는 게이트절연막; 및 상기 게이트절연막상에 형성된 게이트전극을 구비하는 MOS형 트랜지스터를 포함한다.
또 다른 실시예에 있어서, 상기 활성영역에 있어서의 촉매원소의 농도는 1 × 1016~ 1 × 1019원자/cm3의 범위에 있다.
또 다른 실시예에 있어서, 상기 활성영역은 촉매원소로서 Ni, Co, Pd, Pt, Cu, Ag, Au, In, Sn, Al 및 Sb로 구성되는 그룹에서 선택되는 적어도 하나의 원소를 포함한다.
본 발명의 다른 양태에 의한 반도체장치의 제조방법은, 기판을 외기에 노출시키지 않고 절연성표면을 갖는 기판상에 비정질규소막과 절연성박막을 연속적으로 형성하는 공정; 상기 비정질규소막에, 이 비정질규소막의 결청화를 촉진하기 위한 촉매원소를 이온주입법에 의해 상기 절연성박막을 통해 도입하는 공정; 및 상기 촉매원소가 부가된 비정질규소막의 적어도 일부를 열처리에 의해 결정화시키는 공정을 포함한다.
다른 실시예에 있어서, 상기 방법은, 절연성박막으로 부터 MOS형 트랜지스터의 게이트절연막을 형성하는 공정을 포함한다.
본 발명의 다른 양태에 의한 반도체장치의 제조방법은, 기판을 외기에 노출시키지 않고 기판상에 제1절연성박막, 비정질규소막 및 제2절연성박막을 연속적으로 형성하는 공정; 상기 비정질규소막에, 이 비정질규소막의 결정화를 촉진하기 위한 촉매원소를 이온주입 법에 의해 상기 제2절연성박막을 통해 도입하는 공정: 및 상기 촉매원소가 부가된 비정질규소막의 적어도 일부를 열처리에 의해 결정화시키는 공정을 포함한다.
1실시예에 있어서, 상기 방법은, 상기 제2절연성박막으로 부터 MOS형 트랜지스터의 게이트절연막을 형성하는 공정을 포함한다.
다른 실시예에 있어서, 상기 촉매원소는 1 × 1011~ 1 × 1014원자/cm2범위의 주입량으로 상기 비정질규소막에 주입된다.
본 발명의 또다른 양태에 의한 반도체장치는, 절연성표면을 갖는 기판; 상기 기판의 절연성표면상에 형성되고, 결정성을 갖는 규소막으로 형성된 활성영역; 및 상기 활성영역상에 형성된 절연성박막을 구비한다. 상기 반도체장치에서, 활성영역은, 비정질규소막의 가열처리에 의한 결정화를 촉진하는 촉매원소를 도입한 제1결정화영역으로 부터 상기 기판의 절연성표면에 대해 평행한 방향으로 결정성장이 진행하여 형성된 횡방향 결정성장영역의 일부이다.
1실시예에 있어서, 상기 활성영역은 실질적으로 단결정상태에 있는 결정입자를 포함한다.
다른 실시예에 있어서, 상기 반도체장치는, 상기 활성영역의 적어도 일부를 포함하는 채널영역; 상기 절연성박막의 적어도 일부를 포함하는 게이트절연막; 및 상기 게이트절연막상에 형성된 게이트전극을 구비하는 MOS형 트랜지스터를 포함한다.
또 다른 실시예에 있어서, 상기 제1결정화영역에 있어서의 촉매원소의 농도는 1 × 1016~ 1 × 1019원자/cm3의 범위에 있다.
또 다른 실시예에 있어서, 상기 제1결정화영역은 촉매원소로서 Ni, Co, Pd, Pt, Cu, Ag, Au, In, Sn, Al, P, As 및 Sb로 구성되는 그룹에서 선택되는 적어도 하나의 원소를 포함한다.
본 발명의 다른 양태에 의한 반도체장치의 제조방법은, 기판을 외기에 노출시키지 않고 절연성표면을 갖는 기판상에 비정질규소막과 절연성박막을 연속적으로 형성하는 공정; 상기 절연성박막을 패터닝한후 이 절연성박막을 마스크로 사용하여 비정질규소막의 일부에, 이 비정질규소막의 결정화를 촉진하기 위한 촉매원소를 선택적으로 도입하는 공정; 상기 촉매원소가 부가된 비정질규소막의 적어도 일부를 제1열처리에 의해 결정화시켜, 제1결정화영역을 형성하는 공정; 제2가열처리에 의해 상기 제1결정화영역으로 부터 기판의 절연성표면에 대해 실질적으로 평행한 방향으로 상기 비정질규소막을 결정화시켜, 횡방향 결정화영역을 형성하는 공정; 상기 절연성박막의 표면으로부터 소정 깊이까지 균일하게 상기 절연성박막의 일부를 에칭하는 공정; 및 상기 횡방향 결정화영역으로 부터 반도체소자의 활성영역을 형성하는 공정을 포함한다.
1실시예에 있어서, 상기 절연성박막의 일부를 에칭에 의해 제거하는 두께는 상기 가열처리시 상기 절연성박막에 있어서의 촉매원소의 확산거리 이상으로 설정된다.
다른 실시예에 있어서, 상기 방법은, 표면이 에칭된 절연성박막으로 부터 MOS 트랜지스터의 게이트절연막을 형성하는 공정을 포함한다.
본 발명의 또 다른 양태에 의한 반도체장치의 제조방법은, 기판을 외기에 노출시키지 않고 절연성표면을 갖는 기판상에 비정질규소막과 절연성박막을 연속적으로 형성하는 공정; 상기 절연성박막을 커버하도록, 상기 비정질규소막의 결정화를 촉진하기 위한 촉매원소가 상기 절연성박막으로 확산되지 않도록 하기 위한 확산방지막을 형성하는 공정; 상기 절연성박막 및 확산방지막을 패터닝한후 상기 절연성박막과 확산방지막을 마스크로 사용하여 비정질규소막의 일부에 상기 촉매원소를 선택적으로 도입하는 공정; 상기 촉매원소가 부가된 비정질규소막의 적어도 일부를 제1열처리에 의해 결정화시켜, 제1결정화영역을 형성하는 공정; 제2가열처리에 의해 상기 제1결정화영역으로 부터 기판의 절연성표면에 대해 실질적으로 평행한 방향으로 상기 비정질규소막을 결정화시켜, 상기 비정질규소막에 횡방향 결정화영역을 형성하는 공정; 상기 확산방지막을 제거하는 공정; 및 상기 횡방향 결정화영역으로부터 반도체소자의 활성영역을 형성하는 공정을 포함한다.
1실시예에 있어서, 상기 방법은, 상기 결정화한 규소막상에 레이저빔 또는 강광(强光)을 조사하는 공정을 더 포함한다.
다른 실시예에 있어서, 상기 확산방지막의 두께는 상기 제1 또는 제2열처리시 상기 확산방지막에 있어서의 촉매원소의 확산거리 이상으로 설정된다.
또 다른 실시예에 있어서, 상기 확산방지막으로서 산화규소막 또는 질화규소막이 사용된다.
또 다른 실시예에 있어서, 상기 방법은 상기 절연성박막으로 부터 박막트랜지스터의 게이트절연막을 형성하는 공정을 더 포함한다.
또 다른 실시예에 있어서, 상기 비정질규소막의 일부에 이 비정질규소막의 결정화를 촉진하기 위한 촉매원소를 선택적으로 도입하는 공정에 있어서는, 상기 비정질규소막의 일부에 접하도록 상기 촉매원소를 용해 또는 분해시킨 용액 또는 화합물을 도포한다.
또 다른 실시예에 있어서, 상기 비정질규소막의 일부에 이 비정질규소막의 결정화를 촉진하기 위한 촉매원소를 선택적으로 도입하는 공정에 있어서는, 상기 비정질규소막의 일부에 접하도록 상기 촉매원소를 증착한다.
또 다른 실시예에 있어서, 촉매원소로서 Ni, Co, Pd, Pt, Cu, Ag, Au, In, Sn, Al, P, As 및 Sb로 구성되는 그룹에서 선택되는 적어도 하나의 원소가 사용된다.
본 발명의 또 다른 양태에 의한 반도체장치의 제조방법은, 외기를 차단한 상태로 절연성표면영역을 갖는 기판상에 비정질규소막과 절연성박막을 연속적으로 형성하는 공정; 상기 비정질규소막의 일부에 이 비정질규소막의 결정화를 촉진하기 위한 촉매원소를 선택적으로 도입하는 공정; 상기 촉매원소가 부가된 비정질규소막의 일부를 제1열처리에 의해 결정화시켜, 제1결정화영역을 형성하는 공정; 제2가열처리에 의해 상기 제1결정화영역으로 부터 기판의 절연성표면에 대해 실질적으로 평행한 방향으로 상기 비정질규소막을 결정화시켜, 상기 비정질규소막에 횡방향 결정화영역을 형성하는 공정; 상기 횡방향 결정화영역상에 배치된 절연성박막의 일부를 사용하여 게이트절연막을 형성하는 공정을 포함한다.
1실시예에 있어서, 상기 촉매원소를 포함하는 절연성박막의 일부를 그의 표면으로 부터 에칭하는 공정을 더 포함한다.
다른 실시예에 있어서, 상기 절연성박막은 다층구조를 갖고, 이 다층구조는 적어도 상기 게이트절연막으로 사용되는 절연층과 상기 촉매원소가 절연층으로 확산되지 않도록 하는 확산방지층을 포함하며; 상기 확산방지층은 상기 제2가열처리를 행한 후 에칭된다.
또 다른 실시예에 있어서, 상기 촉매원소의 도입공정은, 상기 절연성박막의 선택된 영역을 에칭에 의해 다른 영역보다 얇게 박막화하는 공정; 및 상기 박막화된 영역을 통해 상기 촉매원소의 이온을 주입하는 공정을 포함한다.
또 다른 실시예에 있어서, 상기 절연성박막의 선택된 영역은 상기 비정질규소막의 표면이 노출될때까지 에칭된다.
또 다른 실시예에 있어서, 상기 촉매원소의 도입공정은 상기 절연성박막의 선택된 영역을 통해 상기 촉매원소의 이온을 상기 비정질규소막에 주입하는 공정을 포함한다.
이에 따라, 상기 본 발명은 통상의 고상성장법에서 얻어지는 결정성보다 더욱 양호한 결정성을 갖는 고품질의 결정성규소막을 높은 생산성으로 형성하고, 반도체층/절연막 계면을 청정한 상태로 유지할수 있으며; 결정화에 필요한 가열온도를 580℃이하로 하고, 코닝 7059유리기판과 같은 저렴한 유리기판을 사용할수 있는 반도체장치 및 그의 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
상기 목적을 달성하기 위해, 본 발명자들은 비정질규소막의 표면에 니켈, 팔라듐 및 납과 같은 금속원소를 미량 도입한 다음, 약 4시간동안 550℃에서 가열함으로써 비정질규소막이 결정화될수 있는 것을 확인했다.
이 메카니즘은 다음과 같이 이해될수 있다.
우선, 금속원소를 핵으로 한 결정핵발생이 가열처리의 초기단계에 일어난다. 그 후, 그 금속원소가 촉매로 되어 결정성장을 촉진하여 결정화가 급격히 진행하는 것으로 이해된다. 이후, 이들 금속원소를 “촉매원소”라 한다. 이들 촉매원소에 의해 결정화가 촉진되어 결정성장된 규소막은, 통상의 고상성장법에 의해 하나의 결정핵에서 성장된 쌍정구조의 결정입자와 달리, 복수의 침상(針狀)결정 밀 주상(柱狀)결정을 갖는다. 각각의 침상결정 및 주상결정은 이상적인 단결정상태로 되어 있다.
이와 같은 결정성규소막을 활성영역으로 사용하여 TFT를 제조하는 경우, 통상의 고상성장법으로 형성한 단결정규소박막을 사용한 경우에 비해 전계효과이동도가 1.2배 정도 향상될수 있다. 또한, 가열온도에 의한 결정화후, 레이저빔 또는 강광(强光)을 결정화된 규소막에 조사함으로써, 결정화에 촉매원소를 사용하여 얻어진 전계효과이동도와 고상성장법에 의해 얻어진 전계효과이동도간의 차가 더욱 현저하게 된다.
즉, 결정성규소박막에 레이저빔 또는 강광을 주사한 경우, 결정성규소박막과 비정질규소막과의 융점의 차이로 인해 결정입자 경계부가 집중적으로 처리된다. 한편, 통상의 고상성장법으로 형성된 결정성규소박막에 있어서는, 결정구조가 쌍정상태로 있기 때문에, 레이저빔 조사후에도 결정입자 경계내부는 쌍정결함이 존재한다. 이에 비해, 촉매원소를 도입하여 결정화한 결정성규소박막은 침상결정 또는 주상 결정으로 형성되어 있고, 그 내부는 거의 단결정상태로 있기 때문에, 레이저빔 또는 강광의 조사에 의해 결정입자 경계부가 처리되고, 또한 그의 결정입자내의 결정성도 촉진되어, 기판전면에 걸쳐 대단히 양호한 결정성을 나타내는 결정성규소박막이 얻어진다.
반도체소자중에서도 TFT와 같은 MOS형 트랜지스터소자의 안정성을 향상시키고 그의 고성능화를 실현하기 위해, 전술한 바와 같은 반도체층/게이트절연막 계면을 청정하게 유지하는 기술, 즉 반도체층과 게이트절연막을 진공중에서 의 연속형성을 행하는 기술이 불가결하다. 또한, TFT의 누설전류를 감소시키고 전하보유특성을 향상시키기 위해서는 반도체층을 협지한 채로 게이트절연막에 대향하는 계면까지 청정하게 유지하는 기술이 필요하다. 따라서, 하부절연층, 반도체층 및 게이트절연막의 3층을 연속적으로 형성하는 것이 바람직하다.
상기 촉매를 사용하여 결정화한 반도체층은 침상결정 또는 주상 결정에 의해 형성되고, 그 내부는 거의 단결정상태로 있기 때문에, 반도체층과 게이트절연막을 연속성형시 종래의 결정결함이 많은 쌍정구조의 결정성규소박막을 반도체층에 사용한 경우에 비해 그 계면특성을 크게 향상시킬 수 있다.
본 발명자들에 의해 발견된 상기 결정성규소박막의 제조방법에 의하면, 반도체층에 촉매원소를 첨가하는 공정이 필요하기 때문에, 종래의 고상성장법에 비해 반도체층과 게이트절연막의 연속형성, 및 하부절연막과 반도체층 및 게이트절연막의 연속형성이 매우 곤란하다.
본 발명자들은 상기 촉매원소를 첨가하여 580℃이하의 저온어닐링으로 결정화시킨 결정성규소박막을 활성영역으로 사용하는 TFT프로세스에 있어서 반도체층과 게이트절연막의 연속형성, 및 하부절연막과 반도체층 및 게이트절연막의 3층 연속형성이 가능한 프로세스를 연구했다.
본 발명자들은 반도체층과 게이트절연막을 연속형성하고; 이온주입 법에 의해 촉매원소를 절연막을 통해 반도체층으로 도입하고; 가열처리에 의해 결정화 또는 그 후 레이저빔이나 강광을 조사함으로써 본 발명의 목적이 달성될수 있는 것을 발견했다.
본 발명자들은 또한, 반도체층의 하측 영역에 촉매원소를 첨가하여도 동일한 결정화효과가 있고, 또한 반도체층과 게이트절연막의 연속형성이 가능한 것을 발견했다. 그러나, 이 방법에서는 반도체층성막전에 그 하부막표면에 첨가된 촉매원소를 첨가함으로써 하부막중에도 촉매원소가 확산되어, 반도체층에 첨가된 촉매원소의 농도를 정확히 제어할수 없다. 또한, 이 방법에서는 하부절연막에 촉매원소를 도입할 필요가 있기 때문에, 하부절연막과 반도체층 및 게이트절연막의 3층을 연속형성하는 것이 구조적으로 불가능하였다. 따라서, 하부절연막과 반도체층 및 게이트절연막의 3층을 연속형성하고, 촉매원소를 도입하는 방법으로서는 상기 이온주입법외에는 없다. 또한, 상기 하부절연막에 촉매원소를 첨가하는 방법을 사용하여 반도체층과 게이트절연막을 연속형성하여 제조한 TFT는 소망의 고성능 특성을 나타내지 않는다.
이 경우에, 비정질규소막에 도입하는 촉매원소의 농도로서는, 낮으면 낮을수록 좋으나 너무 낮으면 비정질규소막의 결정화를 촉진하도록 기능하지 않는다. 본 발명자들에 의해 얻어진 측정결과에 의하면, 결정화가 일으키는 촉매원소의 최저농도는 1 × 1016원자/cm3이고, 이 이하의 농도에서는 촉매원소에 의한 결정화가 일어나지 않는다.
촉매원소의 농도가 높으면 소자에 대한 영향이 문제로 된다. 촉매원소의 농도가 높은 경우에 일어나는 현상으로서는 주로 TFT의 오프영역에서 누설전류의 증대이다. 이 현상은 규소막에 있어서 촉매원소에 의해 형성된 불순물준위로 인한 터널 전류에 의해 주로 야기된다. 본 발명자들에 의해 얻어진 측정결과에 의하면, 소자에 대한 영향이 나타나지 않는 정도의 촉매원소의 최고농도는 1 × 1019원자/cm3이다. 따라서, 촉매원소의 막중농도로서 1 × 1016~ 1 × 1019원자/cm3에 있으면 가장 효과적으로 촉매원소가 기능할 수 있게 된다.
TFT에 있어서 활성층의 막두께는 20∼150nm가 적당하다. 막두께가 20nm이하 이면 양호한 결정성이 얻어질수 없다. 또한, 막두께가 150nm이상이면 활성영역의 에지부에서 배선의 단절이 일어나기 쉽다. 일반적으로 100nm정도의 막두께가 적당하며, 이 막두께의 a-Si막에 상기 범위의 농도를 갖는 촉매원소를 도입하기 위해서는 이온주입공정에 있어서의 도스량을 1 × 1011~ 1 × 1014원자/cm3의 범위로 할 필요가 있다.
상기 촉매원소를 사용하는 결정화방법은, 촉매원소로서 Ni를 사용한 경우에 가장 현저한 효과를 얻을수 있다. 기타 사용가능한 촉매원소의 예로는, Co, Pd, Pt, Cu, Ag, Au, In, Sn, Al, 및 Sb를 들수 있다. 이들중에서 선택된 1종 또는 복수종류의 원소이면 미량(막중농도 1 × 1016원자/cm3이상)으로도 결정화를 현저히 촉진시킬수 있다. 따라서, 반도체소자로의 악영향을 염려할 필요가 없다.
본 발명의 반도체장치는 기판의 절연성표면에 형성되고 결정성을 갖는 규소막으로 이루어지는 활성영역과, 이 활성영역상에 형성된 절연성박막을 구비한다. 상기 활성영역은 비정질규소막의 가열에 의한 결정화를 촉진하는 촉매원소를 포함한다. 비정질규소막을 결정화하여 얻어지는 활성영역을 구성하는 결정성규소박막은 통상의 고상결정법에 의해 얻어지는 결정성보다 우수한 결정성을 나타낸다. 활성영역의 결정성이 양호하기 때문에, 활성영역과 그위의 절연막과의 연속성형에 의해 이들의 계면을 청정한 상태로 유지함으로써 상기 계면에서의 결함준위를 효과적으로 감소시킬수 있다.
상기 비정질규소막의 가열에 의한 결정화는, 촉매원소에 의해 촉진되기 때문에 고품질의 결정성규소박막을 높은 생산성으로 형성할수 있다. 또한, 그 결정화에 필요한 가열온도가 580℃이하이기 때문에, 코닝 7059유리기판과 같은 저렴한 유리기판을 사용할수 있다.
본 발명에 의한 반도체장치는, 기판상에 형성된 제1절연성박막; 상기 제1절연성박막상에 형성되고 결정성을 갖는 활성영역, 및 상기 활성영역상에 형성된 제2절연성 박막을 포함한다. 상기 활성영역은 비정질규소막의 가열처리에 의한 결정화를 촉진하는 촉매원소를 포함한다. 상기 제1절연성박막, 활성영역 및 제2절연성박막을 연속성장시킴으로써, 상기 제1절연성박막과 활성영역간의 계면 및 상기 제2절연성박막과 활성영역간의 계면의 특성이 현저히 향상될수 있다. 또한, 활성영역을 구성하는 결정성규소박막을, 비정질규소막의 결정화에 의해 높은 생산성으로 형성할수 있다. 상기 결정성규소박막의 결정화는 저렴한 유리기판이 사용될수 있는 저온에서 행해질수 있다.
상기 비정질규소막의 가열처리에 의해 얻어진 결정성규소박막에 레이저빔 또는 강광을 조사함으로써 활성영역을 구성하는 규소막의 결정화가 더욱 향상될수 있어, 이에 따라 활성영역에서의 캐리어의 전계효과이동도를 더욱 향상시킬수 있다.
상기 절연성박막을 MOS형 트랜지스터의 게이트절연막으로 사용함으로써, 트랜지스터의 누설전류를 감소시킬수 있다.
상기 활성영역에 있어서의 촉매원소의 막중농도를 1 × 1016~ 1 ×1019원자/cm3로 함으로써, 촉매원소를 효과적으로 기능시킬수 있다.
본 발명의 반도체장치의 제조방법에 의하면, 외기를 차단한 상태로 그 표면영역이 절연성을 갖는 기판상에 비정질규소막 및 절연성박막을 연속형성하기 때문에, 이들 막사이의 계면이 청정한 상태로 유지될수 있다.
본 발명의 방법에 의하면, 상기 비정질규소막에 그 결정화를 촉진하는 촉매원소를 이온주입법에 의해 상기 절성막을 통해 도입하고, 그 후 촉매원소를 도입한 비정질규소막을 가열에 의해 결정화시켰다. 이에 따라, 통상의 고상성장법에서 얻어진 결정성보다 더욱 고품질의 결정성규소박막을 고생산성으로 형성할수 있다.
본 발명에 의하면, 결정화에 요하는 가열온도가 580℃이하로 되어 기판으로서 코닝 7059유리기판과 같은 저렴한 유리기판을 사용할수 있다.
본 발명에 의하면, 촉매원소를 도입한 비정질규소막을 가열에 의해 결정화한후, 이 결정화한 규소막에 레이저빔이나 강광을 조사하여 결정의 처리를 행하므로, 활성영역을 구성하는 결정성규소박막을 보다 향상시킬 수 있어, 활성영역에서의 캐리어의 전계효과이동도를 일층 향상시킬수 있다.
본 발명의 반도체장치의 제조방법에 의하면, 외기를 차단한 상태로, 기판상에 제1절연성기판, 비정질규소막 및 제2절연성기판을 3층 연속하여 형성할수 있다. 이에 따라, 1절연성기판과 비정질규소막간의 계면 및 제2절연성기판과 비정질규소막간의 계면의 특성이 더욱 향상될수 있다.
이하 도면을 참조하면서 본발명의 실시예를 설명한다.
[제1실시예]
제1(a)∼1(e)도는 본 발명의 제1실시예에 의한 박막 트랜지스터(TFT) 및 그의 제조방법을 설명하기 위한 단면도이고, 본 실시예의 TFT의 제조방법을 공정순으로 나타내고 있다.
제1(a)∼1(e)도에 나타낸 바와같이, 반도체 장치(100)는 산화규소막등의 절연성 하층막(102)을 통해 유리기판(101)상에 형성된 TFT(10)을 포함한다. 그 절연 하층막(102)상에는 TFT(10)을 구성하는 섬모양의 결정성 규소막(103b)이 형성되어 있다. 이 결정성 규소막(103b)의 중앙부분은 채널영역(108)으로 되어 있고, 그 채널 영역(108)의 양측부분은 소스영역(109)과 드레인 영역(110)으로 되어 있다. 상기 채널영역(108)상에는 게이트 절연막(104)을 통해 알루미늄 게이트전극(106)이 제공되어 있다. 게이트전극(106)의 표면은 산화물층(107)에 의해 커버되어 있다. 상기 TFT(10)는 그 전체면이 층간절연막(111)에 의해 커버되어 있다. 소스영역(109)과 드레인 영역(110)에 대응하는 층간절연막(111) 부분에는 접속공(111a)이 형성되어 있다. 상기 소스영역(109)과 드레인 영역(110)은 이 접속공(111a)을 통해 전극배선(112, 113)에 접속되어 있다.
이 제1실시예에서는, 결정성 규소막(103b)은 비정질 규소막의 가열처리에 의한 결정화를 촉진하는 촉매원소(Ni)를 포함하고, 이 막중의 결정입자가 거의 단결정상태의 침상 결정 혹은 주상 결정으로 되어 있다.
이 실시예의 TFT(10)는 액티브 매트릭스형 액정표시장치의 구동회로와 화소부분을 구성하는 소자로서 사용할 수 있는 것은 물론 이들의 회로와 화소부분과 동일 기판상에 형성된 중앙처리장치(CPU)를 구성하는 소자로서 사용될 수 있다. TFT는 액정표시장치 뿐만 아니라 소위 박막 집적회로에 이용할 수 있다.
그다음, TFT의 제조방법에 대해 설명한다. 본 실시예에서는 유리기판상에 N형 TFT를 제조하는 공정에 대해 설명한다.
첫째, 유리기판(101)상에 이를테면, 스퍼터링법에 의해 두께 200 nm정도의 산화규소로 이루어진 하층막(102)을 형성한다. 이 산화규소막은 유리기판(101)으로 부터 불순물의 확산을 방지하기 위해 제공된다.
둘째, 제1(a)도에 나타낸 바와같이, 두께 25~100 nm, 예를들면 80 nm의 진성(I형)의 비정질 규소막(a-Si막)(103)을 형성한다. 비정질 규소막을 대기중에 노출시키지 않고 계속해서 두께 20∼150 nm, 예를들면 100nm의 산화규소막을 게이트 절연막(104)으로서 형성한다. 이들 막을 대기중에 노출시키지 않고 반도체층과 게이트 절연막을 연속 형성함으로써 반도체층/게이트 절연막 계면을 청정하게 유지할 수 있으므로, 후에 완성하는 TFT의 신뢰성의 향상과 고성능화를 가져올 수 있다.
이들 층을 대기에 노출시키지 않고 이 반도체층과 절연막을 연속적으로 형성하기 위해서 플라즈마 CVD법이 가장 흔히 사용된다. 스퍼터링법, 광CVD법, 전자빔 증착법등이 있다. 본 실시예에서는 a-Si막과 산화규소막의 연속 형성을 RF 플라즈마 CVD법으로 행하였다. a-Si막은 실란(SiH4)가스를 원료로 하고, 이를 기판온도 150∼400℃, 바람직하기로는 200∼300℃에서 분해 및 증착함으로써 형성되었다. 또한, 산화규소막의 형성에는 TEOS(테트라 에톡시 실란)을 원료로 하고, 산소와 함께 기판온도 150∼600℃, 바람직하게는 300∼450℃에서 분해 및 증착함으로써 형성되었다. TEOS는 Si원자, O원자등을 포함하고 상온에서 액체인 유기재료이다. TEOS는 층간절연막등의 형성에 사용되고, 단차 피복성이 우수한 절연막을 얻을 수 있는 것이다.
다음에, 제1(b)도에 나타낸 바와같이, 이온 주입법에 의해 니켈이온(105)을 게이트 절연막(104)을 통해 a-Si막(103)에 도입한다. 이 때 니켈의 도입량은 1 × 1011~ 1 × 1014원자/cm2가 되도록 한다. 본 실시예에서는 니켈 이온의 가속전압을 120~200keV, 예를들면 160 keV로 하고, 도입량을 1 × 1013원자/cm2로 하고, 니켈이온(105)을 a-Si막(103)에 도입하였다. 그리고, 이온 주입막을 수소환원 분위기하 또는 불활성 분위기하에, 가열온도 520∼580℃에서 수시간으로 부터 수십시간, 본 실시예에서는 550℃에서 4시간 어닐링하여 결정화시킨다. 이때, a-Si막중에 주입된 니켈이온(105)은 핵으로 작용하고, 그후 니켈이 촉매로 작용하여 a-Si막(103)의 결정화를 효과적으로 촉진시킨다. 이에 의해 결정성 규소막(103a)이 형성된다. 또 동시에 막중에 니켈이 균일하게 확산하여 결정성 규소막(103a)중의 니켈 농도는 1.2 × 1018원자/cm3로 된다.
그 다음, 제1(c)도에 나타낸 바와같이, 결정성 규소막(103a)의 불필요한 부분을 제거하여 각각의 TFT를 분리하고, TFT의 활성 영역(소스, 드레인 및 채널 영역)으로 되는 섬모양의 결정성 규소막(1036)을 형성한다. 동시에 결정성 규소막(103a)상의 산화규소막(104)은 섬모양의 결정성 규소막(103a)과 동일한 형상으로 패터닝된다.
계속해서, 스퍼터링법에 의해 알루미늄을 두께 400∼800 nm, 예를들면 600 nm로 되도록 산화규소막(104)에 퇴적한다. 그리고, 알루미늄막을 패터닝하여 게이트전극(106)을 형성한다. 이 알루미늄 게이트전극(106)의 표면을 양극산화하여 그 표면에 산화물층(107)을 형성한다(제1(d)도 참조).
이 경우에, 양극산화는 초기에 일정 전류를 가함으로써 타르타르산 1∼5%를 포함하는 에틸렌 글리콜 용액중에서 행하여 220V까지 전압을 올린후, 그 상태를 1시간 유지함으로써 산화처리를 종료한다. 얻어진 산화물층(107)의 두께는 200 nm이다. 또한, 이 산화물층(107)의 두께가 후속 이온 도핑 공정에서 옵셋 게이트 영역의 길이를 한정하기 때문에 옵셋 게이트 영역의 길이를 양극산화 공정에 의해 조절할 수 있다.
그 다음, 게이트전극(106)과 산화물층(107)을 마스크로서 사용하여, 활성영역(결정성 규소막)(103b)에 이온 도핑법에 의해 불순물(인)을 주입한다. 도핑 가스로서 포스핀(PH3)을 사용하고, 가속전압을 60∼90kV, 예를들면 80kV, 주입량을 1 × 1015~ 8 × 1015cm-2, 예를들면 2 × 1015cm-2으로 한다. 이 공정에 의해, 불순물-주입 영역(109, 110)은 후에 TFT(10)의 소스/드레인 영역으로 각각 사용되고, 게이트전극(106) 및 그 주변의 산화물층(107)에 의해 마스크된 비주입 영역(108)은 TFT(10)의 채널영역으로 사용된다.
제1(d)도에 나타낸 바와같이, 레이저빔(115)의 조사에 의해 어닐링하여 주입된 불순물의 활성화를 행함과 동시에, 상기 불순물 도입부분의 열화된 결정성을 개선시킨다. 이 조사 단계에서, KrF 엑시머 레이저(파장 248nm, 펄스폭 20 nsec)를 사용하고, 에너지 밀도 150∼400 mJ/cm2, 바람직하게는 200∼250 mJ/cm2에서 조사하였다. 이렇게 하여 형성된 N형 불순물(인)영역(109, 110)의 시트저항은 200∼800Ω/□이었다.
두께 600nm정도의 산화규소막 혹은 질화규소막을 층간절연막(111)으로서 형성한다. TEOS를 원료로 사용하여 산소를 사용하는 플라즈마 CVD법, 혹은 오존을 사용하는 감압 CVD법 흑은 상압 CVD법에 의해 산화규소막을 사용하는 경우에는, 단차 피복성이 우수한 양호한 층간 절연막이 얻어질수 있다. 또, SiH4와 NH3를 원료가스로서 사용하여 플라즈마 CVD법에 의해 질화규소막을 성장시키면, 댕글링 본드가 활성영역/게이트 절연막의 계면에 공급된 수소원자에 의해 종료되고, TFT특성의 열화가 저감될 수 있다.
층간절연막(111)에 접속공(111a)을 형성하여 질화티탄과 알루미늄으로 이루어진 2층막에 의해 TFT의 전극배선(112, 113)을 형성한다. 질화티탄막은 소스 및 드레인 영역에의 알루미늄의 확산을 방지하기 위한 배리어막으로서 작용한다. 제1(e)도에 나타낸 바와같이, 1기압의 수소 분위기에서 350℃, 30분간 어닐링하여 TFT(10)을 완성시킨다.
이렇게 얻어진 TFT가 화소전극을 스위칭하는 소자로서 사용되는 경우에는 전극배선(112, 113)의 일방을 산화주석인들(ITO)으로 된 투명 도전막으로 이루어진 화소전극에 접속하고, 다른 한편의 전극으로 부터 신호를 입력한다. 또한, 본 TFT가 박막집적회로에 사용되는 경우 게이트 전극(106)상에 접속공을 형성하고 필요한 배선을 제공하는 것이 요구된다. 본 실시예에 따라 제조된 TFT에서, 전계효과이동도는 60∼80 cm2/Vs, S값은 0.6∼0.8V/디지트, 임계전압은 2∼3V의 양호한 특성을 나타냈다. S값은 TFT의 준 임계 영역에서의 상승계수이고, 게이트전압VG와 드레인 전류ID와의 관계를 나타내는 그래프에서, 드레인전류ID가 급격히 상승하는 지점에서의 그래프의 경향을, 그 드레인전류ID가 1디지트 증대했을 때 게이트전압의 변화로 나타내고 있다. 또 기판내에서의 TFT특성의 편차는 전계효과이동에서 ±12%, 임계전압에서 ±8%이내 이었다.
이와같이, 기판의 표면영역이 절연성을 갖는 기판상에 비정질 규소막(103)과 절연막(104)을 계속해서 형성하기 때문에 이들 막의 계면을 청정한 상태로 유지할 수 있다.
또, 상기 비정질 규소막에 그 비정질 규소막의 결정화를 촉진하는 촉매원소(Ni)를 이온주입법에 의해 상기 절연성 박막을 통해 도입한다. 그 촉매원소를 도입한 비정질규소막을 가열에 의해 결정화시키기 때문에 통상의 고상 성장법으로 얻어지는 결정성보다 더욱 높은 결정성을 갖는 고품질의 결정성 규소막(103b)을 우수한 생산성으로 형성할 수 있다.
또한, 결정성 규소막(103b)의 결정성이 양호하기 때문에, 비정질 규소막(103)과 게이트 절연막(104)간의 계면을 청정한 상태로 유지함으로써 그 계면에서의 결함 레벨을 효과적으로 저감할 수 있다.
그러나, 이 결정화에 필요한 가열온도가 580℃이하로 될 수 있으므로, 코닝7059유리기판과 같이 값싼 유리기판을 사용할 수 있다.
상기 결정성 규소막(103b)상의 산화규소막을 MOS형 트랜지스터의 게이트 절연막으로서 사용하기 때문에, 트랜지스터의 누설전류를 저감할 수 있다.
상기 결정성 규소막 내의 촉매원소의 농도를 1 × 1016~ 1 × 1019원자/cm3로 하고 있기 때문에 촉매원소를 더 효과적으로 작용시킬 수 있다.
[제2실시예]
제2(a)∼2(e)도는 본 발명의 제2실시예에 의한 박막 트랜지스터 및 그의 제조방법을 설명하기 위한 단면도이고, 본 발명의 제2실시예에 따른 TFT의 제조방법을 공정순으로 나타내고 있다.
제2(a)∼2(e)도에서 나타낸 바와같이, 본 실시예의 반도체 장치(200)는 액티브 매트릭스형 액정표시장치의 주변구동회로와 일반적으로 박막 집적회로를 구성하는 상보적 금속 산화물 반도체(CMOS) 구조를 갖는 회로(20)를 포함한다. 이 CMOS구성의 회로(20)는 N형 TFT(21)와 P형 TFT(22)를 접속하여 얻어지므로 이들 두 TFT(21, 22)는 상보적인 작동을 한다.
상기 N형 TFT(21)와 P형 TFT(22)는 각각 유리기판(201)상에 산화규소막등의 절연성 하층막(202)을 통해 형성되어 있다. 절연성 하층막(202)상에는 각 TFT(21, 22)를 구성하는 섬모양의 결정성 규소막(203n, 203p)가 서로 인접하여 형성되어 있다.
이 결정성 규소막(203n, 203p)은 그 중앙부분에 각각 N형 채널 영역(208)과 P형 채널 영역(209)을 포함한다. 결정성 규소막(203n)의 좌우 양측 부분에 N형 TFT의 N형 소스 영역(210)과 N형 드레인 영역(211)이 형성되어 있다. 결정성 규소막(203p)의 좌우 양측 부분은 P형 TFT의 P형 소스영역(212)과 드레인 영역(213)이 형성되어 있다.
상기 N형 채널 영역(208)과 P형 채널 영역(209)상에는 게이트 절연막(204)을 통해 2개의 알류미늄 게이트전극(206, 207)이 배설되어 있다. 또한, 상기 TFT(21) 및 TFT(22)는 전체면이 층간절연막(214)에 의해 커버되어 있다. 접속공(214n)은 N형 TFT(21)의 소스영역(210)과 드레인 영역(211)에 대응하는 층간절연막(214)의 부분에 형성되어 있고, 접속공(214p)는 P형 TFT(22)의 소스영역(212)과 드레인 영역(213)에 대응하는 부분에 형성되어 있다. N형 TFT(21)의 소스영역(210)과 드레인 영역(211)은 이 접속공(214n)을 통해 전극 배선(215, 216)에 접속되어 있다. 또한 P형 TFT(22)의 소스영역(212)과 드레인 영역(213)은 상기 접속공(214p)을 통해 전극배선(216, 217)에 접속되어 있다.
제2실시예에서, 결정성 규소막(203n, 203p)은 열처리에 의해 비정질 규소막의 결정화를 촉진하기 위한 촉매원소(Ni)를 함유하고, 결정입자가 단결정 상태로 있는 경우 침상 결정이나 주상 결정으로 이루어져 있다.
그다음, 회로의 제조방법에 대해 설명한다. 유리기판상에 상기 CMOS 구조를 갖는 회로를 제조하기 위한 공정에 대해 설명한다.
첫째, 유리기판(201)상에 스퍼터링법등에 의해 두께 100 nm정도의 산화규소로 이루어진 하층막(202)을 형성한다. 그 다음, 제2(a)도에 나타낸 바와같이, 두께 25∼100 nm, 예를 들면, 50 nm의 진성(I형)의 비정질 규소막(a-Si막)(203)과 두께 20∼150 nm, 예를 들면, 100nm의 산화규소막(204)을 계속해서 형성한다.
제2(b)도에 나타낸 바와같이, 이온 주입법에 의해 니켈이온(205)을 게이트 절연막(204)을 통해 a-Si막(203)에 도입한다. 이 때 니켈의 도입량은 5 × 1012원자/cm2이고, 니켈 이온의 가속전압을 140keV이다. 이온 주입막을 수소환원 분위기하 또는 불활성 분위기하에, 온도 520∼580℃에서 수시간으로 부터 수십시간, 이를테면, 본 실시예에서는 550℃에서 6시간 어닐링하여 결정화시킨다.
a-Si막중에 주입된 니켈이온(205)은 결정 핵으로 작용하고, 그후 니켈이 촉매로 작용하여 a-Si막(203)의 결정화를 효과적으로 촉진시킨다. 이에 의해 a-Si막(203)이 결정성 규소막(203a)으로 된다. 결정성 규소막(203a)중의 니켈 농도는 1 × 1018원자/cm3로 된다.
레이저빔을 결정성 규소막에 조사함으로써 결정성 규소막(203a)의 결정성을 향상시킨다, 본 실시예에서는 XeCl 엑시머 레이저(파장 308nm, 펄스폭 40 nsec)를 사용한다. 레이저빔은 200∼450℃, 예를 들면 400℃에서 에너지 밀도 200∼400mJ/cm2, 예를 들면, 300 mJ/cm2를 사용하여 기판을 가열한다.
제2(c)도에 나타낸 바와같이, TFT의 활성 영역(또는 장치 영역)(203n, 203p)으로서 사용되는 부분 이외에 결정성 규소막(203a)의 불필요한 부분을 에칭 기술에 의해 제거하여 각각의 TFT를 분리한다. 동시에 결정성 규소막(203a)상에 형성된 규소 산화막(204)은 섬모양의 결정성 규소막(203n, 203p)과 동일한 형상으로 패터닝된다.
그후, 제2(d)도에 나타낸 바와같이, 알루미늄(규소 0.1∼2% 함유)을 스퍼터링 기술에 의해 산화규소막(204)에 퇴적하여 두께가 400∼800nm, 예를 들면, 500nm가 되도록 한다. 그 다음, 알루미늄막을 패터닝하여 게이트전극(206, 207)을 형성한다.
게이트전극(206, 207)을 활성영역(203n, 203p)의 마스킹 층으로서 각각 사용하여, 활성영역(203n)을 불순물(인)로 도핑하고, 활성영역(203p)을 또다른 불순물(붕소)로 도핑한다. 이 경우에, 도핑 가스로서 포스핀(PH3)과 디보란(B2H6)을 사용하고, 인을 도핑하기 위한 가속전압을 60∼90kV, 예를들면 80kV으로 하고, 붕소를 도핑하기 위한 가속전압을 40∼80kV, 예를들면 65kV으로 하며, 주입량을 인에 대해서는 1 × 1015~ 8 × 1015cm-2, 예를들면 2 × 1015cm-2으로 하고 붕소에 대해서는 5 × 1015cm-2으로 한다.
이 공정에 의해, 게이트 전극(206, 207)에 의해 마스킹되어 불순물이 주입되지 않는 영역은 후에 TFT(21, 22)의 채널영역(208, 209)으로서 사용된다. 도핑시에는 도핑이 불필요한 영역을 포토레지스트로 마스킹함으로써 각각의 원소를 선택적으로 도핑한다. 그 결과, N형의 불순물 영역(210, 211)과 P형의 불순물 영역(212, 213)이 형성되어 제2(d)도에 나타낸 바와같이, N채널형 TFT(또는 N형 TFT)(21)와 P채널형 TFT(또는 P형 TFT)(22)를 형성할 수 있다.
제2(d)도에 나타낸 바와같이, 레이저빔의 조사에 의해 어닐링하여 주입된 불순물의 활성화를 행한다. 이 조사 단계에서, XeCl 엑시머 레이저(파장 308nm, 펄스폭 40 nsec)를 에너지 밀도 250 mJ/cm2에서 조사하였다.각 주사 위치에서 레이저빔의 두 펄스를 포커싱함으로써 조사를 행하였다.
제2(e)도에 나타낸 바와같이, 두께 600 nm를 갖는 산화규소막은 층간절연막(214)으로서 플라즈마 CVD법에 의해 형성된다. 접속공(214n, 214p)은 층간 절연막(214)에 형성되어 질화티탄 및 알루미늄으로 이루어진 2층막을 사용하는 TFT의 전극 배선(215, 216 및 217)을 형성한다. 마지막으로, 1기압의 수소 분위기하에 350℃에서 30분동안 어닐링하여 N형 TFT(21)와 P형 TFT(22)를 완성시킨다.
본 실시예의 상기 방법에 의해 제조된 CMOS 구조를 갖는 회로에서, N형 TFT(21)와 P형 TFT(22)는 각각 120∼150 cm2/Vs 와 100∼130 cm2/Vs의 높은 전계효과이동도를 갖고, 또한 각각 임계전압 1.5∼2V와 -2∼-3V를 갖는다. 그러므로, 이들 TFT는 매우 양호한 특성을 나타낸다.
본 실시예의 방법에 따라서, 비정질 규소막을 열처리하여 얻어진 결정성 규소막은 레이저빔이나 강광을 조사함으로 더 처리되므로, 제1실시예에서 설명한 효과 이외에 활성 영역을 구성하는 규소막의 결정성 향상과 활성 영역에서 캐리어의 전계효과이동도의 향상을 가져올 수 있다.
[제3실시예]
제3(a)∼3(e)도는 본 발명의 제3실시예에 의한 박막 트랜지스터(TFT) 및 그의 제조방법을 나타내는 단면도이고, 본 실시예의 TFT의 제조방법을 공정순으로 나타내고 있다.
제3(a)∼3(e)도에 나타낸 바와같이, 반도체 장치(300)는 본 발명의 제3실시예에 따른 반도체 장치의 TFT(10)와 완전 동일한 단면 구조를 갖는 TFT(30)를 포함한다. 제3실시예의 TFT(30)는 층간절연막(302)으로서 사용되는 산화규소막, 활성 영역으로서 사용되는 반도체층(303), 게이트 절연막으로서 사용되는 산화규소막(303)이 대기에 노출되지 않고 연속적으로 형성된다는 점에서 제1실시예의 TFT(10)와 다르다. 제3도에서 나타낸 300번대의 도면부호를 갖는 본 실시예의 구성요소는 제1도에 나타낸 100번대의 도면부호를 갖는 제1실시예의 구성요소에 해당하는 것이다.
그다음, TFT(30)의 제조방법에 대해 설명한다. 본 실시예에서는 유리기판상에 N형 TFT를 제조하는 공정에 대해 설명한다.
먼저, 제3(a)도에 나타낸 바와같이, 두께 100∼300 nm, 예를들면 200 nm의 산화 규소막으로 된 하층막(302); 두께 25∼100 nm, 예를들면 80 nm의 진성(I형)의 비정질 규소막(a-Si막)(303)과 게이트 절연막(304)으로서 사용되는 두께 20∼150 nm, 예를들면 100 nm의 산화규소막이 대기중에 노출되지 않고 유리기판(301)상에 연속적으로 형성된다. 이러한 방법으로 하층 절연막, 반도체층 및 게이트 절연막을 연속형성함으로써 하층 절연막과 반도체층 계면 그리고 반도체층/게이트 절연막 계면을 청정하게 유지할 수 있다.
반도체층과 게이트 절연막의 연속 형성은 TFT가 ON될 때의 특성, 예를들면, 후에 완성될 TFT의 신뢰성과 고성능화를 개선시킨다. 하층 절연막과 반도체층의 연속 형성은 TFT가 OFF될 때의 특성, 예를들면, 누설전류를 감소시키는 특성을 개선시킨다.
본 실시예에서는 산화규소막, a-Si막과 산화규소막의 연속 형성을 RF플라즈마 CVD법으로 행하였다. a-Si막은 실란(SiH4)가스를 원료로 사용하고, 온도 150-400℃, 바람직하기로는 200∼300℃에서 기판의 가열에 의해 분해 및 증착함으로써 형성되었다. 산화규소막, 즉 하층 절연막과 게이트 절연막 모두는 TEOS(테트라 에톡시 실란)을 원료로 하여 산소와 함께 기판온도 150∼600℃, 바람직하게는 300~450℃에서 분해 및 증착함으로써 형성된다. 하부 산화규소막(302)은 또한 유리기판으로 부터 불순물이 확산되는 것을 방지하기 위한 완충층으로서 작용한다.
다음에, 제3(b)도에 나타낸 바와같이, 이온 주입법에 의해 니켈이온(305)을 게이트 절연막(304)을 통해 a-Si막(304)에 도입한다. 본 실시예에서, 니켈의 주입량은 1 × 1011~ 1 × 1014원자/cm2가 되도록 한다. 니켈 이온의 가속전압을 120~200keV, 예를들면 160 keV로 하고, 주입량을 1 × 1013원자/cm2로 한다. 그리고, 이온 주입막을 수소환원 분위기하 또는 불활성 분위기하에, 가열온도 520∼580℃에서 수시간으로 부터 수십시간, 본 실시예에서는 550℃에서 4시간 어닐링하여 결정화시킨다. 이때, a-Si막중에 주입된 니켈이온(305)은 결정핵으로 작용하고, 그후 니켈이 촉매로 작용하여 a-Si막(303)의 결정화를 효과적으로 촉진시킨다. 그 결과, a-Si막(303)은 결정성 규소막(303a)이 된다. 또한, 동시에 막중에 니켈이 균일하게 확산하여 결정성 규소막(303a)중의 니켈 농도는 1.2 × 1018원자/cm3로 된다.
제3(c)도에 나타낸 바와같이, 결정성 규소막(303a)의 불필요한 부분을 제거하여 각각의 TFT를 분리하고, TFT의 활성 영역(소스, 드레인 및 체널 영역)으로 되는 섬모양의 결정성 규소막(303b)을 형성한다. 동시에 결정성 규소막(303a)상의 규소산화막(304)은 섬모양의 결정성 규소막(303b)과 동일한 형상으로 패터닝된다.
계속해서, 스퍼터링법에 의해 알루미늄을 두께 400∼800 nm, 예를들면 600 nm로 되도록 산화규소막(304)에 퇴적한다. 그리고, 알루미늄막을 패터닝하여 게이트전극(306)을 형성한다. 이 알루미늄 게이트전극(306)의 표면을 양극산화하여 그 표면에 산화물층(307)을 형성한다.(제3(d)도 참조). 이 경우에, 양극산화는 초기에 일정 전류를 가함으로써 타르타르산 1∼5%를 포함하는 에틸렌 글리콜 용액중에서 행하여 220V까지 전압을 올린후, 그 상태를 1시간 유지함으로써 산화처리를 종료한다. 얻어진 산화물층(307)의 두께는 200 nm이다. 또한, 이 산화물층(307)의 두께가 후속 이온 도핑 공정에서 옵셋 게이트 영역의 길이를 한정하기 때문에, 옵셋 게이트 영역의 길이는 양극산화 공정에서 결정될 수 있다.
그 다음, 게이트전극(306)을 커버하는 산화물층과 게이트전극(306)을 마스크로서 사용하여, 활성영역에 이온 도핑법에 의해 불순물(인)을 도핑한다. 도핑 가스로서 포스핀(PH3)을 사용하고, 가속전압을 60∼90kV, 예를들면 80kV, 주입량을 1 × 1015~ 8 × 1015cm-2, 예를들면 2 × 1015cm-2으로 한다.
이 공정에 의해, 불순물-주입 영역(309, 310)은 후에 TFT(30)의 소스/드레인 영역으로 각각 사용되고, 게이트전극(306) 및 그 주변의 산화물층(307)에 의해 마스킹된 불순물 비주입 영역(308)은 TFT(30)의 채널영역으로 사용된다.
제3(d)도에 나타낸 바와같이, 레이저빔(315)의 조사에 의해 어닐링하여 주입된 불순물의 활성화를 행함과 동시에, 상기 불순물 주입 부분의 열화된 결정성을 개선시킨다. 이 조사 단계에서, KrF 엑시머 레이저(파장 248nm, 펄스폭 20 nsec)를 사용하고, 에너지 밀도 150∼400 mJ/cm2, 바람직하게는 200-250 mJ/cm2에서 조사하였다. N형 불순물(인)영역(309, 310)의 시트저항은 200∼800Ω/?이다.
두께 600nm정도의 산화규소막 혹은 질화규소막을 층간절연막(311)으로서 형성한다. TEOS를 원료로 사용하여 산소를 사용하는 플라즈마 CVD법, 혹은 오존을 사용하는 감압CVD법 흑은 상압CYD법에 의해 산화규소막을 형성하는 경우에는, 단차 피복성이 우수한 만족할 만한 층간절연막이 얻어질수 있다. 또, SiH4와 NH3를 원료가스로서 사용하여 플라즈마 CVD법에 의해 질화규소막을 성장시키면, 댕글링 본드가 활성영역/게이트 절연막의 계면에 공급된 수소원자에 의해 종료되고, TFT특성의 열화가 저감될 수 있다.
그 다음, 층간절연막(311)에 접속공(311a)을 형성하여 질화티탄과 알루미늄과 같은 금속 재료로 이루어진 다층막에 의해 TFT의 전극배선(312, 313)을 형성한다. 제3(e)도에 나타낸 바와같이, 1기압의 수소 분위기하에 350℃에서, 30분간 어닐링하여 TFT(30)를 완성시킨다.
이렇게 얻어진 TFT(30)가 화소전극을 스위칭하는 소자로서 사용되는 경우에는 전극배선(312, 313)중 하나를 산화주석인듐(ITO)으로 된 투명 도전막으로 이루어진 화소전극에 접속하고, 다른 한편의 전극으로 부터 신호를 입력한다. TFT(30)가 박막 집적회로에 사용되는 경우 게이트 전극(306)상에 접속공을 형성하고 필요한 배선을 제공하는 것이 요구된다.
본 방법에 따라 제조된 N형 TFT(30)에서, 전계효과이동도는 60∼80 cm2/Vs, S값은 0.6∼0.8V/디지트, 임계전압은 2∼3V의 양호한 특성을 나타냈다. 기판 내에서의 TFT특성의 편차는 전계효과이동도에서 ±12%, 임계전압에서 ±8%이내 이었다. 여러가지 문제를 일으키는 누설전류는 하층 절연막과 반도체층이 연속적으로 형성되지 않는 TFT와 비교할 때 1디지트까지, 즉, 2∼6 × 10-12A/cm2의 범위로 균일하게 감소될 수 있다.
본 실시예의 방법에 따라, 하층 절연막, 반도체층 및 게이트 절연막을 연속적으로 형성함으로서 ON 특성의 향상 뿐만 아니라 OFF 영역에서의 누설전류의 감소를 실현할 수 있다.
상기 상세한 설명에서, 본 발명은 촉매 원소가 절연막을 통해 도입되는 3개의 실시예에 의해 설명되었다. 그러나, 본 발명은 상기 3개의 실시예에 한정되지 않고 본 발명의 기술을 기초로 여러가지로 변형할 수 있다.
예를들면, 니켈은 상기 3실시예에서 비정질 규소막의 결정화를 촉진시키기 위한 촉매 원소로서 사용된다. 니켈 대신에 코발트, 팔라듐, 백금, 구리, 은, 금, 인듐, 주석, 안티몬 또는 알루미늄을 사용함으로써 똑같은 효과를 얻을 수 있다.
제2실시예에서, 결정성 규소막의 결정성을 촉진하기 위해서 엑시머 레이저(또는 펄스 레이저)빔을 조사함으로써 열처리를 한다. 기타 레이저빔(예, 연속발진 Ar 레이저빔)도 유사한 열처리를 하기 위해 사용될 수 있다.
또한, 자외선광 및 플래시 램프로 부터 발생된 강광을 사용함으로써 단시간 내에 시료를 1000∼1200℃(규소 모니터의 온도)까지 가열하는 소위 급속 열처리 어닐링(RTA) 초는 급속 열처리 공정(RTP)을 이용할 수 있다.
본 발명자들에 의해 발견된 결정화법은 MOS 트랜지스터의 동작을 크게 향상시키는 반도체/게이트 절연막 계면에서의 특성을 개선시키는 데 이용될 수 있다. 반도체층의 결정성 및 반도체층과 절연 박막 사이의 계면 특성을 만족스럽게 실현함으로써 큰 효과를 얻을 수 있으며 그 결과 얻어진 TFT의 기능 특성을 크게 개선시킬 수 있다. 또한, 반도체층, 즉 산화규소막은 580℃의 저온에서 형성될 수 있으므로 본 발명의 방법은 유리기판상에 형성될 박막 트랜지스터의 덜 높은 기능 특성을 실현하는데 특히 효과적이다.
본 발명은 액정표시를 위한 액티브-매트릭스 기판 이외의 여러 장치에 이용될 수 있다. 예를들면, 본 발명은 밀착형 이미지 센서, 드라이버-내장형 서멀 헤드, 발광소자로서 유기계 일렉트로루미네슨트(EL)소자를 사용하는 드라이버-내장형 광학기입장치 또는 표시장치, 그의 3차원 IC와 같은 반도체 장치등의 여러 장치에 이용될 수 있다. 이하, 유기계 일렉트로루미네슨트 소자란 발광 재료로서 유기 물질을 사용하는 전계 발광소자를 말한다. 본 발명을 이들 장치에 이용하는 경우에 고속응답과 고해상도와 같은 고성능 특성이 실현될 수 있다. 더우기, 본 발명은 상기 실시예에서 설명된 박막 트랜지스터 뿐만아니라 일반적으로 MOS 트랜지스터를 이용하는 반도체 공정에도 널리 이용될 수 있다.
상기 실시예에서, 촉매 원소가 비정질 규소막에 선택적으로 첨가될 때 촉매 원소는 또한 마스킹 절연 박막의 표면에 첨가된다. 따라서, 절연 박막의 특성이 약화될 수 있다. 이하, 절연 박막의 특성 열화 문제를 해결하기 위한 방법으로서, 촉매 원소를 첨가한 후, 절연 박막이 표면으로 부터 소정의 깊이까지 부분적으로 에칭되어 촉매 원소가 확산되는 영역을 제거하고, 나머지 절연 박막을 이용하는 반도체 장치의 제조방법에 대해 설명한다. 이러한 방법을 이용하여 TFT의 반도체층과 게이트 절연막을 형성하는 경우에, TFT의 전계효과이동도는 일반적으로 사용된 고상 성장법에 의해 얻어진 TFT와 비교하여 2배 이상 증가할 수 있고, 그 임계압력은 훨씬 안정화될 수 있다.
레이저빔이나 강광빔의 조사에 의해 횡방향으로 결정화된 영역의 결정성을 촉진하는 공정을 실시하여 TFT를 제조하는 경우에, 그 TFT의 전계효과이동도는 일반적으로 사용된 고상 성장법에 의해 얻어진 TFT와 비교할 때 4배 이상 증가될 수 있고, 레이저 결정화에 의해서만 활성 영역을 형성하는 경우에 발생하는 심각한 문제점으로 된 기판내의 TFT 특성 편차는 무시할 정도로 감소될 수 있다. 더우기, 촉매 원소를 도입하기 위한 마스크가 완전히 제거되지 않고 제조공정에 이용된다면, 그 공정은 간략화 될 수 있다.
절연막의 일부를 그 표면으로 부터 소정의 깊이까지 균일하게 에칭하는 공정에서, 비정질 규소막의 결정화를 위한 열처리중 절연 박막 내에 촉매 원소의 확산 거리와 같거나 그보다 더 크게 에칭하도록 절연 박막의 깊이를 설정하는 것이 바람직하다.
그 결과, 절연막에 함유된 촉매 원소의 농도를 사실상 제로까지 감소시킬 수 있다. 이러한 경우에, 먼저 성장될 절연 박막의 두께가 후속 공정에서 제거될 부분의 두께를 고려하여 최종적인 설정 두께에 비해 미리 더 크게 설정할 필요가 있다.
또 다른 제조방법으로서 비정질 규소막과 절연 박막을 연속적으로 형성한 후 절연 박막상에 촉매 원소에 대한 확산 방지막을 형성함으로써, 비정질 규소막을 결정화시키는 가열처리 과정에서 절연 박막에 촉매 원소가 확산하는 것을 방지하는 방법이 이용될 수 있다. 마스크로서 절연 박막과 확산 방지막을 사용함으로써 촉매 원소를 비정질 규소막에 선택적으로 도입한다. 불필요한 촉매 원소가 확산 방지막에 트랩되기 때문에, 불필요한(또는 비정질 규소막의 결정성장에 기여하지 않는) 촉매 원소는 기판의 표면과 평행하게 비정질 규소막을 횡방향으로 결정화한 후 확산 방지막을 제거함으로써 없앨 수 있다. 이러한 방법에 의해 TFT를 제조하는 경우에, 상기 방법에 의해 얻어진 TFT와 동일한 기능 특성을 갖는 TFT를 얻을 수 있다. 상기 경우와 마찬가지로, 레이저빔이나 강광빔을 조사함으로서 현저한 효과를 얻을 수 있다.
이러한 경우에, 확산 방지막의 두께는 비정질 규소막의 결정화를 위한 가열처리 과정에서 확산 방지막에서 촉매 원소의 확산 거리와 같거나 더 크게 설정되는 것이 바람직하다. 그 결과, 절연막에 함유된 촉매 원소의 농도는 실질적으로 제로까지 감소될 수 있다. 막이 규소막에서의 확산계수보다 더 적은 촉매 원소의 확산계수를 갖는 한 어떠한 막도 확산 방지막으로서 사용될 수 있다. 그러나, 규소막에 미치는 영향을 고려하여 산화규소막이나 질화규소막과 같은 규소화물 막을 사용하는 것이 가장 바람직하다. 이러한 막을 사용할 때, 촉매 원소의 확산계수는 비정질 규소막의 확산계수에 비해 1/1000 이하이므로 문제가 발생하지 않는다. 절연 박막으로서 규소 산화막을 사용하는 경우에, 확산 방지막으로서 질화규소막을 사용함으로써 확산 방지막 제거시 산화규소막과 질화규소막 사이에 충분한 에칭 선택성이 얻어질 수 있다. 그러므로, 상술한 방법에 비해 공정에서 사용될 절연 박막의 두께를 쉽게 설정할 수 있다.
본 발명자들에 의해 개발된 상기 두 제조방법에서, 촉매 원소는 이온주입법에 의해 도입될 수 있으며, 극소량의 촉매 원소가 스퍼터링법에 의해 초박막을 형성함으로써 도입되거나 플라즈마 공정에 의해 첨가될 수 있다. 플라즈마 공정은 전극이 촉매 원소 함유 재료로 이루어지고 플라즈마가 질소나 수소 가스 분위기하에 발생되는 플라즈마 CVD 장치를 사용하여 촉매 원소를 비정질 규소막에 첨가하는 방법이다. 이들 방법에 의해 촉매 원소를 비정질 규소막에 도입하는 경우에, 촉매 원소는 가열처리 전에 비정질 규소막의 상당한 깊이까지 이미 침투되고, 동시에 촉매 원소는 마스크로서 절연 박막의 상당한 깊이까지 침투된다. 한 공정중 마스크로 작용하는 절연 박막을 후속 공정동안 장치의 일부로서 사용하기 위해서, 촉매 원소를 비정질 규소막의 초박막면 영역, 및 절연 박막 또는 확산 방지막으로만 도입하는 것이 중요하다. 그리고, 촉매 원소를 도입하기 위한 상기 방법은 최적의 것으로 간주될 수 없다.
이러한 이유 때문에, 촉매 원소를 도입하기 위해서 촉매 원소가 기판면 전체에 용해 또는 분산되어 비정질 규소막과 접촉하는 용액이나 화합물을 이용하는 방법; 또는 기판면 전체에 촉매 원소로 이루어진 초박막을 증착하는 방법이 효과적으로 이용될 수 있다. 이들 방법에 따라서, 촉매 원소는 비정질 규소막의 표면 부분과 절연 박막이나 확산 방지막에만 도입되므로 촉매 원소는 막속에 더 깊게 도입되지 않는다. 따라서, 다량의 촉매 원소가 절연 박막에 도입되지 않고 절연 박막내의 촉매 원소가 상기 제법에 의해 쉽게 제거될 수 있다. 결과적으로, 본 발명의 목적이 달성될 수 있다.
비정질 규소막에 도입될 촉매 원소의 농도는 가능한 한 낮아야 한다. 농도가 너무 낮으면, 촉매 원소는 더 이상 비정질 규소막의 결정화를 촉진하는 작용을 갖지 않는다.
본 발명자에 의해 얻어진 측정 결과에 따라, 결정화가 일어나는 촉매 원소의 최소 농도는 1 × 1016원자/cm2이다. 농도가 이 값보다 낮으면, 촉매 원소가 첨가된다 할지라도 결정은 더이상 성장하지 않는다.
촉매 원소의 농도가 너무 높으면, 촉매 원소는 장치에 약영향을 미친다. 주로 TFT의 OFF영역에서의 누설 전류의 증가는 촉매 원소의 농도가 높을 때 발생하는 일시적인 현상이다. 이러한 현상은 규소막 내의 촉매 원소에 의해 형성된 불순물 레벨로 인해 터널 전류에 의해 야기되는 듯하다. 본 발명에 의해 얻어진 결과에 따라서 장치가 촉매 원소에 의해 악영향을 받지 않는 촉매 원소의 최저 농도는 1 × 1019원자/cm3이다. 막중 촉매 원소의 농도가 1 × 1016원자/cm2~ 1 × 1019원자/cm3이라면, 촉매 원소는 가장 효과적으로 작용한다.
본 발명자들에 의해 발견된 촉매 원소를 이용하는 상기 결정화법을 실행함에 있어, 촉매 원소로서 Ni를 사용함으로써 가장 현저한 효과를 얻을 수 있다. 기타 유용한 촉매 원소의 예로서는 Co, Pd, Pt, Cu, Ag, Au, In, Sn, Sb 및 Al이 있다. 적어도 한 촉매 원소가 상기 인용된 그룹으로부터 선택함으로써 도입되는 경우, 극소량의 상키 원소 일지라도 결정화를 크게 촉진시킨다. 그러므로, 반도체 장치상에서의 역효과에 대해서 걱정할 필요가 없다.
이하, 촉매 원소의 영향을 없애는 본 발명에 따른 제조방법의 예를 하기에서 설명한다.
[제4실시예]
제4(a) 및 4(b)도는 박막 트랜지스터(TFT) 및 본 발명의 제4실시예에 따른 그의 제조방법을 나타내는 평면도이다. 제5(a)∼5(f)도는 본 발명의 제4실시예에 따른 TFT의 제조단계를 공정순으로 나타낸 제4(a)도의 A-A'선 단면도이다.
제5(a)∼5(f)도에 나타낸 바와같이, 반도체 장치(400)는 산화규소막등의 절연 하층막(402)을 통해 유리기판(401)상에 형성된 N형 TFT(40)을 포함한다. 그 절연 하층막(402)상에는 TFT(40)을 구성하는 섬모양의 결정성 규소막(403i)이 형성되어 있다. 이 결정성 규소막(403i)의 중앙부분은 채널영역(410)으로 되어 있고, 그 채널 영역(410)의 양측 부분은 소스영역(411)과 드레인 영역(412)으로 되어 있다. 상기 채널영역(410)상에는 게이트 절연막(404)을 통해 알루미늄 게이트전극(408)이 제공되어 있다. 게이트전극(408)의 표면은 산화물층(409)에 의해 커버되어 있다. 상기 TFT(40)은 그 전체면이 층간절연막(413)에 의해 커버되어 있다. 소스영역(411)과 드레인 영역(412)에 대응하는 층간절연막(413) 부분에는 접속공(413a)이 각각 형성되어 있다. 상기 소스영역(411)과 드레인 영역(412)은 이 접속공(413a)을 통해 전극배선(414, 415)에 접속되어 있다.
이 실시예에서, 결정성 규소막(403i)은 이 결정성 규소막(403i)의 주위에서 결정화 규소 영역(403a)로 부터 기판 표면과 직접 평행하게 결정화함으로써 형성된 횡방향 결정화 영역(403b)의 일부이다. 결정화 규소 영역(403a)과 횡방향 결정화 영역(403b)은 가열처리에 의한 비정질 규소막의 결정화를 촉진하는 촉매원소(Ni)를 포함하고, 결정입자가 실제적으로 단결정 상태의 침상 결정 혹은 주상 결정으로 되어 있다.
이 실시예의 TFT(40)는 액티브 매트릭스형 액정표시장치의 구동회로와 화소부분을 구성하는 소자로서 사용할 수 있는 것은 물론 이들의 회로 및 화소부분과 동일기판상에 형성된 중앙처리장치(CPU)를 구성하는 소자로서 사용될 수 있다. TFT는 액정표시장치 뿐만 아니라 소위 박막 집적회로에 이용할 수 있다.
그다음, TFT의 제조방법에 대해 설명한다. 본 실시예에서는 유리기판상에 N형 TFT(40)를 제조하는 공정에 대해 설명한다.
유리기판(401)상에 스퍼터링법등에 의해 두께 200 nm정도의 산화규소로 이루어진 하층막(402)을 형성한다. 이 산화규소막은 유리기판(401)으로 부터 불순물의 확산을 방지하기 위해 제공된다.
제5(a)도에 나타낸 바와같이, 두께 25∼100 nm, 예를들면 80 nm의 진성(I형)의 비정질 규소막(a-Si막)(403)을 형성하고, 계속해서 두께 200nm의 규소 산화막(404)을 밀폐된 챔버내에서 형성한다. 이러한 방법으로 진공을 파괴시키지 않고 반도체층과 절연막을 연속 형성함으로써 반도체층/게이트 절연막 계면을 청정하게 유지할 수 있으므로, 후에 완성하는 TFT의 신뢰성의 향상과 고성능화를 가져올 수 있다. 이들 층을 대기에 노출시키지 않고 이 반도체층과 절연막을 연속적으로 형성하기 위해서 예를들면, 플라즈마CVD법이 가장 흔히 사용된다. 스퍼터링법, 광CVD법, 전자빔 증착법등이 사용될 수도 있다.
본 실시예에서는 a-Si막과 산화규소막의 연속 형성을 RF플라즈마 CVD법으로 행하였다. a-Si막은 실란(SiH4)가스를 원료로 하고, 이를 기판온도 150∼400℃, 바람직하기로는 200∼300℃에서 분해 및 증착함으로써 형성되었다. 산화규소막의 형성에는 TEOS(테트라 에톡시 실란)을 원료로 하고, 산소와 함께 기판온도 150∼600℃, 바람직하게는 300∼450℃에서 분해 및 증착함으로써 형성되었다. TEOS는 Si 원자, O원자등을 포함하고 상온에서 액체인 유기재료이다. TEOS는 층간절연막등의 형성에 사용되므로, 단차 피복성이 우수한 절연막을 얻을 수 있는 것이다.
관통공(404a)이 산화규소막(404)의 소정의 위치에서 형성되므로 a-Si막(403)을 슬릿모양으로 노출시킨다. 즉, 제5(a)도에 나타낸 상태의 기판을 위에서 볼 때, a-Si막(403)은 산화규소막(404)의 관통공(404a)을 통해 슬릿 모양으로 영역(400a)이 노출되는 반면, a-Si막(403)의 나머지 부분은 마스킹된다. 본 실시예에서, 제4(a)도에 나타낸 바와같이 TFT(70)는 소스 영역(411)과 드레인 영역(412)이 횡결정 성장 방향(406)과 평행으로 놓여지도록 제조된다. 한편, 제4(b)도에 나타낸 바와같이 TFT(40)은 소스 영역(411)과 드레인 영역(412)이 횡결정 성장방향(406)과 수직이 되도록 제조될 수 있다.
제5(b)도에 나타낸 바와같이, 초산니켈, 질산니켈등을 함유하는 니켈계 수용액(405)을 기판면 전체에 도포한 다음, 스피너에 의해 균일하게 건조한다. 이 경우에, 수용액중 니켈의 농도는 50∼200ppm, 바람직하기로는 100ppm이 적합하다. 영역(400a)에서; 침전된 Ni이온은 a-Si막(403)과 접촉하므로 소량의 니켈이 이미 영역(400a)에 선택적으로 첨가된다. 이 영역(400a)을 수소환원 분위기하(수소의 분압은 0.1∼1기압이 바람직함) 또는 불활성 분위기하(대기압)에, 가열온도 520∼580℃에서 수시간으로 부터 수십시간, 예를들면 550℃에서 16시간 어닐링하여 결정화시킨다.
이 경우에, 비정질 규소막(403)은 소량의 니켈이 기판(401)과 수직 방향으로 첨가되는 영역(400a)에서 결정화되므로 결정성 규소막(403a)이 형성된다. 그 다음, 제4(a) 및 5(c)도에 나타낸 화살표(406)로 나타낸 바와같이, 결정은 횡방향(또는 기판과 수직 방향)으로 영역(400a)으로 부터 결정화 영역(403a)의 주변영역으로 성장하므로 횡방향으로 결정화된 결정성 규소막(403b)이 형성된다. 비정질 규소막의 기타 영역은 결정성 규소막(403c)을 남긴다. 결정이 성장하고 있을 때, 화살표(406)로 나타낸 바와같이 기판과 평행 방향으로 결정성장의 거리는 약 80㎛이다. 소량의 니켈을 직접 첨가하여 결정화된 결정성 규소막(403a)에서 니켈의 농토는 1 × 1-18cm-3인 반면, 평행 방향으로 결정화된 영역(403b)에서 니켈의 농도는 약 5 × 1016cm-3이다.
그 다음, 산화규소막(404) 표면중 소정의 부분을 에칭한다. 에칭할 부분의 두께는 가열시 산화규소막(404)의 표면으로 부터 니켈의 확산 두께와 같거나 그보다 큰것이 바람직하다. 본 실시예에서는, 에칭제로서 완충 불소(BHF)를 1 : 10의 비율로 사용함으로써 산화규소막(404)을 표면으로 부터 100 nm의 깊이로 에칭한다. 따라서, 나머지 산화규소막(404)의 두께는 100 nm이고, 이 경우 절연막의 특성을 크게 저하시키는 금속 원소(본 실시예의 니켈)는 실질적으로 존재하지 않는다. 상기 공정을 실시함으로써 촉매 원소(니켈)가 게이트 절연막(407)으로서 선택적으로 첨가되었을 때 마스크 막으로서 사용된 산화규소막(404)을 재사용할 수 있게 된다.
제5(d)도에 나타낸 바와같이, 규소막(403)의 불필요한 부분을 제거하여 각각의 TFT를 분리하고, 활성 영역(소스, 드레인 및 채널 영역)으로서 사용되는 섬모양의 결정성 규소막(403i)을 형성한다. 동시에 규소막(403b)상에 형성된 규소 산화막(407)(또는 게이트 절연막)은 섬모양의 결정성 규소막(404i)과 동일한 형상으로 패터닝된다.
스퍼터링법에 의해 알루미늄을 두께 400∼800 nm, 예를들면 600 nm로 되도록 산화규소막(407)에 증착한다. 그리고, 알루미늄막을 패터닝하여 게이트전극(408)을 형성한다. 이 알루미늄 게이트전극(408)의 표면을 양극산화하여 산화물층(409)을 형성한다.(제5(e)도 참조). 이 경우에, 양극산화는 초기에 일정 전류를 인가함으로써 타르타르산 1∼5%를 포함하는 에틸렌 글리콜 용액중에서 행하여 220V까지 전압을 올린후, 그 상태를 1시간 유지함으로써 그 처리를 종료한다. 얻어진 산화물층(409)의 두께는 200 nm이다. 또한, 이 산화물층(409)의 두께가 후속 이온 도핑 공정에서 옵셋 게이트 영역의 길이로 사용되기 때문에 옵셋 게이트 영역의 길이를 양극산화 공정에 의해 미리 조절될 수 있다.
게이트전극(408)과 이 게이트전극(408)을 커버하는 산화물층(409)을 마스크로서 사용하여, 활성영역을 이온 주입법에 의해 불순물(인)로 주입한다. 도핑 가스로서 포스핀(PH3)을 사용하고, 가속전압을 60∼90kV, 예를들면 80kV, 주입량을 1 × 101~ 8 × 1015cm-2, 예를들면 2 × 1015cm-2으로 한다. 이 공정에 의해, 불순물-주입영역(411, 412)은 후에 TFT(40)의 소스/드레인 영역으로 각각 사용되고, 게이트전극(408) 및 그 주변의 산화물층(409)에 의해 마스크된 불순물 비주입 영역(410)은 TFT(40)의 채널영역으로 사용된다.
제5(e)도에 나타낸 바와같이, 레이저빔의 조사에 의해 어닐링하여 주입된 불순물의 활성화를 행함과 동시에, 상기 불순물 도입부분의 열화된 결정성을 개선시킨다. 이 조사 단계에서, XeCl 엑시머 레이저(파장 308nm, 펄스폭 40 nsec)를 에너지 밀도 150∼400 mJ/cm2, 바람직하게는 200∼250 mJ/cm2에서 조사하였다. N형 불순물(인)영역(411,412)의 시트저항은 200∼800Ω/?이었다.
두께 600nm정도의 산화규소막 혹은 질화규소막을 층간절연막(413)으로서 형성한다. TEOS를 원료로 사용하여 산소를 사용하는 플라즈마 CVD법, 혹은 오존을 사용하는 감압CVD법 혹은 상압CVD법에 의해 산화규소막을 형성하는 경우에는, 단차 피복성이 우수한 양호한 층간절연막이 얻어질수 있다. 또한, SiH4와 NH3를 원료가스로서 사용하여 플라즈마 CVD법에 의해 질화규소막을 성장시키면, 댕글링 본드가 활성영역/게이트 절연막의 계면에 공급된 수소원자에 의해 종료되고, TFT특성의 열화가 저감될 수 있다.
층간절연막(413)에 접속공(413a)을 형성하여 질화티탄과 알루미늄으로 이루어진 2층막에 의해 TFT의 전극배선(414, 415)을 형성한다. 질화티탄막은 반도체층으로의 알루미늄 확산을 방지하기 위한 배리어막으로서 작용한다. 마지막으로, 제5(f)도에 나타낸 바와같이, 1기압의 수소 분위기에서 350℃, 30분간 어닐링하여 TFT(10)을 완성시킨다.
이렇게 얻어진 TFT가 화소전극을 스위칭하는 소자로서 사용되는 경우에는 전극배선(414, 415)중 하나를 산화주석인듐(ITO)으로 된 투명도전막으로 이루어진 화소전극에 접속하고, 다른 한편의 전극으로 부터 신호를 입력한다. 또한, TFT가 박막 집적회로에 사용되는 경우 게이트 전극(408)상에 접속공을 형성하고 필요한 배선을 제공하는 것이 요구된다.
본 실시예에 따라 제조된 N형 TFT에서, 전계효과이동도는 100∼130 cm2/Vs, 임계전압은 1∼2 V의 양호한 특성을 나타냈다. 또한, 기판 내에서의 TFT특성의 편차는 전계효과이동도에서 ±12%, 임계전압에서 ±8%이었다.
본 발명의 실시예에 따라서, 진공을 파괴하지 않고 기판(401) 면상에 비정질 규소막(403)과 산화규소막(404)을 계속해서 산화규소막(402)에 연속적으로 형성하기 때문에 이들 막의 계면을 청정한 상태로 유지할 수 있다.
또, 상기 비정질 규소막(403)에 그 결정화를 촉진하는 촉매원소를 부분적으로 도입한다. 그 촉매원소를 도입한 비정질규소막의 영역을 가열에 의해 결정화시키기 때문에 이 영역(403a)이 저온압처리에 의해 비정질 영역으로 부터 다결정성 영역으로 변할 수 있다. 저온 처리를 연속적으로 실시함으로서 결정화 영역은 기판의 표면과 평행 방향으로 횡방향으로 더 연장되어 활성 영역(403i)으로 사용되는 횡방향 결정화 영역(403b)을 형성한다.
비정질 규소막을 결정화함으로써 상기와 같이 얻어진 결정성 규소막은 일반적으로 사용된 고상 성장법에 의해 얻어지는 결정성보다 더 높은 결정성을 나타낸다.
이경우에, 결정화에 필요한 가열온도가 580℃이하로 될 수 있으므로, 코닝7059 유리기판과 같이 값싼 유리기판을 사용할 수 있다.
상기 횡방향 결정화 영역(403b)상의 산화규소막(407)을 MOS형 트랜지스터의 게이트 절연막으로서 사용하기 때문에, 트랜지스터의 누설전류를 저감할 수 있다.
비정질 규소막의 영역(403a)내에서 촉매원소의 농도를 1 × 1016~ 1 × 1019원자/cm3로 하고 있기 때문에 촉매원소를 더 효과적으로 작용시킬 수 있다.
[제5실시예]
제6(a) 및 6(b)도는 박막 트랜지스터(TFT)및 본 발명의 제5실시예에 따른 그의 제조방법을 나타내는 평면도이다. 제7(a)∼7(f)도는 본 발명의 제5실시예에 따른 TFT의 제조단계를 공정순으로 나타낸 제6(a)도의 B-B'선 단면도이다.
제7(a)∼7(f)도에 나타낸 바와같이, 반도체 장치(500)는 본 발명의 제4실시예에 따른 반도체 장치에서 N형 TFT(40)과 동일한 단면 구조를 갖는 P형 TFT(50)을 포함한다. 제6(a) 및 6(b)도와 제7(a)∼7(f)도에서 나타낸 500번대의 도면부호를 갖는 본 실시예의 구성요소는 질화규소막으로 이루어진 확산 방지막(504)를 제외하고는 제5(a)∼5(f)도에 나타낸 400번대의 도면부호를 갖는 제4실시예의 구성요소에 해당하는 것이다.
유리기판(501)상에 스퍼터링법등에 의해 두께 200 nm정도의 산화규소로 이루어진 하층막(502)을 형성한다. 제7(a)도에 나타낸 바와같이, 두께 25∼100 nm, 예를들면 50 nm의 진성(I형)의 비정질 규소막(a-Si막)(503)과 두께 20∼150 nm, 예를들면 100nm의 산화규소막(507)을 대기중에 노출시키지 않고 진공하에서 연속적으로 형성한다.
본 실시예에서는 a-Si막과 산화규소막의 연속 형성을 RF플라즈마 CVD법으로 행하였다. a-Si막은 실란(SiH4)가스를 원료로 하고, 이를 기판온도 150∼400℃, 바람직하기로는 200∼300℃에서 분해 및 증착함으로써 형성되었다. 산화규소막의 형성에는 테트라 에톡시 실란(TEOS)을 원료로 하고, 산소와 함께 기판온도 150∼600℃, 바람직하게는 300∼450℃에서 분해 및 증착함으로써 형성되었다.
두께200nm의 질화규소막(504)을 기핀면의 전체에 증착하여 산화규소막을 커버한다. 이 막(504)은 RF 플라즈마CVD법에 의해 SiH4, NH3, 및 N2의 혼합물을 원료가스로 사용하여 성장된다. 질화규소막(504)은 a-Si막의 후속 결정화 공정에 사용하는 촉매 원소에 대한 배리어막으로서 작용하고 촉매 원소가 산화규소막(507)으로 확산되는 것을 방지한다. 질화규소막(504)의 두께는 a-Si막을 결정화하기 위해 열처리하는 동안 촉매 원소가 산화규소막에 확산되는 거리와 같거나 더 큰 것이 바람직하다.
그 다음, 관통공(504a)이 산화규소막(507)과 질화규소막(504)를 통해 형성되므로 관통공(504a)을 통해 a-Si막(503)을 슬릿모양으로 노출시킨다. 즉, 제7(a)도에 나타낸 상태의 기판을 위에서 볼 때, a-Si막(503)은 영역(500a)에서 슬릿 모양으로 노출되는 반면, a-Si막(503)의 나머지 부분은 산화규소막(507)와 질화규소막(504)에 의해 마스킹된다.
제6(a)도에 나타낸 바와같이, TFT(50)는 소스 영역(511)과 드레인 영역(512)이 횡결정성장 방향(506)과 평행으로 놓여지도록 제조된다. 한편, 제6(b)도에 나타낸 바와같이 TFT(50)은 소스 영역(511)과 드레인 영역(512)이 횡결정성장 방향(506)과 수직이 되도록 제조될 수 있다.
제7(b)도에 나타낸 바와같이, 초박막 니켈막(505)이 증착법에 의해 성장된다. 이 니켈 막은 너무 얇아 눈으로 볼 수 없으며 증착량은 니켈의 표면 밀도에 의해 조절된다. 본 실시예에서, 증착될 니켈의 표면 밀도는 2 × 1013cm-2로 설정된다. 초박막의 니켈막(505)은 수소 또는 불활성 분위기하에, 가열온도 520∼580℃에서 수시간으로 부터 수십시간, 예를들면 550℃에서 16시간 어닐링하여 결정화시킨다.
이 경우에, 규소막(503)은 소량의 니켈이 기판(501)과 수직 방향으로 첨가되는 결정화 영역(500a)에서 결정화되므로 결정성규소막(503a)이 형성된다. 그다음, 제7(c)도의 화살표(506)로 나타낸 바와같이, 결정은 횡방향(또는 기판과 수직 방향)으로 영역(500a)으로부터 결정화 영역(500a)의 주변영역으로 성장하므로 횡방향으로 결정화된 횡방향 결정화 영역(503b)이 형성된다. 비정질 규소막의 기타 영역은 비정질 규소막(503c)을 남긴다. 결정이 성장하고 있을 때, 화살표(506)로 난타낸 바와같이 기판과 평행 방향으로 결정성장의 거리는 약 80㎛이다. 소량의 니켈을 직접 첨가하여 결정화된 결정성 규소막(503a)에서 니켈의 농도는 4 × 1018cm-3인 반면, 평행방향으로 결정화된 영역(503b)에서 니켈의 농도는 약 1 × 1017cm-3이다.
질화규소막(504)과 결정성 규소막(503)의 불필요한 부분을 제거하여 각 TFT를 분리한다. 동시에, 규소막(503) 상에 형성된 산화규소막(507)이 섬모양의 결정성 규소막(503i)과 동일한 모양으로 패터닝된다. 이들 공정을 시행함으로써, TFT의 활성 영역(소스, 드레인 및 채널 영역)으로 사용되는 섬모양 결정성 규소막(503i)이 형성된다(제7도 참조). 전단계에서, 질화규소막(504)은 촉매 원소(본 실시예의 니켈)에 대한 배리어 막으로 작용하여 촉매 원소가 산화규소막(507)으로 확산되는 것을 방지한다. 그러므로, 산화규소막(507)에는 절연 특성을 저하시키는 촉매 원소가 실질적으로 존재하지 않는다. 따라서, 산화규소막(507)은 게이트 절연 막으로서 사용될 수 있다.
스퍼터링법에 의해 알루미늄을 두께 400 nm로 되도록 산화규소막(507)에 증착한다. 그리고, 알루미늄막을 패터닝하여 게이트전극(508)을 형성한다. 게이트전극(508)을 마스크로서 사용하여, 활성영역으로 이온 주입법에 의해 불순물(붕소)을 주입한다. 도핑 가스로서 디보란(B2H6)을 사용하고, 가속전압을 40∼80kV, 예를들면 65kV, 주입량을 1 × 1015~ 8 × 1015cm-2, 예를들면 5 × 1015cm-2으로 한다. 이 공정에 의해, 불순물-주입 영역(511, 512)은 후에 TFT(50)의 소스/드레인 영역으로 각각 사용되고, 게이트전극(508)에 의해 마스크된 불순물 비주입 영역(510)은 TFT(50)의 채널영역으로 사용된다.
제7(e)도에 나타낸 바와같이, 레이저빔의 조사에 의해 어닐링하여 주입된 불순물의 활성화를 행함과 동시에, 상기 불순물 도입부분의 열화된 결정성을 개선시킨다. 이 조사 단계에서, KrF 엑시머 레이저(파장 248nm, 펄스폭 20 nsec)를 에너지 밀도 150∼400 mJ/cm2, 바람직하게는 200∼250 mJ/cm2에서 조사하였다. P형 불순물(붕소)영역(511, 512)의 시트저항은 500∼900Ω/?이었다.
두께 600nm정도의 산화규소막 흑은 질화규소막을 층간절연막(513)으로서 형성한다. TEOS를 원료로 사용하여 산소를 사용하는 플라즈마 CVD법, 혹은 오존을 사용하는 감압CVD법 흑은 상압CVD법에 의해 산화규소막을 형성하는 경우에는, 단차 피복성이 우수한 양호한 층간절연막이 얻어질수 있다.
층간절연막(513)에 접속공(513a)을 형성하여 질화티탄과 알루미늄과 같은 금속재료로 이루어진 2층막에 의해 TFT의 전극배선(514, 515)을 형성한다. 마지막으로, 제7(f)도에 나타낸 바와같이, 수소 플라즈마 분위기하에 350℃에서, 30분간 어닐링하여 TFT(50)을 완성시킨다.
이렇게 얻어진 TFT가 화소전극을 스위칭하는 소자로서 사용되는 경우에는 전극배선(514, 515)충 하나를 산화주석인듐(ITO)으로 된 투명도전막으로 이루어진 화소전극에 접속하고, 다른 한편의 전극으로 부터 신호를 입력한다. 또한, TFT가 박막 집적회로에 사용되는 경우 게이트 전극(509)상에 접속공을 형성하고 필요한 배선을 제공하는 것이 요구된다.
본 실시예의 방법에 따라 제조된 P형 TFT에서, 전계효과이동도는 70∼90 cm2/Vs, 임계전압은 -4∼-9 V의 양호한 특성을 나타냈다. 또한, 기판내에서의 TFT특성의 편차는 전계효과이동도에서 ±10%, 임계전압에서 ±5% 이었다.
본 실시예의 방법에 의해서, 제4실시예에서와 유사한 효과를 얻을 수 있다.
[제6실시예]
제8도는 박막 트랜지스터(TFT)및 본 발명의 제6실시예에 따른 그의 제조방법을 나타내는 평면도이다. 제9(a)∼9(f)도는 본 발명의 제6실시예에 따른 TFT의 제조단계를 공정순으로 나타낸 제8도의 C-C′선 단면도이다
제9(a)∼9(f)도에 나타낸 바와같이, 반도체 장치(600)는 액티브 매트릭스형 액정표시장치의 주변구동회로와 일반적으로 박막 집적회로를 구성하는 상보형 금속산화물 반도체(CMOS) 구조를 갖는 회로(60)를 갖고 있다. 이 CMOS 구조의 회로(60)는 N형 TFT(61)와 P형 TFT(62)를 접속하여 얻어지므로 이들 두 TFT는 상보적인 동작을 한다.
상기 N형 TFT(61)와 P형 TFT(62)는 각과 유리기판(601)상에 산화규소막등의 절연성 하층막(602)을 통해 형성되어 있다. 절연성 하층막(602)상에는 각 TFT(61, 62)를 구성하는 섬모양의 결정성 규소막(603n, 603p)가 서로 인접하여 형성되어 있다. 이 결정성 규소막(603n, 603p)은 그 중앙부분에 각각 N형 채널 영역(610)과 P형 채널 영역(611)을 포함한다. 결정성 규소막(603n)의 좌우 양측 부분에 N형 소스 영역(612)과 N형 드레인 영역(613)이 형성되어 있다. 결정성 규소막(603p)의 좌우 양측 부분은 P형 소스영역(614)과 P형 드레인 영역(615)이 형성되어 있다.
상기 N형 채널 영역(610)파 P형 채널 영역(611)상에는 게이트 절연막(607)을 통해 2개의 알루미늄 게이트전극(608, 609)이 배설되어 있다. 또한 상기 TFT(61, 62)는 전체면이 층간절연막(616)에 의해 커버되어 있다. 접속공(616n)은 N형 TFT(61) 의 소스영역(612)과 드레인 영역(613)에 대응하는 층간절연막(616)의 부분에 형성되어 있고, 접속공(616p)는 P형 TFT(62)의 소스영역(614)과 드레인 영역(615)에 대응하는 층간절연막(616)의 부분에 형성되어 있다. N형 TFT(61)의 소스영역(612)과 드레인 영역(613)은 이 접속공(616n)을 통해 전극 배선(617, 618)에 접속되어 있다.
또한 P형 TFT(62)의 소스영역(614)과 드레인 영역(615)은 상기 접속공(616p)을 통해 전극배선(618, 619)에 접속되어 있다.
결정성 규소막(603n, 603p)은 촉매 원소가 첨가된 영역으로 부터 결정화된 횡방향으로 결정화된 규소막의 일부이다.
그 다음, 이들 TFT(61, 62)의 제조방법을 하기에서 상세히 설명한다.
먼저, 유리기판(601)상에 스퍼터링법등에 의해 두께 200 nm정도의 산화규소로 이루어진 하층막(602)을 형성한다. 두께 25∼100 nm, 예를들면 50 nm의 진성(I형)의 비정질 규소막(a-Si막)(603)을 형성하고, 두께 20∼150 nm, 예를들면 100nm의 규소 산화막(607)을 진공하에서 연속적으로 형성한다.
본 실시예에서는 a-Si막과 산화규소막의 연속 형성을 RF플라즈마 CVD법으로 행하였다. a-Si막은 실란(SiH4)가스를 원료로 하고, 이를 기판온도 150∼400℃, 바람직하기로는 200∼300℃에서 분해 및 증착함으로써 형성되었다. 산화규소막의 형성에는 테트라 에톡시 실란(TEOS)을 원료로 하고, 산소와 함께 기판온도 150∼600℃, 바람직하게는 300∼450℃에서 분해 및 증착함으로써 형성되었다.
두께 200nm의 질화근소막(604)을 기판면의 전체에 증착하여 산화규소막을 커버한다. 이 막(604)은 RF 플라즈마CVD법에 의해 SiH4, NH3, 및 N2의 혼합물을 원료가스로 사용하여 성장된다. 질화규소막(604)은 a-Si막의 후속 결정화 공정에 사용하는 촉매 원소에 대한 배리어막으로서 작용하고 촉매 원소가 산화규소막(607)으로 확산되는 것을 방지한다.
그 다음, 접속공(604a)이 산화규소막(607)과 질화규소막(604)을 통해 형성되므로 접속공(604a)를 통해 a-Si막(603)을 슬릿모양으로 노출시킨다. 즉, 제9(a)도에 나타낸 상태의 기판을 위에서 볼 때, a-Si막(603)은 영역(600a)에서 슬릿 모양으로 노출되는 반면, a-Si막(603)의 나머지 부분은 산화규소막(607)와 규소 질화막(604)에 의해 마스킹된다.
제9(b)도에 나타낸 바와같이, 초산니켈, 질산니켈등을 함유하는 니켈계 수용액을 기판면 전체에 도포한다음, 스피너에 의해 균일하게 건조한다. 이 경우에, 수용액중 니켈의 농도는 50∼200ppm, 바람직하기로는 100ppm이 적합하다. 영역(600a)에서, 침전된 Ni이온은 a-Si막(603)과 접촉하므로 소량의 니켈이 이미 영역(600a)에 선택적으로 첨가된다. 이 영역(600a)을 수소환원 분위기하 또는 불활성 분위기하에서 가열온도 550℃에서 16시간 어닐링하여 결정화시킨다.
이 경우에, 비정질 규소막(603)은 소량의 니켈이 기판(601)과 수직 방향으로 첨가되는 영역(600a)에서 결정화되므로 결정성 규소막(603a)이 형성된다. 그다음, 제9(c)도에 나타낸 화살표(606)로 나타낸 바와같이, 결정은 횡방향(또는 기판과 수직 방향)으로 이 영역(600a)으로 부터 결정화 영역(603a)의 주변영역으로 성장하므로 횡방향으로 결정화된 결정성 규소막(603b)이 형성된다. 비정질 규소막의 기타 영역은 결정성 규소막(603c)을 남긴다. 결정이 성장하고 있을 때, 화살표(606)로 나타낸 바와같이 기판과 평행 방향으로 결정성장의 거리는 약 80㎛이다. 소량의 니켈을 직접 첨가하여 결정화된 결정성 규소막(603a)에서 니켈의 농도는 2 × 1018cm-3인 반면, 평행 방향으로 결정화된 영역(603b)에서 니켈의 농도는 약 8 × 1016cm-3이다.
그 다음, 질화규소막(604)을 제거하고 레이저빔을 결정성 규소막에 조사함으로써 결정성 규소막(603b)의 결정성을 향상시킨다, XeCl 엑시머 레이저(파장 308nm, 펄스폭 40 nsec)를 사용한다. 레이저빔은 200∼450℃, 예를들면 400℃에서 에너지 밀도 200∼400 mJ/cm2, 예를들면, 300 mJ/cm2를 사용하여 기판을 가열한다.
제9(d)도에 나타낸 바와같이, TFT의 활성 영역(또는 장치 영역)(603n, 604p)으로서 사용되는 부분 이외에 규소막의 불필요한 부분을 에칭하여 각각의 TFT를 분리한다. 동시에 규소막(603)상에 형성된 산화규소막(607)은 섬모양의 결정성 규소막(603n, 603p)과 동일한 형상으로 패터닝된다.
알루미늄(규소 0.1∼2% 함유)을 스퍼터링 기술에 의해 규소 산화막(607)에 증착하여 두께가 400∼800nm, 예를들면, 600nm가 되도록 한다. 그 다음, 알루미늄막을 패터닝하여 게이트 전극(608, 609)을 형성한다.
그 다음, 게이트전극(608, 609)을 마스크로서 사용하여 활성영역(603n, 603p)을 불순물(인 및 붕소)로 도핑한다. 도핑 가스로서 포스핀(PH3)을 사용하고, 가속전압을 60∼90kV, 예를들면 80kV으로 하고, 주입량을 1 × 1015~ 8 × 1015cm-2, 예를들면 2 × 1015cm-2으로 한다. 한편, 도핑 가스로서 디보란(B2H6)을 사용하고, 가속전압을 40∼80kV, 예를들면 65kV, 주입량을 1 × 1015~ 8 × 1015cm-2, 예를들면 5 × 1015cm-2으로 한다. 이 공정에 의해, 게이트전극(608, 609)에 의해 마스크된 불순물 비주입 영역은 TFT(61, 62)의 채널영역(610, 611)으로 사용된다. 불순물을 주입할 때, 포토레지스트로 도핑되지 않는 영역을 피복함으로써 각각의 원소를 선택적으로 도핑한다. 그 결과, N형의 불순물 영역(612, 613)과 P형의 불순물 영역(614, 615)이 형성되어 제9(f)도에 나타낸 바와같이, N채널형 TFT(또는 N형 TFT)(61)과 P채널형 TFT(또는 P형 TFT)(62)를 형성할 수 있다.
제9(e)도에 나타낸 바와같이, 레이저빔의 조사에 의해 어닐링하여 주입된 불순물의 활성화를 행함과 동시에, 상기 불순물 도입부분의 열화된 결정성을 개선시킨다. 이 조사 단계에서, XeCl 엑시머 레이저(파장 308nm, 펄스폭 40 nsec)를 에너지 밀도 300 mJ/cm2에서 조사하였다. 각 주사 위치에서 레이저빔의 두 펄스를 포커싱함으로써 조사를 행하였다.
제9(f)도에 나타낸 바와같이, 두께 600 nm를 갖는 규소 산화막은 층간 절연막(616)으로서 플라즈마CVD법에 의해 형성된다. 접속공(616n, 616p)은 층간 절연막(616)에 형성되어 질화티탄 및 알루미늄으로 이루어진 2층막을 사용하는 TFT의 전극 배선(617, 618 및 619)을 형성한다. 수소 플라즈마 분위기하에 350℃에서 30분동안 어닐링하여 제9(f)도에 나타낸 바와같이 TFT(61, 62)를 완성시킨다.
본 실시예의 상기 방법에 의해 제조된 CMOS 구조를 갖는 회로에서, N형 TFT(61)와 P형 TFT(62)는 각각 150∼200 cm2/Vs 와 100∼120 cm2/Vs의 높은 전계효과이동도를 갖고, 또한 각각 임계전압 1∼2V와 -2∼-3V를 갖는다. 이들 TFT 는 매우 양호한 특성을 나타낸다.
본 실시예의 방법에 따라서, 비정질 규소막을 제4실시예 및 제5실시예에 기재된 방법 이외에 횡방향으로 결정화된 영역에 레이저빔을 조사함으로 더 처리하므로, 제4및 제5실시예에서 설명한 효과 이외에 활성 영역을 구성하는 규소막의 결정성 향상과 활성 영역에서 캐리어의 전계효과이동도의 향상을 가져올 수 있다.
상기한 바와같이, 본 발명은 6개의 실시예에 의해 설명되지만, 본 발명의 기술 정신을 기초로 여러가지로 변형할 수 있다.
상기 실시예에서, 소량의 니켈을 선택적으로 도입하기 위해서, 니켈계 수용액이 비정질 규소막의 표면에 도포되는 방법이나 니켈 초박막(막으로서 희미하게 보일정도로 얇은)을 형성하는 방법을 이용한다. 이온주입법에 의해 비정질 규소막에 니켈 이온을 선택적으로 도입하는 방법이 니켈을 첨가하는 방법으로서 이용될 수 있어 니켈의 농도를 조절하는 장점이 있다. 니켈 초박막을 형성하는 대신에 Ni전극을 사용하는 플라즈마 공정을 시행함으로써 소량의 니켈을 첨가할 수 있다. 니켈 이외에 비정질 규소막의 결정화를 촉진하기 위해 불순물을 도포할 촉매 원소로서 코발트 팔라듐, 구리, 은, 금, 인듐, 주석, 알루미늄, 비소 또는 안티몬을 이용할 수 있다. 이 경우에도 동일한 효과를 얻을 수 있다.
이온 주입법에 의해 촉매 원소를 비정질 규소막에 선택적으로 도입하는 방법을 이용할 때 비정질 규소막상의 절연박막에 관통공을 형성할 필요가 없다. 절연박막을 통과시키는 에너지가 촉매 원소이온에 가해지면, 촉매 원소는 첫번째와 마찬가지로 절연박막하에서 비정질 규소막에 도입될 수 있다. 촉매 원소를 비정질 규소막의 선택 영역에 도입하기 위해서 제4∼6실시예에서 사용되는 소위 “관통공 제공을 위한 포토레지스트 막”이 이온도핑단계 전에 절연박막에 형성되고 촉매 원소이온이 그러한 상태에서 도입되는 방법이 이용될 수도 있다. 한편, 포토레지스트를 이용함으로써, 제4∼6실시예에서 기술된 관통공에 해당하는 절연박막의 부분을 에칭하여 박막을 형성한 다음, 촉매 원소를 상기 형성된 박막을 통해 도입될 수 있다.
상기 실시예에서, 결정성 규소막의 결정성을 촉진하기 위해서 엑시머 레이저(또는 펄스 레이저)빔을 조사함으로써 열처리를 한다. 기타 레이저빔(예, 연속발진 Ar 레이저빔)도 유사한 열처리를 하기 위해 사용될 수 있다. 자외선광 및 플래시 램프로 부터 발생된 강광을 사용함으로써 단시간 내에 시료를 1000∼1200℃(규소 모니터의 온도)까지 가열하는 소위 급속 열처리 어닐링(RTA) 또는 급속 열처리 공정(RTP)을 이용할 수 있다.
본 발명은 액정표시를 위한 액티브-매트릭스 기판 이외의 여러 장치에 이용될 수 있다. 예를들면, 본 발명은 밀착형 이미지 센서, 드라이버-내장형 서멀 헤드, 발광소자로서 유기계 일렉트로루미네슨트(EL)소자를 사용하는 드라이버-내장형 광학기입장치 또는 표시장치, 그의 3차원 IC와 같은 반도체 장치등의 여러 장치에 이용될 수 있다. 이하, 유기계 일렉트로루미네슨트 소자란 발광 재료로서 유기 물질을 사용하는 전계 발광소자를 말한다. 본 발명을 이들 장치에 이용하는 경우에 고속응답과 고해상도와 같은 고성능 특성이 실현될 수 있다.
상기한 바와같이, 본 발명의 반도체 장치에 따라서, 절연기판이나 절면박막상에 형성된 활성 영역은 열처리에 의해 비정질 규소막의 결정화를 촉진하기 위해 촉매 원소를 함유하므로 고신뢰성 반도체 장치가 580℃이하의 낮은 온도에서 제조될 수 있다. 다시 말해서, 균일하고 안정한 특성을 나타내는 고성능 박막 트랜지스터를 포함하는 반도체 장치가 단순한 제조공정에 의해 유리 기판과 같은 값싼 대규모 기판상에 형성될 수 있다. 또한 3차원 IC에서 하부 반도체 장치에 가해지는 열적 손상을 방지할 수 있으므로 제조공정의 단순화와 장치의 성능 개선을 유리하게 실현할 수 있다.
더우기, 본 발명의 반도체 장치를 제조하는 방법에 따라, 비정질 규소막과 절연박막은 대기와 차단된 상태에서 그 표면에 절연 특성을 갖는 기판에 연속적으로 형성되므로 이들 막의 계면이 청정한 상태로 유지될 수 있다.
또, 본 발명의 방법에 따라, 상기 비정질 규소막에 그 비정질 규소막의 결정화를 촉진하는 촉매원소를 이온주입법에 의해 상기 절연성 박막을 통해 도입한다. 그 촉매원소를 도입한 비정질규소막을 가열에 의해 결정화시키기 때문에 통상의 고상 성장법으로 얻어지는 결정성보다 더욱 높은 결정성을 갖는 고품질의 결정성 규소막을 형성할 수 있다.
본 발명에 따라서, 결정화에 필요한 가열온도가 580℃이하로 될 수 있으므로, 코닝7059 유리기판과 같이 값싼 유리기판을 사용할 수 있다.
본 발명에 따라서, 촉매 원소가 도입되는 비정질 규소막을 열처리에 의해 결정화 한후, 결정을 레이저빔이나 강광을 결정화 규소막에 조사함으로 처리되므로, 활성 영역을 구성하는 규소막의 결정성 향상과 활성 영역에서 캐리어의 전계효과이동도의 향상을 가져올 수 있다.
본 발명의 반도체 장치를 제조하는 방법에 따라서, 진공을 파괴하지 않고 기판면상에 비정질 규소막과 절연박막을 연속적으로 형성하기 때문에, 이들 막의 계면을 청정한 상태로 유지할 수 있다.
또한, 상기 비정질 규소막에 그 결정화를 촉진하는 촉매원소를 도입한다. 그 촉매원소를 도입한 이정질규소막의 영역을 가열에 의해 결정화시키기 때문에, 비정질 규소막의 결정화가 저온에서 실시될 수 있다. 또한, 저온 처리를 연속적으로 실시함으로서 결정화 영역은 기판의 표면과 평행 방향인 횡방향으로 더 연장되어 활성 영역으로 사용되는 횡방향 결정화 영역을 형성한다.
비정질 규소막을 결정화함으로써 얻어진 활성 영역을 구성하는 결정성 규소막은 일반적으로 사용된 고상 성장법에 의해 얻어지는 결정성보다 더 높은 결정성을 나타낸다.
결정화에 필요한 가열온도가 580℃이하로 될 수 있으므로, 코닝7059 유리기판과 같이 값싼 유리기판을 사용할 수 있다.
결정은 레이저빔이나 강광을 횡방향 결정화 영역에 조사함으로 처리되므로, 활성 영역을 구성하는 결정성 규소막의 결정성 향상과 활성 영역에서 캐리어의 전계효과이동도의 향상을 가져올 수 있다.
결정성 규소막을 사용함으로써, 절연 표면을 갖고 균일하며 안정한 특성을 나타내는 기판상에 활성영역을 포함하는 형태의 반도체 장치가 대규모로 제조될 수 있다. 제조공정이 저온에서 실시되기 때문에, 값싼 유리기판을 사용할 수 있으므로 불필요한 비용을 줄일 수 있다.
본 발명은 MOS 트랜지스터의 성능을 향상시키는 데 특히 효과적이다. 본 발명을 액정표시장치에 이용하는 경우, 액티브 매트릭스 기판에 필요한 화소 스위칭 TFT의 특성이 안정화될 수 있음과 동시에 주변 구동회로를 구성하는 TFT에 필요한 고성능 특성이 실현될 수 있으므로, 액티브 매트릭스 부분과 주변 구동회로 부분을 동일기판상에 포함하는 드라이버 내장형 활성 매트릭스 기판이 실현되고, 그에 따라 모듈을 소형화하여, 고성능화 및 비용절감을 가져올 수 있다. 또한, 3차원 IC에서 하부 트랜지스터에 손상을 주지않고, 상층에 고성능 반도체 장치를 실현할 수 있다.
본 분야의 숙련자라면 본 발명의 정신과 범위를 벗어나지 않고 본 발명을 여러가지로 변형할 수 있을 것이다. 따라서, 본 발명은 상기 설명에 한정되는 것이 아니고 권리 범위가 넓게 해석되어야 한다.
Claims (46)
- 반도체 장치의 제조 방법으로서, 기판을 외기에 노출시키지 않고 절연성표면을 갖는 기판상에 비정질규소막과 상기 반도체 장치의 게이트 절연 막으로서 사용되는 절연성박막을 연속적으로 형성하는 공정; 상기 비정질규소막에, 그 결정화를 촉진하기 위한 촉매원소를 이온주입법에 의해 상기 절연성박막을 통해 도입하는 공정; 및 상기 촉매원소가 부가된 비정질규소막의 적어도 일부를 열처리에 의해 결정화시키는 공정; 을 포함하며, 상기 공정들은 연속적인 반도체장치의 제조방법.
- 제1항에 있어서, 상기 결정화한 규소막상에 레이저빔 또는 강광(强光)을 조사하는 공정을 더 포함하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 절연성박막으로 부터 MOS형 트랜지스터의 게이트절연막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
- 반도체 장치의 제조방법으로서, 기판을 외기에 노출시키지 않고 기판상에 제1절연성박막, 비정질규소막 및 제2절연성박막을 연속적으로 형성하고, 상기 제2절연성박막은 상기 반도체 장치의 게이트 절연막으로서 사용되는 공정; 상기 비정질규소막에, 그 결정화를 촉진하기 위한 촉매원소를 이온주입법에 의해 상기 제2절연성박막을 통해 도입하는 공정; 및 상기 촉매원소가 부가된 비정질규소막의 적어도 일부를 열처리에 의해 결정화시키는 공정; 을 포함하며, 상기 공정들은 연속적인 반도체장치의 제조방법.
- 제4항에 있어서, 상기 결정화한 규소막상에 레이저빔 또는 강광(强光)을 조사하는 공정을 더 포함하는 반도체장치의 제조방법.
- 제4항에 있어서, 상기 제2절연성박막으로 부터 MOS형 트랜지스터의 게이트절연막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
- 제4항에 있어서, 상기 촉매원소는 1 × 1011~ 1 × 1014원자/cm2범위의 주입량으로 상기 비정질규소막에 주입되는 반도체장치의 제조방법.
- 제4항에 있어서, 촉매원소로서 상기 Ni, Co, Pd, Pt, Cu, Ag, Au, In, Sn, Al 및 Sb로 구성되는 그룹에서 선택되는 적어도 하나의 원소가 사용되는 반도체장치의 제조방법.
- 반도체 장치의 제조방법으로, 기판을 외기에 노출시키지 않고 절연성표면을 갖는 기판상에 비정질규소막과 상기 반도체 장치의 게이트 절연막으로서 사용되는 절연성박막을 연속적으로 형성하는 공정; 상기 절연성박막을 패터닝한후 이 절연성박막을 마스크로 사용하여 비정질규소막의 일부에, 이 비정질규소막의 결정화를 촉진하기 위한 촉매원소를 선택적으로 도입하는 공정; 및 상기 촉매원소가 부가된 비정질규소막의 적어도 일부를 제1가열처리에 의해 결정화시켜, 제1결정화영역을 형성하는 공정; 제2가열처리에 의해 상기 제1결정화영역으로 부터 기판의 절연성표면에 대해 실질적으로 평행한 방향으로 상기 비정질규소막을 결정화시켜, 횡방향 결정화영역을 형성하는 공정; 상기 절연성박막의 표면으로 부터 소정 깊이까지 균일하게 상기 절연성 박막의 일부를 에칭하는 공정; 및 상기 횡방향 결정화영역으로 부터 반도체소자의 활성영역을 형성하는 공정을 포함하는 반도체장치의 제조방법.
- 제9항에 있어서, 상기 결정화한 규소막상에 레이저빔 또는 강광(强光).을 조사하는 공정을 더 포함하는 반도체장치의 제조방법.
- 제9항에 있어서, 상기 절연성박막의 일부를 에칭에 의해 제거하는 두께가 상기 열처리시 상기 절연성박막에 있어서의 촉매원소의 확산거리 이상으로 설정되는 반도체장치의 제조방법.
- 제9항에 있어서, 상기 표면이 에칭된 절연성박막으로 부터 MOS 트랜지스터의 게이트절연막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
- 반도체 장치의 제조방법으로서, 기판을 외기에 노출시키지 않고 절연성표면을 갖는 기판상에 비정질규소막과 상기 반도체 장치의 게이트 절연막으로서 사용되는 절연성박막을 연속적으로 형성하는 공정; 상기 절연성박막을 커버하도록, 상기 비정질규소막의 결정화를 촉진하기 위한 촉매원소가 상기 절연성박막으로 확산되지 않도록 하기 위한 확산방지막을 형성하는 공정; 상기 절연성박막 및 확산방지막을 패터닝한후 마스크로 사용하여 비정질규소막의 일부에 상기 촉매원소를 선택적으로 도입하는 공정; 및 상기 촉매원소가 부가된 비정질규소막의 적어도 일부를 제1가열처리에 의해 결정화시켜 제1결정화영역을 형성하는 공정; 제2가열처리에 의해 상기 제1결정화영역으로 부터 기판의 절연성표면에 대해 실질적으로 평행한 방향으로 상기 비정질규소막을 결정화시켜, 상기 비정질규소막에 횡방향 결정화영역을 형성하는 공정; 상기 확산방지막을 제거하는 공정; 및 상기 횡방향 결정화영역으로 부터 반도체소자의 활성영역을 형성하는 공정을 포함하는 반도체장치의 제조방법.
- 제13항에 있어서, 상기 결정화한 규소막상에 레이저빔 또는 강광(强光)을 조사하는 공정을 더 포함하는 반도체장치의 제조방법.
- 제13항에 있어서, 상기 확산방지막의 두께는 상기 제1 또는 제2가열 처리시 상기 확산방지막에 있어서의 촉매원소의 확산거리 이상으로 설정되는 반도체장치의 제조방법.
- 제13항에 있어서, 상기 확산방지막으로서 산화규소막 또는 질화규소막이 사용되는 반도체장치의 제조방법.
- 제13항에 있어서, 상기 절연성박막으로 부터 박막트랜지스터의 게이트 절연막을 형성하는 공정을 더 포함하는 반도체장치의 제조방법.
- 제13항에 있어서, 상기 비정질규소막의 일부에 이 비정질규소막의 결정화를 촉진하기 위한 촉매원소를 선택적으로 도입하는 공정에 있어서, 상기 비정질규소막의 일부에 접하도록 상기 촉매원소를 용해 또는 분해시킨 용액 또는 화합물을 도포하는 반도체장치의 제조방법.
- 제13항에 있어서, 상기 비정질규소막의 일부에 비정질규소막의 결정화를 촉진하기 위한 촉매원소를 선택적으로 도입하는 공정에 있어서, 상기 비정질규소막의 일부에 접하도록 상기 촉매원소를 증착하는 반도체장치의 제조방법.
- 제13항에 있어서, 촉매원소로서 상기 Ni, Co, Pd, Pt, Cu, Ag, Au, In, Sn, Al, P, As 및 Sb로 구성되는 그룹에서 선택되는 적어도 하나의 원소가 사용되는 반도체장치의 제조방법.
- 반도체 장치의 제조방법으로서, 외기를 차단한 상태로 절연성표면을 갖는 기판상에 비정질규소막과 상기 반도체 장치의 게이트 절연막으로서 사용되는 절연성박막을 연속적으로 형성하는 공정; 상기 비정질규소막의 일부에 이 비정질규소막의 결정화를 촉진하기 위한 촉매원소를 선택적으로 도입하는 공정; 상기 촉매원소가 부가된 비정질규소막의 적어도 일부를 제1가열처리에 의해 결정화시켜, 제1결정화영역을 형성하는 공정; 제2가열처리에 의해 상기 제1결정화영역으로 부터 기판의 절연성표면에 대해 실질적으로 평행한 방향으로 상기 비정질규소막을 결정화시켜, 상기 비정질규소막에 횡방향 결정화영역을 형성하는 공정; 상기 횡방향 결정화영역상에 배치된 절연성박막의 일부를 사용하여 게이트절연막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
- 제21항에 있어서, 상기 촉매원소를 포함하는 절연성박막의 일부를 그의 표면으로 부터 에칭하는 반도체장치의 제조방법.
- 제21항에 있어서, 상기 절연성박막은 다층구조를 갖고, 이 다층구조는 적어도 상기 게이트절연막으로 사용되는 절연층과 상기 촉매원소가 절연층으로 확산되지 않도록 하는 확산방지층을 포함하며, 상기 확산방지층은 상기 제2가열처리를 행한 후 에칭되는 반도체장치의 제조방법.
- 제21항에 있어서, 상기 촉매원소의 도입공정은 상기 절연성박막의 선택된 영역을 에칭에 의해 다른 영역보다 얇게 박막화하는 공정, 및 상기 박막화된 영역을 통해 상기 촉매원소의 이온을 주입하는 공정을 포함하는 반도체장치의 제조방법.
- 제24항에 있어서, 상기 절연성박막의 선택된 영역의 에칭은 상기 비정질규소막의 표면이 노출될때까지 에칭되는 반도체장치의 제조방법.
- 제21항에 있어서, 상기 촉매원소의 도입공정은 상기 절연성박막의 선택된 영역을 통해 상기 촉매원소의 이온을 상기 비정질규소막에 주입하는 공정을 포함하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 비정질 규소막의 결정화후에 섬형 패턴으로 상기 결정화된 규소막과 상기 절연성 박막을 패터닝하는 공정을 더 포함하는 반도체 장치의 제조방법.
- 제9항에 있어서, 상기 비정질 규소막의 결정화후에 섬형 패턴으로 상기 결정화된 규소막과 상기 절연성 박막을 패터닝하는 공정을 더 포함하는 반도체 장치의 제조방법.
- 제13항에 있어서, 상기 비정질 규소막의 결정화후에 섬형 패턴으로 상기 결정화된 규소막과 상기 절연성 박막을 패터닝하는 공정을 더 포함하는 반도체 장치의 제조방법.
- 제21항에 있어서, 상기 비정질 규소막의 결정화후에 섬형 패턴으로 상기 결정화된 규소막과 상기 절연성 박막을 패터닝하는 공정을 더 포함하는 반도체 장치의 제조방법.
- 제4항에 있어서, 상기 비정질 규소막의 결정화후에 섬형 패턴으로 상기 결정화된 규소막과 상기 절연성 박막을 패터닝하는 공정을 더 포함하는 반도체 장치의 제조방법.
- 제27항에 있어서, 상기 패터닝된 절연성 박막은 상기 패터닝된 결정화된 규소막과 동일한 형상을 갖는 반도체장치의 제조방법.
- 제28항에 있어서, 상기 패터닝된 절연성 박막은 상기 패터닝된 결정화된 규소막과 동일한 형상을 갖는 반도체장치의 제조방법.
- 제29항에 있어서, 상기 패터닝된 절연성 박막은 상기 패터닝된 결정화된 규소막과 동일한 형상을 갖는 반도체장치의 제조방법.
- 제30항에 있어서, 상기 패터닝된 절연성 박막은 상기 패터닝된 결정화된 규소막과 동일한 형상을 갖는 반도체장치의 제조방법.
- 제31항에 있어서, 상기 패터닝된 절연성 박막은 상기 패터닝된 결정화된 규소막과 동일한 형상을 갖는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 반도체 장치의 채널 영역은 상기 촉매 원소가 주입된 영역에 형성되는 반도체장치의 제조방법.
- 제4항에 있어서, 상기 반도체 장치의 채널영역은 상기 촉매 원소가 주입된 영역에 형성되는 반도체장치의 제조방법.
- 제9항에 있어서, 상기 반도체 장치의 채널영역은 상기 촉매 원소가 주입된 영역에 형성되는 반도체장치의 제조방법.
- 제13항에 있어서, 상기 반도체 장치의 채널 영역은 상기 촉매 원소가 주입된 영역에 형성되는 반도체장치의 제조방법.
- 제21항에 있어서, 상기 반도체 장치의 채널 영역은 상기 촉매 원소가 주입된 영역에 형성되는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 비정질 규소막과 상기 절연성 박막을 연속적으로 형성하는 공정은 플라즈마법을 사용하여 달성되는 반도체장치의 제조방법.
- 제9항에 있어서, 상기 비정질 규소막과 상기 절연성 박막을 연속적으로 형성하는 공정은 플라즈마법을 사용하여 달성되는 반도체장치의 제조방법.
- 제13항에 있어서, 상기 비정질 규소막과 상기 절연성 박막을 연속적으로 형성하는 공정은 플라즈마법을 사용하여 달성되는 반도체장치의 제조방법.
- 제21항에 있어서, 상기 비정질 규소막과 상기 절연성 박막을 연속적으로 형성하는 공정은 플라즈마법을 사용하여 달성되는 반도체장치의 제조방법.
- 제4항에 있어서, 상기 비정질 규소막과 제2절연성 박막을 연속적으로 형성하는 공정은 플라즈마법을 사용하여 달성되는 반도체장치의 제조방법.
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