KR0180573B1 - 반도체 장치 및 그 제작방법 - Google Patents

반도체 장치 및 그 제작방법 Download PDF

Info

Publication number
KR0180573B1
KR0180573B1 KR1019940011756A KR19940011756A KR0180573B1 KR 0180573 B1 KR0180573 B1 KR 0180573B1 KR 1019940011756 A KR1019940011756 A KR 1019940011756A KR 19940011756 A KR19940011756 A KR 19940011756A KR 0180573 B1 KR0180573 B1 KR 0180573B1
Authority
KR
South Korea
Prior art keywords
region
substrate
thin film
film
semiconductor
Prior art date
Application number
KR1019940011756A
Other languages
English (en)
Other versions
KR940027187A (ko
Inventor
장흥용
도루 다카야마
야스히코 다케무라
아키하루 미야나가
Original Assignee
야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 겐큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마자끼 순페이, 가부시키가이샤 한도오따이 에네루기 겐큐쇼 filed Critical 야마자끼 순페이
Publication of KR940027187A publication Critical patent/KR940027187A/ko
Application granted granted Critical
Publication of KR0180573B1 publication Critical patent/KR0180573B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

니켈이 비정질 실리콘막위에서 화소 섹션외의 주변회로 섹션의 예정된 영역이 도입되어 그 영역으로 부터 비정질막을 결정화시킨다. 게이트전극 및 다른 소스, 드레인 및 채널이 불순물도핑에 의해 형성된후, 레이저가 결정화를 개선시키기 위하여 조사된다. 그 후, 전극/배선이 형성된다. 이에 의해, 주변회로 섹션안의 박막 트랜지스터가 캐리어의 흐름에 평행한 방향으로 결정이 성장된 결정성 실리콘으로 구성되고 화소 섹션안의 TFTs는 비정질 실리콘 막으로 구성된 활성 매트릭스 타입 액정 디스플레이가 얻어질 수 있다.

Description

반도체장치 및 그 제작방법
제1도는 실시예 1에 따른 액정표시장치의 개요를 나타내는 도면.
제2a도∼제2d도는 실시예 1에 따라 액정표시장치의 주변회로부분을 구성하는 NTFT와 PTFT가 상보형으로 형성된 회로를 제작하는 공정을 나타내는 도면.
제3도는 제2d도의 구성을 위로부터 본 도면.
제4a도∼제4d도는 실시예 1에 따라 액정표시장치의 화소부분에 형성되는 NTFT를 제작하는 공정을 나타내는 도면.
제5a도∼제5e도는 실시예 2에 따라 액정표시장치의 주변회로부분과 화소부분의 TFT회로를 제작하는 공정을 나타내는 도면.
제6a도 및 제6b도는 실시예 2에 따라 제작된 TFT에서 횡방향 성장에 의해 결정화된 규소막 영역의 말단부 부근의 TEM 사진.
* 도면의 주요부분에 대한 부호의 설명
10 : 화소부분 20 : 주변회로부분
101 : 기판 102 : 하지막
103 : 마스크 104 : 비정질 규소막
106 : 산화규소막 107,109 : 게이트 전극
108,110 : 산화물층 111,113 : P형 불순물영역
112,115 : 채널형성영역 114,116 : N형 불순물영역
117,119,120 : 전극·배선 118 : 산화규소막
211 : 층간절연물 212 : ITO전극(화소전극)
213,214 : 금속배선
본 발명은, 유리 등의 절연기판상에 설치된 TFT(박막트랜지스터)를 사용한 반도체장치에 관한 것으로, 더 구체적으로는, 액티브 매트릭스형 액정표시장치에 이용될 수 있는 반도체장치 및 그의 제작방법에 관한 것이다.
유리 등의 절연기판상에 TFT를 가지는 반도체장치로서는, 그러한 TFT를 화소의 구동에 사용하는 액티브 매트릭스형 액정표시장치, 이미지 센서 등이 알려져 있다.
이들 장치에 사용되는 TFT는 박막형상의 규소 반도체를 이용하는 것이 일반적이다. 박막형상의 규소 반도체로서는, 비정질 규소 반도체(a-Si)로 된 것과 결정성을 가지는 규소 반도체로 된 것의 2가지로 대별된다. 비정질 규소 반도체는, 제작온도가 낮고 기상법으로 비교적 용이하게 제작하는 것이 가능하여 양산성이 좋기 때문에, 가장 일반적으로 이용되고 있지만, 도전율 등의 물성이 결정성을 가지는 규소 반도체에 비하여 열등하기 때문에, 고속 특성을 얻기 위해서는, 결정성을 가지는 규소 반도체로 된 TFT의 제작방법의 확립이 강하게 요구되고 있다. 그런데, 결정성을 가지는 규소 반도체로서는, 다결정 규소, 미결정(微結晶) 규소, 걸정성분을 포함하는 비정질 규소, 결정성과 비정질성의 중간 상태를 가지는 세미아모르퍼스 규소 등이 알려져 있다.
결정성을 가지는 박막형상의 규소 반도체를 얻기 위한 방법으로서는, 하기의 방법들이 알려져 있다.
(1) 성막시에 결정성을 가지는 막을 직접 성막하는 것.
(2) 비정질 반도체막을 성막하고, 레이저광 에너지에 의해 결정화시키는 것.
(3) 비정질 반도체막을 성막하고, 열에너지를 가하는 것에 의해 결정화시키는 것.
그러나, (1)의 방법은 양호한 반도체 물성을 가지는 막을 기판의 전체 표면상에 균일하게 성막하는 것이 기술상 어렵고, 또한, 성막온도가 600℃ 이상으로 높기 때문에, 저렴한 유리기판이 사용될 수 없다고 하는 비용상의 문제가 있었다.
또한, (2)의 방법은, 현재 가장 일반적으로 사용되고 있는 엑시머 레이저를 예로 들면, 레이저광의 조사면적이 작기 때문에 그의 처리량(스루풋)이 낮다고 하는 문제가 있고, 또한, 대면적 기판의 전체 표면을 균일하게 처리하기에는 레이저의 안정성이 충분하지 않아서, 차세대 기술이라는 감이 강하다.
(3)의 방법은, (1) 및 (2)의 방법과 비교했을 때 대면적에 대응할 수 있는 이점은 있지만, 역시 가열온도를 600℃ 이상의 고온으로 하는 것이 필요하여, 저렴한 유리기판을 사용하는 것을 고려하면, 가열온도를 낮출 필요가 있다. 특히, 현재의 액정표시장치의 경우에는, 대화면화가 진척되고 있어, 유리기판도 대형의 것을 사용할 필요가 있다. 이와 같이 대형의 유리기판을 사용하는 경우에는, 반도체 제작에 필수불가결한 가열공정에서 기판의 수축 및 뒤틀림이 발생하여, 마스크 위치맞춤 등의 정밀도를 떨어뜨리는 큰 문제점이 있다. 특히, 현재 가장 일반적으로 사용되고 있는 코닝 7059 유리의 경우에는, 변형점이 593℃이기 때문에, 종래의 가열결정화방법에서는 큰 변형을 일으킨다. 또한, 온도의 문제 이외에도, 현재의 공정에서는 결정화에 요하는 가열시간이 수 십시간 이상에 이르기 때문에, 그 시간을 단축시키는 것도 필요하다.
따라서, 본 발명은 상기의 문제를 해결하는 수단을 제공하는 것으로, 더 구체적으로는, 비정질 규소로 된 박막을 가열에 의해 결정화시키는 방법을 사용한, 결정성을 가지는 규소 반도체로 된 박막의 제작방법에 있어서, 결정화에 필요한 온도의 저온화와 가열시간의 단축 모두를 실현하는 공정을 제공하는 것을 목적으로 한다. 본 발명에서 제공되는 공정을 사용하여 제작한 결정성을 가지는 규소 반도체는, 종래기술로 제작된 것과 같거나 그 이상의 물성을 가지며, TFT의 활성층영역에도 사용가능하다.
본 발명자들은, 비정질 규소 반도체막을 CVD법 또는 스퍼터링법에 의해 성막하고, 그 막을 가열에 의해 결정화시키는 방법에 관하여 이하와 같은 실험 및 고찰을 행하였다.
먼저, 실험사실로서, 유리기판상에 비정질 규소막을 형성하고, 이 막을 가열에 의해 결정화시키는 메카니즘을 조사한 때, 결정성장이 유리기판과 비정질 규소와의 계면으로부터 시작되고, 어느 정도의 막 두께 이상에서는 기판표면에 대하여 수직인 주상(柱狀)으로 진행하느 것이 확인되었다.
상기 현상은, 결정성장의 기초가 되는 결정핵(결정성장의 기초가 되는 종(種))이 유리기판과 비정질 규소막과의 계면에 존재하고, 그 핵으로부터 결정이 성장하는 것에 기인하는 것으로 고찰된다. 그러한 결정핵은, 기판표면에 미량으로 존재하여 있는 불순물 금속원소나 유리표면의 결정성분(결정화된 유리로 불리는 것과 같이, 유리기판의 표면에는 산화규소의 결정성분이 존재하여 있는 것으로 생각된다)인 것으로 생각된다.
그래서, 본 발명자들은, 적극적으로 결정핵을 도입하는 것에 의해 결정화 온도의 저온화가 가능하다고 생각하고, 그 효과를 확인하기 위해, 유리기판상에 다른 금속을 미량으로 성막하고, 그 위에 비정질 규소로 된 박막을 성막한 다음, 가열결정화를 행하는 실험을 하였다. 그 결과, 몇몇 금속을 기판상에 성막한 경우에 있어서는 결정화 온도의 저하가 확인되고, 따라서, 이물(異物)을 결정핵으로 한 결정성장이 일어나고 있는 것이 예상되었다. 그래서, 본 발명자들은, 저온화가 가능하였던 다수의 불순물 금속에 관하여 더욱 상세하게 그의 메카니즘을 조사하였다. 상기 다수의 불순물 원소는 Ni, Fe, Co, Pd, Pt이다
결정화는, 초기의 핵생성과, 그 핵으로부터의 결정성장의 2단계로 구분하여 생각할 수 있다. 여기서, 초기 핵생성의 속도는, 일정 온도에서 점상(点狀)으로 미세한 결정이 발생하기까지의 시간을 측정함으로써 관측될 수 있지만, 이 시간은 상기 불순물 금속을 하지(下地)에 성막한 비정질 규소박막에서는 어느 경우도 단축되고, 결정화 온도의 저온화에 대한 결정핵 도입의 효과가 확인되었다. 또한, 의외로, 핵생성후의 결정립의 성장을 가열시간을 변화시켜 조사한 때, 어떤 금속을 성막한 후 그 위에 성막한 비정질 규소박막의 결정화에 있어서는, 핵생성후의 결정성장의 속도가 비약적으로 증대하는 것이 관측되었다. 이 메카니즘은 현재로는 명확하지 않지만, 얼마간의 촉매적 효과가 작용하고 있는 것이라고 추측된다.
어쨌든, 유리기판상에 어떤 종류의 금속을 미량으로 성막하고, 그 위에 비정질 규소로 된 박막을 성막한 다음, 가열결정화한 경우에는, 상기한 2가지 효과에 의해, 종래에는 불가능했던 580℃ 이하의 온도에서 4시간 정도의 시간에 충분한 결정성이 얻어질 수 있다는 것이 판명되었다. 그러한 효과를 가지는 불순물 금속중에서 가장 효과가 현저하여, 본 발명자들에 의해 선택된 원소는 니켈이다.
니켈이 어느 정도의 효과를 가지는가 일례를 들면, 아무런 처리를 행하지 않은, 즉, 미량의 니켈의 박막을 성막하지 않은 기판(코닝 7059 유리)상에 플라즈마 CVD법으로 형성한 비정질 규소로 된 박막을 질소분위기에서의 가열에 의해 결정화 하는 경우, 그 가열온도를 600℃로 한 때 10시간 이상의 가열시간을 필요로 하였지만, 미량의 니켈의 박막을 성막한 기판상에 형성된 비정질 규소로 된 박막을 사용한 경우에는, 580℃, 4시간 정도의 가열에서 동일한 결정화 상태를 얻을 수 있었다. 이때의 결정화 판단은 라만 분광 스펙트럼을 이용하였다. 이것만으로부터도, 니켈의 효과가 매우 크다는 것을 알 수 있다.
상기 설명으로부터 분명한 바와 같이, 미량의 니켈의 박막을 성막하고, 그 위에 비정질 규소로 된 박막을 성막한 경우, 결정화 온도의 저온화 및 결정화에 요하는 시간의 단축이 가능하다. 이 공정을 TFT의 제작에 사용한 것을 전제로 하여 더욱 상세한 설명을 한다. 후에 상세히 설명하지만, 니켈 박막은 기판상만이 아니라 비정질 규소막상에 성막하여도 동일한 효과를 가지며, 이온 주입에서도 마찬가지이다. 따라서, 이후 본 명세서에서는 이들 일련의 차리를 니켈미량첨가라 부른다. 또한, 기술적으로는, 비정질 규소막의 성막시에 니켈미량첨가를 행하는 것도 가능하다.
먼저, 니켈미량첨가 방법에 대하여 설명한다. 기판상에 미량의 니켈 박막을 성막하고, 그후 비정질 규소막을 성막하는 방법과, 먼저 비정질 규소막을 성막하고 그 위에 미량의 니켈 박막을 성막하는 방법 모두에서, 니켈미량첨가에 의한 저온화 효과가 동일하고, 또한, 그의 성막방법으로는, 스퍼터링법, 증착법, 스핀 코팅법 및 플라즈마를 사용한 방법중 어느 방법이라도 사용될 수 있음이 분명하다. 그러나, 기판상에 미량의 니켈 박막을 성막하는 경우, 미량의 니켈 박막을 코닝 7059 유리 기판상에 직접 성막하기보다는, 그 기판상에 산화규소막(하지막)을 성막하고, 그 위에 미량의 니켈 박막을 성막하는 쪽이 효과가 더욱 현저하다. 그 이유는, 규소와 니켈이 직접 접촉하여 있는 것이 본 발명의 저온결정화에 중요하고, 코닝 7059 유리 경우에는 규소 이외의 성분이 규소와 니켈의 접촉 또는 반응을 방해할 수 있기 때문이다.
또한, 니켈미량첨가 방법으로서는, 비정질 규소막의 위 또는 아래에 접하여 박막을 형성하는 방법 이외에, 이온주입에 의해 니켈을 첨가(도입)하여도 거의 같은 효과가 얻어질 수 있음이 확인되었다. 니켈의 양에 대해서는, 1×1015원자/cm3이상의 양의 첨가에서 저온화가 확인되었지만, 51×1019원자/cm3를 초과하는 첨가량에서는, 라만 분광 스펙트럼의 피크의 형상이 규소 단체의 것과는 명백히 다르게 되기 때문에, 실제로 사용가능한 것은 1×1015원자/cm3∼5×1019원자/cm3의 범위인 것으로 생각된다. 이 경우, 니켈의 농도가 1×1015원자/cm3보다 낮으면, 결정화를 위한 촉매로서의 작용이 저하되고, 그 농도가 5×1019원자/cm3를 초과하면, NiSi가 국부적으로 발생하여, 반도체 특성을 상실한다. 또한, 결정화된 상태에서는, 니켈의 농도가 낮을수록, 더욱 양호하게 반도체로서 사용이 가능하다.
다음에, 니켈미량첨가를 행한 경우의 결정형태에 대하여 설명한다. 상술한 바와 같이, 니켈을 첨가하지 않은 경우에는, 기판계면 등의 결정핵으로부터 불규칙(랜덤)하게 핵이 발생하고, 그 핵으로부터의 결정성장도 어느 정도의 막 두께까지는 불규칙하게 일어나고, 두꺼운 박막에서는 일반적으로 (110)방향이 기판에 수직인 방향으로 배열된 주상(柱狀) 결정성장이 일어난다는 것이 알려져 있고, 당연히 박막전체에 걸쳐 거의 균일한 결정성장이 관측된다. 그것에 반하여, 미량의 니켈을 첨가한 경우에는, 니켈이 첨가된 영역과 그 주위 부분에서 결정성장이 다르다. 즉, 니켈을 첨가한 영역에서는,첨가된 니켈 또는 니켈과 규소의 화합물이 결정핵이 되고,니켈을 첨가하지 않은 것과 마찬가지로 기판에 거의 수직으로 주상 결정이 성장하는 것이 투과형 전자현미경(TEM) 사진으로부터 명백하게 되었다.
또한, 니켈을 첨가하지 않은 주위영역에서도 저온에서의 결정화가 확인되고, 그 부분에서는 기판에 수직인 방향이 (111)방향으로 배열되고, 기판에 평행하게 침상(針狀) 또는 주상 결정이 성장하는 특이한 결정성장이 관측되었다. 기판에 평행한 횡방향의 결정성장은 니켈을 미량 첨가한 영역으로부터 수 백 ㎛만큼 크게 성장하는 것이 관측되고, 시간의 증가 및 온도의 상승에 비례하여 성장량도 증대하는 것이 밝혀졌다. 예를 들어, 550℃, 4시간의 가열에서는 약 40㎛의 성장이 관측되었다. 또한, 투과형 전자현미경의 사진에 의하면, 큰 횡방향 결정은 모두 단결정과 닮은 것이 판명되었다. 니켈미량첨가 부분, 그 부근의 횡방향성장 부분 및 더욱 먼쪽의 비정질 부분(상당히 떨어진 부분에서는 저온결정화가 행해지지 않고, 비정질 부분인 채로 남아 있다)에서 니켈농도를 SIMS(2차이온 질량분석)법에 의해 조사한 때, 횡방향성장 부분에서는 니켈미량첨가 부분보다 약 1자리수 만큼 적은 양의 니켈이 검출되고, 비정질 규소내에서의 니켈의 확산이 관측되었다. 또한, 비정질 부분에서는 약 1자리수 만큼 더욱 적은 양의 니켈이 관측되었다. 이 사실과 결정 형태와의 관계가 현재로는 분명하지 않지만, 어쨌든, 니켈 첨가량과 첨가위치를 제어하는 것에 의해, 소망의 부분에 소망의 결정 형태의 결정성을 가지는 규소 박막을 형성하는 것이 가능하다.
다음에, 상기 니켈미량첨가 부분과 그 부근의 횡방향성장 부분의 전기적 특성을 설명한다. 니켈미량첨가 부분의 전기적 특성중 도전율은, 니켈을 첨가하지 않은 막, 즉, 600℃ 정도에서 수 십 시간 결정화를 행한 막과 거의 같은 정도의 값이고, 또한, 도전율의 온도 의존성으로부터 활성화 에너지를 구한 때, 니켈첨가량을 1017원자/cm3∼1018원자/cm3정도로 한 경우에는, 니켈의 준위에 기인하는 것이라고 생각되는 거동(behavior)은 관측되지 않았다. 이 사실에 관하는 한에서는, TFT의 활성층 등에 사용된 막중의 니켈의 농도가 약 1018원자/cm3이하이면, TFT의 동작에 지장이 없는 것으로 결론지어질 수 있다.
그것에 반하여, 횡방향성장 부분의 도전율은 니켈미량첨가 부분의 것과 비교하여 1자리수 이상 더 높고, 이것은 결정성을 가지는 규소 반도체로서는 상당히 높은 값이다. 이것은, 전류통과 방향이 결정의 횡방향성장 방향과 합치하기 때문에, 전자가 통과하는 전극들 사이에 존재하는 결정입계가 적거나 또는 거의 없다는 것에 의한 것이라고 생각되고, 이것은 투과형 전자현미경의 사진 결과와 모순 없이 일치한다. 즉, 기판에 평행한 방향으로 침상 또는 주상 결정이 성장하는 관찰사실과 일치한다.
여기서, 상기한 각종 특성에 의거하여, TFT에 응용하는 방법에 대하여 설명한다. 여기서, TFT의 응용분야로서는, TFT를 화소 구동에 사용하는 액티브형 액정표시장치를 상정하는 것으로 한다.
상기한 바와 같이, 최근의 대화면 액티브형 액정표시장치에 있어서는, 유리기판의 수축을 억제하는 것이 중요한데, 본 발명의 니켈미량첨가 공정을 사용함으로써, 유리의 변형점과 비교하여 충분히 낮은 온도에서 결정화가 가능하고, 특히 적합하다. 본 발명을 이용하면, 종래의 비정질 규소를 사용한 부분을, 니켈을 미량 첨가하고 450∼550℃ 정도에서 4시간 정도 결정화시켜 결정성을 가지는 규소로 대체하는 것도 가능하다. 물론, 디자인 룰(rule) 등을 그것에 상응하여 변경할 필요는 있지만, 종래의 시설 및 공정에서 충분히 대응할 수 있고, 그의 장점은 큰 것으로 생각된다.
더욱이, 본 발명을 이용하면, 화소에 사용되는 TFT와, 주변회로의 드라이버를 형성하는 TFT를 각각의 특성에 상응하는 결정 형태를 이용하여 별개로 형성하는 것도 가능하여, 액티브형 액정표시장치에의 응용에 특히 유용하다. 즉, 화소에 사용되는 TFT는 높은 이동도를 가지는 것을 필요로 하지 않고, 그것보다는 오프(OFF) 전류가 적은 것에 더 이점이 있다. 그래서, 본 발명을 이용하는 경우에는, 화소에 사용되는 TFT가 될 영역에는 니켈미량첨가를 행하지 않고 비정질인 채로하고, 주변회로의 드라이버를 형성하는 영역에서는 니켈미량첨가에 의해 결정성 규소막을 성장시키는 방법을 취할수 있다. 즉, 화소부분에 형성되는 TFT에 있어서는, 높은 이동도는 필요치 않지만, 생산수율의 향상 및 전하보유를 위해 오프전류의 저감이 필요하다. 따라서, 화소부분에 있어서는, 종래부터 생산기술도 축적되어 있고 특성의 제어도 용이한 비정질 규소막을 사용한 TFT를 사용하는 것이 유용하다.
한편, 장래의 워크스테이션에의 액정표시장치의 응용을 고려한 경우에는, 주변회로를 구성하는 TFT에는 매우 높은 이동도가 필요하다. 그래서, 본 발명을 응용하는 경우에는, 주변회로의 드라이버를 형성하는 TFT의 근방에 니켈미량첨가를 행하고, 그곳으로부터 일 방향으로 결정을 성장(횡방향 성장)시켜, 그 결정성장 방향을 전류통과 방향(캐리어 이동방향)과 일치시키는 것에 의해, 매우 높은 이동도를 가지는 TFT를 제작하는 것이 유효하다.
즉, 본 발명의 목적은, 유리기판 등의 기판상에 다수의 박막트랜지스터(일반적으로 TFT라 불린다)를 형성한 반도체장치에 있어서, 규소 반도체막을 선택적으로 결정화시킨 영역과 비정질인 채로 있는 영역을 마련하여, 필요로 하는 특성을 만족시키는 TFT를 기판상에 선택적으로 형성하는데 있다. 본 발명의 다른 목적은, 결정성장 방향을 기판과 평행한 방향으로 하는 것에 의해 TFT내의 캐리어 이동방향과 결정성장 방향을 같은 방향으로 함으로써, 더 높은 이동도를 가지는 TFT를 선택적으로 제공하는데 있다.
본 발명에 따르면, TFT의 동작시의 캐리어 이동방향을 결정성장 방향과 대략 일치시킴으로서 이동도가 높은TFT를 선택적으로 얻고, 다른 영역에서는 비정질규소막을 사용한 TFT를 선택적으로 제공함으로써, 필요로 하는 각각의 영역에 결정성 규소막을 사용한 TFT와 비정질 규소막을 사용한 TFT를 선택적으로 얻을 수 있다.
상기한 바와 같이, 결정성장 방향은 니켈미량첨가를 행함으로써 기판에 수직인 방향이나 기판에 평행한 방향으로 자유롭게 선택될 수 있다. 또한,TFT를 형성하는 방향(소스와 드레인을 연결하는 방향)이나 위치를 선택함으로써, TFT 동작시의 캐리어 흐름방향과 결정성장 방향의 관계를 선택할 수 있다. 여기서 말하는 캐리어 흐름방향이란, 예를들어, TFT로서 절연게이트형 전계효과 반도체 장치를 사용한 경우, 소스와 드레인을 연결하는 방향이다.
본 발명은 액티브 매트릭스형 액정표시장치에 사용될 수 있다. 또한, 기판표면에 평행한 방향으로 결정성장한 결정성 규소막을 사용함으로써, 높은 이동도를 가지는 TFT를 얻을수 있다.
또한, 본 발명은 상기한 바와 같은 TFT를 얻기 위한 제작방법에 관한 것이다. 본 발명은 니켈미량첨가에 의해 결정화 영역을 선택적으로 제공하는 기술을 이용한다.
또한, 본 발명은, 액정표시장치의 주변회로부분에 결정성 규소막을 사용한 TFT를 형성하고, 그 TFT를 구성하는 결정성 규소막은 TFT 내에서의 캐리어의 이동방향과 대략 같은 방향으로 결정성장하여 있는 것을 특징으로 한다. 또한, 액정표시장치의 화소부분을 구성하는 TFT는 비정질 규소막을 사용하여 동시에 형성된다. 동일 기판상에 결정성 규소막과 비정질 규소막을 선택적으로 형성하는 것은, 니켈 첨가를 선택적으로 행하는 것에 의해 실현될 수 있다. 즉, 니켈미량첨가가 행해진 영역에서는, 결정화에 요하는 온도를 550℃ 이하로 할 수 있기 때문에, 니켈미량첨가가 행해지지 않은 영역에서는, 550℃에서는 결정화하지 않은(수 백 시간 이상에서는 결정화하는 것으로 생각되지만, 550℃, 수 시간에서는 결정화하지 않는다) 비정질 영역을 잔존시킬 수 있다.
본 발명에서, 결정화를 촉진시키기 위한 미량의 금속원소로서는, 대표적으로는 니켈을 이용하는 것이 유용하지만, 코발트, 철, 백금이어도 유사한 효과를 얻을수 있다. 또한, 기판의 종류로서는 특별히 제한은 없으나, 600℃ 이하의 저온(종래에 비하여)에서 결정성 규소막을 얻을 수 있는 본 발명의 유용성은, 유리기판, 특히 대면적 유리기판을 사용한 경우에 현저하게 된다.
선택적으로 결정화하는 것에 의해 결정성 규소막이 얻어질 수 있으나, 결정화 공정후에 레이저광 또는 레이저광과 동등한 강광(强光)을 조사(照射)하는 것에 의해, 그러한 결정성 규소막의 특성이 더욱 개선될 수 있다. 즉, 불충분하게 결정화된 성분이 결정입계에 잔존하고, 다른 것은 레이저 조사에 의해 결정화될 수 있다. 그런데, 그러한 강광의 조사에 의해 비절질 규소가 결정화되기 때문에, 비정질 규소막을 사용한 TFT가 형성되는 영역에는 그러한 강광이 조사되지 않는 것이 필요하다.
이하에, 실시예를 나타내어, 본 발명을 상세히 설명한다.
[실시예 1]
제1도는 본 실시예의 액정표시장치의 구성을 개략적으로 나타내는 평면도로서, 이 도면에, 메트릭스상(狀)으로 설치된 다수의 화소전극(도시되지 않음)을 가진 화소부분(10)과, 각 화소전극을 구동하기 위한 구동회로로서의 주변회로부분(20)이 나타내어져 있다. 본 실시예에서는, 화소를 구동하기 위한 박막트래지스터(TFT)와 주변회로를 구성하는 박막트래지스터가 절연기판(예를 들어, 유리기판)상에 형성된다. 구체적으로는, 주변회로부분은, 횡방향으로 성장한 결정성을 가진 규소막(결정성 규소막이라 불림)을 사용한 P채널형 TFT(PTFT)와 N채널형 TFT(NTFT)를 상보형으로 설치한 CMOS로서 구성된 회로이고, 화소부분은 비정질 규소막을 사용한 NTFT로서 형성된 TFT이다.
제2a도∼제2d도는 주변회로부분(20)을 구성하는 NTFT와 PTFT를 상보형으로 구성한 회로를 제작하는 공정을 나타내는 도면이고, 후에 설명되는 제4a도∼제4d도는 화소부분에 설치되는 NTFT를 제작하는 공정을 나타내는 도면이다. 양 제작공정이 동일 기판상에서 실행되기 때문에, 공통의 공정은 동시에 실행된다. 즉, 제2a도∼제2d 도에 나타내어진 공정과 제4a도∼제4d도에 나타내어진 공정이 서로 상응하여, 각각 동시에 실행된다.
먼저, 유리기판(코닝 7059)(101)상에 스퍼터링법에 의해 두께 2000 Å의 산화규소 하지막(下地膜)(102)을 형성하고, 다음에, 제2a도에 나타낸 바와 같이, 금속마스크 또는 산화규소막으로 형성된 마스크(103)를 주변회로부분(20)에만 설치한다. 그런대, 후의 공정에서 도입되는 니켈은 산화규소막내에도 쉽게 확산되기 때문에, 마스크(103)로서 산화규소막을 사용하는 경우에는, 1000Å 이상의 두께가 필요하다. 이 마스크(103)에 의해 하지막(102)이 슬릿(slit)형상으로 노출된다. 즉, 제2a도의 상태를 위에서 보면, 하지막(102)이 슬릿 형상의 영역(100)에서 슬릿 형상으로 노출되고, 다른 영역은 마스크되어 있는 상태로 되어 있다. 제4a도에 나타낸 화소부분(10)에는 그의 전체 표면에 마스크(103)가 형성되어 있어, 하지막(102)이 마스크(103)에 의해 덮혀있다.
마스크(103)를 형성한 후, 5∼200 Å, 예를들어, 20 Å의 두께를 갖는 규화니켈막(화학식: NiSix,0.4 ≤ x ≤ 2.5, 예를 들어, x = 2.0)을 스퍼터링법에 의해 성막 하였다. 그 결과, 규화니켈막이 주변회로부분(20)과 화소부분(10)의 전체 면적에 결쳐 형성되었다. 그후, 영역(100)상에만 규화니켈막이 선택적으로 형성되게 하기 위해, 마스크(103)를 제거하였다. 즉, 이것은, 영역(100)에 니켈미량첨가가 선택적으로 행해진 것을 의미한다.
그리고, 마스크(103)의 제거 후, 플라즈마 CVD법에 의해 두께 500∼1500 Å, 예를 들어, 1000 Å의 진성(I형) 비정질 규소막(104)을 퇴적하였다. 그후, 이것을 수소환원분위기(바람직하게는, 수소의 분압이 0.1∼1 기압이다)에서 550℃로 4시간 어닐하여 결정화 시켰다. 어닐 온도는 450℃∼700℃의 범위에서 선택가능하지만, 어닐 온도가 낮으면 어닐에 시간이 걸리고, 어닐 온도가 높으면, 종래의 방법에서와 같은 결과가 얻어지기 때문에, 바람직한 온도 범위는 450℃∼550℃이다. 또한, 이 어닐은 불활성 분위기(예를 들어, 질소분위기) 또는 대기하에서 행해질 수도 있다.
이때, 규화니켈막이 선택적으로 형성된 영역(100)에서는, 기판(101)에 수직인 방향으로 규소막(104)이 결정화된다. 그리고, 영역(100)의 주변영역에서는, 화살표 105로 나타낸 바와 같이 영역(100)으로부터 횡방향(기판에 평행한 방향)으로 결정성장이 행해진다. 그리고, 전체 표면에 마스크(103)가 제공된 화소부분(10)(제4b도 참조)에서는, 비정질 규소막이 잔존한다. 그 이유는, 550℃, 4시간 정도의 어닐에 의해서는 비정질 규소막이 결정화되지 않기 때문이다. 한편, 본 실시예에서는, 기판(101)에 평행한 화살표 105로 나타낸 방향으로 결정성장 거리는 40μm정도이다.
상기 공정에 의해, 주변회로부분(20)의 비정질 규소막을 결정화시킬 수 있었다. 여기서, 주변회로부분(20)에서는, 제2b도에 나타낸 바와 같이 횡방향(기판(101)에 평행한 방향)으로 결정이 성장하고, 화소부분(10)에서는, 비정질 규소막이 결정화됨이 없이 그대로 남아 있는다.
그후, TFT 소자간 분리를 행하고, 불필요한 부분의 규소막(104)을 제거하여 섬형상 소자영역을 형성하였다. 이 공정에서, TFT의 활성층(소스/드레인 영역 및 채널형성영역이 형성되는 부분)의 길이를 40㎛ 이내로 하면, 소스/그레인 영역 및 채널영역을, 기판(101)에 평행한 방향으로 결정성장한 결정성 규소막으로 구성할 수 있다. 또한, 채널형성영역을 결정성 규소막으로 구성하면, 활성층의 길이를 더욱 길게 할 수 있다.
그후, 스퍼터링법에 의해 게이트 절연막으로서 두께 1000Å의 산화규소막(106)을 성막하였다. 스프터링에서, 타깃으로서 산화규소를 사용하고, 스퍼터링시의 기판 온도는 200∼400℃, 예를 들어, 350℃로 하고, 스퍼터링 분위기는 산소와 아르곤으로서 아르곤/산소의 비를 0∼0.5, 예를 들어, 0.1 미만으로 하였다. 이어서, 스퍼터링에 의해 두께 6000∼8000 Å, 예를 들어, 6000 Å의 알루미늄막(0.1∼2%의 규소를 함유)을 성막하였다. 한편, 산화규소막(106)의 성막공정과 알루미늄막의 성막공정을 연속적으로 행하는 것이 바람직하다.
그리고, 알루미늄막을 패터닝하여 게이트 전극(107,109)을 형성하였다. 상기한 바와 같이, 제2c도에 나타낸 공정과 제4c도에 나타낸 공정을 동시에 행하였다.
다음에, 게이트 전극(107,109)의 표면을 양극산화하여, 그표면에 산화물층(108,110)을 형성하였다. 이 양극산화는 주석산을 1∼5% 함유하는 에틸렌 글리콜 용액중에서 행하였다. 얻어진 산화물층(108,110)의 두께는 2000Å이었다.
그런데, 산화물층(108,110)의 두께는 후의 이온 도핑공정(도핑재료의 이온도피공정)에서 오프셋 게이트영역을 형성하는 두께로 되기 때문에, 오프셋 게이트영역의 길이는 양극산화 공정에서 결정될 수 있다.
다음에, 이온 도핑법에 의해, 게이트 전극(107) 및 그 주위의 산화물층(108)과 게이트 전극(109) 및 그주위의 산화물층(110)을 마스크로 하여 불순물(인 및 붕소)을 규소영역에 주입하였다. 도핑가스로서, 포스핀(PH3)과 디보란(B2H6)을 사용하고, 포스핀의 경우, 가속전압을 60∼90kV, 예를 들어,80kV로 하고, 디보란의 경우, 40∼80kV,예를 들어, 65kV로 하였다. 도즈량은 인의 경우 1×1015∼8×1015cm-2, 예를 들어,2×1015cm-2,붕소의 경우 5×1015cm-2으로 하였다. 도핑에 있어서, 도핑이 불필요한 영역을 포토레지스트로 덮어 각 원소를 선택적으로 도핑하였다. 그 결과, P형 불순물영역(111,113)과 N형 불순물영역(114,116)이 형성되어, P채널형 TFT(PTFT)영역과 N채널형 TFT(NTFT)영역이 형성될 수 있었다. 또한, 제4c도에 나타낸 바와 같이 N채널형 TFT를 동시에 형성할 수도 있다.
그후, 레이저광 조사에 의해 어닐을 행하여, 이온 주입된 불순물을 활성화 시켰다. 레이저광으로서는, KrF 엑시머 레이저(파장: 248 nm, 펄스폭: 20 nsec)를 사용하였지만, 다른 레이저이어도 좋다. 레이저광 조사조건으로서는, 에너지 밀도를 200∼400mJ/㎠, 예를 들어, 250mJ/㎠로 하여, 1개소당 2∼10 쇼트, 예를 들어, 2쇼트 조사하였다. 레이저광 조사시에 기판을 200∼450℃ 정도로 가열하는 것이 유용하다. 이 레이저 어닐공정에서, 앞서 결정화된 영역에는 니켈이 확산되어 있기 때문에, 레이저광 조사에 의해 재결정화가 쉽게 진행하여, P형을 부여하는 불순물이 도핑된 불순물영역(111,113)과 N형을 부여하는 불순물이 도핑된 불순물영역(114,116)이 쉽게 활성화될 수 있었다.
이어서, 주변회로부분(20)에서는, 제2d도에 나타낸 바와 같이, 층간절연물로서 두께 6000Å의 산화규소막(118)을 플라즈마 CVD법에 의해 형성하고, 그 층간 절연물에 콘택트 홀을 형성한 후에, 금속재료, 예를 들어, 질화티탄과 알루미늄의 다층막으로 TFT의 전극·배선(117,119,120)을 형성하였다. 화소부분(10)에서는, 제4d도에 나타난 바와 같이, 산화규소에 의해 층간절연물(211)을 형성하고, 콘택트홀을 형성한 후에, 금속배선(213,214)과, 화소전극이 되는 ITO전극(212)을 형성하였다. 마지막으로, 1기압의 수소분위기에서 350℃로 30분간 어닐을 행하여 TFT 회로 또는 TFT를 완성하였다.
상기한 바와 같이 제작된 회로는 PTFT와 NTFT를 상보형으로 설치한 CMOS 구조이지만, 상기한 공정에서 2개의 TFT를 동시에 제작한 후, 이들을 중앙에서 절단하여, 독립된 TFT 2개를 동시에 제작하는 것도 가능하다.
여기서, 니켈이 선택적으로 도입된 영역과 TFT와의 위치관계를 나타내기 위해, 제2d도를 위로부터 본 개요를 제3도에 나타내었다. 제3도에서, 영역(100)에 니켈미량첨가가 선택적으로 행해지고, 열어닐에 의해, 니켈이 첨가된 곳으로부터 횡방향으로(지면(紙面)의 좌우방향)으로 결정이 성장하였다. 그리고, 결정이 성장한 방향으로, 소스/드레인 영역(111,113)과 채널형성영역(112)이 PTFT 로서 형성되고, 마찬가지로, 소스/드레인 영역(114,116)과 채널형성영역(115)이 NTFT로서 형성된다.
상기와 같은 구조에서, 캐리어가 흐르는 방향과 결정성장 방향이 일치하기 때문에, 캐리어가 이동할 때 결정입계를 가로지르지 않아, TFT의 동작이 향상될 수 있다. 예를 들어, 제2a도∼제2d도에 나타낸 공정으로 제작된 PTFT의 이동도는 120∼150㎠/Vs로서, 종래의 PTFT의 이동도인 50∼60㎠/Vs보다 향상된 것이 확인 되었다. 또한, NTFT에서도, 150∼180㎠/VS의 이동도가 얻어지고, 이것은 종래의 NTFT의 이동도인 80∼100㎠/Vs와 비교하여 높은 값이다.
한편, 여기서 말한 종래의 TFT는, 유리기판상에 형성된 비정질 규소막을 600℃, 24시간의 열어닐에 의해 결정화시켜 얻어진 결정성 규소막을 사용한 TFT이다.
또한, 제2c도 및 제2d도에서 게이트 전극 아래에는 게이트 절연막과 채널형성영역이 제공되어 있다. 제3도로부터 알 수 있는 바와 같이, 니켈미량첨가 영역을 더욱 길게 하는 (제3도에서 상하로 연장시키는) 것에 의해, 다수의 TFT를 동시에 형성할 수 있다.
본 실시예에 있어서는, 니켈을 도입하는 방법으로서, 비정질 규소막(104) 아래의 하지막(102)의 표면에 박막(매우 얇기 때문에, 막으로서 관찰하는 것이 어렵다)으로서 니켈을 선택적으로 형성하고, 이부분으로부터 결정성장시키는 방법을 채용하였지만, 비정질 규소막(104)을 형성한 후에 니켈미량첨가를 선택적으로 행하는 것도 가능하다. 즉, 비정질 규소막의 상면측으로부터 결정성장시켜도 좋고, 하면측으로부터 결정성장시켜도 좋다. 또한, 미리 비정질 규소막을 형성하고, 이온 도핑법을 사용하여 비정질 규소막(104)에 니켈 이온을 선택적으로 주입하는 방법을 채용해도 좋다. 이경우는, 니켈원소의 농도를 제어할 수 있다고 하는 특징을 가진다.
또한, 캐리어 흐름방향과 결정성장 방향을 평행하게 하는 것이 항상 필요하지는 않다. 캐리어가 흐르는 방향과 결정성장 방향 사이의 각도를 임의의 각도로 설정함으로써, TFT의 특성을 제어할 수 있다.
[실시예 2]
본 실시예를 제5a도∼제5e도와 제6a도 및 제6b도에 나타내었다. 먼저, 유리기판(501)상에 두께 1000∼5000 Å, 예를 들어, 2000 Å의 산화규소막(502)을 형성한 후, 플라즈마 CVD법에 의해 두께 300∼1500Å, 예를 들어, 500 Å의 비정질 규소막(503)을 형성하였다. 그후, 두께 500∼1500 Å, 예를 들어 500 Å의 산화규소막(504)을 형성하였다. 이들 막을 연속적으로 형성하는 것이 바람직하다. 그후, 산화규소막(504)을 선택적으로 에칭하여, 니켈을 도입하기 위해 창 영역(506)을 형성하였다. 그 창 영역(506)은 주변구동회로용의 TFT를 제작하기 위한 영역에 형성되고, 화소부분에는 형성되지 않는다.
그 다음, 스핀 코팅법에 의해 니켈염 막(505)을 형성하였다. 스핀 코팅법을 설명하면, 먼저, 니켈염 막(505)의 경우, 니켈 초산염이나 니켈 질산염을 물 또는 에탄올에 의해 희석하여, 그의 농도를 25∼200 ppm, 예를들어, 100 ppm으로 한다.
한편, 상기한 바와 같은 니켈용액과 비정질 규소막과의 계면 친화력을 향상 시키기 위해, 기판을 과산화수소 용액 또는 과산화수소와 암모니아의 혼합 용액에 침지하여, 비정질 규소막을 노출시킨 창 영역(506)에 매우 얇은 산화규소막을 형성한다.
이렇게 처리된 기판을 스피너에 설치하고, 느리게 회전시킨 다음, 그 기판상에 니켈 용액을 1∼10 ml, 예를 들어, 2ml 떨어뜨려, 기판의 전체 표면에서 그 용액을 확포시킨다. 이 상태를 1∼10분, 예를 들어, 5분간 유지한 후, 회전속도를 증가시켜, 스핀 건조를 행한다. 이 작동을 여러 번 반복할 수도 있다. 그리하여, 얇은 니켈염 막(505)이 형성된다.(제5a도)
여기서, 520∼580℃의 범위에서 4∼12시간, 예를 들어, 550℃에서 8시간 가열로(爐)에서 가열처리를 행한다. 분위기는 질소이다. 그 결과, 니켈이 창영역(506)바로 아래의 영역으로 확산되고, 그 영역으로부터 결정화가 시작된다. 그후, 화살표 508로 나타낸 바와 같이, 결정화된 영역이 주위의 지역으로 확장한다. 한편, 창영역(506)으로부터 떨어진 영역(509)은 결정화되지 않고, 비정질 규소인 채로 남아 있는다.(제5b도)
그후, 공기 또는 산소 분위기에서 KrF 엑시머 레이저광(파장: 248 nm) 또는 XeCl 엑시머 레이저광(파장: 308 nm)을 1∼20쇼트, 예를 들어, 5쇼트 조사하는 것에 의해 결정성이 더욱 개선된다. 레이저광의 에너지 밀도는 200∼350 mJ/㎠이고, 기판 온도는 200∼400℃이었다. 한편 화소부분은 레이저광에 의해 조사되지 않도록 금속 마스크(510)로 덮인다. 또는 레이저광이 화소부분에는 입사하지 않도록 레이저광의 빔 형상을 선 형상 등으로 재성형할 수도 있다.(제5c도)
레이저광 조사후에, 규소막(503)을 에칭하여 주변회로부분의 TFT 영역과 화소부분의 TFT영역을 형성한다. 전자는 결정성 규소막으로 구성되고, 후자는 비정질 규소막으로 구성된다. 이어서, 전체 표면에 게이트 절연막으로서 두께 1000∼1500Å, 예를 들어, 1200Å의 산화규소막(511)을 형성하고, 실시예 1의 경우와 마찬가지로 알루미늄과 그의 양극산화막에 의해 전극(512, 513,514)을 형성한다. 게이트 전극(512)은 주변회로의 PTFT용으로 사용되고, 게이트 전극(53)은 주변회로의 NTFT용으로 사용되며, 게이트 전극(514)은 화소부분의 TFT용으로 사용된다.
그 다음, 이들 게이트 전극을 마스크로 하여, 실시예 1과 마찬가지로 이온 도핑법에 의해 규소막에 N형 및 P형 불순물을 주입하였다. 그 결과, 주변회로의 PTFT의 소스(515), 채널(516), 드레인(517)과, 주변회로의 NTFT의 소스(520), 채널(519), 드레인(518)과, 화소부분의 NTFT의 소스(521), 채널(522), 드레인(523)이 형성되었다. 그후, 실시예 1과 마찬가지로 전체 표면에 레이저광을 조사하여, 도핑된 불순물을 활성화시켰다.(제5d도)
그리고, 층간절연물로서 두께 3000∼8000Å, 예를 들어, 5000Å의 산화규소막(524)을 형성한 다음, 두께 500∼1000Å, 예를 들어, 800Å의 ITO막을 스퍼터링법에 의해 형성하고, 이것을 패터닝-에칭하여 화소전극(525)을 형성하였다. 그 다음, TFT의 소스/드레인에 콘택트 홀을 형성하고, 질화티탄(두께: 100Å)과 알루미늄(두께: 5000Å)의 2층막을 퇴적한 다음, 이것을 패터닝-에칭하여 전극·배선(526∼530)을 형성하였다. 그리하여, 주변회로가 결정성 규소에 의해 형성되고, 화소부분이 비정질 규소에 의해 형성될 수 있다.(제5e도)
본 실시예에 따르면, 제5c도에 나타낸 바와 같이 레이저를 조사하여, 침상으로 성장한 규소 결정내에 잔존한 비정질 성분을 결정화시킨다. 또한, 침상 결정이 결정화되어, 그 침상 결정을 핵으로 하여 비대하게 된다. 그 결과, 전류가 흐르는 영역이 확장되어, 큰 드레인 전류가 흐를 수 있게 한다.
이렇게 하여 결정화된 규소막은 얇아진다. 그 다음, 이것을 투과형 전자현미경(TEM)으로 관찰하였다. 제6a도는 횡방향 성장에 의해 결정화된 규소막 영역의 말단부 부근의 사진으로, 침상 결정이 관측될 수 있다. 제6a도에서 보여지는 바와 같이, 결정화되지 않은 많은 비정질 영역이 결정중에 존재한다.
본 실시예의 조건하에 레이저를 조사한 때, 제6b도예 나타낸 바와 같은 사진이 얻어진다. 제6a도의 지역의 대부분을 차지했던 비정질 영역이 이 공정에 의해 결정화되지만, 결정화된 영역이 불규칙(랜덤)하게 생성되기 때문에, 전기적 특성은 그리 좋지 않았다. 중앙 부근에서 관측되는 침상 결정중 비정질인 것으로 여겨지는 영역의 결정상태가 주목된다. 비대한 결정 영역이 침상 결정으로부터 성장하는 방식으로 이 영역에 형성된다.(제6b도)
제6a도 및 제6b도의 사진은 결정성장 상태를 쉽게 이해하도록 결정의 말단부 영역에 비교적 많은 비정질 영역이 존재하는 것을 나타내지만, 결정의 핵과 결정성장의 중앙 부근에서도 같다. 그리하여, 비정질 부분이 감소되고, 침상 결정이 비대해지며, 레이저 조사에 의해 TFT의 특성이 더욱 개선될 수 있다.
상기한 바와 같이, 액티브 매트릭스형 액정표시장치에 있어서, 주변회로부분의 TFT를 캐리어 흐름방향에 평행한 방향으로 결정성장시킨 결정성 규소막으로 구성하고, 화소부분의 TFT를 비정질 규소막으로 구성하는 것에 의해, 주변회로부분에서는 고속동작이 행해지는 구성으로 할 수 있고, 화소부분에서는 전하보유에 필요한 오프 전류값이 작은 스위칭 소자를 설치한 구성으로 할 수 있다.

Claims (53)

  1. 기판과, 그 기판상에 형성되고 채널영역을 각각 가진 다수의 박막트랜지스터들을 포함하는 반도체장치에 있어서, 제1그룹의 상기 다수의 박막트랜지스터들 각각의 채널영역이, 상기 기판의 표면에 평행한 결정성장 방향을 가지는 결정들을 포함하는 결정성 규소막으로 이루어지고, 제2그룹의 상기 다수의 박막트랜지스터들 각각의 채널영역이 비정질 규소막으로 이루어진 것을 특징으로 하는 반도체장치.
  2. 기판과, 그 기판상에 형성된 다수의 박막트랜지스터들을 포함하는 반도체장치에 있어서, 제1그룹의 상기 다수의 박막트랜지스터들이 액티브 매트릭스형 액정표시장치의 주변회로부분으로서 제공되고, 제2그룹의 상기 다수의 박막트랜지스터들이 액티브 매트릭스형 액정표시장치의 화소부분으로서 제공되며, 상기 주변회로부분으로서 제공된 박막트랜지스터들이 상기 기판의 표면에 평행한 결정성장 방향을 가지는 결정들을 포함하는 결정성 규소막을 가지고 있고, 상기 화소부분으로서 제공된 박막트랜지스터들이 비정질 규소막을 가지는 것을 특징으로 하는 반도체장치.
  3. 기판상에, 제1영역과 제2영역을 가지는 반도체막을 형성하는 공정과, 상기 반도체막의 제1영역만의 선택된 영역에 밀착하여 촉매함유물질을 배치하는 공정, 및 상기 제2영역에서는 반도체막이 결정화되지 않고 상기 제1영역에서만 반도체막의 결정화가 일어나도록 상기 반도체막을 가열하는 공정을 포함하고; 여기서, 상기 결정화가, 상기 반도체막을 통한 상기 촉매의 확산으로 상기 선택된 영역으로부터 상기 기판의 표면에 평행한 방향으로 진행하여, 상기 기판의 표면에 평행하게 연장한 상기 제1영역의 상기 반도체막내에 결정들을 형성하고, 상기 제1영영내 상기 촉매의 농도가 1×1019원자/cm3이하인 것을 특징으로 하는 반도체장치 제작방법.
  4. 액티브 매트릭스형 전기광학표시장치에 사용되는 반도체장치를 제작하는 방법으로서, 기판상에, 제1영역과 제2영역을 가지는 결정화될 반도체막을 형성하는 공정과, 상기 제1영역의 반도체막의 선택된 영역에망 밀착하여 촉매함유물질을 배치하는 공정, 상기 제2영역에서는 반도체막이 결정화되지 않고 상기 제1영역서만 반도체막의 결정화가 일어나고, 그 결정화가 상기 반도체막을 통한 상기 촉매의 확산으로 상기 선택된 영역으로부터 상기 기판의 표면에 평행한 방향으로 진행하여, 상기 기판의 표면에 평행하게 연장한 상기 제1영역의 상기 반도체막내에 결정들을 형성하도록 상기 반도체막을 가열하는 공정, 및 반도체막의 상기 결정들을 사용하여 제1박막트랜지스터를 형성하고, 반도체막의 상기 제2영역을 사용하여 제2박막트랜지스터를 형성하는 공정을 포함하고; 여기서, 상기 제1영역내 상기 촉매의 농도가 1×1019원자/cm3이하이고, 상기 제1박막트랜지스터의 상기 반도체막내의 상기 촉매가 상기 제1박막트랜지스터내 캐리어 흐름방향을 따라 연장하는 것을 특징으로 하는 반도체장치 제작방법.
  5. 제3항에 있어서, 상기 촉매함유물질이 Ni, Fe, Co, Pd 및 Pt중 하나를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  6. 제4항에 있어서, 상기 촉매함유물질이 Ni, Fe, Co, Pd 및 Pt중 하나를 포함하는 금속원소가 니켈인 것을 특징으로 하는 반도체장치 제작방법.
  7. 제3항에 있어서, 상기 가열을 위한 온도의 범위가 450℃∼550℃인 것을 특징으로 하는 반도체장치 제작방법.
  8. 제4항에 있어서, 상기 가열을 위한 온도의 범위가 450℃∼550℃인 것을 특징으로 하는 반도체장치 제작방법.
  9. 제3항에 있어서, 상기 반도체막의 적어도 상기 제1영역에 레이저광 또는 레이저광과 동등한 강광을 조사하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  10. 제4항에 있어서, 상기 반도체막의 적어도 상기 제1영역에 레이저광 또는 레이저광과 동등한 강광을 조사하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  11. 제3항에 있어서, 상기 촉매함유물질이 스핀 코팅에 의해 배치되는 것을 특징으로 하는 반도체장치 제작방법.
  12. 제4항에 있어서, 상기 촉매함유물질이 스핀 코팅에 의해 배치되는 것을 특징으로 하는 반도체장치 제작방법.
  13. 다수의 화소전극과 각각 연관된 다수의 박막트랜지스터들을 가진 화소부분과, 그 화소부분의 박막트랜지스터들을 구동하는 다수의 박막트랜지스터들을 포함하는 구동회로수단을 포함하는 액티브 매트릭스형 액정표시장치로서, 상기 구동회로수단의 박막트랜지스터들 각각이 기판을 가지며, 그 기판의 표면에 평행한 결정성장 방향을 가지는 결정들을 포함하는 결정성 규소막을 가지고 있고, 상기 화소부분의 박막트랜지스터들 각각이 비정질 규소막을 가지는 것을 특징으로 하는 액티브 매트릭스형 액정표시장치.
  14. 제1항에 있어서, 상기 기판상에 형성된 박막트랜지스터들 각각이 소스영역, 채널영역 및 드레인영역을 포함하고, 상기 결정성 규소막이 상기 다수의 박막트랜지스터들중 상기 제2그룹의 박막트랜지스터들의 소스영역이나 드레인영역 또는 그 영역들 모두를 통과하여 연장하는 것을 특징으로 하는 반도체장치.
  15. 제2항에 있어서, 상기 기판상에 형성된 박막트랜지스터들 각각이 소스영역, 채널영역 및 드레인영역을 포함하고, 상기 결정성 규소막이 상기 다수의 박막트랜지스터들중 상기 제1그룹의 박막트랜지스터들 각각의 적어도 채널영역을 통과하여 연장하는 것을 특징으로 하는 반도체장치.
  16. 기판과, 그 기판상에 형성된 다수의 박막트랜지스터들을 포함하는 반도체장치에 있어서, 상기 박막트랜지스터들중 적어도 하나가 상기 기판에 평행한 결정성장 방향을 가지는 결정들을 포함하는 결정성 규소막을 가지고 있고, 상기 박막트랜지스터들중 적어도 다른 하나가 비정질 규소막을 포함하며, 상기 결정성 규소막이 금속원소를 포함하는 것을 특징으로 하는 반도체장치.
  17. 기판과, 그 기판상에 형성된 다수의 박막트랜지스터들을 포함하는 반도체장치에 있어서, 상기 박막트랜지스터들중 적어도 하나가 상기 기판에 평행한 결정성장 방향을 가지는 결정들을 포함하는 결정성 규소막을 가지고 있고, 상기 박막트랜지스터들중 적어도 다른 하나가 비정질 규소막을 가지며, 상기 결정성 규소막과 상기 비정질 규소막 각각이 금속원소를 포함하고, 상기 결정성 규소막에 포함된 금속원소의 농도가 상기 비정질 규소막에 포함된 금속원소의 농도보다 높은 것을 특징으로 하는 반도체장치.
  18. 기판과, 그 기판상에 형성된 다수의 박막트랜지스터들을 포함하는 반도체장치에 있어서, 상기 박막트랜지스터들중 적어도 하나가 상기 기판에 평행한 결정성장 방향을 가지는 결정들을 포함하는 결정성 규소막을 가지고 있고, 상기 박막트랜지스터들중 적어도 다른 하나가 비정질 규소막을 가지며, 상기 결정성 규소막이 1×1015∼5×1019원자/cm3의 농도로 금속원소를 포함하는 것을 특징으로 하는 반도체장치.
  19. 기판과, 그 기판상에 형성된 다수의 박막트랜지스터들을 포함하는 반도체장치에 있어서, 상기 박막트랜지스터들중 적어도 하나가 상기 기판에 평행한 결정성장 방향을 가지는 결정들을 포함하는 결정성 규소막을 가지고 있고, 상기 박막트랜지스터들중 적어도 다른 하나가 비정질 규소막을 가지며, 상기 결정성 규소막과 상기 비정질 규소막 각각이 금속원소를 포함하고, 상기 결정성 규소막에 포함된 금속원소의 농도가 상기 비정질 규소막에 포함된 금속원소의 농도보다 높고, 상기 결정성 규소막에 포함된 금속원소의 농도가 1×1015∼5×1019원자/cm3인 것을 특징으로 하는 반도체장치.
  20. 제16항에 있어서, 상기 금속원소가 Ni, Fe, Co, Pd 및 Pt중 하나를 포함하는 것을 특징으로 하는 반도체장치.
  21. 제17항에 있어서, 상기 금속원소가 Ni, Fe, Co, Pd 및 Pt중 하나를 포함하는 것을 특징으로 하는 반도체장치.
  22. 제18항에 있어서, 상기 금속원소가 Ni, Fe, Co, Pd 및 Pt중 하나를 포함하는 것을 특징으로 하는 반도체장치.
  23. 제19항에 있어서, 상기 금속원소가 Ni, Fe, Co, Pd 및 Pt중 하나를 포함하는 것을 특징으로 하는 반도체장치.
  24. 593℃ 이하의 유리 변형점을 가지는 기판과, 그 기판상에 형성된 다수의 박막트랜지스터들을 포함하는 반도체장치에 있어서, 상기 박막트랜지스터들중 적어도 하나가 상기 기판의 표면에 평행한 결정성장 방향을 가지는 결정들을 포함하는 결정성 규소막을 가지며, 상기 박막트랜지스터들중 적어도 다른 하나가 비정질 규소막을 가지는 것을 특징으로 하는 반도체장치.
  25. 제13항에 있어서, 상기 구동회로수단의 박막트랜지스터들 각각이 소스영역, 채널영역 및 드레인영역을 포함하고, 상기 결정성 규소막이 적어도 상기 채널영역을 통과하여 연장하는 것을 특징으로 하는 액티브 매트릭스형 액정표시장치.
  26. 기판과, 그 기판상에 형성된 다수의 박막트랜지스터들을 포함하는 반도체장치에 있어서, 상기 박막트랜지스터들중 적어도 하나가 캐리러 이동방향과 일치하는 결정성장 방향을 가지는 결정들을 포함하는 결정성 규소막을 가지며, 상기 박막트랜지스터들중 적어도 다른 하나가 비정질 규소막을 가지는 것을 특징으로 하는 반도체장치.
  27. 주변구동회로부분과 화소부분을 가지는 액티브 매트릭스형 액정표시장치를 위한 반도체장치로서, 기판과, 그 기판상에 형성된 다수의 박막트랜지스터들을 포함하는 반도체장치에 있어서, 상기 박막트랜지스터들중 적어도 하나가 상기 주변회로부분에 제공되고, 상기 박막트랜지스터들중 적어도 다른 하나가 화소부분에 제공되며, 상기 주변구동회로부분에 제공된 박막트랜지스터가 캐리어 이동방향과 일치하는 결정성장방향을 가지는 결정들을 포함하는 결정성 규소막을 가지고 있고, 상기 화소부분에 제공된 박막트랜지스터가 비정질 규소막을 가지는 것을 특징으로 하는 것을 특징으로 하는 반도체장치.
  28. 기판과, 그 기판상에 형성되고 채널영역을 각각 가진 다수의 박막트랜지스터들을 포함하는 반도체장치에 있어서, 상기 박막트랜지스터들중 적어도 하나가, 제1결정성을 가지고 있고, 상기 기판에 평행한 결정성장 방향을 가지는 결정들로 이루어진 반도체막을 가지며, 상기 박막트랜지스터들중 적어도 다른 하나가 상기 제1결정성보다 낮은 제2결정성을 가진 반도체막을 가지고 있고, 제1결정성을 가지는 상기 반도체막과 제2결정성을 가지는 상기 반도체막 각각이 채널영역을 이루는 것을 특징으로 하는 반도체장치.
  29. 기판과, 그 기판상에 형성된 다수의 박막트랜지스터들을 포함하는 반도체장치에 있어서, 상기 박막트랜지스터들중 적어도 하나가 상기 기판에 평행한 결정성장 방향을 가지는 결정들을 포함하는 결정성 규소막을 가지고 있고, 상기 박막트랜지스터들중 적어도 다른 하나가 비정질 규소막을 가지며, 상기 결정성 규소막과 상기 비정질 규소막 각각이 수소를 포함하는 것을 특징으로 하는 반도체장치.
  30. 기판과, 그 기판상에 형성된 다수의 박막트랜지스터들을 포함하는 반도체장치에 있어서, 상기 박막트랜지스터들중 적어도 하나가 상기 기판에 평행한 결정성장 방향을 가지는 결정들을 포함하는 결정성 규소막을 가지고 있고, 상기 박막트랜지스터들중 적어도 다른 하나가 비정질 규소막을 가지며, 상기 결정성 규소막이 니켈을 포함하는 것을 특징으로 하는 반도체장치.
  31. 기판과, 그 기판상에 형성된 다수의 박막트랜지스터들을 포함하는 반도체장치에 있어서, 상기 박막트랜지스터들중 적어도 하나가 상기 기판에 평행한 결정성장 방향을 가지는 결정들을 포함하는 결정성 규소막을 가지고 있고, 상기 박막트랜지스터들중 적어도 다른 하나가 비정질 규소막을 가지며, 상기 결정성 규소막과 상기 비정질 규소막 각각이 니켈을 포함하고, 상기 결정성 규소막에 포함된 니켈의 농도가 상기 비정질 규소막에 포함된 니켈의 농도보다 높은 것을 특징으로 하는 반도체장치.
  32. 기판상에, 제1영역과 제2영역을 가지는 결정화될 반도체막을 형성하는 공정과, 상기 반도체막의 제1영역의 선택된 영역에만 밀착하여 촉매함유물질을 배치하는 공정, 및 상기 제2영역에서는 반도체막이 결정화되지 않고 상기 제1영역에서만 반도체막의 결정화가 일어나도록 상기 반도체막을 가열하는 공정을 포함하고; 여기서, 상기 결정화가, 상기 반도체막을 통한 상기 촉매의 확산으로 상기 선택된 영역으로부터 상기 기판의 표면에 평행한 방향으로 진행하여, 상기 기판의 표면에 평행하게 연장한 상기 제1영역의 상기 반도체막내에 결정들을 형성하고, 상기 제1영역내 상기 촉매의 농도가 1×1019원자/cm3이하이고, 상기 제2영역내의 상기 촉매의 농도가 상기 제1영역내의 것보다 낮은 것을 특징으로 하는 반도체장치 제작방법.
  33. 593℃ 이하의 유리 변형점을 가지는 유리기판상에, 제1영역과 제2영역을 가지는 결정화될 반도체막을 형성하는 공정과, 상기 반도체막의 제1영역의 선택된 영역에만 밀착하여 촉매함유물질을 배치하는 공정, 및 상기 제2영역에서는 반도체막이 결정화되지 않고, 상기 제1영역에서만 반도체막의 결정화가 일어나도록 상기 반도체막을 가열하는 공정을 포함하고; 여기서, 상기 결정화가, 상기 반도체막을 통한 상기 촉매의 확산으로 상기 선택된 영역으로부터 상기 기판의 표면에 평행한 방향으로 진행하여, 상기 기판의 표면에 평행하게 연장한 상기 제1영역의 상기 반도체막내에 결정들을 형성하고, 상기 제1영역내 상기 촉매의 농도가 1×1019원자/cm3이하인 것을 특징으로 하는 반도체장치 제작방법.
  34. 제32항에 있어서, 상기 촉매함유물질이 Ni, Fe, Co, Pd 및 Pt중 하나를 포함하는 것을 특징으로 하는 반도체장치.
  35. 제33항에 있어서, 상기 촉매함유물질이 Ni, Fe, Co, Pd 및 Pt중 하나를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  36. 구동회로부분과 표시부분을 가진 액티브 매트릭스형 전기광학표시장치를 위한 반도체장치를 제작하는 방법으로서, 상기 구동회로부분상에 제1영역을 가지고 상기 표시부분상에 제2영역을 가지는 결정화될 반도체막을 기판상에 형성하는 공정과, 상기 반도체막의 제1영역의 선택된 영역에만 밀착하여 촉매함유물질을 배치하는 공정, 상기 제2영역에서는 반도체막이 결정화되지 않고 상기 제1영역에서만 반도체막의 결정화가 일어나고, 그 결정화가 상기 반도체막을 통한 상기 촉매의 확산으로 상기 선택된 영역으로부터 상기 기판의 표면에 평행한 방향으로 진행하여, 상기 기판의 표면에 평행하게 연장한 상기 제1영역의 상기 반도체막내에 결정들을 형성하도록 상기 반도체막을 가열하는 공정, 및 상기 반도체막의 상기 결정을 사용하여 제1박막트랜지스터를 형성하고, 상기 반도체막의 제2영역을 사용하여 제2박막트랜지스터를 형성하는 공정을 포함하고; 여기서, 상기 제1영역내 상기 촉매의 농도가 1×1019원자/cm3이하인 것을 특징으로 하는 반도체장치 제작방법.
  37. 구동회로부분과 표시부분을 가진 액티브 매트릭스형 전기광학표시장치를 위한 반도체장치를 제작하는 방법으로서, 상기 구동회로부분상에 제1영역을 가지고 상기 표시부분에 제2영역을 가지는 결정화될 반도체막을 기판상에 형성하는 공정과, 상기 반도체막의 제1영역의 선택된 영역에만 밀착하여 촉매함유물질을 배치하는 공정, 상기 제2영역에서는 반도체막이 결정화되지 않고 상기 제1영역에서만 반도체막의 결정화가 일어나고, 그 결정화가 상기 반도체막을 통한 상기 촉매의 확산으로 상기 선택된 영역으로부터 상기 기판의 표면에 평행한 방향으로 진행하여, 상기 기판의 표면에 평행하게 연장한 상기 제1영역의 상기 반도체막내에 결정들을 형성하도록 상기 반도체막을 가열하는 공정, 및 상기 반도체막의 상기 결정을 사용하여 제1박막트랜지스터를 형성하고, 상기 반도체막의 제2영역을 사용하여 제2박막트랜지스터를 형성하는 공정을 포함하고; 여기서, 상기 제1영역내 상기 촉매의 농도가 1×1019원자/cm3이하이고, 상기 제1박막트랜지스터의 상기 반도체막내의 상기 촉매들이 상기 제1박막트랜지스터내 캐리어 흐름방향을 따라 연장하는 것을 특징으로 하는 반도체장치 제작방법.
  38. 기판상에, 제1영역과 제2영역을 가지는 결정화될 반도체막을 형성하는 공정과, 상기 반도체막의 제1영역의 선택된 영역에만 밀착하여 촉매함유물질을 배치하는 공정, 및 상기 제2영역에서는 반도체막이 결정화되지 않고 상기 제1영역에서만 반도체막의 결정화가 일어나도록 상기 반도체막을 가열하는 공정을 포함하고; 여기서, 상기 결정화가, 상기 반도체막을 통한 상기 촉매의 확산으로 상기 선택된 영역으로부터 상기 기판의 표면에 평행한 방향으로 진행하여, 상기 기판의 표면에 평행하게 연장한 상기 제1영역의 상기 반도체막내에 결정들을 형성하고, 상기 제1영역내 상기 촉매의 농도가 1×1019원자/cm3이하이고, 상기 제1영역과 상기 제2영역 각각이 수소를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  39. 기판상에, 제1영역과 제2영역을 가지는 결정화될 반도체막을 형성하는 공정과, 상기 반도체막의 제1영역의 선택된 영역에만 밀착하여 니켈을 배치하는 공정, 및 상기 제2영역에서는 반도체막이 결정화되지 않고 상기 제1영역에서만 상기 반도체막의 결정화가 일어나도록 상기 반도체막을 가열하는 공정을 포함하고; 여기서, 상기 결정화가, 상기 반도체막을 통한 상기 촉매의 확산으로 상기 선택된 영역으로부터 상기 기판의 표면에 평행한 방향으로 진행하여, 상기 기판의 표면에 평행하게 연장한 상기 제1영역의 상기 반도체막내에 결정들을 형성하고, 상기 제1영역내 상기 니켈의 농도가 1×1019원자/cm3이하인 것을 특징으로 하는 반도체장치 제작방법.
  40. 기판상에, 제1영역과 제2영역을 가지는 결정화될 반도체막을 형성하는 공정과, 상기 반도체막의 제1영역의 선택된 영역에만 밀착하여 니켈을 배치하는 공정, 및 상기 제2영역에서는 반도체막이 결정화되지 않고 상기 제1영역에서만 상기 반도체막의 결정화가 일어나도록 상기 반도체막을 가열하는 공정을 포함하고; 여기서, 상기 결정화가, 상기 반도체막을 통한 상기 촉매의 확산으로 상기 선택된 영역으로부터 상기 기판의 표면에 평행한 방향으로 진행하여, 상기 기판의 표면에 평행하게 연장한 상기 제1영역의 상기 반도체막내에 결정들을 형성하고, 상기 제1영역내 니켈의 농도가 1×1019원자/cm3이하이고 상기 제2영역내 니켈의 농도보다 높은 것을 특징으로 하는 반도체장치 제작방법.
  41. 제37항에 있어서, 상기 촉매함유물질이 Ni, Fe, Co, Pd 및 Pt중 하나를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  42. 제38항에 있어서, 상기 촉매함유물질이 Ni, Fe, Co, Pd 및 Pt중 하나를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  43. 제3항에 있어서, 상기 촉매함유물질의 상기 농도가 2차이온질량분석법에 의해 측정된 값인 것을 특징으로 하는 반도체장치 제작방법.
  44. 제3항에 있어서, 상기 기판상에 형성된 상기 반도체막이 비정질 상태인 것을 특징으로 하는 반도체장치 제작방법.
  45. 제4항에 있어서, 결정화될 상기 반도체막이 비정질 상태인 것을 특징으로 하는 반도체장치 제작방법.
  46. 제32항에 있어서, 결정화될 상기 반도체막이 비정질 상태인 것을 특징으로 하는 반도체장치 제작방법.
  47. 제33항에 있어서, 결정화될 상기 반도체막이 비정질 상태인 것을 특징으로 하는 반도체장치 제작방법.
  48. 제36항에 있어서, 결정화될 상기 반도체막이 비정질 상태인 것을 특징으로 하는 반도체장치 제작방법.
  49. 제36항에 있어서, 상기 촉매함유물질이 Ni, Fe, Co, Pd 및 Pt중 하나를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  50. 제37항에 있어서, 결정화될 상기 반도체막이 비정질 상태인 것을 특징으로 하는 반도체장치 제작방법.
  51. 제38항에 있어서, 결정화될 상기 반도체막이 비정질 상태인 것을 특징으로 하는 반도체장치 제작방법.
  52. 제39항에 있어서, 결정화될 상기 반도체막이 비정질 상태인 것을 특징으로 하는 반도체장치 제작방법.
  53. 제40항에 있어서, 결정화될 상기 반도체막이 비정질 상태인 것을 특징으로 하는 반도체장치 제작방법.
KR1019940011756A 1993-05-26 1994-05-26 반도체 장치 및 그 제작방법 KR0180573B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-147001 1993-05-26
JP14700193 1993-05-26

Publications (2)

Publication Number Publication Date
KR940027187A KR940027187A (ko) 1994-12-10
KR0180573B1 true KR0180573B1 (ko) 1999-03-20

Family

ID=15420338

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940011756A KR0180573B1 (ko) 1993-05-26 1994-05-26 반도체 장치 및 그 제작방법

Country Status (3)

Country Link
KR (1) KR0180573B1 (ko)
CN (4) CN100501980C (ko)
TW (1) TW281786B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW451284B (en) 1996-10-15 2001-08-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TWI282126B (en) * 2001-08-30 2007-06-01 Semiconductor Energy Lab Method for manufacturing semiconductor device
JP3992976B2 (ja) * 2001-12-21 2007-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE10217876A1 (de) * 2002-04-22 2003-11-06 Infineon Technologies Ag Verfahren zur Herstellung dünner metallhaltiger Schichten mit geringem elektrischen Widerstand
JP2005526396A (ja) * 2002-05-22 2005-09-02 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ アクティブマトリクスディスプレイ装置およびその製造
JP2004363241A (ja) * 2003-06-03 2004-12-24 Advanced Lcd Technologies Development Center Co Ltd 結晶化半導体層の形成方法及び形成装置ならびに半導体装置の製造方法
KR100514181B1 (ko) 2003-09-03 2005-09-13 삼성에스디아이 주식회사 시리즈 박막트랜지스터, 그를 이용한 능동 매트릭스유기전계발광소자 및 상기 능동 매트릭스유기전계발광소자의 제조방법
CN101140940A (zh) * 2006-08-18 2008-03-12 株式会社液晶先端技术开发中心 电子装置、显示装置、接口电路和差分放大装置
CN101419986B (zh) * 2008-12-05 2011-05-11 北京时代民芯科技有限公司 一种防边缘漏电的双边缘抗总剂量辐射加固版图结构
TWI543358B (zh) * 2014-01-13 2016-07-21 友達光電股份有限公司 顯示面板的畫素

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55162224A (en) * 1979-06-06 1980-12-17 Toshiba Corp Preparation of semiconductor device
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
EP0178447B1 (en) * 1984-10-09 1993-02-17 Fujitsu Limited A manufacturing method of an integrated circuit based on semiconductor-on-insulator technology
JPS61102628A (ja) * 1984-10-25 1986-05-21 Sony Corp 液晶表示装置
JP2655865B2 (ja) * 1988-03-16 1997-09-24 株式会社日立製作所 液晶表示装置の製造方法
JP2653099B2 (ja) * 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
JPH0227320A (ja) * 1988-07-18 1990-01-30 Hitachi Ltd 薄膜半導体表示装置とその製造方法
JPH0252419A (ja) * 1988-08-16 1990-02-22 Sony Corp 半導体基板の製造方法
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JP3280420B2 (ja) * 1992-07-30 2002-05-13 株式会社紀文フードケミファ 豆乳を含むカルシウム吸収促進組成物

Also Published As

Publication number Publication date
CN100379017C (zh) 2008-04-02
CN1258104A (zh) 2000-06-28
KR940027187A (ko) 1994-12-10
CN100350627C (zh) 2007-11-21
CN1058584C (zh) 2000-11-15
CN100501980C (zh) 2009-06-17
TW281786B (ko) 1996-07-21
CN1101167A (zh) 1995-04-05
CN1258102A (zh) 2000-06-28
CN1881568A (zh) 2006-12-20

Similar Documents

Publication Publication Date Title
KR0183063B1 (ko) 반도체장치 및 그 제조방법
KR100186886B1 (ko) 반도체장치 제작방법
KR100310407B1 (ko) 반도체장치및그제조방법
KR100297878B1 (ko) 반도체장치제작방법
US5604360A (en) Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
US6160279A (en) Method for producing a semiconductor device including doping with a catalyst that is a group IV element
JP3072005B2 (ja) 半導体装置及びその製造方法
KR100228231B1 (ko) 반도체 장치 및 그 제조방법
KR100291970B1 (ko) 반도체디바이스및그제조방법
US6875628B1 (en) Semiconductor device and fabrication method of the same
KR20010039906A (ko) 반도체 장치 및 그의 제조 방법
KR0180573B1 (ko) 반도체 장치 및 그 제작방법
JP3403811B2 (ja) 半導体装置およびその作製方法
JP3403810B2 (ja) 半導体装置およびその作製方法
JP3076490B2 (ja) 半導体装置の製造方法
JPH0799314A (ja) 半導体装置
JP3431851B2 (ja) 半導体装置
JP3958244B2 (ja) 半導体装置及びその作製方法
JP3190518B2 (ja) 半導体装置作製方法
JP3886827B2 (ja) 半導体装置の作製方法
JP3664750B2 (ja) 薄膜トランジスタの作製方法
JP2002043331A (ja) 半導体装置の作製方法
JP2001028340A (ja) 薄膜トランジスタを有する装置
JP2002083821A (ja) 薄膜トランジスタおよびその製造方法並びに液晶表示装置
JP2003209262A (ja) 半導体装置およびその作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111118

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee