CN1292489C - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供通过防止TFT截止动作时增大漏泄电流的现象，从而提供可靠性高的半导体装置及其制造方法。该半导体装置配有薄膜晶体管，该晶体管具有：含有沟道区、源区和漏区的半导体层；设置在半导体层上的栅极绝缘膜；以及控制沟道区的导电性的栅电极，半导体层的表面有微小的凸部，栅电极的侧面的倾斜角大于半导体层的凸部的倾斜角。

Description

半导体装置及其制造方法
技术领域
本发明涉及薄膜晶体管(Thin Film Transistor：TFT)构成的半导体装置及其制造方法和半导体制造装置，特别涉及将非结晶性半导体层结晶化后的结晶性半导体层作为有源区的半导体装置及其制造方法。
背景技术
近年来，面对大型高清晰度的液晶显示装置和有机EL显示装置、高速高清晰度的封闭式图像传感器、三维IC等的发展，尝试在玻璃等绝缘基板上或绝缘膜上形成高性能的半导体元件。特别是在同一基板上设置了像素部和驱动电路的液晶显示装置不仅用于个人计算机(PC)的显示器，而且开始进入普通家庭。例如，液晶显示器作为电视机取代CRT(阴极射线管：Cathode-ray Tube)，而且，用于观看娱乐图像同时可玩游戏的正投影机也进入普通家庭，液晶显示装置的市场规模不断扩大。而且，还在推进在玻璃基板上内置有存储器电路和时序产生电路等逻辑电路的面板系统(system-on-panel)的开发。
为了进行高清晰度的图像显示而增加写入到像素中的信息量，而且如果在短时间内写入该信息，则可动画显示具有用于高清晰显示的庞大信息量的图像。因此，就用于驱动电路的TFT来说，需要高速工作。为了可进行高速工作，需要使用获得高电场效应迁移率的具有良好结晶性的结晶性半导体层来实现TFT。
作为在玻璃基板上获得良好结晶性半导体膜的方法，已知以下方法：对非结晶性半导体膜预先进行成膜，对其照射受激准分子激光器等的激光，通过瞬间熔融固化进行结晶。除此以外，还在开发以下技术：在非结晶性半导体膜中添加具有促进结晶作用的金属元素后，通过实施加热处理，用比以往温度低、时间短的加热处理，获得结晶的取向性一致良好的半导体层。即使在这种技术的情况下，为了进一步提高结晶性，常常使用以下方法：对于由加热处理获得的结晶性半导体膜，也照射激光，通过其部分熔融固化进行再结晶，降低结晶缺陷，获得质量更高的结晶性半导体膜。
但是，在照射这样的激光，将非晶半导体膜或结晶性半导体膜熔融固化，进行结晶或再结晶的方法中，已知在半导体膜的表面上产生表面凹凸。这种表面凹凸通过激光照射一旦熔融半导体膜后，产生晶核，在该晶核依次固化时，由于熔融状态和固体状态的体积膨胀率不同，最后进行固化的结晶粒晶界部山脉状地隆起，在三个以上的结晶边界的三重点以上的点(多重点)形成山状隆起。在本说明书中，将半导体膜表面中的上述山脉状或山状隆起的部分称为‘凸部’或‘隆脊部(ridge)’。隆脊部在顶栅型的薄膜晶体管的情况下，由于存在于与栅极绝缘膜的沟道界面上，所以引起界面特性或电场效应迁移率的下降。而且，电场集中在隆脊部前端部，所以栅极绝缘膜的耐压特性下降，使作为含有热载流子抗性的元件的可靠性整体下降。
因此，提出减少半导体膜的表面凹凸、隆脊部的各种方法。在专利文献1中，在半导体膜为岛状，在其端部具有倾斜后，通过进行激光照射，来防止半导体膜表面形成凸部。在专利文献2中，在用干法蚀刻除去非晶硅膜表面的自然氧化膜后，在连续真空处理中进行激光照射。在专利文献3中，通过将由激光照射产生了凸部的硅膜表面氧化，利用隆脊部中氧化速率大，减少表面凹凸。在专利文献4中采用表面研磨，而在专利文献5中通过蚀刻半导体膜表面，来降低激光照射产生的表面凹凸。
专利文献1：(日本)特开平8-213637号公报
专利文献2：(日本)特开平10-92745号公报
专利文献3：(日本)特开平10-106951号公报
专利文献4：(日本)特开平10-200120号公报
专利文献5：(日本)特开平11-186552号公报
专利文献1～5都提供了用于降低半导体膜表面的隆脊部的手段。作为隆脊部产生的主要原因，如上所述，存在随着半导体膜的熔融固化其体积膨胀率有所不同的关系，即使物理性地考虑，也难以利用处理条件的变更等改善。其结果，考虑上述专利文献中公开的各种方法。
但是，专利文献1～5公开的方法都使工序增加，制造装置复杂，不可避免因工序增加导致的成本高和良品率下降。此外，这些专利文献的目的在于，对于顶栅型的薄膜晶体管，防止因半导体膜表面存在隆脊部而造成的沟道界面特性和电场效应迁移率的下降、栅极绝缘膜的耐压特性的下降、可靠性的下降。
本发明人在用薄膜晶体管大量验证隆脊部造成的影响时，发现上述那样的沟道界面特性和场效应迁移率的下降、栅极绝缘膜的耐压特性的下降、可靠性的下降等问题不是大问题。不用说，半导体膜表面的凹凸越小越好，例如，沟道界面特性和电场效应迁移率等受半导体膜本身、即结晶状态的影响极大，与其相比，达到隆脊部产生的影响没有问题的程度。此外，关于栅极绝缘膜的耐压特性和可靠性，可知依赖于该栅极绝缘膜的整体性能本身和其膜厚的程度非常大，如果栅极绝缘膜的膜厚在50nm以上，则隆脊部造成的影响不是大问题。
可是，这里，出现至今不清楚的问题。该问题是与良品率有关的问题，不进行大量的实验就不能发现。进行激光器照射，使用带有表面凹凸的半导体层制作顶栅型的薄膜晶体管时，制作的TFT通常呈现图10(B)所示的Vg-Id特性。图10(B)的曲线10a和曲线10b分别表示漏极-源极间的电压为8V和1V时的Vg-Id特性。但是，除了具有图10(B)所示特性的正常TFT以外，以百分之零点零几至百分之零点几的发生概率，出现具有图10(A)所示的Vg-Id(栅极电压-漏极电流)特性的TFT。图10(A)的曲线10a和曲线10b分别表示漏极-源极间的电压为8V和1V时的Vg-Id特性。在这些TFT中，在截止动作方向(off-state direction)施加栅极电压时，其栅极电压比较小时，产生箭头X所示的隆起状的漏泄电流(leak current)异常。该隆起状部分的漏泄电流值与正常TFT的相同栅极电压下的漏泄电流值相比，大一个数量级至两个数量级。而且，如果在截止动作方向上进一步增大栅极电压，则漏泄电流返回到与正常TFT同样的曲线。非单晶的结晶性半导体膜的TFT的截止电流的机理一般被认为是通过带隙中心附近的结晶缺陷等产生的俘获能级的热激励+隧道效应模型，但这种情况下，栅极电压在截止动作方向上越增大，漏泄电流越增加，所以在该模型中不能说明这次隆起状的漏泄电流异常。
如果产生这样的截止动作时的漏泄电流异常，则例如在液晶显示装置等中，在开关像素电极的TFT中，不能充分地保持写入像素电极中的电荷，成为欠点。此外，在驱动显示部的驱动器电路中，在模拟开关等采样TFT中，不能保持写入总线中的电荷，成为行缺陷。其结果，制造良品率极大地下降。
发明内容
本发明是鉴于上述诸方面的发明，其目的在于，通过防止TFT截止动作时增大漏泄电流的现象，从而提供可靠性高的半导体装置及其制造方法。
本发明的半导体装置配有薄膜晶体管，该晶体管具有：含有沟道区、源区和漏区的半导体层；设置在上述半导体层上的栅极绝缘膜；以及控制上述沟道区的导电性的栅电极；其特征在于，上述半导体层的表面有微小的凸部，上述栅电极的侧面的倾斜角大于上述半导体层的上述凸部的倾斜角，由此可实现上述目的。
本发明的另一种半导体装置配有薄膜晶体管，该晶体管具有：含有沟道区、源区和漏区的半导体层；设置在上述半导体层上的栅极绝缘膜；以及控制上述沟道区的导电性的栅电极；其特征在于，上述半导体层有微小的凸部，上述栅电极的剖面形状具有第一台阶部和设置于上述第一台阶部上的第二台阶部，上述第一及第二台阶部的各自的侧面的倾斜角大于上述半导体层的上述凸部的倾斜角，由此可实现上述目的。
在优选的实施方式中，上述栅电极具有设置于上述栅极绝缘膜上的第一导电膜、以及设置于上述第一导电膜上的第二导电膜，第一导电膜的宽度(栅极长)宽于第二导电膜的宽度(栅极长)，上述第一和第二导电膜分别构成上述第一和第二台阶部。
上述半导体层的表面有多个微小的凸部，优选上述栅电极侧面的倾斜角大于上述半导体层的上述多个凸部的各自倾斜角。或者，上述半导体层的表面有多个山状的微小的凸部，上述栅电极的上述第一和第二台阶部的各自的侧面的倾斜角大于上述半导体层的上述多个凸部的各自倾斜角。
优选上述栅电极的上述侧面的倾斜角在75°以上、90°以下。
优选上述半导体层的上述凸部的倾斜角在30°以上、70°以下。优选上述凸部的平均高度在8nm以上、60nm以下。上述半导体层表面的平均表面粗糙度(Ra)优选在4nm以上、30nm以下较好。
上述半导体层由结晶性半导体膜构成，上述凸部典型地存在于上述半导体层中包含的晶粒的边界上。
上述晶粒的边界可是成为三个以上结晶边界的三重点以上的点(多重点)。
上述半导体层中包含的上述晶粒的粒径优选在100nm以上、1000nm以下。
上述晶粒的边界可典型地通过壁画蚀刻法蚀刻而明显化。
在某优选实施方式中，上述半导体层是熔融固化过的层，上述凸部通过上述熔融固化形成。
在某优选实施方式中，上述半导体层的至少一部分包含促进非晶半导体膜的结晶化的催化剂元素。上述催化剂元素可以是从镍(Ni)、铁(Fe)、钴(Co)、锡(Sn)、铅(Pb)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Cu)、金(Au)中选择的一种或多种元素。
在某优选实施方式中，上述半导体层是以由在结晶的<111>晶带面取向的区域为主构成的结晶性半导体膜。优选上述<111>晶带面取向的区域中的50％以上是(110)面取向或(211)面取向的区域。
上述半导体层的结晶区域(大致相同的面方位区域)的区域直径优选为2～10μm。
在某优选实施方式中，在上述半导体层的沟道区与源区或漏区的接合部中，配有低浓度杂质区。
优选上述栅电极的上述第一台阶部存在于低浓度杂质区中。或者，上述栅电极优选位于上述沟道区的上方，上述栅电极中仅上述第一导电膜存在于低浓度杂质区中。
本发明的半导体装置的制造方法包括：(a)制备半导体膜的工序；(b)通过熔融固化上述半导体膜，获得表面上带有凸部的结晶性半导体层的工序；(c)在上述结晶性半导体层上形成栅极绝缘膜的工序；(d)在上述栅极绝缘膜上堆积导电膜的工序；以及(e)在图案化上述导电膜，形成控制上述沟道区的导电性的栅电极的工序中，形成上述栅电极的侧面倾斜角大于上述结晶性半导体层表面的上述凸部的倾斜角的栅电极的工序；由此可实现上述目的。
在某优选实施方式中，上述半导体膜是非晶半导体膜。
在某优选实施方式中，上述工序(a)是通过在至少一部分添加了促进结晶化的催化剂元素的非晶半导体膜实施第一加热处理，使上述非晶半导体膜的至少一部分结晶化，制备包含结晶区的半导体膜的工序，上述工序(b)是将包含上述结晶区的半导体膜熔融固化，获得包含表面上带有凸部的结晶区域的半导体膜的工序。
在某优选实施方式中，上述工序(d)优选包括：(d-1)在上述栅极绝缘膜上堆积第一导电膜的工序；以及(d-2)在上述第一导电膜上堆积第二导电膜的工序。
上述工序(e)优选包括：(e-1)对第二导电膜进行蚀刻加工，使其具有第一侧面的倾斜角的第一工序；(e-2)对第一导电膜进行蚀刻加工，使其具有第二侧面的倾斜角的第二工序；以及(e-3)将为了具有第一侧面的倾斜角而已蚀刻加工过的第二导电膜再次选择性蚀刻加工，以具有侧面的倾斜角大于第一侧面的倾斜角的第三侧面的倾斜角的方式而蚀刻加工的第三工序；上述第二侧面的倾斜角和上述第三侧面的倾斜角可分别大于上述结晶性半导体层表面的上述凸部的倾斜角。
在上述工序(e)中，优选是上述工序(e-1)、上述工序(e-2)和上述工序(e-3)在蚀刻装置内连续地进行。
在上述工序(e)中，优选是在上述工序(e-2)和上述工序(e-3)之间，进行将上述蚀刻加工过的第二导电膜和上述蚀刻加工过的第一导电膜作为掩模，在上述结晶性半导体层的一部分中掺杂赋予n型或p型的杂质元素的工序。
在上述工序(e)后，优选还包括将上述栅电极作为掩模，在上述岛状半导体层的一部分中掺杂赋予n型或p型的杂质元素的工序(f)。
上述工序(f)优选包括将上述栅电极的第二导电膜作为掩模，越过第一导电膜，进行上述掺杂的工序(f-1)。
上述工序(f)可以包括：(f-1a)将上述栅电极的第二导电膜作为掩模，越过第一导电膜，低浓度掺杂赋予上述n型或p型杂质元素的工序；(f-2)以及将上述栅电极的第一导电膜作为掩模，高浓度掺杂赋予上述n型或p型杂质元素的工序。
优选同时执行上述工序(f-1a)和上述工序(f-2)，此时，上述工序(f-1a)的上述低浓度和上述工序(f-2)的上述高浓度分别由上述第一导电膜的膜厚和上述第二导电膜的膜厚的和、以及上述第一导电膜的膜厚来控制。
在上述工序(f)之后，可进行将上述栅电极的第二导电膜作为掩模，蚀刻除去露出的区域的第一导电膜的工序。
上述工序(e)可按照ICP蚀刻法进行。或者，上述工序(e)可按照RIE法进行。
在某优选实施方式中，上述工序(b)包含向上述半导体膜照射激光的工序。照射上述激光的工序优选通过对上述半导体膜的任意一点多次连续照射脉冲激光来进行。
作为上述催化剂元素，使用从镍(Ni)、铁(Fe)、钴(Co)、锡(Sn)、铅(Pb)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Cu)、金(Au)中选择的一种或多种元素。
本发明的电子机器的特征在于，配有上述任何一个半导体装置，由此可实现上述目的。
在某优选实施方式中，配有使用上述半导体装置执行显示动作的显示部。
附图说明
图1(A)至图1(G)是表示本发明实施方式1的半导体装置的制造工序的模式剖面图。
图2(A)至图2(F)是表示本发明实施方式2的半导体装置的制造工序的模式剖面图。
图3(A)至图3(D)是表示本发明实施方式2的半导体装置的制造工序的模式剖面图。
图4(A)至图4(F)是表示本发明实施方式3的半导体装置的制造工序的模式剖面图。
图5(A)至图5(E)是表示本发明实施方式3的半导体装置的制造工序的模式剖面图(接续图4)。
图6(A)至图6(G)是表示本发明实施方式4的半导体装置的制造工序的模式剖面图。
图7(A)至图7(E)是表示本发明实施方式4的半导体装置的制造工序的模式剖面图(接续图6)。
图8(A)至图8(E)是表示本发明实施方式5的半导体装置的制造工序的模式剖面图。
图9是本发明实施方式6的半导体装置的方框图。
图10(A)是表示产生了漏泄电流异常的TFT的Vg-Id特性的曲线图，图10(B)是表示正常的TFT的Vg-Id特性的曲线图。
图11(a)和图11(b)是表示配置表面上带有凸部的半导体层的顶栅型TFT的源极-漏极接合部附近的剖面模式图，图11(A)是现有的TFT的剖面模式图，图11(B)是本发明的TFT的剖面模式图。
图12(A)是表示TFT的N型化的隆脊部的Vg-Id特性的曲线图，图12(B)是表示TFT的正常部的Vg-Id特性的曲线图，图12(C)是表示TFT整体的Vg-Id特性的曲线图。
图13是用于说明半导体层的表面上的凸部倾斜角的模式剖面图。
图14(A)是表示在非结晶性半导体膜中添加催化剂元素进行结晶化情况下的结晶生长的图，图14(B)是表示<111>晶带面的图，图14(C)是表示结晶方位的标准三角形的图。
图15(A)和图15(B)是表示利用催化剂元素获得的结晶性半导体膜的面方位分布的图，图15(C)是表示结晶方位的标准三角形的图。
符号说明：101基板；102、103基底膜；104含有稀有气体元素的真性(I型)的非晶半导体膜(a-Si膜)；104a结晶性半导体膜(结晶硅膜)；105激光；106岛状的结晶硅膜；107栅极绝缘膜；108栅电极；109杂质(磷)；110沟道区；111注入过磷的区；112掩模；113杂质(磷)；114LDD区；115源/漏区；116层间绝缘膜；117电极-布线；118TFT(半导体元件)。
具体实施方式
本发明人对于上述图10(A)所示的TFT截止动作时的隆起状漏泄电流，详细地研究了其发生机理和发生原因。其结果，查明漏泄电流是因半导体层表面的隆脊部引起的，从而完成了本发明。至今为止，关于半导体层表面的凹凸、隆脊部，如上所述，有在导通特性下降、栅极绝缘膜的耐压特性和可靠性下降等方面产生影响的报告，但没有对截止动作的漏泄电流产生影响的报告。
以下，说明本发明人的上述隆起状漏泄电流的原因解明过程、结果和本发明的实施方式。
图11是表示具有表面带凸部的半导体层的顶栅型TFT的源-漏接合部附近的剖面模式图。在图11中，在半导体层71上设置栅极绝缘膜72，再在其上设置栅电极73。在半导体层71的表面上，存在于由激光器照射的熔融固化过程中形成的隆脊部74a和75b。由于将栅极绝缘膜72进行成膜，以覆盖带有隆脊部的半导体层，所以隆脊部74上部也按大致相同的膜厚形成，栅极绝缘膜表面也成为复印了同样的表面凹凸的状态。由于栅极绝缘膜在隆脊部上部不是非常薄的状态，所以如上述那样，即使存在隆脊部，也不大损害栅极绝缘膜的耐压特性。在栅极绝缘膜72上部形成栅电极73。栅电极73的侧面77倾斜。栅电极的侧面77和栅电极的底面78构成的角度75(称为‘侧面倾斜角’)小而好。如果栅电极73的侧面倾斜角75小，则可以防止其上层形成的布线越过栅电极的台阶时的分段。另外，由于上层的绝缘膜的有效覆盖(台阶覆盖性)提高，所以可以防止台阶部的漏泄。根据上述理由，以往认为栅电极的侧面倾斜优选平缓。
然后，在这样的状态下，以栅电极73作为掩模，自匹配地进行在n沟道型TFT中添加N型杂质元素76、在p沟道型TFT中添加P型杂质元素的注入。在像素TFT等特别需要抑制截止电流的TFT中，这种杂质注入工序有时以低浓度进行。此时，栅电极73的锥部(taperedportion)73t通过蚀刻工序，相对于隆脊部形状的追随性变弱。这里，‘栅电极的锥部73t’指栅电极73中通过蚀刻被倾斜的侧面77和底面78夹置的部分。因此，在该锥部73t的下面，如果恰好有隆脊部74a(例如，隆脊部的高度在40nm以上)，则如图11所示，对于其上的栅电极的锥部73t的厚度变小的情况来说，栅电极的一部分消失，用SEM观察时可确认在隆脊部上栅极绝缘膜呈现露出的状态。
在这样的状态下，例如如果进行添加N型杂质元素的注入，则会在原来被栅电极73掩模的不掺杂区的栅电极锥部73t下方的隆脊部74a中注入微量的N型杂质。其结果，在半导体层71中，在栅电极73下部的沟道形成区中，仅隆脊部74a被N型化。如果沟道形成区内的一部分N型化，则该部分用作寄生晶体管。即，隆脊部用作N型化的寄生晶体管，具有图12(B)所示的Vg-Id特性。相反，图12(A)是正常部的Vg-Id特性。如图12(B)所示，隆脊部74a与该TFT的整个沟道区相比面积非常小，所以该寄生晶体管中的Id电流按其面积比的比例减小。此外，由于进行N型化，所以与正常的TFT相比，成为向负方向偏移的特性。其偏移量因注入到隆脊部(寄生晶体管部)中的N型杂质的浓度而有所不同，浓度越高，向负方向偏移越大。而且，最终获得的Vg-Id特性成为将这两个曲线重合的状态，在栅极电压的绝对值小的的截止区中，成为仅隆脊部74a部的寄生晶体管导通动作的状态，如图12(C)所示，这是漏泄电流隆起状动作的理由。
以上是本发明人查明的所述隆起状漏泄电流的发生机理，在图11、图12中用n沟道型TFT进行了说明，但在p沟道型TFT中也产生同样的现象。即，在p沟道型TFT的情况下，在隆脊部74a中注入添加P型的杂质元素，该区向正方向偏移，作为寄生晶体管动作，所以同样在截止动作时(栅极电压为正)，仅寄生晶体管为导通状态，产生隆起状的漏泄电流。
本发明以简单的手段解决以上的问题和课题，从而不导致工序和制造装置复杂化、高成本化。以下，详述本发明的半导体装置及其制造方法的实施方式。
本发明的半导体装置包括薄膜晶体管，该薄膜晶体管包括：包含沟道区、源区和漏区、表面带有凸部的半导体层；设置在半导体层上的栅极绝缘膜；以及控制沟道区的导电性的栅电极。栅电极的侧面倾斜角具有大于半导体层表面凸部的倾斜角的特征。在半导体层的表面上典型地存在多个山状的凸部，栅电极的侧面倾斜角大于半导体层的各个山状凸部的倾斜角。
因此，如图11(b)所示，本发明的半导体装置的栅电极的侧面倾斜角75大于半导体层表面凸部74a的倾斜角。在本发明中，半导体层表面的凸部倾斜角是以半导体层剖面中半导体层的表面作为基准线，相对于凸部顶点的高度，在其一半高度的点引出连接线，按该连接线与基准线交叉的角度定义的值。下面具体说明半导体层81表面的隆脊部(凸部)82。如图13(B)所示，沿半导体层的平坦面(凹部)引出基准线83。凸部相对于基准线83的顶点84的一半高度的点85的凸部连接线86和基准线83构成的角度87是半导体层凸部(隆脊部)的倾斜角。
通过形成这样的结构，即使在半导体层表面存在凹凸，也可防止在栅电极的锥部的下方形成上述那样的寄生晶体管，可防止截止动作时的隆起状的漏泄电流不良。
在优选实施方式中，半导体装置包括薄膜晶体管，该薄膜晶体管包括：包含沟道区、源区和漏区、表面带有凸部的半导体层；设置在半导体层上的栅极绝缘膜；以及控制上述沟道区的导电性的栅电极，栅电极有台阶状的剖面形状，各个台阶部的其侧面的倾斜角大于半导体层表面凸部的倾斜角。在半导体层的表面典型地存在多个山状的凸部，具有台阶状的剖面形状的栅电极的各个台阶部(例如，位于最低台阶部)的侧面倾斜角大于半导体层表面的各个山状的凸部的倾斜角。
栅电极也可以有两层不同的导电膜的叠层结构。这种情况下，下层导电膜的宽度(栅极长度)比上层导电膜的宽度(栅极长度)宽，下层和上层的导电膜中的各个侧面的倾斜角大于半导体层表面凸部的倾斜角。典型情况下，半导体层的表面具有多个山状的凸部，具有两层不同的导电膜的叠层结构的栅电极的下层和上层的导电膜中的各个侧面的倾斜角大于半导体层的各个山状凸部的倾斜角。
通过形成这样的结构，即使对于具有台阶状或叠层结构的栅电极的TFT，尽管在半导体层的表面上存在凸部，但在栅电极的锥部中，也可防止形成上述那样的寄生晶体管，可防止截止动作时的隆起状的漏泄电流不良。
栅电极的侧面倾斜角优选在75°以上、90°以下。如果侧面的倾斜角在75°以上，则可以更可靠地防止漏泄电流不良。而如果侧面的倾斜角在90°以下，则由于栅电极的整个侧面被上层的绝缘膜充分覆盖，所以在栅电极的侧面中难以成为栅电极的影子而产生未被覆盖的区域。因此，可以抑制来自这样的栅电极侧面的未覆盖区域的漏泄。
在与半导体层的沟道区和源区或漏区的接合部中，优选配有低浓度杂质区(LDD区)。此外，在栅电极具有台阶状的剖面形状的情况下，优选将位于下方的一部分台阶部(例如最低台阶部)设置在半导体层的低浓度杂质区(LDD区)。或者，在半导体层中，在其上层，优选存在由两层不同的导电膜的叠层结构构成的栅电极的下层和上层的导电膜的区域是沟道区，仅存在下层的导电膜的区域是低浓度杂质区(LDD区)。
通过将栅电极形成上述那样的台阶状或叠层结构，在沟道区和源区或漏区的接合部中，可以形成具有自匹配形成的LDD区的结构。LDD区虽然以降低TFT的截止电流为目的或用于提高热载流子抗性而设置、使可靠性提高，但如果变动该区的长度，则不仅元件的可靠性产生偏差，而且其产生寄生电阻，导通特性也产生偏差。形成以上那样的栅电极结构，通过在该栅电极的台阶部或叠层结构中仅将存在下层导电膜的下部作为LDD区，可以稳定获得固定的LDD区。
半导体层的表面凸部通常存在于半导体层的结晶粒晶界上。典型地，半导体层的凸部在半导体层中存在于成为三个以上的结晶粒的边界的三重点以上的点(多重点)。这样的凸部是在将非结晶性半导体膜熔融固化并获得结晶的半导体膜的工序中产生的。在熔融固化工序中，半导体膜的液体时和固体时的体积膨胀率之差集中在最后固化的结晶粒晶界部上，所以结晶粒晶界部线状隆起，成为凸部。这里，‘结晶粒晶界’表示通过壁画蚀刻法(secco etching method)蚀刻明显化的边界。壁画蚀刻法是通过重铬酸钾(potassium dichromate)与氢氟酸(hydrofluoric acid)的混合溶液选择性蚀刻结晶粒晶界等结晶性差的部分的方法。
在本实施方式中，上述半导体装置由以下工序制造：制备非晶半导体膜的工序；将非晶半导体膜熔融固化，获得包含表面上带有凸部的结晶区的半导体膜的工序；通过将半导体膜图案化，形成包括表面上带有凸部的结晶区的岛状半导体层的工序；在岛状半导体层上形成栅极绝缘膜的工序；在栅极绝缘膜上堆积导电膜的工序；图案化/蚀刻导电膜，形成控制沟道形成区的导电性的栅电极时，以栅电极的侧面倾斜角大于岛状半导体层的表面凸部的倾斜角来形成栅电极的工序；以及将栅电极作为掩模，在一部分岛状半导体层上掺杂赋予n型或p型的杂质元素的工序。通过这样的制造，即使在半导体层表面存在凹凸，也可防止在栅电极的锥部下方半导体层的隆脊部(凸部)中掺杂杂质。可防止形成上述那样的寄生半导体晶体管。其结果，可获得上述那样的半导体装置结构，可以防止截止动作时的隆起状的漏泄电流不良。
此外，在优选的实施方式中，上述半导体装置由以下工序制造：制备至少添加了一部分促进结晶化的催化剂元素的非晶半导体膜的工序；通过对非晶半导体膜进行第一加热处理，将非晶半导体膜的至少一部分结晶化，获得包含结晶区的半导体膜的工序；将包含结晶区的半导体膜熔融固化，获得包含表面上带有凸部的结晶区的半导体膜的工序；通过图案化半导体膜，形成包括表面上带有凸部的结晶区的岛状半导体层的工序；在岛状半导体层上形成栅极绝缘膜的工序；在栅极绝缘膜上堆积导电膜的工序；图案化/蚀刻导电膜，形成控制沟道区的导电性的栅电极时，以栅电极的侧面倾斜角大于岛状半导体层的表面凸部的倾斜角来形成栅电极的工序；以及将栅电极作为掩模，在一部分岛状半导体层上掺杂赋予n型或p型的杂质元素的工序。如上所述，通过这样的制造，可防止在栅电极的锥部下方向半导体层的隆脊部(凸部)掺杂杂质，防止形成寄生晶体管，实现本发明的目的。
另外，在上述制造方法中，使用促进结晶化的催化剂元素，对通过加热处理结晶化的结晶性半导体膜进行熔融固化，可以获得表面方位一致的更良好的结晶性半导体膜。这种情况下，如上所述，与直接熔融固化非晶半导体膜并进行结晶化的方法相比，可获得电场效应迁移率为薄膜晶体管的电场效应迁移率两倍以上的大电流驱动能力。但是，在这种情况下，将担心用作催化剂元素的金属元素对半导体的不良影响。因此，在使用这样的制造方法时，在结晶生长后，采用从沟道区或与沟道区和源-漏区的接合部附近除去(移动)这些催化剂元素的方法。本发明人将该工序称为除气(gettering)。这些催化剂元素有容易集中在赋予n型的属于5族B的元素(例如磷)、赋予p型的3族B元素(例如硼)的区域中的性质，采用形成导入这些元素的区域(除气区)，并将催化剂元素移动到该区域的方法。
但是，半导体层表面存在凹凸，在栅电极的锥部下层中，如果是在其隆脊部部分掺杂赋予n型或p型的的杂质元素的状态，则催化剂元素不集中在除气区，而集中在锥部下层。因此，除了上述那样形成寄生晶体管的问题以外，而且在该部分掺杂催化剂元素并产生偏析，产生TFT截止动作时的漏泄电流增加的问题。栅电极的锥部下部正好是沟道形成区和源-漏区的接合部，是电场最集中的区域。如果在这里产生催化剂元素的偏析，则可以认为将该偏析作为漏泄路径，引起漏泄电流的增大。本发明在栅电极的锥部中，防止在半导体层的隆脊部中掺杂杂质元素，所以可同时降低成为以往使用催化剂元素时问题的隆脊部中的催化剂元素偏析。因此，在本实施方式中，在使用基于催化剂元素的结晶方法时，除了防止形成上述寄生晶体管的效果以外，还可获得更新的效果。
在另一优选实施方式中，上述半导体装置由以下工序制造：制备非晶半导体膜的工序；将上述非晶半导体膜熔融固化，获得包含表面有凸部的结晶区的半导体膜的工序；通过图案化半导体膜，形成包括表面上带有凸部的结晶区的岛状半导体层的工序；在岛状半导体层上形成栅极绝缘膜的工序；在栅极绝缘膜上堆积第一导电膜的工序；在第一导电膜上堆积第二导电膜的工序；图案化/蚀刻第一导电膜和第二导电膜，以第二导电膜的宽度窄于第一导电膜的台阶状形成叠层结构的栅电极时，使栅电极的第一导电膜和第二导电膜的侧面倾斜角大于岛状半导体层表面的凸部上的倾斜角的工序；以及将栅电极作为掩模，在一部分岛状半导体层中掺杂赋予n型或p型的杂质元素的工序。
这里，也可以通过制备至少在一部分中添加促进结晶化的催化剂元素的非晶半导体膜的工序；对非晶半导体膜进行第一加热处理，将非晶半导体膜的至少一部分结晶化，获得包含结晶区的半导体膜的工序；和将包含结晶区的半导体膜熔融固化，获得表面上带有凸部的结晶区的半导体膜的工序，来进行获得包含表面上带有凸部的结晶区的半导体膜的工序。
通过使用这样的方法，如上所述，可以防止在栅电极的锥部下方半导体层的隆脊部(凸部)中掺杂杂质，可以防止形成寄生晶体管，实现本发明的目的。此外，在使用催化剂元素进行结晶化时，还可同时降低隆脊部中的催化剂元素的偏析。除了这样的效果以外，通过以第一导电膜和第二导电膜的叠层状结构构成栅电极，可以在掺杂时相对于栅电极自匹配地形成LDD区(低浓度杂质区)。其结果，除了提高可靠性和降低截止电流以外，还可缩小作为半导体元件的尺寸，提高集成度。
这里，图案化/蚀刻第一导电膜和第二导电膜，按第二导电膜的宽度窄于第一导电膜的台阶状形成叠层结构的栅电极时，栅电极的第一导电膜和第二导电膜的侧面倾斜角大于岛状半导体层表面的凸部倾斜角的工序包括：蚀刻加工第二导电膜而具有第一侧面的倾斜角的工序；蚀刻加工第一导电膜而具有第二侧面的倾斜角的工序；进一步选择性蚀刻加工已具有第一侧面的倾斜角地蚀刻加工过的第二导电膜，并且进行蚀刻加工而具有侧面的倾斜角大于第一侧面的倾斜角的第三侧面的倾斜角的工序，以使第二侧面的倾斜角、第三锥体角度都大于岛状半导体层表面的凸部的倾斜角。这样，可以按第二导电膜的宽度窄于第一导电膜的台阶状控制性良好并且简单地形成叠层结构的栅电极。
此外，蚀刻加工第二导电膜而具有第一侧面的倾斜角的工序、蚀刻加工第一导电膜而具有第二侧面的倾斜角的工序、进一步选择性蚀刻加工为带有第一侧面的倾斜角而蚀刻加工过的第二导电膜，并进行蚀刻加工而具有侧面倾斜角大于第一侧面倾斜角的第三侧面倾斜角的工序优选在蚀刻装置内连续地进行。由此，可容易地获得上述形状的栅电极，降低制造成本而不增加制造处理。
此外，在上述制造方法中，也可以在进行了蚀刻加工第二导电膜而具有第一侧面的倾斜角的工序、以及蚀刻加工第一导电膜而具有第二侧面的倾斜角的工序后，以进行蚀刻加工而具有第一侧面的倾斜角的第二导电膜、和进行蚀刻加工而具有第二侧面的倾斜角的第一导电膜作为掩模，进行在一部分岛状半导体层中掺杂赋予n型或p型的杂质元素的工序。这种情况下，在最终获得的台阶状的栅电极中，对最终的第一导电膜的宽度，完全选择性地进行掺杂工序，可以防止在此时的掺杂工序时预定之外的(或预定外浓度的)杂质越过第一导电膜向半导体层中掺杂。
此外，在上述制造方法中，在将栅电极作为掩模，在一部分岛状半导体层中掺杂赋予n型或p型的杂质元素的工序中，也可以将栅电极的第二导电膜作为掩模，越过第一导电膜进行掺杂。而且，在将栅电极作为掩模，在一部分岛状半导体层中掺杂赋予n型或p型的杂质元素的工序中，也可以将栅电极的第二导电膜作为掩模，越过第一导电膜，低浓度掺杂赋予n型或p型的杂质元素，接着将栅电极的第一导电膜作为掩模，高浓度掺杂赋予n型或p型的杂质元素。通过进行这样的工序，可利用第一导电膜和第二导电膜的导电膜的宽度差(台阶状部分的长度)，自匹配地形成LDD区。
或者，也可以同时进行利用受第一和第二导电膜的膜厚控制的掺杂时的离子飞程差，将栅电极的第二导电膜作为掩模，越过第一导电膜，低浓度掺杂赋予n型或p型的杂质元素的工序，以及将栅电极的第一导电膜作为掩模，高浓度掺杂赋予n型或p型的杂质元素的工序。这种情况下，可由第一和第二导电膜的合计膜厚控制低浓度掺杂时的浓度，由第一导电膜的膜厚控制高浓度掺杂时的浓度。
而且，也可以在将栅电极作为掩模，在一部分岛状半导体层中掺杂赋予n型或p型的杂质元素的工序后，将栅电极的第二导电膜作为掩模，蚀刻除去露出区域的第一导电膜。在进行这样的工序时，在蚀刻除去了第一导电膜的下部的半导体层中，在此成为LDD区，在其上层不存在栅电极的结构。在形成这样的结构情况下，LDD区在降低TFT截止动作时的漏泄电流上特别有效。相反，在没有蚀刻第一导电膜而残存的状态下，成为仅在第一导电膜的下部区域中，在该LDD区上存在栅电极的状态。在这样的结构情况下，降低TFT的截止电流的效果差，但热载流子抗性提高，可以提高可靠性。这样，例如，通过仅在一部分TFT中将第二导电膜作为掩模，蚀刻除去第一导电膜露出的区域，可以分别制作具有对应于各自元件目的的特性TFT。
在上述各种实施方式中，图案化导电膜(例如蚀刻)，并形成栅电极的工序优选通过ICP(Inductively Coupled Plasma：感应耦合型等离子体)蚀刻法、或RIE(反应性离子蚀刻)法进行。通过采用这样的方法，可以通过蚀刻高精度地形成具有上述那样的侧面倾斜角的栅电极。特别可如上述那样将第一导电膜和第二导电膜形成叠层结构，对其进行台阶状蚀刻，并确保此时的蚀刻精度。
在上述各种实施方式中，可以通过用激光照射非晶半导体膜或包含结晶区的半导体膜进行将包含非晶半导体膜或结晶区的半导体膜熔融固化，获得包含表面上带有凸部的结晶区的半导体膜的工序。作为照射非晶半导体膜或包含结晶区的半导体膜的激光，优选是使用脉冲激光，对于非晶半导体膜或包含结晶区的半导体膜的任意的一点，连续多次照射。由此，在基板上不产生热损伤，可获得具有良好结晶性的结晶性半导体膜。在对非晶半导体膜直接照射激光时，此时获得的带有表面凹凸的结晶性半导体膜其晶粒直径优选在100nm至1000nm。在这样的晶粒直径时，可稳定获得良好特性的TFT。即，在本实施方式的半导体装置中，半导体层中包围结晶粒晶界的晶粒的粒径优选在100nm至1000nm。这里所谓的结晶粒晶界是在上述壁画蚀刻法中而可见的。
此外，在通过上述那样的制造方法制作的半导体装置中，在利用催化剂元素进行结晶化时，在半导体层的至少一部分中，包含促进非晶半导体膜的结晶化的催化剂元素。特别是在进行将催化剂元素移动到沟道区以外的除气时，在源-漏区和源-漏区外侧的专用除气区中，成为催化剂元素以高浓度存在的状态。作为此时可利用的催化剂元素，是从镍(Ni)、铁(Fe)、钴(Co)、锡(Sn)、铅(Pb)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Cu)、金(Au)中选择的一种或多种元素，只要是这些元素，在微量下也可获得有助于结晶化的效果。其中，特别是在使用Ni时，可以获得最显著的效果。
在使用催化剂元素进行结晶化时，半导体层优选是由其结晶的面取向主要为<111>晶带面构成的结晶性半导体膜构成。而且，半导体层优选是由其结晶面取向主要为<111>晶带面构成的结晶性半导体膜，其中结晶面取向为<111>晶带面的整体50％以上的区域是(110)面取向和(211)面取向的区域。
一般来说，在不使用催化剂元素的结晶化中，在半导体膜基底的绝缘体的影响(特别是非晶二氧化硅的情况)下，结晶性半导体膜的面取向容易朝向(111)。相反，在非晶半导体膜中添加催化剂元素进行结晶化的情况下，进行图14(A)所示的特异生长。在图14(A)中，基底绝缘体91包含成为结晶生长驱动力的催化剂元素的半导体化合物94。如图14(A)所示，催化剂元素化合物94存在于结晶生长的最前线，将未结晶区的非晶半导体膜92逐渐朝向纸面右方向进行结晶。此时，催化剂元素化合物94具有向<111>方向强烈生长的性质。其结果，作为获得的结晶性半导体膜93的面方位，如图14(A)所示，呈现<111>晶带面。
在图14(B)中，表示上述<111>晶带面。在图14(B)中，横轴表示(-110)面的倾斜角度，纵轴表示表面能量。曲线95是<111>晶带面的结晶面。(100)面和(111)面不是<111>晶带面，而是用于比较的。此外，在图14(C)中，示出结晶方位的标准三角形。这里，<111>晶带面的分布如虚线那样。数字是代表性极点的指数。即使在这些<111>晶带面之中，在按本实施方式获得的结晶性半导体膜中，(110)面或(211)面也成为优势取向，这些面占有整体的50％以上时，可获得有利的效果。这两个结晶面与其他面相比，空穴迁移率非常高，可以极大提高性能比N沟道型TFT差的P沟道型TFT的性能，具有在半导体电路中容易获得平衡的优点。
图15表示利用催化剂元素获得的结晶性半导体膜的面方位分布。图15是EBSP测定的结果，分成各个微小区域并指定其结晶方位，将它们连接在一起并进行映射(mapping)。图15(A)所示的情况是本实施方式的结晶性半导体膜中的面方位分布，图15(B)是根据图15(A)的数据，将相邻的各映射点间的面方位的倾角在固定值以下(这里为5°以下)的用相同颜色涂敷区分，使各个结晶区域的分布突出的图。在本说明书中，‘结晶区域’指大致相同的面方位区域。此外，在图15(C)中，示出用前面图14(C)中说明的结晶方位的标准三角形。从图15(C)可知，本实施方式的结晶性半导体膜大多呈现附随<111>晶带面的面取向，特别是强烈取向在(110)和(211)上。此外，图15(B)所示的各个结晶区域(大致同一面方位区域)的尺寸分布在2～10μm的范围内。因此，在利用催化剂元素时，构成半导体层的结晶性半导体膜的结晶区域(大致同一面方位区域)的区域直径为2～10μm。再有，以上的面取向和面取向的比例、所述结晶区域的区域直径是通过EBSP测定的值。
半导体层的表面的凸部的倾斜角优选在30°以上、70°以下的范围内。此外，用AFM(原子间力显微镜)等测定的半导体层的平均表面粗糙度(Ra)优选在4nm以上、30nm以下。考虑到该平均表面粗糙度(Ra)的优选范围，半导体层的表面凸部的平均高度优选在8nm至60nm的范围内。作为良好地进行激光的熔融固化过程的结果，通过获得以上那样的状态，维持这样的状态，可获得整个基板中偏差很小的特性稳定的高性能TFT。
(实施方式1)
下面用图1说明本发明的半导体装置及其制造方法的实施方式1。这里，说明在玻璃基板上制作n沟道型TFT的方法。本实施方式的TFT当然可用作构成有源矩阵型的液晶显示装置、有机EL显示装置的驱动电路、像素部分的薄膜集成电路的元件。图1是表示这里说明的n沟道型TFT制作工序的剖面图，按照(A)→(G)的顺序依次进行制作工序。
在图1(A)中，基板101可使用低碱性玻璃基板或石英基板。在本实施方式中使用低碱性玻璃基板。这种情况下，优选在比玻璃变形点低10～20℃左右的温度下预先进行热处理。在该基板101的形成TFT的表面上，为了防止来自基板101的杂质扩散，形成氧化硅膜、氮化硅膜或氮氧化硅膜等基底膜。在本实施方式中，按等离子体CVD法，将由SiH4、NH3、N2O材料气体制作的氮氧化硅膜成膜为下层的第一基底膜102，在其上同样按照等离子体CVD法，将SiH4、N2O作为材料气体叠层形成第二基底膜103。此时的第一基底膜102的氮氧化硅膜的膜厚为25～200nm，例如为100nm，作为第二基底膜103的氮氧化硅膜的膜厚为25～300nm，例如为100nm。接着，按照等离子体CVD法，成膜厚度20～80nm、例如含有50nm的稀有气体元素的本征(I型)非晶硅膜(a-Si膜)104。在本实施方式中，使用多处理室式的等离子体CVD装置，在不暴露于大气地连续成膜所述第一基底膜102、所述第二基底膜103、然后a-Si膜104三层。
然后，在400℃至500℃、例如450℃下进行1小时左右的加热处理，降低存在于a-Si膜104的膜中的氢浓度，进行所谓的脱氢工序。进行该脱氢工序的目的在于，在后面利用激光照射的结晶化工序中，防止Si膜中的氢暴沸，引起膜剥离和脱落(peeling)等。
接着，如图1(B)所示，通过对脱氢处理过的a-Si膜104照射激光105而进行结晶化，形成结晶硅膜104a。作为此时的激光，可以采用XeCl受激准分子激光(波长308nm、脉冲宽度40nsec)或KrF受激准分子激光(波长248nm)。在该脉冲宽度期间，Si膜瞬间被加热熔融，并在固化时产生结晶化。此时，在结晶化后的结晶硅膜104a的表面上，由于随着熔融固化过程体积膨胀率的不同，从最先固化的部分(晶核)至最后固化的部分(结晶粒晶界部)体积增加，在结晶粒晶界部形成隆脊部。此时的激光的光束尺寸在基板101表面成形为长条形状，通过在垂直于长条方向依次进行扫描，进行基板整个表面的结晶化。此时，通过将一部分光束重叠进行扫描，在a-Si膜104的任意一点上，进行多次激光照射，提高均匀性。如果此时的激光的能量过低，则不能获得良好的结晶性，而如果过高，则结晶性的偏差明显，所以需要设定在合适的范围内。在本实施方式中，通过将激光的照射能量密度设定为350～500mJ/cm2、例如420mJ/cm2，将任意一点的照射次数设定为10～40次照射、例如20次照射，可获得晶粒直径为200～500nm、平均为300nm左右的结晶硅膜。此外，此时的结晶硅膜104b表面的表面平均粗糙度Ra优选为4～9nm，在本实施方式中为6nm左右。此外，结晶硅膜的表面凹凸中的凸部(隆脊部)的倾斜角优选在30°以上、70°以下的范围内，在本实施方式中为40～50°。
然后，除去结晶硅膜104a的无用部分并进行元件间分离。通过该工序，如图1(C)所示，随后形成作为TFT的半导体层(源-漏区、沟道区)的岛状的结晶硅膜106。接着，将厚度20～150nm、这里为100nm的氧化硅膜作为栅极绝缘膜107进行成膜，以覆盖作为上述有源区的结晶硅膜106。在氧化硅膜的形成中，这里将TEOS(Tetra Ethoxy OrthoSilicate)作为原料，在基板温度150～600℃、优选在300～450℃下用RF等离子体CVD法与氧一起进行分解堆积。或者将TEOS与臭氧气体一起作为原料，通过减压CVD法或常压CVD法，使基板温度为350～600℃、优选为400～550℃来形成。此外，在成膜后，为了提高栅极绝缘膜自身的整体性能和结晶硅膜/栅极绝缘膜的界面特性，可在惰性气体环境中500～600℃中进行1～4小时的退火。
如上述那样，如果将TEOS作为原料，通过等离子体CVD，在比较低的成膜温度下形成栅极绝缘膜107，则可以提高栅极绝缘膜107的上层的绝缘膜116的台阶覆盖性。因此，即使在栅极绝缘膜107和绝缘膜116之间设置侧面的倾斜角接近90°的栅电极，也可以抑制上方形成的金属布线的分段和台阶部中发生漏泄。
形成SiN膜取代栅极绝缘膜107，作为上层的绝缘膜116，也可以通过旋转涂敷形成丙烯酸酯膜(acrylic film)等的有机绝缘膜。由此，由于绝缘膜116具有良好的台阶覆盖性，所以可获得与上述同样的效果。再有，这种情况下，为了防止有机绝缘膜的热恶化，优选在下层的栅极绝缘膜(SiN膜)形成后上层的有机绝缘膜形成前进行基于350～450℃的退火的沟道部的氢化。
接着，通过溅射法堆积导电膜，对其进行图案化，形成栅电极108。作为导电膜，可以使用各种金属膜或高浓度掺杂了施主或受主元素的半导体膜。在本实施方式中，为了在随后的源-漏区的活性化时进行加热处理，所以使用耐热性高的高熔点金属，例如从钽(Ta)或钨(W)、钼(Mo)、钛(Ti)中选择的元素，或以上述元素作为主要成分的合金，或组合上述元素的合金膜(代表性的有Mo-W合金膜、Mo-Ta合金膜)等。也可以使用铝(Al)等低熔点金属，但这种情况下，优选组合基于激光照射的活性化等。在本实施方式中，使用钨(W)，厚度为300～600nm，例如为450nm。此时，为了实现低电阻化，优选降低含有的杂质浓度，通过使氧浓度在30ppm以下，可以实现20μΩcm以下的电阻率值。然后，通过将其在光刻工序中进行图案化、蚀刻，形成栅电极108。在此时的蚀刻工序中，使用RIE法，将栅电极108的侧面倾斜角形成为75～85°。
接着，如图1(E)所示，通过离子掺杂法，将栅电极108作为掩模，在半导体层中注入低浓度的杂质(磷)109。作为掺杂气体，使用膦(PH3)，加速电压为60～90kV，例如为80kV，剂量量为1×1012～1×1014cm-2，例如为8×1012cm-2。通过该工序，在岛状的硅膜106中，在栅电极108中没有覆盖的区域111中注入低浓度的磷109，被栅电极108掩模的没有注入磷109的区域在后面成为TFT的沟道区110。
接着，如图1(F)所示，设置利用光致抗蚀剂(photoresist)的掺杂掩模112，以便大一圈地覆盖栅电极108。然后，通过离子掺杂法，将抗蚀剂掩模(resist mask)112作为掩模，在半导体层中高浓度注入杂质(磷)113。作为掺杂气体，使用膦(PH3)，加速电压为60～90kV，例如为80kV，剂量量为1×1015～8×1015cm-2，例如为2×1015cm-2。通过该工序，高浓度注入了杂质(磷)的区域在后面成为TFT的源/漏区115。然后，在半导体层106中，被抗蚀剂掩模112覆盖、没有掺杂了高浓度磷113的区域作为低浓度注入了磷的区域保留，形成LDD(LightlyDoped Drain)区域114。这样，通过形成LDD区114，可以缓和沟道区和源/漏区的接合部中的电场集中，可以降低TFT截止动作时的漏泄电流，同时可以抑制热载流子造成的恶化，提高TFT的可靠性。
然后，除去用作惨杂掩模的光致抗蚀剂112后，进行离子注入后的杂质活性化，同时为了改善上述杂质导入工序中结晶性恶化部分的结晶性，进行加热处理。此时的加热处理可使用一般的电阻加热式的热处理炉或灯照射的RTA装置，或可使用高温气体喷吹方式的RTA装置或激光器照射的方法。在本实施方式中，使用普通的扩散炉(熔炉)，在500～600℃、例如550℃下进行1小时左右的加热处理。这样形成的n型杂质(磷)区115的薄膜电阻为500～800Ω/sq.(Ω/square)，低浓度注入了磷的LDD区114的薄膜电阻为30～50kΩ/sq.。
接着，如图1(G)所示，形成厚度400～1000nm左右的氧化硅膜或氮化硅膜作为层间绝缘膜116，在其上形成接触孔，通过金属材料、例如氮化钛和铝的二层膜来形成TFT的电极-布线117。氮化钛膜被设置为用于防止向半导体层扩散铝的阻挡膜。在将该薄膜晶体管(TFT)118用作像素TFT时，还在一方的漏电极中设置由ITO等透明导电膜构成的像素电极。最后，在氮环境或氢环境等中进行350℃下、1小时的退火，完成图1(G)所示的薄膜晶体管(TFT)118。而且，根据需要，以保护薄膜晶体管(TFT)118为目的，也可以在TFT上设置氮化硅膜等构成的保护膜。
按照以上实施方式制作的TFT，电场效应迁移率为80cm2/Vs左右，阈值电压为2.5V左右，完全没有出现以往出现的TFT截止动作时的隆起状的漏泄电流异常。而且，即使进行重复测定或偏置和温度应力的耐久性试验，也几乎没有出现特性恶化，与以往的TFT相比，可靠性非常高。而且，将按照以上实施方式制作的TFT作为双栅极结构应用于液晶显示用有源矩阵基板的像素TFT时，与按照现有方法制作的TFT相比，低亮度的亮点发生率、不均匀的显示明显减少，可获得对比度高的显示质量好的液晶板。
此外，在通过本实施方式制作的TFT中，可知产生上述漏泄电流异常的TFT发生概率降低至0.000几％(液晶显示装置情况下30万像素中一个左右)。
(实施方式2)
下面说明本发明的半导体装置及其制造方法的实施方式2。在本实施方式中，说明在玻璃基板上制作有源矩阵型的液晶显示装置的周边驱动电路、以及互补式地构成形成普通薄膜集成电路的n沟道型TFT或p沟道型TFT的CMOS结构电路的工序。
图2和图3是表示本实施方式中说明的TFT制作工序的剖面图，工序按照图2(A)至图2(F)、图3(A)至图3(D)的顺序依次进行。
首先，在玻璃基板201的形成TFT的表面上，为了防止来自基板201的杂质扩散，形成氧化硅膜、氮化硅膜或氮氧化硅膜等基底膜。在本实施方式中，例如用等离子体CVD法将SiH4、NH3、N2O制作的氮氧化硅膜(第一基底膜)202叠层形成至100nm的厚度，同样将由SiH4、N2O制作的氮氧化硅膜(第二基底膜)203叠层形成至100nm的厚度。
接着，用等离子体CVD法或溅射法等公知的方法形成厚度为20～150nm(优选是30～70nm)的具有非晶结构的半导体膜。在本实施方式中，用等离子体CVD法将非晶硅(a-Si)膜204形成至40nm的厚度。作为具有非晶结构的半导体膜，是非晶半导体膜或微晶半导体膜。此外，由于可用与基底膜201、202和a-Si膜203相同的成膜法形成，所以可以连续形成两者。在形成基底膜后，通过临时不暴露在大气环境中，可以防止其表面受污染，可以降低制作的TFT的特性偏差和阈值电压的变动。这种状态相当于图2(A)。
接着，与实施方式1同样，进行a-Si膜204的脱氢处理，如图2(B)所示，通过照射激光205，将其瞬间地熔融，进行结晶。由此，a-Si膜204成为结晶硅膜204a。作为此时的激光，可以采用XeCl受激准分子激光(波长308nm、脉冲宽度40nsec)或KrF受激准分子激光(波长248nm)。此时，在结晶的结晶硅膜204a的表面上，形成表面凹凸-隆脊部。此时，将从激光振荡器发射的激光光用光学系统聚光为线状，在基板201表面成形为长条形状，通过在垂直于长条方向的方向依次进行扫描，进行基板整个表面的结晶化。此时，通过将一部分光束重叠进行扫描，在a-Si膜204的任意一点上，进行多次激光照射，提高均匀性。在本实施方式中，通过将激光的照射能量密度设定为350～500mJ/cm2、例如420mJ/cm2，将任意一点的照射次数设定为10～40次照射、例如20次照射，可获得晶粒直径为200～500nm、平均300nm左右的结晶硅膜。此外，此时的结晶硅膜104b表面的表面平均粗糙度Ra优选为4～9nm，在本实施方式中为6nm左右。此外，结晶硅膜的表面凹凸中的凸部(隆脊部)的倾斜角优选在30°以上、70°以下的范围内，在本实施方式中为40～50°。作为此时使用的激光，除了上述受激准分子激光以外，也可以使用YAG激光或YVO4激光等。此外，结晶化的条件不限于本实施方式的条件，实施者可适当选择。
然后，如图2(C)所示，将结晶硅膜204a分割成规定的形状，形成岛状半导体层206n、206p。
这里，为了在形成TFT的岛状半导体层206n、206p的整个面上控制阈值电压的目的，优选是以1×1016～5×1017/cm3左右的浓度添加硼(B)作为提供p型的杂质元素。可以用离子掺杂法实施硼的添加，也可以在将非晶硅膜成膜时同样添加。此外，仅为了控制n沟道型TFT的阈值的目的，也可以用光致抗蚀剂覆盖在p沟道型TFT的半导体层206p上，仅在n沟道型TFT的半导体层206n中以低浓度添加硼。这里也不一定必须添加硼，但优选形成添加了硼的半导体层，以便将n沟道型TFT的阈值电压收敛在规定的范围内。
接着，用等离子体CVD法或溅射法以包含硅的绝缘膜形式形成厚度10～150nm的栅极绝缘膜207。例如，形成厚度100nm的氧化硅膜。在栅极绝缘膜207中，作为单层或叠层结构，也可以使用其他的包含硅的绝缘膜。
接着，将导电膜(A)208和导电膜(B)209进行成膜，以便形成栅电极。在本实施方式中，叠层导电性的氮化金属膜构成的导电层(A)208和金属膜构成的导电层(B)209。导电层(B)209优选用从钽(Ta)、钛(Ti)、钼(Mo)、钨(W)中选择的元素，或以上述元素作为主要成分的合金、或组合上述元素的合金膜(代表性地有Mo-W合金膜、Mo-Ta合金膜)形成，导电层(A)208由氮化钽(TaN)、氮化钨(WN)、氮化钛(TiN)、氮化钼(MoN)形成。此外，作为替代材料，导电层(A)208也可采用钨硅化物、钛硅化物、钼硅化物。为了实现低电阻化，优选是导电层(B)降低含有的杂质浓度，特别是作为氧浓度，为30ppm以下较好。例如，通过将氧浓度降低到30ppm以下，可以使钨(W)实现20μΩcm以下的电阻率值。
导电层(A)208为10～50nm(优选为20～30nm)，导电层(B)209为200～400nm(优选为250～350nm)就可以。在本实施方式中，导电层(A)208使用30nm厚度的氮化钽(TaN)膜，导电层(B)209使用350nm的钨(W)膜，都按溅射法形成。在基于溅射法的成膜中，如果在用于溅射的Ar气体中添加适量的Xe或Kr，则可以缓和形成的膜的内部应力，防止膜的剥离。该状态相当于图2(D)。
接着，如图2(E)所示，形成由抗蚀剂构成的掩模210n、210p，进行用于形成各个TFT的栅电极的第一蚀刻处理。在本实施方式中，作为第一蚀刻条件，使用ICP(Inductively Coupled Plasma：感应耦合型等离子体)蚀刻法，蚀刻气体使用CF4和Cl2及O2，各自的气体流量比为25/25/10(sccm)，在1Pa压力下对线圈式的电极施加500W的RF(13.56MHz)功率，生成等离子体，进行蚀刻。在基板侧(试料台)上也施加150W的RF(13.56MHz)的功率，实质上施加负的自偏置电压。根据这种第一蚀刻条件来蚀刻W膜，将导电层(B)的端部形成为锥状。由此，将导电膜(B)如212n、212p那样图案化形成。
然后，不除去掩模210n、210p地改变为第二蚀刻条件，在蚀刻气体上使用CF4和Cl2，各自的气体流量比为30/30(sccm)，在1Pa压力下对线圈式的电极施加500W的RF(13.56MHz)功率，生成等离子体，进行约30秒左右的蚀刻。在基板侧上施加20W的RF(13.56MHz)的功率，实质上施加负的自偏置电压。这样，在将CF4和Cl2混合的第二蚀刻条件下，导电膜(A)TaN膜208被蚀刻。在该蚀刻工序中，导电膜(A)的端部为具有80～90°的侧面倾斜角的状态，如211n、211p那样图案化形成。这种状态相当于图2(F)的状态。
然后，如图3(A)所示，在不除去掩模210n、210p时，进行添加n型杂质元素213的处理，形成n型杂质区214、215。作为n型杂质，优选使用磷(P)或砷(As)，这里应添加磷(P)，采用使用膦(PH3)的离子掺杂法。此时，加速电压为50～80kV，例如为70kV，剂量量为1×1015～8×1015cm-2，例如为2×1015cm-2。通过该工序，在岛状半导体层206n、206p中，在上述TaN膜211n、211p和W膜212n、212p覆盖下的区域中，将这些导电膜用作掺杂掩模，不掺杂高浓度的磷213。
而且，在不除去掩模210n、210p时，进行第三蚀刻处理。这里，在蚀刻气体上使用CF4和Cl2及O2，各自的气体流量比为20/20/20(sccm)，在1Pa压力下对线圈式的电极施加500W的RF(13.56MHz)功率，实质上施加负的自偏置电压。根据第三蚀刻条件，将W膜212n、212p按照各向异性选择性蚀刻。此时，TaN膜211n、211p未被蚀刻，仅进行在横方向下蚀刻W膜。其结果，蚀刻后的W膜216n、216p的端部的侧面倾斜角为80～90°。然后，如图3(B)所示，完成W膜/TaN膜的叠层结构中台阶状的栅电极216n/211n、216p/211p。
接着，进行在半导体层中添加低浓度的n型杂质元素217的处理。将通过上述多次蚀刻处理形成的栅电极的上层导电膜(W膜)216n、216p作为掩模，在露出下层导电膜(TaN膜)211n、211p的区域中，在下方的半导体层中也进行掺杂，以添加n型杂质元素，形成低浓度的n型杂质区218、219。在本实施方式中，作为掺杂气体，使用膦(PH3)，加速电压为80～100kV，例如为90kV，剂量量为5×1012～5×1014cm-2，例如为1×1014cm-2。通过该工序，在后面的n沟道型TFT的岛状半导体层206n中，被栅电极的上层导电膜(W膜)216n覆盖、没有注入磷的区域成为后面n沟道型TFT的沟道形成区220n。此外，仅存在栅电极的下层导电膜(TaN膜)211n的区域下部成为LDD区218，从下层导电膜211n露出的区域成为源-漏区214。此时形成的源-漏区214的杂质(磷(P))浓度优选为1×1020～1×1021/cm3。而LDD区218的杂质浓度优选为5×1017～5×1019/cm3。
接着，如图3(C)所示，在除去由抗蚀剂构成的掩模210n、210p后，重新形成局部覆盖n沟道型TFT的半导体层的抗蚀剂构成的掩模221，在p沟道型TFT的半导体层206p中添加p型杂质元素(在本实施方式中添加硼(B))222，消除原来添加的n型杂质磷，通过使极性反转(所谓反掺杂(counter doping))来形成p型杂质区223、224。作为掺杂气体，使用乙硼烷(B2H6)，加速电压为60～90kV，例如为80kV，剂量量为5×1015～2×1016cm-2，例如为1×1016cm-2。通过该工序，在后面的p沟道型TFT的岛状半导体层206p中，在从栅电极的下层导电膜(TaN膜)211p露出的区域中，高浓度地注入硼222，成为后面p沟道型TFT的源-漏区223。此外，在仅存在栅电极的下层导电膜(TaN膜)211p的区域下部，仅TaN膜的膜厚部分掺杂的离子飞程延长，实际掺杂的硼的量与源-漏区223相比为低浓度，成为p沟道型TFT的LDD区224。此外，被栅电极的上层导电膜(W膜)216p覆盖、没有注入硼的区域成为后面p沟道型TFT的沟道形成区220p。此时形成的源-漏区223的杂质(硼)浓度优选为1×1020～1×1021/cm3。而且，在掺杂时，在源-漏区和LDD区中分别改变加速电压，分两次进行也可以。在该工序中，n沟道型TFT的半导体层被掩模221覆盖，所以完全没有掺杂硼222，可以分别制作n沟道型TFT和p沟道型TFT。
接着，进行激活半导体层中添加的杂质元素的工序。该激活工序使用熔炉退火炉进行。作为热退火方法，优选在氧浓度为1ppm以下、优选在0.1ppm以下的氮环境中，在400～700℃、代表性地在500～550℃下进行，在本实施方式中，用550℃、4小时的热处理进行激活处理。再有，除了热退火法以外，也可以采用激光退火法，或急速加热退火(RTA)法。
接着，除去掩模221，形成层间绝缘膜。以300～1000nm的厚度形成氮化硅膜、氧化硅膜、或氮氧化硅膜。在本实施方式中，叠层形成膜厚200nm的氮化硅描摹225和膜厚700nm的氧化硅膜226，形成双层结构。作为此时的成膜方法，使用等离子体CVD法，氮化硅膜以SiH4和NH3作为原料气体，氧化硅膜以TEOS和O2作为原料，连续形成。当然，作为层间绝缘膜，不限定于此，作为单层或叠层结构，也可以形成其他的包含硅的绝缘膜。
而且，在300～500℃下进行1至几小时的热处理，实施将半导体层进行氢化的工序。该工序是向有源区/栅极绝缘膜的界面供给氢原子，将恶化TFT特性的不对接键(悬空键：dangling bonds)结束并进行非活性化的工序。在本实施方式中，在含有约3％氢的氮环境下进行410℃、1小时的热处理。在所述层间绝缘膜(特别是氮化硅膜225)中包含的氢的量充分时，在氮环境中进行热处理也可获得效果。作为氢化的其他方式，也可以进行等离子体氢化(使用由等离子体激励的氢)。
接着，在层间绝缘膜中形成接触孔，通过金属材料、例如氮化钛和铝的双层膜形成TFT的电极-布线227。氮化钛膜设置作为防止铝扩散到半导体层的阻挡膜。最后，进行350℃、1小时的退火，完成图3(D)所示的n沟道型薄膜晶体管(TFT)228和p沟道型薄膜晶体管(TFT)229。而且，根据需要，在栅电极216n和216p上也设置接触孔，通过布线227将需要的电极间连接，此外，以保护TFT的目的，也可以在各个TFT上设置氮化硅膜等构成的保护膜。
在按照以上实施方式制作的TFT中，没有现有例频繁出现的TFT截止动作时的漏泄电流的异常增大，即使重复测定和进行偏置和温度应力的耐久性试验，也几乎没有发现特性恶化。此外，在互补地构成按本实施方式制作的n沟道型TFT和p沟道型TFT的CMOS结构电路中，在形成反相结构(inverter chain)或环形振荡器等电路的情况下，与以往的电路相比，可靠性高，显示出稳定的电路特性。
此外，可知在按照本实施方式制作的TFT中，发生上述漏泄电流异常的TFT的产生概率降低至百分之零点零零零几。
(实施方式3)
下面说明本发明的半导体装置及其制造方法的实施方式3。在本实施方式中，说明在玻璃基板上制作有源矩阵型的液晶显示装置的周边驱动电路、以及互补式地构成形成普通的薄膜集成电路的n沟道型TFT和p沟道型TFT的CMOS结构电路的工序。
图4和图5是表示本实施方式中说明的TFT制作工序的剖面图，工序按照图4(A)至图4(F)、图5(A)至图5(E)的顺序依次进行。
在图4(A)中，基板301使用低碱玻璃基板。这种情况下，优选以比玻璃变形点温度低10～20°左右的温度预先进行热处理。在该基板301的形成TFT的表面上，为了防止来自基板301的杂质扩散，形成氧化硅膜、氮化硅膜或氮氧化硅膜等基底膜。在本实施方式中，例如按等离子体CVD法，将由SiH4、NH3、N2O材料气体制作的氮氧化硅膜成膜为下层的第一基底膜302，在其上同样按照等离子体CVD法，将SiH4、N2O作为材料气体叠层形成第二基底膜303。此时的第一基底膜302的氮氧化硅膜的膜厚为25～200nm，例如为50nm，作为第二基底膜303的氮氧化硅膜的膜厚为25～300nm，例如为100nm。在本实施方式中，使用两层基底膜，但例如即使是单层的氧化硅膜，也没有问题。接着，按照等离子体CVD法等公知的方法，成膜厚度20～150nm(优选为30～80nm)的具有非晶结构的硅膜(a-Si膜)304。在本实施方式中，将非晶硅膜形成至50nm的厚度。此外，也可以将基底膜302、303和非晶硅膜304两者连续形成。这种情况下，在形成基底膜后，通过临时不暴露在大气环境中，可以防止其表面受污染，可以降低制作的TFT的特性偏差和阈值电压的变动。
然后，在a-Si膜304表面上进行催化剂元素(在本实施方式中为镍)306的微量添加。这里，可使用的催化剂元素优选是从镍(Ni)、钴(Co)、锡(Sn)、铅(Pb)、钯(Pd)、铁(Fe)、铜(Cu)中选择的一种或多种元素。除此以外，可使用钌(Ru)、铑(Rh)、锇(Os)、铱(Ir)、铂(Pt)、金(Au)等。通过在a-Si304上保持溶化了镍的溶液，由旋转器(spinner)将溶液均匀地延伸在基板301上并进行干燥，来进行这种镍306的微量添加。在本实施方式中，使用醋酸镍作为溶质，使用水作为溶媒，溶液中的镍浓度为8ppm。这种状态相当于图4(A)的状态。再有，在本工序前，为了提高旋转涂敷时的a-Si膜304表面的浸润性，也可以用臭氧水(ozone water)等使a-Si304表面稍稍氧化。如果按照全反射荧光X线分析(TRXRF)法来测定这样添加的图4(A)状态的a-Si304表面上的镍浓度，则为4×1012atoms/cm2左右。作为将催化剂元素添加到非晶硅膜中的方法，除了涂敷含有催化剂元素的溶液的方法外，可采用等离子体搀杂法、镀敷法或溅射法等汽相法等。使用溶液的方法，催化剂元素的添加量控制容易，容易进行极微量的添加。
然后，在非活性气氛下、例如氮环境下对其进行第一加热处理。作为此时的加热处理，在520～600℃下进行1～8小时的退火处理。在本实施方式中，作为一例，在580℃下进行1小时的加热处理。在该加热处理中，添加到a-Si膜表面中的镍306扩散到a-Si膜304中，同时引起硅化物化，将硅化物作为核，进行a-Si膜304的结晶化。其结果，如图4(B)所示，将a-Si膜304结晶化，成为结晶硅膜304a。再有，这里通过使用炉的加热处理来进行结晶化，但也可以使用将灯等作为热源的RTA(Rapid Thermal Annealing)装置进行结晶化。这样获得的结晶硅膜304a的晶面取向主要由<111>晶带面构成，其中(110)面取向和(211)面取向占有整体的50％以上的区域。此外，该结晶区域(大致相同的面方位区域)的区域直径为2～10μm。
接着，如图4(C)所示，通过照射激光306，将该结晶硅膜304a再次结晶化，提高其结晶性。作为此时的激光，可以采用XeCl受激准分子激光(波长308nm、脉冲宽度40nsec)。激光照射条件是以照射能量密度为350～500mJ/cm2、例如430mJ/cm2进行照射。光束形状以在基板301表面上成形为150mm×1mm的长条形状，在垂直于长条方向的方向上以0.05mm的步宽度依次进行扫描。即，在结晶硅膜304a的任意一点上，进行共计20次的激光照射。这样，通过固相结晶获得的结晶硅膜304a通过激光照射的熔融固化过程结晶缺陷降低，成为质量更高的结晶硅膜304b。这样获得的结晶硅膜304b的晶面取向维持激光照射前的结晶硅膜304a的状态，但在其表面上存在激光照射的熔融固化过程中产生的隆脊部，其表面平均粗糙度Ra为4～9nm。此外，结晶硅膜304b的表面凹凸的凸部(隆脊部)的倾斜角优选在30°以上、70°以下，在本实施方式中为45°左右。
然后，除去结晶硅膜304b的无用部分，进行元件间分离。通过该工序，如图4(D)所示，形成在后面作为n沟道型TFT和p沟道型TFT的有源区(源-漏区、沟道区)的岛状的结晶硅膜307n和307p。
这里，在n沟道型TDT和p沟道型TFT的有源区的整个面上，以控制阈值电压为目的，也可以按1×1016～5×1017/cm3左右的浓度添加硼(B)作为赋予p型的杂质元素。可以用离子掺杂法实施硼(B)的添加，也可以在对非晶硅膜进行成膜时同时实施添加。
接着，为了覆盖作为上述有源区的结晶硅膜307n、307p，将厚度20～150nm、这里为100nm的氧化硅膜进行成膜，作为栅极绝缘膜308。在氧化硅膜的形成中，这里以TEOS为原料，与氧一起在基板温度为300～450℃下，按照RF等离子体CVD法进行分解、堆积。在栅极绝缘膜308中，作为单层或叠层结构，也可以使用其他的包含硅的绝缘膜。
接着，将导电膜(A)309和导电膜(B)310进行成膜，以便形成栅电极。在本实施方式中，导电层(A)309为10～50nm(优选为20～40nm)，导电层(B)310为200～500nm(优选为250～450nm)就可以。在本实施方式中，导电层(A)309使用30nm厚度的氮化钽(TaN)膜，导电层(B)310使用400nm的钨(W)膜，都用溅射法形成。然后，形成由用于图案化形成栅电极的抗蚀剂构成的掩模311n、311p的状态是图4(E)所示的状态。
接着，进行用于形成各个TFT的栅电极的蚀刻处理。在本实施方式中，作为第一蚀刻条件，使用ICP(Inductively Coupled Plasma：感应耦合型等离子体)蚀刻法，蚀刻气体使用CF4和Cl2及O2，各自的气体流量比为25/25/10(sccm)，在1Pa压力下对线圈式的电极施加500W的RF(13.56MHz)功率，生成等离子体，进行蚀刻。在基板侧(试料台)上也施加150W的RF(13.56MHz)的功率，实质上施加负的自偏置电压。根据该第一蚀刻条件来蚀刻W膜，将导电层(B)313n、313p的端部形成为缓和的锥状。
然后，不除去掩模311n、311p地改变为第二蚀刻条件，蚀刻气体使用CF4和Cl2，各自的气体流量比为30/30(sccm)，在1Pa压力下对线圈式的电极施加500W的RF(13.56MHz)功率，生成等离子体，进行约30秒左右的蚀刻。在基板侧上施加20W的RF(13.56MHz)的功率，实质上施加负的自偏置电压。这样，在将CF4和Cl2混合的第二蚀刻条件下，导电膜(A)TaN膜309被蚀刻。在该蚀刻工序中，TaN膜312n、312p的端部为具有80～90°的侧面倾斜角的状态。这种状态相当于图4(F)的状态。
接着，进行第三蚀刻处理。这里，蚀刻气体使用CF4和Cl2及O2，各自的气体流量比为20/20/20(sccm)，在1Pa压力下对线圈式的电极施加500W的RF(13.56MHz)功率，实质上施加负的自偏置电压。根据第三蚀刻条件，W膜313n、313p按照各向异性被选择性地蚀刻。此时，TaN膜312n、312p未被蚀刻，仅在横方向下蚀刻W膜。其结果，蚀刻后的W膜314n、314p的端部的侧面倾斜角为80～90°。然后，如图5(A)所示，完成W膜/TaN膜的叠层结构中台阶状的栅电极314n/312n、314p/312p。这三个蚀刻处理也可以在蚀刻装置内连续进行。在本实施方式中，通过在ICP蚀刻室内三阶段地改变蚀刻条件，连续进行以上的三阶段的蚀刻处理。
接着，在除去抗蚀剂311n、311p后，如图5(B)所示，通过离子掺杂法，将双层结构中台阶状的栅电极314n/312n和314p/312p作为掩模，在半导体层307n、307p中注入N型杂质(磷)315。在本实施方式中，改变加速电压和剂量量，分两次进行这种磷315的掺杂。作为掺杂气体，使用膦(PH3)，在第一次掺杂中，加速电压为40～80kV、例如60kV，剂量量为1×1015～2×1016cm-2、例如6×1015cm-2。在第二次掺杂中，加速电压为80～100kV、例如90kV，剂量量为5×1012～5×1014cm-2、例如1×1014cm-2。这两次掺杂工序也可以在同一掺杂室内连续进行。
通过第一次掺杂工序，在半导体层307n、307p中，向从栅电极314n/312n和314p/312p露出的区域中注入高浓度的磷，形成高浓度n型杂质区316、319。通过第二次掺杂工序，在半导体层307n、307p中，在没有栅电极的上层导电膜314n、314p的区域中，越过其下层导电膜312n、312p注入磷，注入低浓度的磷，形成低浓度n型杂质区317、320。在第二次掺杂工序时，在存在栅电极的上层导电膜314n、314p的下部区域的半导体层中，上层导电膜314n、314p成为掩模，磷没有送出，未被掺杂。其结果，在n沟道型TFT的半导体层307n中，高浓度磷注入的区域成为后面的源-漏区316，低浓度磷注入的区域成为LDD区317。此外，栅电极的上层导电膜314n被掩模、没有注入磷的区域成为后面的沟道形成区318n。在p沟道型TFT的半导体层307p中，在该阶段，同样成为掺杂磷的状态。在本实施方式中，LDD区317以可重叠在栅电极的下部来形成。这样，可以极大地提高热载流子抗性，可以极大地提高TFT的可靠性。此外，在本实施方式中，先进行用于形成高浓度区的低加速电压、高剂量量的掺杂工序，但也可以先进行用于形成低浓度区的掺杂工序。此外，在本实施方式中，分两次进行掺杂工序，但也可以调整加速电压和剂量量，利用栅电极的下层导电膜的膜厚部分的离子飞程差，在一次掺杂工序中分别形成高浓度区和低浓度区。
接着，如图5(C)所示，设置光致抗蚀剂的掺杂掩模321，以覆盖n沟道型TFT的半导体层307n整体。在该状态下，通过离子掺杂法，将抗蚀剂掩模321和p沟道型TFT的栅电极314p/312p作为掩模，向p沟道型TFT的半导体层307p注入赋予p型的杂质(硼)322。作为掺杂气体，使用乙硼烷(B2H6)，加速电压为60～90kV，例如为75kV，剂量量为5×1015～2×1016cm-2，例如为1×1016cm-2。通过该工序，在后面的p沟道型TFT的岛状半导体层307p中，在从栅电极的下层导电膜TaN312p露出的区域中，高浓度地注入硼322，消除原来添加的n型杂质磷，通过使极性反转(所谓反掺杂：counter doping)成为p型杂质区，后面成为p沟道型TFT的源-漏区323。此外，在仅存在栅电极的下层导电膜(TaN膜)211p的区域下部，TaN膜的膜厚部分掺杂的离子飞程延长，实际掺杂的硼的量与源-漏区323相比为低浓度，成为p沟道型TFT的LDD区324。此外，被栅电极的上层导电膜(W膜)314p覆盖、没有注入硼的区域成为后面p沟道型TFT的沟道形成区318p。而且，在掺杂时，在源-漏区和LDD区中分别改变加速电压，分两次进行也可以。在该工序中，后面的n沟道型TFT的半导体层307n被掩模321全面覆盖，所以完全没有掺杂硼322，可以分别制作后面的n沟道型TFT和p沟道型TFT。
在n型杂质和p型杂质的掺杂时，通过用光致抗蚀剂覆盖不需要这样掺杂的区域，选择性掺杂各个元素，形成n型杂质区和p型杂质区。再有，在本实施方式中，向半导体层添加n型杂质元素，但工序顺序不限于本实施方式，实施者可适当决定。
接着，在除去所述抗蚀剂掩模321后，在非活性环境下、例如氮气氛环境中对其进行第二热处理。在本实施方式中，进行520～600℃范围内的30分钟至8小时左右的加热处理。在该热处理工序中，如图5(D)所示，在后面的n沟道型TFT的半导体层307n和p沟道型TFT的半导体层307p中，在源-漏区中掺杂的磷提高该区域中的对镍的固溶度，通过将沟道区中存在的镍从沟道区318n、318p向LDD区317、324，然后向源-漏区316、323按箭头325所示的方向移动，进行除气工序。
在该除气工序中，首先通过将沟道区318n、318p、LDD区317、324中固溶的镍移动到源-漏区316、323，沟道区中的镍浓度下降，从中析出的Ni硅化物固溶在沟道区中。然后，在其以固溶状态移动到源-漏区316、323时，最终沟道区中的Ni硅化物消失，固溶状态的镍的浓度也降低。其结果，由于在源-漏区中镍移动，所以源-漏区316、323中的镍浓度为1×1019/cm3以上。
此外，在该加热处理工序中，可同时进行n沟道型TFT的源-漏区316、LDD区317中掺杂的n型杂质(磷)、p沟道型TFT的源-漏区323、LDD区324中掺杂的p型杂质(硼)的激活。其结果，n沟道型TFT的源-漏区316的薄膜电阻值为500～800Ω/sq.左右，p沟道型TFT的源-漏区323的薄膜电阻值为1～1.5kΩ/sq.左右。而且，n沟道型TFT的LDD区317的的薄膜电阻值为30～50kΩ/sq.左右，p沟道型TFT的LDD区324的薄膜电阻值为10～20kΩ/sq.左右。
接着，如图5(E)所示，形成层间绝缘膜。按400～1500nm(代表性地为600～1000nm)的厚度形成氮化硅膜、氧化硅膜、或氮氧化硅膜。在本实施方式中，叠层形成膜厚200nm的氮化硅膜326和膜厚700nm的氧化硅膜327，形成双层结构。作为此时的成膜方法，使用等离子体CVD法，氮化硅膜以SiH4和NH3作为原料气体，氧化硅膜以TEOS和O2作为原料，连续形成。当然，作为层间绝缘膜，不限定于此，作为单层或叠层结构，也可以形成其他的包含硅的绝缘膜。
而且，在300～500℃下进行1至几小时的热处理，实施将半导体层进行氢化的工序。该工序是向有源区/栅极绝缘膜的界面供给氢原子，将恶化TFT特性的不对接键(悬空键)结束并进行非活性化的工序。在本实施方式中，在含有约3％氢的氮气氛环境下进行410℃、1小时的热处理。在所述层间绝缘膜(特别是氮化硅膜326)中包含的氢的量充分时，在氮环境气中进行热处理也可获得效果。作为氢化的其他方式，也可以进行等离子体氢化(使用由等离子体激励的氢)。
接着，在层间绝缘膜中形成接触孔，通过金属材料、例如氮化钛和铝的双层膜形成TFT的电极-布线328。氮化钛膜设置为防止铝扩散到半导体层的阻挡膜。最后，进行350℃、1小时的退火，完成图5(K)所示的n沟道型薄膜晶体管(TFT)329和p沟道型薄膜晶体管(TFT)330。而且，根据需要，在栅电极314n和314p上也设置接触孔，通过布线328将需要的电极间连接，此外，以保护TFT的目的，也可以在各个TFT上设置由氮化硅膜等构成的保护膜。
在按照以上实施方式制作的各个TFT的电场效应迁移率在n沟道型TFT时为250～300cm2/Vs、p沟道型TFT时提高到120～150cm2/Vs，阈值电压在N型TFT时为1V左右，在P型TFT时为-1.5V左右，显示出非常良好的特性。而且，完全没有现有例频繁出现的TFT截止动作时的漏泄电流的异常增大，即使重复测定或进行偏置或温度应力的耐久性试验，也几乎没有发现特性恶化。此外，在互补地构成按本实施方式制作的n沟道型TFT和p沟道型TFT的CMOS结构电路中，在形成反相结构或环形振荡器等电路的情况下，与以往的电路相比，可靠性高，显示出稳定的电路特性。
此外，可知在按照本实施方式制作的TFT中，发生上述漏泄电流异常的TFT的产生概率降低至百分之零点零零零几。
(实施方式4)
下面说明本发明的半导体装置及其制造方法的实施方式4。在本实施方式中，说明在玻璃基板上制作互补式地构成n沟道型TFT和p沟道型TFT的CMOS结构电路的工序。
图6和图7是表示本实施方式中说明的TFT制作工序的剖面图，工序按照图6(A)至图6(G)、图7(A)至图7(E)的顺序依次进行。
在图6(A)中，在低碱玻璃基板401的形成TFT的表面上，为了防止来自基板401的杂质扩散，形成氧化硅膜、氮化硅膜或氮氧化硅膜等基底膜。在本实施方式中，将氮化硅膜作为下层的第一基底膜402进行成膜，在其上叠层形成氧化硅膜而叠层形成第二基底膜403。第一基底膜402的氮氧化硅膜的膜厚例如为100nm，作为第二基底膜403的氮氧化硅膜的膜厚，例如为100nm，都用等离子体CVD法连续形成。接着，形成20～100nm、例如50nm厚度的具有非晶结构的硅膜(a-Si膜)404。也可以将基底膜402、403和a-Si膜404两者连续形成。
接着，在a-Si膜404表面上进行催化剂元素(在本实施方式中为镍)406的微量添加。通过在a-Si404上保持溶化了镍的溶液，由旋转器将溶液均匀地延伸在基板401上并进行干燥，来进行这种镍406的微量添加。在本实施方式中，使用醋酸镍作为溶质，使用水作为溶媒，溶液中的镍浓度为8ppm。这种状态相当于图6(A)的状态。如果按照全反射荧光X线分析(TRXRF)法来测定这样添加的图6(A)状态的a-Si404表面上的镍浓度，则为4×1012atoms/cm2左右。
然后，在非活性环境下、例如氮环境气氛下对其进行第一加热处理。作为此时的加热处理，在520～600℃下进行1～8小时的退火处理。在本实施方式中，作为一例，在550℃下进行4小时的加热处理。在该加热处理中，添加在a-Si膜表面中的镍406扩散到a-Si膜404中，同时引起硅化物化，将硅化物作为核，进行a-Si膜304的结晶化。其结果，如图6(B)所示，将a-Si膜404结晶化，成为结晶硅膜404a。这样获得的结晶硅膜404a的晶面取向主要由<111>晶带面构成，其中(110)面取向和(211)面取向占有整体的50％以上的区域。此外，该结晶区域(大致相同的面方位区域)的区域直径为2～10μm。
接着，如图6(C)所示，通过照射激光407，将该结晶硅膜404a再次结晶化，提高其结晶性。作为此时的激光，可以采用XeCl受激准分子激光(波长308nm、脉冲宽度40nsec)。激光照射条件是照射能量密度例如为400mJ/cm2，以150mm×1mm的长条形状成形的光束在垂直于长条方向的方向上以0.05mm的步宽度依次进行扫描。即，在结晶硅膜404a的任意一点上，进行共计20次的激光照射。这样，由固相结晶获得的结晶硅膜404a通过激光照射的熔融固化过程结晶缺陷降低，成为质量更高的结晶硅膜404b。这样获得的结晶硅膜404b的晶面取向维持激光照射前的结晶硅膜404a的状态，但在其表面上存在激光照射的熔融固化过程中产生的隆脊部，其表面平均粗糙度Ra为4～9nm。此外，结晶硅膜404b的表面凹凸的凸部(隆脊部)的倾斜角期望在30°以上、70°以下，在本实施方式中为45°左右。
然后，除去结晶硅膜404b的无用部分，进行元件间分离。通过该工序，如图6(D)所示，形成在后面作为n沟道型TFT和p沟道型TFT的半导体层(源/漏区、沟道区)的岛状的结晶硅膜407n和407p。
这里，在n沟道型TFT和p沟道型TFT的半导体层的整个面上，以控制阈值电压为目的，也可以按1×1016～5×1017/cm3左右的浓度添加硼(B)，作为赋予p型的杂质元素。可以用离子掺杂法实施硼(B)的添加，也可以在对非晶半导体膜进行成膜时同时实施添加。
接着，为了覆盖上述半导体层407n、407p，将厚度20～150nm、这里为100nm的氧化硅膜进行成膜，作为栅极绝缘膜408。接着，将导电膜(A)409和导电膜(B)410进行成膜，以便形成栅电极。在本实施方式中，导电层(A)409使用30nm厚度的氮化钽(TaN)膜，导电层(B)410使用400nm的钨(W)膜，都用溅射法形成。然后，形成用于图案化形成栅电极的由抗蚀剂构成的掩模411n、411p的状态是图6(E)所示的状态。
接着，进行用于形成各个TFT的栅电极等的蚀刻处理。在本实施方式中，也用与上述实施方式3同样的方法，即采用ICP(InductivelyCoupled Plasma：感应耦合型等离子体)蚀刻法，进行三阶段的蚀刻。首先，如图6(F)所示，通过第一蚀刻对W膜进行蚀刻，使导电层(B)413n、413p的端部形成缓慢的锥状，然后在第二蚀刻中对导电膜(A)TaN膜进行蚀刻，使TaN膜412n、412p的端部形成具有80～90°的侧面倾斜角的状态。
接着，进行第三蚀刻处理，根据各向异性选择性地蚀刻W膜413n、413p。此时，TaN膜312n、312p未被蚀刻，仅在横向方向蚀刻W膜，蚀刻后的W膜414n、414p的端部的侧面倾斜角为80～90°。然后，如图6(G)所示，完成W膜/TaN膜的叠层结构中台阶状的栅电极414n/412n、414p/412p。
接着，在除去抗蚀剂411n、411p后，如图7(A)所示，在后面的p沟道型TFT中，设置光致抗蚀剂的掺杂掩模415，以便更大一圈地覆盖栅电极414p/412p，使半导体层307p的外缘部露出。然后，通过离子掺杂法，以两层结构台阶状的栅电极414n/412n和抗蚀剂415作为掩模，向半导体层407n、407p注入N型杂质(磷)416。在本实施方式中，也改变加速电压和剂量量，分两次进行这种磷416的掺杂。掺杂按与实施方式3同样的条件进行，通过第一次掺杂工序，在n沟道型TFT的半导体层407n中，向从栅电极414n/412n露出的区域注入高浓度的磷，形成高浓度n型杂质区417。通过第二掺杂工序，在没有栅电极的上层导电膜414n的区域，越过其下层导电膜412n注入磷，形成低浓度n型杂质区418。在该第二次掺杂工序时，在栅电极的上层导电膜414n存在的下部区域的半导体层中，上层导电膜414n成为掩模，磷未到达，没有掺杂。其结果，在n沟道型TFT的半导体层407n中，高浓度注入磷后的区域417的一部分成为后面的源-漏区，低浓度注入磷后的区域成为LDD区418。此外，栅电极的上层导电膜414n被掩模，没有注入磷的区域成为后面的沟道形成区419n。相反，在p沟道型TFT的半导体层407p中，抗蚀剂掩模415覆盖的区域中没有注入磷，仅从抗蚀剂掩模露出的区域420被注入磷。通过该工序，在p沟道型TFT的半导体层中，高浓度注入磷的区域420在后面成为p沟道型TFT的除气区。此时的区域417、420中的n型杂质元素(磷)的膜中浓度为1×1019～1×1021/cm3。n沟道型TFT的LDD区418中的n型杂质元素(磷)的膜中浓度为1×1017～1×1020/cm3，在这样的范围中具有作为LDD区的功能。
接着，在除去光致抗蚀剂的掩模415后，将栅电极的上层导电膜(W膜)414n、414p作为掩模，除去下层导电膜(TaN膜)412n、412p。使用ICP蚀刻法，蚀刻气体使用CF4和Cl2，各自的气体流量比为30/30(sccm)，在1Pa压力下对线圈式的电极施加500W的RF(13.56MHz)功率，生成等离子体，进行约30秒左右的蚀刻。在基板侧上施加20W的RF(13.56MHz)的功率，实质上施加负的自偏置电压。这样，仅选择性蚀刻从W膜414n、414p露出的区域的TaN膜412n、412p。在该蚀刻工序中，TaN膜421n、421p的端部为具有80～90°的侧面倾斜角的状态。这种状态相当于图7(B)的状态。即，在n沟道型TFT的半导体层407n中，前工序中形成的LDD区418成为存在于栅电极外侧的结构。通过形成这样的结构，可以减小抑制TFT截止动作时的漏泄电流。
接着，如图7(C)所示，在新的n沟道型TFT的半导体层407n中，设置光刻胶的掺杂掩模422，以便大一圈地覆盖前面形成的LDD区418，使半导体层407n的外缘部露出。此时，不在p沟道型TFT半导体层407p的上方设置掩模，使整体露出。在该状态下，通过离子掺杂法，将光刻胶掩模422和后面的p沟道型TFT的栅电极414p/412p作为掩模，向半导体层注入赋予p型的杂质(硼)423。作为掺杂气体，使用异硼烷(B2H6)，加速电压为40～80kV，例如为65kV，剂量量为1×1015～1×1016cm-2，例如为7×1016cm-2。通过该工序，在p沟道型TFT中，高浓度地注入硼的区域具有作为后面n沟道型TFT的除气区426n的功能，前工序中注入了高浓度磷的残留区域具有作为源-漏区424的功能。而且，在p沟道型TFT的半导体层407p中，除了栅电极414p/412p下部的沟道区419p以外，高浓度地注入硼，成为后面p沟道型TFT的源-漏区425。而且，在注入高浓度的磷的区域420中，还注入高浓度的硼，形成p沟道型TFT的除气区426p。此时的区域425和区域426n及426p中的p型杂质元素(硼)的膜中浓度为1.5×1019～3×1021/cm3。通过该工序，n沟道型TFT的除气区426n和p沟道型TFT的除气区426p成为将前工序中的磷416和本工序的硼423共同掺杂的区域。
接着，在除去所述抗蚀剂掩模422后，在非活性环境下、例如氮气氛环境中对其进行热处理。在本实施方式中，通过RTA(RapidThermal Annealing)来进行。在氮气氛环境中，向基板表面喷吹高温氮气，使用瞬间升降温方式的RTA装置。作为具体的处理条件，在保持温度为550～750℃范围内，保持时间30秒～15分钟左右，优选在保持温度600～700℃范围内，保持时间1分钟～10分钟左右。在本实施方式中，在670℃下进行5分钟的RTA处理。作为升温速度和降温速度，都为100℃/分以上较好，在本实施方式中，为200℃/分。在该热处理工序中，在n沟道型TFT的半导体层407n中，在源-漏区的外侧形成的除气区426n高浓度掺杂的磷和硼提高该区域中的相对于镍的固溶度，而且形成相对于镍的偏析场所(site)，在掺杂时产生的结晶缺陷也具有镍的偏析场所功能。而且，通过将沟道区419n、LDD区418和源-漏区424中存在的镍从沟道区向LDD区、源-漏区，然后向除气区426n按图7(D)的箭头427所示的方向移动。仅掺杂了磷的源/漏区424也具有除气效果，但由于掺杂了磷和硼的除气区426n的能力大，所以将镍集中在除气区426n。此外，在p沟道型TFT的半导体层407p中，高浓度掺杂在形成于源-漏区外侧的除气区426p中的磷和硼具有同样的功能，将沟道区419p、源-漏区425中存在的镍同样从沟道区向源-漏区，然后向除气区426p按箭头427所示的方向移动。通过以上工序，进行除气工序。
通过该除气工序，由于镍移动到除气区426n和426p，所以除气区426n、426p中的镍浓度为1×1019/cm3以上。
此外，在该加热处理工序中，可同时进行n沟道型TFT的源-漏区424、LDD区418中掺杂的n型杂质(磷)、p沟道型TFT的源-漏区425中掺杂的p型杂质(磷)的激活。其结果，n沟道型TFT的源-漏区424的薄膜电阻值为400～700Ω/sq.左右，LDD区418的薄膜电阻值为30～60kΩ/sq.。而p沟道型TFT的源-漏区425的薄膜电阻值为0.7～1.0kΩ/sq.左右。通过形成本实施方式的结构，没有p沟道型TFT中的反掺杂，可提高p沟道型TFT的源-漏的低电阻化和掺杂处理能力。
接着，如图7(E)所示，形成层间绝缘膜。叠层形成膜厚200nm的氮化硅膜428和膜厚700nm的氧化硅膜429，形成双层结构。当然，作为层间绝缘膜，不限定于此，作为单层或叠层结构，也可以形成其他的包含硅的绝缘膜。
而且，在300～500℃下进行1小时左右的热处理。由此，从上述层间绝缘膜(特别是氮化硅膜428)向有源区和栅极绝缘膜的界面供给氢原子，将恶化TFT特性的不对接键(悬空键)结束并进行非活性化。
接着，在层间绝缘膜中形成接触孔，通过金属材料、例如氮化钛和铝的双层膜形成TFT的电极-布线430。氮化钛膜设置为防止铝扩散到半导体层的阻挡膜。最后，进行350℃、1小时的退火，完成图7(E)所示的n沟道型薄膜晶体管(TFT)331和p沟道型薄膜晶体管(TFT)332。而且，根据需要，在栅电极421n和421p上也设置接触孔，通过布线430将需要的电极间连接，此外，以保护TFT的目的，也可以在各个TFT上设置由氮化硅膜等构成的保护膜。
在按照以上实施方式制作的TFT的电场效应迁移率显示与实施方式3同样的良好特性。
而且，在本实施方式中，可以将n沟道型TFT的LDD区构成在栅电极的外侧，具有进一步降低截止电流的效果。此外，在n沟道型TFT和p沟道型TFT中，利用各自的源-漏区形成工序，通过同时形成除气区，可以简化制造工序，降低半导体装置的制造成本和提高成品率。
此外，可知在按照本实施方式制作的TFT中，发生上述漏泄电流异常的TFT的产生概率降低至百分之零点零零零几。
(实施方式5)
在本实施方式中，说明使用催化剂元素的结晶方法时，与实施方式3或4不同的结晶方法。在说明上使用图8。图8是表示本实施方式的制作工序的剖面图，制作工序按图8(A)至图8(E)依次进行。
首先，与实施方式1～4同样，在基板(在本实施方式中为玻璃基板)501上，为了防止来自基板的杂质扩散，形成氧化硅膜、氮化硅膜或氮氧化硅膜等基底膜。在本实施方式中，将氮化硅膜进行成膜，作为下层的第一基底膜502，在其上叠层氧化硅膜来形成第二基底膜503。接着，按照与实施方式1～4类似的方法，形成厚度为30～80nm的a-Si膜504。该工序可在不大气开放下连续地形成基底绝缘膜和非晶半导体膜。
接着，将氧化硅膜的掩模绝缘膜505形成至200nm左右的厚度。如图8(A)所示，掩模绝缘膜有用于向半导体膜添加催化剂元素的开口部500。
接着，如图8(B)所示，将包含重量换算下100ppm的催化剂元素(本实施方式中为镍)的水溶液(醋酸镍水溶液)按旋转涂敷法涂敷，形成催化剂元素层506。此时，催化剂元素506在掩模绝缘膜505的开口部500中，选择性接触a-Si膜504，形成催化剂元素添加区。
在本实施方式中，采用按旋转涂敷法添加镍的方法，但也可以是按照镀敷法或溅射法将催化剂元素的薄膜(本实施方式情况下为镍膜)形成在a-Si膜上的方式。
接着，在500～650℃(优选是550～600℃)下进行6～20小时(优选为8～15小时)的加热处理。在本实施方式中，在580℃进行10小时的加热处理。其结果，如图8(C)所示，在催化剂元素添加区500中产生晶核，区域500的a-Si膜首先结晶，成为结晶硅膜504a。进而以结晶区作为起点，在大致平行于基板的方向(箭头507所示的方向)上进行结晶，形成宏观的结晶生长方向一致的结晶硅膜504b。此时，掩模505上存在的镍506被掩模505阻挡，不能到达下层的a-Si膜，仅通过在区域500中导入的镍来进行a-Si膜504的结晶化。此外，横方向的结晶生长没有到达的区域作为非晶区504c保留。但是，根据布局，有时从相邻的开口部向横方向结晶生长的区域碰到一起并产生边界，这种情况下没有非晶区。
在除去用作掩模的氧化硅膜505后，在得到的结晶硅膜上如图8(D)所示照射激光，与实施方式3或4同样，改善结晶性。由此，横方向上结晶生长的区域504b的结晶硅膜成为质量更高的结晶硅膜504d。此时，在结晶硅膜504b的表面上，产生与实施方式3或4同样的表面凹凸。
接着，将横方向结晶生长的区域504d的结晶硅膜蚀刻成规定的形状，形成后面的TFT的半导体层509。
通过将这样的本实施方式所示的结晶方法应用于实施方式1～4的结晶工序，可以实现电流驱动能力强的高性能的TFT。
(实施方式6)
按上述实施方式1～5制作的半导体装置的方框图示于图9。再有，在图9(A)中，表示用于进行模拟驱动的电路结构。本实施方式表示具有源极侧驱动电路60、像素部61和栅极侧驱动电路62的半导体装置。再有，在本说明书中，驱动电路指包含源极侧处理电路和栅极侧驱动电路的总称。
源极侧驱动电路60设有移位寄存器60a、缓冲器60b、采样电路(传输门)60c。栅极侧驱动电路62设有移位寄存器62a、电平转换器(level shifter)62b、缓冲器62c。此外，根据需要，也可以在采样电路和移位寄存器之间设置电平转换器。
在本实施方式中，像素部61由多个像素构成，多个像素的各个像素包含TFT元件。
再有，虽没有图示，但在夹置像素部61下，也可以在栅极侧驱动电路62的相反侧设置栅极侧驱动电路。
在图9(B)中表示用于进行数字驱动的电路结构。本实施方式表示具有源极侧驱动电路63、像素部64和栅极侧驱动电路65的半导体装置。在数字驱动的情况下，如图9(B)所示，也可以设置锁存器(latch)(A)63b、锁存器(B)63c来取代采样电路。源极侧驱动电路63设有移位寄存器63a、锁存器(A)63b、锁存器(B)63c、D/A变换器63d、缓冲器63e。栅极侧驱动电路65设有移位寄存器65a、电平转换器65b、缓冲器65c。此外，如果需要，也可以在锁存器(B)63c和D/A变换器63d之间设置电平转换器电路。
再有，上述结构可按照上述实施方式1～5所示的制造工序来实现。此外，在本实施方式中仅示出像素部和驱动电路的结构，但可用同样的方法形成存储器和微处理器。
(实施方式7)
按照上述实施方式形成的CMOS电路和像素部可用于有源矩阵型液晶显示装置和有机EL显示装置。即，本发明可应用于在显示部中装入这些液晶显示装置和有机EL显示装置的所有电子机器。
作为这样的电子机器，可列举摄象机、数字照相机、投影机(背投型或前投型)、头盔式显示器(目镜型显示器)、个人计算机、携带信息终端(移动式计算机、携带电话或电子书籍等)等。
通过采用本发明，可以形成使用催化剂元素后的具有良好结晶性的结晶性半导体膜，而且可以对催化剂元素充分除气，所以可以提高n沟道型TFT和p沟道型TFT的特性，可以实现可靠性高、电路特性稳定的良好的CMOS驱动电路。此外，即使在截止动作时的漏泄电流有问题的像素中的开关TFT、模拟开关部的采样电路的TFT等中，也可以充分抑制因催化剂元素的偏析而产生的漏泄电流。其结果，可进行没有显示不匀的良好显示。由于是没有不匀的良好显示，所以可以降低无用的消耗电力，而不需要使用不必要的光源，可以实现消耗电力低的电子机器(携带电话、携带书籍、显示器)。
如以上那样，本发明的应用范围极其广泛，可应用于所有领域的电子机器。此外，上述实施方式7的电子机器可使用将上述实施方式1～6组合制作的显示装置来实现。
以上，具体说明了本发明的实施方式，但本发明不限于上述实施方式，可根据本发明的技术思想进行各种变形。
例如，作为半导体膜，除了上述实施方式中表示的单纯的硅膜以外，也可以使用锗和硅的混合膜(硅-锗膜)或单纯的锗膜。
将半导体膜熔融固化的结晶化或再结晶化的工序也可使用激光以外的强光或能量束，除了脉冲激光以外，也可以使用固体YAG激光或Ar气体激光等连续振荡激光。此外，作为照射条件，也可以参照上述实施方式，由实施者灵活设定。
此外，关于栅电极的结构，也可以使用三层以上的叠层结构，其蚀刻工序除了上述的RIE法或ICP蚀刻方法以外，即使是普通的等离子体蚀刻法，但也可根据条件适当采用。关于蚀刻条件，不限于上述实施方式的条件，实施者可适当设定。
通过使用本发明，在将表面上带有凸部的结晶性半导体膜用作半导体层的半导体装置中，可以实现没有TFT截止动作时的异常的漏泄电流增大现象，截止特性稳定，可靠性高的半导体装置。此外，不必担心半导体层的表面凹凸，可以设定用于结晶的激光照射条件，不仅可增大激光照射条件的范围，进行稳定处理，而且可以调整仅针对TFT的导通特性的条件，获得质量高的结晶性半导体膜，实现高性能的半导体装置。此外，不需要如现有方法那样必须进行用于降低半导体层的表面凹凸的附加工序，所以在其制造工序中可以极大地提高良品率，同时可以降低半导体装置的制造成本。
对于使用催化剂元素的结晶化的半导体层，也可以抑制在半导体层表面的凸部容易残留的催化剂元素对TFT特性的不良影响，可以进一步抑制漏泄电流的产生，并且可以提高可靠性，可以实现特性偏差小、特性稳定的高性能半导体元件。
因此，通过使用本发明，可以实现高性能半导体元件，而且可用简便的制造工序获得集成度高的高性能半导体装置。特别是在液晶显示装置中，可同时满足有源矩阵基板所要求的像素开关TFT的开关特性的提高、构成周边驱动电路的TFT所要求的高性能化-高集成化，在同一基板上构成有源矩阵部和周边驱动电路部的单片驱动型(driver-monolithic)有源矩阵基板中，可进行模块的小型化、高性能化、低成本化。
本发明可应用于有源矩阵型的液晶显示装置、有机EL显示装置、密封型图像传感器、三维IC等。

Claims (49)

1.一种半导体装置，配有薄膜晶体管，该晶体管具有：含有沟道区、源区和漏区的半导体层；设置在所述半导体层上的栅极绝缘膜；以及控制所述沟道区的导电性的栅电极；其中：
所述半导体层的表面有凸部，所述栅电极的侧面相对于栅极绝缘膜的表面的倾斜角大于所述半导体层的所述凸部的倾斜角，该半导体层的凸部倾斜角是以半导体层剖面中半导体层的表面作为基准线，相对于凸部顶点的高度，在其一半高度的点引出连接线，按该连接线与基准线交叉的角度定义的值，
所述栅电极的剖面具有近似梯形的形状，
所述半导体层是结晶性的。
2.如权利要求1所述的半导体装置，其中，所述半导体层的表面有多个凸部，所述栅电极的侧面的倾斜角大于所述半导体层的所述多个凸部的各自的倾斜角。
3.如权利要求1或权利要求2所述的半导体装置，其中，所述栅电极的侧面的倾斜角在75°以上、90°以下。
4.如权利要求1或权利要求2所述的半导体装置，其中，所述半导体层的所述凸部的倾斜角在30°以上、70°以下。
5.如权利要求1或权利要求2所述的半导体装置，其中，所述凸部的平均高度在8nm以上、60nm以下。
6.如权利要求1或权利要求2所述的半导体装置，其中，所述半导体层表面的平均表面粗糙度在4nm以上、30nm以下。
7.如权利要求1或权利要求2所述的半导体装置，其中，所述半导体层由结晶性半导体膜构成，所述凸部存在于所述半导体层中包含的晶粒的边界上。
8.如权利要求1或权利要求2所述的半导体装置，其中，所述半导体层是通过熔融固化形成的结晶性半导体层，所述凸部通过所述熔融固化形成。
9.如权利要求1或权利要求2所述的半导体装置，其中，所述半导体层的至少一部分包含促进非晶半导体膜的结晶化的催化剂元素。
10.如权利要求1或权利要求2所述的半导体装置，其中，所述半导体层是由以在结晶的<111>晶带面取向的区域为主构成的结晶性半导体膜。
11.如权利要求1或权利要求2所述的半导体装置，其中，在所述半导体层的沟道区与源区或漏区的接合部中，配有低浓度杂质区。
12.一种半导体装置，配有薄膜晶体管，该晶体管具有：含有沟道区、源区和漏区的半导体层；设置在所述半导体层上的栅极绝缘膜；以及控制所述沟道区的导电性的栅电极；其中：
所述半导体层有凸部，所述栅电极具有设置于所述栅极绝缘膜上的第一导电膜、以及设置于所述第一导电膜上的第二导电膜，第一导电膜的宽度宽于第二导电膜的宽度，所述第一和第二导电膜分别构成所述第一和第二台阶部，所述第一及第二台阶部的各自侧面相对于栅极绝缘膜的表面的倾斜角大于所述半导体层的所述凸部的倾斜角，该半导体层的凸部倾斜角是以半导体层剖面中半导体层的表面作为基准线，相对于凸部顶点的高度，在其一半高度的点引出连接线，按该连接线与基准线交叉的角度定义的值，
所述半导体层是结晶性的。
13.如权利要求12所述的半导体装置，其中，所述栅电极位于所述沟道区的上方，所述栅电极中仅所述第一导电膜存在于低浓度杂质区中。
14.如权利要求12所述的半导体装置，其中，所述半导体层的表面有多个凸部，所述栅电极的所述第一和第二台阶部的各自侧面的倾斜角大于所述半导体层的所述多个凸部的各自的倾斜角。
15.如权利要求12或权利要求14所述的半导体装置，其中，所述栅电极的侧面的倾斜角在75°以上、90°以下。
16.如权利要求12或权利要求14的半导体装置，其中，所述半导体层的所述凸部的倾斜角在30°以上、70°以下。
17.如权利要求12或权利要求14所述的半导体装置，其中，所述凸部的平均高度在8nm以上、60nm以下。
18.如权利要求12或权利要求14所述的半导体装置，其中，所述半导体层表面的平均表面粗糙度在4nm以上、30nm以下。
19.如权利要求12或权利要求14所述的半导体装置，其中，所述半导体层由结晶性半导体膜构成，所述凸部存在于所述半导体层中包含的晶粒的边界上。
20.如权利要求19所述的半导体装置，其中，所述晶粒的边界是成为三个以上的结晶粒的边界的三重点以上的点。
21.如权利要求19所述的半导体装置，其中，所述半导体层中包含的所述晶粒的粒径在100nm以上、1000nm以下。
22.如权利要求20所述的半导体装置，其中，所述半导体层中包含的所述晶粒的粒径在100nm以上、1000nm以下。
23.如权利要求19所述的半导体装置，其中，所述晶粒的边界可通过壁画蚀刻法蚀刻而明显化。
24.如权利要求12或权利要求14所述的半导体装置，其中，所述半导体层是通过熔融固化形成的结晶性半导体层，所述凸部通过所述熔融固化形成。
25.如权利要求12或权利要求14所述的半导体装置，其中，所述半导体层的至少一部分包含促进非晶半导体膜的结晶化的催化剂元素。
26.如权利要求25所述的半导体装置，其中，所述催化剂元素是从镍(Ni)、铁(Fe)、钴(Co)、锡(Sn)、铅(Pb)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Cu)、金(Au)中选择的一种或多种元素。
27.如权利要求12或权利要求14所述的半导体装置，其中，所述半导体层是由以在结晶的<111>晶带面取向的区域为主构成的结晶性半导体膜。
28.如权利要求27所述的半导体装置，其中，所述<111>晶带面取向的区域中的50％以上是(110)面取向或(211)面取向的区域。
29.如权利要求28所述的半导体装置，其中，所述半导体层的结晶区域的区域直径为2～10μm。
30.如权利要求12或权利要求14所述的半导体装置，其中，在所述半导体层的沟道区与源区或漏区的接合部中，配有低浓度杂质区。
31.如权利要求12所述的半导体装置，所述栅电极的所述第一台阶部存在于低浓度杂质区中。
32.一种半导体装置的制造方法，包括：
(a)制备半导体膜的工序；
(b)通过熔融固化所述半导体膜，获得表面上带有凸部的结晶性半导体层的工序；
(c)在所述结晶性半导体层上形成栅极绝缘膜的工序；
(d)在所述栅极绝缘膜上堆积导电膜的工序；以及
(e)在图案化所述导电膜，形成控制所述沟道区的导电性的栅电极的工序，形成所述栅电极的侧面相对于栅极绝缘膜的表面的倾斜角大于所述结晶性半导体层表面的所述凸部的倾斜角的栅电极的工序，该半导体层表面的凸部倾斜角是以半导体层剖面中半导体层的表面作为基准线，相对于凸部顶点的高度，在其一半高度的点引出连接线，按该连接线与基准线交叉的角度定义的值。
33.如权利要求32所述的半导体装置的制造方法，其中，所述半导体膜是非晶半导体膜。
34.如权利要求32所述的半导体装置的制造方法，其中，所述工序(a)是通过对至少在一部分添加了促进结晶化的催化剂元素的非晶半导体膜实施第一加热处理，使所述非晶半导体膜的至少一部分结晶化，制备包含结晶区的半导体膜的工序，所述工序(b)是将包含所述结晶区的半导体膜熔融固化，获得包含表面上带有凸部的结晶区域的半导体膜的工序。
35.如权利要求32至34任何一项所述的半导体装置的制造方法，其中，所述工序(d)包括：
(d-1)在所述栅极绝缘膜上堆积第一导电膜的工序；以及
(d-2)在所述第一导电膜上堆积第二导电膜的工序。
36.如权利要求35所述的半导体装置的制造方法，其中，所述工序(e)包括：
(e-1)对第二导电膜进行蚀刻加工，使其具有第一侧面的倾斜角的第一工序；
(e-2)对第一导电膜进行蚀刻加工，使其具有第二侧面的倾斜角的第二工序；以及
(e-3)将为了具有第一侧面的倾斜角而已蚀刻加工过的第二导电膜再次选择性蚀刻加工，以具有侧面的倾斜角大于第一侧面的倾斜角的第三侧面的倾斜角的方式而蚀刻加工的第三工序；
所述第二侧面的倾斜角和所述第三侧面的倾斜角分别大于所述结晶性半导体层的表面的所述凸部的倾斜角。
37.如权利要求36所述的半导体装置的制造方法，其中，在所述工序(e)中，所述工序(e-1)、所述工序(e-2)和所述工序(e-3)在蚀刻装置内连续地进行。
38.如权利要求36或权利要求37所述的半导体装置的制造方法，其中，在所述工序(e)中，在所述工序(e-2)和所述工序(e-3)之间，进行将所述蚀刻加工过的第二导电膜和所述蚀刻加工过的第一导电膜作为掩模，在所述结晶性半导体层的一部分中掺杂赋予n型或p型的杂质元素的工序。
39.如权利要求35所述的半导体装置的制造方法，其中，在所述工序(e)后，还包括将所述栅电极作为掩模，在所述岛状半导体层的一部分中掺杂赋予n型或p型的杂质元素的工序(f)。
40.如权利要求39所述的半导体装置的制造方法，其中，所述工序(f)包括将所述栅电极的第二导电膜作为掩模，越过第一导电膜，进行所述掺杂的工序(f-1)。
41.如权利要求40所述的半导体装置的制造方法，其中，所述工序(f)包括：
(f-1a)将所述栅电极的第二导电膜作为掩模，越过第一导电膜，低浓度掺杂赋予所述n型或p型的杂质元素的工序；以及
(f-2)将所述栅电极的第一导电膜作为掩模，高浓度掺杂赋予所述n型或p型的杂质元素的工序。
42.如权利要求41所述的半导体装置的制造方法，其中，同时执行所述工序(f-1a)和所述工序(f-2)，所述工序(f-1a)的所述低浓度和所述工序(f-2)的所述高浓度分别由所述第一导电膜的膜厚和所述第二导电膜的膜厚的合计、以及所述第一导电膜的膜厚来控制。
43.如权利要求35所述的半导体装置的制造方法，其中，在所述工序(f)之后，进行将所述栅电极的第二导电膜作为掩模，蚀刻除去露出的区域的第一导电膜的工序。
44.如权利要求32所述的半导体装置的制造方法，其中，所述工序(e)利用感应耦合型等离子体蚀刻法进行。
45.如权利要求32所述的半导体装置的制造方法，其中，所述工序(e)利用反应性离子蚀刻法进行。
46.如权利要求36所述的半导体装置的制造方法，其中，所述工序(b)包含向所述半导体膜照射激光的工序。
47.如权利要求46所述的半导体装置的制造方法，其中，照射所述激光的工序通过对所述半导体膜的任意一点多次连续照射脉冲激光来进行。
48.如权利要求34所述的半导体装置的制造方法，其中，作为所述催化剂元素，使用从镍(Ni)、铁(Fe)、钴(Co)、锡(Sn)、铅(Pb)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Cu)、金(Au)中选择的一种或多种元素。
49.一种电子机器，配有权利要求1或12所述的半导体装置，其特征在于，配有使用所述半导体装置执行显示动作的显示部件。
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