CN1417859A - 半导体器件 - Google Patents

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Abstract

在具有其中由不同材料制成的层或包括各个形成图形的层构成多个层的结构的半导体器件中，目的是为了提供一种方法，其中在不进行CMP法的抛光处理或淀积SOG膜的整平工艺的情况下，可实现平滑表面，不选择基片材料，并且整平技术很简单和容易。在其中形成多个不同层的半导体器件中，在不对形成在绝缘膜和布线(电极)或半导体层上的绝缘膜进行CMP法的抛光处理或淀积SOG膜的整平工艺的情况下，按照以下方式可实现平滑表面，其中孔部分形成在绝缘膜中，布线(电极)或半导体层形成在孔部分中。

Description

半导体器件
1、发明的领域
本发明涉及一种用于半导体器件的形成方法中的整平并且不用特殊装置的整平技术，其中半导体器件具有包括不同层的多层结构。
本说明书中，半导体器件具有包括不同层的多层结构，并含有晶体管、特别是场效应型晶体管、典型为MOS(金属氧化物半导体)晶体管和薄膜晶体管(TFT)，采用电容的器件，包含提供有上述器件的电路的设备，以及在系统中包含该设备的电子装置。
2、相关技术的说明
近年来，对于包含半导体器件的电子装置如视频摄像机、数字摄像机、投影仪、个人计算机、便携式计算机、和电子笔记本减小尺寸、减轻重量和降低成本的需求日益增长。对于用户来说，即使电子装置减小尺寸和减轻重量，通常也需要具有较好的性能，并且在电子装置中也正需要较好的性能。电子装置的功能和性能取决于构成电子装置的系统的LSI的特性和电子装置的显示部分中的显示装置的特性。相应地，正在积极地进行关于半导体器件和明亮显示器以及微型显示器的微型化和集成度的研究和发展。通过提高微型化和集成的程度，更多的功能可以安装在一个芯片上，这就容许实现满意的电子装置的减小尺寸、减轻重量和降低成本的需求，并且在显示装置中，通过增加像素数量可实现更精细的图像显示。
正在进行关于集成方面的技术发展，以便实现芯片上系统或面板上系统，在该芯片上系统中，构成系统的器件如MPU、存储器和I/O接口整体地安装在一个芯片上，并且高速度、高可靠性和低电功率消耗满意；在面板上系统中，系统(功能电路)形成(安装)在与面板相同的基板上。
无需太多说明，利用还原投影曝光的处理技术和刻蚀技术决定进行集成的微型化和半导体器件的微型化的水平。尽管有还原投影对准器本身性能的问题，也需要考虑被投影曝光处理的基片表面。
例如，在由包括有各种材料和成形图形的多个层的多层形成的半导体器件中，在不进行整平处理的情况下，如图1A所示，当第二层2形成在第一层1上和第三层3形成在第二层2上时，形成在第一层1和第二层2之间具有隆起的阶梯反射差的结构。利用相同方式，在第三层3上形成第四层4和在第四层4上形成第五层5，增加了最终的阶梯6。
特别是，尽管包括导电膜的布线趋于减小线宽，这用于增加集成度，由于线宽的减小增加了布线的电阻，因此通过增加布线的膜厚来控制布线电阻的增加。因而，阶梯(半导体器件中的凸部和凹部之间的评估)增加了。
当采用微型化处理技术处理在其表面上具有不平坦形状的半导体器件时，由于投影的聚焦作用被半导体器件的粗糙表面弯曲，因此不能进行根据设计的处理。当淀积具有粗糙表面的膜时，存在的问题是产生不连接，这是因为某些淀积材料具有不良的覆盖性。由于随着待处理尺寸的最小化而使曝光处理情况下的聚焦余量减少了，因此可想而知需要形成在聚焦余量内存在凸凹阶梯的表面。
为了整平半导体器件的表面，已经想到了以下技术：第五层5a形成有剩余膜厚，并利用如图1B中所示的CMP(化学机械抛光)法或如图1C中所示的通过淀积SOG膜8的整平方法抛光受第四层影响的成形凸部7。
在液晶显示装置中，也存在由布线形成的层间绝缘层的粗糙表面导致定向膜的不规则研磨的问题，由不规则研磨破坏液晶的排列，这导致显示质量降低。在液晶显示装置中，通过采用在液态下施加和加热的有机绝缘膜，有机绝缘膜淀积得较厚以形成平坦表面。
在为了增加集成度而使布线为多层的半导体器件中，按照形成在不同层中的布线和栅极通过层间绝缘材料互相靠近的方式产生寄生电容，这导致工作速度降低的问题。因而，趋于形成较厚的层间绝缘材料。
然而，存在形成凹坑的问题，即抛光速度被形成在要抛光层下面的层中的图形密度局部改变，还存在由于在抛光处理中产生的抛光废料和废物(抛光)溶液引起的基片污染问题。在CMP方法中还有布线表面被过量抛光损坏以致降低可靠性的问题。而且在CMP方法中有能被抛光的材料和不能被抛光的材料，CMP方法不能总是适用于制造所有半导体器件。
尽管可以想到作为与上述图形密度有关的问题的解决方案，为了消除图形密度的差值而提供虚拟图形，通过形成虚拟图形而减少了设计灵活性，并且还存在减小了显示装置中的开口面积比的问题。
CMP方法的抛光技术可以适用于形成在具有平坦度的硅晶片和石英基片上的半导体器件上，但是存在的问题是CMP方法难以适用于形成在其表面上具有波纹的大玻璃基片上和柔性塑料基片上的半导体器件。
采用SOG膜的平面化技术存在下述问题。SOG膜是通过以下步骤形成的：通过旋涂器在晶片表面上涂敷分散在溶剂中的用于绝缘膜的材料，之后热处理。虽然由于涂敷膜因表面张力而在凹部中形成得很薄和在凸部中形成得很厚而使SOG膜用作平面化，但是由于高吸水性而使涂敷膜引起金属布线腐蚀，这导致可靠性降低。为此，为了形成用于保护金属布线的膜或用于防止吸收潮气的保护膜，需要附加的工艺，结果导致工艺增加的问题。在SOG膜的特性中，存在如高渗水性、容易退化和容易破裂等问题。
还有一个问题是，整平处理需要很多处理步骤，因此在膜材料涂敷成等于氧化硅膜之后加热SOG膜，而且，刻蚀不需要区域中的膜以去掉它们并形成保护层，在该工艺期间该膜吸收潮气。
还有一个问题是，很难在相同状态下整平每单位面积元件数量很多的区域(例如电路靠的很近的区域，如驱动电路和功能电路)和每单位面积元件数量很少的区域(例如象像素元件的区域，其中开口面积很大以延展透射光的面积)。
在显示装置中存在的问题是，当层间绝缘膜的种类不同时，折射率改变，并且在要入射到TFT的半导体层上的界面处光被散射到不希望的方向，这导致光漏电流。
在布线为多层以增加集成度的情况下，存在的问题是，为了减少形成在不同层中的布线之间的寄生电容而形成厚厚的层间绝缘膜时，要花费很长时间制造导电接触孔，而且由于形成的接触孔具有大尺寸比，因此通过在形成布线时常用的溅射淀积法不能实现充分的覆盖性，这导致不能在接触孔底表面中形成布线，因而由于布线不连接而导致接触孔的可靠性降低。
鉴于上述问题，本发明的目的是提供一种很容易的整平方法，不需要用CMO法的抛光处理、用SOG膜淀积的整平处理和选择由多层形成的半导体器件中的基片材料，其中多层包括具有各种材料和形成图形的多个层。本发明的另一目的是提供一种新的整平方法，其中用于减少在不同层的布线之间产生的寄生电容的厚层间绝缘膜与用于增加接触孔的可靠性所需要的薄层间绝缘膜相一致。
发明的概述
在其多层结构具有不同层的半导体器件中，本发明不用进行CMP方法的抛光处理就可以整平绝缘层和布线(电极)或形成在半导体层上的绝缘膜的表面或利用以下方式淀积SOG膜，其中孔部分形成在绝缘膜中，并且布线(电极)或半导体层形成在孔部分中。
本发明可适用于其中存在半导体器件的阶梯的一部分层或所有层的整平处理。例如，在包括具有半导体层、栅绝缘膜和栅极的晶体管、电连接每个晶体管的布线和使晶体管与布线绝缘的层间绝缘膜的半导体器件中，本发明可适用于通过形成半导体层、栅极和布线产生的一部分阶梯或所有阶梯的整平处理。
通过应用本发明，在不延迟寄生电容的情况下，通过以下方式提高了接触孔的可靠性，其中只在形成接触孔的位置使层间绝缘膜的膜厚变薄以减小接触孔的尺寸比，并且在不形成接触孔的区域膜厚保持不变。
本发明包括具有孔部分的第一绝缘膜、形成在孔部分中的半导体层、和涂敷在第一绝缘层和半导体层上的第二绝缘层。
本发明包括具有孔部分的第一绝缘膜、形成在孔部分中的电极、和涂敷在第一绝缘层和半导体层上的第二绝缘层。
本发明包括具有孔部分的绝缘膜和从孔部分的底表面到绝缘膜的孔部分外面的表面连续形成的布线。
本发明包括具有孔部分的绝缘膜、从孔部分的底表面到绝缘膜的孔部分外面的表面连续形成的布线以及涂敷在第一绝缘层和导电布线上的第二绝缘层，其中在第二绝缘层中，在表面上要形成布线的位置形成到达导电布线的接触孔。
本发明包括具有第一孔部分的第一绝缘膜、从第一孔部分的底表面到第一绝缘膜的孔部分外面的表面连续形成的布线、以及涂敷在第一绝缘层和布线上并具有第二孔部分的第二绝缘膜，其中至少一部分第二孔部分形成在表面上的形成布线的位置的上部，在对应第二孔部分的底表面的位置的位置上形成到达导电布线的接触孔。
本发明包括具有第一孔部分和与第一孔部分相邻的第二孔部分的绝缘膜以及从第一孔部分的底表面经过第一孔部分和第二孔部分之间的绝缘膜的表面到第二孔部分底表面连续形成的布线。
本发明包括具有第一孔部分和与第一孔部分相邻的第二孔部分的第一绝缘膜、从第一孔部分的底表面经过第一孔部分和第二孔部分之间的第一绝缘膜的表面到第二孔部分底表面连续形成的布线、和涂敷在第一绝缘层和布线上的第二绝缘膜，其中在第二绝缘膜中，在第一孔部分和第二孔部分之间的第二绝缘膜的表面上形成布线的位置上形成达到布线的接触孔。
本发明包括具有第一孔部分和与第一孔部分相邻的第二孔部分的第一绝缘膜、从第一孔部分的底表面经过第一孔部分和第二孔部分之间的绝缘膜的表面到第二孔部分底表面连续形成的布线、和涂敷在第一绝缘层和布线上并具有第三孔部分的第二绝缘膜，其中至少一部分第三孔部分形成在第一孔部分和第二孔部分之间的第一绝缘膜的表面上的形成布线的位置的上部，并且在对应第二孔部分的底表面的位置的位置上形成达到导电布线的接触孔。
本发明包括具有孔部分的绝缘膜以及在孔部分内部和留下岛形的绝缘膜的上部上连续形成的布线，其中绝缘膜形成有在孔部分内的留下岛形的绝缘膜。
本发明包括具有孔部分并形成有在孔部分内留下岛形的绝缘膜的绝缘膜、在孔部分内部和留下岛形的绝缘膜的上部上连续形成的布线、以及涂敷在第一绝缘膜和导电层上的第二绝缘膜，其中在第二绝缘膜中，在形成留下为岛形的绝缘膜的位置上形成到达布线的接触孔。
本发明包括具有孔部分并形成有在孔部分内留下为岛形的绝缘膜的绝缘膜、在第一孔部分内部和留下岛形的绝缘膜的上部上连续形成的布线、以及涂敷在第一绝缘膜和布线上并具有第二孔部分的第二绝缘膜，其中至少一部分第二孔部分形成在第一孔部分和第二孔部分之间的第一绝缘膜的表面上的形成布线的位置的上部，并且在对应第二孔部分的底表面的位置的位置上形成到达布线的接触孔。
在本发明，孔部分的深度值等于导电布线的厚度值。
本发明包括具有孔部分的绝缘膜、有源层、形成得覆盖有源层的栅绝缘膜、形成在有源层和栅绝缘膜上部的栅极，其中有源层、栅绝缘膜和一部分栅极或全部栅极形成在绝缘膜的孔部分中。孔部分的深度值不低于有源层的厚度值并且不大于有源层的厚度、栅绝缘膜层的厚度和栅极厚度的和。为形成有源层源区和漏区，通过栅绝缘膜和提供在形成在栅绝缘膜上部的绝缘膜中的接触孔连接中间导电布线。中间导电布线的厚度等于栅极厚度。
附图的简要说明
图1A-1C表示常规例子；
图2A-2E表示本发明的实施例；
图3A-3E表示本发明的实施例；
图4A-4C表示实施本发明的例子；
图5A和5B表示实施本发明的例子；
图6表示实施本发明的例子；
图7A-7G表示实施本发明的例子；
图8A-8E表示实施本发明的例子；
图9A-9C表示本发明的例子；
图10表示实施本发明的例子；
图11A-11D表示实施本发明的例子；
图12A-12D表示实施本发明的例子；
图13A-13G表示实施本发明的例子；
图14A-14F表示电子装置的例子；
图15A-15D表示电子装置的例子；
图16A-16C表示电子装置的例子；
图17A和17B表示实施本发明的例子；
图18A-18C表示实施本发明的例子。
发明的详细说明
本发明适用于其中在半导体器件中形成阶梯的所有层或一部分层。
在本说明书中，为形成孔部分而应该介绍通过刻蚀在(绝缘)膜的选择区域中形成凹陷，并且还介绍了在(绝缘)膜的深度方向刻蚀膜厚的深度时，在膜厚(在比该膜厚浅的位置)中间停止刻蚀。
在本说明书中，为形成接触孔，应说明去掉层间绝缘层以形成到达半导体层的孔和形成用于连接形成在不同层中的布线的孔，以便形成电连接每个TFT的导电布线。
在本说明书中，导电布线、电极或半导体层的膜厚对应孔部分的深度，表明孔部分的膜厚和深度之间的误差范围处于形成膜的膜厚的面内分布的可比范围内。
最佳实施例的说明
[实施方式]
下面参照图2A-2E和3A-3E介绍利用本发明形成半导体器件(TFT)的方法。
在基片10上形成下绝缘膜11。绝缘基片如玻璃基片、石英基片和晶体玻璃、陶瓷基片、不锈钢基片、金属基片如钽、钨和钼、半导体基片和塑料基片如聚酰亚胺、丙烯酸类塑料(acryl)、聚对苯二甲酸乙二醇酯、聚碳酸酯、聚烯丙基类物质(polyallylate)、和聚醚砜可用作基片。考虑到需要的透明度和最大处理温度，优选的基片可以选自上述基片。
下绝缘膜11可以由绝缘膜如氧化硅膜、氮化硅膜、和氮氧化硅膜形成，并且厚度为10-650nm(优选为50-600nm)(图2A)。
孔部分12形成在下绝缘膜11中，然后形成半导体膜13。当利用由不同材料制成的层、特别是由具有对某种刻蚀剂的高刻蚀选择率的膜形成的层形成下绝缘膜时，在形成作为第一层的氮化硅膜11a和作为第二层的氧化硅膜11b时，第一层的下绝缘膜用作刻蚀停止层，并且孔部分可形成有高可控性。
还可以通过刻蚀剂的浓度和刻蚀的处理时间而不是通过提供作为刻蚀停止层的下绝缘膜来进行孔部分的成形控制。硅和主要含有硅的半导体膜(例如SixGe1-x膜：0＜X＜1)可用作半导体膜13。在本实施例中，淀积非晶硅膜13(图2B)。在孔部分12中，在非晶硅膜13上形成由光刻胶制成的掩模14，以便形成所希望的形状(图2C)并刻蚀形成半导体层15。可以在刻蚀处理之前或之后进行半导体膜的结晶处理。公知的结晶处理(激光结晶法或加热结晶法)或其中添加催化剂以进行热处理的结晶方法可用作结晶方法。到该步骤为止，下绝缘膜11b的高度约等于半导体层15的高度。关于用于形成孔部分的刻蚀剂，尽管在本例中采用了湿刻蚀，但是在没有问题的情况下可以采用干刻蚀。
然后，形成栅绝缘膜16。栅绝缘膜16是采用低压CVD法、等离子体CVD法或溅射法由包含硅并具有20-150nm厚度的绝缘膜形成的。在氧化硅用作栅绝缘膜的情况下，利用等离子体CVD法，TEOS(原硅酸四乙酯)和O2混合，反应压力设定为40Pa，基片温度设定为300-400℃，并且等离子体在高频(13.56MHz)功率密度0.5-0.8W/cm2下放电以形成膜。之后，对形成的氧化硅膜在400-500℃进行热处理，由此获得作为栅绝缘膜的命良好特性。由于下绝缘膜11b的高度约等于半导体层15的高度，因此在不采用整平处理如利用CMP法的抛光处理的情况下，栅绝缘膜16的表面基本上是平坦的。
在栅绝缘膜16上形成栅极17。栅极17可以由选自Ta、W、Ti、Mo、Cu、Cr和Nd的元素或主要含有上述元素的合金材料或化合物材料构成。也可以采用以掺杂杂质元素如磷的晶体硅膜为代表的半导体膜。而且，可采用由Ag、Pd和Cu构成的合金材料。除了单层结构以外，也可以采用导电膜的多层结构。然而，在利用这些材料形成栅极时，主要采用能承受后来的热处理的材料。
利用栅极17作掩模，将杂质元素掺杂到半导体层15a和15b中。在掺杂杂质元素的区域中掺杂高浓度的杂质元素，以便后来成为源区或漏区。赋予n型的杂质元素(通常为磷)可以掺杂到形成n沟道型TFT的区域中，而赋予p型的杂质元素(通常为硼)可以掺杂到形成p沟道型TFT的区域中。如果需要的话，可以形成其中含有低浓度杂质元素的LDD(轻掺杂漏)区。
然后，形成第一层间绝缘膜18。第一层间绝缘膜18是利用等离子体CVD法、低压CVD法、常压CVD法或溅射法由厚度为10-200nm并包括硅的绝缘膜形成，如SiON、SiNO、SiO和SiN(图2E)。
形成第二层间绝缘膜19。第二层间绝缘膜(A)19是利用等离子体CVD法、低压CVD法、常压CVD法或溅射法由厚度为500-800nm并包括硅的绝缘膜形成，如SiON、SiNO、SiO和SiN(图3A)。
在第二层间绝缘膜(A)19中形成孔部分20，后来要在其中形成电连接每个TFT的导电布线。在第一层间绝缘膜18和第二层间绝缘膜19是利用具有对于某种刻蚀剂的高刻蚀选择率的材料(例如，第一层间绝缘膜：SiN膜，第二层间绝缘膜：SiO膜)形成的情况下，由于第一层间绝缘膜18可用作刻蚀停止层，因此在形成孔部分20时很容易进行深度方向的控制。在第一层间绝缘膜与第二层间绝缘膜没有区别的情况下，可形成相同的膜以便通过刻蚀剂的浓度或刻蚀时间来控制孔部分的形成。在孔部分20的底表面上形成到达半导体层的接触孔(图3B)。
淀积厚度为300-500nm的导电材料，如Al、Ti、Mo和W或含有这些元素的材料，形成掩模21a-21d(图3C)，通过刻蚀不需要区域中的导电膜，形成电连接每个TFT的导电布线22a-22d(图3D)。
形成第二层间绝缘膜(B)23。第二层间绝缘膜(B)23也可以利用等离子体CVD法、TEOS-CVD法或溅射法由厚度为200-500nm并包括硅的绝缘膜形成，如SiON、SiNO、SiO和SiN。第一层间绝缘膜18、第二层间绝缘膜(A)19和第二层间绝缘膜(B)23是由相同种类的无机绝缘膜形成的(图3E)。
整平处理的目的是为了在容限水平内控制表面凸凹度。相应地，在由于省略整平处理产生的凸凹部处于容限水平内的情况下，可以省略整平处理。在整平处理对后面的处理造成显著困难的情况下，还是希望不进行整平处理的情况。在本例中，假设将杂质掺杂到半导体层中的工艺的难度的减少具有优先权，其中示出了省略了由栅极产生的阶梯的整平处理的例子。
虽然在本例中没有整平由栅极17形成的阶梯，但是该阶梯也可以被整平。下面参照图18A-18C举例介绍。形成半导体层33和绝缘膜30之后，淀积与在后面工艺中形成的栅极32相同厚度的绝缘膜31。通过刻蚀绝缘膜31形成孔部分，该孔部分具有包含后来在内部要形成的半导体层33和栅极32的形状。然后，在孔部分中形成栅极32(图18A)。
图18B是沿着图18A的线A-A’截取的截面图。由于由栅极32在导电布线周围的部分(不重叠半导体层33的部分)形成的阶梯形成在深度与栅极厚度相同的孔部分中，当形成涂敷在栅极32上的层间绝缘膜时，几乎实现了整平。
图18C是沿着图18A的线B-B’截取的截面图。由于绝缘膜31不存在于半导体层33上，因此不难向半导体层33中掺杂杂质。
由于图18A-18C示出了用于只整平由栅极产生的阶梯的方法，因此在图18C中还有由半导体层33形成的阶梯。在图18C中所示的阶梯的整平可以通过与如图2A-2E所示相同的方式利用另一整平处理来实现。在由半导体层33形成的阶梯比由栅极32形成的阶梯小的情况下，在没有问题的情况下可以省略前者的整平。
通过从对应半导体层33的厚度的深度到半导体层33的厚度和栅极32的厚度之和的深度适当选择形成在绝缘膜31中的孔的深度，通过只整平半导体层33的厚度或高达半导体层33和栅极32的厚度之和，可以根据目的实现整平工艺。
尽管在图18A-18C所示例子中在形成栅绝缘膜30之后形成绝缘膜31，但是可以在淀积绝缘膜31和形成孔部分之后，以倒置顺序形成栅绝缘膜30。在图2A-2E所示的例子中，可以进行整平处理，假设下绝缘膜11b的厚度约等于半导体层33和栅极32的厚度之和或等于栅极32的厚度。
在图18C中在形成在源区和漏区上的凹部中，在进一步涂敷绝缘膜之后形成接触件，可以形成将源布线和漏布线连接到有源层的导电层(中间导电布线)。当导电层的厚度几乎等于栅极厚度时，凹部可以用于整平导电层。
虽然在本例中本发明应用于TFT的制造工艺中，但是本发明不限于TFT的制造工艺，还可以应用于半导体集成电路如IC、LSI和CCD、EL显示装置、CMOS传感器、采用TFT的FED和太阳能电池。
实施例
(实施例1)
参照图4A-6介绍实施例1的有源矩阵基片的制造方法。为方便起见，其上形成驱动电路、和在像素部分中的开关元件(像素TFTs)和存储电容器元件的基片用作本说明书中的有源矩阵基片。
首先，由玻璃如硼硅酸钡玻璃或硼硅酸铝玻璃、典型为CorningCorp.#7059玻璃、#1737玻璃制成的基片、石英基片、单晶硅基片、以及其上形成绝缘膜的金属基片和不锈钢基片等可用作基片。此外，也可以采用具有能承受实施例1的处理温度的耐热性的塑料基片。在实施例1中采用石英玻璃基片。
然后在石英基片100上形成第一孔部分101，用于形成下部光屏蔽膜102。下部光屏蔽膜102是由以下材料构成：由具有能承受本例处理温度的耐热性的Ta、W、Cr和Mo构成的导电材料或叠层结构，或由所述元素基合金构成的导电材料，并且膜厚为300nm数量级。下部光屏蔽膜102用作栅布线，因此还称为栅布线。在本例中形成75nm厚的结晶硅膜，并在形成150nm厚的Wsix膜(其中x＝2.0-2.8)之后，刻蚀形成的下部光屏蔽膜102(栅布线)。注意，虽然在实施例1中单层结构用作下部光屏蔽膜(栅布线)102，但是也可以采用具有两层或多层的叠层结构。可以在形成下部光屏蔽膜之前形成绝缘膜，以便防止污染材料从基片扩散。
然后在基片100和下部光屏蔽膜(栅布线)102上形成厚度为10-650nm(优选50-600nm)的基底绝缘膜103，该基底绝缘膜103是由如利用LPCVD在800℃的高温下形成的氧化硅膜、氮化硅膜或氮氧化硅膜等绝缘膜形成。在实施例1中单层结构用作基底绝缘膜103，但是也可以采用其中叠置两或多层绝缘膜的叠层结构，以便防止污染材料扩散。在实施例1中，由利用SiH4、NH3和N2O作为反应气体的等离子体CVD法形成的氮氧化硅膜形成为基底绝缘膜103。氮氧化硅膜(Si＝32％，O＝27％，N＝24％，H＝17％)是在400℃下形成的并且膜厚为580nm(图4A)。
然后，在基底绝缘膜103上形成第二孔部分104。第二孔部分104可以根据刻蚀剂的密度和刻蚀的处理时间调整孔部分的形成。当基底绝缘膜103的第一和第二层由具有对于刻蚀剂来说大的刻蚀选择率的材料形成时，并且基底绝缘膜的第二层形成为与孔部分的预定深度相同的厚度，由此很容易进行孔部分深度方向的控制。
然后形成非晶半导体膜105(图4A)。非晶半导体膜105是利用公知方式如溅射、LPCVD或等离子体CVD由具有非晶结构的半导体膜形成的，并且厚度为25-80nm(优选为30-60nm)。对于半导体膜材料没有限制，但是优选用硅、硅锗(SiGe)合金等形成半导体膜。
然后进行采用催化剂的热结晶，以便结晶半导体膜。此外，除了采用催化剂如镍的热结晶法之外，也可以结合进行公知结晶工艺(如激光结晶或热结晶)。利用旋涂法将含水乙酸镍溶液(每重量浓度10ppm，体积5ml)施加于膜的整个表面上，形成含有催化剂元素的层，并在其上在600℃的温度下、在氮气氛中进行热处理12小时。
此外，可以通过激光结晶法与添加催化剂元素的热结晶法一起进行结晶。如果还进行激光结晶法，可以采用气态激光器、脉冲振荡激光器的固态激光器或连续振荡激光器。气态激光器的例子是：准分子激光器、Ar激光器、Kr激光器，而YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、玻璃激光器、红宝石激光器、紫翠玉激光器、和Ti；蓝宝石激光器可用作固态激光器。如果使用这些激光器，可采用以下方法：从激光振荡器发射的激光束被光学系统会聚成线形形状、矩形形状或椭圆形形状。结晶的条件可以由操作者适当设置，但是如果采用准分子激光器，脉冲振荡频率设定为300Hz，激光能量密度设定为100-800mJ/cm2(通常为200-700mJ/cm2)。另外，如果使用YAG激光器，则利用二次谐波，脉冲振荡频设定为1-300Hz，激光能量密度优选设定为300-1000mJ/cm2(典型为350-800mJ/cm2)。然后可以将凝聚成宽度为100-1000μm的线形形状的激光束照射到整个基片表面上。在采用YVO4激光器的情况下，从10W输出的连续振荡YVO4激光器发射的激光被非线性光学元件转换，并且通过在激光振荡器中插入YVO4晶体和非线性光学元件发射谐波。此外，如果采用YVO4激光器，则需要将能量密度设定为0.01-100MW/cm2(优选为0.1-10MW/cm2)。然后，优选通过相对于激光束以0.5-2000cm/s的速度移动操作台来照射激光。
接着，进行吸杂处理，以便从得到的结晶硅膜106中除去催化剂元素。而且，采用含有臭氧的水溶液(典型为臭氧水)形成氧化物膜(称为“化学氧化物”)，由此在结晶硅膜106上由氧化物膜形成阻挡层107，并且总厚度为1-10nm。在这个阻挡层107上形成含有稀有气体元素的半导体层108(还称作吸气元素)。在后来步骤中只选择去掉半导体层108(吸杂区)时，这个阻挡层107用作刻蚀停止层。即使使用其中将硫酸、盐酸、硝酸等与充氧水混合的水溶液代替含臭氧的水溶液，也可以形成化学氧化物。或者，作为形成阻挡层107的另一种方法，可以在氧气氛中将紫外线照射到具有结晶结构的半导体膜上，由此产生臭氧并氧化半导体膜的表面。作为又一种形成方法，可以利用等离子体CVD法、溅射法、蒸发法等通过淀积厚度约为1-10nm的氧化物膜，由此形成阻挡层107。此外，作为再一种方法，通过在洁净炉中将半导体膜加热到约200-350℃，氧化物薄膜可形成为阻挡层107。阻挡层107可形成为具有足够的膜性或厚度，以便在后面吸杂步骤中使含在结晶半导体膜106中的镍移动到吸杂区108中。
含有稀有气体元素的半导体层108是通过溅射法形成的。作为稀有气体元素，采用选自下列元素中的一种或多种元素：氦(He)、氖(Ne)、氩(Ar)、氪(Kr)和氙(Xe)。在这些元素当中，优选便宜的气体氩(Ar)。在本例中，在含有稀有气体元素的气氛中采用由硅构成的靶，以便形成吸杂区108。此外，如果采用含有作为一种导电类型杂质元素的磷的靶形成吸杂区，不仅由稀有气体吸杂，而且可以采用磷的Coulomb力进行吸杂。此外，由于在吸杂期间镍趋于移动到具有高氧密度的区域中，因此优选含在吸杂区108中的氧的浓度设定为高于含在结晶硅膜106中的氧浓度，例如不低于5×1018/cm3。
之后，进行热处理以进行吸杂，用于降低结晶硅膜106中的催化剂元素(镍)的浓度，以便通过移动到吸杂区108中而去除催化剂元素(镍)。作为用于吸杂的热处理，可以进行用于施加强热的处理或普通热处理。在结晶硅膜106中几乎不含镍。即，充分进行吸杂，因而膜中的镍浓度不高于1×1018/cm3，优选不高于1×1017/cm3(图4B)。
接下来，使用阻挡层107作为刻蚀停止层，只去掉吸杂区108，然后采用含腐刻蚀剂去掉由氧化物膜构成的阻挡层107。
在第二孔部分104上，在结晶硅膜106上形成掩模，然后进行刻蚀不需要区域的膜，以便在第二孔部分104中形成半导体层109-111。形成形成绝缘膜，然后进行热处理，以便提高半导体膜的结晶性。优选在构图形成的半导体层109-111之前热氧化半导体膜的上部。在利用LPCVD装置形成厚度为20nm的氧化硅膜之后，采用退火炉进行热处理。半导体层的上部被该工艺氧化。如果然后刻蚀氧化硅膜和半导体层的被氧化部分，则可获得具有增加的结晶性的半导体膜。
在形成半导体层109-111之前，为了控制TFT的阈值，还可以进行少量杂质元素(硼或磷)的掺杂。
杂质元素的掺杂可以采用抗蚀剂掩模112a-112c进行，并且赋予n型的杂质元素(以下称为n型杂质元素)被掺杂到后来成为n沟道TFT的半导体层的区域中。周期表中15族的元素、典型为磷(P)或砷(As)可用作提供n型的杂质元素。这里采用磷(P)。赋予p型的杂质元素(以下成为p型杂质元素)，即周期表中13族的元素、典型为硼(B)或镓(Ga)被掺杂到后来成为p沟道TFT的半导体层的区域中。
如上所述，高密度杂质区113-115含有浓度范围为1×1018/cm3到1×1020/cm3的n型杂质元素和p型杂质元素。当掺杂n型杂质元素时，优选后来成为p沟道TFT的区域被掩模覆盖，以便不添加n型杂质元素。在n型杂质元素添加到成为p沟道TFT的区域中的情况下，应该添加具有足以转换成p型的浓度的p型杂质元素。如上所述，在添加p型杂质元素的情况下，优选后来成为n沟道TFT的半导体层被掩模覆盖(图4C)。
虽然图中未示出，如果需要的话，可以采用掩模在半导体层中形成含有低密度杂质元素的半导体区域。例如，采用光刻胶掩模对被选择半导体层曝光。剂量设定为1×1013到5×1014/cm2，并且在5-80keV的加速电压下进行掺杂。掺杂周期表中15族元素、典型为磷(P)或砷(As)。主要，可以在半导体层的选择区域中形成低密度杂质区。以1×1018到1×1020cm/3的浓度范围向低密度杂质区掺杂提供n型导电性的杂质元素。
虽然在本例中驱动电路是通过n沟道TFT和p沟道TFT形成的，但是所有驱动电路都可以只利用n沟道TFT或p沟道TFT形成。
形成栅绝缘膜116以覆盖半导体层109-111。栅绝缘膜116是利用LPCVD法、等离子体CVD法或溅射法由含有硅的绝缘膜形成的，并且厚度为20-150nm。在本例中，利用等离子体CVD法形成厚度为80nm的氮氧化硅膜(成分比：Si＝32％，O＝59％，N＝7％，H＝2％)。当然，栅绝缘膜不限于氮氧化硅膜。也可以采用含有硅的其它绝缘膜。
例如，当采用氧化硅膜时，可以在以下条件下形成：通过等离子体CVD法，利用TEOS(原硅酸四乙酯)和O2的混合物，反应压力为40Pa，基片温度设定为300-400℃，通过在0.5-0.8W/cm2的高频(13.56MHz)电功率密度下放电。通过在400-500℃下连续进行热退火，可得到由氧化硅膜形成的作为栅绝缘膜的良好特性。
因而，绝缘膜140形成为具有与后来形成的栅极一样的厚度。绝缘膜140是由含有硅的绝缘膜例如氧化硅膜、氮氧化硅膜等并利用公知方法如CVD法或溅射法形成的。
接下来，在绝缘膜140上形成孔部分，其中在后来步骤中在该孔部分内部形成栅极。
在本例中，栅绝缘膜140采用氧化硅膜。孔部分是通过采用含氟刻蚀剂的湿刻蚀形成的。在进行湿刻蚀时，由氮氧化硅膜构成的栅绝缘膜用作刻蚀停止层，这是利用了刻蚀率的差别。
在孔部分底部形成连接栅极和栅布线102的接触孔之后，形成具有耐热性的且厚度为100-500nm的导电膜。在本例中，利用W靶通过溅射法形成厚度为400nm的W膜。W膜可通过热CVD法利用六氟化钨(WF6)形成。不特别限制材料，每个膜可以由选自Ta、W、Ti、Mo、Al、Cu、Cr和Nd或含有上述元素作为其主要成分的合金材料或化合物材料形成。此外，可采用半导体膜，典型为掺杂如磷等杂质元素的结晶硅膜。另外，可采用AgPdCu合金。在本例中，虽然形成具有单层结构的导电膜，但也可以形成具有两层或多层的叠层结构。
接着，采用光刻法形成光刻胶掩模(未示出)，并进行第一刻蚀工艺，以便形成栅极。在本例中，作为第一刻蚀条件，采用ICP(感应耦合等离子体)刻蚀法，CF4、Cl2和O2的气体混合物用作刻蚀气体，气体流速为25/25/10sccm，等离子体是通过在1Pa下给线圈形电极施加500W RF(13.56MHz)功率。还给基片侧(测试片阶段)施加150W RF(13.56MHz)功率，以便有效地施加负自偏电压。在绝缘膜140的内部形成栅极117-119。
在本例中，由于在形成栅极之前将杂质元素掺杂到半导体层中，因此不能以对栅极的自对准方式形成含有杂质元素的区域。可以是这样，由于栅极造成的差别被整平并且可以以对栅极的自对准方式形成含有杂质元素的区域。具体而言，孔部分可以设置在根据图18A-18C的孔部分中。相应地，由于去掉了绝缘膜140，在形成栅极之后将杂质元素掺杂到半导体层中，由此可以按照自对准方式形成杂质注入区域。
而且，在本例中，虽然在形成栅绝缘膜116之后形成绝缘膜140，但是可以在绝缘膜140中形成开口之后形成栅绝缘膜116。当利用相同膜例如氧化硅膜形成栅绝缘膜116和绝缘膜140时，在根据图18A-18C按照自对准方式形成杂质注入区域时，这种方法有效。
接下来，形成覆盖栅极117-119的第一层间绝缘膜120a。第一层间绝缘膜120a是利用CVD法或溅射法用含有硅的绝缘膜形成的，并且厚度为50-200nm。在本例中，通过等离子体CVD法形成厚度为50nm的氮氧化硅膜。当然，第一层间绝缘膜120a不限于氮氧化硅膜，也可采用作为单层或叠层结构的含有硅的其它绝缘膜。
然后进行热处理，恢复半导体层的结晶性，并进行添加到各个半导体层中的杂质元素的激活。为热处理工艺进行采用退火炉的热退火。可以在400-1000℃的温度下、在具有浓度等于或低于1ppm、优选等于或低于0.1ppm的氧的氮气氛中进行热退火。在本例中，通过在950℃下热处理4小时进行激活工艺。注意，除了热退火之外，也可以进行采用如YAG激光器等激光器的激光退火和快速热退火(RTA)。此外，可以在形成第一层间绝缘膜之前进行热处理工艺。如果布线材料耐热性差，则优选在形成第一层间绝缘膜之后进行热处理，以便保护布线，如实施例1那样。
如果进行热处理(在300-550℃温度下处理1-12小时)，可以进行加氢处理。这个工艺是通过含在第一层间绝缘膜120a中的氢端接半导体层中的悬挂键之一。当然，也可以给半导体层加氢，与第一层间绝缘膜存在与否无关。作为加氢处理的另一种方式，也可以进行等离子体加氢(采用被等离子体激发的氢)或在300-450℃下在含有3-100％氢的气氛中热处理1-12小时。
在第一层间绝缘膜120a上形成由绝缘材料构成的第二层间绝缘膜120b。利用公知CVD法或溅射法形成含有硅的绝缘膜，如氧化硅膜或氮氧化硅膜。在本例中，形成氧化硅膜作为第二层间绝缘膜120b。通过连续刻蚀，在第二层间绝缘膜120b上形成第三孔部分121，而且在第三孔部分121的底部形成到达半导体层109-111的接触孔。在本例中，虽然第一层间绝缘膜120a和第二层间绝缘膜120b是分开形成的，但是这些膜可以利用相同材料同时形成。在这种情况下，可通过刻蚀剂密度和刻蚀时间来控制孔部分的形成。
接着，形成电连接每个TFT的布线122-126，以便到达第三孔部分121中的半导体层109-111。通过刻蚀形成第三孔部分121。在采用湿刻蚀的情况下，可通过刻蚀剂密度或刻蚀的处理时间来调整第三孔部分121的形成。当第一层间绝缘膜120a和第二层间绝缘膜120b由具有对于刻蚀剂的大选择率的材料形成时，并且第二绝缘膜120b的厚度形成为具有第三孔部分的预定深度的厚度，第一层间绝缘膜120a用作刻蚀停止层，由此很容易控制孔部分的深度方向。此外，还可以采用干刻蚀形成开口。
如上所述，在第二层间绝缘膜120b中形成的孔部分121的深度和布线122-126的厚度大约相等(图5A)。
在第二层间绝缘膜120b和布线122-126上形成第三层间绝缘膜127。可利用公知CVD法和溅射法用与第二层间绝缘膜相同的含有硅的绝缘材料如氧化硅膜和氮氧化硅膜形成第三层间绝缘膜127。由于在第二层间绝缘膜120b上形成的孔部分的内部形成布线122-126，因此可形成具有平坦表面的第三层间绝缘膜127，而不受由于布线造成的不规则物的影响。
然后，在第三层间绝缘膜127中形成第四孔部分128，上部光屏蔽膜129形成为第四孔部分128(图5B)。上部光屏蔽膜129形成在孔部分128中，孔部分128形成在第三层间绝缘膜127中，并且上部光屏蔽膜129可由选自Al、Ti、W和Cr的元素或含有上述元素作为其主要成分的合金材料形成。此外，提供网状上部光屏蔽膜129，以便除了像素的孔部分(透射光并用于显示的区域)以外屏敝光。而且，光屏蔽膜可形成在驱动电路的上部。此外，可利用形成上部光屏蔽膜的导电膜作为用于连接驱动电路的n沟道型TFT和p沟道型TFT的布线。
然后，形成覆盖第三层间绝缘膜127和光屏蔽膜129的第四层间绝缘膜130。第四层间绝缘膜130由与其它层间绝缘膜相同的利用CVD法或溅射法形成的含硅的绝缘膜形成。
接着，在第四层间绝缘膜130中形成孔部分131。与其它层间绝缘膜中形成的孔部分一样，孔部分131可通过刻蚀形成。然后，在孔部分131的底部形成到达像素开关元件(像素TFT)的的布线(漏布线)的接触孔。
然后，在孔部分131中形成到达布线126的像素电极132。可利用透明导电膜(ITO)形成厚度为100nm的像素电极132。而且，在像素电极形成工艺中，可以在驱动电路中形成引出电极133。在形成引出电极133的情况下，形成孔部分和连续到达布线122的接触孔，由此可形成引出电极133。
即使不对有源矩阵基片增加利用CMP法或SOG膜形成进行的平面化工艺，其中有源矩阵基片具有由于布线和电极造成的为布线尺寸和电极厚度数量级的不规则物(水平差)，层间绝缘膜的不规则物也很小。
由此完成上述有源矩阵基片，其中由n沟道TFT201和p沟道TFT202的CMOS电路构成的驱动电路204以及具有像素TFT203的像素部分205形成在同一基片上。
通过提供本发明，采用已有的装置而不需要引入用于平面化层绝缘膜的新装置如通过CMP法或SOG膜形成法的抛光工艺的平面化的情况下，可以实现在其表面上具有小不规则物(水平差)的有源矩阵基片。
由于通过提供本发明在液晶显示器中均匀地进行研磨处理，因此不会发生液晶的排列混乱问题，并且可进行高质量的显示。此外，由于不需要形成为防止由于排列混乱造成的图像质量退化而准备的光屏蔽膜，因此开口比率很高，亮度也提高了，显示能力也进一步提高。
而且，如果采用本发明，可采用在CMP法的抛光技术中采用的基片，并且即使在引入CMP法的抛光技术的情况下，可以减少对CMP设备的负载。
(实施例2)
在本例中，介绍利用本发明在塑料基片上形成TFT的步骤的例子。
首先，在基片500上形成基底绝缘膜501。塑料基片用作基片500。可采用例如由聚酰亚胺、丙烯酸类物质、PET(聚对苯二甲酸乙二醇酯)、PC(聚碳酸酯)、PAR(聚烯丙基类物质polyalllylate)、PEEK(聚醚醚酮)、PES(聚醚砜)、PEN(聚醚腈)、尼龙、PSF(聚砜)、PEI(聚醚酰亚胺polyetherimide)、PBT(聚对苯二甲酸丁二醇酯)等构成的塑料基片。
基底绝缘膜501是通过溅射法或等离子体CVD法形成的。当采用这些方法时，优选在室温到300℃的基片温度下形成。基底绝缘膜501形成为具有叠层结构，其具有对于刻蚀剂的大选择率，并且形成具有刻蚀停止层的功能的第一层501a，由此在形成第一孔部分502时很容易控制孔部分的深度方向。
因而，在第二层基底绝缘膜501b中形成第一孔部分502。第一孔部分502可利用刻蚀处理形成。
接着，非晶硅膜形成在具有第一孔部分502的基底绝缘膜501上(图7A)。非晶硅膜可以利用如下公知技术形成：溅射法，等离子体CVD法，LPCVD法，真空蒸发法，照相CVD法等。在孔部分中的非晶硅膜中形成掩模，以便通过刻蚀处理去掉不需要的部分。由此可以在第一孔部分中形成半导体层503。第一孔部分502的深度和半导体膜503的厚度大约相等。
通过激光照射结晶法结晶半导体层503。注意，在利用激光照射进行结晶的情况下，虽然优选在照射之前含在半导体层503中的氢量为5atomic％或更小，如果形成塑料膜则不可能进行高温热处理。这样，可采用在淀积非晶硅膜之后短时间内抑制氢密度低的淀积条件。
此外，对于半导体膜的结晶，可采用气态光器如准分子激光器、固态激光器如YVO4激光器或YAG激光器、或半导体激光器。激光发射可以连续发射或脉动发射，并且激光光束的形状可以是线形、矩形、圆形、或椭圆形。从基谐波、二次谐波和三次谐波中适当选择所用的波长。而且，扫描方法可采用垂直、水平或对角方向扫描，此外，还可以进行往返扫描。此外，可以在刻蚀半导体膜503之前进行结晶工艺步骤，以便形成半导体层。
利用公知方法如CVD法、溅射法等方法，用含有硅的绝缘膜(例如氧化硅膜、氮氧化硅膜、氮化硅膜等)形成厚度为50-150nm的栅绝缘膜504。连续地，形成不给后来成为半导体层的沟道形成区的区域添加杂质元素的掩模(以下称为沟道保护区)505。通过给半导体层掺杂杂质元素形成高密度杂质元素区507(成为源区和漏区层)和沟道形成区506。如果需要的话，可以形成包含低密度杂质元素的区域(称为轻掺杂漏区：LDD区)507b。作为杂质元素，可以掺杂提供n型的元素(通常为磷)和提供p型的元素(通常为硼)(图7B)。
接着，去掉沟道保护膜505以形成绝缘膜508(图7C)。该绝缘膜508是利用公知方法如CVD法或溅射法由含硅的绝缘膜(例如氧化硅膜、氮氧化硅膜、氮化硅膜等)形成的，并且厚度为100-500nm。之后，在绝缘膜508上形成第二孔部分509。注意，在形成第二孔部分509时不需要刻蚀栅绝缘膜504。或者，通过具有对于刻蚀剂的大刻蚀率的材料形成栅绝缘膜504和绝缘膜508。
接着，为形成栅极，利用选自Ta、W、Ti、Mo、Cu、Cr和Nd的元素或含有上述元素作为其主要成分的合金材料形成导电膜。在第二孔部分509上，通过在导电膜上形成掩模刻蚀不需要的区域，以在第二孔部分509中形成栅极510。
此外，第二孔部分509的深度和栅极的厚度大约相等(图7D)。
然后形成第一层间绝缘膜511，并在150-300℃的温度下进行热处理和成为源区和漏区的区域的激活，其中源区和漏区利用激光照射掺杂高密度杂质元素(图7E)。
形成第二层间绝缘膜512，并在第二层间绝缘膜512中形成第三孔部分513。第二层间绝缘膜是利用公知CVD法和溅射法由含硅的绝缘膜如氧化硅膜、氮化硅膜和氮氧化硅膜形成的，并且厚度为500-1000nm。在第三孔部分513的底部形成到达半导体层503的接触孔。
形成电连接第三孔部分513中的每个TFT的布线514。第三孔部分513的深度与布线514的厚度基本相同。
进行加氢处理以提高TFT特性。作为加氢处理，在300-350℃的温度下进行热处理1小时和进行低温等离子体加氢处理。
如上所述，利用本发明，在400℃或以下的处理温度下在塑料基片上形成TFT。
在本例中，虽然在形成栅极之前进行杂质元素的注入，但是也可以在形成栅极之后进行杂质注入，如实施例1那样。与在实施例1中解释的一样，可以在绝缘膜510中形成孔部分之后形成栅绝缘膜504。而且，与在实施例1中说明的一样，可以通过省略调整基底膜501b的厚度的平面化工艺而形成绝缘膜508。
在不选择基片种类的情况下可采用本发明，并且可以形成没有进行平面化如利用CMP法和利用SOG膜成形的抛光法而已经平面化了表面的半导体器件。
(实施例3)
在本例中，参照图8-9介绍根据本发明制造底部型TFT的所采用的步骤。
首先，在基片600上形成第一孔部分601。接着，虽然如8A中未示出，形成基底绝缘膜以提高TFT电特性，并防止杂质元素从基片扩散。作为基底绝缘膜的材料，采用氧化硅膜、氮化硅膜、氮氧化硅膜或由这些膜构成的叠层膜。
然后在第一孔部分601中形成单层结构或叠层结构的栅布线(包括栅极)602。例如，可采用高熔点金属材料，如Ta(钽)、Mo(钼)、Ti(钛)、W(钨)、铬(Cr)，还可以采用这些材料和硅的硅化合物。此外，作为栅布线602的材料，可采用如具有n型或p型导电性的多晶硅的材料、或具有低电阻金属材料如Cu(铜)或Al(铝)作为其主要成分的材料层。在这些层中具有至少一层的栅布线602是利用如常压CVD、等离子体CVD、低压热CVD、蒸发、溅射等方法形成的，并且厚度为10-1000nm，优选为30-300nm；或者栅布线602是利用第一孔部分601上的掩模进行刻蚀形成的。第一孔部分601的深度和栅布线602的厚度基本相同(图8A)。
然后形成栅绝缘膜603(图8B)。该栅绝缘膜是由氧化硅膜、氮化硅膜、氮氧化硅膜或由这些层构成的叠层形成的，并且厚度为100-400nm。还可以利用热CVD法、等离子体CVD法、LPCVD法、蒸发法和溅射法形成基底绝缘膜603。连续地，在栅绝缘膜603上形成第二孔部分604(图8C)。对于孔部分的形成，与实施方式或实施例1相同，可采用公知刻蚀方法。
形成非晶半导体膜，以便在第二孔部分604中形成半导体层。非晶半导体膜是利用由硅膜或硅锗膜(SixGe1-x：0＜x＜1)构成的任何膜形成的。该半导体膜是利用公知热CVD法、等离子体CVD法、低压CVD法、蒸发法、溅射法等形成的。利用公知方法进行半导体膜的结晶，并且在第二孔部分604中形成用于半导体膜的掩模(未示出)。去掉不需要的区域以形成半导体层605。此外，可以在形成半导体膜605之后进行结晶工艺。第二孔部分604的深度和半导体层605的厚度大约相同(图8D)。
连续地，在半导体层605上形成不给后来成为半导体层的沟道形成区的区域掺杂杂质元素的掩模606(以下称为沟道保护区)。通过给半导体层605掺杂杂质元素，形成高密度杂质元素区607(成为源区和漏区)和沟道形成区608。如果需要的话，可形成包括低密度杂质元素的区域(称为轻掺杂漏区：LDD区)607b。作为杂质元素，可掺杂赋予n型的元素(典型为磷)或赋予p型的元素(典型为硼)(图8E)。
进行掺杂到半导体层中的杂质元素的激活工艺。对于激活工艺，可进行采用炉子或RTA装置的热处理或激光照射处理。
形成第一层间绝缘膜609。第一层间绝缘膜609是利用公知热CVD法、等离子体CVD法、LPCVD法、蒸发法、溅射法等方法由氧化硅膜、硅化硅膜、氮氧化硅膜或由这些膜构成的叠层膜形成的(图9A)。
形成第二层间绝缘膜610。第二层间绝缘膜610是利用公知热CVD法、等离子体CVD法、LPCVD法、蒸发法、溅射法等方法由氧化硅膜、硅化硅膜、氮氧化硅膜或由这些膜构成的叠层膜形成的。
在第二层间绝缘膜610上形成第三孔部分611。该孔部分的形成采用了公知刻蚀技术，如在实施方式或实施例1中所示(图9B)。
在第三孔部分611的底部形成到达半导体层605的接触孔，并且在第三孔部分611中形成电连接每个TFT的布线612。布线612可以利用Al、Ti、Mo、W、或由这些元素构成的导电材料形成，并且厚度为300-500nm。在由导电材料构成的导电膜上形成掩模，并进行刻蚀以形成布线612。这样，第三孔部分611的深度和布线612的厚度大约相同(图9C)。
如上所述，通过在形成在绝缘膜中的孔部分中形成层，而不用如CMP抛光处理或SOG膜淀积法等平面化技术，可以使绝缘膜的顶层的表面平面化。
不特别限制如加氢处理等热处理，可以由操作者适当进行。
因此，不管TFT的形状如何，本发明都适用。由此，在不采用如CMP抛光处理或SOG膜淀积技术的情况下，可以形成具有平面化表面的半导体器件。
由本发明制造的半导体器件优选不仅可用于液晶显示器件，而且可用于具有元件的发光器件，其中在所述元件中发光材料置于电极之间。
(实施例4)
本发明不仅可适用于液晶显示装置，而且可适用于具有元件的发光装置，该元件具有置于电极之间的发光材料。例子示于图10中。
图10表示发光装置的有源矩阵驱动的结构的例子。通过本发明，利用与例2相同的方式制造驱动电路部分650的n沟道型TFT652和p沟道型TFT653以及像素部分651的开关TFT654和电流控制TFT655，如图10所示。在本例中，利用双层膜形成栅极的导电层。
在栅极608-611的上层中，形成由氮化硅和氮氧化硅构成的第一层间绝缘膜618。然后，形成第二层间绝缘膜619。第二层间绝缘膜619具有这样的结构，其中有机树脂膜如丙烯酸树脂设置在由与第一层间绝缘膜618相同的材料构成的无机绝缘膜上。
在第二层间绝缘膜619上形成由无机绝缘材料制成的第三层间绝缘膜620。形成第二层间绝缘膜的有机树脂材料具有吸收H2O的吸水性。当排放H2O时，给有机化合物输送氧，使有机发光元件退化，因此为了防止H2O的进入(occlusion)和排放，在第二层间绝缘膜619上形成由氮化硅或氮氧化硅构成的第三层间绝缘膜620。第一层间绝缘膜619可防止H2O渗入TFT中。
在第三层间绝缘膜620上形成由透明导电材料如ITO(氧化铟锡)构成的阳极，在第三层间绝缘膜620中形成孔部分，在孔部分的底表面上形成到达半导体层的接触孔，并且形成电连接每个TFT的布线612-617。
利用溅射法形成氮化硅膜作为覆盖布线612-617和阳极621上的绝缘膜。去掉其中形成有机发光元件625的区域中的氮化硅膜，以便形成堤622。发光装置的结构包括具有空穴注入层、空穴输运层和发光层的有机化合物层623以及由碱金属或碱土金属如MgAg或LiF等构成的阴极624。
阴极624是由具有小功函数的材料制成，如Mg、Li和Ca。该电极优选由MgAg(以Mg∶Ag＝10∶1的比例混合的材料)构成。阴极还可以采用MgAgAl电极、LiAl电极和LiFAl电极。在上层上形成由氮化硅、氮化碳或DLC膜(类金刚石碳)构成的第四层间绝缘膜626。第四层间绝缘膜626的厚度在2-30nm范围内，优选为5-10nm。DLC膜可通过等离子体CVD法在不高于100℃的温度下形成。可通过混合少量氧和氮而释放DLC膜的内部应力，并且用作保护膜。都知道，DLC膜具有抑制氧、CO、CO2和H2O的高气体阻挡特性。希望在形成阴极624之后，在不暴露于空气的情况下连续形成第四层间绝缘膜626。原因是阴极624和有机化合物层623之间的界面状态影响有机发光元件的发光效率。
驱动电路部分650包括n沟道型TFT652和p沟道型TFT655，布线612和613连接到驱动电路部分650。利用这些TFT可形成移位寄存器、锁存电路和缓冲电路。
在像素部分651中，数据布线614连接到开关TFT654的源侧，开关TFT654的漏侧布线615连接到电流控制TFT655的栅极611。电力控制TFT655的源侧连接到电源布线617，电流控制TFT655的漏侧的电极616连接到阳极621。
在图10中，开关TFT654具有多栅结构，与栅极重叠的低掺杂漏(LDD)提供在电流控制TFT655中。由于由多晶硅构成的TFT具有高操作速度，因此很容易产生如热载流子注入等退化。为此，根据像素元件中的功能形成具有不同结构的TFT(具有足够低截止电流的开关TFT和具有高耐热载流子注入特性的电流控制TFT)是非常有效地，以便制成具有高可靠性和能显示良好质量图像(高操作性能)的显示装置。
如图10所示，在构成TFT654和655的半导体层的下层侧(基片601侧)形成下绝缘膜602。在相反侧形成第一层间绝缘膜618。另一方面，在有机发光元件625的下层侧形成第三层间绝缘膜620。在阴极624上形成DLC膜作为第四层间绝缘膜626。在对TFT654和655最有害的碱金属如钠中，虽然基片601和有机发光元件625被认为是污染源，通过用下绝缘膜602和第一层间绝缘膜618包围，可以阻挡碱金属。由于氧和H2O对有机发光元件625最有害，为了阻挡氧和H2O，形成第三层间绝缘膜620和第四层间绝缘膜626。第三层间绝缘膜620和第四层间绝缘膜626还具有用于阻挡含在有机发光元件625中的碱金属的功能。
在具有如图10所示的结构的有机发光装置中，有效制造方法的例子可采用这样的工艺，其中通过溅射法连续淀积由透明导电膜、典型为ITO构成的阳极621。溅射法适于形成氮化硅膜或氮氧化硅膜，而不会对由有机绝缘膜构成的第二层间绝缘膜619的表面产生明显损伤。
如上所述，可利用以下方式完成发光装置，其中利用本发明形成的TFT和有机发光元件组合形成像素部分。在发光装置中，还可以利用TFT在同一基片上形成驱动电路。
(实施例5)
在实施例5中，参见图11A-13G，将介绍在实施例1-4中所述的本发明的布线部分的形成的另一例子。然而，在图13A-13G中采用实施例2的TFT的制造工艺介绍本例，但不限于实施例2，本例和实施例1-3也适用。由于图13A-13G中的实施例2的TFT制造工艺可以接在实施例2之后，因此将省略其说明。
根据实施例3，在绝缘膜中形成孔部分，在孔中形成半导体层或电极，以便形成其表面被整平的半导体器件，如图13A-13G所示。然后，形成第一层间绝缘膜800和900，并且形成第一孔部分801和901。形成布线802、803、902和903。此时，尽管布线802和902形成在第一孔部分801和901中，形成布线803和903，以便至少一部分布线803和903从孔部分801和901突出，如图11A或12A所示。
形成覆盖在第一层间绝缘膜800和900以及布线802、803、902和903上的第二层间绝缘膜804和904。由于受到被图11A或12A中的圆圈包围的区域中所示的布线803和903的影响，第二层间绝缘膜804和904的表面变为凸起形状。
在第二层间绝缘膜804和904中形成第二孔部分805和905(图11B和12B)。即使第二层间绝缘膜804和904被刻蚀以形成第二孔部分805和905，由于布线803和903的影响而形成的凸起806和906保留在第二孔部分805和905中。
然后，去掉保留在第二孔部分805和905内部的凸起806和906，并采用掩模807和907进行刻蚀，以便形成到达布线803和903的接触孔。首先，通过湿刻蚀，进行对应凸起806和906的厚度的刻蚀。由于湿刻蚀是各向同性刻蚀，因此还以与在深度方向的刻蚀相同的速度进行在平行于基片的方向(横向)的刻蚀。通过湿刻蚀处理去掉凸起806和906。利用保持完整的掩模807和907进行各向异性干刻蚀。通过干刻蚀可形成具有与掩模807和907的孔部分相同的直径的接触孔。因而，通过刻蚀去掉在图11C或12C中的808和908所示的区域，并形成接触孔。
在第二孔部分805和905上形成导电层，并在导电层上形成掩模，以便通过刻蚀去掉不需要的区域，并形成布线809和909。
布线803和903如此形成，以便至少一部分布线803和903分别从孔部分801和901突出，因此形成在第二层间绝缘膜804和904中的接触孔的深度可以由于突出布线的膜厚而做的很浅，并且可以减小接触孔的尺寸比，这就使形成接触孔的工艺简化。此外，可以在不进行利用CMP法的抛光处理或通过SOG膜形成法的整平处理的情况下，形成具有平滑表面的半导体膜(图11D、12D和13G)。
通常，认为层间绝缘膜的膜厚趋于形成得较厚，以便减少例如由栅极和层间绝缘膜形成的寄生电容。然而，例如，通过增厚层间绝缘膜的膜厚，要花费很长的施加形成用于电接触的接触孔。存在的问题是，由于形成的接触孔具有大尺寸比，因此在后来在形成布线时采用的溅射淀积中覆盖率很差，在接触孔的上部形成屋檐，这就使布线没有形成到接触孔底部，导致不连接。
但是，通过提供本发明，其中在孔部分内部和外部连续形成布线，如在实施例中所述，由于本发明不是象镶嵌(damascene)工艺那样的掩埋布线，因此层间绝缘膜的膜厚只在形成接触孔的区域中变薄，并且可以形成具有小尺寸比的接触孔。此外，可以在不进行CMP法的抛光处理或SOG膜形成的整平处理的情况下形成具有平滑表面的半导体膜。
可通过组合本例和实施例1-4而提供本例。
(实施例6)
通过实施本发明制造的CMOS电路和像素部分可用于有源矩阵液晶显示器件。即，本发明可以应用到结合这种液晶显示器件作为显示部分的所有电子设备中。
下面给出几种这种电子设备的例子：视频摄像机；数字摄像机；投影仪(后部型或前部型)；头部安装型显示器(护目镜型显示器)；个人计算机；便携式信息终端(可移动计算机、移动电话或电子笔记本等)等。这些例子示于图14、15和16中。
图14A是个人计算机，包括：本体2001；图像输入部分2002；显示部分2003；和键盘2004。图14B是视频摄像机，包括：本体2101；显示部分2102；声音输入部分2103；操作开关2104；电池2105和图像接收部分2106。图14C是可移动计算机，包括：本体2201；摄像部分2202；图像接收部分2203；操作开关2204和显示部分2205。用作电子设备的显示部分的显示器件是平面型显示器件的一个例子。在显示器件是内置型驱动电路显示器件的情况下，像素部分和驱动电路的位置的度数不同。因而，通过应用本发明，可以在不进行CMP法和SOG法的抛光处理的情况下使表面平面化。
图14D是护目镜型显示器，包括：本体2301；显示部分2302；和臂部分2303。用于护目镜型显示器的显示部分的显示器件是曲面型显示器件的一个例子。图14E是采用记录程序的记录介质(以下称为记录介质)的播放机，包括本体2401；显示部分2402；扬声器部分2403；记录介质2404和操作开关2405。这个器件采用DVD(数字通用盘)、CD等用于记录介质，并可以进行音乐欣赏、电影欣赏、游戏和用于互连网。图14F数字摄像机，包括：本体2501；显示部分2502；取景器2503；操作开关2504；和图像接收部分(图中未示出)。用作播放机的显示部分2402或数字摄像机的显示部分2502的显示器件是平面型显示器件的一个例子。因而，通过采用本发明，可以在不进行CMP法和SOG法的抛光处理的情况下使表面平面，并且微型制造实现了高清晰度和高亮度显示。
图15A是前部型投影仪，包括投影系统2601和显示屏2602。
图15B是后部型投影仪，包括：本体2701；投影系统2702；反射镜2703；和显示屏2704。
图15C是表示图15A和15B中的投影系统2601和2702的结构的例子。投影系统2601和2702包括：光学光源系统2801；反射镜2802和2804-2806；分光镜2803；棱镜2807；液晶显示器件2808；相位差分板2809；和投影光学系统2810。投影光学系统2810包括具有凸透镜的光学系统。虽然本例表示了3-板型的例子，但是不限于这个例子，例如也可以采用单板型。此外，操作者可在由图15C中的箭头表示的光学路径中适当地设置凸透镜、具有偏振光功能的胶片、调节相位差的胶片或IR胶片等。
图15D是表示图15C中的光学光源系统2801的结构的例子。在本例中，光学光源系统2801包括：反射体2811；光源2812；透镜阵列2813和2814；偏振器转换元件2815；和准直器2816。注意图15D中所示的光学光源系统只是一个例子，其结构不限于该例。例如，操作者可以适当设置光学透镜、具有偏振光功能的胶片、调节相位差的胶片或IR胶片等。
这些狐疑图15A-15D中所示的投影仪是采用透射型电光器件的情况，并未示出反射型液晶显示器件的可适用例子。
图16A是移动电话，包括：显示板3001；操作板3002。显示板3001和操作板3002在连接部分3003互相连接。由显示板3001的显示部分3005所在的表面和操作板3002的操作键3006所在的表面形成的角度θ在连接部分3003可任意改变。此外，该移动电话包括：声音输出部分3005；操作键3006；电源开关3007；声音输入部分3008。本发明可适用于形成在用于移动电话的显示部分的塑料基板上的半导体器件。通过采用本发明，可以在不进行如CMP法和SOG膜淀积的抛光处理平面化工艺的情况下实现平面化。
图16B是便携式笔记本(电子笔记本)，包括：本体3101；显示部分3102和3103；记录介质3104；操作开关3105和天线3106等。
图16C是显示器，包括：本体3201；支撑部分3202；和显示部分3203等。本发明的平面化可适用于采用大玻璃基片形成的电子设备，其中玻璃基片很容易弯曲并且是波形显示器。
如上所述，本发明的可适用范围很大，并且本发明可以适用于各种领域的电子设备。注意可以通过采用由组合实施方式和实施例1-5的结构而形成的任何显示器件来实现本发明的电子器件。
(实施例7)
在实施例7中，将参照图17A和17B介绍采用本发明的多层布线的例子。然而，采用图17A和17B中的实施例2和5的TFT的制造工艺介绍本例，但不限于此，本例和实施例1-4的也可适用。由于图17A和17B中的TFT的制造工艺可以接在实施例2之后，因此省略其描述。
在实施例7中，尽管掺杂在源区和漏区中的杂质的每个浓度相等，但是如果需要的话可以通过采用LDD结构或GOLD结构改变浓度，并且栅极数量不限于一个，可以是两个或多个。布线的层数不限于图17A和17B中的例子，布线的层数可以多于或少于图17A和17B中的例子。
图17A中形成的TFT包括具有孔的下绝缘膜701、在提供在下绝缘膜701中的孔部分中形成的半导体膜702、覆盖在下绝缘膜701和半导体膜702上的栅绝缘膜703、具有提供在栅绝缘膜703上的孔部分的第一绝缘膜704、和形成在提供在第一绝缘膜704中的孔部分中的栅极705。半导体膜702包括沟道形成区706和n型杂质区707和708。
下绝缘膜701形成在基片700上。形成涂敷在n沟道型TFT的栅极705和第一绝缘膜704上的第一层间绝缘膜709。孔部分提供在第一层间绝缘膜709中，在孔部分的底部，形成通过接触孔的布线，以便接触孔分别与杂质区707和708接触。布线711是利用实施例4中所示的方法形成的。第一层间绝缘膜709被第二层间绝缘膜710涂敷，并且在第二层间绝缘膜710中提供用于储存布线的孔部分。布线711通过提供在第二层间绝缘膜710中的接触孔电连接到其它TFT和第二层间绝缘膜710的表面。第二层间绝缘膜710用具有孔部分的第三层间绝缘膜713涂敷。还在第三层间绝缘膜713中提供孔部分，并且在孔部分中储存布线。在上层中的布线是以相同方式内置的。
图17B表示布线714和715附近的放大图。布线714和715分别对应布线717和719。采用湿刻蚀的内部刻蚀尽可能精细地例如亚微米形成绝缘膜720，在形成在绝缘膜716的孔部分内部和外部的布线当中，该绝缘膜720提供在突向孔部分的上部的布线下面。结果，突向绝缘膜716的孔的上部的布线的宽度是微型制造绝缘膜720的宽度和布线的膜厚的两倍的和，具体为约1-1.5μm。在这种状态下，当去掉对应图12B中的906的阶梯以形成接触孔时，接触孔的底表面可以形成为使下布线的头部突出地暴露出来的形状。布线下面的绝缘膜可以形成为保留在孔部分中的岛形，或者可以形成互相相邻的两个孔部分。
此时，接触孔的有效直径721小于初始接触孔的直径，并且还小于从绝缘膜716的孔部分突出形成的布线717的凸部。如上所述，接触孔721的有效直径可以减小到小于开始制成的接触孔的直径。这允许布线719的重叠边界减小，因此很容易提高布线的集成度。
与形成具有对应接触孔721的尺寸的接触孔以连接布线719与布线717的情况下相比，由于接触孔的小尺寸比，接触孔中的布线719的膜厚可以增厚。因而，很难在接触孔中产生不连接和由于使接触孔中的布线膜厚变薄引起的接触电阻增加，这允许涉及接触孔的可靠性。
由于可以根据上述结构通过多层布线来实现TFT的集成度，因此可通过采用实施例的TFT减少TFT在半导体器件的基片上的占据面积。在上述结构中，通常，随着层数的增加，凸起和凹部增加，因此如不连接等缺陷增加，但是，可以减少如不连接等缺陷，并且可以按照下列方式实现可靠性的提高，即在不进行利用CMP法或SOG膜的抛光的整平工艺的情况下，利用本发明可以得到平滑表面。
在本例中，在绝缘膜716中形成孔部分以形成微型制造绝缘膜720，但是如果不管微型制造绝缘膜720而在绝缘膜716上形成另一绝缘膜(凸起)，可以省略该工艺。绝缘膜(凸起)的高度可由设计者调整。
通过提供本发明，在不利用用于CMP法或SOG膜的新设备对层间绝缘膜进行整平工艺的情况下，利用已有设备可实现层间绝缘膜的平滑表面。
即使采用利用CMP法的抛光技术，由于预先已经实现了几乎平滑表面，因此可以只通过容易的抛光处理进行整平工艺。
这允许提高微型制造的精度，如减小的突起，因此需要增加集成度的半导体器件如LSI可以增强集成度和性能。在液晶显示装置中，由于可以均匀地进行研磨处理，因此不会发生液晶的排列混乱，并且可以实现良好的显示。此外，由于不需要形成用于防止因排列混乱造成的图像质量降低的光屏蔽膜，因此可以增加数值孔径，由此提高亮度和限制质量。
而且，由于接触孔的尺寸比减少了，因此可以减少涉及接触孔的缺陷如不连接，由此提高可靠性。

Claims (40)

1、一种半导体器件，包括：
具有孔部分的第一绝缘膜，
形成在孔部分中的半导体层，和
涂敷第一层间绝缘膜和半导体层的第二绝缘膜。
2、根据权利要求1的半导体器件，其中所述半导体器件选自由个人计算机、视频摄像机、便携式计算机、护目镜型显示器、记录介质、前部型投影仪、后部型投影仪、移动电话和显示器构成的组。
3、一种半导体器件，包括：
具有孔部分的第一绝缘膜，
形成在孔部分中的电极，和
涂敷第一层间绝缘膜和电极的第二绝缘膜。
4、根据权利要求3的半导体器件，其中所述半导体器件选自由个人计算机、视频摄像机、便携式计算机、护目镜型显示器、记录介质、前部型投影仪、后部型投影仪、移动电话和显示器构成的组。
5、一种半导体器件，包括：
具有孔部分的绝缘膜，
从孔部分的底表面到绝缘膜的孔的外部的表面连续形成的布线。
6、根据权利要求5的半导体器件，其中孔部分的深度值等于布线的厚度值。
7、根据权利要求5的半导体器件，其中所述半导体器件选自由个人计算机、视频摄像机、便携式计算机、护目镜型显示器、记录介质、前部型投影仪、后部型投影仪、移动电话和显示器构成的组。
8、一种半导体器件，包括：
具有孔部分的第一绝缘膜，
从孔部分的底表面到绝缘膜的孔的外部的表面连续形成的布线，和
涂敷在第一绝缘膜和布线上的第二绝缘层，
其中在第二绝缘层中，在表面上形成电布线的位置上形成到达布线的接触孔。
9、根据权利要求8的半导体器件，其中孔部分的深度值等于布线的厚度值。
10、根据权利要求8的半导体器件，其中所述半导体器件选自由个人计算机、视频摄像机、便携式计算机、护目镜型显示器、记录介质、前部型投影仪、后部型投影仪、移动电话和显示器构成的组。
11、一种半导体器件，包括：
具有第一孔部分的第一绝缘膜，
从第一孔部分的底表面到第一绝缘膜的孔部分的外部的表面连续形成的布线，和
涂敷在第一绝缘层和布线上并具有第二孔部分的第二绝缘膜，
其中在表面上形成电布线的位置的上部形成至少一部分第二孔部分，并且在对应第二孔部分的底表面的位置形成到达布线的接触孔。
12、根据权利要求11的半导体器件，其中第一孔部分的深度值等于布线的厚度值。
13、根据权利要求11的半导体器件，其中所述半导体器件选自由个人计算机、视频摄像机、便携式计算机、护目镜型显示器、记录介质、前部型投影仪、后部型投影仪、移动电话和显示器构成的组。
14、一种半导体器件，包括：
具有第一孔部分和与第一孔部分相邻的第二孔部分的第一绝缘膜，和
从第一孔部分的底表面经过第一孔部分和第二孔部分之间的绝缘膜的表面并到第二孔部分的底表面连续形成的布线。
15、根据权利要求14的半导体器件，其中第一孔部分和第二孔部分的深度值等于布线的厚度值。
16、根据权利要求14的半导体器件，其中所述半导体器件选自由个人计算机、视频摄像机、便携式计算机、护目镜型显示器、记录介质、前部型投影仪、后部型投影仪、移动电话和显示器构成的组。
17、一种半导体器件，包括：
具有第一孔部分和与第一孔部分相邻的第二孔部分的第一绝缘膜，
从第一孔部分的底表面经过第一孔部分和第二孔部分之间的第一绝缘膜的表面并到第二孔部分的底表面连续形成的布线，和
涂敷在第一绝缘层和布线上的第二绝缘膜，
其中在第二绝缘层中，在第一孔部分和第二孔部分之间的第一绝缘膜的表面上形成布线的位置，形成到达布线的接触孔。
18、根据权利要求17的半导体器件，其中第一孔部分和第二孔部分的深度值等于布线的厚度值。
19、根据权利要求17的半导体器件，其中所述半导体器件选自由个人计算机、视频摄像机、便携式计算机、护目镜型显示器、记录介质、前部型投影仪、后部型投影仪、移动电话和显示器构成的组。
20、一种半导体器件，包括：
具有第一孔部分和与第一孔部分相邻的第二孔部分的第一绝缘膜，
从第一孔部分的底表面经过第一孔部分和第二孔部分之间的第一绝缘膜的表面并到第二孔部分的底表面连续形成的布线，
涂敷在第一绝缘层和布线上并具有第三孔部分的第二绝缘膜，
其中在第一孔部分和第二孔部分之间的第二绝缘膜的表面上形成布线的位置的上部，形成至少一部分第三孔部分，并且在对应第二孔部分的底表面的位置形成到达布线的接触孔。
21、根据权利要求20的半导体器件，其中第一孔部分和第二孔部分的深度值等于布线的厚度值。
22、根据权利要求20的半导体器件，其中所述半导体器件选自由个人计算机、视频摄像机、便携式计算机、护目镜型显示器、记录介质、前部型投影仪、后部型投影仪、移动电话和显示器构成的组。
23、一种半导体器件，包括：
具有孔部分的绝缘膜，其中该孔部分形成有保持为在孔部分内部的岛形的绝缘膜，和
在孔部分内部和在保持为岛形的绝缘膜的上部连续形成的布线。
24、根据权利要求23的半导体器件，其中孔部分的深度值等于布线的厚度值。
25、根据权利要求23的半导体器件，其中所述半导体器件选自由个人计算机、视频摄像机、便携式计算机、护目镜型显示器、记录介质、前部型投影仪、后部型投影仪、移动电话和显示器构成的组。
26、一种半导体器件，包括：
具有孔部分的绝缘膜，其中该孔部分形成有保留为在孔部分内部的岛形的绝缘膜，
在孔部分内部和在保留为岛形的绝缘膜的上部连续形成的布线，和
涂敷在第一绝缘膜和布线上的第二绝缘膜，
其中在第二绝缘膜中，在形成保留为岛形的绝缘膜的位置形成到达布线的接触孔。
27、根据权利要求26的半导体器件，其中孔部分的深度值等于布线的厚度值。
28、根据权利要求26的半导体器件，其中所述半导体器件选自由个人计算机、视频摄像机、便携式计算机、护目镜型显示器、记录介质、前部型投影仪、后部型投影仪、移动电话和显示器构成的组。
29、一种半导体器件，包括：
具有孔部分的绝缘膜，其中该孔部分形成有保留为在孔部分内部的岛形的绝缘膜，
在孔部分内部和在保留为岛形的绝缘膜的上部连续形成的布线，
涂敷在第一绝缘膜和布线上并具有第二孔部分的第二绝缘膜，
其中在第一孔部分和第二孔部分之间的第一绝缘膜的表面上形成布线的位置的上部形成至少一部分第二孔部分，并且在对应第二孔部分的底表面的位置形成到达布线的接触孔。
30、根据权利要求29的半导体器件，其中第一孔部分的深度值等于布线的厚度值。
31、根据权利要求29的半导体器件，其中第一孔部分和第二孔部分的深度值等于布线的厚度值。
32、根据权利要求29的半导体器件，其中所述半导体器件选自由个人计算机、视频摄像机、便携式计算机、护目镜型显示器、记录介质、前部型投影仪、后部型投影仪、移动电话和显示器构成的组。
33、一种半导体器件，包括：
具有孔部分的绝缘膜，
有源层，
覆盖有源层形成的栅绝缘膜，和
形成在有源层和栅绝缘膜上部的栅极，
其中有源层、栅绝缘膜、和一部分栅极或整个栅极形成在绝缘膜的孔部分中。
34、根据权利要求33的半导体器件，其中孔部分的深度值不小于有源层的厚度值且不大于有源层的厚度、栅绝缘膜的厚度、和栅极的厚度之和。
35、根据权利要求33的半导体器件，其中在有源层的源区或漏区中，通过栅绝缘膜和提供在形成在栅绝缘膜上部的绝缘膜中的接触孔连接中间布线。
36、根据权利要求35的半导体器件，其中中间布线的厚度等于栅极的厚度。
37、根据权利要求33的半导体器件，其中所述半导体器件选自由个人计算机、视频摄像机、便携式计算机、护目镜型显示器、记录介质、前部型投影仪、后部型投影仪、移动电话和显示器构成的组。
38、一种半导体器件，包括：
形成在绝缘表面上的第一绝缘膜，
形成在第一绝缘膜和一部分绝缘膜上的布线，
形成在布线上的第二绝缘膜，
其中第二绝缘膜中的接触孔到达布线。
39、根据权利要求38的半导体器件，其中所述第一绝缘膜是凸起。
40、根据权利要求38的半导体器件，其中所述半导体器件选自由个人计算机、视频摄像机、便携式计算机、护目镜型显示器、记录介质、前部型投影仪、后部型投影仪、移动电话和显示器构成的组。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105565258A (zh) * 2014-10-17 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
CN107800303A (zh) * 2016-09-01 2018-03-13 富士电机株式会社 电力转换装置
CN111129106A (zh) * 2020-01-20 2020-05-08 合肥京东方卓印科技有限公司 一种oled基板及其制备方法、显示面板、显示装置
CN111162128A (zh) * 2019-12-30 2020-05-15 重庆康佳光电技术研究院有限公司 一种薄膜晶体管及其制备方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4030758B2 (ja) * 2001-12-28 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6847050B2 (en) * 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
US7227257B2 (en) * 2002-12-09 2007-06-05 Intel Corporation Cooling micro-channels
US20040227197A1 (en) * 2003-02-28 2004-11-18 Shinji Maekawa Composition of carbon nitride, thin film transistor with the composition of carbon nitride, display device with the thin film transistor, and manufacturing method thereof
US7384862B2 (en) 2003-06-30 2008-06-10 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating semiconductor device and display device
US7423343B2 (en) 2003-08-05 2008-09-09 Semiconductor Energy Laboratory Co., Ltd. Wiring board, manufacturing method thereof, semiconductor device and manufacturing method thereof
KR101166358B1 (ko) * 2003-10-28 2012-07-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선 형성 방법, 박막 트랜지스터 제조 방법, 및 액적 토출방법
US7226819B2 (en) * 2003-10-28 2007-06-05 Semiconductor Energy Laboratory Co., Ltd. Methods for forming wiring and manufacturing thin film transistor and droplet discharging method
US8064003B2 (en) * 2003-11-28 2011-11-22 Tadahiro Ohmi Thin film transistor integrated circuit device, active matrix display device, and manufacturing methods of the same
TWI228782B (en) * 2004-01-19 2005-03-01 Toppoly Optoelectronics Corp Method of fabricating display panel
TWI366701B (en) * 2004-01-26 2012-06-21 Semiconductor Energy Lab Method of manufacturing display and television
CN100565307C (zh) * 2004-02-13 2009-12-02 株式会社半导体能源研究所 半导体器件及其制备方法，液晶电视系统，和el电视系统
EP1886355A4 (en) * 2005-05-31 2015-04-01 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
JP4677311B2 (ja) * 2005-09-14 2011-04-27 富士フイルム株式会社 Ｍｏｓ型固体撮像装置及びその製造方法
TWI404227B (zh) * 2005-12-20 2013-08-01 Semiconductor Energy Lab 半導體裝置及其製造方法、以及顯示裝置和電子設備
KR100782458B1 (ko) * 2006-03-27 2007-12-05 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법
US7816211B2 (en) * 2007-01-26 2010-10-19 Freescale Semiconductor, Inc. Method of making a semiconductor device having high voltage transistors, non-volatile memory transistors, and logic transistors
US20090051046A1 (en) * 2007-08-24 2009-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method for the same
KR101516415B1 (ko) * 2008-09-04 2015-05-04 삼성디스플레이 주식회사 박막트랜지스터 기판, 이의 제조 방법, 및 이를 갖는 표시장치
JP2010191408A (ja) * 2009-01-23 2010-09-02 Seiko Epson Corp 電気光学装置及び電子機器
DE112010003143T5 (de) * 2009-07-31 2012-06-14 National University Corporation Tohoku University Halbleitervorrichtung, Verfahren zum Herstellen einer Halbleitervorrichtung, und Anzeigevorrichtung
KR101106173B1 (ko) * 2010-06-16 2012-01-20 한국기계연구원 유기태양전지용 다층박막봉지 및 이의 제조방법
WO2012104902A1 (ja) * 2011-01-31 2012-08-09 国立大学法人東北大学 半導体装置及びその製造方法
ES2592165T3 (es) * 2011-11-22 2016-11-28 Kaneka Corporation Célula solar, método de fabricación de la misma, y módulo de célula solar
US9601557B2 (en) 2012-11-16 2017-03-21 Apple Inc. Flexible display
CN103165471A (zh) * 2013-02-19 2013-06-19 京东方科技集团股份有限公司 薄膜晶体管及其制作方法和显示装置
TWI518916B (zh) * 2013-03-25 2016-01-21 友達光電股份有限公司 畫素結構的製造方法及其結構
US9337247B2 (en) * 2014-01-21 2016-05-10 Apple Inc. Organic light-emitting diode display with bottom shields
KR102354377B1 (ko) * 2014-11-24 2022-01-21 삼성디스플레이 주식회사 유기 발광 표시 장치
JP2018182223A (ja) * 2017-04-20 2018-11-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN107689345B (zh) * 2017-10-09 2020-04-28 深圳市华星光电半导体显示技术有限公司 Tft基板及其制作方法与oled面板及其制作方法
KR20200115852A (ko) 2019-03-28 2020-10-08 삼성디스플레이 주식회사 표시 장치
CN111430414A (zh) * 2020-03-31 2020-07-17 京东方科技集团股份有限公司 Oled显示面板及制备方法、显示装置
CN112195443A (zh) * 2020-09-14 2021-01-08 武汉电信器件有限公司 一种薄膜沉积系统及镀膜方法
JP7207387B2 (ja) * 2020-11-04 2023-01-18 セイコーエプソン株式会社 電気光学装置および電子機器

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4389481A (en) 1980-06-02 1983-06-21 Xerox Corporation Method of making planar thin film transistors, transistor arrays
JPS58100441A (ja) * 1981-12-10 1983-06-15 Toshiba Corp 半導体装置の製造方法
JPS6018948A (ja) * 1983-07-12 1985-01-31 Nec Corp 半導体集積回路装置
US4720739A (en) * 1985-11-08 1988-01-19 Harris Corporation Dense, reduced leakage CMOS structure
JPH01140757A (ja) * 1987-11-27 1989-06-01 Nec Corp 半導体入力保護装置
JPH02159057A (ja) * 1988-12-13 1990-06-19 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH0821638B2 (ja) * 1989-12-15 1996-03-04 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
JPH0490514A (ja) 1990-08-02 1992-03-24 Semiconductor Energy Lab Co Ltd 半導体装置
JPH0645210A (ja) * 1992-07-27 1994-02-18 Nec Corp 多層配線の形成方法
JPH0766424A (ja) * 1993-08-20 1995-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3109967B2 (ja) * 1993-12-28 2000-11-20 キヤノン株式会社 アクティブマトリクス基板の製造方法
JP3380527B2 (ja) * 1994-03-11 2003-02-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3150840B2 (ja) 1994-03-11 2001-03-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6700133B1 (en) 1994-03-11 2004-03-02 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
US6133620A (en) * 1995-05-26 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for fabricating the same
JPH088435A (ja) 1994-06-16 1996-01-12 Sanyo Electric Co Ltd 薄膜トランジスタとその製造方法
US5587329A (en) * 1994-08-24 1996-12-24 David Sarnoff Research Center, Inc. Method for fabricating a switching transistor having a capacitive network proximate a drift region
JPH0897431A (ja) 1994-09-28 1996-04-12 Fuji Xerox Co Ltd 半導体装置およびその製造方法
US5814529A (en) * 1995-01-17 1998-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor
US5917563A (en) * 1995-10-16 1999-06-29 Sharp Kabushiki Kaisha Liquid crystal display device having an insulation film made of organic material between an additional capacity and a bus line
JP3831966B2 (ja) 1996-02-01 2006-10-11 ヤマハ株式会社 半導体装置とその製造方法
TW479151B (en) 1996-10-16 2002-03-11 Seiko Epson Corp Substrate for liquid crystal device, the liquid crystal device and projection-type display
KR19980029400A (ko) * 1996-10-25 1998-07-25 김광호 반도체소자 금속배선 형성 방법
US6537905B1 (en) * 1996-12-30 2003-03-25 Applied Materials, Inc. Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug
US6331722B1 (en) * 1997-01-18 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Hybrid circuit and electronic device using same
JPH10213813A (ja) 1997-01-29 1998-08-11 Sony Corp 液晶表示装置およびその製造方法
JP3723336B2 (ja) * 1997-11-18 2005-12-07 三洋電機株式会社 液晶表示装置
US6522013B1 (en) * 1997-12-18 2003-02-18 Advanced Micro Devices, Inc. Punch-through via with conformal barrier liner
US6320204B1 (en) * 1997-12-25 2001-11-20 Seiko Epson Corporation Electro-optical device in which an extending portion of a channel region of a semiconductor layer is connected to a capacitor line and an electronic apparatus including the electro-optical device
TWI250337B (en) * 1998-02-09 2006-03-01 Seiko Epson Corp An electro-optical apparatus and electronic appliances
WO1999040618A1 (en) * 1998-02-09 1999-08-12 Koninklijke Philips Electronics N.V. Process of manufacturing a semiconductor device including a buried channel field effect transistor
US6016000A (en) 1998-04-22 2000-01-18 Cvc, Inc. Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics
JP2000036602A (ja) * 1998-07-17 2000-02-02 Sony Corp 薄膜トランジスタ及びその製造方法と表示装置
JP2000058843A (ja) 1998-08-07 2000-02-25 Toshiba Corp 多結晶シリコン薄膜トランジスタの製造方法
JP4202502B2 (ja) * 1998-12-28 2008-12-24 株式会社半導体エネルギー研究所 半導体装置
US6850292B1 (en) * 1998-12-28 2005-02-01 Seiko Epson Corporation Electric-optic device, method of fabricating the same, and electronic apparatus
JP2000208770A (ja) 1999-01-08 2000-07-28 Toshiba Corp 半導体装置及びその製造方法
US6869858B2 (en) * 1999-01-25 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation planarized by wet etchback and chemical mechanical polishing
KR100310179B1 (ko) * 1999-04-01 2001-10-29 구본준, 론 위라하디락사 엑스레이 영상 감지소자 및 그 제조방법
JP2000323714A (ja) 1999-05-10 2000-11-24 Toshiba Corp 多結晶シリコン素子およびその製造方法
KR100621534B1 (ko) * 1999-08-02 2006-09-12 엘지.필립스 엘시디 주식회사 액정 표시장치
JP3636641B2 (ja) * 1999-08-20 2005-04-06 セイコーエプソン株式会社 電気光学装置
JP3684939B2 (ja) 1999-09-30 2005-08-17 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置並びに投射型表示装置
US6410368B1 (en) 1999-10-26 2002-06-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device with TFT
JP3888011B2 (ja) 1999-11-16 2007-02-28 セイコーエプソン株式会社 電気光学装置及び電子機器
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
JP2001185731A (ja) 1999-12-24 2001-07-06 Toshiba Corp 半導体装置及びその製造方法
US6590227B2 (en) * 1999-12-27 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device
KR100630880B1 (ko) * 1999-12-31 2006-10-02 엘지.필립스 엘시디 주식회사 엑스레이 영상 감지소자 및 그 제조방법
JP2001196413A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置、該半導体装置の製造方法、ｃｍｐ装置、及びｃｍｐ方法
JP2001196561A (ja) * 2000-01-14 2001-07-19 Seiko Epson Corp 半導体装置及びその製造方法
JP4409697B2 (ja) 2000-02-08 2010-02-03 日本電熱株式会社 蒸気式解凍加熱機
TWI301915B (zh) * 2000-03-17 2008-10-11 Seiko Epson Corp
JP2001281680A (ja) 2000-03-29 2001-10-10 Sharp Corp 液晶表示装置とその製造方法、ならびに膜積層構造
JP2001284592A (ja) * 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
JP3624822B2 (ja) * 2000-11-22 2005-03-02 株式会社日立製作所 半導体装置およびその製造方法
JP2002164428A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
JP3954312B2 (ja) * 2001-01-15 2007-08-08 ローム株式会社 半導体装置の製造方法
US6759740B2 (en) * 2001-03-30 2004-07-06 Kyocera Corporation Composite ceramic board, method of producing the same, optical/electronic-mounted circuit substrate using said board, and mounted board equipped with said circuit substrate
EP1326273B1 (en) 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6806630B2 (en) * 2002-01-09 2004-10-19 Hewlett-Packard Development Company, L.P. Electron emitter device for data storage applications and method of manufacture
US6656840B2 (en) * 2002-04-29 2003-12-02 Applied Materials Inc. Method for forming silicon containing layers on a substrate

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105565258A (zh) * 2014-10-17 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
CN105565258B (zh) * 2014-10-17 2017-10-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
CN107800303A (zh) * 2016-09-01 2018-03-13 富士电机株式会社 电力转换装置
CN111162128A (zh) * 2019-12-30 2020-05-15 重庆康佳光电技术研究院有限公司 一种薄膜晶体管及其制备方法
CN111129106A (zh) * 2020-01-20 2020-05-08 合肥京东方卓印科技有限公司 一种oled基板及其制备方法、显示面板、显示装置

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