CN100565307C - 半导体器件及其制备方法,液晶电视系统,和el电视系统 - Google Patents

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Abstract

本发明的目的是提供一种制备具有高驱动能力(即,大W/L)的半导体器件的方法,根据本方法,材料的使用效率,以及生产量和生产率都得到了提高。本发明提供一种制备半导体器件的方法,其步骤包括:形成与半导体区相连的第一导电层、通过液滴喷射或涂覆在第一导电层上形成绝缘层、用激光辐照部分绝缘层形成掩模图案和通过借助该掩模图案作为掩模蚀刻形成分开的第一导电层。

Description

半导体器件及其制备方法,液晶电视系统,和EL电视系统
技术领域
本发明涉及一种通过使用以喷墨为代表的液滴喷射而制备半导体器件的方法。
背景技术
在半导体器件的制备中,为制造工艺的发展已经试验了液滴喷射的使用,通过所述工艺从一个母玻璃基片获得了多个显示板,用于有效的批量生产。
为了形成用于传统半导体器件的薄膜图形,使用了一种形成薄膜图形的方法,其中,通过在基片的整个区域上涂覆抗蚀剂、预烘焙所涂的抗蚀剂以及然后以穿过光掩模的光如紫外线辐照,和抗蚀剂的显影而形成光致抗蚀图的光刻蚀工艺之后,把处于将成为所述薄膜图形部分的薄膜(包含半导体材料、绝缘材料或导体材料的薄膜)通过使用光致抗蚀图作为掩模图案的蚀刻除去。
另一方面,为了改善电流电压特性,即驱动能力,例如,通过增加TFT在线性区和饱和区的漏电流,改善电子迁移率,增加栅绝缘膜的电容,和增加沟道宽度与沟道长度的比率(以下称为W/L)(参见专利文献1)。
(专利文献1)日本专利未审公开No.2000-275678
然而,用传统光刻蚀工艺形成薄膜图案的工艺存在问题,薄膜图形和抗蚀剂的材料大部分都被浪费了,而且形成掩模图案的工艺数多,从而降低了产量。
作为为了改善TFT电流电压特性而增加W/L的方法之一,可以给出一种扩大沟道宽度(W)的方法。然而,这种结构具有增加TFT面积的问题。在使用TFT作为透过型显示设备的像素开关元件的情况下,在显示部分的像素中存在一个或多个TFT。因此,增加TFT面积存在像素区的显示区被减少,从而降低显示元件孔径比的问题。
另外,作为另一种增加W/L的方法,可以给出减小沟道长度(L)的方法。然而,为了在使用液滴喷射系统时减小沟道长度(L),需要借助小直径喷射喷嘴喷射具有小液滴尺寸的溶液,以形成薄膜图案(栅电极或源区和漏区)。然而,在具有小直径喷射喷嘴的液滴喷射系统的情况下,喷射溶液的组合物会粘着在喷射喷嘴的顶端,干燥并固化,从而导致堵塞,使连续、稳定地喷射定量的喷射溶液变得困难。所以,使用液滴喷射系统的方法会导致降低生产率和生产量的问题。
发明内容
本发明是针对上述情况作出的,本发明的目的是提供一种制备具有高驱动能力(即,大W/L)的半导体器件的方法,根据本方法,材料的使用效率,以及生产量和生产率都得到了提高。
本发明提供一种半导体器件,其根据能够选择性地形成一种或多种制造该半导体诸如形成电路层或电极的导体层、半导体层、形成预定图案的掩模层所必需图案的方法而形成,其中源极和漏极之间的距离或源区和漏区之间的距离为0.1微米至10微米。
作为该方法,其能够选择性地形成图案,使用液滴喷射(也被称作喷墨,取决于其模式)。液滴喷射能够形成预定的图案,其通过选择性地喷射用于特定目的而制备的组合物的液滴,以形成导体层、半导体层、绝缘层等。
本发明进一步提供一种制备半导体器件的方法,该方法的步骤包括,形成与半导体区相连的第一导电层,通过液滴喷射和涂覆法中的一种在第一导电层上形成绝缘层,用激光辐照部分绝缘层形成掩模图案,以及用掩模图案作为掩模通过蚀刻形成分离的第一导电层。因为该分离的第一导电层用作源和漏区或源和漏电极,所以该沟道长度大略地与该掩模图案的宽度一致。该绝缘层是包含感光树脂或斥液表面的层。通过用激光(也称作激光束)辐照该绝缘层,激光辐照部分会发生反应,从而能形成改性的掩模图案。因此,减小激光的束宽就可以使沟道的长度变得更微小。
此外,本发明的半导体器件包括集成电路、显示器、无线电标、包含半导体元件如TFT的IC标。显示器典型地包括液晶显示器、发光显示器、DMD(数字微镜装置)、PDP(等离子显示板)、FED(场致发光显示器)和电泳显示器(电子纸)。需要指出的是,本发明中的TFT是交错TFT,反向交错TFT(沟道蚀刻型TFT或沟道保护TFT),或共面TFT。
本发明中的显示器是指使用显示元件的显示器,即图像显示器。此外,该显示器包括所有附属有连接体如软性印刷电路(FPC)、TAB(带式自动接合)带或TCP(带载封装(Tape Carrier Package))的模块,其中印刷电路板连接于TAB磁带或TCP顶端的模块,和其中IC(集成电路)和CPU(中央处理单元)都通过COG(在玻璃上嵌芯片(Chip On Glass))法直接安装在显示元件上的模块。
本发明包含下述结构。
本发明提供一种半导体器件,包含栅电极、栅绝缘膜、半导体区、源电极和漏电极,其中栅电极、半导体区、源电极和漏电极中的至少一种通过液滴喷射形成,且其中源电极和漏电极之间的距离为0.1微米至10微米。
此外,在半导体区与源和漏电极之间可以提供导电层。在这种情况下,导电层用作源区和漏区。
更进一步,源和漏电极,以及源和漏区相对的边缘部分可以或弯或曲的保持一定距离。在这种情况下,该边缘部分是线性的弯或曲,或者具有直线和曲线。
本发明更进一步提供一种制备半导体器件的方法,该方法的步骤包括,形成与半导体区相连的第一导电层,通过液滴喷射和涂覆法中的一种在第一导电层上形成绝缘层,用激光辐照部分绝缘层形成掩模图案,以及用掩模图案作为掩模通过蚀刻形成分离的第一导电层。
该绝缘层通过使用感光树脂或用于形成斥液(liquid-repellent)表面的材料形成。在使用用于形成斥液表面的材料形成绝缘层的情况下,掩模图案通过使用吸液(liquid-attracting)材料形成于绝缘层周围。
分离的第一导电层用作源区和漏区,还可以通过液滴喷射在分离的第一导电层上形成第二导电层。
此外,第一导电层可以通过液滴喷射形成,在这种情况下,分离的第一导电层用作源电极和漏电极。
分离的第一导电层可以用作源电极、漏电极、源区和漏区。
本发明更进一步提供一种制备半导体器件的方法,该方法的步骤包括,在导电层和半导体区之一上形成导电半导体区,在导电半导体区上涂覆或滴加感光材料,暴露该感光材料于激光下,使暴露的感光材料显影以形成第一掩模图案,使用掩模图案作为掩模分离该导电半导体区。
本发明更进一步提供一种制备半导体器件的方法,该方法的步骤包括,在导电层和半导体区之一上形成导电半导体区,在导电半导体区上形成导电膜,在导电膜上涂覆或滴加感光材料,暴露该感光材料于激光下,使暴露的感光材料显影以形成第一掩模图案,使用掩模图案作为掩模分离导电膜后分离该导电半导体区。
该分离的导电半导体区用作源区和漏区。
本发明更进一步提供一种制备半导体器件的方法,该方法的步骤包括,在导电层和绝缘膜之一上形成半导体区,通过液滴喷射和涂覆法中的一种在半导体区上形成斥液表面膜,通过用激光辐照部分该斥液表面膜形成吸液表面膜,以及在该吸液表面膜上形成导电半导体区。
本发明更进一步提供一种制备半导体器件的方法,该方法的步骤包括,在绝缘膜上形成第一半导体区,在第一半导体区上形成导电半导体区,通过液滴喷射和涂覆法中的一种在导电半导体区上形成第一斥液表面膜,通过用激光辐照部分第一斥液表面膜形成具有斥液表面区和吸液表面区的第二膜,在具有吸液表面区的第二膜上形成第二绝缘膜,用第二绝缘膜通过蚀刻具有斥液表面区的第二膜和导电半导体区形成第二半导体区,以及形成与第二半导体区相连的导电层。
本发明更进一步提供一种制备半导体器件的方法,该方法的步骤包括,在绝缘膜上形成第一半导体区,通过液滴喷射和涂覆法中的一种在半导体区上形成第一斥液表面膜,通过用激光辐照部分第一斥液表面膜形成具有斥液表面区和吸液表面区的第二膜,在具有吸液表面区的第二膜上形成第二绝缘膜,通过移除第二斥液表面膜形成导电半导体区,以及形成与导电半导体区相连的导电膜。
本发明更进一步提供一种根据上述方法形成的液晶电视系统或EL电视系统,其所具有的器件的源电极和漏电极之间的距离为0.1微米至10微米。
在本发明中,当薄膜图案如用于器件的电路层、用于形成电极的导电层、半导体层或用于形成预定图案的掩模层是通过使用液滴喷射形成时,液滴可以通过改变喷嘴被喷射到任意位置,所述喷嘴即用于处于相关位置的包括该薄膜的材料的液滴与基材的喷射喷嘴。此外,根据喷嘴尺寸、液滴的喷射量和喷嘴与其上形成喷射液滴的基片的迁移速率之间的相对关系可以控制所形成的图案的厚度和宽度。因此,即使在边长为1-2m的大面积基片上,也可以通过在预想位置的精确喷射形成薄膜图形。
另外,通过使用由暴露在激光束下并显影而形成的掩模图案可以形成用于元件的源和漏区或源和漏电极,就能形成具有微观结构和增大的W/L的元件,同时省略了利用光掩模进行曝光和显影的工艺,也就是光刻蚀工艺。因此,可以以更低成本、更高生产率和更高生产量制备具有更高驱动能力的半导体器件。
附图说明
在附图中:
图1A-1E是用于制备根据本发明的半导体器件的工艺的横剖面图;
图2A-2D是用于制备根据本发明的半导体器件的工艺的横剖面图;
图3A-3E是用于制备根据本发明的半导体器件的工艺的横剖面图;
图4A-4E是用于制备根据本发明的半导体器件的工艺的横剖面图;
图5A-5C是用于制备根据本发明的半导体器件的工艺的横剖面图;
图6A-6F是用于制备根据本发明的半导体器件的工艺的横剖面图;
图7A-7F是根据本发明的半导体器件的结构;
图8A-8E是用于制备根据本发明的半导体器件的工艺的横剖面图;
图9A-9C是根据本发明的显示器的驱动电路安装方法的俯视图;
图10A-10D是根据本发明的显示器的驱动电路安装方法的横剖面图;
图11是电子器件结构的方框图;
图12是一个电子器件实施例的图;
图13A-13B是电子器件实施例的视图;
图14是线路结构图,其中通过在根据本发明的液晶显示板中使用TFT形成扫描线驱动电路;
图15是线路结构图,其中通过在根据本发明的液晶显示板中使用TFT形成扫描线驱动电路(移位寄存器电路);
图16是线路结构图,其中通过在根据本发明的液晶显示板中使用TFT形成扫描线驱动电路(缓冲电路);
图17A-17E是用于制备根据本发明的半导体器件的工艺的横剖面图;
图18A-18E是用于制备根据本发明的半导体器件的工艺的横剖面图;
图19A-19C是用于制备根据本发明的半导体器件的工艺的横剖面图;
图20是用于制备根据本发明的半导体器件的工艺的俯视图;
图21是用于制备根据本发明的半导体器件的工艺的俯视图;
图22是用于制备根据本发明的半导体器件的工艺的俯视图;
图23是用于制备根据本发明的半导体器件的工艺的俯视图;
图24是可以用于本发明的液滴喷射系统的结构图;
图25A和25B是可以用本发明的液晶滴加方法的视图;
图26是根据本发明的液晶显示模块的结构图;
图27A-27C是用于制备根据本发明的半导体器件的工艺的横剖面图;
图28A-28C是用于制备根据本发明的半导体器件的工艺的横剖面图;
图29A-9C是用于制备根据本发明的半导体器件的工艺的横剖面图;
图30A和30B是用于制备根据本发明的半导体器件的工艺的横剖面图;
图31是用于制备根据本发明的半导体器件的工艺的俯视图;
图32是用于制备根据本发明的半导体器件的工艺的俯视图;
图33是用于制备根据本发明的半导体器件的工艺的俯视图;
图34是用于制备根据本发明的半导体器件的工艺的俯视图;
图35A-35C是根据本发明的发光显示模块的结构图;
图36A-36D是可以用于本发明的发光元件的结构图;
图37A-37F是可以用于本发明发光显示板的像素结构的视图;
图38A-38C是根据本发明的发光显示板的结构图;
图39是根据本发明的激光直接影像系统的示意图;
图40A-40D是用于制备根据本发明的半导体器件的工艺的横剖面图;
图41A-41D是用于制备根据本发明的半导体器件的工艺的横剖面图;以及
图42A-42D是用于制备根据本发明的半导体器件的工艺的俯视图;
具体实施方式
下面将要结合附图描述实施方式和实施方案。因为本发明可以以各种方式实施,所以本领域的技术人员可以理解本发明的方式和详述可以在本发明的内容和范围内进行变化和改进。因此,本发明并不受实施方式和实施方案描述的限制。附图中相同的部分都被给予相同的附图标记,这些部分的详细说明并不重复。
(实施方式1)
在这个实施方式中,将结合图1A-1E描述工艺,其中通过用激光束(以下也称作激光)辐照形成的掩模图案用于形成沟道长度短的TFT。
特别地,在这个实施方案中将要描述形成反向交错TFT之一的沟道蚀刻型TFT作为半导体元件的工艺。
如图1A所示,第一导电层102形成于基片101上。作为形成第一导电层102的方法,可以使用液滴喷射、印刷、电解电镀、PVD或CVD。例如,在使用PVD或CVD的情况下,第一导电层102可以以这种方式形成:在基片101上形成导电层,再在其上形成感光树脂,用激光辐照该感光树脂并显影以形成掩模图案,然后通过使用掩模图案将导电层蚀刻成想要的形状。此外,当形成后面用作栅电极的第一导电层102从而具有多层导电层,可以形成多栅电极(multi-gate electrode)。在这个实施方式中,通过使用液滴喷射,可以将含有导电材料的组合物有选择地喷射在基片101上形成第一导电层102。在这种情况下,因为不需要使用掩模图案的蚀刻工艺,所以可以显著地简化制备工艺。
作为基片101可以使用玻璃基片、石英基片、包含绝缘材料的基片,比如:陶瓷,如氧化铝,可以经得起后继工艺加工温度的耐热塑料基片,硅片;金属板等。此外,基片101可以具有大的尺寸,比如:320mm×400mm、370mm×470mm、550mm×650mm、600mm×720mm、680mm×880mm、1000mm×1200mm、1100mm×1250mm或1150mm×1300mm。
作为第一导电层102,可以使用包含选自钛(Ti)、铝(Al)、钽(Ta)、钨(W)、钼(Mo)、铜(Cu)、铬(Cr)、钕(Nd)、铁(Fe)、镍(Ni)、钴(Co)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、银(Ag)、金(Au)、铂(Pt)、镉(Cd)、锌(Zn)、硅(Si)、锗(Ge)、锆(Zr)和钡(Ba)的元素或者是主要包含任意这些元素的合金材料的单层,或者是这些单层组成的复合层。
在通过液滴喷射形成第一导电层102的情况下,溶解或分散在溶剂里的导体用作从喷嘴喷出的组合物。作为导体,可以使用金属颗粒如Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Si、Ge、Zr或Ba,金属卤化物细颗粒,或分散的纳米颗粒。另一选择,可以使用用作透明导电膜的氧化铟锡(ITO)、氧化锌(ZnO)、氧化铟锌(IZO)、掺杂镓的氧化锌(GZO)、含氧化硅的氧化铟锡、有机铟、有机锡等。此外,第一导电层102可以通过层压含这些材料的导电层形成。
作为从喷嘴喷出的组合物,考虑到其比电阻值,优选使用溶解或分散在溶剂里的金、银和铜中的一种材料。更加优选使用银或铜,其具有较低的电阻而且不贵。然而,当使用铜时,优选提供一隔离膜与之结合,用作防止杂质的防范措施。作为组合物的溶剂,可以使用有机溶剂如:酯类如醋酸丁酯和醋酸乙酯、醇类如异丙醇和乙醇、甲基乙基酮、和丙酮。
作为在铜用作组合物的情况下的隔离膜,优选使用一种包含氮的绝缘或导电材料,如氮化硅、氧氮化硅、氮化铝、氮化钛、或氮化钽(TaN),它们可以通过液滴喷射形成。
为了防止组合物的干燥和从喷嘴平稳喷射组合物,用于液滴喷射的组合物的粘度优选为5-20mPa·s,其表面张力优选为40N/m或以下。组合物的粘度等可以根据使用的溶剂和预定目的进行适当的调节。
虽然颗粒直径取决于喷嘴的直径、所需图案的形状等,但为了防止堵塞喷嘴和制备极端精致的图案,优选每个导体的颗粒直径尽可能的小。优选地,颗粒直径为0.1微米或更小。组合物通过已知方法,如电解法、雾化法或湿体研碎法形成,以具有通常大约0.5-10微米的粒径范围。然而,当组合物通过气相蒸发法形成时,每个由分散剂保护的纳米颗粒可以细化到大约7nm的尺寸。此外,当使用包覆剂包覆这些纳米颗粒的表面时,室温下,这些纳米颗粒就不会在溶剂中聚集,而是均匀地分散在溶剂中,显示出类似于液体的行为。因此,优选使用包覆剂。
组合物可以在减压下喷射。这样做的原因是,可以省略或缩短接下来的干燥和烘焙工艺,因为组合物的溶剂在喷射后和落在被加工物体上之前会挥发掉。在组合物喷射后,根据组合物的材料,通过激光辐照、快速热退火、热煅烧等在常压或减压下进行干燥和/或烘焙工艺。虽然干燥和烘焙工艺都需要热处理,但干燥的目的、温度和时间都不同于烘焙。比如,干燥工艺在100℃下进行3分钟,而烘焙工艺是在200-350℃下进行15-120分钟。尽管加热的温度取决于基片的材料等,但为了很好的进行干燥和烘焙,基片可能被加热到100-800℃,优选200-350℃。这一过程挥发了组合物中的溶剂或以化学方法除去分散剂,从而固化和收缩周边树脂,通过这样可以促进融合和熔接。用于该工艺的气氛为含氧气氛、氮气气氛或空气。然而,优选在含氧气氛下进行,这样金属元素分解或扩散于其中的溶剂可以容易地除去。
激光辐照可以通过使用连续波或脉冲气体激光器,或使用连续波或脉冲固体激光器进行。气体激光器包括受激准分子激光器,固态激光器包括使用晶体如掺杂有Cr、Nd的YAG或YVO4等的激光器。需要指出的是从激光吸收率上考虑,优选使用连续波激光器。另一选择,也可以使用所谓的混合激光辐照,其中连续波激光器和脉冲激光器结合使用。然而,取决于基片的耐热性,由激光辐照的热处理优选短至几微秒到几十秒。快速热退火(RTA)以这种方式实施:在惰性气体气氛下,用发射紫外到红外光的红外灯或卤素灯以快速升温,从而即时加热几微秒到几分钟。这种即时进行的处理能够基本上仅加热上部的薄膜,且具有对下部的其它薄膜没有影响的优点。
通过液滴喷射形成的导电层具有颗粒在三维空间不规则重叠的结构。即,导电层包含三维聚集颗粒。因此,导电层的表面具有细微的不平整(凹面和凸面)。此外,通过加热导电层,颗粒被烘焙而增大了颗粒直径。因此,导电层表面在顶部和底部的不平整上有很大的不同。取决于加热温度、气氛和加热时间,包含粘合剂的有机材料残留在导电层中。
在这个实施方式中,厚度为600-800nm的第一导电层102通过选择性地喷射包含Ag的组合物(以下称作Ag糊),和适当的进行上述用于干燥和烘焙的热处理或激光束辐照而形成。当烘焙在O2气氛下进行时,Ag糊中的有机材料如粘合剂(热固性树脂)会分解,从而能得到几乎不含有机材料的Ag膜。此外,膜的表面会变得平整和光滑。
在形成第一导电层102之前,优选通过如溅射或蒸发的方法在基片101的表面形成一层基层,它由选自Ti(钛)、W(钨)、Cr(铬)、Ta(钽)、Ni(镍)和Mo(钼)的金属材料或这些金属材料的氧化物形成。基层的厚度可为0.01-10微米。因为形成的基层可能十分的薄,所以基层通常不需要多层结构。因为形成基层是为了形成具有充分粘附性的第一导电层102,所以当可以获得充分的粘合性时,就不用再形成基层了。当基层是导电层时,第一导电层102可以用作掩模图案以蚀刻该基层。
此外,第一导电层102也可以这样形成:首先形成带有凹陷部分的绝缘层,然后喷射包含导电材料的液滴以填充该凹陷部分。在这种情况下,优选绝缘膜具有与填充在绝缘膜的凹陷部分的第一导电层相同的高度。具有这种结构,第一绝缘层和后来形成的半导体层也具有平整性,从而可以防止由于这些层间的台阶引起的击穿。此外,通过控制凹陷部分的宽度可以获得布线的小型化。而且,通过控制凹陷部分的深度可以使布线变得更厚。当在绝缘膜的凹陷部分提供有色层时,可以不使用滤色片就制备出可以全彩显示的显示器。
接着,第一绝缘膜103、第一半导体膜104、第二半导体膜105都循序地形成在基片101和栅电极(第一导电层102)上。在后面形成的TFT中,第一绝缘膜103、第一半导体膜104和第二半导体膜105分别用作栅绝缘膜、沟道形成区、和源和漏区。
第一绝缘膜103通过使用薄膜形成方法,如等离子体CVD或溅射形成氮化硅、氧化硅或其它含硅绝缘膜的单层结构,或者是它们的复合层结构。优选第一绝缘层膜103具有由氮化硅膜(氧氮化硅膜)、氧化硅膜和氮化硅膜(氧氮化硅膜)从栅电极侧依次形成的复合结构。在这种结构中,因为栅电极与氮化硅膜相连,从而可以防止氧化衰退。
作为第一半导体膜104,可以是包含任意选自无定形半导体、无定形态和结晶态相混的半无定形半导体(也称作SAS)、无定形半导体包含0.5-20纳米结晶颗粒的微晶半导体(μc)和结晶半导体的膜。无论如何,形成主要包括硅、锗化硅(SiGe)等的半导体膜,并具有10-60纳米的厚度。
SAS具有介于无定形结构和结晶结构(包括单晶和多晶)之间的中间体结构,并具有相对自由能稳定的第三态。此外,SAS包含具有短程有序和晶格畸变的结晶区。至少在SAS膜的一个区,可以观察到0.5-20纳米的结晶区,而且在包含硅为主要成分的情况下,拉曼光谱移动到低于520cm-1的波数。根据X射线衍射,可以观察到据认为是由硅晶格引起的衍射峰(111)和(220)。作为悬空键的终止剂,氢或卤素以1原子%或更多包含于SAS中。
SAS可以通过辉光放电分解硅化物气体如SiH4得到。另外,可以用作硅化物气体的气体如Si2H6、SiH2Cl2、SiHCl3、SiCl4和SiF4。SAS可以通过稀释的硅化物气体轻松获得,用于稀释的气体包括氢气、氟气、或者氢气和氟气的一种再加上一种或多种选自氦气、氩气、氪气和氖气的惰性气体。在这种情况下,优选硅化物气体被稀释的稀释率为10-1000倍。另外,SAS可以通过被氦气稀释的Si2H6和GeF4获得。优选薄膜通过在约0.1-133Pa的减压下辉光放电分解形成。为了产生辉光放电,可以使用1-120MHz的高频电力,优选为13-60MHz。基片加热的温度优选为300℃或更低,更优选为100-250℃。
结晶半导体膜可以通过加热或激光辐照使无定形半导体膜或SAS结晶而得到。另一选择,结晶半导体膜也可以直接形成,其中使用氟化气体如GeF4或F2和硅烷气体如SiH4或Si2H6以及使用加热或等离子体。
在形成n-沟道TFT的情况下,第二半导体膜105是导电的,并掺杂有15族元素,典型代表是磷或砷。在形成p-沟道TFT的情况下,第二半导体膜105掺杂有13族元素,典型代表为硼。第二半导体膜105通过等离子CVD用向其中加入包含第13或第15族元素如硼、磷或砷的气体的硅化物气体形成。另一选择,在形成半导体膜后,导电第二半导体膜105可以通过向该半导体膜涂覆包含第13或第15族元素的溶液,然后用激光束辐照该半导体膜形成。作为激光束,可以适当地使用从已知的脉冲激光器或连续波激光器发射出的激光束。
接着,在第二半导体膜105上形成第一掩模图案106。优选使用耐热聚合物材料形成第一掩模图案106,例如,液滴喷射具有以芳环或杂环为主链和包含带有脂族小部分的高极性杂原子基团的聚合物材料。作为聚合物材料的典型例子有聚酰亚胺、聚苯并咪唑等。在使用聚酰亚胺的情况下,第一掩模图案106可以通过从喷射喷嘴喷射包含聚酰亚胺的组合物至第二半导体膜105上,并在200℃下烘焙该组合物30分钟而形成。
另一选择,第一掩模图案106可以通过预先形成具有斥液表面的掩模图案,然后在没有用具有斥液表面的掩模图案覆盖的区域涂覆或喷射聚合物材料形成。
接着,如图1B所示,通过使用第一掩模图案106蚀刻第二半导体膜105和第一半导体膜104以形成第一半导体区111和第二半导体区112。然后除去第一掩模图案106。
第一半导体膜104和第二半导体膜105可以通过使用氯化气体如Cl2、BCl3、SiCl4或CCl4,氟化气体如CF4、SF6、NF3或CHF3,或O2蚀刻。
第一半导体区111可以用有机半导体材料通过如印刷、喷涂或旋涂、液滴喷射的方法形成。在这种情况下,因为不需要蚀刻工艺,所以可以减少工艺数目。作为用于本发明的有机半导体材料,优选具有包含共轭双键骨架的π电子共轭聚合物材料。特别是可溶聚合物材料如聚噻吩、聚(3-烷基噻吩)、聚噻吩衍生物和并五苯。
另外,可以用作有机半导体材料的材料可以用于本发明。在这种情况下,第一半导体区111可以通过形成该材料的可溶前体然后进行加工形成。经过前体的有机半导体材料包括聚亚噻吩基亚乙烯基、聚(2,5-噻吩基亚乙烯基)、聚乙炔、聚乙炔衍生物、聚丙炔亚乙烯。
该前体不仅可以通过热处理,而且可以通过添加反应催化剂如氯化氢气体转变成有机半导体。此外,作为溶解可溶有机半导体材料的典型溶剂,可以使用甲苯、二甲苯、氯苯、二氯苯、苯甲醚、氯仿、二氯甲烷、γ-丁内酯、丁基溶纤剂、环己烷、N-甲基-2-吡咯烷酮(NMP)、环己酮、2-丁酮、二噁烷、二甲基甲酰胺(DMF)、四氢呋喃(THF)等。
当有机半导体用作第一半导体区111时,包含有机导电材料如聚乙炔、聚苯胺、聚亚乙二氧基噻吩(PEDOT)或聚苯乙烯磺酸盐(PSS)的导电层(接触层)可以被形成,用于取代导电第二半导体区112。该导电层用作源区和漏区。
作为与有机半导体层相连的导电层,可以使用包含金属元素的导电层取代包含有机材料的导电层。在这种情况下,因为许多有机半导体材料都包含在传递空穴作为载体的p型半导体中,为了与半导体层具有欧姆接触,理想的是使用功函大的金属。
特别地,理想的是使用选自金、铂、铬、钯、铝、铟、钼和镍中的金属,或其合金(包含一种或多种上述金属)等。导电层可以使用包含金属或合金的导电糊通过印刷、滚涂或液滴喷射形成。
而且,有机半导体层、包含有机导电材料的导电层和包含金属元素的导电层可以进行复合。
接下来,如图1C所示,感光树脂113被涂覆于基片之上。作为涂覆感光树脂113的方法,可以使用利用液体的涂覆方法如液滴喷射、喷墨、旋涂、滚涂或槽涂。作为感光树脂,可以使用对从紫外到红外的感光感的负型感光树脂或正型感光树脂。
作为感光树脂,可以使用感光树脂材料如环氧树脂、丙烯酸树脂、酚醛树脂、酚醛清漆树脂、三聚氰胺树脂或聚氨酯树脂。此外,可以使用感光有机材料如苯并环丁烯、聚对亚苯基二甲基、flare、聚酰亚胺。作为典型的正型感光树脂,可以是包括酚醛清漆树脂和作为感光剂的萘并醌二叠氮化合物的感光树脂。作为反型感光树脂,可以是包括基础树脂、二苯基硅烷二醇和氧产生剂的感光树脂。在这个实施方式中,使用正型感光树脂。
接着,为了曝光,用激光直接成像系统产生的激光束(以下也称作激光)114辐照感光树脂113。
激光直接成像系统将参照图39进行描述。如图39所示,激光直接成像系统1001包括执行各种激光束辐照控制的个人计算机(以下称作PC)1002、输出激光束的激光振荡器1003、激光振荡器1003的电源1004、用于减弱激光束的光学系统(ND滤波器)1005、用于调整激光束强度的声-光调制器(AOM)1006、包含用于扩大或缩小激光束横截面的透镜和用于改变激光束光路的镜子的光学系统1007、包含X轴和Y轴载物台的基片移动机构1009、用于从PC输出的控制数据数字/模拟转换的D/A转换器1010、根据从D/A转换器中输出的模拟电压控制声-光调制器1006的驱动器1011和输出用于驱动基片移动机构1009的驱动信号的驱动器1012。
作为激光振荡器1003,可以使用能够发射紫外光、可见光或红外光的激光振荡器。作为激光振荡器,使用材料如KrF、ArF、KrF、XeCl、Xe等的受激准分子激光振荡器,使用材料如He、He-Cd、Ar、He-Ne、HF等的气态激光振荡器,使用晶体如掺杂有Cr、Nd、Er、Ho、Ce、Co、Ti或Tm的YAG、GdVO4、YVO4、YLF或YAlO3的固态激光振荡器,以及使用GaN、GaAs、GaAlAs、InGaAsP等的半导体激光振荡器都可使用。当使用固态激光器时,优选使用基波的第二到第五谐波。
下面将要描述通过使用激光直接成像系统使感光树脂曝光的方法。当基片1008安装在基片移动机构1009上时,PC1002通过使用摄影机(未示出)探测标在基片1008上的标志的位置。然后,PC1002基于探测标志的位置数据和预先输入的图像数据产生用于移动基片移动机构1009的数据。然后,在从激光振荡器1003发出的激光束经过光学系统1005衰减以后,PC1002通过驱动器1011控制声-光调制器1006输出的光的强度,从而通过声-光调制器1006控制光的强度为预定量。然后,通过光学系统1007改变从声-光调制器1006发出的激光束的光路和光束形状,激光束通过棱镜聚光,然后,用激光束辐照曝光涂于基片1008上的感光树脂。在这种场合,基于PC1002产生的移动数据控制基片移动机构1009在X轴和Y轴方向移动。从而,用激光束辐照预定区域以曝光该感光树脂。
然后,感光树脂被显影以形成如图1D所示的第二掩模图案115。在这个实施方式中,因为使用正型感光树脂,所以用激光束辐照的抗蚀剂部分被除去,以曝光第二半导体区112。因为激光的能量在抗蚀剂上部分地被转变为热而与部分抗蚀剂起作用,所以曝光的宽度变得的比射束点的宽度稍大。此外,由于激光束的波长较短,激光束可以聚集成具有较短的光束直径。因此,为了使形成的第二掩模图案具有更细微宽度的开口,优选使用具有较短波长的激光束进行辐照。
感光树脂表面上的射束点通过光学系统形成点、圆、椭圆、矩形或直线(严格地说是长的矩形)。虽然射束点可能是圆形的,但是优选线性射束点,因为可以形成均匀宽度的抗蚀剂掩模。
虽然图39的系统显示的例子中用于曝光的激光束辐照是从基片表面的上方一侧进行的,但是通过适当地改变光学系统和所述基片移动机构,用于曝光的激光束辐照也可以从基片背面的下方一侧进行。
虽然在这个实施方式中,该激光束辐照通过移动基片有选择地进行的,但是本发明不局限于此。该激光束辐照可以通过激光束在X-Y轴向上的扫描进行。在这种情况下,光学系统1007优选使用多面镜、检流计反射镜,或声-光导向装置(AOD)。
然后,第二半导体区112通过使用第二掩模图案115蚀刻以形成源和漏区116(也称为接触层)。然后,第二掩模图案115通过使用剥离溶液的工艺或使用氧的灰磨工艺除去。因为第二掩模图案115具有细微宽度的开口,所以蚀刻的第二半导体区的宽度是细微的,因此源区和漏区间的距离是很小的。即,可以不使用光掩模形成沟道长度短的TFT。
在第一半导体区111由SAS形成的情况中,除如这个实施方式所示的栅电极被源和漏区覆盖的结构之外,还可以使用其中栅电极的边缘部分与源和漏区边缘对准的结构,也就是所谓的自对准结构,和其中源和漏区不覆盖栅电极而是与栅电极保持一定距离的结构。
然后,如图1E所示,作为源极和漏极的第二导电层117,通过液滴喷射导电材料形成于源和漏区之上。作为导电材料,可以使用与第一导电层102所用的材料相同的材料,其溶解或分散在溶剂里。在这个实施方式中,Ag糊被有选择地喷射,然后,通过如上所述的激光束辐照或热处理进行适当地干燥和烘焙,形成膜厚为600-800纳米的电极。
在这个实施方式中形成的TFT,彼此相对的源和漏区之间的距离与彼此相对的源和漏极间的距离稍有不同,源和漏区之间的距离较短。另外,源和漏区之间的距离就是沟道长度。
该源和漏极可以通过这样的方式形成:预先通过如液滴喷射或溅射的方法形成导电层,再通过液滴喷形成正型或负型感光树脂,该感光树脂用激光辐照曝光和显影以形成掩模图案,再借助于掩模图案蚀刻该导电薄膜。
优选在作为源和漏电极的第二导电层117上形成钝化膜。该钝化膜可以由薄膜形成方法如等离子CVD或溅射并用氮化硅、二氧化硅、氮化硅氧化物、氧氮化硅、氧氮化铝、氧化铝、类金刚石碳(DLC)、氮化碳(CN)、或其它绝缘材料而形成。
根据上述工艺,可以不使用光掩模制造沟道长度短的沟道蚀刻型TFT。
(实施方式2)
在这个实施方式中,将参考图2A到2D,描述如实施方式1中的沟道蚀刻型TFT的形成工艺。这个实施方式与实施方式1在源电极和漏电极的制造工艺上有所不同。
如图2A所示,第一导电层102、第一绝缘层103、第一半导体区111和第二半导体区112都以与实施方式1相同的方式形成在基片101上。
然后,在第二半导体区112和第一绝缘薄膜103上形成第二导电膜201。第二导电薄膜201的材料和制造方法可以与实施方式1第一导电层102中的那些相同。
接着,在基片上涂或喷射感光树脂113,并以与实施方式1同样的方式用激光114辐照感光树脂113进行曝光。然后,该曝光的感光树脂显影以形成如图2B所示的第一掩模图案115。由于该感光树脂通过激光辐照曝光以形成第一掩模图案115,所以该掩模图案可以形成具有细微宽度的开口。
接着,使用第一掩模图案115作为掩模蚀刻第二导电薄膜201以形成源和漏电极211。
然后,如图2C所示,通过利用第一掩模图案115作为掩模蚀刻第二半导体区112形成作为源区和漏区的第三半导体区221。虽然在这个实施方式中第二半导体区112是借助于第一掩模图案115进行蚀刻的,但是第二半导体区112也可以在除去第一掩模图案115之后通过使用源和漏电极211作为掩模进行蚀刻。随后,优选形成钝化膜。
根据上述工艺,如图2D所示。可以不使用光掩模制造沟道长度短的沟道蚀刻型TFT。需要指出的是在这个TFT中,该源和漏电极的内缘部分之一与该源和漏区的内缘部分之一是对准的。
(实施方式3)
在这个实施方式中,参考图3A到3E,描述通过使用形成斥液表面的材料而形成沟道长度短的沟道蚀刻型TFT的工艺。在这个实施方式中,源和漏区通过在导电的第二半导体膜上形成掩模图案,并用该掩模图案蚀刻第二半导体膜而形成。
如图2A所示,第一导电层102、第一绝缘层103和第一半导体膜都以与实施方式1相同的方法形成在基片101上。然后,由如实施方式1所示形成第一掩模图案106并蚀刻该第一半导体薄膜而形成第一半导体区111。
然后,在第一半导体区111和第一绝缘薄膜103上形成第二半导体薄膜301。第二半导体薄膜301的材料和制备方法可以与实施方式1中所示的第二半导体薄膜105的相同。
然后,在第二半导体薄膜301上形成斥液表面区302。斥液表面区是其中表面与液体接触角大的区。在这种表面上,液体散布成半球形。反之,吸液表面区是其中表面和液体接触角小的区。在这种表面上,液体铺展开而润湿表面。
因此,当接触角不同的两个区接触的时候,两个区中接触角相对较大的一个作为斥液表面区,而另一个,其具有相对较小的接触角,作为吸液表面区。当液体涂覆或喷射至这两个区上时,液体铺展开而润湿吸液表面而液体在斥液表面上散布成半球形。
当该区凹凸不平的时候,斥液表面区的接触角变得更大,其意味着所述斥液性能增强了,而吸液表面区的接触角变得更小,其意味着吸液性能增强了。因此,当包含组合物的液体被涂覆或喷射到凹凸不平的表面上并烘焙时,可以形成具有均匀边缘部分的层。
在这个实施方式中,喷射或涂覆用于形成斥液表面的液体以形成斥液表面区。作为包含在溶液中用于形成斥液表面的组合物的例子,可以使用如化学式Rn-Si-X(4-n)(n=1、2或3)表示的硅烷偶联剂,其中R包括相对不活泼的基团如烷基,X包括水解性基团如卤素,甲氧基,乙氧基或乙酰氧基,其可以通过缩合在基面上结合至吸附水或羟基上。
该斥液性能可以通过使用包含氟代烷基作为R的氟化硅烷偶联剂(氟代烷基硅烷(FAS)),其是硅烷偶合剂的典型实例。FAS中的R具有由(CF3)(CF2)x(CH2)y表示的结构(x:0到10中的一个整数,y:0到4中的一个整数)。当多个R或X连接至Si上时,所有的R或X可以相同或者它们中的一个或多个不同。作为典型的FAS,有氟代烷基硅烷(以下,称为FAS)如十七氟代四氢癸基三乙氧基硅烷、十七氟代四氢癸基三氯硅烷、十三氟代四氢辛基三氯硅烷或三氟代丙基三甲氧基硅烷。
作为形成斥液表面用溶液的溶剂,可以使用能形成斥液表面的溶剂,例如,烃基溶剂如正戊烷、正己烷、正庚烷、正辛烷、正癸烷、二环戊烷、苯、甲苯、二甲苯、均四甲苯、茚、四氢化萘、萘烷、角鲨烯或四氢呋喃。
另外,作为用于形成斥液表面的溶液的组合物的例子,可以使用包含氟-碳链的材料(氟烃树脂)。作为氟烃树脂,可以使用聚四氟乙烯(PTFE;4-氟化乙烯树脂)、全氟烷氧基烷烃(PFA;4-氟化乙烯全氟烷基乙烯醚共聚物树脂)、全氟乙烯丙烯共聚物(PFEP;4-氟化乙烯-6-氟化丙烯共聚物树脂)、乙烯-四氟乙烯共聚物(ETFE;4-氟化乙烯-乙烯共聚物树脂)、聚偏二氟乙烯(PVDF;氟化亚乙烯树脂)、聚三氟氯乙烯(PCTFE;3-氟化氯乙烯树脂)、乙烯-三氟氯乙烯共聚物(ECTFE;3-氟化氯乙烯-乙烯共聚物树脂)、聚四氟乙烯-全氟间二氧杂环戊烯共聚物(TFE/PDD)、聚氟乙烯(PVF;氟化乙烯基树脂)等。
随后,当粘附用于形成斥液表面的溶液的表面用乙醇洗涤时,可以形成极薄的斥液表面。
作为掩模图案,斥液表面可以通过使用用于形成非斥液表面(即,用于形成吸液表面)的有机材料,然后通过后继进行CF4等离子化等工艺形成。例如:可以使用其中水溶性树脂如聚乙烯醇(PVA)混合在溶剂如H2O中的材料。此外,PVA可以与其它的水溶性树脂组合使用。而且,当掩模图案具有斥液表面时,通过等离子处理可以进一步改善其斥液性能。
等离子处理可以以这种方式进行:先准备一个涂有电介质的电极,然后借助于空气、氧气或氮气产生等离子,从而使该电介质暴露于该等离子。在这种情况下,不需要电极的全部表面都被电介质覆盖。当包含氟的电介质如Teflon(注册商标)被用作电介质时,在涂有电介质的表面会形成CF2键,从而导致表面改性,由此得到斥液性质。
然后,用激光114辐照斥液表面区302。作为激光114,可以适当的使用在实施方式1中描述的激光。在这个实施方式中,用激光114辐照用于形成源和漏区的区域。通过以具有比取代基键能更高能量的波长的光辐照,使显示斥液性能的取代基的键断开,其中,该取代基为形成斥液表面的材料中显示斥液性能的取代基,通常为氟代烷基或连接至氟代烷基的烷基。即,用激光114辐照区域的斥液性被还原为显示吸液性。在图3B中,用激光114辐照的区域作为吸液表面区311,没有用激光辐照的区域用作斥液表面区312。
然后,如图3C所示,在吸液表面区311上形成第二掩模图案321。在这种情况下,因为用于第二掩模图案321的材料在斥液表面区321会滚落,所以在区312上没有掩模图案形成。作为第二掩模图案321,可以形成与实施方式1中描述的第一掩模图案106相同的掩模图案。通过用激光束辐照斥液表面区以形成吸液表面,可以不使用光掩模而形成掩模图案。因为可以通过激光扫描法控制辐照区域,所以可以形成具有微小距离的掩模图案。
然后,如图3D所示,通过使用第二掩模图案321作为掩模蚀刻第二半导体薄膜301以形成第二半导体区域331。作为用于蚀刻第二半导体薄膜301的方法,可以适当地使用实施方式1中描述的用于蚀刻第二半导体膜105的方法。在这个刻蚀过程中,斥液表面区312也被蚀刻。需要指出的是,第二半导体区域331作为源区和漏区。然后,第二掩模图案321被除去。
然后,如图3E所示,通过喷射导电的材料以与源和漏区相连,形成源和漏极341。该源和漏极341可以由与实施方式1中所示的用作源和漏电极的第二导电膜117相同的材料和制造方法形成。
根据上述工艺,可以不使用光掩模而制造如图2D所示的沟道长度短的沟道蚀刻型TFT。
(实施方式4)
在这个实施方式中,参考图4A到4E,描述通过使用形成斥液表面的材料形成沟道保护TFT的工艺。在这个实施方式中,在作为基膜的第一半导体膜上形成掩模图案,该掩模图案用于形成源区和漏区。另外,不作为源或漏区的区域被激光辐照以形成吸液表面。
如图4A所示,第一导电层102、第一绝缘膜103、第一半导体膜104都以与实施方式1相同的方式形成在基片101上。然后,形成与实施方式1中第一掩模图案106相似的第一掩模图案401,并通过使用第一掩模图案401蚀刻第一半导体膜104以形成如图4B所示的第一半导体区411。
然后,通过在第一半导体区411上喷射或涂覆用于形成斥液表面的材料形成斥液表面区302。然后,用激光114辐照一部分斥液表面区302。在这里,用激光114辐照以后将形成源区和漏区的区域的外边界。从而,被激光辐照的区域作为吸液表面区。在图4C中,被激光辐照的区域作为吸液表面区412。没有被激光辐照的区域作为斥液表面区413。
然后,如图4D所示,在吸液表面上形成第二掩模图案422。形成于沟道形成区域上的一部分第二掩模图案422,作为沟道保护膜。第二掩模图案422的材料和制造方法可以与第一掩模图案401的相同。因为可以通过激光扫描法控制辐照区域,所以可以形成具有细微宽度的掩模图案(沟道保护膜)。
然后,通过在被第二掩模图案422包围的区域喷射或涂覆导电材料形成第二导电层421。作为第二导电层421,可以形成包含有机导电的材料如聚乙炔、聚苯胺、聚亚乙二氧基噻吩(PEDOT)或聚苯乙烯砜(PSS)的导电层。第二导电层用作源区和漏区。
第二导电层421最好通过使用金属如金、铂、铬、钯、铝、铟、钼或镍,或包含该金属的合金形成。通过印刷、辊涂或液滴喷射,包含金属或合金的导电糊可以被用于形成第二导电层421。
然后,如图4E所示,在第二导电层421上形成第三导电层431(源电极和漏电极)。在这种情况下,优选通过使用电阻低的导电材料形成该第三导电层。第三导电层431的材料和制造方法可以与实施方式1中第二导电层117中的那些相同。虽然在这个实施方式中第三导电层在没有除去第二掩模图案422的情况下形成,但是本发明不局限于这种工艺。第三导电层可以如下面实施方式5所述,在除去第二掩模图案后形成。
根据上述工艺,可以不使用光掩模而形成沟道长度短的沟道保护TFT。
(实施方式5)
在这个实施方式中,参考图5A到5C,描述用形成斥液表面的材料形成具有短沟道长度的沟道保护TFT的工艺。在这个实施方式中,在作为基膜的第一半导体膜上形成掩模图案,并用该掩模图案形成源区和漏区。此外,通过辐照一部分由用于形成斥液表面的材料形成的层中的源区和漏区而形成吸液表面区。
如图5A所示,第一导电层102、第一绝缘层103和第一半导体区411都以与实施方式4相同的方式形成在基片101上,并在第一半导体区411上涂覆或喷射用于形成斥液表面的材料。
然后,用激光114辐照用于形成斥液表面的材料。在这个实施方式中,用于源和漏区的区域被激光辐照以形成吸液表面区。因为可以通过激光扫描法控制辐照区域,所以可以形成具有细微宽度的掩模图案(沟道保护膜)。
然后,如图5B所示,导电的材料被涂覆或喷射到吸液表面区以形成第二导电层(源区和漏区)512。需要指出的是,没有被激光辐照的区域继续用作斥液表面区511。
然后,如图5C所示,在通过借助于氧气的灰磨法除去斥液表面区511后,形成第三导电层521(源电极和漏极)。
根据上述工艺,可以不使用光掩模形成沟道长度短的TFT。
(实施方式6)
在这个实施方式中,将参考图6A到6F描述制备沟道长度短的交错TFT的工艺。虽然在这个实施方式中参考实施方式3描述形成源区和漏区的工艺,该工艺不局限于此,也可以适当使用其它实施方式中的工艺。
如图6A所示,第一绝缘薄膜601被形成在基片101上,并在其上形成第一导电层602。第一导电层602在后面将被用作源电极和漏电极。第一导电层602的材料和制造方法可以与实施方式1中所述第一导电层102中的相同。
然后,在基片上形成导电的第一半导体膜603。第一半导体膜603可以通过使用与实施方式1中所述的第二半导体膜105相同的材料形成。然后,在第一半导体薄膜603上涂覆或喷射用于形成斥液表面的材料以形成斥液表面区302。然后,用激光114辐照一部分斥液表面区。在这个实施方式中,用于源和漏区的区域被激光辐照以形成吸水表面区。如图6B所示,没有被激光辐照的区域继续用作斥液表面区611。然后,在用激光辐照的吸液表面区上形成第一掩模图案612。第一掩模图案612可以通过使用与实施方式1中所述的第一掩模图案106相同的材料形成。因为可以通过激光扫描法控制辐照区域,所以可以形成具有细微距离的掩模图案。
然后,如图6C所示,通过使用第一掩模图案612作为掩模蚀刻第一半导体膜603形成第一半导体区621。第一半导体区621用作源区和漏区。然后,除去第一掩模图案612。
然后,如图6D所示,形成第二半导体区631、第二绝缘膜632和第二导电层633。第二半导体区631用作沟道形成区,第二绝缘薄膜632用作栅绝缘膜,以及第二导电层633用作栅电极。
然后,在基片上涂覆或喷射正型或负型的感光树脂113,并用激光634辐照进行曝光并显影。在这个实施方式中,使用正型感光树脂,并用激光辐照用于形成接触孔的区域。从而,如图6E所示,形成第二掩模图案641。
然后,通过使用第二掩模图案641作为掩模蚀刻第二绝缘膜632,以形成接触孔并暴露出一部分第一导电层602。然后,除去第二掩模图案641。
然后,如图6F所示;形成第三导电层651以在接触孔中与第一导电层602相连。与实施方式1中描述的第二导电层117相同的材料可以用于形成第三导电层651。
根据上述工艺,可以不使用光掩模形成沟道长度短的交错TFT。
(实施方式7)
在这个实施方式中,将结合图8A到8E描述与实施方式6中描述的不同的接触孔形成工艺
根据实施方式6形成如图8A所示的交错TFT。本实施方式中的交错TFT包含第一绝缘膜601、第一导电层602、第一半导体区621、形成在源电极和漏电极之间并位于第一半导体区621之上的第二半导体区631、第二绝缘膜632和第二导电层633。
然后,如图8B所示,在第一导电层602和第二绝缘膜632重叠的区域喷射用于形成斥液表面的溶液。然后,通过液滴喷射形成第一掩模图案661和662。
然后,涂覆或喷射用于形成吸液表面的溶液。于是,形成第二掩模图案663到665。作为吸液溶液的典型实例,有有机树脂如丙烯酸树脂、聚酰亚胺树脂、三聚氰胺树脂、聚酯树脂、聚碳酸酯树酯、酚醛树脂、环氧树脂、聚缩醛、聚醚、聚氨酯、聚酰胺(尼龙)、呋喃树脂和二烯丙基邻苯二甲酸酯树脂;硅氧烷;和聚硅氮烷。此外,使用极性溶剂如水、醇、醚、二甲基甲醛、二甲基乙酰胺、二甲亚砜、N-甲基吡咯烷酮、六甲基磷酰胺、氯仿或二氯甲烷的溶液也是可用的。用于涂覆形成吸液表面的溶液的方法可以使用如液滴喷射,喷墨,旋涂,辊涂或槽涂。
因为第一掩模图案661和662各自具有斥液表面,所以第二掩模图案663到665被形成在第一掩模图案661和662的外边缘,即,没有形成第一掩模图案的区域。
替代上述工艺,第二掩模图案663到665也可以通过在第一掩模图案661和662的溶剂干燥以后,涂覆用于形成吸液表面的溶液形成。同样在这种情况下,因为第一掩模图案661和662各自具有斥液表面,所以第二掩模图案663到665被形成在第一掩模图案661和662的外边缘,即,没有形成第一掩模图案的区域。
然后,如图8C所示,通过使用第二掩模图案663到665蚀刻第一掩模图案661和662,以及第二绝缘膜632,从而暴露出一部分源和漏电极。在这里,蚀刻后的第二绝缘膜632被表示为附图标记671。
然后,形成如图8D所示的第三导电薄膜681和682。
需要说明的是,如图8E所示,可以不除去第二掩模图案663到665就形成第三导电薄膜691和692。在这种情况下,第二掩模图案663到665被用作层间绝缘膜。
根据上述工艺,可以不使用光掩模形成接触孔。
(实施方式8)
在这个实施方式中,将结合图7A到7F描述W/L大的TFT结构。
图7A是实施方式2中形成的反向交错TFT的俯视图,其中半导体区901、源和漏区902和源和漏电极903都层叠在栅电极900上。
源和漏电极相对的边缘部分线性地弯曲。在这种情况下,呈以直角转弯,即呈锯齿形直角地扫描激光束或基片,并且所形成的掩模图案用于形成该元件的源和漏区或源和漏电极。因此,可以形成具有线性弯曲形状或直角锯齿形状的沟道形成区。由此,即使在微小的半导体区的情况下也可以使沟道长度变窄,和使沟道长度变大。
图7B也是TFT的俯视图。在这个例子中,当形成用于形成源和漏区912和源和漏电极913的掩模图案时,扫描激光束或基片从而以90度到180度之间的角线性地弯曲,即以90度到180度之间的角成锯齿形。因此,沟道形成区具有以90度到180度之间的角线性地弯曲的形状,即,以90度到180度之间的角成锯齿形状。
在这里,附图标记910代表栅电极,附图标记911代表半导体区。
图7C到7D也是TFT的俯视图。在这些例子中,当用于形成源和漏区922和932和源和漏电极923和933的掩模图案分别形成时,扫描激光束或基片,从而以0度到90度之间的角线性地弯曲,即以0度到90度之间的角成锯齿形。因此,沟道形成区具有以0度到90度之间的角线性弯曲的形状或以0度到90度之间的角成锯齿形状。在这里,附图标记920和930分别代表栅电极,附图标记921和931分别代表半导体区。
需要指出的是,图7C和图7D所示的TFT的沟道形成区都关于点对称。
图7E也是TFT的俯视图。在这个例子中,当用于通过蚀刻形成源和漏区942和源和漏电极943的掩模图案形成时,扫描激光束或基片以形成一曲线。因此,沟道形成区具有曲线形状。在这里,附图标记940代表栅电极,附图标记941代表半导体区。
图7F也是TFT的俯视图。在这个例子中,当用于通过蚀刻形成源和漏区952和源和漏电极953的掩模图案形成时,扫描激光束或基片以形成一直线和一曲线。因此,沟道形成区具有直线和曲线。在这里,附图标记950代表栅电极,附图标记951代表半导体区。
这种实施方式不仅可以应用于实施方式2,也可以用于实施方式1-7。在这种情况下,源和漏区的边缘部分与源和漏极的边缘部分不对准。
根据上述工艺,可以不使用光掩模而形成具有微小结构和增大的W/L的元件。在这个实施方式中,因为元件的源和漏区或源和漏电极都借助通过激光束辐照形成的掩模图案形成,所以可形成任意形状的沟道形成区。因此,可以省略光刻蚀工艺而制备出具有微小结构和增加的W/L的元件。从而,可以以低成本、高生产率和高生产量制备驱动能力高的半导体器件。
(实施方式9)
在这个实施方式中,将描述在实施方式中可以被用于形成掩模图案的液滴喷射系统。在图24中,在基片1900上,以点划线显示其中形成面板的区1930。
图24显示了一个用于形成线路等图案的液滴喷射系统的例子。液滴喷射装置1905包括具有多个喷嘴的喷头。虽然在这个实施方式描述了三个喷头(1903a、1903b和1903c)中各自包含十个喷嘴的例子,但喷嘴的数目和喷头的数目可以根据待加工的面积、工艺等决定。
喷头与控制装置1907相连,通过电脑1910控制控制装置1907,从而可以画出预定的图案。可以根据参考点测定绘图的同步情况,例如,形成于固定在平台1931上的基片1900上的标记1911。另一选择,基片1900的边缘可以作为参考点。通过成像装置1904如CCD测定参考点,并通过图像处理装置1909转换成数字信号。计算机1910辨认该数字信号并产生发往控制装置1907的控制信号。当图案以这种方式画出时,喷嘴顶端和绘图表面的距离可以为0.1到5厘米,优选为0.1到2厘米,更优选为大约0.1厘米。当这种距离越短时,液滴的落点越准确。
在这种情况下,将被形成在基片1900上的图案的信息被保存在记录介质1908中,并且基于这个信息的控制信号被发给控制装置1907以分别控制各自的喷头1903a 1903b和1903c。即,包含不同材料的液滴可以从各个喷头1903a、1903b和1903c的喷嘴喷射。例如,当从喷头1903a和1903b的喷嘴喷射包含绝缘材料的液滴时,可以从喷头1903c的喷嘴喷射包含导电材料的液滴。
此外,可以分别控制喷头的各个喷嘴。因为喷嘴被分别控制,所以可以从特定的喷嘴喷射包含不同材料的液滴。例如,喷头1903a可以具有喷射包含导电材料液滴的喷嘴和喷射包含绝缘材料液滴的喷嘴。
在大面积进行液滴喷射的例子中,例如,形成层间绝缘膜工艺,可以从全部的喷嘴喷射包含用于层间绝缘膜的材料的液滴。此外,也可以从多个喷头的所有喷嘴喷射包含用于层间绝缘膜的材料的液滴。从而,可以提高生产量。当然,在形成层间绝缘膜的工艺中,也可以以这种方式在大面积上进行液滴喷射工艺:从一个喷嘴喷射包含用于层间绝缘膜的材料的液滴,而将扫描喷嘴或基片的次数增加。
其次,也可以通过喷头的锯齿形或来回移动在大的母体玻璃上形成图案。在这种情况下,喷头和基片可以扫描多次。当喷头相对基片扫描时,喷头可以向扫描方向倾斜。
当从大的母玻璃制备多块面板时,喷头优选与面板具有相同的宽度。这是因为,这样可以一次扫描形成面板的区1930而形成图案,从而可以得到高生产量。
喷头的宽度也可以比面板小。在这种情况下,多个的窄喷头被串联在一起以与一块面板的宽度相等。通过多个窄喷头的串联布置可以防止由于喷头宽度的增加而很可能导致的喷头弯曲的产生。当然,图案也可以通过窄喷头的多次扫描而形成。
优选在减压下喷射液滴进行溶液的液滴喷射工艺。这是因为这样可以使用于组合物的溶剂在喷射之后和降落到被加工物体之前进行蒸发,从而可以省略组合物的干燥和烘焙工艺,也因为可以防止在导体上形成氧化膜等。此外,组合物的滴加(dropping)工艺也可以在含氮气氛或有机气体气氛下进行。
对于液滴喷射工艺,可以使用压力法(piezo method)。压力法在液滴的可控性和选择墨水的自由度方面有优越性,它也用于喷墨打印机。压力法包括MLP(多层压力)型和MLChip(多层陶瓷极度集成压力段)型。根据组合物使用的溶剂,在液滴喷射工艺中还可以使用加热法,其中的热产生器会产生热量,从而产生用于推动溶液前进的气泡。
(实施方式10)
在这个实施方式中,将结合图40A到42D描述多栅TFT中的栅电极的制备工艺。在这个实施方式中形成栅绝缘膜以后的工艺参照实施方式2描述。然而,该工艺不局限于此。可以适当的使用实施方式1-9中的任何一个。
第一导电层102形成在基片101上。然后,喷射或涂覆感光材料2101以覆盖第一导电层102。其次,用激光114辐照感光材料2101曝光。然后,该曝光的感光材料显影以形成如图40B所示的第一掩模图案2102。因为在这个实施方式中使用正型感光树脂作为感光材料2101,所以用激光114辐照待之后蚀刻的区域。此外,第一掩模图案2102在用激光114辐照的区域有一个开口。
然后,如图40C所示,借助第一掩模图案2102蚀刻第一导电层102以形成栅电极2103。然后,除去第一掩模图案2102以形成栅线路。在这个阶段的基片的俯视图在图42A和42B中进行举例说明。
如图42A所示,栅电极2103具有开口2105。此外,栅线路2106与栅电极2103相连。
因为该具有开口的栅电极在它的尾部连接,所以即使该栅电极的厚度不一致,薄膜的电阻率仍然几乎相同,从而可以降低后来形成的TFT的性能差异。虽然在这个实施方式中提供了两个开口,但也可以提供一个、三个或更多的开口。当开口的数目增加时,在漏边缘的电场降低,从而提高了减少空闲电流(off-current)的有益效果。
因为第一导电薄膜102可以通过使用具有窄开口的第一掩模图案2102进行蚀刻,所以可以不增加TFT的面积而形成多栅TFT。即,可以制备高集成半导体器件。
该栅电极可以是如图42B所示的梳齿形栅电极2107。
然后,如图40D所示,在栅电极2103上形成栅绝缘膜103、第一半导体区111、第二半导体区2121、源和漏电极211。多栅TFT可以通过形成源和漏电极211以便将栅电极2103的开口2105夹在中间而形成。另外,形成导电层2108-2111以覆盖开口和开口旁的一部分栅电极。该导电层可以与第二半导体区2121、源和漏电极211同时形成。
在这种结构的TFT中,在漏边缘的电场降低,从而提高了减少空闲电流的有益效果。因此,当这种TFT被用作液晶显示器的开关元件时,对比度得到了改善。此外,因为可以形成所占面积小的多栅TFT,所以可以制备高集成半导体器件。
下面将结合图41A到41D描述用负型感光树脂形成多栅TFT的工艺。
如图41A所示,在第一导电层102上喷射或涂覆感光材料2110。然后,该感光材料2110被激光114辐照曝光,显影该曝光的感光材料以形成如图41B所示的第一掩模图案2111。因为在这里使用负型感光树脂作为感光材料2110,所以对用作之后形成栅电极所用掩模的区域以激光114辐照。随后,用激光辐照的区域用作掩模图案。
然后,如图41C所示,借助第一掩模图案2111蚀刻第一导电层102以形成栅电极2112。然后,除去第一掩模图案2111并形成栅图案。在这个阶段的基片的俯视图在图42C和42D中进行举例说明。
如图42C所示,栅电极2112有一个开口2105。此外,栅线路2106与栅电极2112相连。这种结构具有与如图42A所示的栅电极2103相同的有益效果。此外,因为第一导电薄膜102可以通过使用具有窄开口的第一掩模图案2112进行蚀刻,所以可以不增加TFT的面积而形成多栅TFT。即,可以制备高集成半导体器件。
该栅电极可以是如图42D所示的梳齿形栅电极2117。
然后,如图41D所示,在栅电极2112上形成用作栅绝缘膜的第一绝缘膜103、第一半导体区111、第二半导体区2121、源和漏电极211。多栅TFT可以通过形成源和漏电极211以便将栅电极2103的开口2105夹在中间而形成。另外,形成导电层2114和2115以覆盖开口和开口旁的一部分栅电极。该导电层可以与第二半导体区2121、源和漏电极211同时形成。
在这种结构的TFT中,在漏边缘的电场降低,从而提高了减少空闲电流的有益效果。因此,当这种TFT被用作液晶显示器的开关元件时,对比度得到了改善。此外,因为栅电极的宽度与激光束的波束宽度几乎相同,所以可以形成具有微小结构栅电极的TFT(即,沟道长度短的TFT)。因此,可以进一步提高TFT的驱动能力。
[实施例1]
下面将结合图17A到17E、图18A到18E、图19A到19C和图20到23,描述制备有源矩阵基片和具有该有源矩阵基片的显示板的方法。这个实施方式将使用液晶显示板作为显示板进行描述。图17A到17E、图18A到18E和图19A到19C示意地显示了像素部分和接线端子部分的纵向剖面结构,图20到23显示了沿着线A-B和C-D的平面构造。
如图17A所示,基片800的表面在400℃下被氧化以形成膜厚100纳米的绝缘膜801。这个绝缘膜用作后面将要形成的导电层的蚀刻阻止膜。然后,在绝缘膜801上形成第一导电层802,并通过液滴喷射在第一导电层上形成第一掩模图案803到805。由Asahi Glass有限公司生产的AN100玻璃基片用作基片800,通过使用钨靶和氩气由溅射法形成膜厚100纳米的钨膜用作第一导电层802。聚酰亚胺通过液滴喷射进行喷射,并在200℃下加热烘焙30分钟作为第一掩模图案。第一掩模图案被喷射到后面将要形成的栅线路层、栅电极层和连接导电层上。
然后,如图17B所示,通过借助第一掩模图案803到805蚀刻一部分第一导电层以形成栅线路层811,栅电极层812和连接导电层813。其后,通过使用剥离溶液剥离第一掩模图案803到805。需要指出的是,图17B示意地显示了纵向剖面结构,且图20显示了沿着线A-B和C-D的平面构造,该图将同时作为参照。
然后,如图17C所示,通过等离子CVD法形成栅绝缘膜821。在加热到400℃的反应室里通过等离子CVD法用SiH4和N2O(SiH4∶H2O的流速比=1∶200)形成膜厚110纳米的氧氮化硅膜(H:1.8%,N;2.6%,O:63.9%,和Si:31.7%)作为栅绝缘膜821。
然后,形成赋予n型导电性的第一半导体膜822和第二半导体膜823。通过等离子CVD法形成膜厚150纳米的无定形硅膜作为第一半导体膜822。然后,除去无定形硅膜表面上的氧化膜。其后,通过使用硅烷气体和磷化氢气体形成具有50纳米膜厚的半无定形硅膜作为第二半导体膜823。
然后,在第二半导体膜上形成第二掩模图案824。聚酰亚胺通过液滴喷射被喷射到第二半导体薄膜上,并在200℃下加热30分钟,以形成第二掩模图案。第二掩模图案824被喷射到后面将形成第一和第二半导体区的区域。
然后,如图17D所示,通过使用第二掩模图案蚀刻第一半导体膜822和第二半导体膜823以形成第一半导体区831和第二半导体区832。第一半导体膜和第二半导体膜通过使用混合气体进行蚀刻,混合气体中CF4和O2的流速比为10∶9。其后,通过使用剥离溶液剥离第二掩模图案824。需要指出的是,图21显示了第二掩模图案剥离后,图17D中的纵向剖面结构沿着线A-B和C-D的平面结构,该图同时作为参照。
然后,如图17E所示,形成第三掩模图案841。由溶于溶剂的氟基硅烷偶联剂溶液(其形成斥液表面)通过液滴喷射作为第三掩模图案被喷射到栅绝缘膜821和连接导电层813重叠的区域。需要指出的是,该第三掩模图案841是用来在随后的漏电极和连接导电层813相连接区域中形成接触孔的第四掩模图案的保护膜。
然后,形成第四掩模图案842。该第四掩模图案是形成第一接触孔的掩模,且通过液滴喷射喷射聚酰亚胺并在200℃下加热30分钟而形成。在这时候,因为第三掩模图案841是斥液的而第四掩模图案842是亲液的,所以在第三掩模图案形成的区域不会形成第四掩模图案842。
如图18A所示,第三掩模图案841通过氧气灰磨除去,以暴露出一部分栅绝缘膜。然后,通过使用第四掩模图案842蚀刻该暴露的栅绝缘膜。该栅绝缘膜通过使用CHF3蚀刻以形成接触孔851。其后,通过使用氧气灰磨和使用剥离溶液蚀刻而剥离第四掩模图案。
然后,如图18B所示,通过液滴喷射形成第二导电层861。第二导电层将成为后来的源线路层和漏电路层。在这里,形成第二导电层861以连接至第二半导体区832和连接导电层813。在Ag(银)颗粒分散溶液被喷射并在100℃下干燥30分钟成为第二导电层861后,该溶液在230℃、氧气浓度为10%的气氛下加热一小时而烘焙。
然后,在基片上涂覆感光聚合物862。这里,正型感光聚合物通过旋涂法进行涂覆,并在干燥后进行预烘焙。然后,用Nd:YVO4激光器发出的激光863辐照该感光聚合物862以进行曝光后,使其显影以形成如图18C所示的第五掩模图案871。因为可以通过激光扫描法控制辐照区域,所以可以形成具有细微间隔的掩模图案。
然后,通过使用第五掩模图案蚀刻第二导电层861和第二半导体区832以形成第三导电层(源线路层和漏电路层)872和第三半导体区(源和漏区)873。第二半导体区832通过使用混合气体进行蚀刻,混合气体中CF4和O2的流速比为10∶9。因为第五掩模图案具有细微宽度的开口部分,所以第二半导体区的宽度被稍稍蚀刻,从而导致源区和漏区间距变窄。
其后,通过使用剥离溶液剥离第五掩模图案871。需要指出的是,图22显示了第五掩模图案剥离后,图18C中的纵向剖面结构沿着截线A-B和C-D的平面结构,且该图同时作为参照。
然后,如图18D所示,形成保护膜874。使用硅靶,以氩气和氮气(Ar∶N2的流速比=1∶1)作为溅射气体,通过溅射法形成具有100纳米膜厚的氮化硅膜作为保护膜。
然后,如图18D所示,在保护膜874和连接导电层813重叠的区域和栅线路层和源线路层连接至接线端子的区域形成第六掩模图案875和876之后,形成层间绝缘膜877。第六掩模图案是用于形成后面将要形成的层间绝缘膜的掩模。溶于溶剂的氟基硅烷偶联剂溶液(其形成斥液表面)通过液滴喷射被喷射成为第六掩模图案,而聚酰亚胺通过液滴喷射被喷射成为层间绝缘膜877。其后,第六掩模图案875和876,以及层间绝缘膜877都通过在200℃下加热30分钟和在300℃下加热一小时进行烘焙。
需要指出的是,除了聚酰亚胺、丙烯酸、聚酰胺或耐热有机树脂如硅氧烷。无机材料、低介电常数(低-k)材料、二氧化硅、氮化硅、氧氮化硅、PSG(磷玻璃)、BPSG(磷硼玻璃)、矾土膜等可以作为第六掩模图案的材料。
然后,如图18E所示,该第六掩模图案875和876通过使用CF4、O2和He的混合气体(CF4∶O2∶He的流速比=8∶12∶7)进行蚀刻。其后,一部分保护膜874和栅绝缘膜821被蚀刻以形成第二接触孔。在这个蚀刻步骤里,在栅线路层和源线路层与接线端子连接的区域里的保护膜874和栅绝缘膜821也被蚀刻。
在第三导电层形成之后,形成第七掩模图案。包含二氧化硅的氧化铟锡(ITO)通过溅射形成以具有110纳米膜厚,作为第三导电层,而作为第七掩模图案的聚酰亚胺通过液滴喷射滴落在后面形成像素电极的区域,并在200℃下加热30分钟。
在这个实施例中,第三导电层由包含二氧化硅的ITO形成以制备透射型液晶显示板。然而,取而代之,第三导电层也可以使用包含氧化铟锡(ITO)、氧化锌(ZnO)、氧化铟锌(IZO)、添加有镓的氧化锌(GZO)、包含二氧化硅的氧化铟锡等的组合物通过形成预定图案并烘焙而形成。另外,就制造反射型液晶显示板而言,可以使用主要包含金属颗粒如Ag(银)、Au(金)、Cu(铜)、W(钨)或Al(铝)的组合物。
然后,通过使用第七掩模图案蚀刻第三导电层形成像素电极878。在这个蚀刻步骤里,形成在栅线路层和源线路层与接线端子连接的区域里的第三导电层也被蚀刻。其后,通过使用剥离溶液剥离第七掩模图案。需要指出的是,图23显示了相对于图18E中的截线A-B和C-D的平面图。
像素电极878与第二接触孔中的连接导电层相连。因为连接导电层813和漏电路层872是连通的,所以像素电极878和漏电路层872也是电连通的。在这个实施例中,虽然漏电路层872是由银(Ag)形成的,而像素电极878是由包含二氧化硅的ITO形成的,但由于漏电路层和像素电极并不直接相连,所以银不会被氧化。因此,两者(漏电路层和像素电极)可以电连通而不增加接触电阻。
另一选择,像素电极可以不通过蚀刻步骤,而通过作为形成像素电极另一种方法的液滴喷射法有选择地滴下包含导电材料的溶液形成。而且,在后面不需要形成像素电极的区域中将用于形成斥液表面的溶液形成掩模图案之后,像素电极可以通过喷射导电溶液形成。在这种情况下,掩模图案可以通过使用氧气的灰磨法除去。另一选择,掩模图案也可以不移除而留下来。
通过上述步骤,可以形成有源矩阵基片。
然后,如图19A所示,通过印刷法或旋涂法形成绝缘膜以覆盖第一像素电极878,并通过打磨形成对准膜881。需要指出的是,该对准膜881也可以通过倾斜蒸发法形成。
然后,通过液滴喷射在像素形成区的外围形成封闭环形状的密封材料882。通过分配器法(滴加法)在由密封材料882形成的封闭环内部滴加液晶材料。
这里,滴加液晶材料的步骤如图25A和25B所示。图25A是通过分配器2701滴加液晶材料步骤的透视图,而图25B是相对于图25A中截线A-B的剖视图。
从分配器2701滴加或喷射液晶材料2704以覆盖被密封材料2702环绕的像素部分2703。可以通过移动分配器2701或通过固定分配器2701而移动基片2700形成液晶层。另一选择,液晶材料可以通过使用多个分配器2701同时滴加。
如图25B所示,液晶材料2704可以有选择地在密封材料2702包围的区域中滴加或喷射。
然后,如图19B所示,在真空中,填充有液晶材料的液晶层888通过将基片800与具有对准膜885和第二像素电极(相对电极)886的相对基片887粘接并进行紫外固化而形成。
密封材料882可能混合有填料,更进一步,在相对基片887中可以形成滤光片、屏蔽膜(黑色基质)等。另外,在粘接相对基片之后利用毛细管现象的用于注入液晶材料的浸渍法(管式方法(pipe method))可以用于代替分配器法(滴加法)作为形成液晶层888用的方法。
而且,在相对基片887上形成密封材料882和通过上述方法在密封材料882环绕的区域喷射液晶材料以后,具有像素部分的基片800可以与相对基片887粘接。
然后,如图所示19C,当绝缘膜形成于栅线路层811和源线路层(没有显示)各自的尾部时,该绝缘膜被除去。其后,通过各向异性的导电层891附着接线端子892(连接栅线路层的接线端子,而连接源线路层的接线端子未示出)。而且,优选使用密封树脂密封每个电路层的连接部分和接线端子。根据这种结构,可以防止从截面部分产生的湿气穿透像素部分使其变质。
通过上述步骤,可以制备液晶显示板。需要指出的是,为了防止静电放电的损害,可以在接线端子和源线路(栅线路)之间或像素部分中使用以二极管等为代表的保护电路。在这种情况下,也可以通过与上述TFT相同的步骤制备,并通过把像素部分的栅线路层和二极管的漏或源线路层连接起来,以防止静电放电的损害。
需要指出的是,实施方式1-10中的任何一个都可以用于本实施例。
[实施例2]
这个实施例中,将结合图27A到27C、图28A到28C、图29A到29C、图30A和30B,和图31-34描述用作显示板的发光显示板的制备工艺。图27A到27C、图28A到28C、图29A到29C、和图30A和30B示意地显示了像素部分和接线端子的纵向剖面结构图,而图31到34显示了相对于截线A-B和C-D的平面构造。
如图27A所示,与实施例1相同,基片2000的表面在400℃下被氧化以形成膜厚100纳米的绝缘膜2001。然后,在绝缘膜2001上形成第一导电层,并通过液滴喷射在第一导电层上形成第一掩模图案2003到2006。使用由AsahiGlass有限公司生产的AN100玻璃基片作为基片2000,通过溅射法形成的膜厚为100纳米的钨膜作为第一导电层。通过液滴喷射喷射聚酰亚胺,并在200℃下烘焙30分钟成为第一掩模图案。第一掩模图案被喷射到后面将要形成的栅线路层、栅电极层和连接导电层上。
然后,通过借助第一掩模图案2003到2006蚀刻一部分第一导电层以形成栅线路层2011、栅电极层2012和2013、和连接导电层2014。其后,通过使用剥离溶液剥离第一掩模图案2003到2006。需要指出的是,图27A示意地显示了纵向剖面结构,图31显示了相对截线A-B和C-D的平面结构,且该图同时作为参照。
然后,如图27B所示,与实施例1相同,通过等离子CVD法形成栅绝缘膜2015、第一半导体膜2016、和赋予n型导电性的第二半导体膜2017。形成具有110纳米膜厚度的氧氮化硅膜(H:1.8%,N:2.6%,O:63.9%,和Si:31.7%)作为栅绝缘膜2015。形成无定形硅膜作为第一半导体膜2016,形成具有50纳米膜厚度的半无定形硅膜作为第二半导体膜2017。
然后,如图27B所示,在第二半导体薄膜上形成第二掩模图案2018和2019。聚酰亚胺通过液滴喷射被喷射到第二半导体薄膜上,并在200℃下加热30分钟以形成第二掩模图案。第二掩模图案2018被喷射到形成第一到第四半导体区的区域。
然后,如图27C所示,通过使用第二掩模图案2018和2019蚀刻第一半导体膜2016和第二半导体膜2017以形成第一半导体区2021和2022以及第二半导体区2023和2024。第一半导体膜和第二半导体膜的蚀刻条件与实施例1中的相同。其后,通过使用剥离溶液剥离第二掩模图案2018和2019。需要指出的是,图32显示了第二掩模图案剥离后,图27C中的纵向剖面结构相对于截线A-B和C-D的平面结构,且该图同时作为参照。
然后,如图28A所示,形成第三掩模图案2031和2032。溶于溶剂的氟基硅烷偶联剂溶液(其形成斥液表面)通过液滴喷射被喷射到栅绝缘膜2015和栅电极层2013,栅绝缘膜2015和连接导电层2014相互重叠的各个区域,作为第三掩模图案。然后,形成第四掩模图案2033。该第四掩模图案是形成第一接触孔用的掩模,通过液滴喷射喷射聚酰亚胺并在200℃下加热30分钟形成。在这时候,因为第三掩模图案2031和2032都是斥液的,而第四掩模图案2033是亲液的,所以在第三掩模图案形成的区域不会形成第四掩模图案2033。
如图28B所示,第三掩模图案2031和2032通过氧气灰磨除去,以暴露出一部分栅绝缘膜。然后,以与实施例1相同的方式,通过使用第四掩模图案2033蚀刻该露出的栅绝缘膜。其后,通过使用氧气灰磨和使用剥离溶液蚀刻,剥离第四掩模图案。
然后,通过液滴喷射形成第二导电层2041和2042。第二导电层将成为后来的源线路层和漏线路层。在这里,形成第二导电层2041以连接第二半导体区2023和栅电极层2013,形成第二导电层2042以连接第二半导体区2024和连接导电层2014。
然后,如图28C所示,在基片上涂覆感光聚合物2051。这里,正型感光聚合物通过旋涂法进行涂覆,并在干燥后进行预烘焙。然后,用Nd:YVO4激光器发出的激光2052和2053辐照该感光聚合物2051进行曝光,然后使其显影以形成如图29A所示的第五掩模图案2061。
然后,以与实施例1相同的方法,通过使用第五掩模图案蚀刻第二导电层2041和2042,以及第二半导体区2023和2024,以形成第三导电层(源线路层和漏线路层)2062到2064和第三半导体区(源和漏区)2065到2067。其后,通过使用剥离溶液剥离第五掩模图案2061。需要指出的是,图33显示了第五掩模图案剥离后,图29A的纵向剖面结构中,相对于截面A-B和C-D的平面结构,且该图同时作为参照。
然后,如图29B所示,以与实施例1相同的方法形成保护膜2070。在保护膜2070和连接导电层2014重叠的区域,和栅线路层2011和源线路层连接至接线端子的区域形成第六掩模图案2071和2072之后,形成层间绝缘膜2073。溶于溶剂的氟基硅烷偶联剂溶液(其形成斥液表面)通过液滴喷射被喷射成为第六掩模图案。通过液滴喷射以硅氧烷基材料为起始材料形成的由硅、氧和氢组成的化合物中,比如,喷射包含Si-O-Si键的无机硅氧烷,或其中连接至硅的氢被有机基团如甲基或苯基取代的有机硅氧烷的绝缘材料作为层间绝缘膜。其后,第六掩模图案2071和2072,以及层间绝缘膜2073通过在200℃下加热30分钟和在300℃下加热一小时进行烘焙。
其后,与实施例1相同,在蚀刻第六掩模图案2071和2072之后,一部分保护膜2070和栅绝缘膜2015被蚀刻以形成第二接触孔。在这个蚀刻步骤里,在栅线路层和源线路层与接线端子连接的区域里的保护膜2070和栅绝缘膜2015也被蚀刻。
接着,如图29C所示,在与连接导电层2014相连的第三导电层形成之后,形成第七掩模图案。与实施例1相同,包含二氧化硅的氧化铟锡(ITO)形成具有110纳米膜厚的膜,并蚀刻成需要的形状,形成像素电极2081作为第三导电层。在这个蚀刻步骤里,在栅线路层和源线路层与接线端子连接的区域里形成的第三导电层也被蚀刻。
另一选择,像素电极可以不通过蚀刻步骤形成,作为形成像素电极的另一种方法,通过液滴喷射有选择地滴加包含导电材料的溶液而形成。而且,在后面不需要形成像素电极的区域中将用于形成斥液表面的溶液形成为掩模图案之后,该像素电极可以通过喷射导电溶液形成。在这种情况下,掩模图案可以通过使用氧气灰磨除去。另一选择,掩模图案也可以不移除而留下来。
另一选择,也可以使用氧化铟锡(ITO)、氧化锌(ZnO)、氧化铟锌(IZO)、添加有镓的氧化锌(GZO)、包含二氧化硅的氧化铟锡作为像素电极的材料。
由于本实施例涉及发出的光从基片2000方向射出的结构,换言之,透射型发光显示板,所以其像素电极由透光导电膜形成。然而,在发射光朝与基片2000相反的方向的结构中,换言之,制备反射型发光显示板的情况下,可以使用主要包含金属颗粒如Ag(银)、Au(金)、Cu(铜)、W(钨)或Al(铝)的组合物。在这种情况下,第六掩模图案可以通过包含有色颜料、抗蚀剂等的绝缘膜形成。因为第六掩模图案用作屏蔽膜,从而可以提高后面形成的显示器的对比度。
其后,通过使用剥离溶液剥离第七掩模图案。需要指出的是,图34显示了相对于图29C中的截线A-B和C-D的平面图。
像素电极2081与第二接触孔中的连接导电层2014相连。因为连接导电层2014和漏线路层2064是连通的,所以像素电极2081和漏线路层2064也是电连通的。在这个实施例中,虽然漏线路层2064是由银(Ag)形成的,而像素电极2081是由包含二氧化硅的ITO形成的,但由于漏线路层和像素电极并不直接相连,所以其中的银不会被氧化。因此,两者(漏线路层和像素电极)可以电连通而不增加接触电阻。
通过上述步骤,可以形成具有开关TFT2082和驱动TFT2083的有源矩阵基片。
然后在整个表面上形成氮化硅或硅氮化物氧化物保护层,和绝缘层2091。接着,在通过旋涂或浸渍法在整个表面形成绝缘层之后,如图30A所示通过蚀刻工艺形成一个开口,作为绝缘层2091。这个蚀刻通过同时蚀刻绝缘层2019之下的保护层而进行,以露出第一像素电极2081。另外,当绝缘层2091通过液滴喷射形成时,可以不必进行这个蚀刻工艺。
绝缘层2091被形成具有一个开口,该开口具有根据对应于第一电极2081形成像素的位置的通孔。绝缘层2091可以由以下材料形成:无机绝缘材料如二氧化硅、氮化硅、氧氮化硅、氧化铝、氮化铝、氧氮化铝等;丙烯酸、甲基丙烯酸、和它们的衍生物;耐热高分子量物质如聚酰亚胺、芳族聚酰胺或聚苯并咪唑;通过使用硅氧烷基材料作为起始材料形成的由硅、氧和氢组成的化合物中的包含硅-氧-硅键的无机硅氧烷绝缘材料;或其中与硅相连的氢被有机基团如甲基或苯基取代的有机硅氧烷绝缘材料。当绝缘层2091由感光材料或非感光材料如丙烯酸或聚酰亚胺组成时,优选其边缘具有曲率半径连续变化的形状,且上层中形成的薄膜没有台阶断口。
然后,在通过蒸发或涂覆如旋涂和墨喷形成发光物质包含层2092后,形成第二像素电极2093,然后再形成发光元件2090。发光元件2090在结构上与驱动TFT2083相连通。其后,形成保护复合层以密封发光元件2090。该保护复合层包括第一无机绝缘膜、应力松弛膜和第二无机绝缘膜的叠层。
需要指出的是,在形成发光物质包含层2092之前,通过在大气压、200℃下的热处理除去绝缘层2091里面和其表面上吸附的湿气。另外,热处理优选在200-400℃的温度下进行,优选在250-350℃和减压下,以便通过真空蒸发法或低压液滴喷射形成发光物质包含层2092,而不暴露在空气中。
另外,可以增加将第一像素电极2081的表面暴露在氧等离子体下或用紫外光辐照其表面的表面处理工艺。
发光物质包含层2092由电荷注入传输物质和包含有机化合物或无机化合物的发光材料组成。该发光物质包含层2092包括一个或多个选自低分子量有机化合物,低聚物、枝状体(dendrimer)等代表的中等分子量有机化合物和高分子量有机化合物的层。另一选择,还可以混合具有电子注入传输性或空穴注入传输性的无机化合物。
在电荷注入传输物质中,作为具有高电子传输性物质的例子尤其可以给出如下述具有喹啉骨架或苯并喹啉骨架的金属配合物或类似物质:三(8-喹啉醇基)铝(缩写为Alq3)、三(4-甲基-8-喹啉醇基)铝(缩写为Almq3)、二(10-羟苯并[h]-喹啉醇基)铍(缩写为BeBq2)、二(2-甲基-8-喹啉醇基)(4-苯基酚基)铝(缩写为BAlq)等。
另外,作为具有高空穴传输性物质的例子,可以给出下列基于芳香族胺的化合物(也就是具有苯环-氮键的化合物):4,4′-二[N-(1-萘基)-N-苯基-氨基]-联苯(缩写为α-NPD)、4,4′-二[N-(3-甲基苯基)-N-苯基-氨基]-联苯(缩写为TPD)、4,4′,4″-三(N,N-二苯基-氨基)-三苯胺(缩写为TDATA)、4,4′,4″-三[N-(3-甲基苯基)-N-二苯基-氨基]-三苯胺(缩写为MTDATA)等。
另外,在电荷注入传输物质中作为具有高电子注入能力的物质的例子,可以给出碱金属或碱土金属化合物如氟化锂(LiF)、氟化铯(CsF)或氟化钙(CaF2)。另外,还可以使用具有高电子传输性物质如Alq3和碱土金属如镁(Mg)的混合物。
在电荷注入传输物质中作为具有高空穴注入能力的物质的例子,可以给出下列金属氧化物:钼氧化物(MoOx)、钒氧化物(VOx)、钌氧化物(RuOx)、钨氧化物(WOx)、锰氧化物(MnOx)等。另外,还可以给出酞菁基化合物如酞菁(缩写为H2Pc)或铜酞菁(CuPc)。
通过形成具有不同发射波长范围的像素,发光层可以具有彩色显示结构。典型地,形成相应于R(红)、G(绿)和B(蓝)各颜色的发光层。在这种情况下,可以改善色纯度,并且通过具有带滤光器(着色层)的构造防止像素部分产生镜面,在滤光器中,在发射波长范围内的光被传送到像素发光的方向。通过提供滤光器(着色层)可以省去通常必须的圆形偏振片等,且可以防止从发光层发出的光的损失。而且可以减小斜视像素部分(显示屏)情况下产生的色调变化。
有多种形成发光层的发光材料。下列材料可以用作低分子量有机发光材料:4-二氰基亚甲基-2-甲基6-[2-(1,1,7,7-四甲基久洛里定-9-基)乙烯基]-4H-吡喃(缩写为DCJT)、4-二氰基亚甲基-2-叔丁基-6-[2-(1,1,7,7-四甲基久洛里定-9-基)乙烯基]-4H-吡喃、periflanthen、2,5-二氰基-1,4-二[2-(10-甲氧基-1,1,7,7-四甲基久洛里定-9-基)乙烯基]苯、N,N′-二甲基喹吖啶酮(缩写为DMQd)、香豆素6、香豆素545T、三(8-喹啉醇基)铝(缩写为Alq3)、9,9′二蒽基、9,10-二苯基蒽(缩写为DPA)、9,10-二(2-萘基)蒽(缩写为DNA)等。另外,也可以使用其它物质。
另一方面,与低分子量有机发光材料相比,高分子量有机发光材料具有更高的物理强度和更高的元件耐久性。另外,因为可以通过涂覆沉积,所以比较容易形成元件。使用高分子量有机发光材料的发光元件的结构与在使用低分子量有机发光材料的例子中的相同,都是阴极/发光物质包含层/阳极。然而,当使用高分子量有机发光材料形成发光物质包含层时,很难形成像使用低分子量有机发光材料情况下的复合层结构。因此,通常形成双层结构,特别是阴极/发光层/空穴传输层/阳极结构。
因为发光颜色取决于形成发光层的材料,所以通过选择这些材料可以形成发出所需荧光的发光元件。作为可以用于形成发光层的高分子量发光材料的例子,可以给出基于聚对亚苯基亚乙烯基、聚对亚苯基、聚噻吩和聚芴的发光材料。
下面给出作为基于聚对亚苯基亚乙烯基的发光材料的例子:聚(对亚苯基亚乙烯基)[PPV]、聚(2,5-二烷氧基-1,4-亚苯基亚乙烯基)[RO-PPV]、聚(2-(2′-乙基-己氧基)-5-甲氧基1,4-亚苯基亚乙烯基)[MEH-PPV]、聚(2-(二烷氧基苯基)-1,4-亚苯基亚乙烯基)[ROPh-PPV]等的衍生物。下面给出基于聚对亚苯基的发光材料的例子:聚对亚苯基(PPP)、聚(2,5-二烷氧基-1,4-亚苯基)[RO-PPP]、聚(2,5-二己氧基-1,4-亚苯基)等的衍生物。下面给出基于聚噻吩的发光材料的例子聚噻吩(PT)、聚(3-烷基噻吩)[PAT]、聚(3-己基噻吩)[PHT]、聚(3-环己基噻吩)[PCHT]、聚(3-环己基-4-甲基噻吩)[PCHMT]、聚(3,4-二环己基噻吩)[PDCHT]、聚[3-(4-辛基苯基)-噻吩][POPT]、聚[3-(4-辛基苯基)-2,2二噻吩][PTOPT]等的衍生物。下面给出基于聚芴的发光材料的例子:聚芴[PF]、聚(9,9-二烷基芴)[PDAF]、聚(9,9-二辛基芴)[PDOF]等的衍生物。
需要指出的是,当在阳极和具有发光性质的高分子量有机发光材料之间插入具有空穴传输性的高分子量有机发光材料时,可以提高阳极的空穴注入能力。通常,受主材料溶于水形成的溶液通过旋涂等方法进行涂覆。另外由于该受主材料不溶于有机溶剂,所以上述具有发光性的发光材料可以与之层压。作为具有空穴传输性的高分子量有机发光材料的例子,可以给出如:作为受主材料的PEDOT和樟脑磺酸(CSA)的混合物、作为受主材料的聚苯胺[PANI]和聚苯乙烯磺酸[PSS]的混合物,等等。
另外,发光层也可以具有发射单色光或白光的结构。使用白光发射材料通过构成其中透射具有特定的波长光的滤光器(着色层)位于像素发光一侧的结构,从而能显示彩色。
为了形成发射白光的发光层,例如,可以通过蒸发法顺序地层压Alq3、部分掺杂有发红光颜料尼罗红的Alq3、p-EtTAZ和TPD(芳族二胺)。另外,在通过使用旋涂进行涂覆形成发光层的情况下,发光层优选在涂覆后通过真空加热进行烘焙。例如:聚(亚乙二氧基噻吩)/聚(苯乙烯磺酸)溶液(PEDOT/PSS)可以被涂覆到整个表面并烘焙形成用作空穴注入层的膜。其后,在整个表面涂覆掺杂有发光中心颜料(如1,1,4,4-四苯基-1,3-丁二烯(TPB)、4-二氰基亚甲基-2-甲基-6-(对-二甲氨基-苯乙烯基)-4H-吡喃(DCM1)、尼罗红或香豆素6)的聚乙烯咔唑(PVK)溶液,并烘焙以形成用作发光层的膜。
该发光层可以被形成单层,且具有电子传输性的1,3,4-噁二唑衍生物(PBD)可以被分散在具有空穴传输性的聚乙烯咔唑(PVK)中。另外,也可以通过分散30%PBD作为电子传输剂和分散适当剂量的四种染料(TPB、香豆素6、DCM1和尼罗红)获得白光发射。除了获得了发射白光的发光元件之外,如这里所示,还可以通过适当选择发光层的材料制备得到能够发射红光、绿光或蓝光的发光元件。
而且,除了单重激发发光材料之外,发光层还可以使用包含金属络合物等的三重激发发光材料。例如:在具有发射红光、绿光和蓝光发射性质的像素中,由三重激发发光材料形成发光时间相对减少一半的红光发射像素,而其它像素由单重激发发光材料形成。因为三重激发发光材料具有优良的发光效率,从而具有需要较少的功率消耗以得到相同亮度的特征。换句话说,在将三重激发发光材料用于红色像素中的情况中,需要流向发光元件的电流量较小,因此,可以提高可靠性。可以用三重激发发光材料形成发射红光和绿光的像素,用单重激发发光材料形成发射蓝光的像素,以减少功率消耗。此外,还可以通过由三重激发发光材料形成人类视感度发光效能(human spectral luminous efficacy)高的绿光发射元件来实现低功率消耗。
在已知的三重激发发光材料的例子中有用作掺杂剂的金属络合物,以第三过渡系列元素铂作为中心金属的金属络合物、以铱作为中心金属的金属络合物等等。三重激发发光材料并不局限于这些化合物,也可以使用具有上述结构、以周期表第8-10族元素为中心金属的化合物。
上述物质只是形成发光层包含的物质的例子,发光元件可以通过适当的层压各个功能层如空穴注入传输层、空穴传输层、电子注入传输层、电子传输层、发光层、电子阻断层或空穴阻断层形成。另外,可以组合各个层形成混合层或混合连接。发光层的层结构可以是各种各样的。在不超出本发明内容的范围内,可以允许全部使用电极来实现所述目的或通过分散来提供发光材料的变体,从而代替配备特定的电子注入区或发光区。
使用上述材料形成的发光元件通过具有正向偏压进行发光。使用该发光元件形成的显示器像素可以通过简单矩阵系统或有源矩阵系统进行驱动。在两个体系中,每个像素通过在特定时机施加正向偏压而发光;然而,在特定的周期内,像素处于非发光状态。可以通过在非发光期间施加反向偏压来提高发光元件的可靠性。当在某种驱动条件下发光强度衰减、或由于像素中非发光区的扩展而亮度明显衰减时,该发光元件处于衰弱模式。然而,可以通过交流电驱动来延迟这种衰减和提高显示器的可靠性。
然后,如图30B所示,使用密封基片2095形成密封材料2094以密封基片2000。其后,接线端子2096(连接栅线路层的接线端子,而连接源线路层的接线端子未示出)通过各向异性导电层2098与栅线路层2011和源线路层(没有显示)的尾部相连。而且,优选使用密封树脂2907密封每个线路层和接线端子的连接部分。根据这种结构,可以防止从截面部分产生的湿气穿透像素部分使其变质。
通过上述步骤,可以制备发光的显示板。需要指出的是,可以在接线端子和源线路(栅线路)之间或像素部分中提供以二极管等为代表的、用于防止静电放电损害的保护电路。在这种情况下,也可以通过与上述制备TFT相同的步骤,通过把像素部分的栅线路层和二极管的漏或源线路层连接起来,以防止静电放电的损害。
需要指出的是,实施方式1-10中的任何一个都可以用于本实施例。另外,虽然这里显示了制备作为显示板的液晶显示板和发光显示板的方法,但实施例1和2不局限于此。实施例1和2可以适当地应用于有源型显示板如DMD(数字微镜装置)、PDP(等离子体显示板)、FED(场致发光显示器)或电泳显示器(电子纸)。
[实施例3]
将参考图36A到36D描述可应用于上述实施例的发光元件。
图36A说明了第一像素电极11由包含二氧化硅浓度为1-15原子%的发光导电氧化物材料形成的例子。在像素电极11上形成发光物质包含层16,该层具有空穴传输/注入层41、发光层42和电子注入/传输层43的叠层。在层16上形成第二像素电极17,其具有包含碱金属或碱土金属如LiF或MgAg的第一电极层33和由金属材料如铝形成的第二电极层34的叠层。这个像素结构允许光如图中箭头所示,从第一像素电极11一侧发出。
图36B是光从第二像素电极17发出的例子,其中第一像素电极11具有由金属如铝或钛或包含所述金属和化学计量组成比或更少的氮的金属材料形成的第一电极层35,和由包含1-15原子%或更少浓度二氧化硅的导电氧化物材料形成的第二电极层32。在第一像素电极11上形成发光物质包含层16,该层具有空穴传输/注入层41、发光层42和电子注入/传输层43的叠层。在层16上形成第二像素电极17,其具有包含碱金属或碱土金属如LiF或CaF的第三电极层33和由金属材料如铝形成的第四电极层34的叠层。通过形成的各层的厚度为100纳米或更小,以便透光,从而光可以从第二像素电极17发出。
在光可以从双向发出的情况下,即从第一像素电极和第二像素电极发出,则在具有如图36A或图36B所示结构的发光元件中,具有大功函数的发光导电膜被用作第一像素电极11,而具有较小功函数的发光导电膜被用作第二像素电极17。典型地、第一像素电极11可由包含1-15原子%浓度二氧化硅的导电氧化物材料形成,第二像素电极17由包含碱金属或碱土金属如LiF或CaF的第三电极层33和由金属材料如铝形成的第四电极层34形成,以便每层的厚度为100纳米或更小。
图36C是光从第一像素电极11发出的例子,其中发光物质包含层16具有依次排列的电子注入/传输层43、发光层42和空穴传输/注入层41的叠层。在发光物质包含层16上形成第二像素电极17,其具有依次排列的由包含1-15原子%或更少浓度二氧化硅的导电氧化物材料形成的第二电极层32和由金属如铝或钛或包含所述金属和化学计量组成比或更少的氮的金属材料形成的第一电极层35的叠层。第二像素电极17被形成具有包含碱金属或碱土金属如LiF或CaF的第三电极层33和由金属材料如铝形成的第四电极层34的叠层。通过形成的各层的厚度为100纳米或更小,以便透光,从而光可以从第一像素电极11发出。
图36D是光从第二像素电极17发出的例子,其中发光物质包含层16具有依次排列的电子注入/传输层43、发光层42和空穴传输/注入层41的叠层。第一电极11具有和图36C相同的结构,并且被形成足够厚,以反射从发光物质包含层16发出的光。第二像素电极17由包含1-15原子%浓度二氧化硅的导电氧化物材料形成。在该结构中,通过使用金属氧化物,即无机物(典型地,如钼氧化物或钒氧化物)形成空穴传输注入层41,在第二电极层32形成期间,引入氧,以改善空穴注入性能,从而可以减小驱动电压。
在光可以从双向发出的情况下,即从第一像素电极和第二像素电极发出,则在具有如图36C或图36D所示结构的发光元件中,具有较小功函数的发光导电膜被用作第一像素电极11,而具有较大功函数的发光导电膜被用作第二像素电极17。典型地,第一个像素电极11由包含碱金属或碱土金属如LiF或CaF的第三电极层33和由金属材料如铝形成的第四电极层34形成,以便每层的厚度为100纳米或更小,第二像素电极17由包含1-15原子%浓度二氧化硅的导电氧化物材料形成。
[实施例4]
将参考图37A到37F,描述上述实施例所述的发光显示板的像素电路及其操作系统。
在图37A所示的像素中,信号线710、电源线711和712被安装在列方向,而扫描线714被安装在行方向。该像素还包括开关TFT701、驱动TFT703、电流控制TFT704、电容器702和发光元件705。
图37C所示的像素具有与图37A所示像素基本相同的结构,其不同点仅在于TFT703的栅电极与安装在行方向的电源线712相连接。即,图37A和37C是相同的等效电路图。然而,对比其中电源线712被安装在列方向(图37A)和其中电源线712被安排在行方向(图37C)的情况,每个电源线路使用不同层的导电膜形成。在这个实施例中,需要注意的是与驱动TFT703的栅电极相连的线路,图37A和37C分别显示了形成这些线路的层是互不相同的。
在图37A和37C所示的像素中,TFT703和704是串联的。优选TFT703的沟道长度L(703)和沟道宽度W(703)和TFT704的沟道长度L(704)和沟道宽度W(704)满足L(703)/W(703)∶L(704)/W(704)=5-6000∶1。
需要指出的是,TFT703运转于饱和区,用于控制供给发光元件705的电流值,而TFT 704运转于线性区,用于控制供给发光元件705的电流。优选两个TFT按照制造步骤具有相同的导电类型,在这个实施例中,使用N沟道型TFT。TFT703也可以是增强型TFT和耗尽型TFT。根据本发明,具有上述结构的TFT704运作于线性区。因此,TFT704的栅-源间电压(Vgs)的轻微波动不会影响供给发光元件705的电流值。即,供给发光元件705的电流值可以通过运转于饱和区的TFT703决定。上述结构可以改善由于TFT的特性变化引起的发光元件的亮度不均,从而可以提供具有高画面品质的显示器。
在图37A到37D所示的每个像素中,TFT701控制着输入像素的视频信号。当TFT701打开时,视频信号被输入到像素中。然后,视频信号的电压被固定在电容器702中。虽然在图37A和37C所示的结构中都提供了电容器702,但本发明并不局限于此。当用栅电容等代替电容器用于固定视频信号时,电容器702可以省略。
图37B所示的像素具有和图37A所示的基本相同的像素结构,其不同点仅在于另外提供了TFT706和扫描线715。同样地,图37D所示的像素具有和图37C一样的像素结构,其不同点仅在于另外提供了TFT706和扫描线715。
通过另外提供的扫描线715控制TFT706的开关(打开/闭合)。当TFT706打开时,固定在电容器702内的电荷得到释放以闭合TFT704。即,TFFT706的布置,使发光元件705强制处于无电流流入的状态。因此,TFT706可以称作消除TFT。因此,在图37B和37D所示的结构里,发射周期可以与书写周期同时开始,或在书写周期后立即开始,而不必等候所有像素的书写信号都结束才开始,从而改善占空率。
在图37E所示的像素中,信号线710、电源线711被安装在列方向,而扫描线714被安装在行方向。该像素还包括开关TFT701、驱动TFT703、电容器702和发光元件705。图37F所示的像素具有和图37E所示相同的像素结构,不同点仅在于另外提供了TFT706和扫描线715。同样,在图37F所示结构中,TFT706的布置改善了占空率。
特别地,当包含无定形半导体等的薄膜晶体管如上述实施例那样形成时,驱动TFT的半导体膜所占面积优选较大。因此,考虑到孔径比,优选使用图37E或37F,因为TFT的数目较小。
因为提供给每个像素的TFT可以低压驱动,在增加像素密度的情况下这种有源矩阵发光装置是有利的。另一方面,也可以形成以列提供TFT的无源矩阵显示装置。在每个像素中没有TFT的无源矩阵显示装置具有较高的孔径比。
在根据本发明的显示器中,用于图像显示的驱动方法并不特别限定。例如:可以使用点序驱动方法、线序驱动方法或帧序驱动方法。典型地,使用线序驱动方法,其中可以适当的使用间时灰度驱动方法或区域灰度驱动方法。输入显示器源线的图像信号可以是模拟信号或数字信号。另外,显示器的驱动电路可以适当地根据图像信号进行设计。
作为使用数字视频信号的显示器,有其中以恒压(CV)视频信号输入像素的显示器和其中以恒流(CC)视频信号输入像素的显示器。使用恒压(CV)视频信号的显示器包括其中恒压被施加于发光元件的显示器(CVCV)和其中恒流被施加于发光元件的显示器(CVCC)。另外,使用恒流(CC)视频信号的显示器包括其中恒压被施加于发光元件的显示器(CCCV)和其中恒流被施加于发光元件的显示器(CCCC)。
如上所述,可以采用各种电路结构。
[实施例5]
在这个实施例中,将结合图9A到9C描述在上述实施例的显示板上安装驱动电路(信号线驱动电路1402和扫描线驱动电路1403a和1403b)的方法。
如图9A所示,信号线驱动电路1402和扫描线驱动电路1403a和1403b被安装在像素部分1401的周围。在图9A中,通过COG连接在基片1400上安装集成电路片1405作为信号线驱动电路1402和扫描线驱动电路1403a和1403b等。每个集成电路片通过FPC(软性印制电路)1406连接一外电路。
如图9B所示,在通过使用SAS或结晶半导体形成TFT的例子中,像素部分1401和扫描线驱动电路1403a和1403b等被整体的形成于基片1400之上,而安装信号线驱动电路1402等,作为分开的集成电路片。在图9B中,集成电路片1405通过COG安装在基片1400上作为信号线驱动电路1402。每个集成电路片通过FPC1406连接一外电路。
另外,如图9C所示,也可以通过TAB代替COG来安装信号线驱动电路1402等。每个集成电路片1405通过FPC1406连接一外电路。在图9C中,通过TAB安装信号线驱动电路,然而,扫描线驱动电路也可以通过TAB安装。
当通过TAB安装集成电路片时,可以相对于基片提供更大的像素部分,从而获得较窄的框架。
虽然可以使用硅片形成集成电路片,也可以提供在玻璃基片上形成的集成电路(以下称作驱动IC)代替集成电路片。因为集成电路片由圆形硅片取得,所以其母板的形状受到限制。相反,驱动IC的母板是玻璃,因此其形状没有限制。因此,可以实现较高产量。因此,可以自由设计驱动IC的形状和尺寸。例如,当形成边长为15-80纳米的IC驱动器时,与安装集成电路片的情况相比,可以减少驱动IC的数目。从而,可以减少接线端子的数目,导致更高产品合格率。
驱动IC可以通过在基片上形成的结晶半导体形成,结晶半导体优选通过连续波激光辐照形成。通过连续波激光辐照获得的半导体膜具有很少的晶体缺陷,并具有很大的晶粒。因此,具有上述半导体膜的晶体管具有优越的机动性和响应速度,可以高速驱动。因此,该晶体管适合于驱动IC。
[实施例6]
在这个实施例中,将结合图10A到10D描述在上述实施例的显示板上安装驱动电路(信号线驱动电路1402和扫描线驱动电路1403a和1403b)的方法。作为安装方法,可以使用如使用各向异性导电材料的连接方法或引线结合法,这里将结合图10A到10D描述其中的一些例子。需要指出的是,这个实施例将描述驱动IC用于信号线驱动电路1402和扫描线驱动电路1403a和1403b的情况。也可以适当地使用集成电路片代替驱动IC。
图10A是使用各向异性导电材料在有源矩阵基片1701上安装驱动IC1703的例子。在有源矩阵基片1701上,形成线路(没有显示)如源线路和栅线路,以及作为线路引出电极的电极焊盘1702a和1702b。
在驱动IC1703的表面提供接线端子1704a和1704b,并在其周围形成保护绝缘膜1705。
驱动IC1703通过各向异性导电粘结材料1706固定在有源矩阵基片1701上,接线端子1704a和1704b分别通过包含于各向异性导电粘结材料1706中的导电粒子1707与电极焊盘1702a和1702b电连接。该各向异性的导电粘结材料1706是包含分散的导电粒子(粒径为大约几微米到几百微米)的粘合剂树脂,其典型地包括环氧树脂、酚醛树脂。另外,该导电粒子(粒径为大约几微米到几百微米)由选自金、银、铜、钯和铂的一种元素,或者是包含多种元素的合金粒子形成。另一选择,也可以使用具有这些元素的多层结构的粒子。进一步地,可以使用涂覆有选自金、银、铜、钯和铂中一种元素,或涂覆有包含多种元素的合金的树脂颗粒。
还可以转移并使用以在基膜上形成膜形式的各向异性导电膜代替各向异性的导电粘结材料。各向异性导电膜也具有和各向异性的导电粘结材料中相同的分散导电粒子。通过优化混入各向异性的导电粘结材料1706中的导电粒子1707的尺寸和密度,驱动IC可以以这种形式安装在有源矩阵基片上。这种安装方法适合于安装如图9A和9B所示的驱动IC。
图10B是利用有机树脂的收缩力的安装方法的例子,其中缓冲层1711a和1711b分别通过使用如Ta或Ti形成于驱动IC1703的接线端子1704a和1704b的表面上,然后在其上通过化学镀等方法形成厚度为约20微米的金凸起1712a和1712b。在驱动IC1703和有源矩阵基片1701之间插入光可固化的绝缘树脂1713,在压力下利用光可固化树脂的收缩力焊接电极,从而安装驱动IC。这种安装方法适合于安装如图9A和9B所示的驱动IC。
另一选择,如图10C所示,当使用粘合剂材料1721在有源矩阵基片1701上固定驱动IC1703时,CPU的接线端子1704a和1704b可以通过线路1722a和1722b分别与有源矩阵基片上的电极焊盘1702a和1702b相连。然后,用有机树脂1723密封该面板。这种安装方法适合于安装如图9A和9B所示的驱动IC。
另一选择,如图10D所示,通过插入包含导电粒子1708的各向异性导电粘结材料1706,驱动IC1703可以形成在PPC(软性印刷电路)1731上面的线路1732之上。这个结构可以被相当有效地应用于具有有限尺寸框架的电子器件,如便携式终端。这种安装方法适合于如图9C所示的驱动IC。
需要指出的是,驱动IC的安装方法没有特别的限制,可以使用已知的COG结合、引线结合、TAB或使用垫板凸起的回流焊接。在执行回流焊接的例子中,作为用于驱动IC或有源矩阵基片的基片,优选使用高耐热塑料,典型地有聚酰亚胺基片、HT基片(由Nippon Steel Chemical有限公司生产)或包含具有极性基团的降冰片烯树脂的ARTON(由JSR公司生产)。
[实施例7]
下面将描述驱动电路,如图9B和9C所示,在实施例5所示的发光显示板中,通过形成包含SAS的半导体层在基片1400上形成扫描线驱动电路。
图14是包含使用SAS的N沟道TFT的扫描线驱动电路的方框图,其显示1-15cm2/V·s的场效应迁移率。
在图14中,1500表示的单元相当于输出单级取样脉冲的脉冲输出电路和包含n个脉冲输出电路的移位寄存器。缓冲电路1501和1502的输出端与像素相连。
图15是脉冲输出电路1500的特殊结构,其中包含N沟道TFT 3601到3613。TFT的尺寸可以由使用SAS的N沟道TFT的工作特性决定。例如,当沟道长度为8微米时,沟道宽度可以在10-80微米的范围之内。
图16是缓冲电路1501的特殊结构。该缓冲电路也包括N沟道TFT3620到3635。TFT的尺寸可以由使用SAS的N沟道TFT的工作特性决定。例如,当沟道长度为10微米时,沟道宽度以在10-1800微米的范围之内。
[实施例8]
在这个实施例中,将描述显示模块。如图26所示的一个液晶模块被用作显示模块的例子。
通过密封剂1600,使有源矩阵基片1601与相对基片1602粘合,在两者之间提供像素部分1603和液晶层1604以形成显示区。
着色层1605用于进行彩色显示。就RGB而言,提供与各自像素对应的红、绿和蓝着色层。在有源矩阵基片1601和相对基片1602的外面,分别提供起偏片1607和1606。另外,在起偏片1606的表面形成保护膜1616以减少外部的震动。
在有源矩阵基片1601的表面提供接线端子1608,其通过FPC1609与接线板1610相连。FPC(或连接线)具备像素驱动电路(例如:集成电路片或驱动IC)1611,而接线板1610具备合并的外电路1612,如控制电路和电源线路。
冷阴极管1613、反射板1614和光学膜1615都是背光元件,它们用作向液晶显示板投射光的光源。液晶面板、光源、接线板、FPC等都通过遮光板1617固定和保护。
需要指出任何是,实施方式1-10中任何一个都可以用于该实施例。
[实施例9]
在本实施例中,作为显示模块的例子,将结合图35A到35C描述发光显示模块的剖视图。
图35A是发光显示模块的横截面图,其中通过密封剂1200,使有源矩阵基片1201与相对基片1202粘合,在两者之间提供像素部分1203以形成显示区。
在相对基片1202和像素部分1203之间形成空间1204。该空间可以充满惰性气体如氮气,或者是高吸水性透光树脂,以便更进一步防止湿气和氧气的穿透。该透光树脂使得可以形成不降低透光率的模块,即使发光元件发出的光从相对基片一边发出。
另外,为了提高对比度,优选至少该模块的像素部分拥有起偏片或圆形起偏片(起偏片,1/4λ平面和1/2λ平面)。就从相对基片1202一边显示图像而言,优选在相对基片1202上依次提供1/4λ平面和1/2λ平面1205和起偏片1206。进一步地,可以在起偏片上提供抗反射膜。
就同时从相对基片1202和有源矩阵基片1201上显示图像而言,优选在其表面上同样地提供1/4λ平面和1/2λ平面和起偏片1206。
在有源矩阵基片1202的表面提供接线端子1208,其通过FPC1209与接线板1210相连。FPC(或连接线)具备像素驱动电路(例如:集成电路片或驱动IC)1211,而接线板1210具备合并的外电路1212,如控制电路和电源线路。
另一选择,如图35B所示,可以在像素部分1203和起偏片之间,或者像素部分和圆形起偏片之间提供着色层1207。在这种情况下,通过在像素部分提供能发白光的发光元件,并独立地提供显示RGB的着色层,可以进行全色显示。另一选择,通过在像素部分提供能发蓝光的发光元件,以及分别提供如颜色转换层的层,可以进行全色显示。另外,着色层可以与在像素部分分别显示红、绿和蓝光的发光元件结合使用。上述显示模块对于RGB中的每个都具有高的色纯度,从而可以以高分辨率进行显示。
图35C显示了用保护膜1221,如膜和树脂来密封有源矩阵基片和发光元件,而不像图35A中那样使用相对基片的情况。保护膜1221用于覆盖像素部分1203的第二像素电极。可以使用有机材料如环氧树脂、聚氨酯树脂、硅酮树脂等形成保护膜1221。保护膜1221可以通过液滴喷射滴加聚合物材料形成。在本实施例中,用分配器喷射环氧树脂,然后干燥。进一步地,可以在保护膜1221上提供相对基片。其余结构与图5A相同。
当不使用相对基片进行密封时,可以减小显示器的重量、尺寸和厚度。
在本实施例的每个模块中,通过使用FPC1209安装接线板1210。然而,本发明不局限于此结构。像素驱动电路1211和外电路1212可以通过COG(在玻璃上嵌芯片)结合直接安装在基片之上。
需要指出任何是,实施方式1-10中任何一个都可以用于该实施例。在本实施例中,使用液晶显示模块和发光显示模块作为显示模块的例子。然而,该显示模块不局限于此。例如,本发明可以适当地应用于显示模块如DMD(数字微镜装置)、PDP(等离子体显示板)、FED(场致发光显示器)和电泳显示器(电子纸)。
[实施例10]
在本实施例中,将结合图38A到38C描述用于上述实施例中显示板的干燥剂。
图38A是显示板的俯视图。图38B是相对图38A中截线(A)-(B)的剖视图。图38C是相对图38A中截线(C)-(D)的剖视图。
如图38A所示、有源矩阵基片1800和相对基片1801通过密封剂1802相互粘合。在有源矩阵基片1800和相对基片1801之间提供像素区。在像素区中,像素1807形成于源线路1805和栅线路1806相互交叉的区域。在像素区和密封剂1802之间提供干燥剂1804。同样在像素区,在栅线路1806或源线路1805上提供干燥剂1814。需要指出的是,在这里,干燥剂1814被提供于栅线路1806之上。然而,干燥剂1814也可以同时提供于栅线路和源线路之上。
作为干燥剂1804,优选使用通过化学吸收吸水(H2O)的物质,例如:碱土金属的氧化物如氧化钙(CaO)或氧化钡(BaO)。然而,干燥剂1804不局限于此。也可以使用通过物理吸收吸水的物质,如沸石或硅胶。
包含在高湿气可渗透性树脂中的干燥剂作为颗粒物质可以固定在基片之上。该高湿气可渗透性树脂包括丙烯酸树脂如酯丙烯酸酯、醚丙烯酸酯、酯尿烷丙烯酸酯、醚尿烷丙烯酸酯、丁二烯尿烷丙烯酸酯、专用的尿烷丙烯酸酯、环氧丙烯酸酯、氨基树脂丙烯酸酯和丙烯酸树脂丙烯酸酯。另外,还可以使用环氧树脂,比如双酚A液态树脂、双酚A固体树脂、含溴环氧树脂、双酚F树脂、双酚AD树脂、酚醛树脂、甲酚树脂、酚醛清漆树脂、脂环族环氧树脂、Epi-Bis型(表氯醇-双酚)环氧树脂、缩水甘油酸酯树脂、缩水甘油基胺树脂、杂环环氧树脂和改性环氧树脂。还可以使用其它物质。例如:可以使用无机物,如硅氧烷。
进一步地,作为吸水物质,还可以使用其中能够通过化学吸收吸水的分子与有机溶剂相混的凝固组合物。
需要指出的是,优选使用比用作密封材料的物质具有更高透湿性的物质作为高湿气可渗透性树脂,或优选使用上述无机物。
如上所述,在根据本发明的发光装置中,渗入发光装置的水可以在到达发光元件形成的区域之前被吸收。从而可以防止由水导致的提供在像素中的元件,如发光元件的退化。
如图38B所示,在显示板的周边部分,在密封剂1802和像素区1803之间,提供干燥剂1804。另外,通过在相对基片1801或有源矩阵基片1800中形成用于干燥剂1804的凹陷部分,可以形成更薄的显示板。
另外,如图38C所示,在像素1807中形成用于驱动显示元件的半导体元件部分的半导体区1811、栅线路1806、源线路1805和像素电极1812。在显示板的像素部分,在相对基片1801中提供干燥剂1814以覆盖栅线路1806。栅线路为源线路的两到四倍宽。因此,通过在非显示区的栅线路上覆盖干燥剂1814,可以不用减少孔径比,就可以防止湿气渗入显示元件和由湿气导致的退化。进一步地,通过在相对基片1801中形成用于干燥剂1814的凹陷部分,可以形成更薄的显示板。
[实施例11]
根据本发明,可以形成包含高度集成半导体元件的电路,该半导体元件具有精细结构,典型的半导体器件如信号线驱动电路、控制器、中央处理器、声音加工电路变频器、电源线路、发射/接收电路、存贮器或声音加工电路放大器。进一步地,可以提供具有高可靠性和低电耗的高速驱动芯片系统,其中组成系统的电路(功能电路)如MPU(微处理机元件)、存贮器,和I/O接口被安装到一起形成一个单片。
[实施例12]
通过在外壳内组合上述实施例中所述的半导体器件可以制备各种电子器件。电子器件包括电视系统、摄像机、数字照相机、护目镜型显示器(头戴式显示器)、导航系统、声音还原装置(例如:汽车声频和音响)、膝上型个人电脑、游戏机、轻便的信息末端(例如:掌上电脑、移动电话、轻便的游戏机、电子图书)、具有记录介质的图像还原装置(具体地,能够还原记录介质如DVD(数字万用盘)的装置,其具有能够显示再现图像的显示部分)。作为电子器件的典型实例,图11和12显示了电视系统及其简图、图13A和13B显示了数字照相机。
图11是接收模拟电视广播的电视系统的典型结构简图。在图11中,由天线1101接受的用于电视广播的无线电波输入到调谐器1102。调谐器1102混合从天线1101输入的高频电视信号和根据想要的接收器频率控制的具有本地振荡频率的信号,以产生和输出中频(IF)信号。
从调谐器1102输出的中频信号通过中频放大器(IF放大器)1103放大到需要的电压,然后通过图像检测电路1104检测图像,同时通过声测电路1105检测声音。从图像检测电路1104输出的图像信号通过图像信号加工电路1106被分成亮度信号和色彩信号,再经过预定的图像信号加工转变成图像信号,然后输出到显示器的图像信号输出部分1108,该显示器是使用根据本发明的半导体器件的显示器,典型地是比如液晶显示器、发光显示器、DMD(数字微镜装置)、PDP(等离子体显示板)、FED(场致发光显示器)或电泳显示器(电子的纸)。需要指出的是,当使用液晶显示器作为显示器时,该电视系统为液晶电视系统,而使用发光显示器作为显示器时,该电视系统为EL电视系统。使用其它显示器的例子与此相同。
从声测电路1105输出的信号通过声音信号加工电路1107被加工(例如,FM调谐)成声音信号,然后该声音信号被适当地放大和输出到声音信号输出部分1109,如扬声器。
需要指出的是,本发明的电视系统并不局限于用于模拟广播如使用VHF频宽、UHF频宽等的地面广播、电缆电视广播或BS广播的电视系统,还可以是用于数字地面广播、电缆数字广播或BS数字广播的电视系统。
图12是电视系统的正面透视图,其包括外壳1151、显示部分1152、扬声器部分1153、操作部分1154和视频输入末端1155,并具有如图11所示的结构。
该显示部分1152是图11中用于显示图像的图像信号输出部分1108的实例。
该扬声器1153是图11中用于输出声音的声音信号输出部分的实例。
操作部分1154包括电源开关、音量开关、频道选择开关、调谐器开关和选择开关。通过按按钮,可以进行电视系统电源开启/关闭、图像选择、音量控制、调谐器选择等操作。需要指出的是,虽然在图中没有显示,上述操作也可以通过遥控器进行。
视频输入末端1155是用于从外面,比如VTR、DVD或游戏机输入图像信号的末端。
当本实施例所示的电视系统是壁挂电视系统时,在主体的背后提供挂钩。
通过使用根据本发明的半导体器件作为用于电视系统的显示部分的显示器,可以以低成本、高产量和高产率制备该电视系统。另外,通过使用根据本发明的半导体器件作为控制电视系统图像检测电路、图像信号加工电路、声测电路和声音加工电路的CPU,可以以低成本、高产量和高产率制备该电视系统。因此,本发明可以用于各种领域,特别是大面积显示媒介,比如壁挂电视系统、在火车站或机场的信息显示板和大街上的广告牌。
图13A和13B是数字照相机的例子。图13A是数字照相机的正面透视图,而图13B是其背面透视图。图13A所示的数字照相机包括快门按钮1301、总开关1302、取景窗1303、闪光器1304、透镜1305、镜筒1306和外壳1307。
另外,如图13B所示,该数字照相机还包括取景目镜窗1311、监视器1312和操作按钮1313。
当快门按钮1301被压到一半的位置时,焦点调整装置和曝光调整装置开始运转,当快门按钮1301被压到底部位置时,快门打开。
通过压或旋转总开关1302,数字照相机的电源开关被开启/关闭。
在数字照相机的正面,取景窗1303被布置在透镜1305的上方,并通过如图13B所示的取景目镜窗1311来核对拍摄范围和焦点位置。
闪光器1304被布置在数字照相机的正面上部。当被拍目标的亮度很低时,在快门按钮1301被压以打开快门时,辅助灯会闪光。
透镜1305被布置数字照相机的正面。该透镜包括聚焦透镜和变焦透镜,其与快门和一个没有显示的孔一起组成一个摄影光学系统。另外,还可以在透镜后面提供图像传感器,如CCD(电荷耦合器)。
提供相机镜筒1306用于移动透镜,以调整聚焦透镜、变焦透镜等的焦点。当拍摄照片时,透镜1305通过送出相机镜筒1306向前移动。当携带时,透镜通过缩回而收藏起来。在这个实施例中,使用该结构,其中被拍目标可以通过镜筒的送出进行调焦而被拍摄。然而,数字照相机不局限这种结构。本发明也可以应用于不通过送出相机镜筒,而通过根据外壳1307内的拍摄光学系统的结构能进行变焦来拍摄图像的数字相机。
取景目镜窗1311被提供在数字照相机的背面上部,并且被用来观察核对拍摄范围和焦点位置。
操作按钮1313是多功能按钮,被提供在数字照相机的背面,其包括设置按钮、菜单按钮、显示按钮、功能按钮和选择按钮。
通过使用根据本发明的半导体器件作为监视器的显示器,可以以低成本、高产量和高产率制备数字照相机。另外,通过使用根据本发明的半导体器件作为通过多功能按钮、总开关、快门按钮等操作的输入来执行操作的CPU,以及控制进行自动聚焦操作和自动调焦操作的电路的CPU、控制闪光灯和CCD驱动的定时控制电路、从通过图像传感器如CCD光电转换的信号产生图像信号的摄像电路、转换在摄像电路中产生的图像信号为数字信号的A/D转换电路和从存贮器上写入或读出图像数据的存储接口,等等,可以以低成本、高产量和高产率生产数字照相机。
虽然已经通过结合附图以举例的方式充分地描述了本发明,但应理解的是,本领域的技术人员显然还可以在此基础上做各种变化和改进。因此,除非这些变化和改进超出了本发明在这里所限定的范围,它们都被认为包含在本发明的范围之内。

Claims (9)

1.一种制备半导体器件的方法,其步骤包括:
在绝缘膜上形成半导体区;
在半导体区上形成斥液表面膜;
无需使用光掩模,通过用激光辐照至少一部分斥液表面膜而形成吸液表面区;和
在吸液表面区上形成导电半导体区。
2.根据权利要求1的方法,其中斥液表面膜通过使用液体的涂覆方法形成。
3.根据权利要求2的方法,其中所述涂覆方法为液滴喷射、喷墨、旋涂、辊涂或槽涂。
4.一种制备半导体器件的方法,其步骤包括:
在第一绝缘膜上形成第一半导体区;
在第一半导体区上形成导电半导体膜;
在导电半导体膜上形成斥液表面膜;
无需使用光掩模,通过用激光辐照至少一部分斥液表面膜而形成第一斥液表面区和第二吸液表面区;
在第二吸液表面区上形成第二绝缘膜;
用第二绝缘膜作掩模,通过蚀刻第一斥液表面区和导电半导体膜形成第二半导体区;和
形成与第二半导体区相连的导电层。
5.根据权利要求4的方法,其中斥液表面膜通过使用液体的涂覆方法形成。
6.根据权利要求5的方法,其中所述涂覆方法为液滴喷射、喷墨、旋涂、辊涂或槽涂。
7.一种制备半导体器件的方法,其步骤包括:
在第一绝缘膜上形成半导体区;
在半导体区上形成斥液表面膜;
无需使用光掩模,通过用激光辐照至少一部分斥液表面膜形成第一斥液表面区和第二吸液表面区;
在第二吸液表面区上形成第二绝缘膜;
通过除去第一斥液表面区形成导电半导体区;和
形成与导电半导体区相连的导电膜。
8.根据权利要求7的方法,其中斥液表面膜通过使用液体的涂覆方法形成。
9.根据权利要求8的方法,其中所述涂覆方法为液滴喷射、喷墨、旋涂、辊涂或槽涂。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7038655B2 (en) * 1999-05-03 2006-05-02 E Ink Corporation Electrophoretic ink composed of particles with field dependent mobilities
US8115729B2 (en) 1999-05-03 2012-02-14 E Ink Corporation Electrophoretic display element with filler particles
TWI336921B (en) * 2003-07-18 2011-02-01 Semiconductor Energy Lab Method for manufacturing semiconductor device
TWI366701B (en) * 2004-01-26 2012-06-21 Semiconductor Energy Lab Method of manufacturing display and television
DE102004010094B3 (de) * 2004-02-27 2005-12-22 Infineon Technologies Ag Halbleiterbauelement mit mindestens einer organischen Halbleiterschicht und Verfahren zu dessen Herstellung
KR101219038B1 (ko) 2004-10-26 2013-01-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
JP2008204966A (ja) * 2005-05-23 2008-09-04 Sharp Corp 半導体装置及びその製造方法並びに液晶表示装置
US7868883B2 (en) * 2005-05-27 2011-01-11 Seiko Epson Corporation Electro-optical device and electronic apparatus having the same
JP2007123777A (ja) * 2005-10-31 2007-05-17 Sharp Corp 半導体発光装置
US7732241B2 (en) * 2005-11-30 2010-06-08 Semiconductor Energy Labortory Co., Ltd. Microstructure and manufacturing method thereof and microelectromechanical system
KR101176540B1 (ko) * 2005-12-02 2012-08-24 삼성전자주식회사 다결정 실리콘 tft 및 이를 적용한 유기발광디스플레이
US8138075B1 (en) 2006-02-06 2012-03-20 Eberlein Dietmar C Systems and methods for the manufacture of flat panel devices
JP4187757B2 (ja) * 2006-06-22 2008-11-26 日東電工株式会社 配線回路基板
JP4297505B2 (ja) * 2006-07-28 2009-07-15 株式会社フューチャービジョン 液晶表示装置
US7736936B2 (en) * 2006-08-29 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
US20080079175A1 (en) * 2006-10-02 2008-04-03 Michael Bauer Layer for chip contact element
KR101293570B1 (ko) * 2007-03-21 2013-08-06 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치
US7738050B2 (en) 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
JP4488039B2 (ja) 2007-07-25 2010-06-23 ソニー株式会社 薄膜半導体装置の製造方法
TWI466298B (zh) * 2007-09-11 2014-12-21 Au Optronics Corp 畫素結構的製作方法
JP5371341B2 (ja) * 2007-09-21 2013-12-18 株式会社半導体エネルギー研究所 電気泳動方式の表示装置
TWI352429B (en) * 2007-10-01 2011-11-11 Au Optronics Corp Method for manufacturing pixel structure
TWI356499B (en) * 2007-12-10 2012-01-11 Au Optronics Corp Method for fabricating pixel structure
TWI326486B (en) * 2008-06-27 2010-06-21 Au Optronics Corp Method for manufacturing pixel structure
FR2936965A1 (fr) * 2008-10-10 2010-04-16 Commissariat Energie Atomique Formation de via traversant des couches minces par ejection localisee de liquide immiscible.
JP4550944B2 (ja) * 2008-11-18 2010-09-22 パナソニック株式会社 フレキシブル半導体装置およびその製造方法
KR102068632B1 (ko) * 2009-03-12 2020-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8206394B2 (en) 2009-05-13 2012-06-26 Depuy Spine, Inc. Torque limited instrument for manipulating a spinal rod relative to a bone anchor
KR101470811B1 (ko) 2009-09-16 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5651961B2 (ja) * 2010-02-03 2015-01-14 ソニー株式会社 薄膜トランジスタおよびその製造方法、ならびに電子機器
EP2786404A4 (en) * 2011-12-02 2015-07-15 Semiconductor Energy Lab SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
US20130164436A1 (en) * 2011-12-27 2013-06-27 Ricoh Company Thin film manufacturing apparatus, thin film manufacturing method, liquid droplet ejecting head, and inkjet recording apparatus
KR102002325B1 (ko) 2011-12-29 2019-07-23 주식회사 동진쎄미켐 액정 표시 장치의 배면전극 형성용 도전성 조성물 및 이를 사용한 배면전극의 형성 방법
KR20150024093A (ko) * 2013-08-26 2015-03-06 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
KR102140302B1 (ko) 2013-09-06 2020-08-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 유기 발광 표시 장치 제조용 포토 마스크
JP6258151B2 (ja) * 2013-09-25 2018-01-10 信越化学工業株式会社 フォトマスクブランクおよびその製造方法
CN104916651B (zh) * 2015-07-07 2018-06-15 京东方科技集团股份有限公司 阵列基板和显示装置
CN105549550B (zh) * 2015-11-30 2018-02-02 北大方正集团有限公司 激光直接成像数据转移方法及装置
CN105633100B (zh) * 2016-03-17 2018-11-02 深圳市华星光电技术有限公司 薄膜晶体管阵列面板及其制作方法
KR102470044B1 (ko) * 2016-05-13 2022-11-24 삼성디스플레이 주식회사 플렉서블 표시 장치 및 이의 제조 방법
CN113348402B (zh) * 2018-11-26 2024-01-02 康宁股份有限公司 在导电层上形成图案化的绝缘层的方法及使用所述方法制造的制品
CN110364566B (zh) * 2019-07-19 2023-07-25 京东方科技集团股份有限公司 晶体管及其制作方法、晶体管器件、显示基板及装置
CN112327578B (zh) * 2019-08-05 2023-11-21 源卓微纳科技(苏州)股份有限公司 一种直写光刻机的光刻系统

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2840699B2 (ja) * 1990-12-12 1998-12-24 株式会社 半導体エネルギー研究所 被膜形成装置及び被膜形成方法
US5206749A (en) * 1990-12-31 1993-04-27 Kopin Corporation Liquid crystal display having essentially single crystal transistors pixels and driving circuits
JPH0766420A (ja) * 1993-08-31 1995-03-10 Matsushita Electric Ind Co Ltd 薄膜の加工方法
JP2951215B2 (ja) * 1993-09-10 1999-09-20 レイセオン・カンパニー 位相マスクレーザによる微細なパターンの電子相互接続構造の製造方法
JPH08330595A (ja) 1995-05-31 1996-12-13 A G Technol Kk 薄膜トランジスタ及びその製造方法
TW318261B (zh) * 1995-09-21 1997-10-21 Handotai Energy Kenkyusho Kk
JPH09260808A (ja) 1996-03-19 1997-10-03 Fujitsu Ltd 光触媒反応による金属配線の形成方法及び基材
JPH1129873A (ja) 1997-07-11 1999-02-02 Sekisui Chem Co Ltd 積層膜の形成方法及びその形成装置
GB9718516D0 (en) * 1997-09-01 1997-11-05 Cambridge Display Tech Ltd Methods of Increasing the Efficiency of Organic Electroluminescent Devices
JPH11251259A (ja) 1998-03-04 1999-09-17 Seiko Epson Corp 半導体層への不純物の導入方法、および薄膜トランジスタ並びに半導体装置の製造方法
US6183937B1 (en) * 1998-05-06 2001-02-06 Taiwan Semiconductor Manufacturing Company Post photodevelopment isotropic radiation treatment method for forming patterned photoresist layer with attenuated linewidth
JPH11321073A (ja) 1998-05-11 1999-11-24 Sekisui Chem Co Ltd インクジェットプリンター用記録材料の製造方法
JP4087949B2 (ja) 1998-05-20 2008-05-21 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
JPH11340129A (ja) 1998-05-28 1999-12-10 Seiko Epson Corp パターン製造方法およびパターン製造装置
JP2000188251A (ja) 1998-12-22 2000-07-04 Tokyo Electron Ltd 成膜装置及び成膜方法
JP2000089213A (ja) 1998-09-11 2000-03-31 Canon Inc 液晶素子及びその製造方法
JP2000275678A (ja) 1999-03-26 2000-10-06 Matsushita Electric Ind Co Ltd 薄膜半導体装置およびその製造方法
JP2002215065A (ja) * 2000-11-02 2002-07-31 Seiko Epson Corp 有機エレクトロルミネッセンス装置及びその製造方法、並びに電子機器
JP3953776B2 (ja) * 2001-01-15 2007-08-08 セイコーエプソン株式会社 材料の吐出装置、及び吐出方法、カラーフィルタの製造装置及び製造方法、液晶装置の製造装置及び製造方法、el装置の製造装置及び製造方法
JP2002273869A (ja) 2001-01-15 2002-09-25 Seiko Epson Corp 吐出方法およびその装置、電気光学装置、その製造方法およびその製造装置、カラーフィルタ、その製造方法およびその製造装置、ならびに基材を有するデバイス、その製造方法およびその製造装置
JP4410951B2 (ja) * 2001-02-27 2010-02-10 Nec液晶テクノロジー株式会社 パターン形成方法および液晶表示装置の製造方法
GB2373095A (en) * 2001-03-09 2002-09-11 Seiko Epson Corp Patterning substrates with evaporation residues
WO2002089210A1 (en) * 2001-04-26 2002-11-07 Koninklijke Philips Electronics N.V. Organic electroluminescent device and a method of manufacturing thereof
US7244669B2 (en) * 2001-05-23 2007-07-17 Plastic Logic Limited Patterning of devices
CN1154174C (zh) 2001-05-30 2004-06-16 友达光电股份有限公司 平面显示器制造方法
JP2003080694A (ja) * 2001-06-26 2003-03-19 Seiko Epson Corp 膜パターンの形成方法、膜パターン形成装置、導電膜配線、電気光学装置、電子機器、並びに非接触型カード媒体
JP4746804B2 (ja) 2001-09-28 2011-08-10 株式会社ハイデン研究所 プラズマ発生方法及びプラズマ発生装置
JP2003133691A (ja) 2001-10-22 2003-05-09 Seiko Epson Corp 膜パターンの形成方法、膜パターン形成装置、導電膜配線、電気光学装置、電子機器、並びに非接触型カード媒体
US7474002B2 (en) * 2001-10-30 2009-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dielectric film having aperture portion
JP4266596B2 (ja) 2001-11-06 2009-05-20 大日本印刷株式会社 導電性パターン形成体の製造方法
JP4672233B2 (ja) 2001-11-06 2011-04-20 大日本印刷株式会社 導電性パターン形成体の製造方法
JP4231645B2 (ja) 2001-12-12 2009-03-04 大日本印刷株式会社 パターン形成体の製造方法
JP3787839B2 (ja) * 2002-04-22 2006-06-21 セイコーエプソン株式会社 デバイスの製造方法、デバイス及び電子機器
JP2003318133A (ja) 2002-04-22 2003-11-07 Seiko Epson Corp 膜パターンの形成方法、膜パターン形成装置、導電膜配線、半導体チップの実装構造、半導体装置、発光装置、電気光学装置、電子機器、並びに非接触型カード媒体
US20050185665A1 (en) * 2002-07-18 2005-08-25 Andrea Uboldi Management method for a bidirectional and simultaneous exchange of digital signals and a corresponding interface for a bidirectional and simultaneous communication
JP4511141B2 (ja) * 2002-11-26 2010-07-28 セイコーエプソン株式会社 液滴吐出ヘッドへの機能液充填装置、並びに液滴吐出装置、電気光学装置および電気光学装置の製造方法
JP3694504B2 (ja) * 2002-12-20 2005-09-14 沖電気工業株式会社 ゲート電極の形成方法およびそれを用いた半導体装置の製造方法
KR101167534B1 (ko) * 2003-04-25 2012-07-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 패턴의 제작방법 및 액적 토출장치
JP3923462B2 (ja) * 2003-10-02 2007-05-30 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
WO2005047967A1 (en) 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US7439086B2 (en) 2003-11-14 2008-10-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing liquid crystal display device
WO2005048222A1 (en) 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Light emitting display device, method for manufacturing the same, and tv set
JP3945475B2 (ja) 2003-12-01 2007-07-18 セイコーエプソン株式会社 メンテナンス装置およびこれを備えた描画装置
US8053171B2 (en) 2004-01-16 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Substrate having film pattern and manufacturing method of the same, manufacturing method of semiconductor device, liquid crystal television, and EL television
TWI366701B (en) * 2004-01-26 2012-06-21 Semiconductor Energy Lab Method of manufacturing display and television
CN100533808C (zh) * 2004-01-26 2009-08-26 株式会社半导体能源研究所 显示器件及其制造方法以及电视设备

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