KR101166358B1 - 배선 형성 방법, 박막 트랜지스터 제조 방법, 및 액적 토출방법 - Google Patents

배선 형성 방법, 박막 트랜지스터 제조 방법, 및 액적 토출방법 Download PDF

Info

Publication number
KR101166358B1
KR101166358B1 KR1020067010373A KR20067010373A KR101166358B1 KR 101166358 B1 KR101166358 B1 KR 101166358B1 KR 1020067010373 A KR1020067010373 A KR 1020067010373A KR 20067010373 A KR20067010373 A KR 20067010373A KR 101166358 B1 KR101166358 B1 KR 101166358B1
Authority
KR
South Korea
Prior art keywords
forming
liquid
lyophilic
region
insulating film
Prior art date
Application number
KR1020067010373A
Other languages
English (en)
Other versions
KR20060125776A (ko
Inventor
신지 마에카와
순페이 야마자키
고지 무라나카
유코 다시무라
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20060125776A publication Critical patent/KR20060125776A/ko
Application granted granted Critical
Publication of KR101166358B1 publication Critical patent/KR101166358B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/135—Nozzles
    • B41J2/14—Structure thereof only for on-demand ink jet heads
    • B41J2/14016—Structure of bubble jet print heads
    • B41J2/14088—Structure of heating means
    • B41J2/14112—Resistive element
    • B41J2/14129—Layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

배선 등이 잉크 제트법으로 대표되는 적하 방법(dropping method)에 의해 형성될 때, 배선의 라인 폭이 더 넓어지는 것을 막아 소형화되는 것이 요구된다. 그러므로, 본 발명은 종래의 방법과 서로 다른 방법에 따라 그 라인 폭을 좁히는(소형화하는) 방법을 제공한다. 바람직한 패턴 이전에, 방수적이 될 영역이 형성되고, 추가로 친액적이 될 영역은 패턴을 형성하기 위한 표면 내 방수적이될 영역에 선택적으로 형성된다. 그 후에, 배선 등에 대한 패턴은 그 배선 등에 대한 도전성 재료를 포함하는 조성물을 적하하는 잉크 제트법으로 대표되는 적하 방법에 의해 친액성 영역에 형성된다.
Figure 112006037305211-pct00004
친액성 영역, 조성물, 적하 방법, 잉크 제트, 도전성 재료

Description

배선 형성 방법, 박막 트랜지스터 제조 방법, 및 액적 토출 방법{Method for forming wiring, method for manufacturing thin film transistor and droplet discharging method}
본 발명은 배선을 형성하는 방법과, 형성될 대상의 재료를 포함하는 조성물을 적하함으로써 박막 트랜지스터 또는 반도체 디바이스를 제조하는 방법에 관한 것이다. 구체적으로, 본 발명은 배선을 형성하는 방법과, 액적 토출 방법(droplet discharging method)(잉크 제트법)에 의해 박막 트랜지스터를 제조하는 방법과, 추가로 액적 토출 방법에 관한 것이다.
압전 방법 또는 열 분사 방법으로 대표되는 액적 토출 방법 또는 연속적인 형태의 액적 토출 방법이 주목을 받고 있다. 이러한 액적 토출 방법들은 단어들을 프린팅하고 이미지들을 그리기 위해 사용되어 왔지만, 그것들은 근래에 정교한 패턴 등을 형성하기 위해 반도체 영역에 적용되고 있다.
막 패턴을 형성하는 방법은 참조 문서(1)에 제안되어 있고, 그 방법은 잉크 제트법에 의해 막 패턴을 형성하는 방법을 향상시키는 것과, 막을 더 두껍게 만드는 것과, 라인을 더 얇게 만드는 것을 가능하게 한다. 추가로, 접속 끊김 또는 단락 회로와 같은 문제점들은 도전성 막을 사용하는 경우에는 일어나지 않는다(참조 문서(1): 일본 특허 비공개 제 2003-133691 호).
참조 문서(1)에 따라, 기판은 액적과의 접촉 각도가 60도이고, 액적이 제 1 토출 단계에서 기판상에 부착되는 액적의 반경보다 더 큰 간격으로 배선을 형성하기 위해 전체 영역에 걸쳐 토출되도록 미리 처리된다. 액적은 동일한 간격에 따른 제 1 토출 단계에서 토출되는 포지션과 서로 다른 제 2 토출 단계에서 배선을 형성하기 위해 전체 영역 내 포지션에서 토출된다. 제 3 토출 단계에서, 액적은 제 1 토출 단계보다 더 작은 간격으로 배선을 형성하기 위해 전체 영역에 걸쳐 토출된다.
추가로, 통상적 압력 또는 진공 상태에서의 플라즈마 노출은 접촉 각도를 제어하기 위한 표면 처리로 예로써 언급된다. 플라즈마 처리에서 사용되는 가스들은 도전성 배선이 형성될 기판 표면의 재료를 고려하여 선택될 수 있고, 테트라플루오르화 메탄(methane tetrafluoride), 페르플루오로헥산(perfluorohexane), 또는 페르플루오로데칸(perfluorodecane)과 같은 처리 가스들은 예를 들어 참조 문서(1)에 따라 사용될 수 있다.
배선 등이 상기 기술된 바와 같이 잉크 제트법으로 대표되는 방법에 따라 형성될 때 배선의 라인 폭이 소형화되도록 더 넓어지지 않게 하는 것이 요구된다. 그러므로, 본 발명의 목적은 참조 문서(1)에 기술된 방법과 서로 다른 방법에 따라 라인 폭을 좁게하는(소형화하는) 방법을 제공하는 것이다.
더욱이, 본 발명의 또 다른 목적은 잉크 제트법에 따라 대표되는 방법으로 배선 이외에 다른 요소들, 예를 들어 반도체 막, 절연막, 마스크 등을 형성하는 방법을 제공하며, 그의 라인 폭을 좁게하는(소형화하는) 방법을 제공하는 것이다.
상기 목적들과 관련하여, 본 발명의 한 특징에 따라 방수될 영역은 표면상에 패턴을 제공하기 위해 그 표면상에 형성된다. 또한, 본 발명의 또 다른 특징에 따라, 친액성(lyophilic)을 갖는 영역은 표면의 선택된 영역 상에 형성되어 조성물의 액적이 배선과 같은 패턴을 형성하기 위해 선택된 영역에 적용된다. 그 조성물은 액제로 용해되거나 분산된다. 추가로, 본 발명의 또 다른 특징에 따라, 본 발명에 따른 바람직한 패턴을 형성하기 이전에, 방수될 영역(발액성 영역)이 형성되고, 또한 친액성을 갖는 영역(친액성 영역)이 패턴을 형성하기 위한 표면 내 발액성 영역에서 선택적으로 형성된다. 그 후에, 배선 등에 대해 도전성 재료와 섞인 (용액으로 전도체에 용해되거나 분산된 조성물을 포함하는) 조성물을 적하하는 방법(드롭핑 방법(droping method))에 의해 배선 등에 대한 패턴이 친액성 영역에 형성된다. 도전성 재료와 섞인 조성물을 떨기는 방법으로 액적 토출(분출) 방법(잉크 제트법)이 존재한다.
압전 방법은 잉크 제트법으로 활용될 수 있다. 압전 방법은 그것이 액적 제어능력에서 더 우수하고 잉크를 선택하는데 더 높은 자유도를 갖기 때문에, 잉크젯 프린터들에도 사용될 수 있다. 압전 방법으로 MLP(Multi Layer Piezo) 형태 및 MLChip(Multi Layer Ceramic Hyper Integrated Piezo Segments) 형태가 제시된다. 추가로, 이른바 열 방법을 사용하는 잉크 제트법은 용액의 재료에 의존하여 활용될 수 있고, 그것은 가열 생성기(heat-generator)를 가열함으로써 버블들을 생성하여 용액을 내보낸다.
다시 말해서, 발액 처리는 요소를 형성하기 위해 표면상에 수행되고, 친액 처리는 그 친액 처리에 노출되는 표면상에 선택적으로 수행되어, 그에 따라 배선 등은 본 발명에 따라 친액 처리에 선택적으로 노출되는 표면상에 드롭핑 방법에 의해 형성된다.
방수 속성이 물, 알콜, 또는 기름과, 다른 액체들에 대한 습윤성이 낮은 상태라는 것에 주의한다. 반대로, 친액 속성은 발액성 영역보다 비교적 덜 방수적인 영역의 속성이다. 방수 속성이 비교적 낮은 영역이 형성될 때, 배선 등이 그 영역에 형성될 수 있고, 그에 의해 상기 영역의 소형화를 수반하여 라인 폭을 좁게한다(소형화한다).
발액 처리의 방법으로 요소를 형성하기 위한 표면상에 플라즈마 처리를 수행하는 방법이 존재한다. 플라즈마 처리는 다음에 따른 조건들 하에서 수행된다: 공기, 산소, 또는 질소가 처리 가스로 사용되고, 압력은 수십 Torr 내지 1000 Torr(133000 Pa), 바람직하게는 100(13300 Pa) 내지 1000 Torr(133000 Pa), 더욱 구체적으로는 700 Torr(93100 Pa) 내지 800 Torr(106400 Pa)이다. 즉, 펄스 전압은 대기압 또는 대기압 근방의 압력 상태에서 적용된다. 그 때에, 플라즈마 밀도는 이른바 코로나 토출(corona discharge) 또는 글로우 토출(glow discharge)의 조건으로 1x1010 내지 1x1014 m-3 이다.
본 발명에 따라, 유전체는 플라즈마 처리를 위해 사용되는 전극 및 플라즈마 처리를 위한 대상(피처리물) 사이에 제공된다. 다시 말해서, 유전체는 플라즈마에 노출되고, 요소를 형성하기 위한 표면의 표면 수정에 기여한다. 예를 들어, 유전체에 제공되는 전극이 준비될 수 있고, 플라즈마는 그 유전체가 플라즈마에 노출되도록 생성될 수 있다. 따라서, 전극의 전체 표면은 반드시 유전체로 덮을 필요는 없다. 유전체로 테플론(등록된 상표)이 활용될 수 있다. 테플론이 활용될 때, CF2 결합이 요소를 형성하기 위한 표면상에 형성되어 표면 수정이 이루어진다. 따라서, 방수 속성이 제공된다.
불소 기반 가스가 참조 문서(1)와 같은 처리 가스로 활용될 때, 반도체 막의 표면상에 표면 수정을 수행하기 어렵다. 이것은 실리콘을 갖는 반도체 막이 불소 기반 가스에 의해 제거되기 때문이다. 불소 기반 가스가 활용될 때, 아크릴과 같은 유기 재료의 표면상에 표면 수정을 하는 것 또한 어렵다. 이것은 유기 재료의 표면이 불소 기반 가스에 의해 손상되거나 제거되기 때문이다.
반대로, 플라즈마 처리는 본 발명에 따라 공기, 산소, 또는 질소를 사용하여 수행된다. 그러므로, 바람직한 요소를 형성하기 위한 표면의 재료들에 상관없이 반도체 막 또는 유기 재료상에 표면 수정을 수행하는 것이 가능하다. 처리 가스가 공기, 산소, 또는 질소이기 때문에, 비용이 낮고 배출 가스 처리가 단순하다.
특히, 처리 가스로 산소를 사용하는 플라즈마 처리는 바람직한 반도체 막 등을 패터닝(patterning)하는 마스크를 제거하기 위해 활용될 수 있다.
본 발명에 있어서, 구체적인 펄스 전압은 감쇠 발진파(damped oscillation wave)가 반복적 및 간헐적으로 생성되는 감쇠 발진 파형 주기파로 각각의 감쇠 발진파와 같은 것에 적용되도록 공진된다. 예를 들어, 플러스 펄스 및 마이너스 펄스의 쌍은 반복 주파수를 통해 고전압 변환기의 제 1 측에 공급되고, 각각의 감쇠 발진파로 공진되는 감쇠 발진 파형 주기파는 한 쌍의 전극들에 적용될 고전압 변환기의 제 2 측으로부터 출력된다. 각각의 공진된 감쇠 발진파의 전압 상승 시간은 그 시간에서
Figure 112006037305211-pct00001
이하인 것이 바람직하다. 감쇠 발진파의 반복 주기는 10 내지 100 kHz인 것이 바람직하다. 펄스는 100 내지 10000 pps(1초당 10000번)인 것이 바람직하다.
방수 속성에 대한 또 다른 예로 요소를 형성하기 위한 표면상에 불소를 함유하는 막을 형성하는 방법이 존재한다. 예를 들어, 테플론 또는 실란 결합제(silane coupling agent)를 포함하는 막은 요소를 형성하기 위한 표면상에 형성된다. 테플론을 포함하는 막(테플론 막)은 스퍼터링 방법 또는 CVD 방법에 의해 형성될 수 있다. 실란 결합제를 포함하는 막은 스핀 코팅 방법(spin-coation method)에 의해 형성될 수 있다. 테플론 또는 실란 결합제와 같은 플로오르를 포함하는 막은 단일한 분자 층 레벨, 즉 두께로 5 nm 이하로 형성되는 것이 바람직하다. 이것은 불소를 함유하는 막이 박막 트랜지스터를 형성하는데 불필요하고, 그것이 쉽게 제거될 수 있기 때문이다. 예를 들어, 불소를 함유하는 막은 가열 처리 또는 패터닝 처리에 의해 제거될 수 있다.
발액 처리의 결과로, 도전성 막을 형성하기 위한 표면의 표면 수정이 이루어진다.
그 후에, 친액성 영역이 선택적으로 형성된다. 광 조사(light irratiation)는 친액성 영역을 형성하기 위해 수행될 수 있다. 예를 들어, 친액성 영역은 레이저 광의 선택적 조사에 의해 형성된다. 레이저 광은 친액성 영역이 형성될 표면에 흡수될 수 있는 파장을 갖는 것이 바람직하다. 구체적으로는, 배선 등이 잉크 제트법으로 대표되는 드롭핑 방법에 의해 글래스 기판상에 형성될 때, 친액성 영역이 형성되는 글래스 기판에 흡수되는 자외선 영역 파장을 갖는 레이저 광이 사용되는 것이 바람직하다.
레이저 광으로, 가스 레이저 발진기에 의해 발진되는 레이저 광, 고체 레이저 발진기, 금속 레이저 발진기, 또는 반도체 레이저 발진기가 사용될 수 있다. 구체적으로는, Ar 레이저, Kr 레이저, 엑시머 레이저(XeCl, XeF, KrF), C02 레이저, YAG 레이저, Y203 레이저, YVO4 레이저, YLE 레이저, YAlO3 레이저, 글래스 레이저, 루비 레이저, 사파이어 레이저 등이 사용될 수 있다.
레이저 발진기로부터 방출되는 레이저 광의 빔 코스 또는 빔 형상을 조정하는 유닛은 조사될 대상, 즉 요소를 형성하기 위한 표면 및 레이저 발진기 사이에 제공될 수 있다. 예를 들어, 오목 렌즈, 볼록 렌즈, 마이크로 렌즈 배열, 원통 렌즈 배열 등은 레이저 발진기로부터 방출되는 레이저 광의 빔 형상을 조정하는 유닛으로 사용될 수 있다. 거울, 반 거울, 다른 반사체들은 레이저 광의 빔 코스를 조정하는 유닛으로 사용될 수 있다.
정밀한 친액성 영역은 광학 픽업 요소 또는 섬유를 사용함으로써 레이저 광의 선택적 조사에 의해 형성될 수 있다.
추가로, 레이저 광은 레이저 발진기에 의해 생성되는 코히런트 광으로 반드시 한정될 필요는 없다. 친액성 영역은 UV 램프, 할로겐 램프, 플래시 램드 등으로부터 방출되는 광에 의해 레이저 조사와 동일한 방식으로 형성될 수 있다. 요소를 형성하기 위한 표면상으로 오존 가스를 불어 넣는 블로우 처리(blow treatment)가 수행될 수 있다. 코로나 토출 또는 글로우 토출은 요소를 형성하기 위한 표면상에 수행될 수 있다.
그 후에, 배선은 드롭핑 방법에 의해 친액성 영역 상으로 배선 재료를 포함하는 조성물을 적하함으로써 형성된다. 결과적으로, 라인 폭이 좁아지고 소형화가 달성될 수 있다. 배선 재료를 포함하는 조성물이 친액성 영역에 대한 높은 습윤성을 갖기 때문에, 그 조성물은 얼마간 친액성 영역 외부에 있는 발액성 영역 상에 그것이 적하될 때조차 친액성 영역으로 이동한다. 따라서, 배선은 소형화되어 보다 직선적일 수 있다. 배선은 조성물을 적하한 후에 액체가 (액체의 풀) 축적되는 것을 방지할 수 있는 친액성 영역에 형성될 수 있다. 그러므로, 배선은 평탄한 폭으로 형성될 수 있다.
본 발명에 따라서, 용매(solvent)로 전도체(배선을 형성하는 재료)와 섞이는 (용매로 전도체를 통해 용해되거나 분산되는 조성물을 포함하는) 조성물은 배선을 형성하기 위해 토출된다(분사한다). 구체적으로는, 배선이 잉크 제트법에 의해 형성될 때, 배선을 패터닝하는 마스크의 현상 또는 광 노출과 같은 포토리소그래피 단계와 그 배선을 패터닝하는 에칭 단계가 생략될 수 있다.
그러한 조성물을 토출하는 단계는 낮은 압력 하에서 수행되는 것이 바람직하다. 그 조성물의 용매는 그것이 토출되기 때문에 그 조성물이 피처리물에 착상할 때까지 증착될 것이고, 그에 따라 조성물을 건조시키고 소성하는 단계들 모두 생략된다. 산화막 등이 도전성 재료의 표면상에 형성되지 않기 때문에, 낮은 압력 하에서 상기 단계를 수행하는 것이 바람직하다. 조성물을 적하하는 단계는 질소 대기 또는 유기 가스 대기에서 수행될 수 있다.
이러한 때에, 조성물은 도트 형상(액적) 또는 일련의 도트들에 의한 기둥 형상으로 토출되고; 그러나 그것들은 도트(액적)로 집합적으로 언급된다. 도트(액적)를 토출하는 것은 도트와 같은 액적 또는 기둥과 같은 액적이 토출되는 것을 의미한다. 다시 말해서, 복수의 도트들이 연속적으로 토출되기 때문에, 기둥과 같은 (점) 액적은 도트로 인식되지 않으며 어떠한 경우들에 토출된다.
금(Au), 은(Ag), 구리(Cu), 백금(Pt), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 탄탈(tantalum), 창연(Bi), 납(Pb), 인듐(In), 주석(Sn), 아연(Zn), 티타늄(Ti), 알루미늄(Al), 그의 합금, 그의 분산성 나노 입자, 또는 은 할로겐 입자가 도전성 재료로 사용될 수 있다. 구체적으로는, 저항이 낮은 은 또는 구리가 사용되는 것이 바람직하다. 그러나, 구리를 사용하는 경우에 구리가 반도체 막 등으로 확산하는 것을 막기 위해 질소를 포함하는 절연막이 장벽으로 형성된다. 추가로, ITO(인듐 주석 산화물)과, 2 % 내지 20 %의 아연 산화물(ZnO)이 인듐 산화물로 섞이는 IZO(인듐 아연 산화물)와, 2 % 내지 20 %의 실리콘 산화물(SiO2)이 인듐 산화물로 섞이는 ITSO와, 유기 인듐, 유기 주석, 티타늄 질화물(TiN) 등이 또한 투명 도전성 재료로 사용될 수 있다.
친액 처리 및 도트를 적하하는 것은 도트를 토출하는 액적 토출 유닛 및 광 조사를 위한 유닛(광 조사 유닛)이 통합적으로 제공되는 액적 토출 장치(잉크 제트 장치)에 의해 동일한 처리실에서 수행될 수 있다. 결과적으로, 제조 시간이 단축될 수 있다. 추가로, 발액 처리를 위한 유닛이 동일한 처리실에 제공될 수 있다. 또한, 액적 토출 유닛 및 광 조사 유닛이 제공되는 처리실 및 발액 처리를 위한 처리실이 제공되는 멀티 챔버 장치가 형성될 수 있다. 발액 처리를 위한 처리실, 친액 처리를 위한 처리실, 및 도트를 토출하기 위한 처리실이 제공되는 멀티 챔버 장치가 사용될 수 있다.
본 발명의 한가지 특징은 정교한 배선이 잉크 제트법으로 대표되는 드롭핑 방법에 의해 형성된다는 것이다. 배선을 형성하는 박막 트랜지스터의 구조 등은 제한되지 않는다. 다시 말해서, 박막 트랜지스터는 결정성 반도체 막 또는 비결정성 반도체 막을 가질 수 있고, 게이트 전극이 반도체 막 아래 형성되는 하위 게이트 타입이거나 게이트 전극이 반도체 막 위에 형성되는 상위 게이트 타입일 수 있다.
게이트 전극, 소스 전극, 드레인 전극, 및 박막 트랜지스터의 전극들에 접속되는 각각의 배선이 잉크 제트법으로 대표되는 드롭핑 방법에 의해 형성될 때, 발액 처리 및 선택적 친액 처리가 수행되어, 도트를 그 처리들로 노출되는 영역 상으로 적하하여, 그에 의해 소형화를 달성한다.
전도체를 갖는 도트를 사용하여 배선을 형성하는 방법이 기술되어 있지만, 본 발명에 따라 발액 처리 및 선택적 친액 처리가 예를 들어 마스크 등을 형성하기 위한 표면상에 수행될 수 있다. 본 발명에 따라, 잉크 제트법으로 대표되는 드롭핑 방법에 의해 요소를 형성하기 위한 표면은 방수적이며, 친액성 영역은 여기에 선택적으로 형성되어, 그에 의해 잉크 제트법으로 대표되는 드롭핑 방법에 의해 요소를 소형화한다. 잉크 제트법으로 대표되는 드롭핑 방법에 의해 형성되는 요소들과 마찬가지로, 게이트 전극, 소스 전극, 드레인 전극, 및 픽셀 전극과 같은 전극들과, 소스 배선, 및 드레인 배선과 같은 배선들과, 반도체 막과, 반도체 막을 패터닝하는 마스크가 제공된다.
다시 말해서, 발액 처리 및 선택적 친액 처리는 박막 트랜지스터를 형성하는 제조 단계들 중에서 적어도 하나의 단계에서 잉크 제트법으로 대표되는 드롭핑 방법을 활용하는 경우에 수행된다. 결과적으로, 소형화가 달성될 수 있다.
본 발명에 따라, 발액성 영역은 이러한 방식으로 재료들에 의존하지 않으며 공기, 산소, 또는 질소의 처리 가스를 사용하는 플라즈마 처리에 의해 형성될 수 있다. 그 후에, 친액성 영역이 선택적으로 형성되어, 그에 따라 잉크 제트법으로 대표되는 드롭핑에 의해 배선 등을 소형화한다. 결과적으로, 발액 처리 및 선택적 친액 처리가 모든 재료상에 수행될 수 있다. 따라서, 기판 또는 절연막 상에 형성되는 배선들까지도 소형화될 수 있다. 추가로, 유기 재료상에 형성될 마스크 등의 소형화는 재료 의존성들이 고려될 필요가 없기 때문에 달성될 수 있다.
본 발명의 한가지 특징은 발액 처리 및 선택적 친액 처리가 마스크의 패턴, 잉크 제트법으로 대표되는 드롭핑 방법에 의한 배선 등을 형성하는 하나의 단계에서 요소를 형성하기 위해 표면상에 수행된다는 것이다. 다시 말해서, 상기 기술된 단계에서 발액 처리 및 선택적 친액 처리를 수행한 후에, 잉크 제트법으로 대표되는 드롭핑 방법에 의해 형성되는 배선, 마스크 등을 소형화하는데 대한 유리한 효과는 본 발명에 따라 획득될 수 있다. 그러므로, 본 발명에 따라 박막 트랜지스터를 제조하는 단계에 있어서, 정밀한 패턴이 잉크 제트법으로 대표되는 드롭핑 방법에 의해 형성되도록 요구될 때 발액 처리 및 선택적 친액 처리와, 본 발명의 처리가 수행된 후에, 배선이 잉크 제트법으로 대표되는 드롭핑 방법에 의해 반드시 형성될 필요는 없다.
마더 글래스 기판이 한 측에서 1 meter 이상인, 예로써 1000 mm x 1300 mm, 1000 mm x 1500 mm, 1800 mm x 2200 mm 와 같거나 그 이상인 제 5 차 생성으로부터의 글래스 기판들의 생산 라인들이 고려되어 왔다. 이러한 때에, 대량의 패널들이 마더 글래스로부터 형성될 수 있고, 따라서 패널의 비용이 보다 낮아지는 것으로 기대된다. 잉크 제트법으로 대표되는 드롭핑 방법을 활용하여 수익성을 유지할 수 있는 생산 라인을 구성하는 것이 가능하다. 이것은 포토 프로세스가 잉크 제트법으로 대표되는 드롭핑 방법에 의해 배선 등을 형성하여 단순화될 수 있기 때문이다. 결과적으로, 포토 마스크가 불필요하게 되고, 설비 투자와 같은 비용들의 감소가 달성될 수 있다. 추가로, 제조 시간은 포토리소그래피 단계가 불필요하기 때문에 단축될 수 있다. 재료들을 사용하는데 있어서 효율성이 향상되고, 소모되는 액체의 양 및 비용이 잉크 제트법으로 대표되는 드롭핑 방법에 의해 감소될 수 있다. 잉크 제트법으로 대표되는 드롭핑 방법이 이러한 방식에 따라 큰 사이즈 기판에 적용되는 것이 바람직하다.
도 1a 내지 도 1f는 본 발명의 한 측면에 따라 박막 트랜지스터를 각각 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 한 측면에 따라 박막 트랜지스터를 각각 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 한 측면에 따라 박막 트랜지스터를 각각 도시한 단면도.
도 4a 내지 도 4f는 본 발명의 한 측면에 따라 박막 트랜지스터를 각각 도시한 단면도.
도 5a 내지 도 5f는 본 발명의 한 측면에 따라 박막 트랜지스터를 각각 도시한 단면도.
도 6a 내지도 6d는 본 발명의 한 측면에 따라 박막 트랜지스터를 각각 도시한 단면도.
도 7a 내지 도 7c는 본 발명의 한 측면에 따라 박막 트랜지스터를 각각 도시 한 단면도.
도 8은 본 발명의 한 측면에 따라 액정 디스플레이 디바이스롤 도시한 단면도.
도 9a 및 도 9b는 본 발명의 한 측면에 따라 각각 광 방출 디바이스의 픽셀을 도시하는 등가 회로도 및 상위도.
도 10은 본 발명의 한 측면에 따라 광 방출 디바이스를 도시한 단면도.
도 11은 본 발명의 한 측면에 따라 디스플레이 디바이스를 도시한 상위도.
도 12a 및 도 12b는 본 발명의 한 측면에 따라 디스플레이 디바이스를 각각 도시한 단면도.
도 13a 내지 도 13c는 본 발명의 한 측면에 따라 전자 디바이스들을 도시한 도면.
도 14a 내지 도 14d는 본 발명의 한 측면에 따라 박막 트랜지스터를 각각 도시한 단면도.
도 15a 및 도 15b는 본 발명의 한 측면에 따라 플라즈마 유닛을 각각 도시한 도면.
도 16은 본 발명의 한 측면에 따라 액적 토출 장치를 도시한 도면.
도 17은 본 발명의 한 측면에 따라 액적 토출 장치를 도시한 도면.
도 18a 내지 도 18e는 본 발명의 한 측면에 따라 박막 트랜지스터를 각각 도시한 단면도.
도 19a 및 도 19b는 본 발명의 한 측면에 따라 디스플레이 디바이스를 각각 도시한 상위도.
도 20은 본 발명의 한 측면에 따라 박막 트랜지스터를 도시한 단면도.
도 21a 및 도 21b는 본 발명의 한 측면에 따라 박막 트랜지스터를 각각 도시한 단면도.
본 발명의 실시예 모드들은 첨부된 도면들을 참조로 하여 이하 기술되어 있다. 본 발명은 다양한 모드들로 구현될 수 있다. 다양한 변화들 및 수정들이 당업자들에게 명백할 것이며, 그러한 변화들 및 수정들은 이하 규정된 본 발명의 범위로부터 벗어나지 않는다는 것을 이해할 것이다. 그러므로, 본 발명은 실시예 모드들에 제한되지 않는다. 동일한 참조 번호들은 실시예 모드들을 설명하는 모든 도면들 전체에 걸쳐 유사한 기능들 갖는 부분 또는 동일한 부분으로 각각 제시되며, 그의 기술은 반복되지 않도록 생략된다.
잉크 제트법은 이하 실시예 모드들에서 적하 방법으로 사용된다. 다른 경우가 설명되지 않는 경우, 플라즈마 처리가 발액 처리를 위해 사용되며, 레이저 조사가 친액 처리를 위해 활용된다는 것에 주의한다.
TFT는 3개 단자들, 게이트, 소스, 및 드레인을 갖지만, TFT 기판에서 드레인 단자(드레인 전극)으로부터 소스 단자(소스 전극)을 정확하게 구별하는 것은 어렵다. 그러므로, 요소들 사이에 접속을 기술하는데 있어서, 소스 전극 및 드레인 전극 중 하나가 제 1 전극으로 언급되며, 다른 것이 제 2 전극으로 언급된다.
[실시예 모드 1]
박막 트랜지스터를 제조하는 방법의 예는 실시예 모드(1)에 기술되어 있다.
도 1a에 도시된 바와 같이, 절연 표면을 갖는 기판(100)이 준비된다. 예를 들어, 바륨 붕규산염 글래스 또는 알루미늄 붕규산염 글래스, 석영 기판, 스테인레스 기판 등과 같은 글래스 기판이 기판(100)으로 사용될 수 있다. 추가로, PET(polyethylene-terephthalate), PEN(polyethylene naphthalate), PES(polyster sulfone)으로 대표되는 플라스틱으로 구성된 기판과, 아크릴과 같은 유연성을 갖는 합성 수지로 구성된 기판은 다른 형태의 기판들보다 더 열악한 내열성을 갖기 쉽다. 그러나, 그러한 기판들은 그것들이 제조 단계에서 처리 온도에 저항할 수 있는 동안 사용될 수 있다. 구체적으로는, 유연한 합성 수지로 구성된 기판은 반도체 막의 결정화에 대한 가열 처리가 요구되지 않는 비결정 반도체 막을 포함하는 박막 트랜지스터가 형성될 때 사용하기 쉽다.
베이스 막은 필요한 만큼 기판(100)상에 형성된다. 베이스 막은 Na와 같은 알칼리 금속 또는 기판(100)에 포함된 알칼리 토류 금속(alkaline earth metal)이 반도체 막에서 퍼지는 것과 반도체 요소 특징들 상에 악영향을 미치는 것을 방지하기 위해 형성된다. 그러므로, 베이스 막은 반도체 막으로 알칼리 금속 또는 알칼리 토류 금속이 퍼지는 것을 억제할 수 있닌 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 티타늄 산화물, 또는 티타늄 질화물과 같은 절연막을 사용하여 형성될 수 있다. 추가로, 베이스 막은 티타늄과 같은 도전성 막을 사용하여 형성될 수 있다. 이러한 때에, 도전성 막은 일부의 경우들에 따라 제조 단계에서 가열 처리 등 에 의해 산화된다. 구체적으로는, 베이스 막의 재료는 게이트 전극 재료와 함께 높은 점착성을 갖는 것을 활용할 수 있다. 예를 들어, 티타튬 산화물(TiOx)로 구성된 베이스 막은 Ag가 게이트 전극으로 사용될 때 형성되는 것이 바람직하다. 베이스 막(101)이 단일한 층 구조 또는 박판 구조를 가질 수 있다는 것에 주의한다.
베이스 막은 불순물들이 반도체 막으로 확산하는 것을 방지하는 것이 가능한 한, 반드시 제공될 필요는 없다. 이러한 실시예 모드에서, 반도체 막이 그 사이에 게이트 절연막과 함께 게이트 전극 위에 형성될 때, 베이스 막은 불순물들이 반도체 막으로 확산하는 것을 방지하는 기능을 게이트 절연막이 가질 수 있기 때문에 필요로 되지 않는다.
일부 경우들에서, 베이스 막은 기판의 재료에 의존하여 제공되는 것이 바람직하다. 글래스 기판 스테인레스 기판, 또는 플라스틱 기판과 같은 알카리 금속 또는 알카리 토류 금속의 특정한 양을 포함하는 기판을 사용하는 경우에 불순물 확산을 방지하기 위해 베이스 막을 제공하는 것이 효과적이다. 그러나, 베이스 막은 불순물 확산이 문제를 일으키지 않는 석영 기판 등을 사용할 때 반드시 제공될 필요는 없다.
그 후에, 플라즈마 처리는 게이트 전극을 형성하기 위해 표면상에 수행된다. 이러한 실시예 모드에서, 게이트 전극을 형성하기 위한 표면이 기판이기 때문에, 플라즈마 처리가 그 기판상에 수행된다. 플라즈마 처리는 게이트 전극을 형성하는 표면과 접촉하지 않으며 수행되는 것이 바람직하다.
플라즈마 처리는 수십 Torr 내지 800 Torr(106400 Pa), 바람직하게는 700 Torr(93100 Pa) 내지 800 Torr의 압력(대기압 또는 대기압 근방의 압력) 하에서 처리 가스로 공기, 산소, 또는 질소에 의해 수행된다. 추가로, RF 소스 또는 AC 소스가 플라즈마 처리의 전력 공급원으로 사용될 수 있다. 예를 들어, 플라즈마는 100 V의 교류 전압, 13.56 MHz의 주파수 등의 조건들 하에서 AC 소스를 통해 전압을 공급함으로써 전력을 변경시켜 발생된다. 펄스는 안정적인 플라즈마를 토출하기 위해 2 내지
Figure 112006037305211-pct00002
의 전압 폭의 간격으로 적용된다.
이러한 플라즈마 처리를 수행하는 결과로, 표면 수정은 알콜 또는 오일과 같은 액체에 대해 방수적이도록, 즉 습윤성이 낮도록 이루어진다. 다시 말해서, 발액성 영역은 플라즈마 처리에 의해 형성된다.
도 1b에 도시된 바와 같이, 친액성 영역은 선택적으로 발액성 영역에서 형성된다. 이러한 실시예 모드에서, 게이트 전극이 형성되는 영역은 레이저 광을 통해 선택적으로 조사되고, 그에 의해 게이트 전극이 친액적으로 형성되는 영역을 구성한다.
게이트 전극(103)으로 작동하는 도전성 막은 도 1c에 도시된 바와 같이 잉크 제트법에 의한 용매로 전도체와 섞이는 도트를 적하하여 친액성 영역에 형성된다. 이러한 실시예 모드에서, 은(Ag)의 전도체가 테트라데칸의 용매로 분산되는 도트를 적하한다. 잉크 제트법에 의해 형성되는 게이트 전극은 선택적으로 형성되는 친액성 영역에 도트를 적하함으로써 소형화될 수 있다.
그 후에, 도트의 용매가 제거될 필요가 있을 때, 소성 또는 건조를 위한 가열 처리가 수행된다. 구체적으로는, 가열 처리는 미리 결정된 온도, 예로써 200℃ 내지 300℃에서 산소를 포함하는 대기 상태로 수행되는 것이 바람직하다. 그 때에, 가열 처리는 게이트 전극의 표면상에 비평탄함(unevenness)을 생성하지 않도록 세팅된다. 이러한 실시예 모드와 같이, 은(Ag)을 갖는 도트를 사용하는 경우에 있어서, 유기 재료를 포함하지 않는 은(Ag)은 용매 등에 포함되는 접착제 등의 열경화성 수지와 같은 유기 재료가 분해되기 때문에 가열 처리가 산소 또는 질소를 포함하는 대기에서 수행될 때 획득될 수 있다.
게이트 전극은 은(Ag) 이외에 요소를 주로 포함하는 탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 및 구리, 또는 합급 재료나 혼합 재료로부터 선택된 요소로 구성될 수 있다. 도전성 막은 잉크 제트법 대신에 스퍼터링 또는 플라즈마 CVD에 의해 형성될 수 있다. 인 또는 AgPdCu 합급과 같은 불순물 요소로 도핑된 다결정 실리콘으로 대표되는 반도체 막은 스퍼터렁 또는 플라즈마 CVD에 의해 형성되는 도전성 막으로 사용될 수 있다.
도 1d에 도시된 바와 같이, 게이트 절연막(104)으로 작동하는 절연막은 게이트 전극을 덮도록 형성된다. 절연막은 박판 구조 또는 단일 층 구조를 가질 수 있다. 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물과 같은 절연체는 플라즈마 CVD에 의해 절연막으로 형성될 수 있다. 절연막의 재료를 포함하는 도트가 게이트 절연막을 형성하도록 잉크 제트법에 의해 토출될 수 있다는 것에 주의한다. 이러한 실시예 모드와 같이, 게이트 전극이 실버(Ag)로 구성될 때, 실리콘 질화막이 게이트 전극을 덮는 절연막으로 사용되는 것이 바람직하다. 이것은 산소를 포함하는 절연막을 사용하는 경우에 은 산화물이 은(Ag)과 함께 반응하여 형성되기 때문에, 게이트 전극의 표면이 평탄하지 않을 위험이 존재하기 때문이다.
반도체 막(105)은 게이트 절연막 위에 형성된다. 반도체 막은 플라즈마 CVD 방법, 스퍼터링 방법, 잉크 제트법 등에 의해 형성될 수 있다. 반도체 막은 25 내지 200 nm 두께(바람직하게는, 30 내지 60 nm)이다. 실리콘뿐만 아니라 실리콘 게르마늄이 반도체 막의 재료로 사용될 수 있다. 실리콘 게르마늄을 사용하는 경우에, 게르마늄의 농도는 약 0.01 내지 4.5 atomic % 인 것이 바람직하다. 추가로, 반도체 막은 비결정 반도체, 크리스털 입자들이 비결정 반도체에서 분산되는 반 비결정 반도체(semi-amorphous seminconductor), 또는 0.5 nm 내지 20 nm의 크리스털 입자들이 비결정 반도체에서 보여질 수 있는 마이크로 크리스털 반도체일 수 있다. 0.5 nm 내지 20 nm의 크리스털 입자들이 보여질 수 있는 마이크로 크리스털의 상태가 마이크로 크리스털(uc)로 언급된다는 것에 주의한다.
반 비결정 반도체의 재료로 (SAS로 또한 언급되는) 실리콘을 사용하는 반 비결정 실리콘은 규화물 가스의 성장 토출 분해에 의해 획득될 수 있다. 전형적인 규화물 가스로, SiH4가 언급될 뿐만 아니라, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 사용될 수 있다. SAS는 수소로 희석된 규화물 가스나, 헬륨, 아르곤, 크립톤, 및 네온으로부터 선택된 하나 또는 그 이상의 희박한 가스 요소들과 수소에 의해 쉽게 형성될 수 있다. 규화물 가스는 희석 레이트가 10 배 내지 1000 배의 범위에 있도 록 희석되는 것이 바람직하다. SAS는 헬륨 가스로 Si2H6 및 G3F4를 희석하는 방법에 따라 그것들로 형성될 수 있다. 성장 토출 분해에 의한 막의 반응 형성은 낮은 압력 하에서 수행되는 것이 바람직하며, 그 압력은 0.1 Pa 내지 133 Pa 일 수 있다. 성장 토출의 전력은 1 MHz 내지 120 MHz, 바람직하게는 13 MHz 내지 60 MHz의 고주파 전력일 수 있다. 기판 가열 온도는 300℃ 이하인 것이 바람직하며, 더욱 구체적으로 100℃ 내지 250℃의 기판 가열 온도가 추천된다.
이러한 실시예 모드에서, 주요 구성요소로 실리콘을 포함하는 (또한, 비결정 실리콘 막 또는 비결정 실리콘으로 언급되는) 비결정 반도체 막은 플라즈마 CVD를 사용하여 형성된다.
일도전형 형태를 갖는 반도체 막이 형성된다. 일도전형 형태를 갖는 반도체 막은 플라즈마 CVD 방법, 스퍼터링 방법, 잉크 제트법 등에 의해 형성될 수 있다. 일도전형 형태를 갖는 반도체 막이 형성될 때, 반도체 막 및 전극의 접촉 저항이 낮아지는 것이 바람직하다. 일도전형 형태를 갖는 반도체 막은 필요한 만큼 형성될 수 있다. 이러한 실시예 모드에서, N형 도전성을 갖는 반도체 막(106)이 플라즈마 CVD에 의해 형성된다. 반도체 막 및 N형 도전성을 갖는 반도체 막이 플라즈마 CVD를 사용하여 형성될 때, 반도체 막(105), N형 도전성을 갖는 반도체 막(106), 및 게이트 절연막이 순차적으로 형성되는 것이 바람직하다. 순차적 형성은 대기로 노출되지 않으며 재료 가스 공급을 변경함으로써 가능하다.
도 1e에 도시된 바와 같이, 반도체 막(105) 및 N형 도전성(106)을 갖는 반도체 막이 바람직한 형상으로 패터닝된다. 도시되지 않을지라도, 마스크는 재료를 사용하는데 있어서 효율성이 향상될 수 있고, 소모되는 액체의 양 및 비용이 감소될 수 있기 때문에, 잉크 제트법으로 형성되는 것이 바람직하다. 대안적으로, 마스크는 포토리소그래피 방법으로 형성될 수 있다. 마스크가 잉크 제트법에 의해 형성될 때, 추가로 포토리소그래피 단계가 단순화될 수 있다. 다시 말해서, 포토마스크를 형성하는 단계, 광 노출 단계 등이 요구되지 않으므로, 설비 투자 비용이 감소되고 제조 시간이 단축될 수 있다. 마스크가 잉크 제트법에 의해 형성될 때, 플라즈마 처리는 발액성 영역을 형성하도록 마스크를 형성하기 위한 표면상에 수행될 수 있고, 그에 따라 마스크는 발액성 영역에 형성될 수 있다. 결과적으로, 잉크 제트법에 의해 형성되는 마스크는 소형화될 수 있다.
마스크 재료로, (실리콘 산화물, 실리콘 질화물, 실리콘 질산화물과 같은) 무기 재료, (폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 폴리비늘 알콜, 벤조시클로부텐, 또는 레지스트와 같은) 감광성 또는 비 감광성 유기 재료가 사용될 수 있다. 예를 들어, 마스크가 잉크 제트법에 의해 폴리이미드로부터 형성될 때, 폴리이미드는 잉크 제트법에 의해 바람직한 부분에서 토출될 수 있고, 그 후에 소성되도록 150℃ 내지 300℃에서 가열 처리될 수 있다. 그 후에, 반도체 막(105) 및 N형 도전성(106)을 갖는 반도체 막은 마스크를 사용하여 에칭된다. 잉크 제트법에 의해 형성되는 마스크는 제거되지 않으며 절연막으로 작동할 수 있다.
플라즈마 처리는 소스 전극 및 드레인 전극을 형성하기 위한 표면상에 행해질 수 있다. 이러한 실시예 모드에서, 플라즈마 처리가 소스 전극 및 드레인 전극과, 게이트 절연막을 형성하기 위한 표면인 N형 도전성을 갖는 반도체 막 상에 수행되는 것이 바람직하다. 플라즈마 처리는 소스 전극 및 드레인 전극을 형성하는 표면과 접촉하지 않으며 수행될 수 있다. 이러한 플라즈마 처리를 수행하는 결과로, 표면 수정은 표면이 방수적이 되고, 즉 물, 알콜 또는 오일과 같은 액체에 대해 습윤성이 낮게 되도록 이루어진다. 다시 말해서, 발액성 영역은 플라즈마 처리에 의해 형성된다. 결과적으로, 소스 및 드레인 배선이 소형화될 수 있다.
도 1f에 도시된 바와 같이, 소스 전극 및 드레인 전극으로 기능하는 도전성 막(108)이 형성된다. 도전성 막은 단일 층 구조 또는 박판 구조를 가질 수 있다. 도전성 막으로, 금, 은, 구리, 알루미늄, 티타늄, 몰리브덴, 텅스텐, 또는 실리콘으로부터 선택된 요소로 구성된 막이나, 그 요소를 사용하는 합금 막이 사용될 수 있다. 추가로, 도전성 막은 잉크 제트법, CVD 방법, 또는 스퍼터링 방법에 의해 형성될 수 있다. 이러한 실시예 모드에서, 도전성 막은 잉크 제트법에 의해 은(Ag)을 포함하는 도트를 사용하여 형성된다. 구체적으로, 도 1c에 도시된 게이트 전극을 형성하는 경우와 유사하게 수행된다. 도트를 플라즈마 처리에 의해 처리되는 영역에 적하되기 때문에, 잉크 제트법에 의해 형성되는 소스 전극 및 드레인 전극이 소형화될 수 있다.
추가로, 친액성 영역은 도 2a 내지 도 2c에 도시된 바와 같이 소스 전극 및 드레인 전극을 소형화하는 경우에서 발액성 영역에 선택적으로 형성될 수 있다. 예를 들어, 플라즈마 처리가 소스 전극 및 드레인 전극을 형성하기 위한 표면인 N형 도전성을 갖는 반도체 막 상에 수행된 후, 친액성 영역은 도 2b에 도시된 바와 같이 레이저 광의 선택적 조사에 의해 형성된다. 그 후에, 도 2c에 도시된 바와 같이, 소스 및 드레인 전극(108)이 친액성 영역 상에 도트를 적하함으로써 형성된다. 결과적으로, 잉크 제트법에 의해 형성되는 소스 및 드레인 전극의 라인 폭이 보다 소형화될 수 있다.
상기 기술된 바와 같이, 플라즈마 처리 등에 의한 발액 처리가 수행되거나, 추가로 선택적 친액 처리가 소형화되도록 요구되는 전극, 배선 등을 형성하는 단계에서 수행될 수 있다.
소스 및 드레인 전극에 대해 도트를 적하한 후, 소성 또는 건조를 위한 가열 처리는 도트의 용매가 제거되도록 요구될 때 수행된다.
그 후에, N형 도전성(106)을 갖는 반도체 막은 마스크로 소스 및 드레인 전극을 사용하여 에칭된다. 이것은 소스 전극 및 드레인 전극이 단락 회로가 되지 않도록 N형 도전성을 갖는 반도체 막이 방지하기 때문이다. 그 때, 반도체 막(105)은 또한 일부 경우들에서 얼마간 에칭될 수 있다.
상기 기술된 바와 같이, 소스 및 드레인 전극까지 제공된 박막 트랜지스터가 형성된다. 이러한 실시예 모드에서 박막 트랜지스터는 게이트 전극이 반도체 막 아래 형성되는 이른바 하위 게이트 형태 박막 트랜지스터로 불린다. 보다 상세하게는, 그것은 반도체 막이 얼마간 에칭되는 이른바 채널 에칭 형태로 불린다. 그러한 복수의 박막 트랜지스터들이 형성되는 기판은 TFT 기판으로 언급된다.
이러한 실시예 모드에서 제시되는 박막 트랜지스터로, 발액 처리 및 선택적 친액 처리는 잉크 제트법에 의한 도전성 막을 형성하는 적어도 하나의 단계 이전에 수행된다. 발액 처리 및 선택적 친액 처리는 잉크 제트법에 의해 게이트 전극, 소스 전극, 및 드레인 전극을 형성하기 이전에 수행되지만, 발액 처리 및 선택적 친액 처리 플라즈마 처리는 적어도 하나의 잉크 제트 단계 이전에 수행될 수 있다. 따라서, 발액 처리 및 선택적 친액 처리 플라즈마 처리는 이러한 실시예 모드에서 제시되지 않은 잉크 제트 단계 이전에 수행될 수 있다.
본 발명에 따라, 플라즈마 처리와 같은 발액 처리를 수행하여 배선 등을 소형화하는 방법이 결합될 수 있다. 다시 말해서, 발액 처리 및 선택적 친액 처리를 수행한 후에 잉크 제트법에 의한 배선 등을 형성하는 단계와, 단지 발액 처리만을 수행한 후에 잉크 제트법에 의해 배선 등을 형성하는 단계가 결합될 수 있다.
상기 기술된 바와 같이, 잉크 제트 단계 이전에 발액 처리 및 선택적 친액 처리에 의해 소형화되는 게이트, 소스, 및 드레인 전극들을 포함하는 박막 트랜지스터가 획득될 수 있다. 추가로, 배선은 도트가 얼마간 배열 밖으로 토출될 때 친액성 영역으로 형성될 수 있다. 따라서, 형성될 배선의 포지션은 정확하게 제어될 수 있다.
재료들의 사용에 있어서 효율성을 향상시켜, 소모되는 액체의 양 및 비용은 배선, 마스크 등이 잉크 제트법에 의해 형성될 때 감소될 수 있다. 특히, 잉크 제트법에 의해 마스크를 형성하는 경우의 단계들은 포토리소그래피 단계의 경우보다 더 단순화된다. 결과적으로, 설비 투자와 같은 비용들의 감소가 달성될 수 있고, 제조 시간이 단축될 수 있다.
[실시예 모드 2]
실시예 모드(1)와 서로 다른 구조를 갖는 박막 트랜지스터를 제조하는 방법이 실시예 모드(2)에 기술되어 있다. 실시예 모드(1)와 서로 다른 구조는 보호막이 반도체 막 위에 형성된다. 그러므로, 다른 제조 방법들이 실시예 모드(1)에서 참조될 수 있고, 그의 상세한 기술은 생략된다.
도 3a에 도시된 바와 같이, 플라즈마 처리는 절연 표면을 갖는 기판(100)상에 수행된다. 베이스 막은 필요한 만큼 기판(100)상에 형성될 수 있다. 플라즈마 처리의 결과로, 표면 수정은 그 표면이 방수적인, 즉 물, 알콜, 또는 오일과 같은 액체들에 대해 습윤성이 낮게 되도록 이루어진다. 즉, 발액성 영역은 플라즈마 처리에 의해 형성된다.
그 후에, 친액성 영역은 도 3b에 도시된 바와 같이 발액성 영역에 선택적으로 형성된다. 이러한 실시예 모드에서, 게이트 전극이 형성되는 영역은 레이저 광을 통해 선택적으로 조사되어, 친액적 영역을 구성한다.
도 3c에 도시된 바와 같이, 게이트 전극(103)은 베이스 막 상에 형성되고, 게이트 절연막(104)은 게이트 전극을 덮도록 형성되며, 반도체 막(105)은 게이트 절연막 상에 형성된다. 발액 처리 및 선택적 친액 처리를 수행하는 결과로, 잉크 제트법에 의해 형성되는 게이트 전극이 소형화될 수 있다. 그 후에, 소성 또는 건조를 위한 가열 처리는 도트의 솔벤트가 제거되도록 요구될 때 수행된다.
그에 따라, 보호막(110)은 반도체 막 상에 형성된다. 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물과 같은 절연막은 잉크 제트법, 플라즈마 CVD 방법, 스퍼터링 방법 등으로 형성된다. 추가로, 반도체 막, 보호막, 게이트 절연막은 순차적으로 형성될 수 있다. 동일한 챔버에서, 그것들은 대기에 노출되지 않으며 재료 가스의 공급을 변경하여 순차적으로 형성될 수 있다.
추가로, 재료들을 사용하는데 있어서 효율성을 향상시켜, 소모되는 액체의 양 및 비용은 보호막이 잉크 제트법에 의해 형성될 때 감소될 수 있다. 그리고, 포토리소그래피 단계는 보호막이 잉크 제트법에 의해 형성될 대 단순화될 수 있다. 따라서, 포토 마스크는 불필요하게 되며, 설비 투자 비용과 같은 비용들의 감소가 달성될 수 있다. 추가로, 포토리소그래피 단계가 불필요하기 때문에, 제조 시간이 단축될 수 있다. 그 때에, 플라즈마 처리는 발액성 영역을 형성하기 위해 보호막을 형성하기 위한 표면상에 수행될 수 있고, 보호막은 발액성 영역에 형성될 수 있다. 추가로, 친액성 영역은 친액성 영역에 보호막을 형성하기 위해 발액성 영역에 선택적으로 형성될 수 있다. 따라서, 잉크 제트법에 의해 형성되는 보호막이 소형화될 수 있다. 보호막(110)은 이러한 실시예 모드에서 잉크 제트법에 의해 폴리이미드, 폴리비늘 알콜 등을 적하함으로써 형성된다.
보호막이 바람직한 형상으로 패터닝되도록 요구될 때, 그 패터닝은 마스크를 사용하여 행해진다. 그 때에, 보호막은 기판의 뒤쪽으로부터 마스크로 게이트 전극을 사용하여 광으로 노출되는 자체 정렬 방식으로 에칭될 수 있다. 물론, 마스크는 포토리소그래피 또는 잉크 제트 방식에 의해 형성될 수 있다. 마스크가 잉크 제트법에 의해 형성될 때, 플라즈마 처리는 발액성 영역을 형성하도록 마스크를 형성하기 위한 표면상에 수행될 수 있다. 추가로, 친액성 영역은 발액성 영역에 선택적으로 수행될 수 있다. 따라서, 잉크 제트법에 의해 형성되는 마스크는 소형화될 수 있다.
도 3d에 도시된 바와 같이, 일도전형 형태를 갖는 반도체 막이 형성된다. 이러한 실시예 모드에서, N형 도전성(106)을 갖는 반도체 막은 플라즈마 CVD 방법에 의해 형성된다.
도 3e에 도시된 바와 같이, N형 도전성을 갖는 반도체 막 및 반도체 막은 바람직한 형상으로 패터닝된다. 이러한 경우에, 도시되지 않을지라도, 마스크는 바람직한 부분에 형성될 수 있고, 에칭은 그 마스크를 사용하여 수행될 수 있다. 마스크는 재료들을 사용하는데 있어서 효율성이 향상될 수 있고, 소모되는 액체의 양 및 비용이 감소될 수 있기 때문에, 잉크 제트법에 의해 형성되는 것이 바람직하다. 그러나, 그것은 포토리소그래피 단계에 의해 형성될 수 있다. 특히, 잉크 제트법에 의해 마스크를 형성하는 경우의 단계들은 포토리소그래피 단계의 경우보다 더 단순화된다. 결과적으로, 설비 투자 비용과 같은 비용들의 감소가 달성될 수 있고, 제조 시간이 단축될 수 있다. 이러한 실시예 모드에서, 폴리이미드, 폴리비늘 알콜 등을 잉크 제트법에 의해 마스크로 적하한다. 그 때에, 플라즈마 처리는 발액 처리를 수행하도록 마스크를 형성하기 위한 표면상에 수행될 수 있다. 추가로, 친액성 영역은 발액성 영역에 선택적으로 형성될 수 있다. 결과적으로, 잉크 제트법에 의해 형성되는 마스크가 소형화될 수 있다.
플라즈마 처리는 에칭 후에 마스크를 제거하도록 수행된다. 잉크 제트법에 의해 형성되는 마스크는 제거되지 않으며 절연막으로 작동할 수 있다.
플라즈마 처리는 도 1e에 도시된 바와 같이 소스 전극 및 드레인 전극을 형성하기 위한 표면상에 수행된다. 이러한 실시예 모드에서, 플라즈마 처리는 소스 전극 및 드레인 전극을 형성하기 위한 표면인 N형 도전성을 갖는 반도체 막 상에 수행된다. 플라즈마 처리는 소스 전극 및 드레인 전극을 형성하는 표면과 접촉하지 않으며 수행될 수 있다. 이러한 플라즈마 처리의 결과로, 표면 수정은 표면이 방수적인, 즉 물, 알콜, 또는 기름과 같은 액체에 대해 습윤성이 낮도록 이루어진다. 다시 말해서, 발액 처리는 플라즈마 처리에 의해 수행된다. 그 후에, 친액 처리는 발액성 영역 상에 선택적으로 수행된다.
도 3f에 도시된 바와 같이, 소스 전극 및 드레인 전극(108)으로 기능하는 도전성 막이 형성된다. 이러한 실시예 모드에서, 도전성 막은 잉크 제트법에 의해 은(Ag)을 포함하는 도트를 사용하여 형성된다. 발액 처리 및 선택적 친액 처리의 결과로, 잉크 제트법에 의해 형성되는 소스 전극 및 드레인 전극이 소형화될 수 있다. 그 후에, 소성 또는 건조를 위한 가열 처리는 도트의 용매가 제거되도록 요구될 때 수행될 수 있다.
상기 기술된 바와 같이, 소스 전극 및 드레인 전극까지 제공되는 박막 트랜지스터가 형성된다. 이러한 실시예 모드에서 박막 트랜지스터는 게이트 전극이 반도체 막 아래 형성되는 이른바 하위 게이트 형태 박막 트랜지스터로 불린다. 보다 상세하게는, 그것은 반도체 막이 에칭되지 않은 이른바 채널 보호 형태로 불린다. 그러한 복수의 박막 트랜지스터들이 형성되는 기판은 TFT 기판으로 언급된다.
그 결과로 획득된 박막 트랜지스터에 대해, 발액 처리 및 선택적 친액 처리는 잉크 제트법에 의해 도전성 막을 형성하기 이전에 수행된다. 발액 처리 및 선택적 친액 처리 플라즈마 처리는 잉크 제트법에 의해 게이트 전극, 소스 및 드레인 전극을 형성하기 이전에 수행되지만, 발액 처리 및 선택적 친액 처리는 적어도 하나의 잉크 제트 단계 이전에 수행될 수 있다. 따라서, 발액 처리 및 선택적 친액 처리 플라즈마 처리는 이러한 실시예 모드에서 도시되지 않은 잉크 제트 단계 이전에 수행될 수 있다.
상기 기술된 바와 같이, 소형화된 게이트, 소스, 및 드레인 전극들을 갖는 박막 트랜지스터는 잉크 제트 단계 이전에 발액 처리 및 선택적 친액 처리에 의해 획득될 수 있다. 추가로, 배선은 도트가 얼마간 정렬 밖으로 토출될 때조차 친액성 영역에서 형성될 수 있다. 따라서, 형성될 배선의 포지션은 정확하게 제어될 수 있다.
재료들을 사용하는데 있어서 효율성을 향상시켜, 소모되는 액체의 비용 및 양은 배선, 마스크 등이 잉크 제트법에 의해 형성될 때 감소될 수 있다. 특히, 잉크 제트법에 의해 마스크를 형성하는 경우의 단계들은 포토리소그래피 단계의 경우보다 더 단순화될 수 있다. 결과적으로, 설비 투자 비용과 같은 비용들의 감소가 달성될 수 있고, 제조 시간이 단축될 수 있다.
[실시예 모드 3]
실시예 모드들(1, 2)에서의 것들과 서로 다른 구조를 갖는 박막 트랜지스터를 제조하는 방법이 실시예 모드(3)에 기술되어 있다. 게이트 전극이 반도체 막 위 에 제공되는 박막 트랜지스터는 이른바 상위 게이트 형태 박막 트랜지스터라 불린다. 그러므로, 다른 제조 방법들은 실시예 모드들(1, 2)에서 참조될 수 있고, 그의 상세한 기술은 생략된다.
도 4a에 도시된 바와 같이, 베이스 막(101)은 절연 표면을 갖는 기판(100)상에 형성된다. 그 후에, 소스 및 드레인 전극(108)이 될 도전성 막 및 일도전형을 갖는 반도체 막이 순차적으로 형성된다. 이러한 실시예 모드에서, N형 도전성(106)을 갖는 반도체 막은 일도전형을 갖는 반도체 막으로 사용된다. 소스 및 드레인 전극이 될 도전성 막 및 N형 도전성을 갖는 반도체 막이 형성되어, 마스크를 사용하여 바람직한 형상으로 패터닝된다. 도시되지 않을지라도, 마스크는 잉크 제트법 또는 포토리소그래피 방법에 의해 형성될 수 있다. 재료들을 사용하는데 있어서 효율성을 향상시켜, 소모되는 액체의 양 및 비용은 마스크가 잉크 제트법에 의해 형성될 때 감소될 수 있다. 특히, 잉크 제트법에 의해 마스크를 형성하는 경우의 단계들은 포토리소그래피 단계의 경우보다 더 단순화될 수 있다. 결과적으로, 설비 투자와 같은 비용들의 감소가 달성될 수 있고, 제조 시간이 단축될 수 있다. 마스크가 잉크 제트법에 의해 형성될 때, 플라즈마 처리는 발액성 영역을 형성하도록 마스크를 형성하기 위한 표면상에 수행될 수 있다. 추가로, 친액성 영역이 발액성 영역에서 선택적으로 형성될 수 있다. 따라서, 잉크 제트법에 의해 형성되는 마스크가 소형화될 수 있다. 마스크는 이러한 실시예 모드에서 잉크 제트법에 따라 폴리이미드, 폴리비늘 알콜 등을 적하함으로써 형성된다. 그 후에, 마스크는 필요한 만큼 소성되고 건식 에칭에 의해 패터닝된다.
플라즈마 처리는 패터닝 후에 마스크를 제거하도록 수행된다. 잉크 제트법에 의해 형성되는 마스크는 제거되지 않으며 절연막으로 작동할 수 있다.
도 4b에 도시된 바와 같이, 반도체 막(105)은 N형 도전성을 갖는 반도체 막을 덮도록 형성된다. 마스크(112)는 반도체 막(105) 상에 형성된다. 마스크(112)는 잉크 제트법 또는 포토리소그래피 방법에 의해 형성될 수 있다. 마스크는 이러한 실시예 모드에서 잉크 제트법에 따라 폴리이미드, 폴리비늘 알콜 등을 적하함으로써 형성된다. 잉크 제트법에 의해 형성되는 마스크는 필요한 만큼 가열하여 소성된다. 플라즈마 처리가 그 때에 발액성 영역을 형성하도록 반도체 막(105) 상에 수행될 수 있다. 추가로, 친액성 영역은 발액성 영역에서 선택적으로 형성될 수 있다. 결과적으로, 잉크 제트법에 의해 형성되는 마스크가 소형화될 수 있다. 그 후에, 반도체 막(105)은 마스크를 사용하여 바람직한 형상으로 패터닝된다. 동시에, N형 도전성을 갖는 반도체 막이 또한 패터닝될 수 있다. 다시 말해서, 반도체 막(105) 및 N형 도전성(106)을 갖는 반도체 막이 하나의 가스에 대해 동일한 에칭 레이트를 가질 때, 그것들이 동시에 패터닝된다.
플라즈마 처리는 패터닝 후에 마스크(112)를 제거하도록 수행된다. 잉크 제트법에 의해 형성되는 마스크가 제거되지 않으며 절연막으로 작동할 수 있다는 것에 주의한다.
도 4c에 도시된 바와 같이, 게이트 절연막(104)으로 기능하는 절연막은 반도체 막(105)을 덮기 위해 형성된다. 게이트 절연막은 적어도 나중에 형성될 게이트 전극 및 반도체 막 사이에 형성될 수 있다. 그에 따라, 플라즈마 처리는 게이트 절연막(104) 상에 수행된다. 이러한 플라즈마 처리의 결과로, 표면 수정은 표면이 방수적인, 즉 물, 알콜, 또는 오일과 같은 액체에 대해 습윤성이 낮게 되도록 이루어진다. 다시 말해서, 발액 처리는 플라즈마 처리에 의해 수행된다.
도 4d에 도시된 바와 같이, 친액 처리는 레이저 광을 통해 친액성 영역에 대해 선택적으로 조사함으로써 행해진다. 이러한 실시예 모드에서, 게이트 전극이 제공될 영역이 선택적으로 친액적이 된다.
도 4e에 도시된 바와 같이, 게이트 전극(103)으로 기능하는 도전성 막은 그 사이에 게이트 절연막과 함께 반도체 막 상에 형성된다. 이러한 실시예 모드에서, Ag의 도전성 재료가 테트라데칸의 용매로 분산되는 도트를 적하한다. 발액 처리 및 선택적 친액 처리를 수행하는 결과로, 잉크 제트법에 의해 형성되는 게이트 전극이 소형화될 수 있다. 그 후에, 소성 또는 건조를 위한 가열 처리는 도트의 용매가 제거되도록 요구될 때 행해진다.
따라서, 게이트 전극까지 형성되었고 반도체 요소로 작동하는 박막 트랜지스터가 완성된다. 그러한 복수의 박막 트랜지스터들이 형성되는 기판은 TFT 기판으로 언급된다.
도 4f에 도시된 바와 같이, 보호막(113)은 적어도 게이트 전극을 덮도록 형성된다. 보호막은 단일 층 구조 또는 박판 구조를 가질 수 있다. 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물과 같은 절연체는 플라즈마 CVD에 의해 보호막으로 형성될 수 있다. 절연막의 재료를 포함하는 도트가 보호막을 형성하도록 잉크 제트법에 의해 토출될 수 있다는 것에 주의한다. 이러한 실시예 모드와 같이, 게이트 전극이 은(Ag)으로 구성될 때, 실리콘 질화막이 게이트 전극을 덮는 보호막으로 사용되는 것이 바람직하다. 이것은 산소를 포함하는 보호막이 사용될 때 은 산화물이 은(Ag)과 반응하여 형성되기 때문에, 게이트 전극의 표면이 평탄하지 않을 위험이 존재하기 때문이다.
이러한 실시예 모드에서 게이트 전극이 반도체 막 위에 제공되는 박막 트랜지스터는 이른바 상위 게이트 형태 박막 트랜지스터로 불린다.
이러힌 실시예에서 형성되는 박막 트랜지스터에 대해, 발액 처리 및 선택적 친액 처리는 잉크 제트법에 의해 도전성 막을 형성하기 이전에 행해진다. 이러한 실시예 모드에서, 발액 처리 및 선택적 친액 처리는 잉크 제트법에 의해 게이트 전극을 형성하기 이전에 수행된다. 그러나, 발액 처리 및 선택적 친액 처리는 적어도 하나의 잉크 제트 단계 이전에 수행될 수 있다. 따라서, 발액 처리 및 선택적 친액 처리는 이러한 실시예 모드에서 기술되지 않은 잉크 제트 단계 이전에 행해질 수 있다.
상기 기술된 바와 같이, 소형화된 게이트 전극을 갖는 박막 트랜지스터는 잉크 제트 단계 이전에 발액 처리 및 선택적 친액 처리에 의해 획득될 수 있다. 추가로, 배선은 도트가 얼마간의 정렬 밖으로 토출될 때조차 친액성 영역에 형성될 수 있다. 따라서, 형성될 배선의 포지션이 정확하게 제어될 수 있다.
재료들을 사용하는데 있어서 효율성을 향상시켜, 소모되는 액체의 양 및 비용은 배선, 마스크 등이 잉크 제트법에 의해 형성될 때 감소될 수 있다. 특히, 잉크 제트법에 의해 마스크를 형성하는 경우의 단계들은 포토리소그래피 단계의 경우보다 더 단순화될 수 있다. 결과적으로, 설비 투자 비용과 같은 비용들의 감소가 달성되고, 제조 시간이 단축될 수 있다.
[실시예 모드 4]
실시예 모드(3)의 것과 서로 다른 구조를 갖는 박막 트랜지스터를 제조하는 방법이 실시예 모드(4)에 기술되어 있다. 상기 구조는 소스 및 드레인 전극이 잉크 제트법에 의해 형성되는 실시예 모드(3)의 것과 서로 다르다. 따라서, 다른 제조 방법들은 실시예 모드(3)에서 참조될 수 있고, 그의 상세한 기술은 생략된다.
도 5a에 도시된 바와 같이, 베이스 막(101)은 절연 표면을 갖는 기판(100)상에 형성된다. 플라즈마 처리는 베이스 막(101) 상에 수행된다. 이러한 플라즈마 처리의 결과로, 표면 수정은 표면이 방수적인, 즉 물, 알콜, 또는 오일과 같은 액체에 대해 습윤성이 낮게 되도록 이루어진다. 다시 말해서, 발액성 영역은 플라즈마 처리에 의해 형성된다.
도 5b에 도시된 바와 같이, 친액 처리는 레이저 광을 통해 선택적 발액성 영역을 조사함으로써 행해진다. 이러한 실시예 모드에서, 소스 및 드레인 전극이 제공될 영역은 친액적이도록 레이저 광을 통해 선택적으로 조사된다.
도 5c에 도시된 바와 같이, 소스 및 드레인 전극이 잉크 제트법에 의해 형성된다. 이러한 실시예 모드에서, Ag의 도전성 재료가 테트라데칸의 용매로 분산되는 도트를 적하한다. 발액 처리 및 선택적 친액 처리의 결과로, 잉크 제트 단계에 의해 형성되는 소스 및 드레인 전극이 소형화될 수 있다. 그 후에, 소성 또는 건조를 위한 가열 처리는 도트의 솔벤트가 제거되도록 요구될 때 행해진다.
도 5d에 도시된 바와 같이, 일도전형 형태를 갖는 반도체 막은 소스 및 드레인 전극을 덮도록 형성된다. N형 도전성(106)을 갖는 반도체 막은 이러한 실시예 모드에서 일도전형 형태를 갖는 반도체 막으로 사용된다. 소스 및 드레인 전극을 덮는 N형 도전성을 갖는 반도체 막은 단락 회로를 예방하기 위해 에칭된다. 예를 들어, 소스 전극 및 드레인 전극 사이에 N형 도전성을 갖는 반도체 막은 마스크를 사용함으로써 건식 에칭 방법에 의해 에칭된다.
도 5e에 도시된 바와 같이, 반도체 막(105)은 N형 도전성을 갖는 반도체 막을 덮도록 형성된다. 그에 따라, 반도체 막(105)은 마스크를 사용하여 패터닝된다. 동시에, N형 도전성을 갖는 반도체 막은 일부 경우들에서 또한 패터닝될 수 있다. 다시 말해서, 반도체 막(105) 및 N형 도전성(106)을 갖는 반도체 막이 하나의 가스에 대해 동일한 에칭 레이트를 가질 때, 그것들이 동시에 패터닝된다. 마스크는 잉크 제트법 또는 포토리소그래피 방법에 의해 형성될 수 있다. 도시되지 않을지라도, 마스크는 이러한 실시예 모드에서 잉크 제트법에 의해 폴리이미드, 폴리비늘 알콜 등을 적하함으로써 형성된다. 마스크는 필요한 만큼 가열하여 소성되고 건식 에칭에 의해 패터닝될 수 있다. 플라즈마 처리가 그 때에 발액성 영역을 형성하도록 반도체 막(105) 상에 수행될 수 있다. 추가로, 친액성 영역은 발액성 영역에서 선택적으로 형성될 수 있다. 결과적으로, 잉크 제트법에 의해 형성되는 마스크가 소형화될 수 있다.
플라즈마 처리는 패터닝 후에 마스크를 제거하도록 수행된다. 잉크 제트법에 의해 형성되는 마스크가 제거되지 않으며 절연막으로 작동할 수 있다는 것에 주의한다.
그 후에, 게이트 절연막(104)으로 기능하는 절연막은 반도체 막을 덮도록 형성된다. 플라즈마 처리는 게이트 절연막(104) 상에 수행된다. 이러한 플라즈마 처리의 결과로, 표면 수정은 그 표면이 방수적인, 즉 물, 알콜, 오일과 같은 액체에 대해 습윤성이 낮게 되도록 이루어진다. 다시 말해서, 발액 처리는 플라즈마 처리에 의해 수행된다. 그 후에, 친액 처리는 레이저 조사에 의해 발액성 영역 상에 선택적으로 수행된다.
도 5f에 도시된 바와 같이, 게이트 전극(103)으로 기능하는 도전성 막은 그 사이에 게이트 절연막과 함께 반도체 막 상에 형성된다. 이러한 실시예 모드에서, 은(Ag)의 전도체가 테트라데칸의 용매로 분산되는 도트를 적하한다. 발액 처리 및 선택적 친액 처리의 결과로, 잉크 제트법에 의해 형성되는 게이트 전극이 소형화될 수 있다. 그 후에, 소성 또는 건조를 위한 가열 처리는 도트의 용매가 제거하도록 요구될 때 행해진다.
따라서, 게이트 전극까지 형성되었고 반도체 요소로 작동하는 박막 트랜지스터가 완성된다. 그러한 복수의 박막 트랜지스터들이 형성되는 기판은 TFT 기판으로 언급된다.
그에 따라, 보호막(113)은 적어도 게이트 전극을 덮도록 형성되는 것이 바람직하다. 보호막은 단일 층 구조 또는 박판 구조를 가질 수 있다. 보호막으로, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물과 같은 절연체가 플라즈마 CVD 방법에 의해 형성될 수 있다. 보호막이 잉크 제트법에 의해 절연막의 재료를 포함하는 도트를 토출시켜 형성될 수 있다는 것에 주의한다. 이러한 실시예 모드와 같이, 실리콘 질화막은 은(Ag)이 게이트 전극으로 사용될 때, 게이트 전극을 덮는 보호막으로 사용되는 것이 바람직하다. 이것은 산소를 포함하는 보호막이 사용될 때, 은 산화물이 은(Ag)과의 반응으로 인해 형성되기 때문에, 게이트 전극의 표면이 평탄하지 않을 위험이 존재하기 때문이다.
이러한 실시예 모드에서 게이트 전극이 반도체 막 위에 제공되는 박막 트랜지스터는 이른바 상위 게이트 형태 박막 트랜지스터로 불린다.
그에 따라 획득된 박막 트랜지스터에 대해, 발액 처리 및 선택적 친액 처리는 잉크 제트법에 의한 도전성 막을 형성하기 이전에 행해진다. 발액 처리 및 선택적 친액 처리는 잉크 제트법에 의해 게이트 전극, 소스 전극, 및 드레인 전극을 형성하기 이전에 수행되지만, 발액 처리 및 선택적 친액 처리는 적어도 하나의 잉크 제트 단계 이전에 수행될 수 있다. 따라서, 발액 처리 및 선택적 친액 처리는 이러한 실시예 모드에서 도시되지 않은 잉크 제트 단계 이전에 수행될 수 있다.
상기 기술된 바와 같이, 소형화된 소스, 드레인, 및 게이트 전극들을 갖는 박막 트랜지스터는 잉크 제트 단계 이전에 발액 처리 및 선택적 친액 처리에 의해 획득될 수 있다. 추가로, 배선은 도트가 얼마간 정렬 밖으로 토출될 때조차 친액성 영역에 형성될 수 있다. 따라서, 형성될 배선의 포지션은 정확하게 제어될 수 있다.
재료들을 사용하는데 있어서 효율성을 향상시켜, 소모되는 액체의 양 및 비용은 배선, 마스크 등이 잉크 제트법에 의해 형성될 때 감소될 수 있다. 특히, 잉크 제트법에 의해 마스크를 형성하는 경우의 단계들은 포토리소그래피 단계의 경우보다 더 단순화된다. 결과적으로, 설비 투자와 같은 비용들의 감소가 달성될 수 있고, 제조 시간이 단축될 수 있다.
[실시예 모드 5]
결정 반도체 막을 사용하는 박막 트랜지스터를 형성하는 예가 실시예 모드(5)에 기술되어 있다.
도 18a에 도시된 바와 같이, 베이스 막(101)은 절연 표면을 갖는 기판(100)상에 형성된다. 베이스 막(101)은 박판 구조를 가질 수 있다. 이러한 실시예 모드에서, 베이스 막(101)은 제 1 베이스 막(101a) 및 제 2 베이스 막(101b)이 순서에 따라 박판으로 되는 박판 구조를 갖는다. 실리콘 질산화막은 0.3 Torr(39.9 Pa)의 압력, 50 W의 RF 전력, 60 MHz의 RF 주파수, 두께가 10nm 로부터 200nm 까지(바람직하게는, 50 nm로부터 200 nm 까지)이도록 400℃의 기판 온도에서 재료 가스로 SiH4, N2O, NH3, 또는 N2를 통해 플라즈마 CVD 방법에 의해 제 1 베이스 막(101a)으로 형성된다. 실리콘 질산화막은 0.3 Torr(39.9 Pa)의 압력, 150 W의 RF 전력, 60 MHz의 RF 주파수, 두께가 50 nm로부터 200 nm까지(바람직하게는, 150 nm로부터 200 nm까지)이도록 400℃의 기판 온도에서 재료 가스로 SiH4 또는 N2O를 통해 플라즈마 CVD 방법에 의해 제 2 베이스 막(101b)으로 형성된다.
비결정 반도체 막은 베이스 막(101) 상에 형성된다. 비결정 반도체 막은 25 내지 100 nm 두께(바람직하게는, 30 내지 60 nm)를 갖는다. 실리콘 뿐만 아니라 실리콘 게르마늄도 비결정 반도체 막의 재료로 사용될 수 있다. 실리콘 게르마늄을 사용하는 경우에, 게르마늄의 농도는 약 0.01 내지 4.5 atomic % 인 것이 바람직하다. 추가로, (또한, 비결정 실리콘 막 또는 비결정 실리콘으로 언급되는) 66 nm의 실리콘을 주로 포함하는 반도체 막이 이러한 실시예 모드에서 사용된다.
비결정 반도체 막은 결정 반도체 막을 형성하기 위해 결정화된다. 비결정 반도체 막의 결정화를 조장하는 금속 요소를 추가하고 그것을 가열하는 방법은 결정화 방법으로 활용될 수 있다. Ni, Fe, Co, Pd, Pt, Cu, Au, Ag, In 및 Sn으로부터 선택된 하나 또는 그 이상의 요소들은 금속 요소로 사용될 수 있다. 낮은 온도 결정화가 가능하기 때문에, 금속 요소를 사용하는 것이 바람직하다. 그러나, 금속 요소를 제거하는 단계, 이른바 게터링 단계(gettering step)가 요구된다.
비결정 반도체 막은 레이저 광을 통해 조사될 수 있다. CW 레이저(Continuous wave laser) 또는 펄싱된 레이저(펄스 발진 형태)가 사용될 수 있다. Ar 레이저, Kr 레이저, 엑시머 레이저, YAG 레이저, Y203 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 글래스 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, 구리 증식 레이저, 및 금 증식 레이저로부터 선턱된 하나의 레이저 또는 그 이상의 레이저들이 레이저로 사용될 수 있다.
예를 들어, (수용액 또는 초산 매체를 포함하는) Ni 용액은 스핀 코팅 또는 딥핑(dipping)과 같은 애플리케이션 방법이나 잉크 제트법에 의해 비결정 반도체 막 위에 적용된다. 그 때에, 그 용액을 비결정 반도체 막의 전체 표면 위에 적용되도록 하기 위해 습윤성이 비결정 반도체 막의 표면에서 향상되도록 수산기(hydroxyl radical) 또는 과산화수소(hydrogen peroxide) 등을 포함하는 오존을 사용하는 처리, 열 산화 방법, 산소 대기에서의 UV 광 조사에 의해 1 내지 5 nm 두께가 되도록 산화막을 형성하는 것이 바람직하다. 추가로, Ni 이온은 이온 이식 방법에 의해 비결정 반도체 막으로 주입될 수 있거나, 가열 처리는 Ni를 포함하는 증기의 대기에서 수행될 수 있거나, 스퍼터링이 타겟으로 Ni 재료를 사용하여 Ar 플라즈마를 통해 행해질 수 있다. 이러한 실시예 모드에서, 10 ppm의 Ni 초산염을 포함하는 수용액은 스핀 코팅 방법에 의해 적용된다.
그 후에, 비결정 반도체 막은 500로부터 550℃까지 온도에서 2 내지 20 시간동안 가열되어 결정 반도체 막을 형성하도록 결정화될 수 있다. 이 때에, 가열 온도가 점차적으로 변경되는 것이 바람직하다. 결정화에서 막 비평탄성을 감소시킬 수 있는 탈수소 반응은 수소 등이 낮은 온도에서 초기 가열 처리에 의해 비결정 반도체 막 밖으로 나오기 때문에 행해질 수 있다. 자기장은 그것의 자기 에너지를 통해 결정화하도록 적용될 수 있거나, 고전력 마이크로웨이브가 사용될 수 있다. 이러한 실시예 모드에서, 가열 처리가 500℃에서 한 시간 동안 수행된 후, 가열 처리는 수직로(vertical furnace)에서 550℃에서 4시간 동안 수행된다.
반도체 막(502)과 같은 아일랜드(island)는 결정 반도체 막을 패터닝하여 형성된다.
게이트 절연막(104)으로 작동하는 절연막은 반도체 막(502)과 같은 아일랜드를 덮도록 형성된다. 상기 기술된 절연막은 게이트 절연막으로 사용될 수 있다. TiO2는 이러한 실시예 모드에서 게이트 절연막으로 사용된다.
도 18b에 도시된 바와 같이, 플라즈마 처리는 게이트 전극을 형성하기 위한 표면상에 수행된다. 이러한 실시예 모드에서, 플라즈마 처리는 게이트 전극을 형성하기 위한 표면인 게이트 절연막 상에 수행된다. 플라즈마 처리는 게이트 전극을 형성하기 위한 표면과 접촉하지 않으며 수행될 수 있다. 이러한 플라즈마 처리의 결과로, 표면 수정은 표면이 방수적인, 즉 물, 알콜, 또는 오일과 같은 액체에 대해 습윤성이 낮게 되도록 이루어진다. 다시 말해서, 발액성 영역은 플라즈마 처리로 형성된다.
도 18c에 도시된 바와 같이, 친액성 영역은 발액성 영역에서 선택적으로 형성된다. 이러한 실시예 모드에서, 게이트 전극이 형성되는 영역은 레이저 광을 통해 선택적으로 조사되어, 그에 의해 친액성 영역을 구성한다.
도 18d에 도시된 바와 같이, 게이트 전극(103)으로 기능하는 도전성 막은 잉크 제트법에 의해 용매로 도전성 재료와 섞이는 도트를 적하함으로써 발액성 영역에 형성된다. 이러한 실시예 모드에서, 은(Ag)의 전도체가 테트라데칸의 용매로 분산되는 도트를 적하한다. 잉크 제트법에 의해 형성되는 게이트 전극은 선택적으로 형성된 친액성 영역에 도트를 적하함으로써 소형화될 수 있다.
그 후에, 소성 또는 건조를 위한 가열 처리는 도트의 용매가 제거하도록 요구될 때 행해진다. 자세하게는, 가열 처리는 예로써 200℃ 내지 300℃의 미리 결정된 온도일 수 있고, 바람직하게는 산소를 포함하는 대기에서 수행될 수 있다. 그 때에, 가열 온도는 게이트 전극 표면상의 비평탄함이 생성되지 않도록 세팅된다. 은(Ag)을 포함하는 도트가 이러한 실시예 모드와 같이 활용될 때, 가열 처리는 산소 및 질소를 포함하는 대기에서 수행되어, 유기 재료를 포함하지 않는 은(Ag)을 획득하도록 용매에 포함되는 접착제 등의 열경화성 수지와 같은 유기 재료를 분해한다. 결과적으로, 게이트 전극 표면의 평탄성이 증가되고, 특정 저항 값이 감소될 수 있다.
게이트 전극은 은(Ag) 이외에 탄탈, 텅스텐, 티타튬, 몰리브덴, 알루미늄, 및 구리, 또는 그의 합금으로부터 선택된 요소나 그 요소를 주로 포함하는 혼합 재료로 구성될 수 있다. 도전성 막은 잉크 제트법 대신에 스퍼터링 방법 또는 플라즈마 CVD 방법에 의해 형성될 수 있다. 인 또는 AgPdCu 합금과 같은 불순물 요소를 통해 도핑되는 다결정 실리콘 막으로 대표되는 반도체 막은 스퍼터링 또는 플라즈마 CVD에 의해 형성되는 도전성 막으로 사용될 수 있다.
그 후에, 불순물 요소는 게이트 전극(103)을 사용하여 자체 정렬 방식으로 추가된다. 예를 들어, 인(P)은 N 채널 박막 트랜지스터가 되도록 반도체 막에 추가되고, 붕소(B)는 P 채널 박막 트랜지스터가 되도록 반도체 막에 추가된다.
상기 기술된 바와 같이, 불순물 영역까지 형성된 박막 트랜지스터가 완성된다. 이러한 실시예 모드에서 박막 트랜지스터는 결정 반도체 막을 갖는 결정 박막 트랜지스터이고, 게이트 전극이 반도체 막 위에 형성되는 상위 게이트 박막 트랜지스터이다. 그러한 복수의 박막 트랜지스터들이 형성되는 기판은 TFT 기판으로 언급된다.
그 후에, 도 18e에 도시된 바와 같이, 질소를 포함하는 절연막(507)은 게이트 전극(103)을 덮도록 형성된다. 이러한 실시예 모드에서, 절연막(507)은 또한 잉크 제트법에 의해 형성될 수 있다. 그 후에, 반도체 막의 댕글링 결합들(dangling bonds)은 절연막(507)을 형성한 후에 가열함으로써 감소될 수 있다.
그에 따라 획득된 박막 트랜지스터에 대해, 발액 처리 및 선택적 친액 처리는 잉크 제트법에 의해 도전성 막을 형성하기 이전에 행해진다. 발액 처리 및 선택적 친액 처리는 잉크 제트법에 의해 게이트 전극, 소스 전극, 및 드레인 전극을 형성하기 이전에 수행되지만, 발액 처리 및 선택적 친액 처리는 적어도 하나의 잉크 제트 단계 이전에 수행될 수 있다. 따라서, 발액 처리 및 선택적 친액 처리는 이러한 실시예 모드에서 도시되지 않은 잉크 제트 단계 이전에 수행될 수 있다.
상기 기술된 바와 같이, 소스, 드레인, 및 게이트 전극들을 갖는 박막 트랜지스터는 잉크 제트 단계 이전에 발액 처리 및 선택적 친액 처리에 의해 획득될 수 있다. 추가로, 배선은 도트가 얼마간 정렬 밖으로 토출될 때조차 친액성 영역에 형성될 수 있다. 따라서, 형성될 배선의 포지션은 정확하게 제어될 수 있다.
재료들을 사용하는데 있어서 효율성을 향상시켜, 소모되는 액체의 양 및비용은 배선, 마스크 등이 잉크 제트법에 의해 형성될 때 감소될 수 있다. 특히, 잉크 제트법에 의해 마스크를 형성하는 경우의 단계들은 포토리소그래피 단계의 경우보다 더 단순화될 수 있다. 결과적으로, 설비 투자와 같은 비용들의 감소가 달성될 수 있고, 제조 시간이 단축될 수 있다.
[실시예 모드 6]
플라즈마 처리를 위한 장치가 실시예 모드(6)에서 기술되어 있다.
도 15a에 도시된 바와 같이, 전극(403), 상기 전극이 표면을 덮도록 형성되는 유전체(404), 상기 전극에 접속되는 전력 공급원(402), 플라즈마 처리에 노출되도록 표면(대상 표면)을 갖는 기판(406), 기판을 고정하는 스테이지(407)이 처리실(401)에서 제공된다. 테플론(등록 상표)은 이러한 실시예 모드에서 유전체로 활용된다. 전극(403) 및 전력 공급원(402)은 플라즈마 유닛에 집합적으로 대응한다. 이러한 실시예 모드에서, 전극(403)은 플라즈마를 생성하도록 사용되지만, 공지된 방법이 활용될 수 있다. 예를 들어, 플라즈마는 마이크로웨이브 또는 전자기 유도에 의해 생성될 수 있다.
이러한 실시예 모드에서, 유전체는 전극의 표면을 덮도록 형성되지만, 유전체는 적어도 피처리물 및 전극 사이에서 생성될 플라즈마에 노출되도록 배치된다. 예를 들어, 유전체는 대상 및 전극 사이에 제공될 수 있다.
플라즈마 처리에 의해 처리될 표면을 갖는 기판은 스테이지 상에 배열되고, 펄스 전압이 전력 공급원으로부터 적용된다. 그 다음으로, 플라즈마는 전극 및 기판 사이에 생성된다. 플라즈마의 밀도는 1 x 1010 내지 1 x 1014 m-3이다. 처리실에서 압력은 수십 Torr 내지 800 Torr(106400 Pa), 바람직하게는 700 Torr(93100 Pa) 내지 800 Torr(대기압 또는 대기압 근방의 압력)이고, 펄스 전압은 토출하도록 사용된다. 펄스 전압은 이러한 실시예 모드에서 대기압 근방의 압력 또는 대기압에서 안정적 플라즈마를 발생시키기 위해 적용된다. 공기, 산소, 또는 질소는 이러한 플라즈마 처리에서 처리 가스로 사용된다.
실제적으로, 적용될 전압은 감쇠 발진파가 반복적 및 간헐적으로 발생되는 감쇠 발진 파형 주기파로 각각이 감시 발진파와 같이 공진된다. 플러스 펄스 및 마이너스 펄스의 쌍은 반복 주파수를 통해 고전압 변환기의 제 1 측에 공급되고, 각각의 감쇠 발진파로 공진되는 감쇠 발진 파형 주기파는 전극들의 쌍에 적용되도록 고전압 변환기의 제 2 측으로부터 출력된다. 각각의 공진된 감쇠 발진파의 전압 상승 시간은 그때에
Figure 112006037305211-pct00003
이하인 것이 바람직하다. 감쇠 발진파의 반복 주기는 10 내지 100 kHz 인 것이 바람직하다. 펄스는 100 내지 10000 pps(초당 10000번)인 것이 바람직하다.
플라즈마 처리의 결과로, 도전성 막을 형성하는 표면이 수정된다. 구체적으로는, 테플론이 전극의 표면에 부착될 때, CF2 결합은 도전성 막을 형성하기 위한 표면상에 형성된다. 플라즈마 처리 전후의 CF2의 특정 상태는 실시예에서 제시될 것이다. 결과적으로, 처리된 표면은 방수 속성을 보여준다. 그 후에, 배선 등이 그에 형성될 때, 라인 폭이 줄어들고, 그에 의해 배선의 소형화를 달성한다.
플라즈마 처리가 이러한 방식으로 대기압 또는 대기압 근방의 압력 하에서 행해지는 것이 바람직하다. 결과적으로, 박막 트랜지스터의 제조 시간은 대폭적으로 단축될 수 있다. 말할 필요도 없이, 플라즈마 처리는 진공 상태에서 수행될 수 있다.
플라즈마 처리를 위한 플라즈마 유닛을 갖는 처리실 및 잉크 제트 단계를 위한 처리실은 인접하여 배치될 수 있고, 그에 의해 대기에 노출되지 않으며 처리될 표면을 갖는(피처리물) 기판을 전달할 수 있는 이른바 멀티 챔버를 구성한다. 구체적으로는, 멀티 챔버는 처리될 표면을 갖는 기판이 진공 상태에서 잉크 제트 단계 및 플라즈마 처리를 행하는 경우에 대기에 노출되지 않으며 전달될 수 있기 때문에 바람직하다.
더욱이, 플라즈마 처리가 도 15b에 도시된 바와 같이 대기압 또는 대기압 근방의 압력 하에서 행해질 수 있기 때문에, 처리실에서 플라즈마 처리를 반드시 수행할 필요가 없다.
X 축에 대한 단축 로봇(uniaxial robot)(410) 및 Y 축에 대한 단축 로봇(411)은 도 15b에 제공되고, 스테이지(407)는 그 로봇들 중 하나 위에 제공된다. 처리될 표면을 갖는 기판(406)은 그 스테이지 상에 제공된다. 전극(403)은 원통형이고, 유전체(404)는 그 전극의 원주를 덮는다. 테플론(등록 상표)은 이러한 실시예 모드에서 유전체로 활용된다. 다른 플라즈마 조건들이 상기 기술되어 있으므로, 그의 기술은 생략된다.
플라즈마 처리가 수행될 때, 전극 및 기판이 상대적으로 이동된다. 기판이 전극보다 더 클 때, 전극 및 기판이 상대적으로 이동될 수 있다. 대안적으로, 전극 및 기판은 기판을 회전시키는 동안 상대적으로 이동될 수 있다. 그것들이 이러한 방식들로 이동될 때, 포지션 제어는 마크로 정렬 마커 등에 의해 CCD 카메라 등을 통해 수행될 수 있다.
플라즈마 처리가 대기에서 행해질 수 있기 때문에, 플라즈마 처리는 진공 상태가 아니더라도 쉽게 행해질 수 있다. 결과적으로, 박막 트랜지스터의 제조 시간이 대폭적으로 단축될 수 있다. 물론, 플라즈마 처리는 진공 상태에서 수행될 수 있다.
[실시예 모드 7]
광 조사 유닛을 갖는 잉크 제트 장치(액적 토출 장치)가 실시예 모드(7)에 기술되어 있다.
도 16에 도시된 액적 토출 장치로, 액적 토출 유닛(701), 광 조사 유닛, 피처리물(702)을 배열하기 위한 스테이지(전달 스테이지)(708), 및 CCD 카메라(712)가 처리실(706)에서 제공된다. 레이저 발진(707)을 제어하는 중앙 처리 유닛(715), CCD 카메라(712), 액적 토출 유닛(701), 및 스테이지(708)가 제공된다. 레이저 발진(707) 및 섬유(709)는 광 조사 유닛으로 제공되고, 단자(710)는 섬유의 엔드에 제공된다. 단자는 광학 시스템, 예로써 레이저 광을 수렴하는 렌즈(711)를 포함한다. 레이저 발진기뿐만 아니라, 자외선 램프, 할로겐 램프, 및 흑광이 활용될 수 있다. 섬유를 통과하는 레이저 발진기로부터 방출되는 광은 단자에 제공되는 광학 렌즈를 통해 바람직한 사이즈로 수렴되고, 피처리물에 대해 방출된다. 셔터, 거울 또는 반거울과 같은 반사체, 원통형 렌즈, 또는 볼록 렌즈 등을 포함하는 광학 시스템은 레이저 발진기로부터 방출되는 레이저 광의 코스 또는 형상을 조정하도록 피처리물 및 레이저 발진기 사이에 인스톨될 수 있다. 그러한 광학 시스템은 단자(710)에 제공될 수 있다.
광은 광 조사 유닛에서 광학 시스템을 조장하여 피처리물 위로부터 간접적으로 진입할 수 있다. 처리될 대상이 광을 전송할 때, 광은 처리될 대상 아래로부터 방출될 수 있다.
도시되지 않을지라도, 액적 토출을 위한 노즐 구동 전력 소스 및 노즐 히터가 액적 토출 장치에 포함되고, 액적 토출 유닛을 이동하기 위한 이동 유닛이 제공된다. 섬유와 같은 유연성을 갖는 광 조사 유닛이 활용될 때, 액적 토출 장치상에 함께 고정되어 이동할 수 있다.
액적 토출 장치에서, 피처리물(702)인 기판은 X-Y 축 방향으로 이동 유닛을 갖는 스테이지(708)에 세팅된다. 기판, 액적 토출 유닛, 광 조사 유닛은 전체 기판에 대한 처리를 수행하기 위해 상대적으로 이동된다. 이러한 실시예 모드에서, 기판은 스테이지에 의해 X-Y 평면에서 임의의 포인트에 따라 이동될 수 있다. 그 때에, 포지션 제어는 CCD 카메라에 의해 수행된다.
이러한 방식에서, 친액 처리는 광 조사 유닛에 의해 기판상에 수행된다. 그 후에, 친액성 영역 상으로 도트를 적하하는 액적 토출 처리가 액적 토출 유닛에 의해 행해진다.
친액 처리 또는 액적 토출 처리는 액적 토출 유닛(701) 및 기판과, 광 조사 또는 액적 토출의 미리 결정된 타이밍을 상대적으로 이동시켜 달성되고, 그에 의해 기판상에 바람직한 패턴을 묘사한다. 따라서, 친액 처리 또는 액적 토출 처리는 액적 토출 유닛(701)이 대기하는 스테이지에 의해 미리 결정된 포지션에 기판이 도달할 때 시작될 수 있다.
구체적으로는, 액적 토출 처리가 높은 정확성을 요구하기 때문에, 전달 스테이지에 대해 기판이 정지되고, 액적이 토출될 때 높은 제어력을 갖는 액적 토출 유닛(701)만이 스캐팅되는 것이 바람직하다. 추가로, 도트들이 배선의 시작 포인트 및 엔드 포인트에서 응고되는 것을 방지하기 위해 광 조사 유닛 및 액적 토출 유닛과 기판이 동시에 이동되는 것이 가능하다.
처리실의 대기는 액적 토출 장치에서 제어될 수 있다. 예를 들어, 저온 유지 펌프(cryostat pump)와 같은 압력 감소 장치는 진공 상태로 만들기 위해 처리실의 배출구에 제공될 수 있다. 질소, 아르곤, 또는 산소와 같은 미리 결정된 가스가 그에 공급될 수 있고, 처리실은 산화성 대기, 감소 대기 등으로 제어될 수 있다. 대기가 이러한 방식으로 제어될 때, 레이저 발진기 등은 처리실 외부로 배열될 수 있고, 윈도우 등을 통한 광 조사가 수행될 수 있다.
피처리물을 가열하는 히터는 이와 같은 액적 토출 장치에 제공될 수 있다. 도시되지 않을지라도, 온도 또는 압력과 같은 다양한 물리적 속성들의 측정 유닛이 필요에 따라 제공될 수 있다.
상기 기술된 유닛들은 중앙 처리 유닛에 의해 집합적으로 제어될 수 있다. 중앙 처리 유닛이 LAN 케이블, 무선 LAN, 광 섬유 등을 통해 생산 관리 시스템에 접속될 때, 생산성을 강화시키는 단계들은 외부로부터 집합적으로 제어될 수 있다.
친액 처리 및 액적 토출 처리는 상기 기술된 장치를 사용하여 수행될 수 있다.
도 17은 광 조사 유닛으로 광학 픽업 요소를 사용하는 장치를 도시하고 있다. 광학 픽업 요소와 같은 광 소스 내장형 형태 광 조사 유닛을 사용하여 피처리물과, 광 조사 유닛 및 액적 토출 유닛을 상대적으로 이동시키는 것이 단순하고 쉽게 된다. 결과적으로, 액적을 토출하는 제어 또는 광 조사의 포지션 제어를 강화하는 것이 가능하다.
처리실(706)는 이와 같은 액적 토출 장치에서 대기를 제어할 수 있다. 예를 들어, 저온 유지 펌프와 같은 압력 감소 장치(721)는 진공 상태를 만들기 위해 처리실의 배출구(705)에 제공될 수 있다. 이 때에, 피처리물인 기판은 전달 포트(703)로부터 처리 챔보로 전달되고, 스테이지 상에 고정된다. 질소, 아르곤, 또는 산소와 같은 미리 결정된 가스는 처리실에서 제공되는 가스 유입 포트로부터 그로 공급될 수 있고, 처리실은 산화성 대기 또는 감소 대기로 제어될 수 있다.
피처리물을 가열하는 히터는 이와 같은 액적 토출 장치에 제공될 수 있다. 다른 구조들은 도 16의 것들과 동일하고, 따라서 그의 상세한 기술은 생략된다.
이러한 실시예 모드에서, 액적은 압전 요소(piezoelectric element)를 사용하는 이른바 압전 시스템(piezo system)에 의해 토출된다; 그러나 용액이 가열 발생기를 가열하여 발생되는 버블들ㅇㄹ 사용함으로써 밀려나오는 시스템, 이른바 열 잉크 제트 시스템은 용액 재료에 의존하여 사용될 수 있다. 이러한 경우에, 압전 요소는 가열 발생기로 대체된다. 추가로, 용매 챔버 흐름 경로를 통한 용매의 습윤성, 여분의 용매 챔버, 유체 저항 부분, 가압을 위한 챔버, 및 용매에 출구(노즐, 헤드)는 액적을 토출하기 위해 중요하다. 그러므로, 재료를 통한 습윤성을 조정하기 위한 탄소막, 수지막 등이 각각의 흐름 경로에 형성된다.
장치의 구조는 광 조사에 의한 친액 처리를 수행하는 것과, 동일한 처리실 내 친액성 영역에서 도트를 연속적으로 토출하는 것과, 기판상에 효율적으로 정확하게 정교한 배선 패턴을 형성하는 것이 가능하다.
용액이 라인과 같은 배선을 형성하도록 순차적으로 토출되는 순차적 방법과, 액적 토출 방법으로 도트와 같이 용액이 토출되는 주문형 방법이 존재한다. 두 방법들 모두 활용될 수 있다.
[실시예 모드 8]
플라즈마 처리 대신에 테플론(테플론 막)을 포함하는 막을 형성하는 예가 실시예 모드(8)에 기술되어 있다. 다른 제조 방법들은 실시예 모드(1)에서 참조된다.
도 14a에 도시된 바와 같이, 베이스 막(101)은 절연 표면을 갖는 기판(100)상에 형성된다. 그 후에, 테플론 막(128)이 형성된다. 테플론 막은 하나의 분자 층 레벨, 즉 5 nm 이하 두께로 형성될 수 있다. 테플론 막은 스퍼터링, CVD 등에 의해 형성될 수 있다. 그 후에, 테플론 막은 친액성 영역을 형성하도록 레이저 광을 통해 선택적으로 조사된다.
도 14b에 도시된 바와 같이, 게이트 전극(103)으로 기능하는 도전성 막은 테플론 막의 친액성 영역에 형성된다. 게이트 전극은 잉크 제트법에 의해 용액으로 도전성 재료를 포함하는 도트를 적하함으로써 형성될 수 있다. 이러한 실시예 모드에서, 은(Ag)의 전도체가 테트라데칸의 용매로 분산되는 도트를 적하한다. 테플론 막을 형성하고 거기에 선택적으로 친액성 영역을 형성하는 결과로, 잉크 제트법에 의해 형성되는 게이트 전극이 소형화될 수 있다.
그 후에, 소성 또는 건조를 위한 가열 처리는 도트의 용매가 제거하도록 요구될 때 행해진다. 하나의 분자 층 레벨에서 두께의 형성된 테플론 막은 가열 처리에 의해 제거된다.
도 14c에 도시된 바와 같이, 게이트 절연막(104), 반도체 막(105), 및 N형 도전성(106)을 갖는 반도체 막은 순차적으로 형성되어 바람직한 형상으로 패터닝된다. 그 후에, 소스 및 드레인 전극(108)으로 작동하는 도전성 막이 형성된다. 테플론 막은 소스 및 드레인 전극을 형성하기 이전에 형성될 수 있다. 추가로, 친액성 영역은 테플론 막에서 선택적으로 형성될 수 있다. 결과적으로, 잉크 제트법에 의해 형성되는 소스 및 드레인 전극이 소형화될 수 있다.
실시예 모드(1)에 도시된 채널 에칭 형태 박막 트랜지스터가 이러한 실시예 모드에서 기술되지만, 박막 트랜지스터의 구조는 그에 제한되지 않는다. 다시 말해서, 테플론 막은 방수 속성을 갖도록 형성될 수 있고, 친액성 영역은 상기 기술된 실시예 모드들에서 기술된 박막 트랜지스터를 제조하는 방법들 중 어느 하나에 따라 그에서 선택적으로 형성될 수 있다.
상기 기술된 바와 같이, 소스 전극 및 드레인 전극까지 형성된 박막 트랜지스터가 완성된다. 그러한 복수의 박막 트랜지스터들이 형성되는 기판은 TFT 기판으로 언급된다.
추가로, 그에 따라 획득된 박막 트랜지스터에 대해, 테플론 막이 형성되고 친액성 영역은 잉크 제트법에 의해 도전성 막을 형성하기 이전에 선택적으로 형성된다. 테플론 막이 형성되고 친액성 영역은 이러한 실시예 모드에서 잉크 제트법에 의해 게이트 전극을 형성하기 이전에 선택적으로 형성되지만, 테플론 막이 형성될 수 있고 친액성 영역은 적어도 하나의 잉크 제트 단계 이전에 선택적으로 형성될 수 있다. 따라서, 테플론 막이 형성될 수 있고 친액성 영역은 이러한 실시예ahemdptj 도시되지 않은 잉크 제트 단계 이전에 선택적으로 형성될 수 있다. 상기 기술된 플라즈마 처리가 수행될 수 있고, 추가로 친액성 영역은 잉크 제트법을 활용하기 이전에 테플론 막 및 선택적 친액성 영역을 형성하는 단계들에 따라 형성될 수 있다.
상기 기술된 바와 같이, 소형화된 게이트, 소스, 및 드레인 전극들을 갖는 박막 트랜지스터는 잉크 제트 단계 이전에 선택적 친액성 영역 및 테플론 막을 형성하는 단계들에 의해 획득될 수 있다.
재료들을 사용하는데 있어서 효율성을 향상시켜, 소모되는 액체의 양 및 비용은 배선, 마스크 등이 잉크 제트법에 의해 형성될 때 감소될 수 있다. 특히, 잉크 제트법에 의해 마스크를 형성하는 경우의 단계들은 포토리소그래피 단계의 경우보다 더 단순화될 수 있다. 결과적으로, 설비 투자와 같은 비용들의 감소가 달성될 수 있고, 제조 시간이 단축될 수 있다.
[실시예 모드 9]
테플론 막 대신에 실란 결합제를 포함하는 막을 형성하는 경우가 실시예 모드(9)에 기술되어 있다.
실란 결합제는 스핀 코딩 방법과 같은 애플리케이션 방법에 의해 적용된다. 그 후에, 실란 결합제가 건조된다. 이러한 실시예 모드에서, 그것은 자연스럽게 건조된다. 세척은 불필요한 실란 결합제를 제거하기 위해 수행된다. 이러한 실시예 모드에서, 그것은 물을 통해 세척된다. 결과적으로, 실란 결합제는 단일 분자 층의 막 두께를 갖도록 형성될 수 있다. 그 후에, 실란 결합제가 소성된다. 이러한 실시예 모드에서, 가열 처리는 10분 동안 100℃에서 수행된다. 이러한 방식으로, 실란 결합제가 형성될 수 있고, 따라서 요소를 형성하는 표면이 방수적일 수 있다. 실란 결합제가 제거될 수 있다는 것에 주의한다. 특히, 실란 결합제는 일부 경우들에서 가열 처리에 의해 제거될 수 있다.
그 후에, 친액성 영역은 선택적으로 형성된다. 도트를 친액성 영역에 적하한다. 결과적으로, 잉크 제트법에 의해 형성되는 배선 등이 소형화될 수 있다.
다른 제조 방법들은 상기 기술된 실시예 모드의 것들과 유사하므로, 그의 상세한 기술은 생략된다.
상기 기술된 바와 같이, 소형화된 게이트, 소스, 및 드레인 전극들을 포함하는 박막 트랜지스터는 잉크 제트 단계 및 선택적으로 친액성 영역을 형성하기 이전에 실란 결합제를 형성하여 획득될 수 있다.
[실시예 모드 10]
층간 절연막에 형성되는 개구부에 형성되는 배선 및 박막 트랜지스터를 덮도록 제공되는 층간 절연막이 실시예 모드(10)에서 기술되어 있다.
도 6a에 도시된 바와 같이, 보호막(113)을 갖는 (TFT로도 언급되는) 박막 트랜지스터(120)는 상기 기술된 실시예 모드들에 따라 절연 표면을 갖는 기판(100) 위에 형성된다. 이러한 실시예 모드는 실시예 모드(1)에 도시되는 TFT를 기술하지만, 상기 기술된 실시예 모드들에 따라 기술되는 어느 TFT도 사용될 수 있다.
층간 절연막(121)은 TFT(120)를 덮도록 형성된다. 따라서, 평탄성이 증가될 수 있다. 층간 절연막으로, (실리콘 산화물, 실리콘 질화물, 실리콘 질산화물과 같은) 무기 재료, 감광성 또는 비감광성 유기 재료(폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 벤조시클로부텐, 또는 레지스트), 실록산, 폴리실라제인(polysilazane), 및 그의 박판 구조가 사용될 수 있다. 실록산은 실리콘(Si) 및 산소(O)의 결합에 의해 형성되는 골격을 갖고, 치환체로 적어도 수소를 포함하거나, 추가로 치환체로 플루오르화물, 알킬기, 및 방향족 탄화수소 중 하나를 포함하는 시작 재료로 중합제 재료를 사용하여 형성된다. 폴리실라제인은 시작 재료로 실리콘(Si) 및 질소(N)의 결합을 갖는 중합제 재료를 포함하는 액체 재료를 사용하여 형성된다. 유기 재료로, 양극 형태 감광성 유기 수지 또는 음극 감광성 유기 수지가 사용될 수 있다.
평탄성이 증가될 때, CMP 등은 층간 절연막 상에 수행될 수 있다.
도 6b에 도시된 바와 같이, 바람직한 형상을 갖는 개구부(122)는 층간 절연막(121)의 바람직한 포지션에 형성된다. 소스 전극 및 드레인 전극 위에서 층간 절연막 내 그의 측면에서 끝이 뾰족해지는 형상으로 개구부를 형상하는 경우가 이러한 실시예 모드에서 기술되어 있다.
마스크는 층간 절연막(121) 상에 형성되고, 개구부는 마스크를 사용함으로써 에칭으로 형성된다. 마스크는 잉크 제트법 또는 포토리소그래피 방법에 의해 형성될 수 있다. 특히, 잉크 제트법에 의해 마스크를 형성하는 경우의 단계들은 포토리소그래피 단계의 경우보다 더 단순화될 수 있다. 그러므로, 설비 투자 비용과 같은 비용들의 감소가 달성될 수 있고, 제조 시간이 단축될 수 있다. 그 때에, 플라즈마 처리는 발액성 영역을 형성하도록 층간 절연막(121) 상에 수행될 수 있다. 추가로, 친액성 영역은 발액성 영역에 선택적으로 형성될 수 있다. 결과적으로, 잉크 제트법에 의해 형성되는 마스크가 소형화될 수 있다.
에칭제를 포함하는 도트는 도 20a에 도시된 바와 같이 잉크 제트법에 의해 층간 절연막 내 개구부를 형성하도록 적하될 수 있다. 개구부가 잉크 제트법에 의해 형성될 때, 에칭제의 사용에 있어서 효율성이 향상되어, 소모되는 액체의 감소와 비용의 감소가 가능하다. 포토리소그래피 단계는 개구부가 잉크 제트법에 의해 형성될 때 단순화될 수 있다.
도 21a에 도시된 바와 같이, 층간 절연막의 재료 및 배선의 재료는 배선(123)을 형성하도록 잉크 제트법에 의해 적하될 수 있다. 이러한 경우에, 층간 절연막의 표면들 또는 배선은 도 21b에 도시된 바와 같이 평탄성을 향상시키도록 CMP 등에 의해 폴리싱될 수 있다.
플라즈마 처리는 개구부가 형성되는 층간 절연막(121) 상에 수행된다. 이러한 플라즈마 처리의 결과로, (개구부의 측면을 포함하는) 개구부 내에 층간 절연막의 표면 수정은 방수적인, 즉 물, 오일, 또는 알콜과 같은 액체에 대해 습윤성이 낮도록 이루어진다. 다시 말해서, 발액 처리는 플라즈마 처리에 의해 수행된다. 그 후에, 친액성 영역은 레이저 광을 통해 선택적으로 개구부를 조사함으로써 발액성 영역에 형성된다.
도 6c에 도시된 바와 같이, 배선(123)은 개구부에 형성된다. 배선(123)은 잉크 제트법 또는 스퍼터링 방법에 의해 형성될 수 있다. 이러한 실시예 모드에서, 은(Ag)의 전도체가 테트라데칸의 용매로 분산되는 도트를 배선을 형성하기 위해 적하된다. 그 때에, (개구부의 측면을 포함하는) 층간 절연막의 개구부의 내부는 친액적이다. 개구부를 배제하는 층간 절연막의 표면은 방수적이다. 그러므로, 배선의 재료를 포함하는 도트는 개구부의 내부로 쉽게 진입할 수 있다. 추가로, 잉크 제트법에 의해 형성되는 배선이 소형화될 수 있다. 이러한 방식에 따라 방수 속성 및 친액 속성을 제어하도록 잉크 제트법에 의해 배선을 형성하는 경우에 대해 바람직하다.
그 후에, 소성 또는 건조를 위한 가열 처리는 도트의 용매가 제거하도록 요구될 때 행해진다.
그에 따라 획득된 박막 트랜지스터에 대해, 발액 처리 및 선택적 친액 처리는 잉크 제트법에 의해 층간 절연막 상에 배선을 형성하기 이전에 수행된다. 이러한 실시예 모드에서, 발액 처리 및 선택적 친액 처리는 개구부를 형성하기 전후에 수행되지만, 발액 처리 및 선택적 친액 처리는 개구부를 형성하기 전후에 수행될 수 있다.
개구부에서 형성되는 배선 및 다른 배선들(예로써, 단일 라인)이 잉크 제트법에 의해 형성될 때, 배선은 층간 절연막 상에 발액 처리 및 선택적 친액 처리를 수행하여 소형화될 수 있다.
상기 기술된 바와 같이, 층간 절연막 상에 형성되는 소형화된 배선을 갖는 박막 트랜지스터는 잉크 제트 단계 이전에 발액 처리 및 선택적 친액 처리에 의해 획득될 수 있다.
[실시예 모드 11]
픽셀 전극을 형성하는 방법이 실시예 모드(11)에 제시되어 있다.
도 7a에 도시된 바와 같이, 보호막(113)을 갖는 박막 트랜지스터(120)는 절연 표면을 갖는 기판(100) 상에 형성된다. 이러한 실시예 모드는 실시예 모드(1)에 제시된 바와 같은 TFT를 기술하지만, 상기 실시예 모드들에 기술된 어떠한 TFT도 사용될 수 있다. 전극들이 더 낮은 부분에 소스 전극 및 드레인 전극이 접속되도록 픽셀 전극(125)을 형성하는 경우가 기술되어 있다.
게이트 절연막을 형성한 후에, 반도체 막 및 N형 도전성을 갖는 반도체 막은 소스 전극 또는 드레인 전극을 형성하기 위한 영역에 픽셀 전극을 형성하도록 패터닝된다. 픽셀 전극은 잉크 제트법 또는 스퍼터링 방법에 의해 형성될 수 있다. 픽셀 전극은 광 전송 재료 또는 비 광(non-light) 전송 재료로 구성된다. 예를 들어, ITO 등은 금속 막이 비 광 전송 재료의 경우에 사용될 수 있는 반면에, 광 전송 재료의 경우에 사용될 수 있다. ITO(인듐 주석 산화물), 2 % 내지 20 %의 아연 산화물(ZnO)이 인듐 산화물로 섞이는 IZO(인듐 아연 산화물), 2 % 내지 20 %의 실리콘 산화물(SiO2)이 (편의를 위해 ITSO 또는 NITO로 언급되는) 인듐 산화물로 섞이는 ITO-SiOx, 유기 인듐, 오르가노틴(organotin), 티타늄 질화물(TiN) 등이 또한 픽셀 전극의 특정 예들로 사용될 수 있다.
구체적으로, 픽셀 전극이 잉크 제트법에 의해 형성될 때, 플라즈마 처리는 발액성 영역을 형성하도록 픽셀 전극을 형성하기 위한 표면인 게이트 절연막 상에 수행될 수 있다. 추가로, 친액성 영역은 레이저 조사에 의해 발액성 영역에 선택적으로 형성될 수 있다.
도 7a에서, ITO의 전도체를 통하 분산되는 도트는 픽셀 전극을 형성하도록 잉크 제트법에 의해 적하된다. 방수 및 선택적 친액 처리의 결과로, 잉크 제트법에 의해 형성되는 픽셀 전극이 소형화될 수 있다. 그 후에, 도트의 용마가 제거하도록 요구될 때, 소성 또는 건조를 위한 가열 처리가 수행된다.
도 7b는 도 7a의 것과 서로 다른 소스 전극 또는 드레인 전극 위에 픽셀 전극을 형성하는 예를 도시하고 있다. 픽셀 전극은 상기 기술된 바와 같이 잉크 제트법 또는 스퍼터링 방법에 의해 형성될 수 있다. 구체적으로, 픽셀 전극이 잉크 제트법에 의해 형성될 때, 플라즈마 처리는 발액성 영역을 형성하도록 픽셀 전극을 형성하는 각각의 표면인 게이트 절연막, 소스 전극, 및 드레인 전극 상에 수행될 수 있다. 추가로, 친액성 영역은 레이저 조사에 의해 발액성 영역에 선택적으로 형성될 수 있다.
도 7b에 있어서, ITO의 전도체를 통해 분산되는 도트는 잉크 제트법에 의해 픽셀 전극을 형성하도록 적하된다. 발액 처리 및 선택적 친액 처리의 결과로, 잉크 제트법에 의해 형성되는 픽셀 전극이 소형화될 수 있다. 그 후에, 소성 또는 건조를 위한 가열 처리는 도트의 용매가 제거하도록 요구될 때 행해진다.
도 7c에 있어서, 층간 절연막(121)은 형성되어 평탄화되고, 그에 따라 배선(123)이 형성되어 도 7a 및 도 7b에서와 서로 다른 픽셀 전극에 접속된다. 픽셀 전극은 상기 언급된 바와 같이 잉크 제트법 또는 스퍼터링 방법에 의해 형성될 수 있다. 구체적으로는, 픽셀 전극이 잉크 제트법에 의해 형성될 때, 플라즈마 처리는 발액성 영역을 형성하기 위해 배선(123)을 형성한 후에 픽셀 전극을 형성하는 표면인 층간 절연막 상에 수행될 수 있다. 추가로, 친액성 영역은 레이저 조사에 의해 발액성 영역에 선택적으로 형성될 수 있다.
도 7c에서, ITSO는 픽셀 전극으로 활용된다. ITSO는 잉크 제트법에 의한 실리콘 및 ITO의 전도체를 통해 분산되는 도트를 적하함으로써 형성될 수 있다. 대안적으로, 그것은 타겟으로 실리콘을 포함하는 ITO를 사용하여 스퍼터링 방법에 의해 형성될 수 있다. 그 때에, 실록산은 층간 절연막(121)을 위해 활용될 수 있다. 추가로, 질소(126)를 포함하는 절연막, 예로써 실리콘 질화물 또는 실리콘 질산화물은 실록산의 층간 절연막 상에 형성될 수 있다. 그러한 구조를 갖는 광 방출 요소가 형성될 때, 광 방출 강도 및 내구 시간이 향상될 수 있다. 아크릴 또는 폴리이미드가 층간 절연막(121)으로 사용될 때, 질소(126)를 포함하는 절연막이 제거될 수 있다. 그러한 구조에서, 액체 요소가 형성될 수 있다.
픽셀 전극이 잉크 제트법에 의해 형성될 때, 발액 처리 및 선택적 친액 처리의 결과로, 잉크 제트법에 의해 형성되는 픽셀 전극이 소형화될 수 있다. 그 후에, 소성 또는 건조를 위한 가열 처리는 도트의 용매가 제거하도록 요구될 때 행해진다.
이러한 방식에 있어서, 픽셀 전극이 잉크 제트법에 의해 형성될 때, 발액 처리 및 선택적 친액 처리는 픽셀 전극을 형성하기 위한 표면상에 수행되는 것이 바람직하다.
상기 기술된 바와 같이, 잉크 제트 단계 이전 발액 처리 및 선택적 친액 처리에 의해, 소형화된 픽셀 전극을 갖는 박막 트랜지스터가 획득될 수 있다.
픽셀 전극까지 형성된 TFT 기판은 모듈 TFT 기판으로 언급된다.
[실시예 모드 12]
상기 기술된 실시예 모드들에 제시된 박막 트랜지스터(액정 디스플레이 디바이스)를 갖는 액정 모듈을 포함하는 디스플레이 디바이스가 실시예 모드(12)에 기술되어 있다.
도 8은 실시예 모드들에 기술된 바와 같은 TFT 기판 위에 형성되는 픽셀 전극(125) 및 박막 트랜지스터(120)를 갖는 액정 디스플레이 디바이스를 도시한 단면도이다. (ITO 또는 ITSO와 같은) 광 전송 도전성 막이 픽셀 전극(125)으로 사용될 때, 전달 액정 디스플레이 디바이스가 획득될 수 있다. 반대로, 비 광 전송막, 즉 높은 반사막(예로써, 알루미늄)이 사용될 때, 반사형 액정 디스플레이 디바이스가 획득될 수 있다. 이러한 실시예 모드와 같은 액정 디스플레이 디바이스로 사용되는 모듈 TFT 기판은 액정 모듈 TFT 기판으로 언급된다.
배향막(131)은 박막 트랜지스터(120), 보호막(113), 및 픽셀 전극(125)을 덮도록 형성된다.
컬러 필터(134), 반대 전극(133), 및 배향막(131)은 반대 기판(135) 위에 순차적으로 형성된다. 컬러 필터, 반대 전극, 또는 배향막은 잉크 제트 바업ㅂ에 의해 형성될 수 있다. 도시되지 않을지라도, 흑백 매트릭스는 또한 잉크 제트법에 의해 형성될 수 있다.
그 후에, 기판(100)은 밀폐 재료에 의해 반대 기판(135)에 부착되고, 액정은 액정 층(136)을 형성하도록 그로 주입되므로, 액정 모듈을 획득할 수 있다. 액정이 주입될 때, 진공 상태에 있는 처리실이 요구된다.
액정이 적하될 수 있고, 잉크 제트법이 액정의 적하 방법을 위해 활용될 수 있다는 것에 주의한다. 특히, 큰 사이즈 기판의 경우에 액정은 적하되는 것이 바람직하다. 이것은 액정 주입 방법의 경우에서 더 큰 처리실이 요구되고, 기판이 더 무거우며, 기판이 더 커짐에 따라 처리가 더 어렵게되기 때문이다.
액정이 적하될 때, 밀폐 재료는 하나의 기판 주변에 형성된다. 하나의 기판이 기술되는 이유는 밀폐 재료가 기판(100) 또는 반대 기판(135)에서 형성될 수 있기 때문이다. 그 때에, 밀폐 재료는 엔드 포인트가 밀폐 재료의 초기 포인트와 일치되는 폐쇄 영역에 형성된다. 그 후에, 액체 크리스털들의 한 방울 또는 그 이상의 방울들이 적하된다. 큰 사이즈 기판의 경우에, 액체 크리스털들의 복수의 방울들은 복수의 부분들에 적하된다. 그에 따라, 기판은 진공 상태에서 다른 기판에 부착된다. 이것은 불필요한 공기를 제고하고, 밀폐 재료가 진공 상태를 이루어 공기로 인해 확장되고 훼손되는 것으로부터 막는 것을 가능하게 하기 때문이다.
그 후에, 밀폐 재료가 형성되는 영역 내 2개 또는 그 이상의 포인트들은 일시적 부착을 위해 응고되어 결합된다. 밀폐 재료가 형성되는 영역 내 2개 또는 그 이상의 포인트들은 자외선 경화용 수지가 밀폐 재료로 사용될 때, 자외선 광선들을 통해 조사될 수 있다. 그 후에, 기판에서 처리실이 제거되고, 전체 밀폐 재료는 완전히 부착되도록 응고되어 결합된다. 그 때에, 차광 재료는 박막 트랜지스터 또는 액정이 자외선 광선들을 통해 조사될 수 없도록 배열되는 것이 바람직하다.
기둥과 같은 구형 스페이서는 기판들 사이에 틈새를 유지하도록 밀폐 재료가 또한 사용될 수 있다.
이러한 방식으로, 액정 크리스털 모듈이 완성된다.
그 후에, 외부 단자는 이방성 도전성 막을 사용하여 FPC(Flexible Printed Circuit)를 결합하여 스캐닝 라인 구동기 회로 또는 신호 라인 구동기 회로에 접속될 수 있다. 추가로, 신호 라인 구동기 회로 또는 스캐닝 라인 구동기 회로는 외부 회로로 형성될 수 있다.
이러한 방식에 있어서, 소형화된 배선을 갖는 박막 트랜지스터가 제공되고, 외부 단자가 접속되는 액정 디스플레이 디바이스가 형성될 수 있다.
이러한 실시예 모드에서, 매우 얇은 액정 디스플레이 디바이스는 박막 트랜지스터가 층간 절연막을 포함하지 않기 때문에 형성될 수 있다.
층간 절연막은 이러한 실시예 모드에서 상기 실시예 모드들에 제시된 바와 같이, 평면성을 증가시키도록 형성될 수 있다. 평면성이 증가될 때, 배향막이 균일하게 형성될 수 있고, 전압은 바람직하게는 균일하게 액정 층에 적용될 수 있다.
층간 절연막으로, (실리콘 산화물, 실리콘 질화물, 실리콘 질산화물과 같은) 무기 재료, (폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 벤조시클로부텐, 또는 레지스트와 같은) 감광성 또는 비 감광성 유기 재료, 실록산, 폴리실라제인, 및 그의 박판 구조가 사용될 수 있다. 유기 재료로, 양극 형태 감광성 유기 수지 또는 음극 감광성 유기 수지가 사용될 수 있다.
[실시예 모드 13]
상기 기술된 실시예 모드들에서 제시된 박막 트랜지스터를 포함하는 광 방출 모듈을 갖는 디스플레이 디바이스(광 방출 디바이스)가 실시예 모드(13)에 기술되어 있다.
도 10은 이전 실시예 모드들에 제시된 TFT 기판에 형성되는 픽셀 전극(125) 및 박막 트랜지스터(120)를 갖는 광 방출 디바이스를 도시한 단면도이다.
픽셀 전극(125)을 갖는 박막 트랜지스터(120)는 상기 실시예 모드들에서 제시된 바와 같이 형성된다. 픽셀 전극(125)은 광 방출 요소의 제 1 전극으로 기능한다.
그 후에, 뱅크 또는 배리어로 기능하는 절연막(143)이 제 1 전극 위에 형성된다. 절연막으로, (실리콘 산화물, 실리콘 질화물, 실리콘 질산화물과 같은) 무기 재료, (폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 벤조시클로부텐, 또는 레지스트와 같은) 감광성 또는 비 감광성 유기 재료, 실록산, 폴리실라제인, 및 그의 박판 구조가 사용될 수 있다. 유기 재료로, 양극 형태 감광성 유기 수지 또는 음극 감광성 유기 수지가 사용될 수 있다. 예를 들어, 유기 재료로 양극 감광성 아 크릴을 사용하는 경우에, 감광성 유기 수지는 상위 에지 부분에 곡률에 따른 개구부를 형성하도록 광 노출에 의해 에칭된다. 이것은 전계 발광 층이 접속 끊김으로부터 나중에 형성되는 것을 방지할 수 있다. 이러한 상태에서 TFT 기판은 광 방출 모듈 TFT 기판으로 언급된다.
전계 발광 층(141)은 제 1 전극 위에 형성되는 절연막(143)의 개구부에 형성된다. 발액 처리는 전계 발광 층을 형성하기 이전에 플라즈마 처리에 의해 수행될 수 있다. 추가로, 친액성 영역은 발액성 영역에서 절연막의 개구부 내 레이저 조사에 의해 선택적으로 형성될 수 있다. 이러한 실시예 모드에서, 플라즈마 처리는 절연막(143)의 개구부 상에 수행되고, 높은 분자량(중합) 재료를 갖는 전계 발광 층이 잉크 제트법에 의해 형성된다.
그 후에, 광 방출 요소의 제 2 전극(142)은 전계 발광 층(141) 및 절연막(143)을 덮도록 형성된다.
단일항 여기 상태(singlet excited state) 및 삼중항 여기 상태는 전계 발광 층에 의해 형성되는 분자 여기자의 종류로 가능하다. 그라운드 상태는 일반적으로 단일항 여기 상태이고, 단일항 여기 상태로부터의 광 방출은 형광으로 언급된다. 삼중항 여기 상태로부터의 광 방출은 인광으로 언급된다. 전계 발광 층으로부터의 광 방출은 양자의 여기 상태들에 의한 광 방출을 포함한다. 추가로, 형광 및 인광은 결합될 수 있고, 그것들 중 하나는 각각의 RGB의 (광 방출 강도 또는 수명과 같은) 냉광 속성에 의존하여 선택될 수 있다.
전계 발광 층(141)은 픽셀 전극(125)에 대응하는 제 1 전극으로부터 순차적 으로 HIL(hole injecting layer), HTL(hole transporting layer), EML(light emitting layer), ETL(electron transporting layer), EIL(electron injecting layer)의 순서로 박판으로 형성된다. 전계 발광 층이 박판 구조와는 다른 결합된 구조 또는 단일한 층 구조를 활용할 수 있다는 것에 주의한다.
적색(R), 녹색(G), 및 청색(B)의 광 방출을 위한 재료들은 증착 마스크를 사용하는 증착 방법이나, 전계 발광 층(141)에 의해 선택적으로 각각 형성된다. 적색(R), 녹색(G), 및 청색(B)의 광 방출을 위한 재료들은 잉크 제트법에 의해 또한 형성될 수 있고, 이러한 경우에는 마스크를 사용하지 않으며 각각의 RGB를 개별적으로 적용하는 것이 가능하기 때문에 바람직하다.
구체적으로는, CuPc 또는 HIL에 대한 PEDOT, HTL에 대한 α-NPD, ETL 및 BCP에 대한 BCP 또는 Alq3: EIL에 대해 Li 또는 CaF2이 각각 사용된다. RGB의 각각의 광 방출에 대응하는 도펀트(R에 대해 DCM 등, G에 대해 DMQD 등)로 도핑된 Alq3는 예를 들어 EML로 사용될 수 있다.
전계 발광 층이 상기 재료에 제한되지 않는다는 것에 주의한다. 예를 들어, 정공 주입 속성은 몰리브덴 산화물(MoOx: x=2 내지 3) 및 CuPC 또는 PEDOT를 사용하는 대신에 α-NPD 또는 루브렌(rubrene)과 같은 공동 증발 산화물(co-evaporating oxide)에 의해 강화될 수 있다. (낮은 분자량 재료 또는 높은 분자량 재료를 포함하는) 유기 재료 또는 유기 재료의 혼합 재료와 무기 재료가 전계 발광 층의 재료로 사용될 수 있다.
각각의 RGB의 전계 발광 층을 형성하는 경우에, 고해상도 디스플레이는 컬러 필터를 사용하여 수행될 수 있다. 이것은 넓은 피크가 컬러 필터에 의해 각각의 RGB의 광 방출 스펙트럼에서 날카롭게 정정될 수 있기 때문이다.
각각의 RGB의 광 방출에 대한 재료들을 형성하는 경우가 상기 기술되어 있지만, 단색 광 방출을 위한 재료가 형성되어 컬러 필터 또는 컬러 수렴 층이 전체 컬러와 디스플레이하기 위해 결합된다. 예를 들어, 백색 또는 오렌지 색의 광 방출을 위한 전계 발광 층이 형성될 때, 컬러 필터 또는 컬러 수렴 층과 결합된 컬러 필터는 완전한 컬러 디스플레이를 획득하도록 별개로 제공된다. 컬러 필터 또는 컬러 수렴 층은 예를 들어 제 2 기판(밀폐 기판) 상에 형성될 수 있고, 기판에 부착될 수 있다. 단색 광 방출, 컬러 필터, 및 컬러 수렴 층의 재료는 잉크 제트법에 의해 각각 형성될 수 있다.
단색 광 방출의 디스플레이가 수행될 수 있다. 예를 들어, 영역 컬러 형태 디스플레이 디바이스는 단색 광 방출을 사용하여 형성될 수 있다. 수동 매트릭스 디스플레이 부분은 문자들과 심볼들을 주로 디스플레이할 수 있는 영역 컬러 형태에 대해 적절하다.
추가로, 작업 기능을 고려하여 제 1 전극(125) 및 제 2 전극(142)의 재료들을 선택할 필요가 있다. 그러나, 제 1 전극 및 제 2 전극은 픽셀 구조에 의존하는 애노드 또는 캐소드 일 수 있다. 구동 TFT의 극성이 N 채널 형태이기 때문에, 이러한 실시예 모드에서 제 1 전극이 캐소드이고, 제 2 전극이 애노드인 것이 바람직하다. 반대로, 구동 TFT의 극성이 P 채널 형태일 때 제 1 전극이 애노드이고 제 2 전 극이 캐소드인 것이 바람직하다.
이하, 애노드 및 캐소드로 사용되는 전극 재료들이 기술되어 있다.
애노드로 사용되는 전극 재료로 높은 작업 기능(작업 기능: 4.0 eV 이상)을 갖는 금속, 합금, 도전성 조성물, 그의 조성물 등을 사용하는 것이 바람직하다. ITO(인듐 주석 산화물)과, 2 % 내지 20 %의 아연 산화물(ZnO)이 인듐 산화물로 섞이는 IZO(인듐 아연 산화물)와, 2 % 내지 20 %의 실리콘 산화물(SiO2)이 인듐 산화물로 섞이는 ITSO와, 금, 백금, 니켈, 텅스텐, 크롬, 몰리브덴, 철, 코발트, 구리, 팔라듐, (티탸늄 질화물과 같은) 금속 재료의 질화물 등이 특정 재료로 언급될 수 있다.
반대로, 캐소드로 사용되는 전극 재료로 낮은 작업 기능(작업 기능: 3.8 eV 이하)을 갖는 금속, 합금, 도전성 조성물, 그의 조성물 등을 사용하는 것이 바람직하다. 주기표 그룹 1 또는 2에 속하는 요소, 즉 리튬 또는 세슘과 같은 알칼리성 금속, 마그네슘과 같은 알칼리성 토류 금속, 칼슘, 또는 스트론튬, 합금(Mg: Ag 또는 Al: Li)이나 그것들을 포함하는 조성물(LiF, CsF, 또는 CaF2), 또는 희토류 금속을 포함하는 전이 금속이 특정 재료로 언급될 수 있다.
제 2 전극이 이러한 실시예 모드에서 광 전송하도록 요구될 때, 제 2 전극은 금속 또는 그러한 금속을 포함하고 ITO, IZO, ITSO에 의해 박판으로 되는 합금이나 (합금을 포함하는) 또 다른 재료를 그 위에 매우 얇게 형성하여 형성될 수 있다.
제 1 전극 및 제 2 전극은 증착 방법, 스퍼터링 방법, 잉크 제트법 등에 의해 형성될 수 있다.
스퍼터링 방법에 의해 제 2 전극으로 도전성 막, ITO, 또는 ITSO나, 그의 박판 몸체를 형성하는 경우에, 전계 발광 층은 스퍼터링으로부터 손상될 수 있다. 스퍼터링 방법으로부터 손상들을 감소시키기 위해, 몰리브덴 산화물(MoOx: x=2 내지 3)과 같은 산화물은 전계 발광 층의 상위 표면상에 수행되는 것이 바람직하다. 그러므로, HIL 등으로 기능하는 몰리브덴 산화물(MoOx: x=2 내지 3)과 같은 산화물은 전계 발광 층의 상위 면에 형성된다. EIL(electron injecting layer), ETL(electron transporting layer), EML(light emitting layer), HTL(hole transporting layer), HIL(hole injecting layer), 및 제 2 전극은 제 1 전극의 측으로부터 이러한 순서로 박판으로 될 수 있다. 이 때에, 제 1 전극은 캐소드로 기능하고, 제 2 전극은 애노드로 기능한다.
구동 TFT의 극성이 이러한 실시예 모드에서 N 채널 형태이기 때문에, 캐소드, EIL(electron injecting layer), ETL(electron transporting layer), EML(light emitting layer), HTL(hole transporting layer), HIL(hole injecting layer)인 제 1 전극과, 전자의 이동 방향을 고려하여 애노드인 제 2 전극의 구조를 활용하는 것이 바람직하다.
그 후에, 질소, DLC(Diamond like carbon) 등을 포함하는 부동화 막이 스퍼터링 방법 또는 CVD 방법에 의해 형성될 수 있다. 따라서, 습기 및 산소의 침투가 방지될 수 있다. 추가로, 산소 또는 습기의 침투는 제 1 전극, 제 2 전극, 또는 또 다른 전극을 통해 디스플레이 디바이스의 사이드 면을 덮어서 방지될 수 있다. 결과적으로, 밀폐 기판이 부착된다. 밀폐 기판에 의해 형성되는 스페이스는 질소로 캡슐화될 수 있거나, 건조제로 제공될 수 있다. 추가로, 광 전송 및 높은 수분 흡수용 수지가 그에 충전될 수 있다. 밀폐 구조는 이하 실시예 모드에서 상세히 기술된다.
광 방출 모듈은 이러한 방식으로 완성된다.
광 방출 모듈에 있어서, 제 1 전극 및 제 2 전극이 광 전송하도록 형성되고, 광이 단일 라인으로부터 입력되는 비디오 신호에 대응하는 밝기를 통해 화살표(145, 146) 모두에 의해 제시되는 방향들에 따라 전계 발광 층으로부터 방출된다. 제 1 전극이 광 전송하고, 제 2 전극이 광 전송하지 않을 때, 광은 화살표(146)의 방향으로만 방출된다. 제 1 전극이 광 전송하지 않고 제 2 전극이 광 전송할 때, 광은 화살표(145)의 방향으로만 방출된다. 그 때에, 광은 광 방출 방향이 아닌 측상에 제공되는 비 광 전송 전극으로 높은 반사용 도전성 막을 사용하여 효율적으로 이용될 수 있다.
이러한 실시예 모드에서, 비 광 전송 도전성 막은 광을 전송하기에 충분히 얇게 형성될 수 있고, 광 전송 도전성 막은 광 전송 속성을 갖는 도전성 막을 획득하도록 그 위에 박판으로 될 수 있다.
그 후에, 외부 단자는 이방성 도전성 막을 사용하여 FPC(flexible printed circuit)를 결합하여 신호 라인 구동기 회로 또는 스캐닝 라인 구동기 회로에 접속될 수 있다. 추가로, 신호 라인 구동기 회로 또는 스캐닝 라인 구동기 회로는 외부 회로로 형성될 수 있다.
이와 같이, 소형화된 배선을 갖는 박막 트랜지스터가 제공되고 외부 단자가 접속되는 광 방출 디스플레이 디바이스가 형성될 수 있다.
이러한 실시예 모드에서, 매우 얇은 광 방출 디스플레이 디바이스는 박막 트랜지스터가 층간 절연막을 포함하지 않기 때문에 형성될 수 있다.
층간 절연막은 이러한 실시예 모드에서 상기 실시예 모드들에 제시된 바와 같이 평면성을 증가시키도록 형성될 수 있다. 평면성이 증가되는 것이 바람직하며, 그에 따라 전압이 전계 발광층에 균일하게 적용될 수 있다.
층간 절연막으로, (실리콘 산화물, 실리콘 질화물, 실리콘 질산화물과 같은) 무기 재료, 감광성 또는 비감광성 유기 재료(폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 벤조시클로부텐, 또는 레지스트), 실록산, 폴리실라제인(polysilazane), 및 그의 박판 구조가 사용될 수 있다. 유기 재료로, 양극 형태 감광성 유기 수지 또는 음극 감광성 유기 수지가 사용될 수 있다.
도 9a는 광 방출 디바이스의 픽셀 부분을 도시한 등가 회로도이다. 하나의 픽셀은 스위칭을 위한 TFT(스위칭 TFT)(800), 구동을 위한 TFT(구동 TFT)(801), 및 전류 제어를 위한 TFT(전류 제어 TFT)(802)를 포함한다. 스위칭 TFT(800)의 게이트 전극 및 하나의 전극은 단일 라인(803) 및 스캐닝 라인(805)에 각각 접속된다. 전류 제어 TFT(802)의 하나의 전극은 제 1 전력 공급 라인(804)에 접속되고, 그의 게이트 전극은 스위칭 TFT의 다른 전극에 접속된다.
커패시터 요소(808)는 전류 제어 TFT의 게이트 소스 전압을 유지하기 위해 제공될 수 있다. 이러한 실시예 모드에서, 제 1 전력 공급의 전기적 전위가 낮고, 광 방출 요소의 것이 높을 때, 전류 제어 TFT는 N 채널 형태이다. 그러므로, 소스 전극 및 제 1 전력 공급 라인이 접속된다. 그러므로, 커패시터 요소는 전류 제어 TFT의 게이트 전극 및 소스 전극 사이, 즉 제 1 전력 공급 라인에 제공될 수 있다. 스위칭 TFT, 구동 TFT, 또는 전류 제어 TFT가 높은 게이트 커패시턴스를 갖고, 각각의 TFT로부터의 누설 전류가 허용될 때, 커패시터 요소(808)가 반드시 제공될 필요는 없다.
구동 TFT(801)의 하나의 전극은 전류 제어 TFT의 다른 전극에 접속되고, 그의 게이트 전극은 제 2 전력 공급 라인(806)에 접속된다. 제 2 전력 공급 라인(806)은 고정된 전기적 전위를 갖는다. 그러므로, 구동 TFT의 게이트 전기적 전위가 고정될 수 있고, 구동 TFT가 동작될 수 있으므로, 게이트 소스 전압(Vgs)는 기생 커패시턴스 또는 배선 커패시턴스에 의해 변경되지 않는다.
그에 따라, 광 방출 요소(807)는 구동 TFT의 다른 전극에 접속된다. 이러한 실시예 모드에서, 제 1 전력 공급 라인의 전기적 전위가 낮고, 광 방출 요소의 것이 높을 때, 광 방출 요소의 캐소드는 구동 TFT의 드레인 전극에 접속된다. 그러므로, 캐소드, 전계 발광 층, 및 애노드를 순차적으로 박판으로 하는 것이 바람직하다. 이러한 때에, 제 2 전극을 형성하는데 있어서 스퍼터링으로부터 손상들을 감소시키기 위해, 몰리브덴 산화물(MoOx: x=2 내지 3)과 같은 산화물은 전계 발광 층의 상위 면 상에 형성되는 것이 바람직하다. 그러므로, 전계 발광 층의 상위 표면상에 HIL 등과 같이 기능하는 몰리브덴 산화물(MoOx: x=2 내지 3)과 같은 산화물을 형성하는것이 보다 바람직하다. 이러한 방식에 있어서, 비결정 반도체 막 및 N 채널 형 태를 갖는 TFT의 경우에 캐소드 및 TFT의 드레인 전극을 접속시키고, EIL, ETL, EML, HTL, HIL, 및 애노드를 이러한 순서로 박판으로 하는 것이 바람직하다.
이하, 그러한 픽셀 회로의 동작이 기술되어 있다.
스캐닝 라인(805)이 선택되고 스위칭 TFT가 턴 온될 때, 전하들은 커패시터 요소(808)에 저장되기 시작한다. 전하들은 그것들이 전류 제어 TFT의 게이트 소스 전압과 동일하게 될 때까지 커패시터 요소(808)에 저장된다. 그것들이 같을 때, 전류 제어 TFT가 턴 온되고, 그에 따라 그에 직렬로 접속되는 구동 TFT가 턴 온된다. 이러한 때에, 구동 TFT의 게이트 전위가 고정된다. 그러므로, 기생 커패시턴스 또는 배선 커패시턴스에 의존하지 않는 일정한 게이트 소스 전압(Vgs)은 광 방출 요소에 적용될 수 있다. 다시 말해서, 일정한 게이트 소스 전압(Vgs)에 의한 전류가 적용될 수 있다.
광 방출 요소가 전류 구동 형태 요소이기 때문에, 픽셀에서 TFT의 특징적 변화, 구체적으로는 Vth 변화가 적기 때문에, 아날로그 구동을 활용하는 것이 바람직하다. 이러한 실시예 모드에서와 같이, 비결정 반도체 막을 갖는 TFT는 적은 특징적 변화들을 갖고; 그러므로 아날로그 구동이 활용될 수 있다. 반대로, 일정한 값에서 전류는 포화 영역(|Vgs-Vth|<|Vds|을 만족하는 영역)에서 구동 TFT를 동작시켜 디지털 구동의 경우에서도 광 방출 요소에 적용될 수 있다.
도 9b는 상기 등가 회로를 갖는 픽셀 부분의 상위도를 도시한 예이다.
각각의 TFT의 게이트 전극, 스캐닝 라인, 및 제 2 전력 공급 라인은 잉크 제트법 또는 스퍼터링 방법에 의해 베이스 막 위에 동일한 도전성 막으로부터 형성된다. 게이트 전극 등이 잉크 제트법에 의해 형성될 때, 플라즈마 처리는 발액성 영역을 형성하도록 게이트 전극 등을 형성하기 위한 표면인 베이스 막 상에 수행될 수 있다. 추가로, 친액성 영역은 그에 게이트 전극, 스캐닝 라인, 및 제 2 전력 공급 라인을 형성하기 위해 발액성 영역에 선택적으로 형성될 수 있다. 결과적으로, 잉크 제트법에 의해 형성되는 게이트 전극, 스캐닝 라인, 및 제 2 전력 공급 라인이 소형화될 수 있다.
도시되지 않을지라도, 게이트 절연막이 그 후에 형성된다.
광 방출 요소(807)의 제 1 전극(810)은 게이트 절연막 상에 형성된다. 제 1 전극(810)은 잉크 제트법, 스퍼터링 방법 등에 의해 형성될 수 있다. 제 1 전극이 잉크 제트법에 의해 형성될 때, 플라즈마 처리는 발액성 영역을 형성하도록 제 1 전극을 형성하기 위한 표면인 게이트 절연막 상에 행해진다. 추가로, 친액성 영역응ㄴ 그에 제 1 전극을 형성하도록 발액성 영역에서 선택적으로 형성될 수 있다. 결과적으로, 잉크 제트법에 의해 형성되는 제 1 전극이 소형화될 수 있다.
그에 따라, 반도체 막이 형성된다. 반도체 막은 플라즈마 CVD에 의해 전체 표면 위에 형성되고, 이러한 실시예 모드에서 마스크를 사용하여 바람직한 형상으로 패터닝된다. N형 도전성을 갖는 반도체 막은 그 반도체 막 상에 형성될 수 있고, 즉 반도체 막 및 N형 도전성을 갖는 반도체 막이 연속적으로 형성될 수 있다.
그 후에, 스퍼터링 또는 CVD에 의해 형성되는 도전성 막은 소스 배선, 드레인 배선, 신호 라인, 및 제 1 전력 공급 라인을 형성하도록 패터닝된다. 패터닝에서 사용되는 마스크는 잉크 제트법 또는 포토리소그래피 방법에 의해 형성될 수 있다.
소스 배선, 드레인 배선, 신호 라인, 및 제 1 전력 공급 라인은 잉크 제트법에 의해 형성될 수 있다. 소스 배선, 드레인 배선, 신호 라인 및 제 1 전력 공급 라인이 잉크 제트법에 의해 형성될 때, 플라즈마 처리는 발액성 영역을 형성하도록 각각의 소스 배선, 드레인 배선, 신호 라인, 및 제 1 전력 공급 라인을 형성하기 위한 표면상에 행해진다. 추가로, 친액성 영역은 그에 소스 배선, 드레인 배선, 신호 라인, 및 제 1 전력 공급 라인을 형성하도록 발액성 영역에서 선택적으로 형성될 수 있다. 결과적으로, 잉크 제트법에 의해 형성되는 소스 배선, 드레인 배선, 신호 라인, 및 제 1 전력 공급 라인이 소형화될 수 있다.
이러한 실시예 모드에서, 커패시터 요소(808)는 게이트 절연막을 통해 그 사이에 형성되는 게이트 배선과 소스 및 드레인 배선으로부터 형성된다.
이러한 실시예 모드에서, 구동 TFT의 채널 폭(W)은 구동 TFT가 비결정 반도체 막을 포함하기 때문에 크게 디자인될 수 있다.
이러한 방식에서, 광 방출 디바이스의 픽셀 부분이 형성될 수 있다.
이와 같은 능동 매트릭스 광 방출 디바이스는 픽셀 밀도가 증가될 때, TFT가 모든 픽셀에 대해 제공되어 그것이 낮은 전압을 통해 구동될 수 있기 때문에 효율적이다.
각각의 TFT가 하나의 픽셀에서 형성되는 능동 매트릭스 광 방출 디바이스를 이러한 실시예 모드가 제시할지라도, TFT가 모든 열에 따라 형성되는 수동 매트릭스 광 방출 소자가 또한 형성될 수 있다. 수동 매트릭스 광 방출 디바이스에 있어 서, 높은 구경 비율은 TFT가 모든 픽셀에 대해 제공되지 않기 때문에 획득될 수 있다. 광이 전계 발광 층의 반대 측들로 향해 방출되는 광 방출 디바이스에서, 광 전달은 수동 매트릭스 광 방출 디바이스를 활용하여 증가될 수 있다.
[실시예 모드 14]
외부 단자에 접속되는 광 방출 디바이스 또는 액정 디스플레이 디바이스와 같은 디스플레이의 모드가 실시예 모드(14)에 기술되어 있다.
도 11은 제어 회로(601a) 및 전력 공급 회로(602)가 장착되는 디스플레이 디바이스의 외관을 도시한 것이다. 광 방출 요소 또는 액정 요소가 모든 픽셀에 대해 제공되는 픽셀 부분(603)이 기판(600) 상에 형성된다. 픽셀 부분(603)에서 박막 트랜지스터는 이전 실시예 모드들에서 기술된 바와 같이 소형화되는 배선 등을 갖도록 형성될 수 있다. 픽셀 부분(603)의 픽셀을 선택하는 스캐닝 라인 구동기 회로(604a) 및 선택된 픽셀에 비디오 신호를 공급하는 신호 라인 구동기 회로(605a)는 IC 칩에 의해 장착된다. 장착될 IC의 길고 짧은 측들의 폭들 및 그의 수는 이러한 실시예 모드에 기술된 것들에 제한되지 않는다. 스캐닝 라인 구동기 회로 또는 신호 라인 구동기 회로는 픽셀 부분과 통합적으로 형성될 수 있다.
제어 회로(601a), 전력 공급 회로(602), 이미지 신호 프로세싱 회로(609a), 비디오 램(610a), 및 오디오 회로(611a)가 프린팅된 배선 보드(607)에 제공된다. 전력 공급 회로(602)로부터 출력되는 전력 공급 전압, 또는 제어 회로(601a), 이미지 신호 처리 회로(609a), 비디오 램(610a), 및 오디오 회로(611a)로부터의 다양한 신호들은 FPC(606)를 통해 스캐닝 라인 구동기 회로(604a) 및 신호 라인 구동기 회 로(605a)로 공급되고, 추가로 픽셀 부분(603)에 공급된다.
프린팅된 배선 보드(607)의 전력 공급 전압 및 다양한 신호들은 복수의 입력 단자들이 배열되는 인터페이스(I/F) 부분(608)을 통해 공급된다. 신호는 인터페이스(I/F) 부분(608)으로부터 이미지 신호 프로세싱 회로(609a)로 입력된다. 신호는 이미지 신호 프로세싱 회로(609a) 및 비디오 램(610a) 사이에서 전송 및 수신된다.
프린팅된 배선 보드(607)가 이러한 실시예 모드에서 FPC(606)를 사용하여 장착된다는 것에 주의하고; 그러나 본 발명이 이러한 구조에 반드시 제한되지는 않는다. 제어 회로(601a) 및 전력 공급 회로(602)는 COG(Chip On Glass) 방법에 의해 기판상에 직접적으로 장착될 수 있다. 추가로, 신호 라인 구동기 회로 및 스캐닝 라인 구동기 회로와 같은 IC 칩의 장착 방법은 이러한 실시예 모드에 제한되지 않으며, 기판상에 형성되는 IC 칩은 배선 결합 방법에 의해 픽셀 부분에서 배선에 접속될 수 있다.
추가로, 프린팅된 배선 보드(607)에서, 노이즈는 전력 공급 전압 또는 신호들에서 일어날 수 있고, 그 신호의 상승은 리딩 배선들 사이에 형성되는 커패시턴스, 배선 자체의 저항, 등으로 인해 느려질 수 있다. 따라서, 커패시터 및 버퍼와 같은 다양한 종류의 요소들이 프린팅 배선 보드(607)상에 제공될 수 있고, 그에 의해 전력 공급 전압 또는 신호들에서 야기되는 노이즈를 방지하거나 신호의 상승이 느리게 되는 것을 방지한다.
상기 기술된 바와 같이, 소형화된 배선 등을 갖는 박막 트랜지스터가 제공되는 디스플레이 디바이스가 소형화될 수 있다.
도 11에서의 것과 서로 다른 디스플레이 디바이스의 모드가 도 19a 및 도 19b에 도시되어 있다. 도 19a 및 도 19b에 있어서, 모듈은 실시예 모드(5)에서 제시된 바와 같이 결정 반도체 막을 갖는 박막 트랜지스터로부터 형성된다. 따라서, 구동기 회로 부분 또는 주변장치 회로 부분에 형성되는 요소는 기판상에 통합적으로 형성될 수 있다.
도 19a에 도시된 바와 같이, 픽셀 부분(603), 스캐닝 라인 구동기 회로(604b), 신호 라인 구동기 회로(605b), 제어 회로(601b), 오디오 회로(611b), 이미지 신호 프로세싱 회로(609b), 및 비디오 램(610b)가 기판(600)상에 제공된다. 따라서, 프린팅된 배선 보드상에 형성되는 요소들의 수가 감소될 수 있다.
기판(600)상에 형성되는 각각의 회로의 블록도가 도 19b이다. 액정 요소가 픽셀 부분(603)에서 형성되는 회로가 기술되어 있다. 픽셀 부분(603)은 패널상에 제공되고, 그레이 스케일을 통해 디스플레이하는 그레이 스케일 전력 공급원(617)은 또한 그 패널상에 형성된다. 픽셀 부분(603)의 주변 장치에 있어서, 스캐닝 라인 구동기 회로(604a) 및 신호 라인 구동기 회로(605a)가 제공된다.
제어 회로(601b)는 CPU(616), CPU 인터페이스(I/F)(623), CPU에 의해 사용되는 스택/가변적 SRAM으로 작동하는 WRAM(624), 프로그램 및 이미지 데이터를 저장하는 마스크 ROM으로 작동하는 PROM(615), 및 메모리 제어기(625)를 포함한다. 메모리 제어기(625)는 PROM 및 WRAM의 어드레스/데이터 통과의 인터페이스와, WRAM에 대한 어드레스 신호의 일부를 디코딩하여 오디오 회로를 제어하는 신호를 만들기 위한 기능을 갖는다.
오디오 회로(611b)는 오디오 데이터가 저장되는 마스크 ROM으로 기능하는 오디오 ROM(618)과, 카운터를 사용하여 오디오 ROM에 대한 어드레스를 형성하거나 오디오 회로에 대한 클럭 신호를 형성하는 기능을 갖는 오디오 제어기(621)와, 아날로그 파형을 증폭하거나 디지털 오디오 데이터로부터 아날로그 파형을 형성하는 기능을 갖는 증폭기(618)를 포함한다.
이미지 신호 처리 회로(609b)는 이미지 데이터의 컬러 정보를 저장하는 SRAM으로 작동하는 CRAM(622)을 포함한다.
한 라인의 이미지에 대한 이미지 또는 이미지 정보의 좌표 정보를 저장하는 SRAM(626)이 또한 제공된다.
프린팅된 배선 보드(607)상에 형성되는 전력 공급 회로(602)로부터의 전력은 FPC(606)를 통해 이러한 기능들을 갖는 각각의 회로들에 공급된다.
박막 트랜지스터가 이와 같은 결정 반도체 막을 사용하여 제조될 때, 그것은 글래스 기판상에 통합적으로 형성될 수 있고, 따라서 디스플레이 디바이스의 무게에서 감량하고 감소시킬 수 있다. 디스플레이 디바이스의 생산성은 FPC를 통해 포인트들이 접속하는 수가 감소될 수 있기 때문에 증가될 수 있다.
상기 기술된 바와 같이, 소형화된 배선 등을 갖는 박막 트랜지스터가 제공되는 디스플레이 디바이스는 소형화될 수 있다.
[실시예 모드 15]
상기 실시예 모드들에서 제시된 광 방출 디바이스의 밀폐의 모드가 실시예 모드(15)에 제시되어 있다.
도 12a는 밀폐된 광 방출 디바이스를 도시한 단면도이고, 도 11이 D-D'를 따라 취해진 단면도이다. 픽셀 부분(903)에서, N 채널을 갖는 구동 TFT(914)는 사이에 베이스 막(912)을 통해 (편의상 제 1 기판으로 언급되는) 기판(911) 위에 제공된다. 구동 TFT는 상기 실시예 모드들에서 소형화되는 배선 등을 갖도록 형성될 수 있다. 애노드(915)는 구동 TFT의 소스 전극 또는 드레인 전극으로 작동하도록 배선에 접속된다. 전계 발광 층(916) 및 캐소드(917)는 애노드 위에 형성된다.
보호막(918)은 캐소드를 덮도록 추가로 제공된다. 보호막은 주로 실리콘 질화물 또는 실리콘 질산화물을 포함하고, 스퍼터링 방법(DC 방법 또는 RF 방법)에 의해 획득되는 절연막, 수소를 포함하는 DLC 막, 또는 탄소 질화막을 갖도록 형성된다. 보호막은 단일 층 구조 또는 상기 막들의 박판 구조를 가질 수 있다. 예를 들어, 매우 견고한 막이 보호막으로 물 또는 산소의 진입을 방지하기 위해 사용될 때, 스트레스를 완화하기 위한 막, 예로써 탄소 질화막이 형성되어, 매우 견고한 막이 그 위에 형성되는 것이 가능하다. 물, 산소 등에 의한 전계 발광 층의 저하(하락)은 보호막에 의해 방지될 수 있다.
캐소드 및 보호막은 제 1 접속 영역(920)에서 또한 존재하도록 제공된다. 접속 영역(920)에서, 캐소드는 접속 배선(919)에 접속된다.
밀폐 영역(923)에서, 제 1 기판(911)은 밀폐 재료(921)에 의해 (편의상 제 2 기판으로 언급되는) 반대 기판(922)에 부착된다. 반대 기판에는 건조제(925)가 제공될 수 있다. 건조제에 의해, 물 또는 산소의 진입이 방지될 수 있다. 컬러 필터는 반대 기판에 제공될 수 있다. 넓은 피크는 컬러 필터에 의해 각각의 RGB의 광 방출 스펙트럼에서 날카롭게 되도록 정정될 수 있다. 밀폐 재료는 열경화성 수지 또는 자외선 경화용 수지로 구성된다. 제 1 기판 및 제 2 기판은 압력을 가하는 동한 밀폐 재료를 가열하거나 자외선 조사에 의해 부착되어 고정된다. 예를 들어, 에폭시 기반 수지는 밀폐 재료로 활용될 수 있다. 밀폐 재료는 스페이서와 섞인다. 제 1 기판 및 제 2 기판 사이의 스페이스(즉, 틈새)는 밀폐 재료의 스페이서에 의해 유지된다. 스페이서는 구형 또는 열과 같을 수 있고, 원통형 스페이서가 이러한 실시예 모드에서 사용되므로, 그 틈새는 원의 직경과 동일하다.
제 2 접속 영역(926)에서, 접속 배선(919)은 이방성 도전성 막(924)에 의해 IC 칩(927)으로부터 형성되는 신호 라인 구동기 회로에 접속된다. IC 칩은 FPC(906)상에 제공된다. 이방성 도전성 막이 가열 또는 압력에 의해 고착될 때, 균열이 막 기판의 유동성 또는 가열에 의해 부드러워져 발생되지 않도록 주의하여 수행된다. 예를 들어, 매우 견고한 기판은 고착 영역에 보조자로 배열될 수 있다. 클럭 신호 또는 비디오 신호는 그에 따라 접속된 IC 칩으로부터 수신된다.
광 방출 디바이스가 제 2 기판(922)을 통해 밀폐될 때, 스페이스는 제 2 기판(922) 및 보호막(918) 사이에 형성된다. 비활성 가스, 예로써 질소 가스를 충전시키거나 스페이서에 높은 수분 흡수 재료를 형성하여 물 또는 산소의 진입을 추가로 방지하는 것이 가능하다. 광 전송 및 높은 수분 흡수 수지가 형성될 수 있다. 광 방출 디바이스는 광 방출 요소로부터의 광이 제 2 기판 측을 향해 방출될 때조차 광 전달을 감소시키지 않으며 광 전송 수지를 사용하여 형성될 수 있다.
도 12b는 도 12a의 것과 서로 다른 제 2 기판을 사용하지 않는 밀폐의 모드 를 도시한다. 다른 구조들이 유사하므로, 그의 기술은 생략된다.
도 12b에서, 제 2 보호막(930)은 보호막(918)을 덮도록 제공된다. 에폭시 수지, 우레탄 수지, 또는 실리콘 수지와 같은 유기 재료는 제 2 보호막으로 사용될 수 있다. 제 2 보호막은 잉크 제트법에 의해 중합(높은 분자량) 재료를 적하함으로써 형성될 수 있다. 에폭시 수지는 이러한 실시예 모드에서 분배기에 의해 토출되어 건조된다.
물, 산소 등으로 인한 전계 발광 층의 저하가 문제를 일으키지 않을 때, 보호막(918)은 반드시 제공될 필요가 없다. 제 2 기판은 밀폐를 위한 제 2 보호막 위에 제공될 수 있다.
광 방출 디바이스가 제 2 기판을 사용하지 않으며 밀폐될 때, 디스플레이 디바이스의 무게, 사이즈, 및 두께를 더 감소시키는 것이 가능하다.
편광판 또는 원형 편광판은 이러한 실시예 모드에서 명암을 증가시키도록 제공될 수 있다. 예를 들어, 편광판 또는 원형 편광판은 디스플레이 스크린의 표면들 모두 또는 하나의 표면에 대해 제공될 수 있다.
[실시예 모드 16]
상기 실시예 모드들에서 기술된 디스플레이 디바이스를 사용하는 전자 디바이스들의 예들은 다음에 따라 제시될 수 있다: 비디오 카메라; 디지털 카메라; 고글 형태 디스플레이(헤드 장착형 디스플레이); 네비게이션 시스템; (자동차 오디오 또는 오디오 구성요소와 같은) 오디오 재생 디바이스; 랩탑 개인용 컴퓨터; 게임 머신; (모바일 컴퓨터, 셀룰러 폰, 휴대용 게임 머신, 또는 전자 서적과 같은) 개인용 디지털 보조기; 레코딩 매체를 포함하는 이미지 재생 디바이스(구체적으로는, DVD(Digital Versatile Disc)와 같은 레코딩 매체를 재생하고, 이미지를 디스플레이할 수 있는 디스플레이를 갖는 디바이스) 등. 구체적으로는, 상기 실시예 모드들에서 기술된 잉크 제트법은 큰 스크린 등을 갖는 큰 사이즈 텔레비전에 적용되는 것이 바람직하다. 이러한 전자 디바이스들의 실제 예들은 도 13a 내지 도 13c에 도시되어 있다.
도 13a는 샤시(2001), 지지 섹션(2002), 디스플레이 부분(2003), 스피커 부분(2004), 비디오 출력 단자(2005) 등을 포함하는 큰 사이즈 디스플레이 디바이스를 도시하고 있다. 디스플레이 부분(2003)에는 픽셀 부분 및 구동기 회로 부분을 포함하는 모듈이 제공된다. 픽셀 부분은 상기 실시예 모드들에서 기술된 잉크 제트법에 의해 형성되는 TFT 및 액정 요소 또는 광 방출 요소를 갖는다. 디스플레이 디바이스가 개인용 컴퓨터에 대한 디스플레이 디바이스, TV 방송 수신에 대한 디스플레이 디바이스, 및 광고에 대한 디스플레이 디바이스와 같은 정보를 디스플레이하는 모든 디스플레이 디바이스들을 포함한다는 것에 주의한다.
도 13b는 주요 몸체(2101), 샤시(2102), 디스플레이 부분(2103), 오디오 입력 부분(2104), 오디오 출력 부분(2105), 작동 키들(2106), 안테나(2107) 등을 포함하는 모바일 터미널들 중 하나인 셀룰러 폰을 도시하고 있다. 디스플레이 부분(2103)에는 픽셀 부분 및 구동기 회로 부분을 포함하는 모듈이 제공된다. 픽셀 부분은 상기 실시예 모드들에서 기술된 잉크 제트법에 의해 형성되는 TFT 및 액정 요소 또는 광 방출 요소를 갖는다. 추가로, 셀룰러 폰의 비용들은 하나의 기판으로부터 복수의 패널들을 형성하는 방법(무리 프린팅)에 의해 디스플레이 부분(2103)을 형성하여 감소될 수 있다.
도 13c는 주요 몸체(2301), 디스플레이 부분(2303), 오디오 입력 부분(2304), 오디오 출력 부분(2305), 스위치(2306), 외부 접속 포트(2307) 등을 포함하는 시트 방식 셀룰러 폰을 도시하고 있다. 별개로 준비된 이어폰(2308)은 외부 접속 포트(2307)를 통해 셀룰러 폰에 접속될 수 있다. 센서를 갖는 터치 패널 디스플레이 스크린은 디스플레이 부분(2303)으로 사용된다. 일련의 동작은 디스플레이 부분(2303) 상에 디스플레이되는 터치 패널 동작 키(2309)를 터치하여 수행될 수 있다. 디스플레이 부분(2303)은 픽셀 부분 및 구동기 회로 부분을 갖는 모듈로 제공된다. 픽셀 부분은 상기 실시예 모드들에서 기술된 잉크 제트법에 의해 형성되는 TFT 및 액정 요소 또는 광 방출 요소를 갖는다. 추가로, 시트 방식 셀룰러 폰의 비용들은 하나의 기판으로부터 복수의 패널들을 형성하는 방법(무리 프린팅)에 의해 디스플레이 부분(2303)을 형성하여 감소될 수 있다.
상기 기술된 바와 같이, 본 발명의 적용 가능한 범위는 매우 광범위하여 다양한 전자 디바이스들의 분야에 적용될 수 있다. 추가로, 이러한 실시예 모드들의 전자 디바이스들은 상기 실시예 모드들에 기술된 어떠한 구조도 활용할 수 있다.
[실시예 모드 17]
비활성 가스는 본 발명에서 플라즈마 처리의 처리 가스로 활용될 수 있다. 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe)과 같은 희유 가스가 비활성 가스로 사용될 수 있다. 압력과 같은 다른 조건들은 상기 실시예 모드들에서 기술된 것들과 유사하다.

Claims (52)

  1. 배선을 형성하는 방법에 있어서,
    절연막의 표면상에 발액 처리(liquid-repellent treatment)를 수행하는 단계,
    상기 절연막의 상기 표면이 친액성 영역(lyophilic region) 및 발액성 영역을 포함하도록 상기 절연막의 상기 표면상에 선택적으로 친액 처리를 수행하는 단계, 및
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 친액성 영역상에 상기 배선을 형성하는 단계를 포함하는, 배선 형성 방법.
  2. 배선을 형성하는 방법에 있어서,
    절연막의 표면상에 발액성 영역을 형성하는 단계,
    상기 절연막의 상기 표면이 상기 발액성 영역 및 친액성 영역을 포함하도록 상기 발액성 영역에 선택적으로 상기 친액성 영역을 형성하는 단계, 및
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 친액성 영역상에 상기 배선을 형성하는 단계를 포함하는, 배선 형성 방법.
  3. 배선을 형성하는 방법에 있어서,
    플라즈마 처리에 의해 절연막의 표면상에 발액성 영역을 형성하는 단계,
    상기 절연막의 상기 표면이 상기 발액성 영역 및 친액성 영역을 포함하도록 상기 발액성 영역에 선택적으로 상기 친액성 영역을 형성하는 단계, 및
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 친액성 영역상에 상기 배선을 형성하는 단계를 포함하는, 배선 형성 방법.
  4. 제 3 항에 있어서,
    상기 플라즈마 처리는 100 Torr 내지 1000 Torr의 압력에서 수행되는, 배선 형성 방법.
  5. 제 3 항에 있어서,
    상기 플라즈마 처리는 처리 가스로 공기, 산소, 또는 질소를 사용하여 대기압 또는 대기압 근방의 압력 하에서 수행되는, 배선 형성 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 배선을 형성하는 방법에 있어서,
    절연막의 표면상에 불소를 함유하는 막을 형성하여 발액성 영역을 형성하는 단계,
    불소를 함유하는 상기 절연막의 상기 표면이 상기 발액성 영역 및 친액성 영역을 포함하도록 상기 발액성 영역에 선택적으로 상기 친액성 영역을 형성하는 단계, 및
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 친액성 영역상에 상기 배선을 형성하는 단계를 포함하는, 배선 형성 방법.
  10. 제 9 항에 있어서,
    테플론 막(Teflon film) 또는 실란 결합제(silane coupling agent)가 상기 발액성 영역을 형성하기 위해 형성되는, 배선 형성 방법.
  11. 제 2 항, 제 3 항 또는 제 9 항 중 어느 한 항에 있어서,
    상기 친액성 영역은 상기 발액성 영역에 레이저 광을 조사하여 선택적으로 형성되는, 배선 형성 방법.
  12. 제 2 항, 제 3 항 또는 제 9 항 중 어느 한 항에 있어서,
    상기 발액성 영역보다 발액성이 낮은 영역이 상기 친액성 영역으로서 형성되는, 배선 형성 방법.
  13. 제 1 항 내지 제 3 항 또는 제 9 항 중 어느 한 항에 있어서,
    상기 조성물은 잉크 제트법에 의해 적하되는, 배선 형성 방법.
  14. 박막 트랜지스터를 제조하는 방법에 있어서,
    제 1 발액성 영역을 형성하도록 절연막의 표면상에 발액 처리를 수행하는 단계,
    상기 표면이 상기 제 1 발액성 영역 및 제 1 친액성 영역을 포함하도록 상기 제 1 친액성 영역을 형성하기 위해 상기 절연막의 상기 표면상에 선택적으로 친액 처리를 수행하는 단계, 및
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 제 1 친액성 영역상에 도전성 막을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  15. 박막 트랜지스터를 제조하는 방법에 있어서,
    절연막의 표면상에 제 1 발액성 영역을 형성하는 단계,
    상기 표면이 상기 제 1 발액성 영역 및 제 1 친액성 영역을 포함하도록 상기 제 1 발액성 영역에 선택적으로 상기 제 1 친액성 영역을 형성하는 단계, 및
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 제 1 친액성 영역상에 도전성 막을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  16. 박막 트랜지스터를 제조하는 방법에 있어서,
    게이트 전극을 형성하기 위한 표면상에 플라즈마 처리에 의해 제 1 발액성 영역을 형성하는 단계,
    상기 게이트 전극을 형성하기 위한 상기 표면이 상기 제 1 발액성 영역 및 및 제 1 친액성 영역을 포함하도록 상기 제 1 발액성 영역에 선택적으로 상기 제 1 친액성 영역을 형성하는 단계,
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 제 1 친액성 영역상에 상기 게이트 전극을 형성하는 단계,
    소스 전극 및 드레인 전극을 형성하기 위한 표면상에 플라즈마 처리에 의해 제 2 발액성 영역을 형성하는 단계,
    상기 소스 전극 및 상기 드레인 전극을 형성하기 위한 상기 표면이 상기 제 2 발액성 영역 및 제 2 친액성 영역을 형성하도록 상기 제 2 발액성 영역에 선택적으로 상기 제 2 친액성 영역을 형성하는 단계, 및
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 제 2 친액성 영역상에 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  17. 박막 트랜지스터를 제조하는 방법에 있어서,
    기판의 표면상에 플라즈마 처리에 의해 제 1 발액성 영역을 형성하는 단계,
    상기 기판의 상기 표면이 상기 제 1 발액성 영역 및 제 1 친액성 영역을 포함하도록 상기 제 1 발액성 영역에 선택적으로 상기 제 1 친액성 영역을 형성하는 단계,
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 기판의 상기 제 1 친액성 영역상에 게이트 전극을 형성하는 단계,
    상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 전극 위에 반도체 막을 형성하는 단계,
    상기 반도체 막 위에 일도전형을 갖는 반도체 막을 형성하는 단계,
    일도전형을 갖는 상기 반도체 막의 표면 및 상기 게이트 절연막의 표면상에 플라즈마 처리에 의해 제 2 발액성 영역을 형성하는 단계,
    일도전형을 갖는 상기 반도체 막의 상기 표면 및 상기 게이트 절연막의 상기 표면이 상기 제 2 발액성 영역 및 제 2 친액성 영역을 포함하도록 상기 제 2 발액성 영역에 선택적으로 상기 제 2 친액성 영역을 형성하는 단계, 및
    도전성 재료를 포함하는 조성물을 적하함으로써 일도전형을 갖는 상기 반도체 막 및 상기 게이트 절연막의 상기 제 2 친액성 영역상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  18. 박막 트랜지스터를 제조하는 방법에 있어서,
    소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극 및 상기 드레인 전극 위에 반도체 막을 형성하는 단계,
    상기 반도체막을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막의 표면상에 플라즈마 처리에 의해 제 1 발액성 영역을 형성하는 단계,
    상기 게이트 절연막의 상기 표면이 상기 제 1 발액성 영역 및 제 1 친액성 영역을 포함하도록 상기 제 1 발액성 영역에 선택적으로 상기 제 1 친액성 영역을 형성하는 단계, 및
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 게이트 절연막의 상기 표면의 상기 제 1 친액성 영역상에 게이트 전극을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  19. 박막 트랜지스터를 제조하는 방법에 있어서,
    베이스 막 위에 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극 및 상기 드레인 전극 위에 반도체 막을 형성하는 단계,
    상기 반도체 막의 표면상에 플라즈마 처리에 의해 제 1 발액성 영역을 형성하는 단계,
    상기 반도체 막의 상기 표면이 상기 제 1 발액성 영역 및 제 1 친액성 영역을 포함하도록 상기 제 1 발액성 영역에 선택적으로 상기 제 1 친액성 영역을 형성하는 단계,
    마스크의 재료를 포함하는 조성물을 적하함으로써 상기 반도체 막의 상기 제 1 친액성 영역에 상기 마스크를 형성하는 단계,
    상기 마스크를 사용하여 상기 반도체 막을 패터닝하는 단계,
    상기 반도체 막을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막의 표면상에 플라즈마 처리에 의해 제 2 발액성 영역을 형성하는 단계,
    상기 게이트 절연막의 상기 표면이 상기 제 2 발액성 영역 및 제 2 친액성 영역을 포함하도록 상기 제 2 발액성 영역에 선택적으로 상기 제 2 친액성 영역을 형성하는 단계, 및
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 게이트 절연막의 상기 제 2 친액성 영역상에 게이트 전극을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  20. 박막 트랜지스터를 제조하는 방법에 있어서,
    베이스 막의 표면상에 플라즈마 처리에 의해 제 1 발액성 영역을 형성하는 단계,
    상기 베이스 막의 상기 표면이 상기 제 1 발액성 영역 및 제 1 친액성 영역을 포함하도록 상기 제 1 발액성 영역에 선택적으로 상기 제 1 친액성 영역을 형성하는 단계,
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 베이스 막의 상기 제 1 친액성 영역상에 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극 및 상기 드레인 전극 위에 반도체 막을 형성하는 단계,
    상기 반도체 막의 표면상에 플라즈마 처리에 의해 제 2 발액성 영역을 형성하는 단계,
    상기 반도체 막의 상기 표면이 상기 제 2 발액성 영역 및 제 2 친액성 영역을 포함하도록 상기 제 2 발액성 영역에 선택적으로 상기 제 2 친액성 영역을 형성하는 단계,
    마스크의 재료를 포함하는 조성물을 적하함으로써 상기 반도체 막의 상기 제 2 친액성 영역상에 상기 마스크를 형성하는 단계,
    상기 마스크를 사용하여 상기 반도체 막을 패터닝하는 단계,
    상기 반도체 막을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막의 표면상에 플라즈마 처리에 의해 제 3 발액성 영역을 형성하는 단계,
    상기 게이트 절연막의 상기 표면이 상기 제 3 발액성 영역 및 제 3 친액성 영역을 포함하도록 상기 제 3 발액성 영역에 선택적으로 상기 제 3 친액성 영역을 형성하는 단계,
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 게이트 절연막의 상기 제 3 친액성 영역상에 게이트 전극을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  21. 제 14 항 또는 제 15 항에 있어서,
    상기 제 1 발액성 영역은 플라즈마 처리에 의해 상기 표면상에 CF2 결합을 형성함으로써 형성되는, 박막 트랜지스터 제조 방법.
  22. 제 14 항 또는 제 15 항에 있어서,
    층간 절연막을 형성하는 단계,
    상기 층간 절연막에 개구부를 형성하는 단계,
    상기 개구부가 형성된 상기 층간 절연막상에 플라즈마 처리에 의해 상기 개구부 및 상기 층간 절연막의 표면상에 제 2 발액성 영역을 형성하는 단계,
    상기 제 2 발액성 영역의 상기 개구부에 선택적으로 제 2 친액성 영역을 형성하는 단계, 및
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 개구부를 통해 소스 전극 또는 드레인 전극에 접속되는 배선을 형성하는 단계를 더 포함하는, 박막 트랜지스터 제조 방법.
  23. 제 14 항, 제 15 항 또는 제 18 항 중 어느 한 항에 있어서,
    상기 제 1 발액성 영역은 상기 제 1 친액성 영역을 선택적으로 형성하기 위해 레이저 광으로 조사되는, 박막 트랜지스터 제조 방법.
  24. 삭제
  25. 박막 트랜지스터를 제조하는 방법에 있어서,
    불소를 함유하는 막을 형성하는 단계,
    불소를 함유하는 상기 막이 제 1 친액성 영역 및 제 1 발액성 영역을 포함하도록 불소를 함유하는 상기 막에 선택적으로 상기 제 1 친액성 영역을 형성하는 단계,
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 제 1 친액성 영역상에 게이트 전극을 형성하는 단계, 및
    상기 게이트 전극을 소성(baking)하기 위해 가열 처리를 수행하고, 상기 가열 처리에 의해 불소를 함유하는 상기 막을 제거하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  26. 박막 트랜지스터를 제조하는 방법에 있어서,
    불소를 함유하는 제 1 막을 형성하는 단계,
    불소를 함유하는 상기 제 1 막이 제 1 친액성 영역 및 제 1 발액성 영역을 포함하도록 불소를 함유하는 상기 제 1 막에 선택적으로 상기 제 1 친액성 영역을 형성하는 단계,
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 제 1 친액성 영역상에 게이트 전극을 형성하는 단계,
    상기 게이트 전극을 소성하기 위해 제 1 가열 처리를 수행하고, 상기 제 1 가열 처리에 의해 불소를 함유하는 상기 제 1 막을 제거하는 단계,
    상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 전극 위에 반도체 막을 형성하는 단계,
    상기 반도체 막 위에 일도전형을 갖는 반도체 막을 형성하는 단계,
    일도전형을 갖는 상기 반도체 막 및 상기 게이트 절연막 위에 불소를 함유하는 제 2 막을 형성하는 단계,
    불소를 함유하는 상기 제 2 막이 제 2 친액성 영역 및 제 2 발액성 영역을 포함하도록 불소를 함유하는 상기 제 2 막에 선택적으로 상기 제 2 친액성 영역을 형성하는 단계,
    도전성 재료를 포함하는 조성물을 적하함으로써 일도전형을 갖는 상기 반도체 막 및 상기 게이트 절연막의 상기 제 2 친액성 영역상에 소스 전극 및 드레인 전극을 형성하는 단계, 및
    상기 소스 전극 및 상기 드레인 전극을 소성하기 위해 제 2 가열 처리를 수행하고, 상기 제 2 가열 처리에 의해 불소를 함유하는 상기 제 2 막을 제거하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  27. 제 25 항에 있어서,
    불소를 함유하는 상기 막으로서 테플론 또는 실란 결합제를 포함하는 막이 형성되는, 박막 트랜지스터 제조 방법.
  28. 제 25 항에 있어서,
    층간 절연막을 형성하는 단계,
    상기 층간 절연막에 개구부를 형성하는 단계,
    상기 개구부가 형성되는 상기 층간 절연막상에 플라즈마 처리에 의해 상기 개구부 및 상기 층간 절연막의 표면상에 발액성 영역을 형성하는 단계,
    상기 발액성 영역의 상기 개구부에 선택적으로 제 2 친액성 영역을 형성하는 단계, 및
    배선의 재료를 포함하는 조성물을 적하함으로써 상기 개구부를 통해 소스 전극 또는 드레인 전극에 접속되는 상기 배선을 형성하는 단계를 더 포함하는, 박막 트랜지스터 제조 방법.
  29. 제 25 항에 있어서,
    불소를 함유하는 상기 막은 상기 제 1 친액성 영역을 선택적으로 형성하기 위해 레이저 광으로 조사되는, 박막 트랜지스터 제조 방법.
  30. 제 14 항 내지 제 20 항, 제 25 항 또는 제 26 항 중 어느 한 항에 있어서,
    상기 조성물은 잉크 제트법에 의해 적하되는, 박막 트랜지스터 제조 방법.
  31. 액적 토출 방법(droplet discharging method)에 있어서,
    피처리물의 표면이 발액성 영역 및 친액성 영역을 포함하도록 상기 발액성 영역이 형성된 상기 피처리물에 광 조사 유닛에 의한 광을 선택적으로 조사함으로써 상기 친액성 영역을 형성하는 단계, 및
    액적 토출 유닛 및 상기 광 조사 유닛을 포함하는 처리실(treatment chamber)에서, 상기 액적 토출 유닛에 의해 상기 친액성 영역상에 액적을 토출하는 단계를 포함하는, 액적 토출 방법.
  32. 제 1 처리실이 플라즈마 유닛 및 유전체를 갖고, 제 2 처리실이 액적 토출 유닛 및 광 조사 유닛을 갖는 처리 장치를 사용하는 액적 토출 방법에 있어서,
    상기 제 1 처리실의 상기 플라즈마 유닛 및 상기 유전체에 의해 피처리물의 표면상에 발액성 영역을 형성하는 단계,
    상기 피처리물을 대기에 노출시키지 않으면서 상기 제 2 처리실로 이동시키는 단계,
    상기 피처리물의 상기 표면이 친액성 영역 및 상기 발액성 영역을 포함하도록 상기 제 2 처리실의 상기 광 조사 유닛에 의해 상기 발액성 영역이 형성되는 상기 피처리물에 선택적으로 상기 친액성 영역을 형성하는 단계, 및
    상기 액적 토출 유닛에 의해 상기 친액성 영역 상에 액적을 토출하는 단계를 포함하는, 액적 토출 방법.
  33. 제 31 항 또는 제 32 항에 있어서,
    상기 액적 토출 유닛 및 상기 광 조사 유닛은 일체 형성되는, 액적 토출 방법.
  34. 제 31 항 또는 제 32 항에 있어서,
    상기 광 조사 유닛은 레이저 광을 포함하는, 액적 토출 방법.
  35. 제 31 항 또는 제 32 항에 있어서,
    상기 액적은 잉크 제트법에 의해 적하되는, 액적 토출 방법.
  36. 제 16 항에 있어서,
    상기 제 1 발액성 영역 및 상기 제 2 발액성 영역은 상기 플라즈마 처리에 의해 상기 게이트 전극을 형성하기 위한 상기 표면과 상기 소스 전극 및 상기 드레인 전극을 형성하기 위한 상기 표면상에 CF2 결합을 각각 형성함으로써 형성되는, 박막 트랜지스터 제조 방법.
  37. 제 17 항에 있어서,
    상기 제 1 발액성 영역 및 상기 제 2 발액성 영역 각각은 상기 플라즈마 처리에 의해 상기 기판 및 상기 반도체 막상에 CF2 결합을 형성함으로써 형성되는, 박막 트랜지스터 제조 방법.
  38. 제 18 항에 있어서,
    상기 제 1 발액성 영역은 상기 플라즈마 처리에 의해 상기 표면상에 CF2 결합을 형성함으로써 형성되는, 박막 트랜지스터 제조 방법.
  39. 제 19 항에 있어서,
    상기 제 1 발액성 영역 및 상기 제 2 발액성 영역 각각은 상기 플라즈마 처리에 의해 상기 반도체 막 및 상기 게이트 절연막상에 CF2 결합을 형성함으로써 형성되는, 박막 트랜지스터 제조 방법.
  40. 제 20 항에 있어서,
    상기 제 1 발액성 영역, 상기 제 2 발액성 영역, 및 상기 제 3 발액성 영역 각각은 상기 플라즈마 처리에 의해 상기 베이스 막 및 상기 반도체 막상에 CF2 결합을 형성함으로써 형성되는, 박막 트랜지스터 제조 방법.
  41. 제 16 항, 제 17 항 또는 제 19 항 중 어느 한 항에 있어서,
    층간 절연막을 형성하는 단계,
    상기 층간 절연막에 개구부를 형성하는 단계,
    상기 개구부가 형성된 상기 층간 절연막상에 플라즈마 처리에 의해 상기 개구부 및 상기 층간 절연막의 표면상에 제 3 발액성 영역을 형성하는 단계,
    상기 제 3 발액성 영역의 상기 개구부에 선택적으로 친액성 영역을 형성하는 단계, 및
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 개구부를 통해 상기 소스 전극 또는 상기 드레인 전극에 접속되는 배선을 형성하는 단계를 더 포함하는, 박막 트랜지스터 제조 방법.
  42. 제 20 항에 있어서,
    층간 절연막을 형성하는 단계,
    상기 층간 절연막에 개구부를 형성하는 단계,
    상기 개구부가 형성된 상기 층간 절연막상에 플라즈마 처리에 의해 상기 개구부 및 상기 층간 절연막의 표면상에 제 4 발액성 영역을 형성하는 단계,
    상기 제 4 발액성 영역의 상기 개구부에 선택적으로 친액성 영역을 형성하는 단계, 및
    도전성 재료를 포함하는 조성물을 적하함으로써 상기 개구부를 통해 상기 소스 전극 또는 상기 드레인 전극에 접속되는 배선을 형성하는 단계를 더 포함하는, 박막 트랜지스터 제조 방법.
  43. 제 16 항, 제 17 항 또는 제 19 항 중 어느 한 항에 있어서,
    상기 제 1 발액성 영역 및 상기 제 2 발액성 영역 각각은 상기 제 1 친액성 영역 및 상기 제 2 친액성 영역을 선택적으로 형성하기 위해 레이저 광으로 조사되는, 박막 트랜지스터 제조 방법.
  44. 제 20 항에 있어서,
    상기 제 1 발액성 영역, 상기 제 2 발액성 영역, 및 제 3 발액성 영역 각각은 상기 제 1 친액성 영역, 상기 제 2 친액성 영역, 및 상기 제 3 친액성 영역을 선택적으로 형성하기 위해 레이저 광으로 조사되는, 박막 트랜지스터 제조 방법.
  45. 제 26 항에 있어서,
    불소를 함유하는 상기 제 1 막 및 불소를 함유하는 상기 제 2 막으로서 테플론 또는 실란 결합제를 포함하는 막이 형성되는, 박막 트랜지스터 제조 방법.
  46. 제 26 항에 있어서,
    층간 절연막을 형성하는 단계,
    상기 층간 절연막에 개구부를 형성하는 단계,
    상기 개구부가 형성된 상기 층간 절연막상에 플라즈마 처리에 의해 상기 개구부 및 상기 층간 절연막의 표면상에 제 3 발액성 영역을 형성하는 단계,
    상기 제 3 발액성 영역의 상기 개구부에 선택적으로 제 3 친액성 영역을 형성하는 단계, 및
    배선의 재료를 포함하는 조성물을 적하함으로써 상기 개구부를 통해 상기 소스 전극 또는 상기 드레인 전극에 접속되는 상기 배선을 형성하는 단계를 더 포함하는, 박막 트랜지스터 제조 방법.
  47. 제 26 항에 있어서,
    불소를 함유하는 상기 제 1 막 및 불소를 함유하는 상기 제 2 막 각각은 상기 제 1 친액성 영역 및 상기 제 2 친액성 영역을 선택적으로 형성하기 위해 레이저 광으로 조사되는, 박막 트랜지스터 제조 방법.
  48. 제 1 항에 있어서,
    상기 절연막은 개구부를 갖고,
    상기 친액 처리는 상기 절연막의 상기 표면의 상기 개구부 및 상기 개구부의 주변 영역상에서 선택적으로 수행되는, 배선 형성 방법.
  49. 제 9 항에 있어서,
    상기 절연막은 개구부를 갖고,
    상기 친액성 영역은 상기 불소를 함유하는 상기 막의 상기 표면이 상기 개구부 및 상기 개구부의 주변 영역에 상기 발액성 영역 및 상기 친액성 영역을 포함하도록 선택적으로 형성되는, 배선 형성 방법.
  50. 제 14 항에 있어서,
    상기 절연막은 개구부를 갖고,
    상기 친액 처리는 상기 절연막의 상기 표면의 상기 개구부 및 상기 개구부의 주변 영역상에서 선택적으로 수행되는, 박막 트랜지스터 제조 방법.
  51. 제 15 항에 있어서,
    상기 절연막은 개구부를 갖고,
    상기 제 1 친액성 영역은 상기 절연막의 상기 표면이 상기 개구부 및 상기 개구부의 주변 영역에 상기 제 1 발액성 영역 및 상기 제 1 친액성 영역을 포함하도록 선택적으로 형성되는, 박막 트랜지스터 제조 방법.
  52. 제 2 항 또는 제 3 항에 있어서,
    상기 절연막은 개구부를 갖고,
    상기 친액성 영역은 불소를 함유하는 상기 절연막의 상기 표면이 상기 개구부 및 상기 개구부의 주변 영역에 상기 발액성 영역 및 상기 친액성 영역을 포함하도록 선택적으로 형성되는, 배선 형성 방법.
KR1020067010373A 2003-10-28 2004-10-25 배선 형성 방법, 박막 트랜지스터 제조 방법, 및 액적 토출방법 KR101166358B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00368038 2003-10-28
JP2003368038 2003-10-28
PCT/JP2004/016181 WO2005041286A1 (en) 2003-10-28 2004-10-25 Method for forming wiring, method for manufacturing thin film transistor and droplet discharging method

Publications (2)

Publication Number Publication Date
KR20060125776A KR20060125776A (ko) 2006-12-06
KR101166358B1 true KR101166358B1 (ko) 2012-07-23

Family

ID=34510327

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067010373A KR101166358B1 (ko) 2003-10-28 2004-10-25 배선 형성 방법, 박막 트랜지스터 제조 방법, 및 액적 토출방법

Country Status (3)

Country Link
US (1) US7968461B2 (ko)
KR (1) KR101166358B1 (ko)
WO (1) WO2005041286A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101374072B1 (ko) * 2012-10-23 2014-03-13 한국생산기술연구원 잉크방울의 낙하 위치제어를 통한 인쇄패턴 형성방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100467141C (zh) * 2003-04-25 2009-03-11 株式会社半导体能源研究所 图形的制作方法和液滴排出装置
US7226819B2 (en) 2003-10-28 2007-06-05 Semiconductor Energy Laboratory Co., Ltd. Methods for forming wiring and manufacturing thin film transistor and droplet discharging method
US7537976B2 (en) 2005-05-20 2009-05-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor
US8269227B2 (en) * 2005-06-09 2012-09-18 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic device
JP4857688B2 (ja) * 2005-09-29 2012-01-18 カシオ計算機株式会社 表示装置及びその製造方法
KR100868427B1 (ko) * 2006-05-10 2008-11-11 가시오게산키 가부시키가이샤 표시장치 및 그 제조방법
US8435719B2 (en) * 2006-08-08 2013-05-07 International Business Machines Corporation Tunable contact angle process for immersionlithography topcoats and photoresists
JP5172178B2 (ja) * 2007-03-15 2013-03-27 三菱電機株式会社 薄膜トランジスタ、それを用いた表示装置、及びそれらの製造方法
US8017422B2 (en) 2007-06-19 2011-09-13 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, method for manufacturing light emitting device, and light emitting device
JP4497185B2 (ja) * 2007-09-18 2010-07-07 カシオ計算機株式会社 表示装置の製造方法
JP2010077010A (ja) * 2008-09-01 2010-04-08 Hiroshima Univ 結晶製造装置、それを用いて製造された半導体デバイスおよびそれを用いた半導体デバイスの製造方法
JP2010087208A (ja) * 2008-09-30 2010-04-15 Fujifilm Corp 立体構造物の形成方法、半導体装置の製造方法、および半導体装置
CN102574399B (zh) * 2009-10-28 2015-08-12 惠普发展公司，有限责任合伙企业 用于打印头进给槽的保护涂层
JP5706670B2 (ja) * 2009-11-24 2015-04-22 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5685467B2 (ja) 2010-09-16 2015-03-18 富士フイルム株式会社 パターン形成方法及びパターン形成装置
JP5559656B2 (ja) * 2010-10-14 2014-07-23 大日本スクリーン製造株式会社 熱処理装置および熱処理方法
US8388793B1 (en) * 2011-08-29 2013-03-05 Visera Technologies Company Limited Method for fabricating camera module
US9859348B2 (en) 2011-10-14 2018-01-02 Diftek Lasers, Inc. Electronic device and method of making thereof
US10446629B2 (en) 2011-10-14 2019-10-15 Diftek Lasers, Inc. Electronic device and method of making thereof
EP3244453A1 (en) * 2015-10-09 2017-11-15 Diftek Lasers, Inc. An electronic device and method of making thereof
US10312310B2 (en) 2016-01-19 2019-06-04 Diftek Lasers, Inc. OLED display and method of fabrication thereof
US10627163B1 (en) * 2019-06-06 2020-04-21 Vasily Jorjadze System and method for heating materials

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003518756A (ja) 1999-12-21 2003-06-10 プラスティック ロジック リミテッド 溶液処理
JP2003216100A (ja) 2002-01-21 2003-07-30 Matsushita Electric Ind Co Ltd Ｅｌ表示パネルとｅｌ表示装置およびその駆動方法および表示装置の検査方法とｅｌ表示装置のドライバ回路
JP2003273097A (ja) 2002-03-13 2003-09-26 Seiko Epson Corp 成膜方法、並びにその方法を用いて製造したデバイス

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3093224B2 (ja) 1989-11-24 2000-10-03 日本電気株式会社 半導体装置
JP2840699B2 (ja) * 1990-12-12 1998-12-24 株式会社 半導体エネルギー研究所 被膜形成装置及び被膜形成方法
CN1153240C (zh) * 1997-03-21 2004-06-09 佳能株式会社 印制基片、电子发射元件、电子源和图象形成装置的制造方法
JPH1129873A (ja) 1997-07-11 1999-02-02 Sekisui Chem Co Ltd 積層膜の形成方法及びその形成装置
JP3539179B2 (ja) 1998-01-28 2004-07-07 セイコーエプソン株式会社 基板、基板の製造方法、集積回路および集積回路の製造方法。
JP4377984B2 (ja) * 1999-03-10 2009-12-02 キヤノン株式会社 カラーフィルタとその製造方法、該カラーフィルタを用いた液晶素子
AU7137800A (en) * 1999-07-21 2001-02-13 E-Ink Corporation Preferred methods for producing electrical circuit elements used to control an electronic display
JP5073141B2 (ja) * 1999-12-21 2012-11-14 プラスティック ロジック リミテッド 内部接続の形成方法
CN100483774C (zh) * 1999-12-21 2009-04-29 造型逻辑有限公司 半导体器件及其形成方法
CA2395004C (en) * 1999-12-21 2014-01-28 Plastic Logic Limited Solution processing
CA2394886C (en) * 1999-12-21 2012-07-17 Plastic Logic Limited Inkjet-fabricated integrated circuits
US7183023B2 (en) * 2003-04-07 2007-02-27 Dai Nippon Printing Co., Ltd. Method for manufacturing color filter
JP4746804B2 (ja) 2001-09-28 2011-08-10 株式会社ハイデン研究所 プラズマ発生方法及びプラズマ発生装置
JP2003133691A (ja) 2001-10-22 2003-05-09 Seiko Epson Corp 膜パターンの形成方法、膜パターン形成装置、導電膜配線、電気光学装置、電子機器、並びに非接触型カード媒体
US7474002B2 (en) * 2001-10-30 2009-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dielectric film having aperture portion
JP3823916B2 (ja) * 2001-12-18 2006-09-20 セイコーエプソン株式会社 表示装置及び電子機器並びに表示装置の製造方法
US20040174426A1 (en) * 2001-12-25 2004-09-09 Seiko Epson Corporation Image forming apparatus
JP3698138B2 (ja) * 2001-12-26 2005-09-21 セイコーエプソン株式会社 撥水化処理の方法、薄膜形成方法及びこの方法を用いた有機ｅｌ装置の製造方法、有機ｅｌ装置、電子機器
JP2003283103A (ja) * 2002-03-22 2003-10-03 Seiko Epson Corp パターン形成方法および装置並びにデバイスの製造方法およびデバイス
TWI276179B (en) * 2002-04-15 2007-03-11 Adv Lcd Tech Dev Ct Co Ltd Semiconductor device having semiconductor films of different crystallinity, substrate unit, and liquid crystal display, and their manufacturing method
JP2004200146A (ja) * 2002-12-05 2004-07-15 Seiko Epson Corp エレクトロルミネッセンス表示装置及びその製造方法並びに電子機器
JP4151420B2 (ja) * 2003-01-23 2008-09-17 セイコーエプソン株式会社 デバイスの製造方法
JP4289924B2 (ja) * 2003-04-07 2009-07-01 大日本印刷株式会社 パターン形成体
CN100467141C (zh) * 2003-04-25 2009-03-11 株式会社半导体能源研究所 图形的制作方法和液滴排出装置
JP3988676B2 (ja) * 2003-05-01 2007-10-10 セイコーエプソン株式会社 塗布装置、薄膜の形成方法、薄膜形成装置及び半導体装置の製造方法
US6808942B1 (en) * 2003-05-23 2004-10-26 Texas Instruments Incorporated Method for controlling a critical dimension (CD) in an etch process
JP4629997B2 (ja) 2003-06-02 2011-02-09 株式会社リコー 薄膜トランジスタ及び薄膜トランジスタアレイ
US7226819B2 (en) 2003-10-28 2007-06-05 Semiconductor Energy Laboratory Co., Ltd. Methods for forming wiring and manufacturing thin film transistor and droplet discharging method
FR2869897B1 (fr) * 2004-05-10 2006-10-27 Saint Gobain Substrat a revetement photocatalytique

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003518756A (ja) 1999-12-21 2003-06-10 プラスティック ロジック リミテッド 溶液処理
JP2003216100A (ja) 2002-01-21 2003-07-30 Matsushita Electric Ind Co Ltd Ｅｌ表示パネルとｅｌ表示装置およびその駆動方法および表示装置の検査方法とｅｌ表示装置のドライバ回路
JP2003273097A (ja) 2002-03-13 2003-09-26 Seiko Epson Corp 成膜方法、並びにその方法を用いて製造したデバイス

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101374072B1 (ko) * 2012-10-23 2014-03-13 한국생산기술연구원 잉크방울의 낙하 위치제어를 통한 인쇄패턴 형성방법

Also Published As

Publication number Publication date
US20070019032A1 (en) 2007-01-25
KR20060125776A (ko) 2006-12-06
US7968461B2 (en) 2011-06-28
WO2005041286A1 (en) 2005-05-06

Similar Documents

Publication Publication Date Title
KR101166358B1 (ko) 배선 형성 방법, 박막 트랜지스터 제조 방법, 및 액적 토출방법
US8278204B2 (en) Methods for forming wiring and manufacturing thin film transistor and droplet discharging method
US8105945B2 (en) Method for manufacturing wiring, thin film transistor, light emitting device and liquid crystal display device, and droplet discharge apparatus for forming the same
US7615488B2 (en) Method for forming pattern, thin film transistor, display device and method for manufacturing the same, and television device
US7642038B2 (en) Method for forming pattern, thin film transistor, display device, method for manufacturing thereof, and television apparatus
US7564058B2 (en) Display device, manufacturing method thereof, and television set
US8158517B2 (en) Method for manufacturing wiring substrate, thin film transistor, display device and television device
KR101114897B1 (ko) 반도체 장치, 텔레비전 세트 및 상기 제조 방법
US20050196710A1 (en) Method for forming pattern, thin film transistor, display device and method for manufacturing the same, and television apparatus
US20120202324A1 (en) Manufacturing apparatus of semiconductor device and pattern-forming method
US20050214688A1 (en) Method for forming film pattern, method for manufacturing semiconductor device, liquid crystal television, and EL television
JP4081580B2 (ja) 表示装置の作製方法
JP4666999B2 (ja) 配線及び薄膜トランジスタの作製方法
JP4393968B2 (ja) 配線の作製方法及び半導体装置の作製方法
JP5201791B2 (ja) 表示装置及び電子機器
JP4656916B2 (ja) 発光装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150619

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160624

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee