JPH0645210A - 多層配線の形成方法 - Google Patents
多層配線の形成方法Info
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- JPH0645210A JPH0645210A JP19934392A JP19934392A JPH0645210A JP H0645210 A JPH0645210 A JP H0645210A JP 19934392 A JP19934392 A JP 19934392A JP 19934392 A JP19934392 A JP 19934392A JP H0645210 A JPH0645210 A JP H0645210A
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- film
- groove
- interlayer insulating
- forming
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】層間絶縁膜に設けた溝内に配線を埋め込んで平
坦な多層配線を形成する。 【構成】層間絶縁膜として設けた酸化シリコン膜２を選
択的にエッチングして配線形成用の溝を形成し、イオン
注入により溝の底面にＳｉイオン注入領域４を形成した
後、溝内にアルミニウム膜５を選択成長させ、溝内に充
填して配線を形成し、このアルミニウム膜５を含む表面
に酸化シリコン膜６を堆積して表面を平坦化する。以
後、工程を繰返し多層配線を形成する。
坦な多層配線を形成する。 【構成】層間絶縁膜として設けた酸化シリコン膜２を選
択的にエッチングして配線形成用の溝を形成し、イオン
注入により溝の底面にＳｉイオン注入領域４を形成した
後、溝内にアルミニウム膜５を選択成長させ、溝内に充
填して配線を形成し、このアルミニウム膜５を含む表面
に酸化シリコン膜６を堆積して表面を平坦化する。以
後、工程を繰返し多層配線を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置にお
ける多層配線の形成方法に関する。
ける多層配線の形成方法に関する。
【０００２】
【従来の技術】半導体集積回路装置では、半導体基板上
に形成された素子は回路図に従って相互に配線されなけ
ればならない。配線が交差する箇所が存在する場合、１
層の配線層で配線を行おうとすると、短絡を防ぐために
は迂回配線をしなくてはならない。半導体装置の集積
化、微細化が進むにつれて、チップ上の単位面積あたり
の素子数は増加し、チップ自体は大きくなってきてい
る。従って、平面的な迂回配線は大きな配線面積を必要
とし、信号の遅延をもたらして能率が悪いため、有効な
配線技術とはいえなくなってきた。そこで、下層の配線
上に層間絶縁膜をはさみ上層に交差する配線を形成する
多層配線構造が必要となっている。
に形成された素子は回路図に従って相互に配線されなけ
ればならない。配線が交差する箇所が存在する場合、１
層の配線層で配線を行おうとすると、短絡を防ぐために
は迂回配線をしなくてはならない。半導体装置の集積
化、微細化が進むにつれて、チップ上の単位面積あたり
の素子数は増加し、チップ自体は大きくなってきてい
る。従って、平面的な迂回配線は大きな配線面積を必要
とし、信号の遅延をもたらして能率が悪いため、有効な
配線技術とはいえなくなってきた。そこで、下層の配線
上に層間絶縁膜をはさみ上層に交差する配線を形成する
多層配線構造が必要となっている。
【０００３】従来、半導体集積回路装置の多層配線構造
は、アルミニウム、シリサイド等の導電膜を１μｍ程度
の厚さに成膜してパターニングした後、その上に酸化シ
リコン膜、窒化シリコン膜等の層間絶縁膜を成膜するこ
とで形成されていた。この場合、ただ１層の層間絶縁膜
を成膜しただけでは、配線と配線のないところの段差
や、半導体基板上に形成された素子の段差が層間絶縁膜
上に転写されて凹凸を形成してしまう。多層配線を行う
際、配線を形成する下地となる層間絶縁膜の表面のこの
ような段差が問題となる。下地層間絶縁膜の段差による
局所的な層間絶縁膜表面の凹凸は、その上層の配線に断
線を引き起こす可能性がある。また、配線をパターニン
グするためのフォトレジスト膜を塗布すると、層間絶縁
膜の凹部には平坦部のフォトレジスト膜の厚さよりも厚
くフォトレジスト膜が堆積し、凸部には薄く堆積する。
フォトリソグラフィ工程における露光時間は凹部に厚く
堆積したフォトレジスト膜の解像度によって制限され、
凹凸のない場合よりも長時間の露光を要する。これはフ
ォトレジスト膜の特に凸部の目減りを引き起こし、導電
膜の膜厚がドライエッチングに必要なフォトレジスト膜
の厚さよりも薄くなると形成された配線に断線を引き起
こす。
は、アルミニウム、シリサイド等の導電膜を１μｍ程度
の厚さに成膜してパターニングした後、その上に酸化シ
リコン膜、窒化シリコン膜等の層間絶縁膜を成膜するこ
とで形成されていた。この場合、ただ１層の層間絶縁膜
を成膜しただけでは、配線と配線のないところの段差
や、半導体基板上に形成された素子の段差が層間絶縁膜
上に転写されて凹凸を形成してしまう。多層配線を行う
際、配線を形成する下地となる層間絶縁膜の表面のこの
ような段差が問題となる。下地層間絶縁膜の段差による
局所的な層間絶縁膜表面の凹凸は、その上層の配線に断
線を引き起こす可能性がある。また、配線をパターニン
グするためのフォトレジスト膜を塗布すると、層間絶縁
膜の凹部には平坦部のフォトレジスト膜の厚さよりも厚
くフォトレジスト膜が堆積し、凸部には薄く堆積する。
フォトリソグラフィ工程における露光時間は凹部に厚く
堆積したフォトレジスト膜の解像度によって制限され、
凹凸のない場合よりも長時間の露光を要する。これはフ
ォトレジスト膜の特に凸部の目減りを引き起こし、導電
膜の膜厚がドライエッチングに必要なフォトレジスト膜
の厚さよりも薄くなると形成された配線に断線を引き起
こす。
【０００４】さらに、このような局所的な段差のほかに
配線の積み重なりによる基板表面からの標高差である絶
対段差の問題がある。チップ内には配線が積層している
領域と配線のない領域があり、この各々の標高差による
絶対段差は局所的な凹凸と区別して考えなければならな
い。配線用導電膜のパターニングの際のフォトリソグラ
フィ工程では通常縮小投影露光装置が用いられている
が、絶対段差が存在すると、基板表面からの標高の高い
ところにフォーカスを合わせると低いところのフォーカ
スが合わなくなるというように、フォーカス位置の設定
が困難になる。従って、多層配線を実現するためには、
配線を形成すべき下地の層間絶縁膜の表面は平坦であり
基板表面からの高さはどこでも一定である必要がある。
配線の積み重なりによる基板表面からの標高差である絶
対段差の問題がある。チップ内には配線が積層している
領域と配線のない領域があり、この各々の標高差による
絶対段差は局所的な凹凸と区別して考えなければならな
い。配線用導電膜のパターニングの際のフォトリソグラ
フィ工程では通常縮小投影露光装置が用いられている
が、絶対段差が存在すると、基板表面からの標高の高い
ところにフォーカスを合わせると低いところのフォーカ
スが合わなくなるというように、フォーカス位置の設定
が困難になる。従って、多層配線を実現するためには、
配線を形成すべき下地の層間絶縁膜の表面は平坦であり
基板表面からの高さはどこでも一定である必要がある。
【０００５】図４（ａ）〜（ｄ）は従来の多層配線の形
成方法の第１の例を説明するための工程順に示した断面
図である。
成方法の第１の例を説明するための工程順に示した断面
図である。
【０００６】図４（ａ）に示すように、半導体基板もし
くは素子を形成し平坦化を施した基板１の上にアルミニ
ウム膜１０を１μｍの厚さに成膜する。
くは素子を形成し平坦化を施した基板１の上にアルミニ
ウム膜１０を１μｍの厚さに成膜する。
【０００７】次に、図４（ｂ）に示すように、アルミニ
ウム膜１０をＰＲ工程及びエッチング工程によりパター
ニングして配線を形成する。
ウム膜１０をＰＲ工程及びエッチング工程によりパター
ニングして配線を形成する。
【０００８】次に、図４（ｃ）に示すように、層間絶縁
膜として酸化シリコン膜１１を２μｍ程度の厚さに堆積
した後、平坦化犠牲膜として有機塗布膜１２を０．５μ
ｍ以上の厚さに塗布して表面を平坦化する。
膜として酸化シリコン膜１１を２μｍ程度の厚さに堆積
した後、平坦化犠牲膜として有機塗布膜１２を０．５μ
ｍ以上の厚さに塗布して表面を平坦化する。
【０００９】次に、図４（ｄ）に示すように、有機塗布
膜１２及び酸化シリコン膜１１の上面をエッチバックし
て上面を平坦化する。
膜１２及び酸化シリコン膜１１の上面をエッチバックし
て上面を平坦化する。
【００１０】図５（ａ）〜（ｅ）は従来の多層配線の形
成方法の第２の例を説明するための工程順に示した断面
図である。
成方法の第２の例を説明するための工程順に示した断面
図である。
【００１１】図５（ａ）に示すように、半導体基板もし
くは素子を形成し平坦化を施した基板１の上に、層間絶
縁膜としてＣＶＤ法により酸化シリコン膜２を１μｍの
厚さに成膜する。
くは素子を形成し平坦化を施した基板１の上に、層間絶
縁膜としてＣＶＤ法により酸化シリコン膜２を１μｍの
厚さに成膜する。
【００１２】次に、図５（ｂ）に示すように、酸化シリ
コン膜２を選択的にエッチングして配線形成用の溝を形
成する。
コン膜２を選択的にエッチングして配線形成用の溝を形
成する。
【００１３】次に図５（ｃ）に示すように、アルミニウ
ム膜１０を全面に２μｍの厚さに成膜する。
ム膜１０を全面に２μｍの厚さに成膜する。
【００１４】次に、図５（ｄ）に示すように、平坦化犠
牲膜として有機塗布膜１２を成膜して表面を平坦化す
る。
牲膜として有機塗布膜１２を成膜して表面を平坦化す
る。
【００１５】次に、図５（ｅ）に示すように、全面をエ
ッチバックして配線形成用の溝内にアルミニウム膜１０
を埋め込み配線を形成する。
ッチバックして配線形成用の溝内にアルミニウム膜１０
を埋め込み配線を形成する。
【００１６】
【発明が解決しようとする課題】配線層は半導体基板表
面に近い方から順に第１層、第２層、…、第ｎ層と定義
し、層間絶縁膜は第ｎ配線層と第（ｎ＋１）配線層の間
を第ｎ層間絶縁膜とする。局所的な層間絶縁膜段差の大
きさを図６に示すようにある配線間隔ｘでの層間絶縁膜
段差ｙで表し、層間絶縁膜の絶対段差を基板表面からの
標高差ΔＴabs で表すとする。
面に近い方から順に第１層、第２層、…、第ｎ層と定義
し、層間絶縁膜は第ｎ配線層と第（ｎ＋１）配線層の間
を第ｎ層間絶縁膜とする。局所的な層間絶縁膜段差の大
きさを図６に示すようにある配線間隔ｘでの層間絶縁膜
段差ｙで表し、層間絶縁膜の絶対段差を基板表面からの
標高差ΔＴabs で表すとする。
【００１７】前述した従来の第１の例では、第１層間絶
縁膜の局所的な平坦性は配線間隔ｘによって異なり、ｘ
が１０μｍ以内であればｙ≒０μｍとでき、層間絶縁膜
を平坦化できるが、１０μｍ以上の広い配線間隔では平
坦性は悪くなる。しかしながら、多層構造としたときの
配線の積み重なりによる標高差である絶対段差は、平坦
化犠牲膜を用いたエッチバック技術でも緩和されない。
縁膜の局所的な平坦性は配線間隔ｘによって異なり、ｘ
が１０μｍ以内であればｙ≒０μｍとでき、層間絶縁膜
を平坦化できるが、１０μｍ以上の広い配線間隔では平
坦性は悪くなる。しかしながら、多層構造としたときの
配線の積み重なりによる標高差である絶対段差は、平坦
化犠牲膜を用いたエッチバック技術でも緩和されない。
【００１８】従来の第１の例で、図７に示すように第ｎ
層間絶縁膜まで形成した場合において、層間絶縁膜の絶
対段差と（ｎ＋１）層目の配線をパターニングする際
の、リソグラフィ工程における縮小投影露光装置のフォ
ーカス設定について考察する。図７より絶対段差ΔＴ
abs は配線上の標高Ｔh と配線のない領域での標高Ｔ1
の差であり、次式のように配線の総膜厚に対応してい
る。
層間絶縁膜まで形成した場合において、層間絶縁膜の絶
対段差と（ｎ＋１）層目の配線をパターニングする際
の、リソグラフィ工程における縮小投影露光装置のフォ
ーカス設定について考察する。図７より絶対段差ΔＴ
abs は配線上の標高Ｔh と配線のない領域での標高Ｔ1
の差であり、次式のように配線の総膜厚に対応してい
る。
【００１９】
【００２０】ここで、縮小投影露光装置がオートフォー
カスで設定されたフォーカス位置（フォーカスオフセッ
ト０μｍ）から基板を上下方向に動かして図８に示すよ
うにフォーカスをずらしたときの、配線材料のパターニ
ング寸法の変化を図９（ａ）〜（ｄ）に示す。フォーカ
スオフセットの符号は、基板と光源との距離が長くなる
方向を（−）とし、短くなる方向を（＋）とする。配線
領域と配線のない領域ではベストフォーカスとなるフォ
ーカスオフセットがそれぞれ異なり、２つの曲線が見ら
れる。これらのベストフォーカスの差Ｆは積み重なった
配線による絶対段差に相当し、これは配線総膜厚に対応
する。
カスで設定されたフォーカス位置（フォーカスオフセッ
ト０μｍ）から基板を上下方向に動かして図８に示すよ
うにフォーカスをずらしたときの、配線材料のパターニ
ング寸法の変化を図９（ａ）〜（ｄ）に示す。フォーカ
スオフセットの符号は、基板と光源との距離が長くなる
方向を（−）とし、短くなる方向を（＋）とする。配線
領域と配線のない領域ではベストフォーカスとなるフォ
ーカスオフセットがそれぞれ異なり、２つの曲線が見ら
れる。これらのベストフォーカスの差Ｆは積み重なった
配線による絶対段差に相当し、これは配線総膜厚に対応
する。
【００２１】Ｆ＝ΔＴabs 配線総数ｎの増加にともないベストフォーカス差Ｆは次
第に大きくなり、２つの曲線は離れていく。すると、配
線パターン上と配線のない領域の両方をきちんとパター
ニングするための共通フォーカスマージンＭは次第に小
さくなる。許容できるパターニング寸法の最小値Ｌより
も２つの曲線の交点Ｐでの寸法が小さくなるときのベス
トフォーカス差ＦをＦmax とし、第ｍ層間絶縁膜上で、 ΔＴabs ＞Ｆmax となったとすると、共通フォーカシマージンＭは存在し
なくなりその配線よりも上層のパターニングが不可能と
なる。従って、従来の第１の例では配線層膜厚に相当す
る絶対段差により配線材料のパターニングに限界を生
じ、多層配線の形成には限界がある。
第に大きくなり、２つの曲線は離れていく。すると、配
線パターン上と配線のない領域の両方をきちんとパター
ニングするための共通フォーカスマージンＭは次第に小
さくなる。許容できるパターニング寸法の最小値Ｌより
も２つの曲線の交点Ｐでの寸法が小さくなるときのベス
トフォーカス差ＦをＦmax とし、第ｍ層間絶縁膜上で、 ΔＴabs ＞Ｆmax となったとすると、共通フォーカシマージンＭは存在し
なくなりその配線よりも上層のパターニングが不可能と
なる。従って、従来の第１の例では配線層膜厚に相当す
る絶対段差により配線材料のパターニングに限界を生
じ、多層配線の形成には限界がある。
【００２２】従来の第２の例では、配線材料を平坦化犠
牲膜とともにエッチバックするので、犠牲膜の塗布性が
絶対段差を生じさせる。第１層間絶縁膜上で、図１０に
示すように配線材料の成膜により段差ΔＴmetal が生
じ、犠牲膜を用いても完全に平坦化できないため絶対段
差ΔＴ1 が生じる。配線溝の深さを１μｍとし犠牲膜の
塗布膜厚を０．５μｍとすると、ΔＴmetal は ΔＴmetal ≒１μｍ（Ｘ＞４μｍのとき） であり、配線上の犠牲膜の膜厚Ｔa と配線のない領域で
の膜厚Ｔb は、 Ｔa ≒０．５μｍ（Ｘ＞２０μｍのとき） Ｔb ≒０．５μｍ（Ｙ＞２０μｍのとき） となる。従ってこの場合ΔＴ1 は配線溝の深さ程度とな
る。配線が多層化すると基板からの標高差ΔＴabs は次
第に大きくなる。第ｎ層間絶縁膜まで形成した場合、
牲膜とともにエッチバックするので、犠牲膜の塗布性が
絶対段差を生じさせる。第１層間絶縁膜上で、図１０に
示すように配線材料の成膜により段差ΔＴmetal が生
じ、犠牲膜を用いても完全に平坦化できないため絶対段
差ΔＴ1 が生じる。配線溝の深さを１μｍとし犠牲膜の
塗布膜厚を０．５μｍとすると、ΔＴmetal は ΔＴmetal ≒１μｍ（Ｘ＞４μｍのとき） であり、配線上の犠牲膜の膜厚Ｔa と配線のない領域で
の膜厚Ｔb は、 Ｔa ≒０．５μｍ（Ｘ＞２０μｍのとき） Ｔb ≒０．５μｍ（Ｙ＞２０μｍのとき） となる。従ってこの場合ΔＴ1 は配線溝の深さ程度とな
る。配線が多層化すると基板からの標高差ΔＴabs は次
第に大きくなる。第ｎ層間絶縁膜まで形成した場合、
【００２３】
【００２４】となる。前述と同様の議論から、ΔＴabs
が最大許容ベストフォーカス差Ｆmaxより大きくなると
共通フォーカスマージンＭが存在しなくなり、パターニ
ングに限界を生じる。従って、従来の第２の例でも配線
の多層化に限界がある。
が最大許容ベストフォーカス差Ｆmaxより大きくなると
共通フォーカスマージンＭが存在しなくなり、パターニ
ングに限界を生じる。従って、従来の第２の例でも配線
の多層化に限界がある。
【００２５】いずれにしても、エッチバック技術を用い
る限り、層間絶縁膜の段差を完全になくし、基板表面か
らの標高を一定にすることは不可能であり、絶対段差が
配線材料のパターニングに限界を生じるため多層化には
限界がある。
る限り、層間絶縁膜の段差を完全になくし、基板表面か
らの標高を一定にすることは不可能であり、絶対段差が
配線材料のパターニングに限界を生じるため多層化には
限界がある。
【００２６】
【課題を解決するための手段】本発明の多層配線の形成
方法は、半導体基板上に第１の層間絶縁膜を設けてパタ
ーニングし配線形成用の溝を形成する工程と、前記溝内
に金属膜を選択成長させ前記溝内を充填して配線を形成
する工程と、前記配線を含む表面に第２の層間絶縁膜を
堆積して平坦な表面を形成する工程とを含んで構成され
る。
方法は、半導体基板上に第１の層間絶縁膜を設けてパタ
ーニングし配線形成用の溝を形成する工程と、前記溝内
に金属膜を選択成長させ前記溝内を充填して配線を形成
する工程と、前記配線を含む表面に第２の層間絶縁膜を
堆積して平坦な表面を形成する工程とを含んで構成され
る。
【００２７】
【実施例】次に、本発明の実施例について図面を参照し
説明する。
説明する。
【００２８】図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｃ）は本発明の第１の実施例を説明するための工程順
に示した断面図である。
（ｃ）は本発明の第１の実施例を説明するための工程順
に示した断面図である。
【００２９】まず、図１（ａ）に示すように、半導体基
板もしくは素子を形成し平坦化を施した基板１の上に層
間絶縁膜としてＣＶＤ法により酸化シリコン膜２を１μ
ｍの膜厚で成膜する。
板もしくは素子を形成し平坦化を施した基板１の上に層
間絶縁膜としてＣＶＤ法により酸化シリコン膜２を１μ
ｍの膜厚で成膜する。
【００３０】次に、図１に示すように、酸化シリコン膜
２の上に設けてパターニングしたフォトレジスト膜３を
マスクとしてＣＨＦ3 を反応ガスとするドライエッチン
グにより、酸化シリコン膜２をエッチング除去して配線
形成用の溝を形成する。
２の上に設けてパターニングしたフォトレジスト膜３を
マスクとしてＣＨＦ3 を反応ガスとするドライエッチン
グにより、酸化シリコン膜２をエッチング除去して配線
形成用の溝を形成する。
【００３１】次に、図１（ｃ）に示すように、フォトレ
ジスト膜３をマスクとしてＳｉイオンをドーズ量１×１
０16ｃｍ-2、加速エネルギー４０ｋｅＶでイオ注入し、
アルミニウム配線形成用のＳｉイオン注入領域４を形成
する。ここで、ドーズ量１×１０15ｃｍ-2以下ではアル
ミニウム膜の成長開始に必要なＳｉサイトを溝内に十分
に生成できない。
ジスト膜３をマスクとしてＳｉイオンをドーズ量１×１
０16ｃｍ-2、加速エネルギー４０ｋｅＶでイオ注入し、
アルミニウム配線形成用のＳｉイオン注入領域４を形成
する。ここで、ドーズ量１×１０15ｃｍ-2以下ではアル
ミニウム膜の成長開始に必要なＳｉサイトを溝内に十分
に生成できない。
【００３２】次に、図２（ａ）に示すように、フォトレ
ジスト膜３を除去した後、ジメチルアルミニウムハイド
ライドを原料とするＣＶＤ法により、溝内のＳｉイオン
注入領域上にアルミニウム膜５を選択成長させ溝内を埋
め込む。
ジスト膜３を除去した後、ジメチルアルミニウムハイド
ライドを原料とするＣＶＤ法により、溝内のＳｉイオン
注入領域上にアルミニウム膜５を選択成長させ溝内を埋
め込む。
【００３３】次に、図２（ｂ）に示すように、層間絶縁
膜としてＣＶＤ法で酸化シリコン膜６を１μｍの厚さに
堆積して１層目の配線を形成する。
膜としてＣＶＤ法で酸化シリコン膜６を１μｍの厚さに
堆積して１層目の配線を形成する。
【００３４】次に、図２（ｃ）に示すように、酸化シリ
コン膜６にアルミニウム膜５と接続するスルーホールプ
ラグ７を埋込んで形成した後前述の工程を繰り返すこと
により平坦な構造の多層配線を形成する。
コン膜６にアルミニウム膜５と接続するスルーホールプ
ラグ７を埋込んで形成した後前述の工程を繰り返すこと
により平坦な構造の多層配線を形成する。
【００３５】図３（ａ）〜（ｄ）は本発明の第２の実施
例を説明するための工程順に示した断面図である。本実
施例は配線材料としては電気抵抗がアルミニウムよりも
低い銅を用い、銅の成膜方法としては無電解めっき法を
用いる。
例を説明するための工程順に示した断面図である。本実
施例は配線材料としては電気抵抗がアルミニウムよりも
低い銅を用い、銅の成膜方法としては無電解めっき法を
用いる。
【００３６】図３（ａ）に示すように、第１の実施例と
同様の工程により、半導体基板もしくは素子を形成し，
平坦化を施した基板１の上に層間絶縁膜として設けた酸
化シリコン膜２をフォトレジスト膜３をマスクとしてド
ライエッチングし、配線形成用の溝を形成する。
同様の工程により、半導体基板もしくは素子を形成し，
平坦化を施した基板１の上に層間絶縁膜として設けた酸
化シリコン膜２をフォトレジスト膜３をマスクとしてド
ライエッチングし、配線形成用の溝を形成する。
【００３７】次に、図３（ｂ）に示すように、フォトレ
ジスト膜３をマスクとしてアルミニウムイオンを例えば
ドーズ量１×１０16ｃｍ-2、加速エネルギー４０ｋｅＶ
でイオン注入しアルミニウムイオン注入領域８を形成す
る。ここで、アルミニウムを用いるのは銅の析出電位
（Ｃｕ2+／Ｃｕ系でＥ＝０．３４Ｖ）がアルミニウムの
析出電位（Ａｌ3+／Ａｌ系でＥ＝−１．６６Ｖ）より正
の方向にあるのでアルミニウムの方がイオン化傾向が大
きく、めっきの初期反応である次式のような置換反応、 ３Ｃｕ2+＋２Ａｌ＝３Ｃｕ＋２Ａｌ3+ が起きやすいためである。
ジスト膜３をマスクとしてアルミニウムイオンを例えば
ドーズ量１×１０16ｃｍ-2、加速エネルギー４０ｋｅＶ
でイオン注入しアルミニウムイオン注入領域８を形成す
る。ここで、アルミニウムを用いるのは銅の析出電位
（Ｃｕ2+／Ｃｕ系でＥ＝０．３４Ｖ）がアルミニウムの
析出電位（Ａｌ3+／Ａｌ系でＥ＝−１．６６Ｖ）より正
の方向にあるのでアルミニウムの方がイオン化傾向が大
きく、めっきの初期反応である次式のような置換反応、 ３Ｃｕ2+＋２Ａｌ＝３Ｃｕ＋２Ａｌ3+ が起きやすいためである。
【００３８】次に、図３（ｃ）に示すように、フォトレ
ジスト膜３を除去した後活性化処理として塩化パラジウ
ム（ＰｄＣｕ2 ）水溶液に浸す。次に、硫酸銅（ＣｕＳ
Ｏ4）０．０４ｍｏｌ／１，水酸化ナトリウム（ＮａＯ
Ｈ）０．１０ｍｏｌ／１，ホルムアルデヒド（ＨＣＨ
Ｏ、３７％）０．０８ｍｏｌ／１，酒石酸カリウムナト
リウム（ＫＮａＣ4 Ｈ4 Ｏ6 ）０．０５ｍｏｌ／１を主
成分とするめっき浴を用い、めっき温度約５０℃で無電
解めっき法によりアルミニウムイオン注入領域上に銅を
選択成長させ、配線形成用の溝を銅膜７で埋め込む。
ジスト膜３を除去した後活性化処理として塩化パラジウ
ム（ＰｄＣｕ2 ）水溶液に浸す。次に、硫酸銅（ＣｕＳ
Ｏ4）０．０４ｍｏｌ／１，水酸化ナトリウム（ＮａＯ
Ｈ）０．１０ｍｏｌ／１，ホルムアルデヒド（ＨＣＨ
Ｏ、３７％）０．０８ｍｏｌ／１，酒石酸カリウムナト
リウム（ＫＮａＣ4 Ｈ4 Ｏ6 ）０．０５ｍｏｌ／１を主
成分とするめっき浴を用い、めっき温度約５０℃で無電
解めっき法によりアルミニウムイオン注入領域上に銅を
選択成長させ、配線形成用の溝を銅膜７で埋め込む。
【００３９】次に、図３（ｄ）に示すように、層間絶縁
膜としてＣＶＤ法により酸化シリコン膜２を１μｍの厚
さに堆積し、１層目の配線を形成する。以下同様の工程
を繰り返すことにより平坦な多層配線構造を形成でき
る。
膜としてＣＶＤ法により酸化シリコン膜２を１μｍの厚
さに堆積し、１層目の配線を形成する。以下同様の工程
を繰り返すことにより平坦な多層配線構造を形成でき
る。
【００４０】
【発明の効果】以上説明したように本発明は、層間絶縁
膜に配線形成用の溝を形成した後、溝内に金属膜を選択
成長させることにより、溝の大きさに依存しない配線の
完全な埋め込みを実現できる。この方法では平坦化犠牲
膜を用いたエッチバック工程を必要としないので、配線
の多層化にともなう配線材料の積み重なりによる層間絶
縁膜の絶対段差ΔＴabs が発生しない。つまり、 ΔＴabs ＝０ となる。従ってある層間絶縁膜上に上層の配線を形成す
る場合、配線パターン上と配線のない領域でのパターニ
ング寸法のフォーカスオフセット依存性は図１１（ａ）
〜（ｃ）に示すようになり、ベストフォーカス差Ｆは Ｆ＝０ となるので何層目であっても共通フォーカスマージンＭ
は変わらず、必要とされるだけの多層化が可能である。
膜に配線形成用の溝を形成した後、溝内に金属膜を選択
成長させることにより、溝の大きさに依存しない配線の
完全な埋め込みを実現できる。この方法では平坦化犠牲
膜を用いたエッチバック工程を必要としないので、配線
の多層化にともなう配線材料の積み重なりによる層間絶
縁膜の絶対段差ΔＴabs が発生しない。つまり、 ΔＴabs ＝０ となる。従ってある層間絶縁膜上に上層の配線を形成す
る場合、配線パターン上と配線のない領域でのパターニ
ング寸法のフォーカスオフセット依存性は図１１（ａ）
〜（ｃ）に示すようになり、ベストフォーカス差Ｆは Ｆ＝０ となるので何層目であっても共通フォーカスマージンＭ
は変わらず、必要とされるだけの多層化が可能である。
【図１】本発明の第１の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図２】本発明の第１の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図３】本発明の第２の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図４】従来の多層配線の形成方法の第１の例を説明す
るための工程順に示した断面図。
るための工程順に示した断面図。
【図５】従来の多層配線の形成方法の第２の例を説明す
るための工程順に示した断面図。
るための工程順に示した断面図。
【図６】従来の層間絶縁膜の段差を説明するための断面
図。
図。
【図７】従来の第１の例により第ｎ層間絶縁膜まで形成
した断面図。
した断面図。
【図８】フォーカスのずらし方を説明するための模式
図。
図。
【図９】配線パターニング寸法のフォーカスオフセット
依存性を説明するための模式図。
依存性を説明するための模式図。
【図１０】従来の第２の例における平坦化犠牲膜を用い
たエッチバック工程による金属膜の配線形成用溝への埋
め込みを示す断面図。
たエッチバック工程による金属膜の配線形成用溝への埋
め込みを示す断面図。
【図１１】本発明による配線パターニング寸法のフォー
カスオフセット依存性を示す模式図。
カスオフセット依存性を示す模式図。
１ 基板 ２，１１ 酸化シリコン膜 ３ フォトレジスト膜 ４ Ｓｉイオン注入領域 ５，１０ アルミニウム膜 ６ 酸化シリコン膜 ７ スルーホールプラグ ８ アルミニウムイオン注入領域 ９ 銅膜 １２ 有機塗布膜
Claims (3)
- 【請求項１】 半導体基板上に第１の層間絶縁膜を設け
てパターニングし配線形成用の溝を形成する工程と、前
記溝内に金属膜を選択成長させ前記溝内を充填して配線
を形成する工程と前記配線を含む表面に第２の層間絶縁
膜を堆積して平坦な表面を形成する工程とを含むことを
特徴とする多層配線の形成方法。 - 【請求項２】 配線形成用の溝内にＳｉイオンをドープ
した後に前記溝内に金属膜を選択成長させる請求項１記
載の多層配線の形成方法。 - 【請求項３】 配線形成用の溝内にアルミニウムイオン
をドープした後無電解めっき法により銅膜を選択成長さ
せる請求項１記載の多層配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19934392A JPH0645210A (ja) | 1992-07-27 | 1992-07-27 | 多層配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19934392A JPH0645210A (ja) | 1992-07-27 | 1992-07-27 | 多層配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645210A true JPH0645210A (ja) | 1994-02-18 |
Family
ID=16406202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19934392A Pending JPH0645210A (ja) | 1992-07-27 | 1992-07-27 | 多層配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645210A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000066124A (ko) * | 1999-04-13 | 2000-11-15 | 김영환 | 반도체 장치의 층간배선 형성방법 |
| KR100294973B1 (ko) * | 1998-09-29 | 2001-10-26 | 김영환 | 반도체장치의플러그형성방법 |
| JP2009021621A (ja) * | 2001-10-30 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57177539A (en) * | 1981-04-24 | 1982-11-01 | Nec Corp | Forming method for multiple layer wiring |
| JPS61256626A (ja) * | 1985-05-08 | 1986-11-14 | Fujitsu Ltd | 絶縁膜表面での薄膜選択成長方法 |
-
1992
- 1992-07-27 JP JP19934392A patent/JPH0645210A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57177539A (en) * | 1981-04-24 | 1982-11-01 | Nec Corp | Forming method for multiple layer wiring |
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|---|---|---|---|---|
| KR100294973B1 (ko) * | 1998-09-29 | 2001-10-26 | 김영환 | 반도체장치의플러그형성방법 |
| KR20000066124A (ko) * | 1999-04-13 | 2000-11-15 | 김영환 | 반도체 장치의 층간배선 형성방법 |
| JP2009021621A (ja) * | 2001-10-30 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |