KR20000066124A - 반도체 장치의 층간배선 형성방법 - Google Patents

반도체 장치의 층간배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 장치의 층간배선 형성방법에 관한 것으로, 종래 반도체 장치의 층간배선 형성방법은 평탄화공정을 포함하여 공정이 복잡하고 제조비용이 증가하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 금속배선의 상부에 산화막을 증착하고, 그 산화막을 패터닝하여 금속배선의 일부를 노출시키는 콘택홀 형성단계와; 상기 노출된 금속배선에 실리콘 이온을 이온주입하는 실리콘이온 주입단계와; 상기 실리콘이온이 주입된 금속배선에 실리콘과 텅스텐의 반응을 이용한 선택적증착공정으로 상기 콘택홀 내에 위치하는 텅스텐 플러그를 형성하는 플러그 형성단계로 구성되어 층간배선을 형성할 위치의 금속배선에 실리콘이온을 주입하고, 그 실리콘이온과 금속간의 화학반응을 이용하여 금속배선의 상부측에만 텅스텐을 선택적으로 증착시켜 층간배선을 형성함으로써, 공정을 단순화하고 제조비용을 절감하는 효과가 있다.

Description

반도체 장치의 층간배선 형성방법{MANUFACTURING METHOD FOR PLUG IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 층간배선 형성방법에 관한 것으로, 특히 실리콘 이온주입공정을 통해 텅스텐증착과 동시에 층간배선을 형성할 수 있는 반도체 장치의 층간배선 형성방법에 관한 것이다.
도1a 내지 도1d는 종래 반도체 장치의 층간배선 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(도면 미도시)의 상부에 절연막(1)을 증착하고, 그 절연막(1)에 형성한 콘택홀을 통해 상기 반도체 소자의 특정영역에 접속되는 배리어금속, 금속, 배리어금속 적층구조의 금속배선(2)을 형성한 후, 그 금속배선(2)의 상부전면에 산화막(3)을 증하고 사진식각공정을 통해 상기 산화막(3)에 콘택홀을 형성하여 상기 금속배선(2)의 일부를 노출시키는 단계(도1a)와; 상기 산화막(3)의 상부전면과 콘택홀의 저면 및 측면에 티타늄을 증착하여 배리어금속막(4)을 형성하는 단계(도1b)와; 상기 배리어금속막(4)의 상부에 텅스텐(5)을 증착하는 단계(도1c)와; 상기 텅스텐(5)을 평탄화하여 상기 콘택홀 내에 위치하는 텅스텐 플러그(6)를 형성하는 단계(도1d)로 구성된다.
이하, 상기와 같은 종래 반도체 장치의 층간배선 형성방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 반도체 소자가 형성된 기판의 상부전면에 증착한 절연막(1)에 사진식각공정을 통해 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시킨 후, 티타늄 또는 질화티타늄을 증착하고 이어서 알루미늄을 증착한 다음, 다시 티타늄 또는 질화티타늄을 증착하고, 사진식각공정을 통해 패터닝하여 금속배선(2)을 형성한다.
그 다음, 상기 금속배선(2)의 상부전면에 산화막(3)을 증착하고, 사진식각공정을 통해 콘택홀을 형성하여, 상기 금속배선(2)의 일부를 노출시킨다.
그 다음, 도1b에 도시한 바와 같이 상기 콘택홀이 형성된 산화막(3)의 상부와, 콘택홀의 측면 및 저면의 금속배선(2) 상부에 티타늄 또는 질화티타늄을 증착하여 배리어금속층(4)을 형성한다. 이때 배리어금속층(4)은 두께를 얇게 형성하여 상기 산화막(3)에 형성한 콘택홀이 채워지지 않도록 한다.
그 다음, 도1c에 도시한 바와 같이 상기 배리어금속층(4)의 상부전면에 상기 콘택홀이 모두 채워지도록 두껍게 텅스텐(5)을 증착한다.
그 다음, 도1d에 도시한 바와 같이 상기 텅스텐(5)을 화학적 기계적 연마등의 평탄화방법을 이용하여 평탄화하여 상기 산화막(3)의 상부측에 증착되어 있는 배리어금속층(4)을 노출시킴으로써, 상기 콘택홀 내에 위치하는 텅스텐 플러그(6)를 형성한다.
그러나, 상기와 같은 종래 반도체 장치의 층간배선 형성방법은 텅스텐을 증착하고 평탄화하는 공정을 포함하여, 그 하부의 산화막 보호를 위해 반드시 배리어금속층을 형성해야 하며, 이에 따라 막증착공정 및 평탄화공정이라는 공정단계의 증가로 인해 공정이 복잡하고 제조비용이 증가하는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 평탄화공정을 사용하지 않고, 반도체 장치의 층간배선을 형성할 수 있는 반도체 장치의 층간배선 형성방법을 제공함에 그 목적이 있다.
도1a 내지 도1d는 종래 반도체 장치의 층간배선 제조공정 수순단면도.
도2a 내지 도2c는 본 발명 반도체 장치의 층간배선 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:절연막 2:금속배선
3:산화막 6:텅스텐 플러그
상기와 같은 목적은 금속배선의 상부에 산화막을 증착하고, 그 산화막을 패터닝하여 금속배선의 일부를 노출시키는 콘택홀 형성단계와; 상기 노출된 금속배선에 실리콘 이온을 이온주입하는 실리콘이온 주입단계와; 상기 실리콘이온이 주입된 금속배선에 실리콘과 텅스텐의 반응을 이용한 선택적증착공정으로 상기 콘택홀 내에 위치하는 텅스텐 플러그를 형성하는 플러그 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2c는 본 발명 반도체 장치의 층간배선 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(도면 미도시)의 상부에 절연막(1)을 증착하고, 그 절연막(1)의 콘택홀을 통해 상기 반도체 소자의 특정영역에 접속되는 금속배선(3)을 형성한 후, 그 금속배선(3)의 상부에 산화막(4)을 증착하고, 사진식각공정을 통해 상기 산화막(4)에 콘택홀을 형성하여 상기 금속배선(3)의 일부를 노출시키는 단계(도2a)와; 상기 사진식각공정에서 사용한 포토레지스트 패턴(PR)을 제거하기 전에 실리콘이온을 상기 노출된 금속배선(3)에 주입하는 단계(도2b)와; 상기 포토레지스트 패턴(PR)을 제거하고, 티타늄과 텅스텐을 순차적으로 증착하여, 상기 실리콘이온이 주입된 금속배선(3)의 상부에 만 티타늄과 텅스텐이 선택적으로 증착되도록 하여 플러그(6)를 형성하는 단계(도2c)로 구성된다.
이하, 상기와 같은 본 발명 반도체 장치의 층간배선 형성방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 반도체 소자가 형성된 기판(도면 미도시)의 상부에 절연막(1)을 증착하고, 그 절연막(1)에 사진식각공정을 이용하여 콘택홀을 형성함으로써, 반도체 소자의 특정영역을 노출시킨다.
그 다음, 상기 콘택홀이 형성된 절연막(1)의 상부전면에 텅스텐, 알루미늄, 텅스텐을 순차적으로 증착하고, 패터닝하여 상기 반도체 소자의 특정영역에 접속되는 금속배선(2)을 형성한다.
그 다음, 상기 금속배선(2)의 상부전면에 산화막(3)을 증착하고, 그 산화막(3)의 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 산화막(3)의 일부영역을 노출시키는 패턴을 형성한 후, 그 노출된 산화막(3)을 식각하여 하부의 금속배선(2) 일부를 노출시킨다.
그 다음, 도2b에 도시한 바와 같이 상기 형성한 포토레지스트(PR) 패턴을 이온주입마스크로 사용하는 이온주입공정으로, 상기 노출된 금속배선(2) 영역에 실리콘이온을 이온주입한다.
그 다음, 도2c에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 제거하고, 티타늄과 텅스텐의 증착공정을 진행한다.
이와 같은 증착공정에서, 상기 티타늄과 텅스텐은 실리콘이온이 이온주입된 금속배선(2)의 상부에만 증착된다. 이는 아래의 화학식1 내지 화학식3을 통해 알수 있다.
TiN + xSi + WF6---＞TiN + WSix+ 3F2
WF6+ 3H2---＞W + 6HF
SiO2+ WF6---＞SiO2+ WF6
상기 화학식1은 실리콘이온이 주입된 금속배선(2)에서 증착초기단계에 일어나는 반응으로, 텅스텐 실리사이드(WSix)와 질화티타늄(TiN)이 증착되어 배리어 금속층을 형성하며, 화학식2에서 처럼 반응이 진행되면서 수소가스를 첨가하는 경우 텅스텐이 증착되어 플러그(6)를 형성하게 된다.
또한 화학식3은 상기 산화막(3)에서의 반응으로 텅스텐이 증착되지 않음을 알 수 있다.
이와 같은 과정을 통해 상기 콘택홀 내에 텅스텐을 성장시켜 플러그(6)를 형성한다.
상기한 바와 같이 본 발명 반도체 장치의 층간배선 형성방법은 층간배선을 형성할 위치의 금속배선에 실리콘이온을 주입하고, 그 실리콘이온과 금속간의 화학반응을 이용하여 금속배선의 상부측에만 텅스텐을 선택적으로 증착시켜 층간배선을 형성함으로써, 공정을 단순화하고 제조비용을 절감하는 효과가 있다.

Claims (1)

  1. 금속배선의 상부에 산화막을 증착하고, 그 산화막을 패터닝하여 금속배선의 일부를 노출시키는 콘택홀 형성단계와; 상기 노출된 금속배선에 실리콘 이온을 이온주입하는 실리콘이온 주입단계와; 상기 실리콘이온이 주입된 금속배선에 실리콘과 텅스텐의 반응을 이용한 선택적증착공정으로 상기 콘택홀 내에 위치하는 텅스텐 플러그를 형성하는 플러그 형성단계로 이루어진 것을 특징으로 하는 반도체 장치의 층간배선 형성방법.
KR1019990013003A 1999-04-13 1999-04-13 반도체 장치의 층간배선 형성방법 KR20000066124A (ko)

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Citations (4)

* Cited by examiner, † Cited by third party
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JPH03205820A (ja) * 1990-01-08 1991-09-09 Nec Corp 半導体装置の製造方法
JPH0645210A (ja) * 1992-07-27 1994-02-18 Nec Corp 多層配線の形成方法
JPH06295880A (ja) * 1993-04-09 1994-10-21 Sharp Corp 半導体装置の製造方法
KR20000021388A (ko) * 1998-09-29 2000-04-25 김영환 반도체장치의 플러그 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03205820A (ja) * 1990-01-08 1991-09-09 Nec Corp 半導体装置の製造方法
JPH0645210A (ja) * 1992-07-27 1994-02-18 Nec Corp 多層配線の形成方法
JPH06295880A (ja) * 1993-04-09 1994-10-21 Sharp Corp 半導体装置の製造方法
KR20000021388A (ko) * 1998-09-29 2000-04-25 김영환 반도체장치의 플러그 형성방법

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