KR20000028090A

KR20000028090A - 커패시터 제조방법

Info

Publication number: KR20000028090A
Application number: KR1019980046221A
Authority: KR
Inventors: 진원화
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-10-30
Filing date: 1998-10-30
Publication date: 2000-05-25

Abstract

본 발명은 커패시터 제조방법에 관한 것으로, 종래 커패시터 제조방법은 커패시터 하부전극의 측면에 산화막을 제거하는 과정에서 핀이 이탈되어 커패시터 하부전극의 쓰러짐현상이 발생하여 커패시터의 신뢰도가 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 순차적으로 증착된 산화막과 질화티타늄막을 통해 반도체 소자의 특정영역에 연결되는 플러그를 형성한 후, 그 플러그와 질화티타늄막의 상부전면에 제 1산화막을 증착한 후, 패터닝하여 상기 플러그 상부 및 그 플러그 주변부의 질화티타늄막을 노출시키는 단계와; 상기 노출된 플러그 및 질화티타늄막과 상기 제 1산화막의 상부전면에 티타늄을 증착하여 티타늄층을 형성하는 단계와; 상기 증착된 티타늄층의 상부에 제 2산화막을 증착하고, 평탄화하여 상기 제 1산화막의 상부에 증착된 티타늄층을 제거하고, 그 제 1 및 제 2산화막과 제 1산화막 하부의 질화티타늄막을 제거하여 상기 티타늄층을 노출시키는 단계와; 상기 노출된 티타늄층을 텅스텐으로 치환하여 텅스텐 하부전극을 형성하는 단계를 포함하여 커패시터 하부전극을 티타늄으로 균일하게 형성한 후, 그 티타늄을 텅스텐으로 치환하여 커패시터 하부전극을 형성함으로써, 그 커패시터 하부전극의 두께를 균일하게 형성하여 커패시터 하부전극의 쓰러짐현상을 방지하여 커패시터의 신뢰성을 향상시키는 효과가 있다.

Description

커패시터 제조방법

본 발명은 커패시터 제조방법에 관한 것으로, 특히 티타늄을 증착하여 핀을 형성하고, 그 티타늄을 텅스텐으로 치환함으로써 핀의 이탈현상을 방지하는데 적당하도록 한 커패시터 제조방법에 관한 것이다.

일반적으로, 금속-유전층-금속 구조의 커패시터는 그 하부전극을 형성하기 위해 텅스텐을 스퍼터링법으로 1차적으로 플러그에 접속하는 형태로 형성하고, 그 스퍼터링법으로 형성된 텅스텐막의 상부에 텅스텐을 다시 증착한 후, 이를 소정의 패턴으로 습식식각하여 형성하였으며, 이와 같은 종래 커패시터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1a 내지 도1f는 종래 커패시터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 산화막(2)과 TiN층(3)을 순차적으로 증착한 후, 상기 TiN층(3)과 산화막(2)에 콘택홀을 형성하여 기판(1)에 형성한 반도체 소자의 일부를 노출시킨 후, 텅스텐(W)을 증착하고 평탄화하여 플러그(4)를 형성하는 단계(도1a)와; 상기 플러그(4)와 TiN층(3)의 상부에 산화막(5)을 증착하고, 사진식각공정을 통해 상기 증착된 산화막(5)을 패터닝하여 상기 플러그(4)의 상부와 그 플러그(4)의 주변부 TiN층(3)을 선택적으로 노출시키는 단계(도1b)와; 상기 노출된 TiN층(3), 플러그(4) 및 산화막(5)의 전면에 스퍼터링법으로 텅스텐을 증착하여, 제 1텅스텐막(6)을 형성하고, 그 제 1텅스텐막(6)의 상부에 화학기상증착법을 이용하여 텅스텐을 증착하여 제 2텅스텐막(7)을 형성하는 단계(도1c)와; 상기 제 2텅스텐막(7)의 상부에 산화막(8)을 증착하는 단계(도1d)와; 상기 산화막(8)을 평탄화하여 상기 산화막(5)의 상부에 증착된 제 1 및 제 2텅스텐막(6,7)을 제거하는 단계(도1e)와; 상기 제 1 및 제 2텅스텐막(6,7)의 선택적 제거로 노출되는 산화막(5) 및 그 하부의 TiN층(3)과 상기 제 2텅스텐막(7)상에 잔존하는 산화막(8)을 식각하는 단계(도1f)를 포함하여 구성된다.

이하, 상기와 같이 구성된 종래 커패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 산화막(2)과 TiN층(3)을 순차적으로 증착한 후, 그 TiN층(3)의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 상기 TiN층(3)의 일부를 노출시키는 패턴을 형성한다.

그 다음, 상기 패턴이 형성된 포토레지스트를 식각마스크로 사용하는 식각공정으로 상기 TiN층(3)과 산화막(2)의 일부를 식각하여 상기 기판(1)에 형성한 반도체 소자의 특정 영역을 노출시키는 콘택홀을 형성한다.

그 다음, 상기 포토레지스트 패턴을 제거하고, 그 TiN층(3) 및 콘택홀 내에 텅스텐을 증착하고, 평탄화하여 상기 콘택홀 형성 이외의 지역에서 상기 TiN층(3)의 상부전면을 노출시켜, 상기 콘택홀 내에 위치하는 텅스텐 플러그(4)를 제조한다.

그 다음, 도1b에 도시한 바와 같이 상기 플러그(4)와 TiN층(3)의 상부에 산화막(5)을 증착하고, 사진식각공정을 통해 상기 증착된 산화막(5)을 패터닝하여 상기 플러그(4)의 상부면을 노출시키고, 그 플러그(4)의 상부측와 그 플러그(4)의 주변부에 소정의 면적을 갖는 TiN층(3)을 선택적으로 노출시킨다.

그 다음, 도1c에 도시한 바와 같이 상기 노출된 TiN층(3), 플러그(4) 및 산화막(5)의 전면에 스퍼터링법으로 텅스텐을 증착하여, 제 1텅스텐막(6)을 형성하고, 그 제 1텅스텐막(6)의 상부에 화학기상증착법을 이용하여 텅스텐을 증착하여 제 2텅스텐막(7)을 형성한다. 이때, 제 1텅스텐막(6)은 제 2텅스텐막(7)이 쉽게 증착되도록 하기 위해 형성하는 것이다.

그 다음, 도1d에 도시한 바와 같이 상기 제 2텅스텐막(7)의 상부에 산화막(8)을 두껍게 증착한다.

그 다음, 도1e에 도시한 바와 같이 상기 산화막(8)을 평탄화하여 상기 산화막(5)의 상부에 증착된 제 1 및 제 2텅스텐막(6,7)을 제거한다. 이때 평탄화의 결과로 상기 산화막(5)의 식각된 영역에 위치하는 상기 제 2텅스텐막(7)의 상부에는 산화막(8)이 잔존하게 된다.

그 다음, 도1f에 도시한 바와 같이 상기 제 2텅스텐막(7)의 상부에 잔존하는 산화막(8)과 상기 노출된 산화막(5) 및 그 산화막(5)의 하부에 위치하는 TiN층(3)을 제거하여 커패시터의 하부전극 구조를 형성한다.

이후의 공정에서는 유전막과 상부전극을 순차적으로 형성하여 커패시터를 형성하며, 이공정은 도면에서 생략한다.

상기와 같은 종래 커패시터 제조방법은 스퍼터링법으로 텅스텐을 1차적으로 증착한 후, 그 증착된 텅스텐의 상부에 다시 텅스텐을 화학기상 증착법으로 증착하여 커패시터 하부전극을 형성함으로써, 스퍼터링법에 의해 증착된 텅스텐의 스텝 커버리지(STEP COVERAGE)가 나빠져 화학기상증착법으로 텅스텐을 형성하면, 커패시터 하부전극이 균일하게 형성되지 않아 1G이상의 집적도를 갖는 소자제조에는 사용할 수 없으며, 상기 커패시터 하부전극의 측면에 산화막을 제거하는 과정에서 핀이 이탈되어 커패시터 하부전극의 쓰러짐현상이 발생하여 커패시터의 신뢰도가 저하되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 하부전극의 두께를 균일하게 형성할 수 있는 커패시터 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1f는 종래 커패시터의 제조공정 수순단면도.

도2a 내지 도2f는 본 발명 커패시터 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2,5,8:산화막

3:TiN층 4:플러그

6:티타늄전극층 7:텅스텐전극층

상기와 같은 목적은 기판의 상부에 순차적으로 증착된 산화막과 질화티타늄막을 통해 반도체 소자의 특정영역에 연결되는 플러그를 형성한 후, 그 플러그와 질화티타늄막의 상부전면에 제 1산화막을 증착한 후, 패터닝하여 상기 플러그 상부 및 그 플러그 주변부의 질화티타늄막을 노출시키는 하부전극 위치설정단계와; 상기 노출된 플러그 및 질화티타늄막과 상기 제 1산화막의 상부전면에 티타늄을 증착하여 티타늄층을 형성하는 티타늄 증착단계와; 상기 증착된 티타늄층의 상부에 제 2산화막을 증착하고, 평탄화하여 상기 제 1산화막의 상부에 증착된 티타늄층을 제거하고, 그 제 1 및 제 2산화막과 제 1산화막 하부의 질화티타늄막을 제거하여 상기 티타늄층을 노출시키는 하부전극 구조형성단계와; 상기 노출된 티타늄층을 텅스텐으로 치환하여 텅스텐 하부전극을 형성하는 티타늄층 치환단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2f는 본 발명 커패시터 제조공정 수순단면도로서, 이에 도시한 바와 같이 산화막(2)과 TiN층(3)의 적층구조를 통해 기판(1)에 형성한 반도체 소자의 특정영역에 접속되는 플러그(4)를 형성하고, 그 플러그(4) 및 TiN층(3)의 상부에 산화막(5)을 증착하는 단계(도2a)와; 사진식각공정을 통해 상기 산화막(5)의 일부를 식각하여 상기 플러그(4)의 상부와 그 주변부의 TiN층(3)을 노출시키는 단계(도2b)와; 상기 노출된 플러그(4), TiN층(3) 및 상기 산화막(5)의 상부전면에 티타늄(Ti)를 화학기상증착법으로 증착하여 티타늄전극층(6)을 형성하고, 그 티타늄전극층(6)의 상부에 산화막(8)을 증착하는 단계(도2c)와; 상기 산화막(8)을 평탄화하여 상기 산화막(5)의 상부에 증착된 티타늄전극층(6)을 식각하여 그 하부의 산화막(5)을 노출시키는 단계(도2d)와; 상기 잔존하는 산화막(5)과 그 하부의 TiN층(3) 및 상기 티타늄전극층(6)의 상부에 잔존하는 산화막(8)을 제거하는 단계(도2e)와; 상기 노출된 티타늄전극층(6)에 WF₆를 흘려주어 그 티타늄전극층(6)을 텅스텐전극층(7)으로 변환시키는 단계(도2f)를 포함하여 구성된다.

이하, 상기와 같이 구성된 본 발명 커패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 반도체 소자를 제조하고, 그 반도체 소자가 제조된 기판(1)의 상부전면에 산화막(2)과 TiN층(3)을 순차적으로 증착한다.

그 다음, 사진식각공정을 통해 상기 TiN층(3)과 산화막(2)의 일부를 식각하여 상기 반도체 소자의 특정영역을 노출시키는 콘택홀을 형성하고, 그 콘택홀 및 TiN층(3)의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 콘택홀 내에 위치하는 플러그(4)를 형성한다.

그 다음, 상기 플러그(4)와 TiN층(3)의 상부전면에 산화막(5)을 증착한다.

그 다음, 도2b에 도시한 바와 같이 사진식각공정을 통해 상기 산화막(5)의 일부를 식각하여 상기 플러그(4)의 상부와 그 플러그(4)로 부터 주변부로 소정 면적의 TiN층(3)을 노출시킨다.

그 다음, 도2c에 도시한 바와 같이 상기 노출된 플러그(4), TiN층(3) 및 상기 산화막(5)의 상부전면에 티타늄(Ti)을 화학기상증착법으로 증착하여 티타늄전극층(6)을 형성한다. 이때 티타늄전극층(6)은 커패시터 하부전극으로 사용될 것이며, 그 하부의 TiN층(3)에 의해 증착이 잘되고, 균일한 막질을 갖는다.

그 다음, 상기 티타늄전극층(6)의 상부전면에 산화막(8)을 두껍게 증착한다.

그 다음, 도2d에 도시한 바와 같이 상기 증착된 산화막(8)을 평탄화 하여, 상기 식각되지 않은 산화막(5)의 상부에 증착된 티타늄전극층(6)을 제거한다. 이때, 상기 산화막(5)이 식각된 영역에 증착된 티타늄전극층(6)의 상부에는 산화막(8)이 잔존하게 된다.

그 다음, 도2e에 도시한 바와 같이 상기 잔존하는 산화막(5)과 그 하부의 TiN층(3)을 식각함과 아울러 상기 티타늄전극층(6)의 상부에 잔존하는 산화막(8)을 모두 제거하여, 상기 티타늄전극층(6)을 노출시킨다.

그 다음, 도2f에 도시한 바와 같이 상기 노출된 티타늄전극층(6)의 주변에 WF₆가스를 흐르게 한다. 이와 같이 Ti인 티타늄전극층(6)은 WF₆와 반응하여, Ti와 W이 치환되어, 상기 티타늄전극층(6)은 텅스텐전극층(7)으로 변환된다.

이에 따라 상기 커패시터 하부전극인 텅스텐전극층(7)은 막의 두께가 고르게 형성된다.

그 다음, 상기 텅스텐전극층(7)의 상부에 유전막과 커패시터 상부전극을 증착하여 커패시터를 제조하게 된다.

상기한 바와 같이 본 발명 커패시터 제조방법은 커패시터 하부전극을 티타늄으로 균일하게 형성한 후, 그 티타늄을 텅스텐으로 치환하여 커패시터 하부전극을 형성함으로써, 그 커패시터 하부전극의 두께를 균일하게 형성하여 커패시터 하부전극의 쓰러짐현상을 방지하여 커패시터의 신뢰성을 향상시키는 효과가 있다.

Claims

기판의 상부에 순차적으로 증착된 산화막과 질화티타늄막(TiN)을 통해 반도체 소자의 특정영역에 연결되는 플러그를 형성한 후, 그 플러그와 질화티타늄막의 상부전면에 제 1산화막을 증착한 후, 패터닝하여 상기 플러그 상부 및 그 플러그 주변부의 질화티타늄막을 노출시키는 하부전극 위치설정단계와; 상기 노출된 플러그 및 질화티타늄막과 상기 제 1산화막의 상부전면에 티타늄을 증착하여 티타늄층을 형성하는 티타늄 증착단계와; 상기 증착된 티타늄층의 상부에 제 2산화막을 증착하고, 평탄화하여 상기 제 1산화막의 상부에 증착된 티타늄층을 제거하고, 그 제 1 및 제 2산화막과 제 1산화막 하부의 질화티타늄막을 제거하여 상기 티타늄층을 노출시키는 하부전극 구조형성단계와; 상기 노출된 티타늄층을 텅스텐으로 치환하여 텅스텐 하부전극을 형성하는 티타늄층 치환단계를 포함하여 된 것을 특징으로 하는 커패시터 제조방법.
제 1항에 있어서, 상기 티타늄층은 화학 기상 증착(chemical vapor deposition)법으로 증착하여 된 것을 특징으로 하는 커패시터 제조방법.
제 1항에 있어서, 상기 티타늄층을 텅스텐으로 치환하는 단계는 그 노출된 티타늄층의 주변에 WF₆가스를 흐르게 하여 티타늄과 텅스텐이 서로 치환되도록 하는 것을 특징으로 하는 커패시터 제조방법.