CN110137280B - 阵列基板及其制造方法、显示面板和显示装置 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 64
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 239000010410 layer Substances 0.000 claims description 91
- 238000000034 method Methods 0.000 claims description 43
- 230000008569 process Effects 0.000 claims description 27
- 239000011241 protective layer Substances 0.000 claims description 17
- 238000002161 passivation Methods 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 230000036961 partial effect Effects 0.000 claims description 14
- 239000000203 mixture Substances 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 230000005684 electric field Effects 0.000 abstract description 16
- 230000007547 defect Effects 0.000 description 22
- 230000002829 reductive effect Effects 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 229910052681 coesite Inorganic materials 0.000 description 8
- 229910052906 cristobalite Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052682 stishovite Inorganic materials 0.000 description 8
- 229910052905 tridymite Inorganic materials 0.000 description 8
- 230000008901 benefit Effects 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 230000006798 recombination Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000003313 weakening effect Effects 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000005034 decoration Methods 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0224—Electrodes
- H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Manufacturing & Machinery (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Abstract
本发明实施例提供了一种阵列基板，包括：衬底基板、依次设置在衬底基板上的第一电极、光电二极管和第二电极，所述光电二极管的外部轮廓具有多个尖角，其中，所述第二电极在与所述尖角的位置对应的位置处倒角设置。本发明实施例还公开了一种阵列基板的制造方法，显示面板和显示装置。由于第二电极在与尖角的位置对应的位置处设置有倒角，从而暴露尖角，使得光电二极管的侧壁与第二电极间形成一定距离，在尖角处形成没有电极的区域，减小尖角区电场，弱化PIN边缘暗电流，同时PIN有效面积下降不明显。
Description
技术领域
本发明涉及显示技术领域，具体为一种阵列基板及其制造方法、显示面板和显示装置。
背景技术
材料制备过程中不可避免的会产生各种缺陷，在不加光照时产生暗电流，从而降低信噪比。对PIN结构的光电二极管而言，可以分为PIN内部的体暗电流和PIN侧壁的边缘暗电流。
体暗电流主要通过调节PIN沉积参数，通过带隙调节减少体暗电流，而边缘暗电流是在PIN图案化(刻蚀工艺)过程中导致的。由于刻蚀本身就是一种破坏性的过程，所以侧壁缺陷无法避免，只能适当减少，或弱化缺陷对边缘暗电流的贡献。
综上所述，提供一种弱化PIN侧壁缺陷对边缘暗电流的贡献是目前亟需解决的问题。
发明内容
有鉴于此，本发明提供一种阵列基板及其制造方法、显示面板和显示装置，用以弱化PIN侧壁缺陷对边缘暗电流的贡献，提升PIN信噪比。
为了解决上述问题，本发明实施例主要提供如下技术方案：
在第一方面中，本发明实施例公开了一种阵列基板，包括：衬底基板、依次设置在衬底基板上的第一电极、光电二极管和第二电极，所述光电二极管的外部轮廓具有多个尖角，其特征在于，所述第二电极在与所述尖角的位置对应的位置处倒角设置。
可选地，所述第二电极在与每一所述尖角的位置对应的位置处的最小的缩进量均相等，所述缩进量为在所述衬底基板正投影方向上，所述尖角的顶点到该尖角对应位置处的所述第二电极边缘位置的点之间的距离。
可选地，在与所述尖角的位置对应的位置处，所述第二电极的形状为圆弧形状。
可选地，在与每一所述尖角的位置对应的位置处，所述第二电极的形状均为圆弧形状，且圆弧的半径均相等。
可选地，所述圆弧的半径根据如下公式计算：
r＝d/(21/2-1)，其中：
r为圆弧的半径，d为预设的最小的缩进量。
可选地，所述预设的最小的缩进量大于或等于1微米。
可选地，在所述衬底基板与所述第一电极之间，依次设置有栅极、栅极绝缘层、有源层、源漏极和钝化层；并且
在所述第二电极的上方依次设置有第一保护层、平坦层、绝缘层、金属层以及第二保护层。
在第二方面中，本发明实施例公开了一种显示面板，包括第一方面所述的阵列基板。
在第三方面中，本发明实施例公开了一种显示装置，包括第二方面所述的显示面板。
在第四方面中，本发明实施例公开了一种阵列基板的制造方法，包括：
通过构图工艺在衬底基板上依次制作形成第一电极和光电二极管，所述光电二极管的外部轮廓具有多个尖角；
通过构图工艺在所述光电二极管上制作形成第二电极，且所述第二电极在与所述尖角的位置对应的位置处倒角设置。
可选地，通过构图工艺在所述光电二极管上制作形成第二电极，且所述第二电极在与所述尖角的位置对应的位置处倒角设置，包括：
在所述光电二极管上沉积一层透明导电层，并在所述透明导电层上涂覆光刻胶；
采用灰阶或半阶掩膜板进行曝光，所述灰阶或半阶掩膜板的完全遮光区和部分遮光区与所述光电二极管的区域对应，其中，所述部分遮光区对应需要进行倒角设置的区域；
刻蚀去除与所述部分遮光区对应位置处的透明导电层，使得所述透明导电层在与所述尖角的位置对应的位置处形成倒角；
去除剩余光刻胶，形成第二电极。
可选地，所述部分遮光区与所述完全遮光区的交界处的形状为圆弧形。
可选地，在衬底基板上制作形成所述第一电极之前，还包括：
通过构图工艺在衬底基板上依次制作形成栅极、栅极绝缘层、有源层、源漏极和钝化层；并且
在制作形成所述第二电极之后，还包括：
通过构图工艺在所述第二电极上依次制作形成第一保护层、平坦层、绝缘层、金属层以及第二保护层。
借由上述技术方案，本发明实施例提供的技术方案至少具有下列优点：
由于本发明实施例提供的阵列基板包括的第二电极在与尖角的位置对应的位置处设置有倒角，能够暴露出尖角，尖角位置为光电二极管侧壁缺陷集中区，对光电二极管而言，在尖角处形成未被第二电极覆盖的区域，该区域电场会明显减弱甚至消失，因此，第二电极的设计方式能够弱化侧壁缺陷对边缘暗电流的贡献，提升光电二极管信噪比。
上述说明仅是本发明实施例技术方案的概述，为了能够更清楚了解本发明实施例的技术手段，而可依照说明书的内容予以实施，并且为了让本发明实施例的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明实施例的具体实施方式。
附图说明
通过阅读下文可选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出可选实施方式的目的，而并不认为是对本发明实施例的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为光电二极管的截面结构示意图；
图2为光电二极管的俯视结构示意图；
图3为图2沿BB1方向的截面结构示意图；
图4为光电二极管的尖角数量和暗电流的关系图；
图5为本发明实施例的阵列基板的俯视图；
图6为图5中A部分中计算圆弧的半径的示意图；
图7为本发明实施例的阵列基板的截面结构示意图；
图8为本发明实施例的阵列基板的制造方法的流程图；
图9为本发明实施例在制作完成第二电极后的阵列基板的截面结构示意图。
附图标记介绍如下：
1-光电二极管；2-第一电极；3-第二电极；4-薄膜晶体管；
10-衬底基板；11-栅极；12-栅极绝缘层；13-有源层；14-源漏极；15-钝化层；16-第一保护层；17-平坦层；18-绝缘层；19-金属引线；20-第二保护层；
21-本征硅；22-P型硅；23-N型硅。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”到另一元件时，它可以直接连接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”可以包括无线连接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
图1示出了光电二极管的结构示意图。如图1所示，在光电二极管1的底部设置第一电极2，在光电二极管1的顶部设置第二电极3，其中，该光电二极管1包括依次设置在第二电极3上的N型硅23、本征硅21和P型硅22。
对于光电二极管1而言，暗电流包括在光电二极管1内部的体暗电流和在光电二极管侧壁的边缘暗电流。体暗电流包括复合型体暗电流、扩散型体暗电流和隧穿型体暗电流。复合型体暗电流的产生机理是耗尽区内电子空穴对的产生和复合，该复合型体暗电流除受光电二极管的材料影响外，还受制造时的温度、外加偏压和光敏面积的影响。为了克服复合型体暗电流，可以提高本征硅层禁带宽度，减少载流子浓度，但光电流也会降低。扩散型体暗电流的产生机理是耗尽区外热激发的少数载流子向耗尽区的扩散，影响条件与复合型体暗电流受到的影响条件相同。隧穿型体暗电流的产生机理是在高反偏压时，P区价带电子通过隧道效应穿过禁带到达N区的导带。
光电二极管侧壁的边缘暗电流的产生机理是在刻蚀工艺过程中会产生缺陷，缺陷作为复合中心造成暗电流。由于刻蚀本身就是一种破坏性的过程，所以侧壁缺陷无法避免，只能适当减少，或弱化缺陷对边缘暗电流的贡献。
发明人发现，可以通过对第二电极3进行二次刻蚀，使得第二电极3产生内缩的方式减少光电二极管侧壁所受电场，进而弱化侧壁缺陷对边缘暗电流的贡献。
具体地，如图2至图3所示，图2为制作有光电二极管1的阵列基板的俯视图，该阵列基板包括薄膜晶体管4，图3为图2沿BB1方向的截面图。对图1所示的第二电极3进行二次刻蚀，使得第二电极3产生内缩，内缩距离为D，D的具体值可根据实验确定，如图2和图3所示，这样光电二极管1的边缘暴露在外。
下面介绍一下通过第二电极3产生内缩的方式，减少光电二极管侧壁所受电场，进而弱化侧壁缺陷对边缘暗电流的贡献原理。
如图3所示，由于第二电极3产生内缩，对于处于第一电极2和第二电极3之间的光电二极管1而言，出现了一段未被第二电极3覆盖的区域，该区域电场会明显减弱甚至消失，进而弱化了侧壁缺陷对边缘暗电流的贡献。另外，从电路方面看，可以将未被第二电极3覆盖的区域等效为光电二极管1增加了一个串联电阻，这样增大了侧壁缺陷电流移动的阻力，从而能够弱化侧壁缺陷对边缘暗电流的贡献。
发明人发现，通过对第二电极3进行二次刻蚀，使得第二电极3产生内缩的方式虽然能够弱化侧壁缺陷对边缘暗电流的贡献，但由于有效面积的减小，对光电流也会产生影响。以边长为30微米的光电二极管为例，当第二电极3的内缩距离D为1微米时，有效面积减小了116/900＝12.9％。
另外，光电二极管的外部轮廓具有多个尖角，发明人通过研究发现，尖角位置为光电二极管侧壁缺陷集中区，尖角处缺陷较多，光电二极管在相同面积、相同周长的情况下，随着尖角数量的增加，边缘暗电流有明显的上升。具体地，如图4所示，图中横坐标示出了尖角的数量，纵坐标示出了边缘暗电流的值。
基于以上发现，本发明提供一种新的阵列基板的设计方法，用以弱化光电二极管侧壁缺陷对边缘暗电流的贡献，提升光电二极管信噪比。
下面结合具体的实施例详细介绍本发明实施例提供的阵列基板。
在第一方面中，本发明实施例公开了一种阵列基板，如图5所示，该阵列基板包括：衬底基板(图中未示出)、依次设置在衬底基板上的第一电极(图中未示出)、光电二极管1和第二电极3，光电二极管1的外部轮廓具有多个尖角，其中，第二电极3在与尖角的位置对应的位置处倒角设置，即第二电极3在与尖角的位置对应的位置处内缩设置，从而暴露出尖角。
具体地，阵列基板还包括薄膜晶体管4，薄膜晶体管4的具体设置方式与现有技术类似，这里不再赘述。
由于本发明实施例提供的阵列基板包括的第二电极在与尖角的位置对应的位置处设置有倒角，能够暴露出尖角，尖角位置为光电二极管侧壁缺陷集中区，对光电二极管1而言，在尖角处形成未被第二电极3覆盖的区域，该区域电场会明显减弱甚至消失，因此，第二电极3的设计方式能够弱化侧壁缺陷对边缘暗电流的贡献，提升光电二极管信噪比；另外，由于第二电极3仅在与尖角的位置对应的位置处倒角设置，相比整个第二电极3产生内缩的方式，有效面积下降不明显，对光电流影响较小。
可选地，第二电极3在与每一尖角的位置对应的位置处的最小的缩进量均相等。在本发明实施例中，缩进量为在衬底基板正投影方向上，尖角的顶点到该尖角对应位置处的第二电极3边缘位置的点之间的距离；由于第二电极3在与每一尖角的位置对应的位置处的最小的缩进量均相等，大大降低设计难度，减少制造成本。
可选地，如图5所示，在本实施了中，在与尖角的位置对应的位置处，第二电极3的形状为圆弧形状，圆弧形状的设计方式能够使电场分布更均匀，避免出现电场集中区域。
可选地，在与每一尖角的位置对应的位置处，第二电极3的形状均为圆弧形状，且圆弧的半径均相等，从而降低制造难度，降低制造成本，增强市场竞争力。
可选地，本发明实施例中圆弧的半径根据如下公式计算：
r＝d/(21/2-1)，其中：
r为圆弧的半径，d为预设的最小的缩进量。
具体地，如图5和图6所示，图6为图5A部分中计算圆弧的半径r时的示意图，从图中可以看到，(r+d)2＝r2+r2，因此，r＝d/(21/2-1)。
由于工艺不同，最小的缩进量可能有所差异，可通过实验确认，当缩确认后，记为d，根据上述公式计算出第二电极3圆弧所对圆的半径。圆弧结构，能避免直角所造成的电场集中现象，使电场分布更均匀。
可选地，在本实施例中，预设的最小的缩进量大于或等于1微米。因为，根据实验数据表明，第二电极3的最小的缩进量约1微米即可有效降低暗电流，当然，最小的缩进量的值越大，越利于降低暗电流，但最小的缩进量的值不宜设计的太大，设计的太大会对光电流产生较大的影响，本发明实施例中预设的最小的缩进量以等于1微米为例。
实验表明，对光电二极管1有效面积的减小，只与尖角的数量有关，与光电二极管1的面积无关。尤其是光电二极管1的面积较大时，可有效减少光电二极管1有效面积的损失。具体地，仍以边长为30微米的光电二极管1为例，由于异形第二电极3的结构，使光电二极管1有效面积损失(粗略估计约为两个直径为1的圆)约6.28/900＝0.7％，远远小于直接内缩时的12.9％。
可选地，如图7所示，本发明实施例提供的阵列基板在衬底基板10与第一电极2之间，还依次设置有栅极11、栅极绝缘层12、有源层13、源漏极14和钝化层15。栅极11、栅极绝缘层12、有源层13、源漏极14和钝化层15的具体设置方式与现有技术类似，这里不再赘述。
另外，如图7所示，在第二电极3的上方依次设置有第一保护层16、平坦层17、绝缘层18、金属层19以及第二保护层20。第一保护层16、平坦层17、绝缘层18、金属层19以及第二保护层20的具体设置方式与现有技术类似，这里不再赘述。
基于同一发明构思，在第二方面中，本发明实施例公开了一种显示面板，包括第一方面的阵列基板。由于第二方面的显示面板包括了第一方面的阵列基板，使得显示面板具有与阵列基板相同的有益效果。因此，在此不再重复赘述第二方面的显示面的有益效果。
基于同一发明构思，在第三方面中，本发明实施例公开了一种显示装置，包括第二方面的显示面板。由于第三方面的显示装置包括了第二方面的显示面板，使得显示装置具有与显示面板相同的有益效果。因此，在此不再重复赘述第三方面的显示装置的有益效果。
基于同一发明构思，在第四方面中，本发明实施例公开了一种阵列基板的制造方法，如图8所示，该方法，包括：
S101：通过构图工艺在衬底基板上依次制作形成第一电极和光电二极管，光电二极管的外部轮廓具有多个尖角。
S102：通过构图工艺在光电二极管上制作形成第二电极，且第二电极在与尖角的位置对应的位置处倒角设置。
由于第二电极在与尖角的位置对应的位置处设置有倒角，从而暴露尖角，使得光电二极管在尖角处形成没有第二电极覆盖的区域，减小尖角区电场，弱化光电二极管边缘暗电流，同时光电二极管有效面积下降不明显。
可选地，在本实施例中，通过构图工艺在光电二极管上制作形成第二电极，且在S102中的第二电极在与尖角的位置对应的位置处倒角设置，包括：
在光电二极管上沉积一层透明导电层，并在透明导电层上涂覆光刻胶；
采用灰阶或半阶掩膜板进行曝光，灰阶或半阶掩膜板的完全遮光区和部分遮光区与光电二极管的区域对应，其中，部分遮光区对应需要进行倒角设置的区域；
刻蚀去除与部分遮光区对应位置处的透明导电层，使得透明导电层在与尖角的位置对应的位置处形成倒角；
去除剩余光刻胶，形成第二电极。
可选地，部分遮光区与完全遮光区的交界处的形状为圆弧形，这种设计方式能够使得在与尖角的位置对应的位置处的第二电极的形状为圆弧形状，圆弧形状的设计方式能够使电场分布更均匀，避免出现电场集中区域。当然，对于本领域技术人员而言，根据实际情况，也可以设计为其它合适的形状。
可选地，本发明实施例在衬底基板上制作形成第一电极之前，还包括：
通过构图工艺在衬底基板上依次制作形成栅极、栅极绝缘层、有源层、源漏极和钝化层；以及
在制作形成第二电极之后，还包括：
通过构图工艺在第二电极上依次制作形成第一保护层、平坦层、绝缘层、金属层以及第二保护层。
以下通过一个具体的实施例详细说明本发明的阵列基板的制造方法。
如图9所示，首先，在衬底基板10上沉积一层金属层，并将其图案化，形成栅极11。例如，金属层的材料为钼，厚度为200纳米～400纳米。随后，使用等离子体增强化学气相沉积的方式制作栅极绝缘层12，该栅极绝缘层12由SiN和SiO2叠层组成，其中SiN的厚度为50纳米～150纳米，SiO2的厚度为100纳米～400纳米。栅极11和栅极绝缘层12的具体制作方法与现有技术类似，这里不再赘述。
如图9所示，接着，在栅极绝缘层12上采用构图工艺制作有源层13，该有源层13可以为非晶硅(aSi)，也可以为多晶硅(pSi)，还可以为金属氧化物有源层，如：包括铟镓锌氧化物(IGZO)等。有源层13的具体制作方法与现有技术类似，这里不再赘述。
如图9所示，接着，在有源层13上沉积金属层，并通过构图工艺形成源漏极14，具体地，源漏极14的材料为钼，厚度为200纳米～400纳米。源漏极14的具体制作方法与现有技术类似，这里不再赘述。
如图9所示，接着，通过构图工艺制作钝化层15，钝化层15由SiN和SiO2叠层组成，其中SiN的厚度为50纳米～150纳米，SiO2为100纳米～400纳米。钝化层15的具体制作方法与现有技术类似，这里不再赘述。
如图9所示，接着，通过构图工艺制作第一电极2，具体地，第一电极2的材料可以为Mo，厚度为200纳米～400纳米。第一电极2的具体制作方法与现有技术类似，这里不再赘述。
如图9所示，接着，在第一电极2上使用等离子体增强化学气相沉积法依次沉积N型硅23(如图1所示)、本征硅21(如图1所示)、P型硅22(如图1所示)，通过构图工艺形成光电二极管1。N型硅23的厚度为20纳米～50纳米、本征硅21的厚度为500纳米～900纳米、P型硅22的厚度为5纳米～50纳米。光电二极管1的具体制作方法与现有技术类似，这里不再赘述。
如图9所示，接着，在光电二极管1上沉积一层透明导电层，透明导电层的厚度为40纳米～70纳米，并在透明导电层上涂覆光刻胶；之后，采用灰阶或半阶掩膜板进行曝光，灰阶或半阶掩膜板的完全遮光区和部分遮光区与光电二极管的区域对应，其中，部分遮光区对应需要进行倒角设置的区域；刻蚀去除与部分遮光区对应位置处的透明导电层，使得透明导电层在与尖角的位置对应的位置处形成倒角；去除剩余光刻胶，形成第二电极3，具体地，部分遮光区与完全遮光区的交界处的形状为圆弧形，形成的第二电极3的俯视图可参照图5所示。
如图7所示，接着，在第二电极3上依次制作第一保护层16、平坦层17和绝缘层18。例如，第一保护层16的材料为SiN，厚度为50纳米～150纳米，平坦层17的材料为树脂，厚度为1.2微米～2.5微米，绝缘层18的材料为SiO2，厚度为100纳米～150纳米。第一保护层16、平坦层17和绝缘层18的具体制作方法与现有技术类似，这里不再赘述。
如图7所示，接着，通过构图工艺制作金属引线19，例如，金属引线19的材料为钼，厚度为200纳米～400纳米，金属引线19作为第二电极3的电极走线。金属引线19的具体制作方法与现有技术类似，这里不再赘述。
如图7所示，最后，通过构图工艺制作第二保护层20，例如，第二保护层20的材料为SiO2，厚度为50纳米～150纳米。第二保护层20的具体制作方法与现有技术类似，这里不再赘述。
应用本发明实施例所获得的有益效果包括：
1、由于本发明实施例提供的阵列基板包括的第二电极在与尖角的位置对应的位置处设置有倒角，能够暴露出尖角，尖角位置为光电二极管侧壁缺陷集中区，对光电二极管而言，在尖角处形成未被第二电极覆盖的区域，该区域电场会明显减弱甚至消失，因此，第二电极的设计方式能够弱化侧壁缺陷对边缘暗电流的贡献，提升光电二极管信噪比。
2、由于第二电极仅在与尖角的位置对应的位置处倒角设置，相比整个第二电极产生内缩的方式，有效面积下降不明显，对光电流影响较小。
3、在与尖角的位置对应的位置处，将第二电极的形状设计为圆弧形状，圆弧形状的设计方式能够使电场分布更均匀，避免出现电场集中区域。
以上所述仅是本发明的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (13)
1.一种阵列基板，其特征在于，包括：衬底基板、依次设置在衬底基板上的第一电极、光电二极管和第二电极，所述光电二极管的外部轮廓具有多个尖角，其特征在于，所述第二电极在与所述尖角的位置对应的位置处倒角设置。
2.如权利要求1所述的阵列基板，其特征在于，所述第二电极在与每一所述尖角的位置对应的位置处的最小的缩进量均相等，所述缩进量为在所述衬底基板正投影方向上，所述尖角的顶点到该尖角对应位置处的所述第二电极边缘位置的点之间的距离。
3.如权利要求1所述的阵列基板，其特征在于，在与所述尖角的位置对应的位置处，所述第二电极的形状为圆弧形状。
4.如权利要求3所述的阵列基板，其特征在于，在与每一所述尖角的位置对应的位置处，所述第二电极的形状均为圆弧形状，且圆弧的半径均相等。
5.如权利要求3所述的阵列基板，其特征在于，所述圆弧的半径根据如下公式计算：
r＝d/(21/2-1)，其中：
r为圆弧的半径，d为预设的最小的缩进量。
6.如权利要求5所述的阵列基板，其特征在于，所述预设的最小的缩进量大于或等于1微米。
7.如权利要求1所述的阵列基板，其特征在于，在所述衬底基板与所述第一电极之间，依次设置有栅极、栅极绝缘层、有源层、源漏极和钝化层；并且
在所述第二电极的上方依次设置有第一保护层、平坦层、绝缘层、金属层以及第二保护层。
8.一种显示面板，其特征在于，包括如权利要求1-7任一项所述的阵列基板。
9.一种显示装置，其特征在于，包括如权利要求8所述的显示面板。
10.一种阵列基板的制造方法，其特征在于，包括：
通过构图工艺在衬底基板上依次制作形成第一电极和光电二极管，所述光电二极管的外部轮廓具有多个尖角；
通过构图工艺在所述光电二极管上制作形成第二电极，且所述第二电极在与所述尖角的位置对应的位置处倒角设置。
11.如权利要求10所述的制造方法，其特征在于，所述通过构图工艺在所述光电二极管上制作形成第二电极，且所述第二电极在与所述尖角的位置对应的位置处倒角设置，包括：
在所述光电二极管上沉积一层透明导电层，并在所述透明导电层上涂覆光刻胶；
采用灰阶或半阶掩膜板进行曝光，所述灰阶或半阶掩膜板的完全遮光区和部分遮光区与所述光电二极管的区域对应，其中，所述部分遮光区对应需要进行倒角设置的区域；
刻蚀去除与所述部分遮光区对应位置处的透明导电层，使得所述透明导电层在与所述尖角的位置对应的位置处形成倒角；
去除剩余光刻胶，形成第二电极。
12.如权利要求11所述的制造方法，其特征在于，所述部分遮光区与所述完全遮光区的交界处的形状为圆弧形。
13.如权利要求10所述的制造方法，其特征在于，在衬底基板上制作形成所述第一电极之前，还包括：
通过构图工艺在衬底基板上依次制作形成栅极、栅极绝缘层、有源层、源漏极和钝化层；并且
在制作形成所述第二电极之后，还包括：
通过构图工艺在所述第二电极上依次制作形成第一保护层、平坦层、绝缘层、金属层以及第二保护层。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910464473.XA CN110137280B (zh) | 2019-05-30 | 2019-05-30 | 阵列基板及其制造方法、显示面板和显示装置 |
| PCT/CN2020/083891 WO2020238430A1 (zh) | 2019-05-30 | 2020-04-09 | 光电二极管器件、阵列基板及其制造方法、显示面板和显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910464473.XA CN110137280B (zh) | 2019-05-30 | 2019-05-30 | 阵列基板及其制造方法、显示面板和显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110137280A CN110137280A (zh) | 2019-08-16 |
| CN110137280B true CN110137280B (zh) | 2020-12-01 |
Family
ID=67583128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910464473.XA Active CN110137280B (zh) | 2019-05-30 | 2019-05-30 | 阵列基板及其制造方法、显示面板和显示装置 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN110137280B (zh) |
| WO (1) | WO2020238430A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110137280B (zh) * | 2019-05-30 | 2020-12-01 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示面板和显示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015026262A1 (en) * | 2013-08-22 | 2015-02-26 | Otkrytoe Aktsionernoe Obschestvo "Intersoft Evraziya" | Ionizing radiation sensor |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3904512B2 (ja) * | 2002-12-24 | 2007-04-11 | シャープ株式会社 | 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器 |
| US7947941B2 (en) * | 2006-11-01 | 2011-05-24 | Finisar Corporation | Photodiode having rounded edges for high electrostatic discharge threshold |
| JP5678402B2 (ja) * | 2008-08-04 | 2015-03-04 | 住友電気工業株式会社 | ショットキーバリアダイオードおよびその製造方法 |
| DE112010005278B4 (de) * | 2010-02-17 | 2014-12-24 | Sansha Electric Manufacturing Co., Ltd. | Pin-diode |
| CN101931021A (zh) * | 2010-08-28 | 2010-12-29 | 湘潭大学 | 单光子雪崩二极管及基于此的三维coms图像传感器 |
| CN107359196B (zh) * | 2012-09-12 | 2020-07-14 | 松下知识产权经营株式会社 | 半导体装置 |
| KR20140067559A (ko) * | 2012-11-27 | 2014-06-05 | 엘지디스플레이 주식회사 | 디지털 엑스레이 검출기용 박막트랜지스터 어레이 기판 |
| CN103811565B (zh) * | 2014-02-17 | 2016-03-16 | 英利能源（中国）有限公司 | 一种太阳能电池、组件及其制作方法 |
| CN106328718A (zh) * | 2016-11-04 | 2017-01-11 | 四川洪芯微科技有限公司 | 一种台面二极管 |
| CN107170842B (zh) * | 2017-06-12 | 2019-07-02 | 京东方科技集团股份有限公司 | 光电探测结构及其制作方法、光电探测器 |
| CN110137280B (zh) * | 2019-05-30 | 2020-12-01 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示面板和显示装置 |
-
2019
- 2019-05-30 CN CN201910464473.XA patent/CN110137280B/zh active Active
-
2020
- 2020-04-09 WO PCT/CN2020/083891 patent/WO2020238430A1/zh active Application Filing
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015026262A1 (en) * | 2013-08-22 | 2015-02-26 | Otkrytoe Aktsionernoe Obschestvo "Intersoft Evraziya" | Ionizing radiation sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110137280A (zh) | 2019-08-16 |
| WO2020238430A1 (zh) | 2020-12-03 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |