JP5678402B2 - ショットキーバリアダイオードおよびその製造方法 - Google Patents
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Description
その場合、ショットキー電極の側面が、m面に沿うように形成され、ショットキー電極の側端部とメサ部の上面端部との間の距離が所定値以下であることが好ましい。発明者達の実験から、このような構造により、リーク電流が極めて低減されることが実証されている。そして、リーク電流の低減により、耐圧がさらに向上する。
エッチングの際、ドライエッチングを行なった後、異方性ウェットエッチングを行うことにより、加工ダメージが除去される。また、極めて平滑な側面を有するメサ部が形成される。したがって、リーク電流の小さい、極めて高耐圧のショットキーバリアダイオードが得られる。
図1(a),(b)は、本発明の実施形態に係るSBDの構造を示す断面図および平面図である。
GaN層13の厚さは約7μmである。GaN層13は、底部から上方に突出したメサ部13aを有している。メサ部13aの側面13cは垂直な壁である。メサ部13aの側面平面形状は、図1(b)に示すように、正六角形である。
(製法1−1)
図2(a)〜(e)は、製法1−1に係るSBDの製造工程を示す断面図である。
まず、図2(a)に示す工程で、GaN基板11の上に、バッファ層14およびGaN層13を成長させる。成長に際しては、周知の有機金属成長法を用いる。バッファ層14にはキャリア濃度が約1×1017cm−3のn型ドーパントを含ませる。GaN層13にはキャリア濃度が約5×1015cm−3(1×1016cm−3以下)のn型ドーパントを含ませる。なお、GaN層13は、アンドープ層であってもよい。
なお、レジストマスク20の側面20aが、GaN層13のm面に平行でなくてもよい。レジストマスク20の側面20aの下端部がGaN層13のm面に沿っていれば、エッチング工程で、側面13cがm面であるメサ部13aが形成される。
蒸着前洗浄として、10%塩酸にて3分間洗浄をした後、裏面全体に、多層膜であるTi/Al/Ti/Au膜(厚さ20nm/100nm/20nm/200nm)を蒸着法によって堆積する。その後、450℃,2分間の条件で、GaN基板1と裏面電極16との合金化熱処理を行なう。上記合金化処理は、ショットキー電極15と、GaN層13とのショットキー接触が保たれる温度,時間で行われる。
図3(a)〜(e)は、製法1−2に係るSBDの製造工程を示す断面図である。
図3(a)に示す工程で、製法1−1と同じ条件で、GaN基板11の上に、バッファ層14およびGaN層13を成長させる。
製法1−2においても、レジストマスク20に代えて、他の材料からなるエッチングマスクを形成することができる。エッチングマスクを構成する材料として、SiN,SiON,SiO2,Au,Pt,W,Ni,Ti等を用いることができる。
図4(a)〜(d)は、製法1−3に係るSBDの製造工程を示す断面図である。
図4(a)に示す工程で、製法1−1と同じ条件で、GaN基板11の上に、バッファ層14およびGaN層13を成長させる。
なお、ショットキー電極15の側面15bが、GaN層13のm面に平行でなくてもよい。ショットキー電極15の側面15bの下端部がGaN基板11のm面に沿っていれば、エッチング工程で、側面13cがm面であるメサ部13aが形成される。
図5(a)〜(c)は、製法2に係るSBDの製造工程を示す断面図である。
まず、図5(a)に示す工程で、GaN層を製法1−1等と同様の条件で成長させる。その後、メサ部13aに、製法1−1と同様のレジストマスク20を形成する。次に、レジストマスク20を付けた状態で、GaN層13をプラズマエッチングする。用いるプラズマ発生装置およびプラズマエッチング条件は、製法1−1等と同じである。この時点で、メサ部13aを含むGaN層13の表面部には、深さ数nm(1nm〜20nm程度)に亘ってエッチングダメージ層が発生している。
さらに、図5(c)に示す工程で、製法1−1等と同じ形状,寸法を有するショットキー電極15を形成する。形成方法も、製法1−1等と同じである。メサ部13aの上面端部13bとショットキー電極15の端部15aとの距離xは、2μm以下である。
つまり、製法2では、製法1−1〜1−3とは異なり、ショットキー電極15を形成する前に、裏面電極16を形成している。
それに対し、本実施の形態では、メサ部13aの側面13cがm面であることにより、リークパスの発生が抑制される。リーク電流は、降伏電圧(ブレークダウン電圧)を判断する閾値のパラメータとなっている。よって、リークパスの発生が抑制されることにより、耐圧が向上する。
11 GaN基板
13 GaN層
13a メサ部
13b 上面端部
13c 側面
14 バッファ層
15 ショットキー電極
15a 端部
15b 側面
16 裏面電極
20 レジストマスク
Claims (8)
- { 0 0 0 1}面を主面にもつ基板と、
前記基板上に設けられ、その一部にメサ部が形成された単一層からなる半導体層と、
前記メサ部上面とショットキー接触したショットキー電極とを備え、
前記メサ部は、前記半導体層の底部から上方に突出して、{ 1-1 0 0}面の側面で囲まれており、平面的に見て六角形であり、
前記ショットキー電極は、該ショットキー電極の側面の下端部が、平面的に見て、前記メサ部の側面と平行であり、かつ六角形である、ショットキーバリアダイオード。 - 請求項1に記載のショットキーバリアダイオードにおいて、
前記メサ部の側面は、異方性ウェットエッチングされている、ショットキーバリアダイオード。 - 請求項1または2に記載のショットキーバリアダイオードにおいて、
前記{ 0 0 0 1}面を主面にもつ基板は、自立基板である、ショットキーバリアダイオード。 - 請求項1〜3いずれか1つに記載のショットキーバリアダイオードにおいて、
前記ショットキー電極と対をなしてダイオードを構成する電極を備え、該電極が、前記基板の裏面にオーミック接触している、ショットキーバリアダイオード。 - 請求項1〜4いずれか1つに記載のショットキーバリアダイオードにおいて、
前記ショットキー電極の側端部と前記メサ部の上面端部との間の距離は、2μm以下である、ショットキーバリアダイオード。 - c面基板上の単一層からなる半導体層の上に、該半導体層の{ 1-1 0 0}面に沿った側面を有するマスク膜を形成する工程(a)と、
前記工程(a)の後で、前記マスク膜を用いて、前記半導体層をエッチングして、該半導体層の一部にメサ部を形成する工程(b)と、
前記メサ部の上面にショットキー接触するショットキー電極を形成する工程(c)と、を含み、
前記工程(c)では、前記ショットキー電極の側面の下端部が、平面的に見て前記メサ部の側面と平行となるようにする、ショットキーバリアダイオードの製造方法。 - 請求項6記載のショットキーバリアダイオードの製造方法において、
前記工程(b)では、ドライエッチングを行なった後、異方性ウェットエッチングを行う、ショットキーバリアダイオードの製造方法。 - 請求項6または7に記載のショットキーバリアダイオードの製造方法において、
前記工程(a)では、前記マスク膜としてメサ部上のショットキー電極を形成し、前記工程(c)は前記工程(a)と同時に行われる、ショットキーバリアダイオードの製造方法。
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