TW202121703A

TW202121703A - 半導體裝置及其製造方法

Info

Publication number: TW202121703A
Application number: TW108142623A
Authority: TW
Inventors: 申新煌; 鄭毓書; 蔡耀庭
Original assignee: 華邦電子股份有限公司
Priority date: 2019-11-22
Filing date: 2019-11-22
Publication date: 2021-06-01
Also published as: TWI709253B

Abstract

半導體裝置及其製造方法。所述半導體裝置包括基底、數個浮動閘極、穿隧介電層、數個控制閘極以及ONO層。浮動閘極位於基底上，穿隧介電層位於基底與每個浮動閘極之間。控制閘極位於浮動閘極上，而ONO層位於每個控制閘極的兩側壁以及每個控制閘極與每個浮動閘極之間。

Description

半導體裝置及其製造方法

本發明是有關於一種半導體技術，且特別是有關於一種能夠提高資料儲存之可靠度（Reliability/Endurance）的半導體裝置及其製造方法。

在新一代半導體製程的微縮下，對於元件可靠度及低功耗的要求越來越嚴格。目前先進製程幾乎都是採用高密度電漿反應式離子蝕刻來定義圖案，例如浮動閘極的製作。然而，高密度電漿會造成電荷累積傷害（Plasma damage）且不利於元件之儲存資料，而對元件可靠度造成不良的影響。

本發明提供一種半導體裝置，具有高資料儲存之可靠度。

本發明另提供一種半導體裝置的製造方法，以提升元件可靠度。

本發明的半導體裝置包括基底、數個浮動閘極、穿隧介電層、數個控制閘極以及ONO層。浮動閘極位於基底上，穿隧介電層位於基底與每個浮動閘極之間。控制閘極位於浮動閘極上，而ONO層位於每個控制閘極的兩側壁以及每個控制閘極與每個浮動閘極之間。

本發明的半導體裝置的製造方法，包括於基底上沉積墊氧化層，於墊氧化層上形成第一犧牲材料，然後蝕刻去除部分第一犧牲材料，以於預定形成數個浮動閘極的部位形成數個第一犧牲圖案。於基底上沉積第一內層介電層，並覆蓋上述第一犧牲圖案，去除部分第一內層介電層，直到露出第一犧牲圖案的頂部，再去除第一犧牲圖案與墊氧化層，以形成數個開口露出預定形成數個浮動閘極的部位的基底。於所述開口內露出的基底表面形成穿隧介電層，再於上述開口內填入多晶矽，平坦化所述多晶矽，以於穿隧介電層上形成數個浮動閘極。接著，於第一內層介電層與浮動閘極上形成硬罩幕層，並於硬罩幕層上形成第二犧牲材料。蝕刻去除部分第二犧牲材料，以於預定形成數個控制閘極的部位形成數個第二犧牲圖案，再於基底上沉積第二內層介電層，並覆蓋第二犧牲圖案，去除部分第二內層介電層，直到露出第二犧牲圖案的頂部。去除第二犧牲圖案與上述硬罩幕層，以於第二內層介電層內形成數個溝渠並露出浮動閘極的表面。然後，於浮動閘極的表面、溝渠的內面以及第二內層介電層的表面共形地沉積ONO層，並於溝渠內填入導體材料，再平坦化所述導體材料，以於溝渠內形成數個控制閘極。

基於上述，本發明採用的製程是在閘極形成（Gate Formation）期間全程避免使用離子反應蝕刻（R.I.E.），以減少高密度電漿傷害閘極所造成的電荷缺陷（Charging trap），並且能夠提高資料儲存之可靠度。此外，本發明若是以金屬閘極（Metal gate）作為控制閘極來控制浮動閘極，將有利於形成低功耗元件（Low power device）。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下實施例中所附的圖式是為了能更完整地描述發明概念的示範性實施例，然而本發明仍可使用許多不同的形式來實施，且其不應該被視為受限於所記載的實施例。在圖式中，為了清楚起見，膜層、區域及/或結構元件的相對厚度及位置可能縮小或放大。此外，相同或相似之標號表示相同或相似之元件，以下段落將不再贅述。

圖1是依照本發明的一實施例的一種半導體裝置的上視示意圖。圖2A、圖2B與圖2C分別是圖1的I-I線段、II-II線段與III-III線段之半導體裝置的剖面示意圖。

請參照圖1與圖2A～圖2C，本實施例的半導體裝置100包括基底102、數個浮動閘極104、穿隧介電層106、數個控制閘極108以及ONO層110。在圖1中，為了清楚起見省略部份構件，並顯示出浮動閘極104、控制閘極108以及用來定義主動區112的隔離結構114。浮動閘極104位於基底102上，穿隧介電層106則位於基底100與每個浮動閘極104之間，而在穿隧介電層106以外的基底102上可形成有墊氧化層116或其他膜層。另外，在相鄰浮動閘極104之間還有剖面呈U型的氮化矽層118。控制閘極108位於浮動閘極104上，而ONO層110位於每個控制閘極108的兩側壁108a以及每個控制閘極108與每個浮動閘極104之間。

由於浮動閘極104的形成與控制閘極108的形成都可先在預定形成浮動閘極104與控制閘極108的部位沉積與蝕刻出相同結構的犧牲圖案（未繪示），再形成如U型的氮化矽層118、內層介電層120與122等的材料層，再去除上述犧牲圖案留下空間，並在此空間內形成浮動閘極104與控制閘極108，所以可避免使用高密度電漿（High density plasma）反應式離子蝕刻（R.I.E.）來定義浮動閘極104與控制閘極108，並藉此避免高密度電漿所導致的電荷累積傷害，以提升元件可靠度。此外，由於控制閘極108不需利用電漿蝕刻定義，所以可直接形成金屬閘極（Metal gate）來控制浮動閘極，利於形成低功耗元件（Low power device），但本發明並不限於此，上述控制閘極108有可以是多晶矽閘極。在本實施例中，每個浮動閘極104的寬度w1大於每個控制閘極108的寬度w2。而且，由於製程的緣故，每個浮動閘極104的寬度w1實質上等於每個控制閘極108的寬度w2與位於每個控制閘極108的兩側壁108a的ONO層110的寬度w3之總和（w1=w2+2×w3）。

此外，在半導體裝置100中，為了前後層的附著力或是製程需要，可能在內層介電層120與122之間設置硬罩幕層124、在墊氧化層116與氮化矽層118之間設置另一氧化層126、在隔離結構114與基底102之間形成襯氧化層128。然而，本發明並不限於此，上述膜層也可因設計變更而省略或改用其他材料。

以下將詳細說明本發明的半導體裝置的一種製造方法，但本發明並不限於此，以下實施例中的部分步驟可省略，或者依據需求另外增加其他步驟。

圖3A至圖3Z是依照本發明的另一實施例的一種半導體裝置的製造流程剖面示意圖，其中每個圖中的第(1)部分是對照於圖1的I-I線段之剖面（即單元區300）並包含圖1沒有繪出的周邊電路區302、第(2)部分是對照於圖1的II-II線段之剖面、第(3)部分是對照於圖1的III-III線段之剖面。而且，圖3A至圖3Z使用與上一實施例相同的元件符號來代表相同或相似的構件，且所省略的部分技術說明，如各層或區域的位置、尺寸、材料等均可參照上一實施例的內容，因此於下文不再贅述。

請先參照圖3A，於基底102上沉積墊氧化層116。為了定義主動區（未繪示）以及形成犧牲圖案（未繪示），可先在墊氧化層116上沉積一層氮化矽層並進行圖案化，而得到圖案化氮化矽層304。

然後，請參照圖3B，以圖案化氮化矽層304為蝕刻罩幕，蝕刻墊氧化層116與基底102，以於基底102內形成數個隔離溝渠306並定義出數主動區112。而且，因為圖案化氮化矽層304與墊氧化層116、基底102之間的蝕刻選擇比，墊氧化層116與基底102表面可能有圓角化的現象，而在圖案化氮化矽層304與墊氧化層116交界處的側面310略為內縮。

接著，請參照圖3C，在隔離溝渠306內可先形成襯氧化層128，再形成隔離結構114並露出圖案化氮化矽層304。在一實施例中，隔離結構114的形成例如在隔離溝渠306內先填入旋塗式玻璃（spin-on glass，SOG），以利溝填，然後在SOG固化後於固化的SOG上沉積高密度電漿（HDP）氧化物。

之後，請參照圖3D，去除圖3C之圖案化氮化矽層304後，會形成數個犧牲溝渠308。然後，在犧牲溝渠308內填入第一犧牲材料312並露出隔離結構114，再去除部分隔離結構114，以露出第一犧牲材料312的側壁。

然後，請參照圖3E，蝕刻去除部分第一犧牲材料，以於預定形成數個浮動閘極（未繪示）的部位形成數個第一犧牲圖案312a。在周邊電路區302內則形成至少一個第一犧牲圖案312a，且因為功能不同，周邊電路區302內的第一犧牲圖案312a會比較大(或寬)。以上為形成第一犧牲圖案312a的一種例子，但本發明並不限於此。第一犧牲圖案312a也可不與隔離結構114的形成相關，而是在隔離結構114形成之後，另外形成第一犧牲材料並蝕刻定義出數個第一犧牲圖案312a。

接著，請參照圖3F，可進行低摻雜汲極（LDD）植入314，以於基底102（單元區300和周邊電路區302）內形成LDD區（未繪示）。

然後，請參照圖3G，於基底102上沉積一層氧化層126全面覆蓋第一犧牲圖案312a。

接著，請參照圖3H，於第一犧牲圖案312a的側壁形成間隙壁318，並進行源極與汲極（S/D）植入320，以於基底102內形成S/D區（未繪示）。由於單元區300和周邊電路區302所需的S/D區不一樣，所以利用保護層322保護周邊電路區302的基底102，其中保護層322例如光阻。

之後，請參照圖3I，在去除圖3H的保護層322後，於間隙壁318外側再形成另一間隙壁324，並進行另一源極與汲極（S/D）植入326，以於周邊電路區302內形成S/D區（未繪示），且由於S/D植入326的能量可能較大，所以可利用另一保護層330保護單元區300的基底102，其中保護層330例如光阻。

然後，請參照圖3J，去除圖3H中的保護層330、間隙壁318與324，只留下氧化層126。以上關於LDD植入與S/D植入的相關步驟是可選擇的，所以並不限定在此階段進行，也可在隔離結構114形成之前進行。

隨後，請參照圖3K，於基底102上共形地沉積氮化矽層118，並覆蓋第一犧牲圖案312a。

接著，請參照圖3L，於基底102上沉積內層介電層120，並覆蓋上述第一犧牲圖案312a，然後去除部分內層介電層120，直到露出氮化矽層118的頂部，其中去除部分內層介電層120的方法例如化學機械研磨（CMP）。

然後，請參照圖3M，先去除圖3L暴露出的氮化矽層118，直到露出底下的氧化層126，再將周邊電路區302以一保護層332遮住，並去除露出的氧化層126，直到露出單元區300內的第一犧牲圖案312a，其中保護層332例如光阻。

之後，請參照圖3N，去除第一犧牲圖案312a與其下方的墊氧化層116，以形成數個開口334露出預定形成數個浮動閘極的部位的基底102。之後將圖3 M的保護層332去除。

然後，請參照圖3O，於開口334內露出的基底102表面形成穿隧介電層106，再於開口334內填入多晶矽336。

接著，請參照圖3P，平坦化多晶矽，以於穿隧介電層106上形成數個浮動閘極104。此時，周邊電路區302內仍保留第一犧牲圖案312a，但本發明並不限於此；如果第一犧牲圖案312a的材料不是多晶矽之類的導電材料，則在圖3M的步驟中可不用保護層332，而使周邊電路區302內的第一犧牲圖案312a與其下方的墊氧化層116在圖3N的步驟一起被去除，並在圖3P一起被置換成浮動閘極104。

接著，請參照圖3Q，於內層介電層120與浮動閘極104上形成硬罩幕層124，並於硬罩幕層124上形成第二犧牲材料338。

然後，請參照圖3R，蝕刻去除部分第二犧牲材料338，以於預定形成數個控制閘極的部位形成數個第二犧牲圖案338a。

隨後，請參照圖3S，於基底102上沉積內層介電層122，並覆蓋第二犧牲圖案338a，然後去除部分內層介電層122，直到露出第二犧牲圖案338a的頂部，其中去除部分內層介電層122的方法例如化學機械研磨（CMP）。

然後，請參照圖3T，去除第二犧牲圖案338a，而在內層介電層122內形成數個比較小的溝渠340，並露出部分硬罩幕層124。

接著，請參照圖3U，去除露出的硬罩幕層124，以於內層介電層122內形成略大的溝渠340a並露出浮動閘極104的表面。由於第(2)部分是對照於圖1的II-II線段，所以此處只有顯示一個溝渠340a。

然後，請參照圖3V，於浮動閘極104的表面、溝渠340a的內面以及內層介電層122的表面共形地沉積ONO層110。

之後，請參照圖3W，將單元區300以一保護層342遮住，並露出周邊電路區302的第一犧牲圖案312a上方，其中保護層342例如光阻。隨後利用蝕刻將第一犧牲圖案312a上的ONO層110與氧化層126去除，並露出第一犧牲圖案312a的表面。

接著，請參照圖3X，去除圖3W中的保護層342並於溝渠340a內填入導體材料，再平坦化所述導體材料，以於溝渠340a內形成數個控制閘極108，其中導體材料可為金屬或多晶矽。到此步驟，即完成自行對準的浮動閘極104與控制閘極108。因為浮動閘極104與控制閘極108的形成並不需要使用高密度電漿（HDP）反應式離子蝕刻（R.I.E.），所以能改善其品質並提升元件可靠度。此外，控制閘極108可直接形成金屬閘極來控制浮動閘極104，利於形成低功耗元件。而在周邊電路區302的控制閘極108會與第一犧牲圖案312a直接接觸，而周邊電路區302的ONO層110則位於控制閘極108的兩側壁。

接著，為了形成接觸窗（contact），請參照圖3Y和圖3Z。在圖3Y中，於基底102上沉積內層介電層344，並覆蓋控制閘極108。在圖3Z中，利用蝕刻方式去除部分內層介電層344、部分ONO層110、部分內層介電層122、部分硬罩幕層124、部分內層介電層120與部分墊氧化層116，以於浮動閘極104之間形成接觸窗洞346。另外，因為蝕刻選擇比的關係，在形成接觸窗洞346的過程中還可同時在周邊電路區302的控制閘極108的頂部形成一凹槽348。

綜上所述，本發明在浮動閘極與控制閘極的形成期間全程無離子反應蝕刻（R.I.E.），所以能避免高密度電漿傷害上述閘極，譬如浮動閘極中的電荷缺陷（Charging trap）能大幅減少，藉以提高資料儲存之可靠度。另外，由於本發明的控制閘極是利用沉積加上平坦化的方式形成，所以可直接使用金屬作為控制閘極來控制浮動閘極，將有利於形成低功耗元件。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:半導體裝置 102:基底 104:浮動閘極 106:穿隧介電層 108:控制閘極 108a:側壁 110:ONO層 112:主動區 114:隔離結構 116:墊氧化層 118:氮化矽層 120、122、344:內層介電層 124:硬罩幕層 126:氧化層 128:襯氧化層 300:單元區 302:周邊電路區 304:圖案化氮化矽層 306:隔離溝渠 308:犧牲溝渠 310:側面 312:第一犧牲材料 312a:第一犧牲圖案 314:低摻雜汲極（LDD）植入 318、324:間隙壁 320、326:源極與汲極（S/D）植入 322、330、332、342:保護層 334:開口 336:多晶矽 338:第二犧牲材料 338a:第二犧牲圖案 340、340a:溝渠 346:接觸窗洞 348:凹槽 w1、w2、w3:寬度

圖1是依照本發明的一實施例的一種半導體裝置的上視示意圖。圖2A是圖1的I-I線段之半導體裝置的剖面示意圖。圖2B是圖1的II-II線段之半導體裝置的剖面示意圖。圖2C是圖1的III-III線段之半導體裝置的剖面示意圖。圖3A至圖3Z是依照本發明的另一實施例的一種半導體裝置的製造流程剖面示意圖。

100:半導體裝置

102:基底

104:浮動閘極

106:穿隧介電層

108:控制閘極

108a:側壁

110:ONO層

116:墊氧化層

118:氮化矽層

120、122:內層介電層

124:硬罩幕層

126:氧化層

w1、w2、w3:寬度

Claims

一種半導體裝置，包括：基底；多數個浮動閘極，位於所述基底上；穿隧介電層，位於所述基底與每個所述浮動閘極之間；多數個控制閘極，位於所述多數個浮動閘極上；以及 ONO層，位於每個所述控制閘極的兩側壁以及每個所述控制閘極與每個所述浮動閘極之間。
如申請專利範圍第1項所述的半導體裝置，其中所述控制閘極為金屬閘極或多晶矽閘極。
如申請專利範圍第1項所述的半導體裝置，其中每個所述浮動閘極的寬度大於每個所述控制閘極的寬度。
如申請專利範圍第1項所述的半導體裝置，其中每個所述浮動閘極的寬度等於每個所述控制閘極的寬度與位於每個所述控制閘極的所述兩側壁的所述ONO層的寬度之總和。
如申請專利範圍第1項所述的半導體裝置，其中所述基底更包括周邊電路區，且所述周邊電路區包括：至少一個所述浮動閘極，位於所述基底上；至少一個所述控制閘極，位於所述浮動閘極上，並與所述浮動閘極直接接觸；以及所述ONO層，位於每個所述控制閘極的兩側壁。
如申請專利範圍第5項所述的半導體裝置，其中所述周邊電路區的所述控制閘極的頂部具有一凹槽。
如申請專利範圍第1項所述的半導體裝置，更包括墊氧化層，位於所述穿隧介電層以外的所述基底上。
如申請專利範圍第1項所述的半導體裝置，更包括剖面呈U型的氮化矽層，位於相鄰的所述多數個浮動閘極之間。
一種半導體裝置的製造方法，包括：於基底上沉積墊氧化層；於所述墊氧化層上形成第一犧牲材料；蝕刻去除部分所述第一犧牲材料，以於預定形成多數個浮動閘極的部位形成多數個第一犧牲圖案；於所述基底上沉積第一內層介電層，並覆蓋所述多數個第一犧牲圖案；去除部分所述第一內層介電層，直到露出所述多數個第一犧牲圖案的頂部；去除所述多數個第一犧牲圖案與所述墊氧化層，以形成多數個開口露出預定形成所述多數個浮動閘極的部位的所述基底；於所述多數個開口內露出的所述基底表面形成穿隧介電層；於所述多數個開口內填入多晶矽；平坦化所述多晶矽，以於所述穿隧介電層上形成所述多數個浮動閘極；於所述第一內層介電層與所述多數個浮動閘極上形成硬罩幕層；於所述硬罩幕層上形成第二犧牲材料；蝕刻去除部分所述第二犧牲材料，以於預定形成多數個控制閘極的部位形成多數個第二犧牲圖案；於所述基底上沉積第二內層介電層，並覆蓋所述多數個第二犧牲圖案；去除部分所述第二內層介電層，直到露出所述多數個第二犧牲圖案的頂部；去除所述多數個第二犧牲圖案與所述硬罩幕層，以於所述第二內層介電層內形成多數個溝渠並露出所述多數個浮動閘極的表面；於所述多數個浮動閘極的表面、所述多數個溝渠的內面以及所述第二內層介電層的表面共形地沉積ONO層；於所述多數個溝渠內填入導體材料；以及平坦化所述導體材料，以於所述多數個溝渠內形成所述多數個控制閘極。
如申請專利範圍第9項所述的半導體裝置的製造方法，其中形成所述第一犧牲材料之前更包括：於所述墊氧化層上沉積氮化矽層；圖案化所述氮化矽層；以圖案化的所述氮化矽層為蝕刻罩幕，蝕刻所述墊氧化層與所述基底，以於所述基底內形成多數個隔離溝渠並定義出多數主動區；在所述多數個隔離溝渠內形成多數個隔離結構並露出圖案化的所述氮化矽層；以及去除所述氮化矽層，而形成多數個犧牲溝渠。
如申請專利範圍第10項所述的半導體裝置的製造方法，其中形成所述第一犧牲材料的方法包括：於所述多數個犧牲溝渠內填入所述第一犧牲材料，並露出所述隔離結構；以及去除部分所述隔離結構，以露出所述第一犧牲材料的側壁。
如申請專利範圍第10項所述的半導體裝置的製造方法，其中形成所述多數個隔離結構的方法包括：在所述多數個隔離溝渠內填入旋塗式玻璃（spin-on glass，SOG）；進行固化；以及在固化的所述旋塗式玻璃上沉積高密度電漿（HDP）氧化物。
如申請專利範圍第9項所述的半導體裝置的製造方法，其中所述導體材料為金屬或多晶矽。
如申請專利範圍第9項所述的半導體裝置的製造方法，其中在形成所述多數個第一犧牲圖案之後更包括：進行低摻雜汲極（LDD）植入，以於所述基底內形成LDD區於所述多數個第一犧牲圖案的側壁形成間隙壁；以及進行源極與汲極（S/D）植入，以於所述基底內形成S/D區。
如申請專利範圍第9項所述的半導體裝置的製造方法，其中所述基底包括周邊電路區，且形成所述多數個第一犧牲圖案的同時會在所述周邊電路區內形成至少一所述第一犧牲圖案；去除部分所述第一內層介電層之前，在所述周邊電路區形成保護層覆蓋所述第一犧牲圖案；形成所述多數個第二犧牲圖案的同時會在所述周邊電路區內的所述第一犧牲圖案上方形成至少一所述第二犧牲圖案；以及沉積所述ONO層之後，去除所述周邊電路區內的所述ONO層，並露出所述第一犧牲圖案的表面。
如申請專利範圍第9項所述的半導體裝置的製造方法，其中形成所述多數個控制閘極之後更包括：於所述基底上沉積第三內層介電層，並覆蓋所述多數個控制閘極；以及去除部分所述第三內層介電層、所述ONO層、所述第二內層介電層、所述硬罩幕層、所述第一內層介電層與所述墊氧化層，以於所述多數個浮動閘極之間形成接觸窗洞。