KR100881516B1 - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

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Abstract

본 발명은 게이트 콘택 저항을 낮춤과 아울러 LDD 영역과 게이트간 오버랩에 기인된 캐패시턴스 발생을 최소화하고 LDD 영역에서의 불순물 분포 변동을 억제시킬 수 있는 반도체 소자 및 그의 제조방법을 개시하며, 개시된 본 발명의 반도체 소자의 제조방법으로는, 게이트 형성 영역을 갖는 반도체 기판 상에 절연막을 형성하는 단계와, 상기 절연막을 식각하여 상기 반도체 기판의 게이트 형성 영역을 노출시키는 슬로프진 측면을 갖는 홈을 형성하는 단계와, 상기 홈 저면의 반도체 기판 상에 게이트산화막을 성장시키는 단계와, 상기 홈 내에 도전막을 매립하여 역사다리꼴 모양의 게이트를 형성하는 단계와, 상기 절연막을 식각하여 상기 역사다리꼴 모양의 게이트 측면에 단일막으로 이루어진 스페이서를 형성하는 단계와, 상기 스페이서와 접한 상기 게이트산화막의 단부측 하단부로부터 형성되는 LDD 영역을 형성하는 단계 및 상기 스페이서를 포함한 게이트 양측의 반도체 기판 표면 내에 소오스/드레인 영역을 형성하는 단계를 포함한다.
트랜지스터, 게이트, LDD 영역, 스페이서, 역사다리꼴

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 게이트 콘택 저항을 낮춤과 아울러 LDD 영역과 게이트간 오버랩에 기인된 캐패시턴스 발생을 최소화하고 LDD 영역에서의 불순물 분포 변동을 억제시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로 130㎚ 이상 및 그 이하 급 반도체 소자에서의 트랜지스터는 게이트와, 상기 게이트 양측의 반도체 기판 표면내에 형성된 LDD(Lightly Doped Drain) 영역과, 상기 게이트의 양측벽에 형성된 스페이서, 및 상기 스페이서를 포함한 게이트 양측의 반도체 기판 표면내에 형성된 소오스/드레인 영역을 포함한다.
따라서, 트랜지스터 제조시에는 통상 LDD 영역과 스페이서의 형성이 적용되는 것으로 이해될 수 있다.
그런데, 종래의 트랜지스터 구조 및 그 제조방법은 반도체 소자의 고집적화로 인해 게이트 길이(gate length)가 점점 작아짐에 따라 게이트 콘택 면적이 작아져서 콘택 저항이 높아지는 문제가 발생되고 있다.
또한, 스페이서를 형성하기 위해서는 제1산화막과 질화막 및 제2산화막으로 구성된 스페이서용 절연막 증착 및 이들에 대한 식각 공정이 진행되어야 하는데, LDD 이온주입 이후에 스페이서를 형성하기 위해 수행되는 종래의 스페이서용 절연막의 증착 공정은 높은 온도에서 장시간 이루어지므로, 이 과정에서 반도체 기판내에 이미 이온주입된 불순물의 분포가 변화될 수 밖에 없으며, 이에 따라, 트랜지스터의 특성이 변화되는 현상이 발생되고 있다. 따라서, 상기 스페이서 공정의 진행시, 온도에 세심한 주의를 기울여야만 한다.
게다가, 종래에는 스페이서 공정 이전에 LDD를 형성하기 위해 이온주입을 하므로, 도 1에 도시된 바와 같이, 게이트(104)의 가장자리 부분과 LDD 영역(106)의 오버랩(overlap) 부분(A)이 필연적으로 발생되고 있으며, 이러한 오버랩 부분(A)에서의 캐패시턴스(capacitance) 발생으로 인해 RC 지연이 커짐으로써 소자의 동작 속도가 느리게 되는 등의 문제가 발생되고 있다.
도 1에서, 미설명된 도면부호 100은 반도체 기판을, 102는 소자분리막을, 108은 스페이서를, 그리고, 110은 소오스/드레인 영역을 각각 나타낸다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 게이트 콘택 저항을 낮출 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 LDD 영역과 게이트 가장자리 부분간 오버랩에 기인된 캐패 시턴스 발생을 최소화시킬 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 다른 목적이 있다.
게다가, 본 발명은 LDD 영역을 형성한 이후의 스페이서 공정에서 상기 LDD 영역에서의 불순물 분포 변동을 억제시킬 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는, 게이트 형성 영역을 갖는 반도체 기판; 상기 반도체 기판의 게이트 형성 영역에서 게이트산화막의 상면에 형성된 역사다리꼴 모양을 갖는 게이트; 상기 역사다리꼴 모양의 게이트 측면에 형성되고, 단일막으로 이루어진 스페이서; 상기 스페이서와 접한 상기 게이트산화막의 단부측 하단부로부터 형성되는 LDD 영역; 및 상기 스페이서를 포함한 게이트 양측의 반도체 기판 표면 내에 형성된 소오스/드레인 영역;을 포함한다.
여기서, 상기 스페이서는 TEOS막의 단일막으로 이루어진다.
전술한 본 발명의 일실시예에 따른 반도체 소자는, 상기 게이트와 소오스/드레인 영역의 표면 상에 형성된 금속 실리사이드막을 더 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자의 제조방법은, 게이트 형성 영역을 갖는 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 반도체 기판의 게이트 형성 영역을 노출시키는 슬로프진 측면을 갖는 홈을 형성하는 단계; 상기 홈 저면의 반도체 기판 상에 게이 트산화막을 성장시키는 단계; 상기 홈 내에 도전막을 매립하여 역사다리꼴 모양의 게이트를 형성하는 단계; 상기 절연막을 식각하여 상기 역사다리꼴 모양의 게이트 측면에 단일막으로 이루어진 스페이서를 형성하는 단계; 상기 스페이서와 접한 상기 게이트산화막의 단부측 하단부로부터 형성되는 LDD 영역을 형성하는 단계; 및 상기 스페이서를 포함한 게이트 양측의 반도체 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함한다.
여기서, 상기 절연막은 TEOS막으로 구성한다.
전술한 본 발명의 일실시예에 따른 반도체 소자의 제조방법은, 상기 소오스/드레인 영역을 형성하는 단계 후, 상기 게이트와 소오스/드레인 영역의 표면 상에 금속 실리사이드막을 형성하는 단계를 더 포함한다.
본 발명은 게이트를 역사다리꼴 모양을 갖도록 형성함으로써 게이트 콘택 저항을 낮출 수 있다.
또한, 본 발명은 스페이서 공정을 단순화하여 공정 시간 및 비용을 줄일 수 있으며, 스페이서 두께의 최소화를 통해 소자 크기를 줄일 수 있음은 물론 LDD 영역과 게이트 가장자리간 오버랩을 방지함으로써 누설 및 캐패시턴스 발생을 최소화하여 반도체 소자의 특성 및 동작 속도를 개선시킬 수 있다.
게다가, 본 발명은 스페이서 형성 공정을 LDD 영역의 형성 이전에 수행함으로써 상기 스페이서 공정에서의 온도에 기인하는 문제를 근본적으로 해결할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 일실시예에 따른 반도체 소자를 도시한 단면도이다.
도시된 바와 같이, 본 발명의 반도체 소자는 스페이서(204a) 및 LDD 영역(214)을 적용하여 형성된다. 게이트(212)는 역사다리꼴 모양을 가지며, 상기 스페이서(204a)는 슬로프(slope)진 게이트(212)의 양측면에 단일막으로 형성되고, 그리고, 상기 LDD 영역(214)은 스페이서(204a)와 접한 게이트산화막(210)의 단부측 하단부로부터 형성된다. 즉, 게이트(212)의 하단부 가장자리와 인접할 뿐 오버랩되지는 않도록 형성된다.
따라서, 본 발명의 반도체 소자는 게이트(212)가 하단부 길이 보다 상단부 길이가 더 긴 역사다리꼴 모양을 갖기 때문에 게이트 콘택 면적을 증가시킬 수 있으며, 그래서, 반도체 소자의 고집적화에 따라 게이트의 길이가 감소됨에도 불구하고 게이트 콘택 저항의 증가를 방지할 수 있다.
또한, 본 발명의 반도체 소자는 스페이서(204a)가 단일막 구조로 형성되기 때문에 그 형성을 간소화시킬 수 있고, 이에 따라, 공정 측면에서 제조 시간 및 비용을 절감할 수 있다.
게다가, 이후에 자세하게 설명되겠지만, 상기 LDD 영역(214)이 스페이서 형성 공정 이후에 형성되기 때문에 본 발명의 반도체 소자는 스페이서 형성 공정으로 인해 LDD 영역에서의 불순물 분포가 변경되고, 그로 인해, 소자 특성이 저하되는 문제가 일어나지 않는다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 반도체 기판(200) 내에 STI(Shallow Trench Isolation) 공정에 따라 활성영역을 한정하는 소자분리막(202)를 형성한다. 그런다음, 상기 소자분리막(202)을 포함한 반도체 기판(200) 상에 절연막으로서 TEOS막(204)을 증착한다. 이때, 상기 TEOS막(204)은 형성하고자 하는 게이트용 폴리실리콘막의 두께에 대응하는 두께로, 예컨데, 0.18㎛급 소자의 경우에는 2000∼2200Å, 바람직하게, 2100Å의 두께로 증착하며, 0.13㎛급 소자의 경우에는 1700∼1900Å, 바람직하게, 1800Å의 두께로 증착한다.
도 3b를 참조하면, 공지의 포토리소그라피(Photolithography) 공정에 따라 상기 TEOS막(204) 상에 감광막을 도포한 후, 이를 노광 및 현상해서 게이트 형성 영역의 TEOS막 부분을 노출시키는 제1감광막패턴(206)을 형성한다.
도 3c를 참조하면, 상기 노출된 TEOS막(206) 부분을 식각마스크로서 제1감광막패턴을 이용해서 건식 식각하고, 이를 통해, 게이트 형성 영역에 대응하는 반도체 기판(200) 부분을 노출시키는 홈(208)을 형성한다. 이때, 상기 건식 식각의 조건을 조절하여 식각된 TEOS막(206) 부분, 즉, 홈(208)의 측면이 슬로프(slope)지게 식각한다. 그 다음, 식각마스크로 사용된 상기 제1감광막패턴을 제거한다.
도 3d를 참조하면, 상기 홈(208) 저면의 반도체 기판(200) 표면 상에 게이트산화막(210)을 성장시킨다. 여기서, 상기 게이트산화막(210)은 트랜지스터의 특성 을 고려한 두께로, 예컨데, 0.18㎛급 소자의 경우에는 26∼30Å, 바람직하게, 28Å의 두께로 성장시키며, 0.13㎛급 소자의 경우에는 18∼22Å, 바람직하게, 20Å의 두께로 성장시킨다.
도 3e를 참조하면, 상기 저면에 게이트산화막(210)이 성장된 홈(208)을 매립하도록 TEOS막(204) 상에 게이트도전막, 예컨데, 폴리실리콘막을 증착한 후, 상기 TEOS막(204)이 노출되도록 폴리실리콘막을 CMP(Chemical Mechanical Polishing)하여 상기 홈(208) 내에 역사다리꼴 모양을 갖는 게이트(212)를 형성한다.
여기서, 본 발명은 상기 게이트(212)를 역사다리꼴 모양을 갖도록 형성하는 것을 통해서 게이트 콘택 면적을 증가시키기 때문에 게이트 길이의 감소에도 불구하고 콘택 면적을 증가시킬 수 있으며, 이에 따라, 게이트 콘택 저항을 보다 낮게 할 수 있다.
도 3f를 참조하면, 게이트(212)를 포함한 TEOS막 상에 공지의 포토리소그라피 공정에 따라 상기 게이트(212)를 가리는 제2감광막패턴을 형성한 상태에서, 상기 제2감광막패턴을 식각마스크로 이용하여 노출된 TEOS막 부분을 식각하여 제거하고, 이와 동시에, 상기 역사다리꼴 모양을 갖는 게이트(212)의 측면에 TEOS막의 단일막으로 이루어진 스페이서(204a)를 형성한다. 이때, 상기 TEOS막의 식각은 건식 식각 방식으로 진행하며, 등방성 식각이 이루어지도록 한다. 그리고, 상기 TEOS막으로 이루어진 스페이서(204a)는 상기 게이트(212) 상단부의 측면에 일부 두께가 존재하도록 형성함이 바람직하다. 그 다음, 상기 식각마스크로 사용된 제2감광막패턴을 제거한다.
여기서, 본 발명은 스페이서(204a)를 TEOS 산화막의 단일막으로 구성할 뿐만 아니라, LDD 영역을 형성하기 이전에 형성하기 때문에 상기 스페이서(204a) 형성 공정을 단순화시켜서 제조 시간 및 비용을 절감할 수 있고, 또한, 이온주입된 불순물의 분포 변동이 전혀 일어나지 않으므로 소자 특성 또한 확보할 수 있다.
도 3g를 참조하면, 상기 스페이서(204a)를 포함한 게이트(212)를 이온주입 마스크로 이용해서 반도체 기판(200) 내에 LDD 이온주입을 수행하고, 이를 통해, 상기 반도체 기판(200)의 표면 내에 LDD 영역(214)을 형성한다.
여기서, 상기 LDD 이온주입은 상기 스페이서(204a)를 포함한 게이트(212)를 이온주입 마스크로 이용해서 수행되므로, 상기 LDD 영역(214)은 게이트(212)의 하단부 가장자리에 인접하여 형성될 뿐, 상기 게이트(212)의 하단부 가장자리와 오버랩되지는 않는다. 따라서, 본 발명은 게이트의 가장자리와 LDD 영역간 오버랩으로 인해 유발되는 캐패시턴스에 의한 RC 지연 및 누설(leakage) 등을 방지 또는 최소화시킬 수 있으며, 그래서, 소자 특성 및 동작 속도를 개선시킬 수 있다.
도 3h를 참조하면, 상기 LDD 영역(214)이 형성된 반도체 기판(200) 내에 소오스/드레인 이온주입을 수행해서 상기 스페이서(204a)를 포함한 게이트(212) 양측의 반도체 기판(200)의 표면 내에 소오스/드레인 영역(216)을 형성한다. 그런다음, 스퍼터 공정을 이용하여 게이트(212) 및 소오스/드레인 영역(216) 상에 Tco/Ti/TiN을 증착하여 금속 실리사이드막(218)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 일실시예에 따른 반도체 소자의 제조를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래의 반도체 소자를 도시한 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 소자를 도시한 단면도이다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
- 도면의 주요 부분에 대한 부호의 설명 -
200 : 반도체 기판 202 : 소자분리막
204 : TEOS막 204a : 스페이서
206 : 제1감광막패턴 208 : 홈
210 : 게이트산화막 212 : 게이트
214 : LDD 영역 216 : 소오스/드레인 영역
218 : 금속 실리사이드막

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 게이트 형성 영역을 갖는 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 반도체 기판의 게이트 형성 영역을 노출시키는 슬로프진 측면을 갖는 홈을 형성하는 단계;
    상기 홈 저면의 반도체 기판 상에 게이트산화막을 성장시키는 단계;
    상기 홈 내에 도전막을 매립하여 역사다리꼴 모양의 게이트를 형성하는 단계;
    상기 절연막을 식각하여 상기 역사다리꼴 모양의 게이트 측면에 단일막으로 이루어진 스페이서를 형성하는 단계;
    상기 스페이서와 접한 상기 게이트산화막의 단부측 하단부로부터 형성되는 LDD 영역을 형성하는 단계; 및
    상기 스페이서를 포함한 게이트 양측의 반도체 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 절연막은 TEOS막으로 구성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 소오스/드레인 영역을 형성하는 단계 후,
    상기 게이트와 소오스/드레인 영역의 표면 상에 금속 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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