JP2002222947A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート長の短縮に起因するゲート抵抗の増大
を低減したＭＯＳＦＥＴを提供する。 【解決手段】 シリコン基板１の全面に渡ってシリコン
酸化膜５１を形成する。このとき、ゲート電極３におい
ては、Ｎ型不純物の濃度が上部側よりも高い下部側で、
より酸化が促進し、シリコン酸化膜５１の厚さが上部側
よりも厚くなる。この結果、ゲート電極３の下部側の長
さが短くなり、ゲート長が短くなり、断面形状は、下底
の長さが上底の長さよりも小さな逆台形状となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に高周波動作、高速動作に適した
半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】半導体装置の高集積化のために、ゲート
電極のゲート幅を０．１μｍレベルにする方向での微細
化が進んでいるが、さらに高周波動作、高速動作を達成
するためにはゲート電極に関する容量成分と、ゲート抵
抗の低減が必要である。

【０００３】図１９〜図２２を用いて従来のＭＯＳ型電
界効果トランジスタ（以後ＭＯＳＦＥＴと呼称）９０の
製造方法を説明するとともに、最終工程を示す図２２を
用いて構造について説明する。

【０００４】まず、図１９に示す工程において、Ｐ型不
純物を有したシリコン基板１を準備し、当該シリコン基
板１の主面全面にゲート酸化膜２を形成する。その後、
ゲート酸化膜２上に選択的にポリシリコンのゲート電極
１３を形成し、ゲート電極１３を注入マスクとして、リ
ン（Ｐ）あるいはヒ素（Ａｓ）等のＮ型不純物をシリコ
ン基板１の表面内に比較的低濃度に注入し、低ドープド
レイン層（ＬＤＤ層）４を形成する。なお、Ｎ型不純物
はシリコン基板１を傾け、面内方向に断続的に回転させ
ながら行う、回転斜め注入により注入する。

【０００５】次に、図２０に示す工程において、熱酸化
を行い、シリコン基板１の全面に渡ってシリコン酸化膜
１５を形成する。なお、この酸化工程によりゲート酸化
膜２の厚さも厚くなる。

【０００６】次に、図２１に示す工程において、シリコ
ン基板１の全面に渡って、例えばＣＶＤ（chemical vap
or deposition）法によりシリコン酸化膜７１を堆積す
る。

【０００７】その後、図２２に示す工程において、シリ
コン酸化膜７１を異方性エッチングにより除去してゲー
ト電極１３の側面にのみ残し、サイドウォール酸化膜７
を形成する。そして、ゲート電極１３およびサイドウォ
ール酸化膜７を注入マスクとして、リン（Ｐ）あるいは
ヒ素（Ａｓ）等のＮ型不純物をＬＤＤ層４の表面内に比
較的高濃度に注入し、ソース・ドレイン層６を形成す
る。

【０００８】そして、シリコン基板１の全面に渡って、
Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）
等の何れかで高融点金属層を形成し、熱処理によりシリ
コンとのシリサイド反応を起こさせてシリサイド層を形
成する。なお、当該シリサイド反応により、ゲート電極
１３の上部およびソース・ドレイン層６の上部に、それ
ぞれシリサイド層８１および８２が形成され、未反応の
高融点金属層を除去することで、図Ｄに示すＭＯＳＦＥ
Ｔ９０が形成される。

【０００９】

【発明が解決しようとする課題】このように、従来のＭ
ＯＳＦＥＴ９０においては、ゲート抵抗の低減のために
シリサイド層８１を備えていたが、これだけでは高速化
および高集積化の進展に伴うゲート長の短縮に起因する
ゲート抵抗の増大に対抗できなくなる可能性が予見され
る。

【００１０】本発明は上記のような問題点を解消するた
めになされたもので、ゲート長の短縮に起因するゲート
抵抗の増大を低減したＭＯＳＦＥＴを提供することを目
的とする。

【００１１】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板上に選択的に配設された
ゲート酸化膜と、前記ゲート酸化膜上に配設され、下底
の長さが上底の長さより短い逆テーパ状の断面形状を有
するゲート電極と、前記ゲート電極の側面に配設された
サイドウォール酸化膜とを備え、前記ゲート電極は、不
純物を含んだポリシリコン層で構成され、前記不純物
は、前記ポリシリコン層の主面に垂直な方向で単調に変
化する分布を有している。

【００１２】本発明に係る請求項２記載の半導体装置
は、前記不純物がＮ型不純物であって、前記ゲート電極
の上主面近傍で最低濃度となり、前記ゲート酸化膜の近
傍で最高濃度となり、前記最低濃度と前記最高濃度との
間では単調に変化する分布を有している。

【００１３】本発明に係る請求項３記載の半導体装置
は、半導体基板上に選択的に配設されたゲート酸化膜
と、前記ゲート酸化膜上に配設されたテーパ状の断面形
状を有するゲート電極と、前記ゲート電極の側面に配設
されたサイドウォール酸化膜とを備え、前記ゲート電極
は、不純物を含んだポリシリコン層で構成され、前記不
純物は、前記ポリシリコン層の主面に垂直な方向で単調
に変化する分布を有している。

【００１４】本発明に係る請求項４記載の半導体装置
は、前記不純物がＮ型不純物であって、前記ゲート電極
の上主面近傍で最高濃度となり、前記ゲート酸化膜の近
傍で最低濃度となり、前記最低濃度と前記最高濃度との
間では単調に変化する分布を有している。

【００１５】本発明に係る請求項５記載の半導体装置
は、前記サイドウォール酸化膜を覆う上部サイドウォー
ル酸化膜をさらに備えている。

【００１６】本発明に係る請求項６記載の半導体装置
は、前記ゲート電極の上部に配設されたシリサイド層を
さらに備えている。

【００１７】本発明に係る請求項７記載の半導体装置の
製造方法は、半導体基板上にゲート酸化膜を形成する工
程(ａ)と、前記ゲート酸化膜上に不純物を含んだポリシ
リコン層で構成されるゲート電極を選択的に形成する工
程(ｂ)と、前記ゲート電極を覆うように、熱酸化により
シリコン酸化膜を形成する工程(ｃ)と、少なくとも前記
シリコン酸化膜を異方性エッチングにより除去して、前
記ゲート電極の側面にサイドウォール酸化膜を形成する
工程(ｄ)とを備え、前記工程(ｂ)は、前記不純物が、前
記ポリシリコン層の主面に垂直な方向で単調に変化する
分布を有するように前記ポリシリコン層を形成する工程
(ｂ−１)を含んでいる。

【００１８】本発明に係る請求項８記載の半導体装置の
製造方法は、前記工程(ｂ−１)が、前記不純物としてＮ
型不純物を使用し、前記Ｎ型不純物が、前記ゲート電極
の上主面近傍で最低濃度となり、前記ゲート酸化膜の近
傍で最高濃度となり、前記最低濃度と前記最高濃度との
間では単調に変化する分布を有するように前記ポリシリ
コン層を形成する工程を含んでいる。

【００１９】本発明に係る請求項９記載の半導体装置の
製造方法は、前記工程(ｂ−１)が、リンを含んだプロセ
スガスの濃度を固溶度の最大限度まで高めて成膜した
後、前記プロセスガスの濃度を徐々に下げて成膜を続け
る工程を含んでいる。

【００２０】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記工程(ｂ−１)が、前記不純物として
Ｎ型不純物を使用し、前記Ｎ型不純物が、前記ゲート電
極の上主面近傍で最高濃度となり、前記ゲート酸化膜の
近傍で最低濃度となり、前記最低濃度と前記最高濃度と
の間では単調に変化する分布を有するように前記ポリシ
リコン層を形成する工程を含んでいる。

【００２１】本発明に係る請求項１１記載の半導体装置
の製造方法は、前記工程(ｂ−１)が、リンを含んだプロ
セスガスの濃度を所定値から徐々に高めて成膜を続け、
最終的には固溶度の最大限度まで高めて成膜を行う工程
を含んでいる。

【００２２】本発明に係る請求項１２記載の半導体装置
の製造方法は、前記工程(ｃ)と(ｄ)との間に、前記シリ
コン酸化膜の上部に上部シリコン酸化膜を形成する工程
をさらに含み、前記工程(ｄ)が、前記シリコン酸化膜お
よび前記上部シリコン酸化膜を併せて除去し、前記サイ
ドウォール酸化膜を覆う上部サイドウォール酸化膜を形
成する工程を含んでいる。

【００２３】

【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．製造方法＞以下、図１〜図１０を用いて本発
明に係る実施の形態１のＭＯＳＦＥＴ１００の製造方法
および構成について説明する。なお、ＭＯＳＦＥＴ１０
０の構成については、最終工程を説明する図９に示す。

【００２４】まず、図１に示す工程において、Ｐ型不純
物を有したシリコン基板１を準備し、当該シリコン基板
１の主面全面にゲート酸化膜２を形成する。その後、ゲ
ート酸化膜２上の全面に渡って、例えばＣＶＤ法により
Ｎ型不純物（ここではリン）を含んだポリシリコン層３
１を堆積する。

【００２５】ここで、図１におけるＡ−Ａ線での断面部
分における不純物分布を図２に示す。図２においては、
横軸をポリシリコン層３１の上主面表面を起点とする垂
直方向の深さ（任意単位）とし、縦軸に不純物濃度（／
ｃｍ³）を対数スケールで示す。

【００２６】図２に示すように、ポリシリコン層（ポリ
Ｓｉ）中にはＮ型不純物が含まれており、その分布状態
は上主面表面が最も濃度が低く、ゲート酸化膜２（Ｓｉ
Ｏ₂）の近傍において最も濃度が高くなっており、最低
濃度から最高濃度までが直線的に増加する分布を有して
いる。

【００２７】また、シリコン基板１（Ｓｉ）中において
は、Ｐ型不純物がほぼ一定の濃度で分布している。

【００２８】なお、図２に示すような不純物分布を有し
たポリシリコン層３１は、リンを含んだプロセスガス、
例えばＰＨ₃ガス（あるいはＢ₂Ｈ₆ガス）の濃度を、ま
ず固溶度の最大限度まで高めて成膜した後、ＰＨ₃ガス
の濃度を徐々に下げて成膜することで得ることができ
る。

【００２９】次に、図３に示す工程において、ポリシリ
コン層３１を選択的に除去して、所定のゲート長を有す
るゲート電極３を形成する。その後、ゲート電極３を注
入マスクとして、リン（Ｐ）あるいはヒ素（Ａｓ）等の
Ｎ型不純物をシリコン基板１の表面内に比較的低濃度に
注入し、低ドープドレイン層（ＬＤＤ層）４を形成す
る。なお、Ｎ型不純物はシリコン基板１を傾け、面内方
向に断続的に回転させながら行う、回転斜め注入により
注入する。

【００３０】次に、図４に示す工程において、熱酸化を
行い、シリコン基板１の全面に渡ってシリコン酸化膜５
１を形成する。このとき、ゲート電極３においては、酸
化膜の成長レートのＮ型不純物濃度依存性により、Ｎ型
不純物の濃度が上部側よりも高い下部側で、より酸化が
促進し、シリコン酸化膜５１の厚さが上部側よりも厚く
なる。この結果、ゲート電極３の下部側の長さが短くな
り、ゲート長が短くなる。

【００３１】なお、この熱酸化によりゲート酸化膜２の
厚さも厚くなり、また、ＬＤＤ層４も拡散により広が
る。

【００３２】ここで、酸化膜の成長レートのＮ型不純物
濃度依存性について図５を用いて説明する。

【００３３】図５においては、縦軸に酸化膜の成長レー
トを示し、横軸にＮ型不純物の濃度（／ｃｍ³）を対数
スケールで示す。

【００３４】図５に示すように、酸化膜の成長レートは
Ｎ型不純物の濃度が１×１０¹⁹〜１×１０²¹／ｃｍ³の
間で濃度に比例して増加している。例えば、ゲート電極
３中の下部側のリンの最大濃度を５×１０²⁰／ｃｍ³と
し、上部側の濃度を最低濃度を１×１０¹⁹／ｃｍ³と
し、７５０℃で１時間の熱酸化処理を行うと、ゲート電
極３の下部側のシリコン酸化膜５１の厚さは１００ｎｍ
程度となり、上部側のシリコン酸化膜５１の厚さは２０
ｎｍ程度となる。

【００３５】図６を用いてシリコン酸化膜５１の厚さに
ついてさらに説明する。図６は図４の状態におけるゲー
ト電極３の端縁部を示す図であり、ゲート電極３の下部
側のシリコン酸化膜５１の厚さを０．１μｍ（１００ｎ
ｍ）として示している。

【００３６】熱酸化においてシリコン酸化膜は、母材と
なるシリコン（ここではポリシリコン）を消費して母材
の内側に向けて成長するとともに、母材の外側方向にも
成長する。その内側と外側での割合は、約４５対５５で
あり、本例においては、ゲート電極３を０．０４５μｍ
消費することになる。

【００３７】これはゲート電極３の対抗する２つの側面
において発生するので、結果的にゲート電極３のゲート
長は０．０９μｍ短くなる。ここで、熱酸化前のゲート
電極３の断面形状は図６に破線で示すように矩形状をな
し、そのゲート長を０．３μｍとすれば、熱酸化後のゲ
ート電極３の下部においてはゲート長が０．２１μｍと
なり、その断面形状は、下底の長さが上底の長さよりも
小さな逆台形状となる。

【００３８】なお、熱酸化条件、すなわち温度や時間を
変えればシリコン酸化膜５１の厚さも変えることができ
ることは言うまでもない。

【００３９】次に、図７に示す工程において、シリコン
酸化膜５１を異方性エッチングにより除去すると、ゲー
ト電極３の上部が庇となって、シリコン酸化膜５１がゲ
ート電極３の側面に残り、サイドウォール酸化膜５が形
成される。

【００４０】そして、図８に示す工程において、ゲート
電極３およびサイドウォール酸化膜５を注入マスクとし
て、ヒ素をＬＤＤ層４の表面内に比較的高濃度に注入
し、ソース・ドレイン層６を形成する。

【００４１】その後、シリコン基板１の全面に渡って、
Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）
等の何れかで高融点金属層を形成し、熱処理によりシリ
コンとのシリサイド反応を起こさせてシリサイド層を形
成する。なお、当該シリサイド反応により、ゲート電極
１３の上部およびソース・ドレイン層６の上部に、それ
ぞれシリサイド層８１および８２が形成され、未反応の
高融点金属層を除去することで、図９に示すＭＯＳＦＥ
Ｔ１００が形成される。

【００４２】なお、以上の説明においては、ゲート電極
３中のＮ型不純物の分布状態が、最低濃度から最高濃度
までが直線的に増加する分布を有しているとして説明し
たが、ここで言う直線的とは、単調にという程度の意味
であり、極大や極小を含んだ複雑な分布ではないことを
意味している。

【００４３】また、Ｎ型不純物がこのような分布を有す
る場合、ゲート電極３の形状が逆台形状になるとして説
明したが、ここで言う逆台形状とは斜辺が直線的なもの
に限定されるものではなく、斜辺が若干の曲率を有して
いても良く、Ｎ型不純物の分布に合わせて単調に変化す
る形状であれば良い。逆台形状とは逆テーパ状と換言す
ることができる。

【００４４】また、以上の説明においては、ゲート電極
３中にＮ型不純物を導入する例について説明したが、Ｐ
型不純物を導入することでゲート電極を逆台形状にする
こともできる。

【００４５】すなわち、Ｐ型不純物はＮ型不純物とは反
対の特性を有し、濃度が高くなると酸化膜の成長レート
が低下する。従って、上主面表面が最も濃度が高く、ゲ
ート酸化膜２の近傍において最も濃度が低くなるように
Ｐ型不純物を導入すれば良い。

【００４６】ただし、Ｐ型不純物は酸化膜の成長レート
を低下させるので、Ｐ型不純物が０の場合に最も厚い酸
化膜が形成され、Ｐ型不純物の増加に伴って酸化膜が薄
くなる。従って、酸化時間が同じであれば、ゲート電極
３はＮ型不純物を導入する場合ほど顕著な逆台形状には
ならないが、Ｎ型不純物を導入する場合よりも酸化時間
を長くすれば、同等の逆台形状にすることはできる。

【００４７】換言すれば、Ｎ型不純物を用いることで、
より効率的に（より実用的な）逆台形状のゲート電極を
得ることができると言える。

【００４８】＜Ａ−２．作用効果＞図１０に、図８の状
態におけるゲート電極３の端縁部を示す。図１０におい
ては、ゲート電極３とソース・ドレイン層６との間に存
在する浮遊容量Ｃ２〜Ｃ４と、ゲート電極３とＬＤＤ層
４とがゲート酸化膜２を介して重なっている領域に存在
するオーバーラップ容量Ｃ１とを模式的に示している。
なお、浮遊容量Ｃ２〜Ｃ４は、ゲート電極３の側面の各
部分とソース・ドレイン層６との間の容量成分を模式的
に示している。

【００４９】上述したように、ＭＯＳＦＥＴ１００にお
いてはゲート電極３が逆台形状となっているので、従来
の矩形状のゲート電極に比べて、ゲート電極３とＬＤＤ
層４との重なり部分の面積が縮小され、オーバーラップ
容量Ｃ１を低減することができる。

【００５０】また、逆台形状のゲート電極３において
は、ゲート電極３の側面とソース・ドレイン層６との距
離が、従来の矩形状のゲート電極に比べて離れているの
で、特に浮遊容量Ｃ２およびＣ３を低減できる。

【００５１】また、逆台形状のゲート電極３において
は、ゲート長、すなわち下部側の長さを短くしても上部
側の長さは長い状態を保てるので、ゲート長を短縮して
も従来の矩形状のゲート電極ほど断面積は小さくなら
ず、ゲート長の短縮に起因するゲート抵抗の増大を抑制
することができる。

【００５２】また、上述したように逆台形状のゲート電
極３においては、下部側の長さを短くしても上部側の長
さは長い状態を保てるので、ゲート電極１３の上部にシ
リサイド層８１を形成すると、その面積も広い状態を保
つことができ、ゲート抵抗を低減して高周波動作や高速
動作に有利となる。

【００５３】すなわち、図６を用いて説明したように、
熱酸化前にゲート長が０．３μｍの断面形状が矩形状の
ゲート電極３であれば、熱酸化後にはゲート長を０．２
１μｍにでき、一方、ゲート電極３の上部においては、
ほぼ０．３μｍの長さを保つので、０．２１μｍのゲー
ト長を有しながら、シリサイド層８１の面積は０．３μ
ｍのゲート長のゲート電極と同じにできる。

【００５４】＜Ａ−３．変形例＞以上説明したＭＯＳＦ
ＥＴ１００においては、熱酸化で形成したシリコン酸化
膜５１をサイドウォール酸化膜５として使用する構成に
ついて示したが、高周波電圧による大信号動作を行うに
は、ドレイン−ソース間耐圧を動作電圧の２倍以上に確
保する必要がある。

【００５５】このための構成を有するＭＯＳＦＥＴ１０
０Ａについて、製造工程を順に示す図１１〜図１３を用
いて説明する。なお、ＭＯＳＦＥＴ１００Ａの構成につ
いては、最終工程を説明する図１３に示す。

【００５６】図１、図３、図４を用いて説明した工程を
経て、ゲート電極３をシリコン酸化膜５１で覆った後、
図１１に示す工程においてシリコン酸化膜５１を覆うよ
うに、ＣＶＤ法によりシリコン酸化膜１１１（上部シリ
コン酸化膜）を形成する。

【００５７】次に、図１２に示す工程において、シリコ
ン酸化膜５１およびシリコン酸化膜１１１を異方性エッ
チングにより除去して、サイドウォール酸化膜５の側面
にサイドウォール酸化膜１１（上部サイドウォール酸化
膜）が重なって残る構成を得る。

【００５８】その後、図１３に示す工程において、ゲー
ト電極３およびサイドウォール酸化膜５および１１を注
入マスクとして、ヒ素（Ａｓ）をＬＤＤ層４の表面内に
比較的高濃度に注入し、ソース・ドレイン層６を形成す
ることで、ＭＯＳＦＥＴ１００Ａを得る。

【００５９】このように、サイドウォール酸化膜５の側
面にサイドウォール酸化膜１１を配設することで、対向
するソース・ドレイン層６間の間隔を広くでき、ドレイ
ン電圧の電界強度を緩和してドレイン−ソース間耐圧を
高めることができる。

【００６０】なお、ゲート電極１３の上部およびソース
・ドレイン層６の上部に、それぞれシリサイド層８１お
よび８２を配設しても良いことは言うまでもない。

【００６１】＜Ｂ．実施の形態２＞ ＜Ｂ−１．製造方法＞以下、図１４〜図１８を用いて本
発明に係る実施の形態２のＭＯＳＦＥＴ２００の製造方
法および構成について説明する。なお、ＭＯＳＦＥＴ２
００の構成については、最終工程を説明する図１７に示
す。

【００６２】まず、図１４に示すように、Ｐ型不純物を
有したシリコン基板１を準備し、当該シリコン基板１の
主面全面にゲート酸化膜２を形成する。その後、ゲート
酸化膜２上の全面に渡って、例えばＣＶＤ法によりＮ型
不純物（ここではリン）を含んだポリシリコン層３１Ａ
を堆積する。

【００６３】ここで、図１４におけるＡ−Ａ線での断面
部分における不純物分布を図１５に示す。図１５におい
ては、横軸をポリシリコン層３１Ａの上主面表面を起点
とする垂直方向の深さ（任意単位）とし、縦軸に不純物
濃度（／ｃｍ³）を対数スケールで示す。

【００６４】図１５に示すように、ポリシリコン層（ポ
リＳｉで表記）中の分布状態は上主面表面が最も濃度が
高く、ゲート酸化膜２（ＳｉＯ₂で表記）の近傍におい
て最も濃度が低くなっており、最低濃度から最高濃度ま
でが直線的に増加する分布を有している。

【００６５】そして、シリコン基板１（Ｓｉで表記）中
においては、Ｐ型不純物がほぼ一定の濃度で分布してい
る。

【００６６】なお、図１５に示すような不純物分布を有
したポリシリコン層３１Ａは、リンを含んだプロセスガ
ス、例えばＰＨ₃ガス（あるいはＢ₂Ｈ₆ガス）の濃度
を、まず、０ないし従来のドープトポリシリコン層の形
成濃度程度として成膜を行い、その後、濃度を徐々に高
めて成膜し、最終的には固溶度の最大限度まで高めて成
膜を行うことで得ることができる。

【００６７】続いて、図３および図４を用いて説明した
のと同様の工程を経て、所定のゲート長を有するゲート
電極３Ａを形成し、ゲート電極３Ａを注入マスクとし
て、リン（Ｐ）あるいはヒ素（Ａｓ）等のＮ型不純物を
シリコン基板１の表面内に比較的低濃度に注入し、ＬＤ
Ｄ層４を形成する。その後、熱酸化を行い、シリコン基
板１の全面に渡ってシリコン酸化膜５１Ａを形成する。

【００６８】このとき、ゲート電極３Ａにおいては、先
に説明した酸化膜の成長レートのＮ型不純物濃度依存性
により、Ｎ型不純物の濃度が下部側よりも高い上部側
で、より酸化が促進し、シリコン酸化膜５１Ａの厚さが
下部側よりも厚くなる。この結果、ゲート電極３Ａは上
部側の長さが短くなり、台形状をなす。

【００６９】なお、本例においてはシリコン酸化膜５１
Ａがゲート電極３Ａの上面においても厚く形成され、そ
の分だけゲート電極３Ａの厚みが減少する。

【００７０】次に、図１６に示す工程においてシリコン
酸化膜５１Ａを覆うように、ＣＶＤ法によりシリコン酸
化膜１１１Ａ（上部シリコン酸化膜）を形成する。

【００７１】次に、図１７に示す工程において、シリコ
ン酸化膜５１Ａおよびシリコン酸化膜１１１を異方性エ
ッチングにより除去して、サイドウォール酸化膜５Ａの
側面にサイドウォール酸化膜１１Ａ（上部サイドウォー
ル酸化膜）が重なって残る構成を得る。

【００７２】その後、ゲート電極３Ａおよびサイドウォ
ール酸化膜５Ａおよび１１Ａを注入マスクとして、ヒ素
（Ａｓ）をＬＤＤ層４の表面内に比較的高濃度に注入
し、ソース・ドレイン層６を形成することで、ＭＯＳＦ
ＥＴ２００を得る。

【００７３】なお、以上の説明においては、ゲート電極
３中のＮ型不純物の分布状態が、最低濃度から最高濃度
までが直線的に増加する分布を有しているとして説明し
たが、ここで言う直線的とは、単調にという程度の意味
であり、極大や極小を含んだ複雑な分布ではないことを
意味している。

【００７４】また、Ｎ型不純物がこのような分布を有す
る場合、ゲート電極３の形状が台形状になるとして説明
したが、ここで言う台形状とは斜辺が直線的なものに限
定されるものではなく、斜辺が若干の曲率を有していて
も良く、Ｎ型不純物の分布に合わせて単調に変化する形
状であれば良い。台形状とは（順）テーパ状と換言する
ことができる。

【００７５】また、以上の説明においては、ゲート電極
３中にＮ型不純物を導入する例について説明したが、Ｐ
型不純物を導入することでゲート電極を台形状にするこ
ともできる。

【００７６】すなわち、Ｐ型不純物はＮ型不純物とは反
対の特性を有し、濃度が高くなると酸化膜の成長レート
が低下する。従って、上主面表面が最も濃度が低く、ゲ
ート酸化膜２の近傍において最も濃度が高くなるように
Ｐ型不純物を導入すれば良い。

【００７７】ただし、Ｐ型不純物は酸化膜の成長レート
を低下させるので、Ｐ型不純物が０の場合に最も厚い酸
化膜が形成され、Ｐ型不純物の増加に伴って酸化膜が薄
くなる。従って、酸化時間が同じであれば、ゲート電極
３はＮ型不純物を導入する場合ほど顕著な台形状にはな
らないが、Ｎ型不純物を導入する場合よりも酸化時間を
長くすれば、同等の台形状にすることはできる。

【００７８】換言すれば、Ｎ型不純物を用いることで、
より効率的に（より実用的な）台形状のゲート電極を得
ることができると言える。

【００７９】＜Ｂ−２．作用効果＞図１８に、図１７の
状態におけるゲート電極３Ａの端縁部を示す。図１８に
おいては、ゲート電極３Ａとソース・ドレイン層６との
間に存在する浮遊容量Ｃ２〜Ｃ４と、ゲート電極３とＬ
ＤＤ層４とがゲート酸化膜２を介して重なっている領域
に存在するオーバーラップ容量Ｃ１とを模式的に示して
いる。

【００８０】上述したように、ＭＯＳＦＥＴ２００にお
いてはゲート電極３Ａが台形状となっているので、ゲー
ト電極３とＬＤＤ層４との重なり部分の面積は従来の矩
形状のゲート電極と同程度であるが、台形状のゲート電
極３Ａにおいては、ゲート電極３Ａの側面とソース・ド
レイン層６との距離が、従来の矩形状のゲート電極に比
べて離れているので、浮遊容量Ｃ２〜Ｃ４を低減でき
る。

【００８１】

【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、ゲート電極が逆テーパ状の断面形状を有して
いるので、ゲート長、すなわち下部側の長さを短くして
も上部側の長さは長い状態を保つことになり、ゲート長
を短縮しても従来の矩形状のゲート電極ほど断面積は小
さくならず、ゲート長の短縮に起因するゲート抵抗の増
大を抑制することができる。また、矩形状のゲート電極
に比べて、ゲート電極と、その下部に形成される低濃度
半導体層との重なり部分の面積が縮小され、オーバーラ
ップを低減することができる。また、逆テーパ状のゲー
ト電極においては、その側面と、ソース・ドレイン層と
の距離が、矩形状のゲート電極に比べて離れることにな
るので、ゲート電極とソース・ドレイン層間の浮遊容量
を低減できる。また、ゲート電極中の不純物が、ポリシ
リコン層の主面に垂直な方向で単調に変化する分布を有
しているので、ゲート電極の製造工程において熱酸化を
行うことで、酸化膜の成長レートの不純物濃度依存性に
より、不純物の分布形状に合わせて自己整合的に逆テー
パ状のゲート電極を得ることができる。

【００８２】本発明に係る請求項２記載の半導体装置に
よれば、また、ゲート電極中のＮ型不純物が、ゲート電
極の上主面近傍で最低濃度となり、ゲート酸化膜の近傍
で最高濃度となり、最低濃度と最高濃度との間では単調
に変化する分布を有しているので、濃度が高まることで
酸化膜の成長レートが向上するＮ型不純物の特性によ
り、実用的な逆テーパ状のゲート電極を得ることができ
る。

【００８３】本発明に係る請求項３記載の半導体装置に
よれば、ゲート電極がテーパ状の断面形状を有している
ので、その側面と、ソース・ドレイン層との距離が、矩
形状のゲート電極に比べて離れることになるので、ゲー
ト電極とソース・ドレイン層間の浮遊容量を低減でき
る。また、ゲート電極中の不純物が、ポリシリコン層の
主面に垂直な方向で単調に変化する分布を有しているの
で、ゲート電極の製造工程において熱酸化を行うこと
で、酸化膜の成長レートの不純物濃度依存性により、不
純物の分布形状に合わせて自己整合的にテーパ状のゲー
ト電極を得ることができる。

【００８４】本発明に係る請求項４記載の半導体装置に
よれば、ゲート電極中のＮ型不純物がゲート電極の上主
面近傍で最高濃度となり、ゲート酸化膜の近傍で最低濃
度となり、最低濃度と最高濃度との間では単調に変化す
る分布を有しているので、濃度が高まることで酸化膜の
成長レートが向上するＮ型不純物の特性により、実用的
なテーパ状のゲート電極を得ることができる。

【００８５】本発明に係る請求項５記載の半導体装置に
よれば、サイドウォール酸化膜を覆う上部サイドウォー
ル酸化膜をさらに備えることで、上部サイドウォール酸
化膜の外側の半導体基板の表面内に形成されるソース・
ドレイン層間の間隔を広くでき、ドレイン電圧の電界強
度を緩和してドレイン−ソース間耐圧を高めることがで
きる。

【００８６】本発明に係る請求項６記載の半導体装置に
よれば、逆テーパ状のゲート電極においては、下部側の
長さを短くしても上部側の長さは長い状態を保てるの
で、ゲート電極の上部にシリサイド層を配設した場合、
その面積も広い状態を保つことができ、ゲート抵抗を低
減して高周波動作や高速動作に有利となる。

【００８７】本発明に係る請求項７記載の半導体装置の
製造方法によれば、不純物が、ポリシリコン層の主面に
垂直な方向で単調に変化する分布を有するようにポリシ
リコン層を形成し、熱酸化を行うことで、酸化膜の成長
レートの不純物濃度依存性により、不純物の分布形状に
合わせて自己整合的に逆テーパ状あるいはテーパ状のゲ
ート電極を得ることができる。

【００８８】本発明に係る請求項８記載の半導体装置の
製造方法によれば、Ｎ型不純物が、ゲート電極の上主面
近傍で最低濃度となり、ゲート酸化膜の近傍で最高濃度
となり、最低濃度と最高濃度との間では単調に変化する
分布を有するようにポリシリコン層を形成し、熱酸化を
行うことで、濃度が高まることで酸化膜の成長レートが
向上するＮ型不純物の特性により、効率的に逆テーパ状
のゲート電極を得ることができる。

【００８９】本発明に係る請求項９記載の半導体装置の
製造方法によれば、逆テーパ状の断面形状を有するゲー
ト電極を自己整合的に得るためのポリシリコン層を確実
に形成できる。

【００９０】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、Ｎ型不純物が、ゲート電極の上主
面近傍で最高濃度となり、ゲート酸化膜の近傍で最低濃
度となり、最低濃度と最高濃度との間では単調に変化す
る分布を有するようにポリシリコン層を形成し、熱酸化
を行うことで、濃度が高まることで酸化膜の成長レート
が向上するＮ型不純物の特性により、効率的にテーパ状
のゲート電極を得ることができる。

【００９１】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、テーパ状の断面形状を有するゲー
ト電極を自己整合的に得るためのポリシリコン層を確実
に形成できる。

【００９２】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、サイドウォール酸化膜を覆う上部
サイドウォール酸化膜を確実に得ることができ、上部サ
イドウォール酸化膜の外側の半導体基板の表面内に形成
されるソース・ドレイン層間の間隔を広くして、ドレイ
ン電圧の電界強度を緩和してドレイン−ソース間耐圧を
高めたＭＯＳＦＥＴを得ることができる。

【図面の簡単な説明】

【図１】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。

【図２】 ポリシリコン層中のＮ型不純物の濃度分布を
示す図である。

【図３】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。

【図４】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。

【図５】 Ｎ型不純物の濃度と、酸化膜の成長レートの
関係を示す図である。

【図６】 酸化膜の厚さを説明する図である。

【図７】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。

【図８】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。

【図９】 本発明に係る実施の形態１の半導体装置の構
成を示す断面図である。

【図１０】 ゲート電極の寄生容量を示す模式図であ
る。

【図１１】 本発明に係る実施の形態１の半導体装置の
変形例の製造工程を示す断面図である。

【図１２】 本発明に係る実施の形態１の半導体装置の
変形例の製造工程を示す断面図である。

【図１３】 本発明に係る実施の形態１の半導体装置の
変形例の構成を示す断面図である。

【図１４】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。

【図１５】 ポリシリコン層中のＮ型不純物の濃度分布
を示す図である。

【図１６】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。

【図１７】 本発明に係る実施の形態２の半導体装置の
構成を示す断面図である。

【図１８】 ゲート電極の寄生容量を示す模式図であ
る。

【図１９】 従来の半導体装置の製造工程を示す断面図
である。

【図２０】 従来の半導体装置の製造工程を示す断面図
である。

【図２１】 従来の半導体装置の製造工程を示す断面図
である。

【図２２】 従来の半導体装置の構成を示す断面図であ
る。

【符号の説明】

３，３Ａ ゲート電極、５，５Ａ，１１，１１Ａ サイ
ドウォール酸化膜、８１ シリサイド層。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 DD02 DD55 DD78 DD84 DD86 EE09 FF06 FF08 FF14 HH16 HH20 5F040 DA00 DA11 DC01 EC01 EC05 EC07 EC13 EC19 ED03 EF02 EH02 FA05 FB02 FC04 FC19 FC21

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に選択的に配設されたゲー
   ト酸化膜と、 前記ゲート酸化膜上に配設され、下底の長さが上底の長
   さより短い逆テーパ状の断面形状を有するゲート電極
   と、 前記ゲート電極の側面に配設されたサイドウォール酸化
   膜と、を備え、 前記ゲート電極は、 不純物を含んだポリシリコン層で構成され、 前記不純物は、前記ポリシリコン層の主面に垂直な方向
   で単調に変化する分布を有する半導体装置。
2. 【請求項２】 前記不純物はＮ型不純物であって、 前記ゲート電極の上主面近傍で最低濃度となり、前記ゲ
   ート酸化膜の近傍で最高濃度となり、前記最低濃度と前
   記最高濃度との間では単調に変化する分布を有する、請
   求項１記載の半導体装置。
3. 【請求項３】 半導体基板上に選択的に配設されたゲー
   ト酸化膜と、 前記ゲート酸化膜上に配設されたテーパ状の断面形状を
   有するゲート電極と、 前記ゲート電極の側面に配設されたサイドウォール酸化
   膜と、を備え、 前記ゲート電極は、 不純物を含んだポリシリコン層で構成され、 前記不純物は、前記ポリシリコン層の主面に垂直な方向
   で単調に変化する分布を有する半導体装置。
4. 【請求項４】 前記不純物はＮ型不純物であって、 前記ゲート電極の上主面近傍で最高濃度となり、前記ゲ
   ート酸化膜の近傍で最低濃度となり、前記最低濃度と前
   記最高濃度との間では単調に変化する分布を有する、請
   求項３記載の半導体装置。
5. 【請求項５】 前記サイドウォール酸化膜を覆う上部サ
   イドウォール酸化膜をさらに備える、請求項１または請
   求項３記載の半導体装置。
6. 【請求項６】 前記ゲート電極の上部に配設されたシリ
   サイド層をさらに備える、請求項１記載の半導体装置。
7. 【請求項７】 (ａ)半導体基板上にゲート酸化膜を形成
   する工程と、 (ｂ)前記ゲート酸化膜上に不純物を含んだポリシリコン
   層で構成されるゲート電極を選択的に形成する工程と、 (ｃ)前記ゲート電極を覆うように、熱酸化によりシリコ
   ン酸化膜を形成する工程と、 (ｄ)少なくとも前記シリコン酸化膜を異方性エッチング
   により除去して、前記ゲート電極の側面にサイドウォー
   ル酸化膜を形成する工程と、を備え、 前記工程(ｂ)は、 (ｂ−１)前記不純物が、前記ポリシリコン層の主面に垂
   直な方向で単調に変化する分布を有するように前記ポリ
   シリコン層を形成する工程を含む、半導体装置の製造方
   法。
8. 【請求項８】 前記工程(ｂ−１)は、 前記不純物としてＮ型不純物を使用し、前記Ｎ型不純物
   が、前記ゲート電極の上主面近傍で最低濃度となり、前
   記ゲート酸化膜の近傍で最高濃度となり、前記最低濃度
   と前記最高濃度との間では単調に変化する分布を有する
   ように前記ポリシリコン層を形成する工程を含む、請求
   項７記載の半導体装置の製造方法。
9. 【請求項９】 前記工程(ｂ−１)は、 リンを含んだプロセスガスの濃度を固溶度の最大限度ま
   で高めて成膜した後、前記プロセスガスの濃度を徐々に
   下げて成膜を続ける工程を含む、請求項８記載の半導体
   装置の製造方法。
10. 【請求項１０】 前記工程(ｂ−１)は、 前記不純物としてＮ型不純物を使用し、前記Ｎ型不純物
    が、前記ゲート電極の上主面近傍で最高濃度となり、前
    記ゲート酸化膜の近傍で最低濃度となり、前記最低濃度
    と前記最高濃度との間では単調に変化する分布を有する
    ように前記ポリシリコン層を形成する工程を含む、請求
    項７記載の半導体装置の製造方法。
11. 【請求項１１】 前記工程(ｂ−１)は、 リンを含んだプロセスガスの濃度を所定値から徐々に高
    めて成膜を続け、最終的には固溶度の最大限度まで高め
    て成膜を行う工程を含む、請求項１０記載の半導体装置
    の製造方法。
12. 【請求項１２】 前記工程(ｃ)と(ｄ)との間に、前記シ
    リコン酸化膜の上部に上部シリコン酸化膜を形成する工
    程をさらに含み、 前記工程(ｄ)は、 前記シリコン酸化膜および前記上部シリコン酸化膜を併
    せて除去し、前記サイドウォール酸化膜を覆う上部サイ
    ドウォール酸化膜を形成する工程を含む、請求項７記載
    の半導体装置の製造方法。