KR20080001282A - 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 게이트 패터닝을 위한 식각공정시 폴리실리콘 식각 잔류물이 발생하는 것을 억제할 수 있는 플래시 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 플로팅 게이트용 제1 폴리실리콘막이 형성된 기판을 제공하는 단계와, O2 가스를 이용한 식각공정을 통해 상기 제1 폴리실리콘막을 식각하여 양측벽이 수직한 프로파일을 갖는 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치로 인해 노출된 상기 기판을 일정 깊이 식각하여 제2 트렌치를 형성하는 단계와, 상기 기판 상부에서 양측벽이 수직한 프로파일을 갖고 상기 제1 및 제2 트렌치 내에 고립된 소자분리막을 형성하는 단계와, 상기 소자분리막을 포함한 상기 제1 폴리실리콘막 상부에 플로팅 게이트용 제2 폴리실리콘막, 유전체막 및 컨트롤 게이트를 차례로 형성하는 단계와, 상기 컨트롤 게이트, 상기 유전체막 및 상기 제2 폴리실리콘막을 식각하여 상기 소자분리막을 통해 서로 전기적으로 분리되는 플로팅 게이트 및 컨트롤 게이트를 정의하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
낸드 플래시, SA-STI, 폴리실리콘막, 식각 잔류물, 수직 프로파일

Description

플래시 메모리 소자의 제조방법{METHOD FOR MANUFACTURING OF FLASH MEMORY DEVICE}
도 1a 및 도 1b는 일반적인 SA-STI(Self Align Shallow Trench Isolation) 공정을 설명하기 위해 도시한 공정 단면도.
도 2는 일반적인 SA-STI 공정에 따라 형성된 플래시 메모리 소자의 단면도를 도시한 SEM 사진.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 공정 단면도.
도 4는 본 발명의 실시예에 따른 플래시 메모시 소자의 단면도를 도시한 SEM 사진.
〈도면의 주요 부분에 대한 부호의 설명〉
30 : 기판
31 : 터널 산화막
32 : 제1 폴리실리콘막
33 : 패드 질화막
34 : 하드마스크 산화막
35 : 감광막 패턴
36 : 등방성 식각공정
37 : 소자분리막
38 : 제2 폴리실리콘막
39 : 플로팅 게이트
40 : 유전체막
41 : 컨트롤 게이트
42 : 하드마스크 패턴
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 낸드(NAND) 플래시(FLASH) 메모리 소자의 소자분리막을 포함한 플로팅 및 컨트롤 게이트 형성방법에 관한 것이다.
도 1a 및 도 1b는 최근 들어 70㎚급 낸드 플래시 메모리 소자에서 각광받고 있는 SA-STI(Self Align Shallow Trench Isolation) 공정을 설명하기 위해 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 제1 폴리실리콘막(12), 패드 질화막(13) 및 하드마스크 산화막(14)을 차례로 형성한다. 이후, 하드마스크 산화막(14)을 일정 형태로 패터닝(patterning)한 후, 이로 인해 노출된 패드 질화막(13), 제1 폴리실리콘막(12) 및 터널 산화막(11)의 일부를 식각하여 기판(10)의 일부를 노출시킨다.
이어서, 노출된 기판(10)을 일정 깊이 식각하여 일정 깊이의 트렌치(15)를 형성한다. 이러한, 식각공정시에는 트렌치(15)의 양측 가장자리부(corner)를 라운딩(rounding)화시키기 위해 폴리머(polymer)가 많이 발생하는 레시피(recipe)를 사용하게 된다. 따라서, 트렌치(15)의 측벽 프로파일(profile)이 불균일한 경사('S' 부위 참조)를 갖게 된다. 이후, 별도의 식각공정을 통해 하드마스크 산화막(14)을 제거한다.
이어서, 도 1b에 도시된 바와 같이, 트렌치(15, 도 1a 참조)가 매립되도록 HDP(High Density Plasma) 산화막을 증착한 후, 평탄화공정을 실시하여 트렌치(15) 내에 고립된 소자분리막(17)을 형성한다.
이어서, 습식식각공정을 통해 패드 질화막(13, 도 1a 참조)을 제거한 후, 도면에 도시하진 않았지만, 이로 인해 노출된 소자분리막(17) 및 제1 폴리실리콘막(12) 상부에 플로팅 게이트용 제2 폴리실리콘막, 유전체막 및 컨트롤 게이트를 차례로 형성한다. 이후에는, 플로팅 게이트 및 컨트롤 게이트 패터닝을 위한 식각공정을 실시하여 상기한 컨트롤 게이트, 유전체막 및 제2 폴리실리콘막을 식각한다.
그러나, 이러한 일반적인 SA-STI 공정에 따르면, 경사진 부분에서의 제1 폴 리실리콘막(12)이 소자분리막(17)에 가려, 상기한 게이트 패터닝을 위한 식각공정시 경사진 부분에서의 제1 폴리실리콘막(12)이 노출되지 않게 된다. 따라서, 게이트 패터닝을 위한 식각공정시 경사진 부분에서의 제1 폴리실리콘막(12)이 식각되지 않고 잔류하여 도 1b 및 도 2에서와 같이 식각 잔류물('R')로 작용하게 된다. 이러한 폴리실리콘 식각 잔류물은 플래시 메모리 소자에 있어 소거 패일(erase fail)과 같은 동작 특성의 저하를 유발한다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 플래시 메모리 소자의 게이트 패터닝을 위한 식각공정시 폴리실리콘 식각 잔류물이 발생하는 것을 억제할 수 있는 플래시 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 플로팅 게이트용 제1 폴리실리콘막이 형성된 기판을 제공하는 단계와, O2 가스를 이용한 식각공정을 통해 상기 제1 폴리실리콘막을 식각하여 양측벽이 수직한 프로파일을 갖는 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치로 인해 노출된 상기 기판을 일정 깊이 식각하여 제2 트렌치를 형성하는 단계와, 상기 기판 상부에서 양측벽이 수직한 프로 파일을 갖고 상기 제1 및 제2 트렌치 내에 고립된 소자분리막을 형성하는 단계와, 상기 소자분리막을 포함한 상기 제1 폴리실리콘막 상부에 플로팅 게이트용 제2 폴리실리콘막, 유전체막 및 컨트롤 게이트를 차례로 형성하는 단계와, 상기 컨트롤 게이트, 상기 유전체막 및 상기 제2 폴리실리콘막을 식각하여 상기 소자분리막을 통해 서로 전기적으로 분리되는 플로팅 게이트 및 컨트롤 게이트를 정의하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
본 발명에서는 플로팅 게이트용 제1 폴리실리콘막의 식각시 폴리머가 적게 발생하도록 02 가스를 이용한 식각공정을 실시하여, 이로 인해 형성되는 트렌치의 양측벽 프로파일이 수직한 프로파일을 갖도록 한다. 이를 통해, 기판 상부에서 양측벽이 수직한 프로파일을 갖는 소자분리막을 형성하여 소자분리막에 의해 제1 폴리실리콘막의 일부가 가려지는 것을 방지할 수 있다. 따라서, 후속 게이트 패터닝을 위한 식각공정시 제1 폴리실리콘막의 일부가 식각되지 않는 것을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상 에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3c는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 공정 단면도이다. 여기서는, 기존의 SA-STI 공정을 적용하되, 게이트 패터닝을 위한 식각공정의 레시피(recipe)만을 다르게 한다.
먼저, 도 3a에 도시된 바와 같이, 기판(30) 상에 터널 산화막(31), 플로팅 게이트용 제1 폴리실리콘막(32, 이하 제1 폴리실리콘막이라 함), 패드 질화막(33) 및 하드마스크 산화막(34)을 차례로 형성한다.
이어서, 하드마스크 산화막(34) 상에 소정의 감광막 패턴(35)을 형성한 후, 이를 마스크로 이용한 등방성 식각공정(36)을 실시하여 하드마스크 산화막(34), 패드 질화막(33) 및 제1 폴리실리콘막(32)을 식각한다. 이로써, 기판(30)의 일부를 노출시키는 트렌치(미도시)가 형성된다. 특히, 이러한 등방성 식각공정(36)시에는 폴리머가 적게 발생하도록 O2 가스를 사용하되, O2 가스의 주입량을 적어도 10sccm 이상으로 한다. 이로 인해, 이러한 등방성 식각공정(36) 시에는 하드마스크 산화막(34), 패드 질화막(33) 및 제1 폴리실리콘막(32)의 측벽이 수직한(vertical) 프로파일(profile, 'V' 부위 참조)을 갖게 된다.
이어서, 도 3b에 도시된 바와 같이, 상기 등방성 식각공정(36)으로 인해 노 출된 부위의 기판(30)을 일정 깊이 식각하여 트렌치(미도시)를 형성한다. 이후에는, 스트립(strip) 공정을 실시하여 감광막 패턴(35, 도 3a 참조)을 제거한 후, 별도의 습식식각공정을 통해 하드마스크 산화막(34, 도 3a 참조)을 식각한다.
이어서, 트렌치가 매립되도록 패드 질화막(33) 상에 HDP 산화막(미도시)을 증착한 후, 평탄화공정, 예컨대 화학기계적연마(CMP, Chemical Mechanical Polishing) 공정을 실시하여 트렌치 내에 고립된 소자분리막(37)을 형성한다. 이러한 CMP 공정시에는 패드 질화막(33)을 연마 정지막으로 하여 실시한다.
이어서, 도 3c에 도시된 바와 같이, 습식식각공정을 통해 패드 질화막(33, 도 3b 참조)을 제거한다. 이후에는 세정공정을 실시하여 제1 폴리실리콘막(32) 상부의 불순물을 제거할 수 있다. 이로써, 제1 폴리실리콘막(32) 상부로 일정두께 돌출되되, 그 양측벽이 수직한 프로파일을 갖는 소자분리막(37)이 형성된다.
이어서, 소자분리막(37)을 포함한 제1 폴리실리콘막(32) 상부 단차를 따라 플로팅 게이트용 제2 폴리실리콘막(38)을 증착한 후, 제2 폴리실리콘막(39) 상부 단차를 따라 유전체막(40)을 증착한다.
이어서, 유전체막(40) 상에 컨트롤 게이트(41)를 증착한 후, 컨트롤 게이트(41) 상에 소자분리 영역을 개방(open)시키는 구조의 하드마스크 패턴(42)을 형성한다. 여기서, 도면에 도시하진 않았지만, 컨트롤 게이트(41) 상부에는 텅스텐 실리사이드막(WSix, x는 자연수)이 더 형성될 수 있다.
이어서, 하드마스크 패턴(42)을 마스크로 이용한 식각공정(43)을 실시하여 소자분리막(37)이 노출되도록 컨트롤 게이트(41), 유전체막(40) 및 제2 폴리실리콘 막(38)을 식각한다. 이로써, 플로팅 게이트(39) 및 컨트롤 게이트(41)가 정의된다. 이러한 식각공정(43) 시에는 소자분리막(37)의 양측벽이 수직한 프로파일을 갖고 있어, 제1 폴리실리콘막(32)의 일부가 소자분리막(37)에 의해 가려져 발생되는 제1 폴리실리콘막(32)의 식각 잔류물 문제를 해결할 수 있다. 따라서, 플래시 메모리 소자의 소거 패일과 같은 전기적 동작 특성의 저하를 방지할 수 있다.
도 4는 본 발명의 실시예에 따라 형성된 플래시 메모리 소자의 단면도를 도시한 SEM(Scanning Electron Microscope) 사진이다. 도 4를 참조하면, 기판 상부로 돌출된 소자분리막의 양측벽이 수직한 프로파일('V' 부위 참조)을 갖게 됨을 알 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, SA-STI 공정을 적용한 플래시 메모리 소자 제조시 소자분리막의 양측벽이 수직한 프로파일을 갖게 함으로써, 플로팅 게이트용 제1 폴리실리콘막의 식각 잔류물 발생을 방지하게 된다. 따라서, 플래시 메모리 소자의 소거 패일(erase fail)을 방지할 수 있다. 이를 통해, 플래시 메모리 소자의 수율(yield) 향상 효과를 기대할 수 있다.

Claims (7)

  1. 플로팅 게이트용 제1 폴리실리콘막이 형성된 기판을 제공하는 단계;
    O2 가스를 이용한 식각공정을 통해 상기 제1 폴리실리콘막을 식각하여 양측벽이 수직한 프로파일을 갖는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치로 인해 노출된 상기 기판을 일정 깊이 식각하여 제2 트렌치를 형성하는 단계;
    상기 기판 상부에서 양측벽이 수직한 프로파일을 갖고 상기 제1 및 제2 트렌치 내에 고립된 소자분리막을 형성하는 단계;
    상기 소자분리막을 포함한 상기 제1 폴리실리콘막 상부에 플로팅 게이트용 제2 폴리실리콘막, 유전체막 및 컨트롤 게이트를 차례로 형성하는 단계; 및
    상기 컨트롤 게이트, 상기 유전체막 및 상기 제2 폴리실리콘막을 식각하여 상기 소자분리막을 통해 서로 전기적으로 분리되는 플로팅 게이트 및 컨트롤 게이트를 정의하는 단계
    를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 식각공정은 등방성 식각공정으로 진행하는 플래시 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 등방성 식각공정시에는 상기 O2 가스를 적어도 10sccm 이상 사용하는 플래시 메모리 소자의 제조방법.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 제1 폴리실리콘막을 형성하기 전,
    상기 제1 폴리실리콘막을 상기 기판과 전기적으로 분리시키는 터널 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제1 폴리실리콘막을 형성한 후,
    상기 제1 폴리실리콘막 상에 패드 질화막을 증착하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제1 트렌치를 형성하는 단계는,
    상기 패드 질화막 상에 소정의 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 통해 상기 패드 질화막 , 상기 제1 폴리실리콘막 및 상기 터널 산화막을 식각하여 상기 제1 트렌치를 형성하는 단계; 및
    상기 하드마스크 패턴을 제거하는 단계
    를 포함하여 이루어지는 플래시 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 소자분리막을 형성하는 단계는,
    상기 제1 트렌치가 매립되도록 상기 패드 질화막 상에 소자분리용 절연막을 증착하는 단계; 및
    상기 소자분리용 절연막을 평탄화하는 단계
    를 포함하는 플래시 메모리 소자의 제조방법.
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