KR100631349B1 - 반도체막과 그의 제조방법, 반도체장치 및 그의 제조방법 - Google Patents

반도체막과 그의 제조방법, 반도체장치 및 그의 제조방법 Download PDF

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모리노신야
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샤프 가부시키가이샤
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Abstract

본 발명의 방법은, 절연성표면상에 비정질반도체층을 형성하는 공정; 상기 비정질반도체층에 결정화를 촉진하는 촉매원소를 부여한 후, 제1 가열처리를 행함으로써, 상기 비정질반도체층을 결정화하고, 결정질반도체층을 얻는 공정; 상기 결정질반도체층에 존재하는 상기 촉매원소의 반도체화합물의 적어도 큰 덩어리를 제거하는 공정; 및 상기 결정질반도체층중에 잔존하는 상기 촉매원소의 적어도 일부를 이동시킴으로써, 상기 결정질반도체층에 상기 촉매원소의 농도가 다른 영역보다도 낮은 저농도 영역을 형성하는 공정을 포함한다.

Description

반도체막과 그의 제조방법, 반도체장치 및 그의 제조방법{SEMICONDUCTOR FILM, METHOD FOR MANUFACTURING SEMICONDUCTOR FILM, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도1a 내지 1i는 본 발명의 실시예 1에 의한 반도체장치의 제조공정을 보인 개략적인 단면도.
도2a 내지 2i는 본 발명의 실시예 2에 의한 반도체장치의 제조공정을 보인 개략적인 단면도.
도3a 내지 3e는 본 발명의 실시예 3에 의한 반도체장치의 제조공정을 보인 개략적인 단면도.
도4a 내지 4d는 본 발명의 실시예 3에 의한 반도체장치의 제조공정을 보인 개략적인 단면도(도3e에서 계속).
도5a 내지 5f는 본 발명의 실시예 4에 의한 반도체장치의 제조공정을 보인 개략적인 단면도.
도6a 내지 6d는 본 발명의 실시예 4에 의한 반도체장치의 제조공정을 보인 개략적인 단면도(도5f에서 계속).
도7a 내지 7f는 본 발명의 실시예 5에 의한 반도체장치의 제조공정을 보인 개략적인 단면도.
도8a 내지 8d는 본 발명의 실시예 5에 의한 반도체장치의 제조공정을 보인 개략적인 단면도(도7f에서 계속).
도9a 내지 9e는 본 발명의 실시예 6에 의한 반도체장치의 제조공정을 보인 개략적인 단면도.
도10a 내지 10d는 본 발명의 실시예 7에 있어서의 게터링영역의 배치예를 개략적으로 보인 개략적인 단면도.
도11a 및 11b는 본 발명의 실시예 7에 있어서의 게터링영역의 다른 배치예를 개략적으로 보인 개략적인 단면도.
도12a 및 12b는 본 발명의 실시예 8의 반도체장치의 구성을 개략적으로 보인 도면.
도13은 본 발명의 반도체막의 제조방법에 있어서의 게터링 메카니즘을 개략적으로 보인 도면.
도14는 게터링 어닐링시간과 게터링 가능거리와의 관계를 나타낸 그래프.
도15는 결정화시의 가열처리온도와 게터링 거리와의 관계를 나타낸 그래프.
도16은 결정화의 가열처리후, 불화수소산으로 Ni 실리사이드 덩어리를 에칭하여 (보이드로서) 현재화(顯在化)시킨 결정질규소막의 광학현미경사진.
도17은 Ni 실리사이드 덩어리가 고용체으로 용해하는 메커니즘을 설명하기 위한 개략도.
도18은 촉매원소에 의해 결정화된 규소막의 표면을 불화수소막으로 처리했을 때의 처리시간과 규소막 표면의 Ni 농도와의 관계를 나타낸 그래프.
도19는 Ni를 사용하여 결정화한 규소막의 Ni 실리사이드 덩어리가 에칭된 후의 상태를 보인 주사형 전자현미경(SEM) 사진.
도20a 내지 20c는 본 발명에 의해 얻어지는 결정질 반도체막의 결정배향의 상태를 설명하기 위한 도면이다.
본 발명은 박막트랜지스터(TFT)를 포함하는 반도체장치 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 비정질 반도체막을 결정화함으로써 형성된 결정질반도체막을 활성영역으로 하는 박막트랜지스터를 구비한 반도체장치 및 그의 제조방법에 관한 것이다. 특히, 본 발명의 반도체장치는, 유리기판 등의 절연성표면상에 형성된 박막트랜지스터를 구비하는 것으로, 액티브매트릭스형의 액정표시장치나 유기 EL 표시장치, 밀착형 이미지센서, 및 3차원 IC 등에 사용할 수 있다.
근년, 대형이고 고해상도의 액정표시장치나 유기 EL 표시장치, 고속이고 고해상도의 밀착형 이미지센서, 및 3차원 IC 등으로의 실현을 목표로, 유리 등의 절연기판상이나, 절연막상에 고성능의 반도체소자를 형성하는 시도가 행해지고 있다. 특히, 동일 기판상에 화소부와 구동회로가 제공된 액정표시장치는 퍼스널컴퓨터(PC)의 모니터로서만이 아니라, 일반 가정으로의 진출이 시도되고 있다. 예컨대, CRT(Cathode Ray Tube) 대신 텔레비전으로서 액정 디스플레이가, 또한 오락으로서 영화를 보거나 게임을 하기 위한 프론트 프로젝터가 일반 가정에 도입되게 되어, 액정표시장치의 시장 규모는 크게 확산되고 있다. 또한, 유리기판상에 메모리회로나 클록발생회로 등의 회로를 내장한 시스템-온-패널의 개발도 활발히 진행되고 있다.
고해상도의 화상표시를 행하기 위해 화소에 기입하는 정보량이 증대하고, 또한 그 정보는 단시간에 기입되지 않으면, 고정세 표시를 위한 팽대한 정보량을 갖는 화상을 동화상 표시하는 것은 불가능하다. 따라서, 구동회로에 사용되는 TFT에는 고속동작이 요구되고 있다. 고속동작을 가능하게 하기 위해서는, 높은 전계이동도가 얻어지는 양질의 결정성을 갖는 결정성반도체막을 사용하여 TFT를 실현하는 것이 요망된다.
본 발명자들은 유리기판상에 양호한 결정성 반도체장치를 얻는 방법을 개발하고 있다. 이 방법에 있어서는, 비정질반도체막에 결정화를 촉진하는 작용을 갖는 금속원소를 첨가한 후, 가열처리를 실시함으로써, 종래보다 저온, 단시간의 가열처리로 균일한 결정 배향성을 갖는 양호한 반도체막이 얻어질 수 있다.
그러나, 촉매원소로 결정화된 규소막을 그대로 반도체층으로서 사용하여 제작된 TFT에는, OFF 상태 전류가 돌발적으로 증가하는 문제가 있다. 촉매원소는 반도체중에서 불규칙하게 편석하고, 특히 결정립계에 있어서 이 편석이 현저히 확인된다. 이 촉매원소의 편석이 전류의 리크 패스(leak pass)를 생성하고, 이것이 원인으로 오프 상태 전류의 돌발적인 증가를 일으키는 것으로 믿어진다. 따라서, 결정질 규소막의 형성후, 촉매원소를 반도체막으로부터 이동시켜, 반도체막의 촉매원소 농도를 저감시킬 필요가 있다. 이 후, 이 촉매원소를 제거하는 공정을 "게터링 공정"이라 한다.
이 게터링 공정, 게터링 방법에 관해서는 다양한 공정, 방법이 제안되고 있다.
예컨대, 일본 특개평 8-213317호에서는, 촉매원소에 의해 결정화된 규소 재료에 비정질화한 영역을 형성하고, 상기 규소 재료에 가열처리를 행함으로써, 비정질화된 영역의 격자결함을 이용하여 촉매원소를 이동(게터링)시키는 기술을 개시하고 있다. 이 때의 비정질영역(게터링영역)으로서는, 반도체소자 영역 밖에 형성하는 방법과, TFT의 소스/드레인영역을 이용하는 방법이 개시되어 있다. 소스/드레인영역을 게터링영역으로서 이용하는 경우에는, 제조공정을 간략화할 수 있으나, 비정질영역 그대로는 소스/드레인영역으로서 기능하지 않기 때문에, 레이저광 등을 사용하여 상기 소스/드레인영역 활성화하는 부가공정을 필요로 한다.
또한, 일본 특개평 10-270363호에서는, 촉매원소에 의해 결정화된 규소에 대하여, 그 일부에 인 등 Ⅴ족B(인 등)의 원소를 선택적으로 도입하고, 가열처리를 행함으로써, Ⅴ족B의 원소가 도입된 영역(게터링영역)에, 촉매원소를 이동(게터링)시키는 기술을 개시하고 있다. Ⅴ족B의 원소가 도입된 영역에 촉매원소가 게터링된 결과, 촉매원소의 농도가 저하된 영역("저농도 촉매영역"이라고도 한다)을 사용하여 반도체소자(TFT)의 활성영역을 형성하고 있다.
또한, 일본 특개평 9-107100호에서는, 촉매원소의 실리사이드 성분을, 불화수소산을 사용하여 선택적으로 에칭하는 것에 의해 제거하는 방법을 개시하고 있다.
상기 3개의 특허문헌에 개시된 기술을 포함하여, 종래의 게터링공정에 있어서의 문제점으로서는, 게터링을 위한 공정의 부가에 의한 프로세스의 복잡화나 제조장치의 부하증대에 의한 고비용 등이 있으며, 가장 큰 문제로서는, 이들 종래 방법에서는 게터링효과가 충분치 않고, TFT의 채널영역에 있어서의 촉매원소의 잔류량을 충분히 저감시킬 수 없다는 점에 있다.
가장 간편한 게터링방법의 하나로서, 상기 일본 특개평 9-107100호와 같이 불화수소산을 사용하여, 규소막중의 촉매원소를 에칭제거하는 방법이 있으나, 본 발명자들이, 실제로 상기 일본 특개평 9-107100호를 이용하여 게터링후의 촉매원소의 잔류량을 조사한 바, 규소막에 도입된 촉매원소중, 약 절반의 양은 제거되지 않고 잔류하는 것이 발견되었다. 이는, 불화수소산의 농도를 증가시키거나 또는 에칭시간을 연장하여도, 촉매원소의 약 절반 정도가 제거되었을 때 공정이 포화하고, 그 이상은 촉매원소의 양을 저감시킬 수 없었다. 즉, 상기 게터링방법에서는, 도입시의 촉매원소농도의 절반의 농도까지만 촉매농도를 저감시킬 수 있다. 이 방법을 사용하여 TFT를 제작한 바, 전체 TFT의 10%∼20% 정도(개수 기준)의 확률로 오프 상태시의 리크 전류가 큰 불량 TFT가 출현했다. 즉, 1,000,000개의 TFT를 갖는 액티브매트릭스 기판(반도체장치의 1 형태)에 있어서는, 1O0,000개 내지 200,000개의 TFT가 불량 TFT로 된다. 이 때 레퍼런스로서 제작된 전혀 게터링을 행하지 않은 TFT도, 마찬가지로 10%∼20% 정도의 확률로 리크 전류가 큰 불량 TFT가 출현하기 때문에, 상기 일본 특개평 9-107100호만으로는 소자특성을 개선함에 있어서 그 게 터링 공정이 전혀 효과적이지 않다.
이에 대해, 비정질이나 인 등의 "게터링원소"(촉매원소를 끌어들일 수 있는 원소를 "게터링원소"라 한다)를 도입한 게터링영역을 형성하고, 여기에 규소막중의 촉매원소를 이동시키는 일본 특개평 8-213317호나 일본 특개평 10-270363호와 같은 방법에서는, 촉매원소의 양을 한자리수 이상 저감하는 것이 가능하다, 그러나, 이들 특허문헌의 방법을 사용하여 TFT를 제작한 바, 0.1%∼1% 정도의 확률로 TFT 오프상태시의 리크전류가 대단히 큰 불량 TFT가 출현했다. 레퍼런스로서 제작된 전혀 게터링을 행하지 않은 TFT에서는, 리크 전류 불량 TFT의 발생확률이 10%∼20% 정도였기 때문에, 이들 특허문헌의 방법에서는 게터링효과가 소자특성상으로부터도 확실히 보이나, 아직 1% 정도의 불량률로 리크 전류를 갖는 불량 TFT가 잔존한다. 즉, 1,000,000개의 TFT를 갖는 액티브매트릭스 기판에 있어서는, 수만개의 TFT가 불량 TFT로 된다.
따라서, 공지의 게터링기술에서는, 본 발명자들의 실험 데이터에서 최저 비율인, 적어도 0.1% 정도의 TFT 불량을 각오해야 한다. 이와 같은 상태에서, 액정이나 유기 EL 표시용의 액티브매트릭스 기판을 제작한 경우, 일부의 화소 TFT에서는 오프상태시의 리크 전류에 의해 휘점(점결함)이 발생하고, 또한 드라이버(구동회로)부에 있어서는, 샘플링 TFT부에서의 리크 전류에 의해 라인 결함이 발생한다. 그 결과, 패널의 수율을 크게 저하시키게 된다.
오프상태시의 리크 전류가 큰 불량 TFT를 해석하면, 채널영역과 드레인영역간의 접합부에, 촉매원소에 의한 실리사이드의 덩어리가 존재하는 것이 확인되며, 그 일차 원인은 촉매원소의 편석, 이차원인은 게터링이 아직 불충분한 것으로 이해된다. 따라서, 상기 특허문헌의 종래 기술에서는, 충분히 촉매원소를 게터링하는 것이 불가능하고, 고성능의 TFT는 일부 확률적으로 제작할 수 있어도, 불량률이 높고 신뢰성이 나쁘며, 이들 기술은 양산에 적용할 수 없다.
본 발명은 상기 관점에 비추어 이루어진 것으로, 그 목적은 양질의 결정질 반도체막을 제작하고, 이 결정질 반도체막을 사용하여 양호한 특성을 갖는 TFT를 갖는 반도체장치를 실현하는 것이다. 본 발명의 다른 목적은, 이와 같은 반도체장치를, 제조공정을 늘리지 않고 저비용의 제조공정으로 실현하는 제조방법을 제공하는 것이다.
본 발명의 반도체막은, 절연성 표면상에 형성된 반도체장치에 있어서, 결정질을 갖고, 상기 반도체막의 반도체재료의 결정화를 촉진할 수 있는 촉매원소를 포함하며, 복수의 미세한 홀이 형성된 적어도 하나의 영역을 포함한다. 상기 적어도 하나의 영역은 실질적으로 반도체막의 전체영역으로 될 수 있고, 또는 활성영역(적어도 채널영역)으로 되는 영역들에 대응하는 복수의 영역일 수도 있다.
바람직한 실시예에서, 상기 적어도 하나의 영역의 반도체막은, 상기 촉매원소의 고급반도체화합물을 실질적으로 포함하지 않고, 상기 촉매원소는 상기 결정질 반도체막에 고용체의 형태로 존재한다.
바람직한 실시예에서, 상기 반도체막은 실질적으로 Si로 구성되고, 상기 촉매원소는 금속원소(M)이고, 상기 고급반도체화합물은 MxSiy(x〈y)의 조성을 갖는다.
바람직한 실시예에서, 상기 적어도 하나의 영역의 반도체막은, 상기 촉매원소의 저급반도체화합물을 실질적으로 함유하지 않는다.
바람직한 실시예에서, 상기 반도체막은 실질적으로 Si로 구성되고, 상기 촉매원소는 금속원소(M)이고, 상기 저급반도체화합물은 MxSiy(x≥y)의 조성을 갖는다.
바람직한 실시예에서, 상기 적어도 하나의 영역의 반도체막에 있어서의 상기 촉매원소의 농도는, 약 1×1017 atoms/cm3 이하이다.
본 발명의 다른 반도체막은, 절연성 표면상에 형성된 반도체막으로, 결정질반도체층으로 형성되고 상기 반도체막의 반도체재료의 결정화를 촉진할 수 있는 촉매원소를 함유하는 활성영역을 포함하며, 상기 활성영역은, 제1 영역과, 상기 제1 영역의 양측에 이 제1 영역과 인접하여 형성된 한쌍의 제2 영역을 포함하고, 상기 제1 영역의 상기 결정질 반도체층은 복수의 미세한 홀을 갖는다.
바람직한 실시예에서, 상기 제1 영역은, 상기 촉매원소의 고급반도체화합물을 실질적으로 함유하지 않고, 상기 촉매원소는 상기 결정질 반도체층중에 고용체의 형태로 있다.
바람직한 실시예에서, 상기 결정질 반도체층은 실질적으로 Si로 구성되고, 상기 촉매원소는 금속원소(M)이고, 상기 고급반도체화합물은 MxSiy(x〈y)의 조성을 갖는다.
바람직한 실시예에서, 상기 제1 영역은, 상기 촉매원소의 저급반도체화합물을 실질적으로 함유하지 않는다.
바람직한 실시예에서, 상기 결정질 반도체층은 실질적으로 Si로 구성되고, 상기 촉매원소는 금속원소(M)이고, 상기 저급반도체화합물은 MxSiy(x≥y)의 조성을 갖는다.
바람직한 실시예에서, 상기 제1 영역에 있어서의 촉매원소의 농도는, 약 1×1017 atoms/cm3 이하이다.
바람직한 실시예에서, 상기 한쌍의 제2 영역에 있어서의 촉매원소의 농도는 상기 제1 영역의 촉매원소의 농도보다 높다.
바람직한 실시예에서, 상기 한쌍의 제2 영역에 있어서의 촉매원소의 농도는, 약 1×1018 atoms/cm3 이상 1×1020 atoms/cm3 이하의 범위에 있다.
바람직한 실시예에서, 상기 한쌍의 제2 영역의 결정질 반도체층은 복수의 미세한 홀을 포함한다.
바람직한 실시예에서, 상기 한쌍의 제2 영역의 결정질 반도체층은, 상기 촉매원소의 고급반도체화합물을 실질적으로 함유하지 않고, 상기 촉매원소는 상기 결정질 반도체층중에 고용체의 형태로 있다.
바람직한 실시예에서, 상기 결정질 반도체층은 실질적으로 Si로 구성되고, 상기 촉매원소는 금속원소(M)이고, 상기 고급반도체화합물은 MxSiy(x〈y)의 조성을 갖는다.
바람직한 실시예에서, 상기 한쌍의 제2 영역은, 상기 촉매원소의 저급반도체 화합물을 실질적으로 함유하지 않는다.
바람직한 실시예에서, 상기 결정질 반도체층은 실질적으로 Si로 구성되고, 상기 촉매원소는 금속원소(M)이고, 상기 저급반도체화합물은 MxSiy(x≥y)의 조성식을 갖는다.
바람직한 실시예에서, 상기 한쌍의 제2 영역에 있어서의 상기 촉매원소의 농도는, 약 1×1017 atoms/cm3 이하이다.
바람직한 실시예에서, 상기 한쌍의 제2 영역은 n형 도전성을 부여하는 주기율표 제Ⅴ족 B에 속하는 불순물원소를 포함한다.
바람직한 실시예에서, 상기 활성영역은, 상기 제1 영역, 상기 한쌍의 제2 영역, 및 상기 촉매원소를 흡인할 수 있는 게터링영역을 포함한다.
바람직한 실시예에서, 상기 게터링영역에 있어서의 촉매원소의 농도는 상기 제1 영역의 촉매원소의 농도보다 높다.
바람직한 실시예에서, 상기 게터링영역에 있어서의 상기 촉매원소의 농도는, 약 1×1018 atoms/cm3 이상 1×1020 atoms/cm3 이하의 범위에 있다.
바람직한 실시예에서, 상기 게터링영역은, 상기 제1 영역 및 상기 한쌍의 제2 영역보다도 상기 촉매원소의 농도가 높다.
바람직한 실시예에서, 상기 게터링영역은, 상기 제1 영역 및 상기 한쌍의 제2 영역보다도 많은 비정질 성분을 갖는다.
바람직한 실시예에서, 상기 게터링영역은, n형 도전성을 부여하는 주기율표 Ⅴ족 B에 속하는 불순물원소와, p형 도전성을 부여하는 주기율표 Ⅲ족 B에 속하는 불순물원소를 포함한다.
바람직한 실시예에서, 상기 게터링영역은, Ar, Kr 및 Xe로 이루어지는 군으로부터 선택되는 적어도 일종의 희가스원소를 포함한다.
바람직한 실시예에서, 상기 복수의 미세한 홀은, 상기 촉매원소의 반도체화합물의 덩어리가 제거되는 결과로서 형성된다.
바람직한 실시예에서, 상기 복수의 미세한 홀은, 약 0.05μm 이상 1.0μm 이하의 범위에 있다.
바람직한 실시예에서, 적어도 상기 제1 영역의 결정질 반도체층의 평균 표면 거칠기 Ra는, 약 4nm 이상 9nm 이하의 범위에 있다.
바람직한 실시예에서, 상기 촉매원소는, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로 이루어지는 군으로부터 선택되는 적어도 일종의 금속원소이다.
본 발명의 반도체장치의 제조방법은, (a) 절연성표면상에 비정질반도체층을 형성하는 공정; (b) 상기 비정질반도체층에 결정화를 촉진할 수 있는 촉매원소를 부여한 후, 제1 가열처리를 행함으로써, 상기 비정질반도체층을 결정화하여, 결정질반도체층을 얻는 공정; (c) 제1 게터링공정을 행하여 상기 반도체층으로부터 상기 촉매원소를 제거하는 공정; (d) 상기 제1 게터링공정과 상이한 제2 게터링공정을 행하여 상기 반도체층으로부터 상기 촉매원소를 제거하는 공정을 포함한다.
상기 제1 게터링 공정(c)는, 상기 결정질 반도체층에 존재하는 촉매원소의 반도체화합물의 적어도 큰 덩어리를 제거하는 공정을 포함하는 것이 바람직하다.
상기 제2 게터링 공정(d)는, 상기 결정질 반도체층에 잔존하는 적어도 일부의 촉매원소를 이동시켜, 상기 결정질 반도체층에 저농도 촉매영역을 형성하는 공정을 포함하고, 상기 저농도 촉매영역은 다른 영역보다 낮은 촉매원소 농도를 갖는 것이 바람직하다.
바람직한 실시예에 있어서, 상기 공정(c)는, 고급 반도체화합물의 촉매원소를 제거하는 공정을 포함하고, 상기 저농도 촉매영역은 상기 고급 반도체화합물을 실질적으로 포함하지 않는다.
바람직한 실시예에 있어서, 상기 결정질반도체층은 실질적으로 Si로 구성되고, 상기 촉매원소는 금속원소(M)이고, 상기 고급 반도체화합물은 MxSiy(x〈y)의 조성을 갖는다.
바람직한 실시예에 있어서, 상기 공정 (d)는, 상기 촉매원소의 저급 반도체화합물을 형성하고 있는 촉매원소를 이동시키는 공정을 포함하고, 상기 저농도 촉매영역은 상기 저급 반도체화합물을 실질적으로 포함하지 않는다.
바람직한 실시예에 있어서, 상기 결정질반도체층은 실질적으로 Si로 구성되고, 상기 촉매원소는 금속원소(M)이고, 상기 저급 반도체화합물은 MxSiy(x≥y)의 조성을 갖는다.
바람직한 실시예에 있어서, 상기 공정(d)는, 상기 결정질 반도체층에 고용체의 형태로 존재하는 촉매원소를 이동시키는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 공정(c)는, 상기 촉매원소의 반도체화합물 을 선택적으로 에칭 제거하는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 공정(c)에 있어서의 에칭공정은, 에천트로서 적어도 불화수소를 포함하는 산을 사용하여 실행된다.
바람직한 실시예에 있어서, 상기 공정(d)는, 상기 결정질 반도체막에 잔존하는 상기 촉매원소의 반도체화합물을 구성하는 상기 촉매원소를, 상기 결정질 반도체층중에 고용(dissolving)시키는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 공정(d)는, 상기 촉매원소를 흡인할 수 있는 게터링영역 또는 게터링층을 형성하는 공정과, 제2 가열처리를 행하여 상기 결정질 반도체막에 잔존하는 촉매원소를 상기 게터링영역 또는 게터링층으로 이동시키는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 게터링영역 또는 게터링층은, 상기 결정질 반도체막의 다른 영역보다도 많은 비정질성분을 포함한다.
바람직한 실시예에 있어서, 상기 게터링영역 또는 게터링층은, n형 도전성을 부여하는 주기율표 제Ⅴ족 B에 속하는 불순물원소를 포함한다.
바람직한 실시예에 있어서, 상기 불순물원소는, P, As 및 Sb로 이루어지는 군으로부터 선택된 적어도 일종의 원소를 포함한다.
바람직한 실시예에 있어서, 상기 게터링영역 또는 게터링층은, p형 도전성을 부여하는 주기율표 제Ⅲ족 B에 속하는 불순물원소를 포함한다.
바람직한 실시예에 있어서, 상기 불순물원소는, B 및 Al의 적어도 하나를 포함한다.
바람직한 실시예에 있어서, 상기 게터링영역 또는 게터링층은, Ar, Kr 및 Xe로 이루어지는 군으로부터 선택되는 적어도 일종의 희가스원소를 포함한다.
바람직한 실시예에 있어서, 상기 게터링영역 또는 게터링층이 포함하는 적어도 일종의 상기 불순물원소 및 상기 적어도 일종의 희가스원소는 이온주입법에 의해 도입된다.
바람직한 실시예에 있어서, 상기 공정(d) 후에, 상기 게터링영역 또는 게터링층을 제거하는 공정을 더 포함한다.
바람직한 실시예에 있어서, 상기 공정(b)는, 상기 비정질반도체막의 한 영역에 선택적으로 상기 촉매원소를 부여한 후, 상기 제1 가열처리를 행함으로써, 상기 촉매원소가 선택적으로 부여된 상기 영역으로부터 횡방향으로 결정성장 프로세스가 진행하도록 하는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 공정(b)는, 상기 제1 가열처리 후에, 상기 결정질 반도체막에 레이저광을 조사하는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 공정(c)는, 상기 촉매원소의 반도체화합물을 선택적으로 에칭 제거하는 공정을 포함하고, 상기 에칭공정은 상기 공정(b)에 있어서의 상기 제1 가열공정 후에 또한 상기 레이저광 조사공정 전에 실행되고, 표면을 세정하는 공정을 겸한다.
바람직한 실시예에 있어서, 상기 공정(b)는 상기 제1 가열공정 후에, 상기 결정질반도체막상에 절연막을 형성하는 공정을 포함하고, 상기 공정(c)는 상기 촉매원소의 반도체화합물을 선택적으로 에칭 제거하는 공정을 포함하고, 상기 에칭공 정은 상기 공정(b)에 있어서의 상기 제1 가열공정 후에 또한 상기 절연막 형성공정 전에 실행되고, 표면을 세정하는 공정을 겸한다.
바람직한 실시예에 있어서, 상기 촉매원소는, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로 이루어지는 군으로부터 선택되는 적어도 일종의 금속원소이다.
본 발명의 다른 반도체장치의 제조방법은, 전술한 반도체장치의 제조방법중 임의의 어느 방법에 의해 제조된 반도체막을 제공하는 공정과, 상기 반도체막을 활성화영역에 갖는 박막 트랜지스터를 제조하는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 활성영역은, 채널영역, 소스영역 및 드레인영역을 포함하고, 상기 박막 트랜지스터를 제조하는 공정은, 상기 저농도 촉매 영역에 적어도 상기 채널영역을 형성하는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 박막 트랜지스터를 제조하는 공정은, 상기 저농도 촉매 영역에, 상기 채널영역, 소스영역 및 드레인영역을 형성하는 공정을 포함한다.
본 발명의 반도체장치는, 상기 어느 반도체막을 그의 활성영역에 포함하는 박막 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 활성영역은, 채널영역, 소스영역 및 드레인영역을 포함하고, 적어도 상기 채널영역은 상기 제1 영역에 형성되어 있다.
바람직한 실시예에 있어서, 상기 채널영역과, 상기 채널영역과 상기 소스영역과의 접합영역, 상기 채널영역과 상기 드레인영역과의 접합영역은, 상기 제1 영역에 형성되어 있다.
바람직한 실시예에 있어서, 상기 채널영역과 상기 소스영역과의 접합영역, 및 상기 채널영역과 상기 드레인영역과의 접합영역은, 그의 접합경계로부터 약 2μm 내로 각각 연장된다.
바람직한 실시예에 있어서, 상기 활성영역은, 채널영역, 소스영역 및 드레인영역을 포함하고, 적어도 상기 채널영역은 상기 제1 영역에 형성되어 있고, 상기 소스영역 및 드레인영역은 상기 한쌍의 제2 영역에 형성되어 있다.
바람직한 실시예에 있어서, 상기 반도체막의 상기 채널영역상에 형성된 게이트절연막과, 상기 게이트절연막을 통해 상기 채널영역에 대향하도록 형성된 게이트전극을 더 포함하고, 상기 게이트전극은, W, Ta, Ti 및 Mo로 이루어지는 군으로부터 선택된 적어도 일종의 원소를 포함하는 금속군으로부터 형성되어 있다.
본 발명의 전자 기기는, 상기 어느 반도체장치를 포함한다.
바람직한 실시예에 있어서, 복수의 화소를 포함하는 표시부를 갖고, 상기 각 복수의 화소에 상기 반도체장치를 통해 표시신호가 공급된다. 표시부를 포함하는 상기 전자기기는, 예컨대, 액티브매트릭스 액정표시장치 또는 유기 EL 표시장치, 또는 본 발명의 바람직한 실시예에 따른 반도체장치를 포함하는 다른 적절한 장치일 수 있다.
본 발명의 다른 특징, 요소, 특성, 공정 및 이점은 첨부된 도면을 참조한 바람직한 실시예의 이하의 상세한 설명으로부터 명백해질 것이다.
본 발명자들은, 상기 특허문헌들에 개시되어 있는 게터링기술에서는 게터링 이 불충분하고, 완전히 촉매원소를 제거할 수 없는 지에 대한 근본적인 의문을 갖고, 그 메카니즘과 원인을 상세히 검토했다. 그 결과, 원인 해명 프로세스, 그 결과, 및 본 발명의 실시예를 이하에 설명한다.
촉매원소로서 니켈을 사용하고, 게터링영역에 규소막중의 촉매원소를 이동시키는 일본 특개평 8-213317호나 일본 특개평 10-270363호에 기술된 방법을 고려한다. 니켈의 이동은, 니켈의 확산이동으로 고려되나, 단순히 니켈의 확산계수로부터 고려하면, 그 이동시간은 단시간의 열처리로 끝나게 된다. 그러나, 실제로는, 고온에서 장시간의 어닐링 공정이 필요하고, 확산계수로부터 산출한 값과는 전혀 맞지 않는다. 이에 대해, 실제로 니켈은, 모두가 규소막중에 고용체으로 존재하고 있는 것은 아니고, 대부분은 석출하여 존재하기 때문에, 이를 고려하면, 규소막중에서의 니켈의 고용도에 대응하는 양까지의 니켈의 일부에 대해서만 니켈의 확산이동이 행해지는 다른 모델이 고려된다. 도13을 참조하여 이 모델을 설명한다.
도13과 같이, 우선 Ni 실리사이드 덩어리가, 칩입형(interstitial) Ni 원자로 용해한 다음, 규소막을 통해 이동하는 모델이다. 도13에 있어서, 라인 (901)은 Ni의 규소막중의 농도를 나타내고, 라인 (902)는 Ni의 고용도를 나타낸다. 영역 (906)은 아직 게터링되지 않은 영역으로, 고용도 (902) 이상의 농도의 Ni (903)이 Ni 실리사이드 덩어리로서 석출되고 있다. 영역 (907)은 게터링이 행해진 영역으로, Ni 농도 (901)이 고용도 (902) 이하로 되어 있다. 영역 (908)은 게터링 사이트(게터링 영역)로, 그의 게터링 영역을 무한대로 하고 Ni 농도를 0으로 가정하고 있다. 이에 따라, 도13과 같이, 게터링을 위한 열처리온도에 있어서의 고용도 (902) 이하의 농도로 Ni의 농도 구배 (904)가 생기고, 게터링 사이트 (908)을 향해 (905)의 방향으로 Ni의 확산이동을 통해 Ni 실리사이드의 양이 점차로 감소하게 된다. 그 결과, 게터링 사이트로부터의 게터링거리(영역 (907)의 폭)가 순차 증가하며, 이 현상은 실제의 실험결과와 완전히 일치하고 있다.
이 이론에 기초하면, 게터링거리(영역 (907)의 폭)은 이하의 식으로 표시되고, 시간 t에 따라 게터링거리 L이 점차로 증가한다. 여기서, Co는 규소막중의 Ni의 고용도, D는 규소막중의 Ni의 확산계수로, 각각 온도 T의 함수로 된다. C1은 규소막중의 원래의 Ni의 농도이다.
L = √(2CoㆍDㆍt/C1)
상기 식에 기초하여 계산된 결과를 도14에 나타낸다. 도14에서는, 게터링의 열처리를 550℃로 하여 계산을 행하고 있다. 곡선 (911)은 상기 계산시에 기초하여 계산한 결과를 나타내고 있고, 게터링의 열처리시간에 따라 게터링 거리가 서서히 증가한다. 이에 대해, 점 (912)는 실험으로부터 얻어진 게터링거리를 동시에 플로트한 것이다. 실험은, 잔류 Ni 실리사이드 덩어리를 불화수소산으로 에칭하고, 그 에칭 피트의 존재 여부로 게터링거리를 확인했다. 게터링영역은, 인에 부가하여 붕소로 도핑함으로써 그의 게터링능력을 높이고 있다. 또한, 게터링의 열처리는 물론 550℃에서 행하고 있다. 도14로부터 알 수 있는 바와 같이, 실험치 (912)와 이론치 (911)은 서로 일치하고 있고, Ni의 게터링이동에 관해 상기 이론적 고찰이 거의 정확한 것으로 생각된다.
그런데, 실제로 다양한 조건에 있어서, 게터링 거리를 조사하면, 이론치와 맞지 않는 경우도 많다. 하나는, 게터링 영역의 능력이 불충분한 경우에, 실험 데이터는, 게터링능력을 무한대로 가정하고 있는 상기 이론치로부터 발산한다. 그러나, 문제는, 충분한 게터링 능력을 갖는 게터링영역을 형성하여도, 실험적 게터링 거리가 이론적 게터링 거리에 비해 현저히 짧은 경우가 있다. 이것이, 상기 과제인 종래의 기술에서는 충분히 촉매원소를 게터링할 수 없고, 어떤 TFT에 대해서는 오프상태시의 리크전류의 이상을 완전히 억제할 수 없는 근본적인 원인이다.
본 발명자들은 그 원인을 조사하고, 특히 촉매원소를 첨가하고 결정성장시킬 때의 온도가 중요한 요인인 것을 발견했다. 그 실험결과를 도15에 보인다. 게터링 열처리는 4시간 동안 550℃에서 행하고, 그 때의 게터링 거리를 상기 방법으로 조사한 것이다. 횡축은 촉매원소를 사용하여 결정화시킬 때(제1 가열처리)의 열처리온도를 나타낸다. 이 때의 열처리시간은 4시간으로 고정된다. 상기 이론에 의해 계산했을 때의 게터링 거리 (921)은 약 20μm로, 결정화온도에 의존하지 않고 일정치이나, 실험 게터링 거리 (922)는 열처리온도에 크게 의존하고, 결정화시의 가열처리온도가 올라가면 현저히 저하한다.
이는, 결정성장후의 Ni 실리사이드의 편석상태가, 결정시의 가열처리온도에 따라 변하는 것이 원인으로 생각된다. 도16에, 결정화의 가열처리후, 불화수소산으로 Ni 실리사이드 덩어리를 에칭하고 (보이드로서) 현재화시켰을 때의 광학현미경 사진을 나타낸다. 사진에 보이는 검은 점은, Ni 실리사이드 덩어리가 에칭되어 베이스층에 큰 충격이 가해지는 것에 의해 현재화된 에치 피트(미세한 홀)이다. 결정 화시의 어닐링 온도가, 각각 상이한 550℃, 575℃, 600℃의 경우를 도시하고 있으나, 어닐링 온도가 높을수록 각각의 Ni 실리사이드의 에치 피트가 크게 되는 경향이 나타난다. 즉, 결정화시의 가열처리 온도가 높을수록 전체적으로 각각의 Ni 실리사이드의 크기가 커지는 것으로 생각된다.
실제로는, 이와 같이 결정성장후에 막에 존재하는 Ni 실리사이드(촉매원소의 반도체화합물)은 막에 있어서 다양한 크기의 것이 분포하고 있다. 특별히 큰 것도 있고, 비교적 작은 것도 있다. 결정성장시의 온도는, Ni 실리사이드 덩어리의 전체적인 크기(평균치)에 영향을 주고 있다. 상기 종래의 기술에서는 550℃ 이하의 온도로 결정화를 행해도 실제로 0.1% 정도의 TFT 불량이 발생하여 충분한 제조수율이 얻어지지 않는다. 결정화시의 온도는 본 발명의 주요 팩터는 아니지만, 상술한 결정화온도의 실험은, 상기 종래의 과제를 해결하기 위한 큰 힌트를 주고 있다.
즉, 게터링이 겉보기상으로 거의 완전히 행해지도록 한 조건에서도, 아직 Ni 기인의 TFT 불량이 발생하는 원인은, 막에 존재하고 있는 Ni 실리사이드 덩어리의 다양한 크기이다. 이 메카니즘을 도17을 참조하여 설명한다. 도17의 원 (931)은 큰 덩어리의 Ni 실리사이드를 개략적으로 나타내고, 원 (932)는 작은 덩어리의 Ni 실리사이드를 개략적으로 나타낸다. 도13을 참조한 게터링 이동의 모델에 있어서는, Ni 실리사이드 덩어리가 침입형 Ni 원자로부터 고용(dissolve)한 후, 규소막을 통해 이동한다. 즉, 게터링을 위해서는, 우선 Ni 실리사이드 덩어리를 규소막에 있어서 침입형 Ni 원자로 고용시켜야 한다. 이 모델에 기초한 상기 식에서, Ni 실리사이드 덩어리를 고용시키기 위해 필요한 시간의 양은 초기의 농도만에 기초하여 계 산된다. 그러나, 상기 Ni 실리사이드 덩어리는, 실제로는 도17의 화살표 (933)으로 나타낸 바와 같이, 2차원적으로 고용한다. 따라서, 그 고용시간은 Ni 실리사이드 덩어리의 크기(반경 (934))에 의해 다르고, 그 반경 R이 클수록 고용시키기 위해 보다 장시간의 열처리가 필요하다. 따라서, 실제의 게터링 공정에 필요한 시간량을 얻기 위해서는, 실리사이드의 반경 (934)에 의존한 고용시간에 관한 항이 가산될 필요가 있다.
상기 종래 기술의 근본적인 원인은, 특히 큰 Ni 실리사이드의 덩어리가 존재하면, 그 덩어리를 고용시키는 데 장시간을 소비하고, 게터링의 열처리시간 동안 그의 크기는 서서히 감소하나, 소정의 열처리시간이 종료하여도 아직 Ni 실리사이드로서 잔류하여, Ni 실리사이드의 덩어리가 겉보기상으로 완전히 게터링되어 있지 않은 것을 알 수 있다. 결정성장후의 막에는 다양한 크기의 Ni 실리사이드 덩어리가 존재하고, 특히 반경이 큰 실리사이드 덩어리가 종래 기술에서는 충분히 게터링될 수 없어, 0.1% 정도의 확률로 TFT 불량을 일으키는 원인으로 된다.
상기 큰 Ni 실리사이드의 덩어리를 제거하는 방법으로서는, 불화수소산으로 선택적으로 에칭하는 방법이 효과적이다. 도18에, 촉매원소에 의해 결정화된 규소막의 표면을 불화수소산으로 처리한 때의 처리시간과 규소막 표면의 Ni 농도와의 관계를 도시한다. 규소막 표면의 Ni 농도 측정은, 전반사 형광 X선 분석(TRXRF)법으로 행했다. TRXRF는 규소막의 최표층 10nm 정도까지의 깊이를 조사한다. 불화수소산의 농도는 1%이다. 불화수소산의 처리시간을 연장하면, 규소막 표면의 Ni 농도가 저하하나, 어느 지점에서 포화하고, 그 이상은 아무리 열처리시간을 늘려도 농도는 떨어지지 않는다. 포화점에서의 Ni 농도는 초기 농도의 약 절반정도의 값으로 된다. 불화수소산은 Ni 실리사이드만을 선택적으로 에칭하고, 메탈 Ni는 에칭하지 않는다. 또한 Ni 실리사이드의 조성에 대해서도, 고급실리사이드(NiSi2)에서는 특히 에칭 레이트가 크고, 그 이외의 저급실리사이드(Ni2Si나 NiSi 등)은 에칭 레이트가 작다. 그 결과, 비교적 크고 안정한 조성(NiSi2)의 고급 Ni 실리사이드 덩어리는 어느 정도 제거할 수 있으나, 작은 실리사이드 덩어리나 저급실리사이드까지는 제거하는 것이 불가능하다. 따라서, Ni의 농도 저하는 초기 농도의 절반정도에서 포화하고, 전술한 바와 같이, 이 방법만으로는 TFT 불량에 대한 효과는 거의 없는 것으로 판명되고 있다. 이 처리 후, 규소막은, Ni 실리사이드 덩어리가 에칭된 홀을 갖는다. 이 상태를 도19에 보인다. 도19는 주사형 전자현미경(SEM)의 화상사진이다.
본 발명자들은 이상의 실험결과를 감안하여, 게터링공정의 목적, 즉 게터링 대상물을 명확히 하고, 그 대상물, 그 존재상태에 따른 방법에서, 다단계의 게터링공정을 행하는 것을 고려했다. 즉, 우선은 종래의 방법으로 게터링이 곤란했던 큰 덩어리의 NiSi2를 제거하고, 다음에 별도의 공정으로 나머지 작은 덩어리의 NiSi2 및/또는 저급 실리사이드 등을 게터링한다고 하는 사고이다. 이 방법은, 대단히 큰 상승효과를 제공하여, 본 발명자들은 모든 촉매원소를 거의 완전히 게터링하는 것에 성공했다. 이와 같이 하여 얻어진 결정질 반도체막을 사용하여 제작한 TFT를 구비하는 액티브매트릭스형 반도체장치에서는, 촉매원소에 기인한 불량은 거의 전무 하고, 지금까지 없었던 높은 수율을 달성할 수 있었다.
즉, 본 발명에 의한 반도체막의 제조방법은, (a) 절연성표면상에 비정질반도체층을 형성하는 제1 공정; (b) 상기 비정질반도체층에 결정화를 촉진할 수 있는 촉매원소를 부여한 후, 제1 가열처리를 행함으로써, 상기 비정질반도체층을 결정화하여, 결정질반도체층을 얻는 제2 공정; (c) 상기 제1 게터링공정을 행하여 상기 비정질반도체층으로부터 촉매원소를 제거하는 제3 공정; (d) 상기 제1 게터링 공정과 상이한 제2 게터링공정을 행하여 상기 비정질반도체층으로부터 촉매원소를 제거하는 제4 공정을 포함한다.
상기 방법에 있어서, 공정(c)는 결정질반도체층에 존재하는 상기 촉매원소의 반도체화합물의 적어도 큰 덩어리를 제거하는 제3 공정(제1 게터링공정)이고; 공정(d)는, 상기 결정질반도체층중에 잔존하는 상기 촉매원소의 적어도 일부를 이동시킴으로써, 상기 결정질반도체층에, 다른 영역보다 낮은 촉매원소농도를 갖는 저농도 촉매영역을 형성하는 제4 공정(제2 게터링공정)인 것이 바람직하다.
다른 바람직한 실시예의 반도체장치의 제조방법에서 본 발명은, 촉매원소농도가 감소된 결정질반도체막을 사용하여 TFT의 채널영역을 형성하는 제5 공정을 포함하는 것이 바람작하다.
공정(c)는, 촉매원소의 고급 반도체화합물을 제거하는 공정을 포함하고, 저농도 촉매영역은 고급 반도체화합물을 실질적으로 포함하지 않는 것이 바람직하다. 예컨대, 결정질 반도체층은 실질적으로 Si로 구성되고, 촉매원소는 금속원소(M)이고, 고급 반도체화합물은 MxSiy(x〈y)의 조성식으로 표시된다.
공정(d)는, 촉매원소의 저급 반도체화합물을 형성하고 있는 촉매원소를 이동시키는 공정을 포함하고, 저농도 촉매영역은 저급 반도체화합물을 실질적으로 포함하지 않는 것이 바람직하다. 예컨대, 결정질 반도체층은 실질적으로 Si로 구성되고, 촉매원소는 금속원소(M)이고, 저급 반도체화합물은 MxSiy(x≥y)의 조성식으로 표시된다.
공정(d)는, 결정질 반도체층중에 고용체의 형태로 존재하고 있는 촉매원소를 이동시키는 공정을 포함하는 것이 바람직하다.
이상과 같이, 본 발명에서는, 각 단계에서 게터링될 대상물을 특정하면서 복수의 게터링 공정을 포함하는 다단계 게터링공정을 행하며, 각 게터링 공정은 그 단계에서 게터링 대상물(촉매원소)의 상태 및 형태에 적합하도록 되어 있다. 이에 의해, 종래의 단일 게터링방법에서는 게터링이 곤란했던 큰 덩어리의 촉매원소화합물은 물론, 작은 덩어리의 촉매원소화합물, 저급 촉매원소화합물, 등을 완전히 게터링할 수 있다. 또한, 이와 같은 다단계의 게터링 작용은, 본 발명과 같이 각각의 대상물을 타겟으로 하여 게터링 공정을 행함으로써, 대단히 큰 상승효과를 가져와, 단독의 게터링에서는 얻어지지 않는 현저한 개선을 이룰 수 있다.
본 발명에서는, 제1 게터링 공정은, 결정질 반도체막에 존재하는 촉매원소의 반도체화합물중 큰 덩어리(이들은 전형적으로 고급 반도체화합물로 형성되어 있다)를 선택적으로 에칭시키는 것에 의해 행해지는 것을 특징으로 하고 있다.
또한, 바람직한 실시예에 있어서는, 상기 제1 게터링공정은, 에천트로서 적어도 불화수소를 포함하는 산을 사용하여, 에천트에 결정질반도체막 표면을 노출시킴으로써 행해진다.
이에 대해, 제2 게터링공정은, 결정질반도체막에 잔존하는 촉매원소의 고급반도체조성물의 비교적 작은 덩어리 및/또는 촉매원소의 저급반도체화합물을, 일단, 반도체막중에 고용시킨 다음, 채널영역 이외의 다른 영역으로 이동시키는 것에 의해 행한다. 이 때, 반도체막중에 고용체의 형태로 존재하고 있는 촉매원소도 이동된다.
또한, 상기 제2 게터링공정은, 촉매원소를 끌어들이는 작용을 하는 게터링영역 또는 게터링층을 제공한 후 제2 가열처리를 행함으로써, 결정질반도체막에 잔존하는 촉매원소 및/또는 그 반도체화합물을, 일단, 반도체막중에 고용시킨 다음, 게터링영역 또는 게터링으로 이동시키는 것에 의해 행한다.
제1 및 제2 게터링공정을 상기와 같이 행함으로써, 제1 게터링공정에서는, 종래의 열처리에 의해 채널영역 이외의 다른 영역으로 이동시키는 방법으로 게터링이 곤란했던 촉매원소화합물 덩어리(특히 큰 덩어리나, 고급 반도체화합물)을 효과적으로 제거할 수 있다. 또한, 제2 게터링 공정에서는, 제1 게터링 공정에 있어서의 선택적 에칭처리에서는 제거되지 않는, 촉매원소화합물의 작은 덩어리나 저급 조성의 촉매원소화합물, 또한 결정질 반도체막중에 고용체의 상태로 존재하는 촉매원소를 효율적으로 제거할 수 있다. 결정질 반도체막중에 고용체의 상태로 존재하는 촉매원소는, 화합물상태에 비해 TFT로의 영향은 비교적 적으나, TFT 구동시에 있어서 화합물상태로 되어 재석출하는 경우도 있기 때문에, 반도체막중의 고용도보다 낮은 빠듯한 레벨로 감소시키는 것보다는, 적어도 한자리수 이상은 떨어뜨려 두는 쪽이 바람직하다. 제1 게터링 공정에서는, 불화수소산을 사용함으로써, 반도체막에 충격을 주지 않고, 촉매원소화합물만을 선택적으로 에칭 제거할 수 있다.
본 발명의 실시예에 있어서는, 제1 공정에서 절연성표면상에 형성하는 비정질 반도체막으로서 비정질 규소막을 사용하고, 제3 공정(제1 게터링공정)에서 저감되는 촉매원소의 반도체화합물은 실리사이드 화합물인 것을 특징으로 하고 있다. 또한, 제3 공정(제1 게터링공정)에서 저감되는 촉매원소의 고급 조성의 반도체화합물은 NiSi2조성의 실리사이드 화합물이고, 제4 공정(제2 게터링공정)에서 저감되는 촉매원소의 저급 조성의 반도체화합물은 주로 Ni2Si 및 NiSi의 실리사이드화합물이다.
또한, 1 실시형태에서는, 제2 공정(비정질반도체막에 그의 결정화를 촉진하는 촉매원소를 첨가하고, 제1 가열처리를 행함으로써 비정질반도체막을 결정화하여, 결정질반도체막을 얻는 공정)은, 비정질반도체막의 일부에 선택적으로 촉매원소를 첨가하고, 제1 가열처리를 행함으로써, 촉매원소가 선택적으로 첨가된 영역으로부터 횡방향으로 결정성장시킴으로써 행해진다.
이와 같이 함으로써, 횡방향으로 결정성장된 영역에서는, 결정성장 방향이 거의 일방향으로 정렬된 양호한 결정질 반도체막을 얻을 수 있어, TFT의 전류구동 능력을 보다 높일 수 있다. 또한, 이 횡방향으로 결정성장된 영역에서는, 촉매원소 가 직접 첨가된 영역보다 결정성장후에 있어서의 촉매원소의 막중 농도가 1 내지 2자리수 저감될 수 있기 때문에, 후의 게터링공정의 부하를 적게 할 수 있다.
여기서, 상술한 방법에 의해 결정성장 방향이 거의 일방향으로 정렬된 결정질막이 얻어지는 메카니즘을 도20a 내지 도20c를 참조하여 설명한다.
본 발명에 의한 결정질반도체막(적어도 채널영역의 형성에 사용되는)에 있어서는, 결정의 면배향이 주로 <111> 정대면(晶帶面;crystal zone plane)으로 구성되어 있다. 보다 구체적으로는, 결정질반도체막의 결정의 면배향의 비율은, <111> 정대면 중에서도, 특히 (110) 면배향과 (211) 면배향에서 전체의 50% 이상의 영역이 점유되고 있다. 일반적으로 촉매원소를 사용하지 않은 결정화에서는, 반도체막 하부의 절연체(특히 비정질 이산화규소의 경우)의 영향으로, 결정질반도체막의 면배향은, (111)면을 따라 배향되기 쉽다. 이에 대해, 비정질반도체막의 일부에 선택적으로 촉매원소를 첨가하고 결정화시킨 경우에 얻어지는 비정질반도체막의 면배향이 주로 <111> 정대면으로 구성되는 상태를 개략적으로 20a에 나타낸다. 도20a에 있어서, (281)은 베이스절연체, (282)는 미결정화영역의 비정질반도체막, (283)은 결정질반도체막, 284는 결정성장의 드라이빙 포스(driving force)로 되는 촉매원소의 반도체화합물이다.
도20a에 보인 바와 같이, 촉매원소화합물(284)이 결정성장의 최전선에 존재하고, 비정질영역(282)을 도면의 좌측에서 우측으로 차례로 결정화하고 있다. 이 공정에 있어서, 촉매원소화합물(284)은, <111> 방향을 향해 강하게 성장되는 성질이 있다. 그 결과, 얻어지는 결정질반도체막은 도20a에 보인 바와 같이 <111> 정대 면으로 배향된다.
도20b는 <111> 정대면을 도시한다. 도20b에 있어서, 횡축은 (-110)면에 대한 경사각도이고, 종축은 표면에너지를 표시한다. 부호 285는, <111> 정대면으로 되는 결정면의 그룹이다. (100)면과 (111)면은 <111> 정대면은 아니나, 비교의 목적을 위해 나타낸 것이다.
또한, 도20c는 결정방위의 표준삼각법을 나타낸다. 여기서, <111> 정대면의 분포는 점선으로 표시한 바와 같이 된다. 숫자는 대표적인 극점의 지수이다. 모든 <111> 정대면 중에서도, 본 발명에서 얻어지는 결정질반도체막에서는, 특히 (110)면 또는 (211)면이 우세 배향으로 되고, 이들 면이 전체의 50% 이상을 점할 때 우위성이 얻어진다. 이들 2개의 결정면은 다른 면에 비해 홀이동도가 대단히 높고, n채널형 TFT에 비해 성능이 열세인 p채널형 TFT의 성능이 특히 향상될 수 있어, 반도체회로에 있어서도 밸런스를 취하기 쉬운 메리트가 있다.
또한, 본 발명의 결정질 반도체막의 결정립(도메인)이 상술한 바와 같은 특징을 갖고 있는 것은, 예컨대 후방산란 전자회절상(Electron BackScattered diffraction Pattern: EBSP)으로 확인된다.
또한, 1 실시예에 있어서는, 제1 가열처리 후, 결정질 반도체막에 레이저광을 조사하는 공정을 더 포함한다. 결정질 반도체막에 레이저광을 조사한 경우, 결정질 부분과 비정질부분 사이의 융점의 차이로부터 결정립계부나 미소한 잔류 비정질영역(미결정화영역)이 집중적으로 처리된다. 촉매원소를 도입하고 결정화한 결정질규소막은, 주상(柱狀)결정으로 형성되어 있고, 그 내부는 단결정상태이기 때문에, 레이저광의 조사에 의해 결정립계부가 처리되면 기판 전체면에 걸쳐 단결정상태에 가까운 양질의 결정질규소막이 얻어지고, 결정성이 크게 개선된다. 그 결과, TFT의 ON-상태 특성이 크게 향상되고, 전류구동능력이 보다 우수한 반도체장치를 실현할 수 있다.
본 발명에 있어서의 구체적인 반도체장치의 제조방법은, 절연성표면상에 비정질반도체층을 형성하는 제1 공정; 비정질반도체막에 그의 결정화를 촉진하는 제1 원소(촉매원소)를 첨가하는 제2 공정; 제1 가열처리를 행함으로써, 촉매원소의 반도체화합물을 핵으로 하여 비정질반도체막을 결정화하여, 결정질반도체막을 얻는 제3 공정; 결정질반도체막에 존재하는 촉매원소의 반도체화합물을 선택적으로 에칭하는 제4 공정(제1 게터링 공정); 결정질반도체막의 일부에 촉매원소를 끌어들일 수 있는 제2 원소(게터링원소)를 첨가하는 제5 공정; 제2 가열처리를 행하여 결정질반도체막에 잔존하는 촉매원소를 게터링원소가 첨가된 영역(게터링영역)으로 이동시키는 공정(제2 게터링 공정); 및 게터링원소가 첨가된 영역 이외의 영역의 결정질반도체막을 사용하여 TFT의 채널영역을 형성하는 제7 공정을 적어도 포함한다.
또는, 본 발명의 방법은, 절연성표면상에 비정질반도체층을 형성하는 제1 공정; 비정질반도체막에 그의 결정화를 촉진하는 제1 원소(촉매원소)를 첨가하는 제2 공정; 제1 가열처리를 행함으로써, 촉매원소의 반도체화합물을 핵으로 하여 비정질반도체막을 결정화하여, 결정질반도체막을 얻는 제3 공정; 결정질반도체막에 존재하는 촉매원소의 반도체화합물의 덩어리를 선택적으로 에칭하는 제4 공정(제1 게터링 공정); 결정질반도체막상에 촉매원소를 끌어들일 수 있는 게터링층을 형성하는 제5 공정; 제2 가열처리를 행하여 결정질반도체막에 잔존하는 촉매원소를 게터링층으로 이동시키는 제6 공정(제2 게터링 공정); 및 결정질반도체막을 사용하여 TFT의 채널영역을 형성하는 제7 공정을 적어도 포함한다.
이들 제조방법에 의해 얻어진 반도체장치는, 절연성표면상에 형성된 결정질반도체막을 활성영역으로 하는 TFT를 포함하는 반도체장치에 있어서, TFT는, 절연성표면상에 채널영역, 소스영역 및 드레인영역을 포함하는 활성영역(반도체층), 활성영역상의 게이트절연막 및 게이트절연막상의 게이트전극을 포함하고, 활성영역에는 미소한 직경의 홀이 복수 존재하고, 또한 활성영역에는 비정질반도체막의 결정화를 촉진할 수 있는 촉매원소를 포함하고, 또한 활성영역에 있어서 실질적으로 모든 촉매원소가 반도체막중에 고용체의 형태로 존재하고 있는 상태로 존재하는 것이 바람직하다. 제1 게터링공정에 의해 선택적으로 제거된 촉매원소의 반도체화합물의 흔적은, 반도체막에 있어서 미소한 직경의 홀로 잔존한다. 따라서, 상기 얻어진 반도체장치의 활성영역은 복수의 미소한 직경의 홀을 갖는다. 이에 따라, 본 발명의 반도체장치로서 구성된다.
여기서, 비정질반도체막에 촉매원소를 첨가하는 제2 공정에 있어서는, 촉매원소로서, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로부터 선택된 일종 또는 복수종의 원소를 사용하는 것이 바람직하다. 이들로부터 선택된 일종 또는 복수종의 원소이면, 미량으로도 결정화촉진의 효과가 있다. 이들 중에서도, 특히 Ni를 사용한 경우에 가장 현저한 효과를 얻을 수 있다. 촉매원소는 단독으로는 작용하지 않고, 규소막과 결합하여 실리사이드화함으로써 결정성장을 촉진한다. 상기 실리사이드의 결정 구조가, 비정질규소막 결정화시에 일종의 주형(mold)의 형태로 작용하여, 비정질규소막의 결정화를 촉진한다. Ni원자는 2개의 Si원자와 NiSi2 원자를 형성한다. NiSi2는 형석(螢石)형의 결정구조를 나타내고, 그 결정구조는 단결정규소의 다이어몬드 구조와 대단히 유사한 것이다. 더욱이, NiSi2는, 그 격자정수가 5.406Å(0.5406nm)이고, 결정실리콘의 다이어몬드 구조에서의 격자정수 5.430Å(0.5430nm)에 대단히 근접한 값을 갖는다. 따라서, NiSi2는, 비정질규소막을 결정화시키기 위한 주형으로서는 최적의 것이다. 이에 따라, 결정질규소막을 제조하기 위한 촉매원소로서는, 특히 Ni를 사용하는 것이 가장 바람직하다.
이와 같은 촉매원소를 사용하여 본 발명의 반도체장치를 제작한 결과로서, 본 발명의 반도체장치는, 활성영역에는 비정질반도체막의 결정화를 촉진하는 촉매원소로서, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로부터 선택된 일종 또는 복수종의 원소가 존재한다. 또한, 그 때의 활성영역중의 촉매원소의 농도는, 약 1×1014∼1×1017 atoms/cm3 정도까지 감소되고, 그 결과로서 게터링영역 또는 게터링층의 촉매원소농도가 2 내지 4 자리수 상승한다.
또한, 본 발명에 의한 다른 제조방법으로서는, 절연성표면상에 비정질반도체층을 형성하는 제1 공정; 비정질반도체막에 그의 결정화를 촉진하는 제1 원소(촉매원소)를 첨가하는 제2 공정; 제1 가열처리를 행함으로써, 촉매원소의 반도체화합물을 핵으로 하여 비정질반도체막을 결정화하고, 결정질반도체막으로 하는 제3 공정; 결정질반도체막에 존재하는 촉매원소의 반도체화합물을 선택적으로 에칭하는 제4 공정(제1 게터링 공정); 결정질반도체막을 에칭한 후의 TFT의 활성영역(반도체층)을 형성하는 제5 공정; 활성영역의 소스영역 및 드레인영역에 촉매원소를 끌어들일 수 있는 제2 원소(게터링원소)를 첨가하는 제6 공정; 제2 가열처리를 행하여 활성영역중의 촉매원소를 채널영역으로부터 게터링원소가 첨가된 소스영역 및 드레인영역으로 이동시키는 제7 공정(제2 게터링 공정)을 적어도 포함한다. 이 방법의 경우, 2개의 제조방법에 비해, 활성영역의 소스영역 및 드레인영역을 이용하여 게터링을 행하기 때문에, 제2 게터링공정에 대하여, 전용의 여분의 부하공정을 제공할 필요가 없고, 프로세스의 간략화 및 단축화가 행해진다. 이는, 상기 방법에 있에서, 제2 가열처리를 이용하여, 게터링과 소스/드레인영역의 활성화를 동시에 행할 수 있기 때문이다.
이 방법에 의해 얻어진 반도체장치는, 절연성표면상에 형성된 결정질반도체막을 활성영역으로 하는 TFT를 포함하는 반도체장치에 있어서, TFT는, 절연성표면상에 채널영역, 소스영역 및 드레인영역을 포함하는 활성영역(반도체층), 활성영역상의 게이트절연막 및 게이트절연막상의 게이트전극을 포함하고, 활성영역에는 미소한 직경의 홀이 복수 존재하고, 활성영역에는 비정질 반도체막의 결정화를 촉진하는 촉매원소를 포함하고, 활성영역의 적어도 채널영역에 있어서는 실질적으로 모든 촉매원소가 반도체막중에 고용체의 형태로 존재하고 있다.
또 다른 실시예의 반도체장치는, 절연성표면상에 형성된 결정질반도체막을 활성영역으로 하는 TFT를 포함하는 반도체장치에 있어서, TFT는, 절연성표면상에 채널영역, 소스영역 및 드레인영역을 포함하는 활성영역(반도체층), 활성영역상의 게이트절연막 및 게이트절연막상의 게이트전극을 포함하고, 활성영역에는 미소한 직경의 홀이 복수 존재하고, 활성영역에는 비정질반도체막의 결정화를 촉진하는 촉매원소를 포함하고, 활성영역의 적어도 채널영역과 소스영역 및 드레인영역과의 접합부 근방에 있어서는 촉매원소가 반도체막중에 고용체의 상태로 존재하고 있다.
또 다른 실시예의 반도체장치는, 절연성표면상에 형성된 결정질반도체막을 활성영역으로 하는 TFT를 포함하는 반도체장치에 있어서, TFT는, 절연성표면상에 채널영역, 소스영역 및 드레인영역을 포함하는 활성영역(반도체층), 활성영역상의 게이트절연막 및 게이트절연막상의 게이트전극을 포함하고, 활성영역에는 미소한 직경의 홀이 복수 존재하고, 활성영역에는 비정질반도체막의 결정화를 촉진하는 촉매원소를 포함하고, 활성영역의 소스 및 드레인영역은 채널영역보다 촉매원소가 고농도로 존재하고 있다.
또 다른 실시예의 반도체장치는, 절연성표면상에 형성된 결정질반도체막을 활성영역으로 하는 TFT를 포함하는 반도체장치에 있어서, TFT는, 절연성표면상에 채널영역, 소스영역 및 드레인영역을 포함하는 활성영역(반도체층), 활성영역상의 게이트절연막 및 게이트절연막상의 게이트전극을 포함하고, 활성영역에는 미소한 직경의 홀이 복수 존재하고, 활성영역에는 비정질반도체막의 결정화를 촉진하는 촉매원소를 포함하고, 활성영역의 소스 및 드레인영역은, 채널영역과 소스영역 및 드레인영역과의 접합부 근방보다 촉매원소가 고농도로 존재하고 있다.
특히, 소스/드레인영역에 게터링원소를 첨가하고, 그 후 제2 가열처리에 의 해 활성영역중의 촉매원소를 채널영역으로부터 소스/드레인영역으로 이동시키는 방법을 사용한 경우, 얻어지는 반도체장치에서는, 그 활성영역의 소스영역 및 드레인영역에는, 촉매원소가 1×1018∼1×1020 atoms/cm3 의 농도로 존재하고 있다. 이에 대해, 이 때의 채널영역 또는 채널영역과 소스 /드레인영역과의 접합부 근방의 촉매원소농도는, 1×1014∼1×1017 atoms/cm3 정도까지 감소되고 있다. 여기서, "활성영역의 채널영역과 소스/드레인영역간의 접합부 근방"은, 채널영역과 소스/드레인영역과의 접합경계로부터 각각 2μm의 범위내의 영역인 것이 바람직하다. 이는 접합부에서의 전계집중의 영향이 접합부로부터 2μm내의 영역에 걸쳐 연장되기 때문이다.
또한, 또 다른 실시예의 반도체장치는, 활성영역의 소스영역 및 드레인영역에는, n형을 부여하는 주기율표 Ⅴ족B에 속하는 불순물원소를 포함한다. 이는 Ⅴ족B에 속하는 불순물원소가 게터링원소로서 기능하기 때문이며, 이에 대해서는 후술한다.
본 발명에 의한 다른 실시예의 제조방법은, 절연성표면상에 비정질반도체를 형성하는 제1 공정; 비정질반도체막에 그의 결정화를 촉진하는 제1 원소(촉매원소)를 첨가하는 제2 공정; 제1 가열처리를 행함으로써, 촉매원소의 반도체화합물을 핵으로 하여 비정질반도체막을 결정화하고, 결정질반도체막으로 하는 제3 공정; 결정질반도체막에 존재하는 촉매원소의 반도체화합물을 선택적으로 에칭하는 제4 공정(제1 게터링 공정); 결정질반도체막을 에칭한 후의 TFT의 활성영역(반도체층)을 형성하는 제5 공정; 활성영역내의 채널영역 및 소스영역, 드레인영역 이외의 영역에 촉매원소를 끌어들이는 효과를 갖는 제2 원소(게터링원소)를 첨가하고 게터링영역을 형성하는 제6 공정; 제2 가열처리를 행하여 활성영역중의 촉매원소를 채널영역 및 소스영역, 드레인영역으로부터 게터링영역으로 이동시키는 제7 공정(제2 게터링 공정)을 적어도 포함한다.
또한, 제6 공정에 있어서의 게터링영역의 형성은, 게터링영역이 소스영역 및/또는 드레인영역과 인접하고, 활성영역에 있어서 전자 또는 정공이 이동하는 영역 이외에서 행해진다. 이 공정 후, 소스영역 및 드레인영역에 있어서 각 TFT를 전기적으로 접속하는 배선을 형성하는 공정을 포함하며, 상기 배선 형성 공정은 배선이 소스영역 및 드레인영역의 적어도 일부의 영역을 포함하도록 하여 접속되도록 행해진다. 이 방법에서도, 제2 가열처리를 이용하여, 게터링과 소스/드레인영역의 활성화를 동시에 행할 수 있어, 제2 게터링공정에 대하여, 전용의 여분의 부하공정을 제공할 필요가 없고, 프로세스의 간략화 및 단축화가 행해진다. 또한, 활성영역내에 소스/드레인영역과는 별도로 전용의 게터링영역을 제공하기 때문에, 소스/드레인영역을 그대로 게터링영역과 겸용하는 전술한 방법에 비해, 게터링영역을 최적화할 수 있다. 그 이유는, 소스/드레인영역을 게터링영역과 겸용하는 전술한 방법에서는, 소스/드레인영역으로서의 기능(특히 저저항)을 유지할 필요가 있고, 이에 의한 제약이 크기 때문이다. 단, 게터링영역의 배치는, 전술한 바와 같이 적어도 활성영역에 있어서 캐리어(전자 또는 정공)의 이동을 방해하지 않도록 배치되는 것이 바람직하다.
상기 제조방법에 의해 얻어지는 반도체장치는, 절연성표면상에 형성된 결정 질반도체막을 활성영역으로 하는 TFT를 포함하는 반도체장치에 있어서, TFT는, 절연성표면상에 채널영역, 소스영역 및 드레인영역, 게터링영역을 포함하는 활성영역(반도체층), 활성영역상의 게이트절연막 및 게이트절연막상의 게이트전극을 포함하고, 활성영역에는 미소한 직경의 홀이 복수 존재하고, 활성영역에는 비정질반도체막의 결정화를 촉진하는 촉매원소를 포함하고, 활성영역의 적어도 채널영역에 있어서는 실질적으로 모든 촉매원소가 반도체막중에 고용체의 상태로 존재하고 있는 것이 바람직하다.
또는, 절연성표면상에 형성된 결정질반도체막을 활성영역으로 하는 TFT를 포함하는 반도체장치에 있어서, TFT는, 절연성표면상에 채널영역, 소스영역 및 드레인영역, 게터링영역을 포함하는 활성영역(반도체층), 활성영역상의 게이트절연막 및 게이트절연막상의 게이트전극을 포함하고, 활성영역에는 미소한 직경의 홀이 복수 존재하고, 활성영역에는 비정질반도체막의 결정화를 촉진하는 촉매원소를 포함하고, 활성영역의 적어도 채널영역과 소스영역 및 드레인영역과의 접합부 근방에 있어서는 실질적으로 모든 촉매원소가 반도체막중에 고용체의 상태로 존재하고 있는 것이 바람직하다.
또는, 절연성표면상에 형성된 결정질반도체막을 활성영역으로 하는 TFT를 포함하는 반도체장치에 있어서, TFT는, 절연성표면상에 채널영역, 소스영역 및 드레인영역, 게터링영역을 포함하는 활성영역(반도체층), 활성영역상의 게이트절연막 및 게이트절연막상의 게이트전극을 포함하고, 활성영역에는 미소한 직경의 홀이 복수 존재하고, 활성영역에는 비정질반도체막의 결정화를 촉진하는 촉매원소를 포함하고, 활성영역의 적어도 채널영역과 소스영역 및 드레인영역에 있어서는 실질적으로 모든 촉매원소가 반도체막중에 고용체의 상태로 존재하고 있는 것이 바람직하다.
또한, 다른 관점에서, 게터링영역과의 위치관계에 주목하여 보면, 본 발명의 1 실시예의 반도체장치는, 절연성표면상에 형성된 결정질반도체막을 활성영역으로 하는 TFT를 포함하는 반도체장치에 있어서, TFT는, 절연성표면상에 채널영역, 소스영역 및 드레인영역, 게터링영역을 포함하는 활성영역(반도체층), 활성영역상의 게이트절연막 및 게이트절연막상의 게이트전극을 포함하고, 활성영역에는 미소한 직경의 홀이 복수 존재하고, 활성영역에는 비정질반도체막의 결정화를 촉진하는 촉매원소를 포함하고, 활성영역의 게터링영역에는 채널영역보다 촉매원소가 고농도로 존재한다.
또는, 절연성표면상에 형성된 결정질반도체막을 활성영역으로 하는 TFT를 포함하는 반도체장치에 있어서, TFT는, 절연성표면상에 채널영역, 소스영역 및 드레인영역, 게터링영역을 포함하는 활성영역(반도체층), 활성영역상의 게이트절연막 및 게이트절연막상의 게이트전극을 포함하고, 활성영역에는 미소한 직경의 홀이 복수 존재하고, 활성영역에는 비정질반도체막의 결정화를 촉진하는 촉매원소를 포함하고, 활성영역의 게터링영역은 채널영역과 소스영역 및 드레인영역과의 접합부 근방보다도 촉매원소가 고농도로 존재한다.
또는, 절연성표면상에 형성된 결정질반도체막을 활성영역으로 하는 TFT를 포함하는 반도체장치에 있어서, TFT는, 절연성표면상에 채널영역, 소스영역 및 드레 인영역, 게터링영역을 포함하는 활성영역(반도체층), 활성영역상의 게이트절연막 및 게이트절연막상의 게이트전극을 포함하고, 활성영역에는 미소한 직경의 홀이 복수 존재하고, 활성영역에는 비정질반도체막의 결정화를 촉진하는 촉매원소를 포함하고, 활성영역의 게터링영역은 채널영역과 소스영역 및 드레인영역보다도 고농도로 존재한다.
또한, 이들 반도체장치에 있어서는, 활성영역에 있어서의 게터링영역은, 소스영역 및/또는 드레인영역과 인접하고, 활성영역에 있어서 전자 또는 정공이 이동하는 영역 이외에 형성되어 있고, 소스영역 및 드레인영역에 있어서 각 TFT를 전기적으로 접속하는 배선이, 소스영역 및 드레인영역의 적어도 일부의 영역을 포함하도록 형성되는 구성이라도 좋다. 즉, 활성영역내에 소스/드레인영역과는 별도로 전용의 게터링영역이 제공되고, 이 영역은 TFT 완성 후에도 유지되고 있다. 이는, 제조방법의 결과로서 얻어지는 구조만이 아니라, 소자내에 항시 게터링영역을 제공하는 것 자체가 우위성을 갖는다. 즉, 소자내에 게터링영역을 갖지 않는 경우는, TFT의 구동에서 적지 않게 열이 발생하고, 드물게 잔류하고 있는 고용도(solid solubility) 이하의 농도의 촉매원소로부터 새로이 반도체화합물의 석출을 일으키는 경우가 있기 때문이다. 이 점에서, 반도체장치의 완성 후에도, 활성영역내에 강력한 게터링영역을 갖는 구조로 하는 것은, TFT 구동시에도 게터링능력을 갖고, 이와 같은 석출을 일으키지 않는다. 또한, 그 게터링영역은, 전용으로서 최적화할 수 있기 때문에, 강력한 게터링능력을 갖게할 수 있다. 단, 게터링영역은 저항 등의 다른 특성을 고려하지 않고 게터링을 위해 최적화하기 때문에, 게터링영역의 배치 는 전술과 같이 적어도 활성영역에 있어서 캐리어(전자 또는 정공)의 이동을 방해하지 않도록 배치되는 것이 요망된다.
이와 같이 게터링영역에 게터링원소를 첨가하고, 제2 가열처리에 의해 활성영역중의 촉매원소를 게터링영역으로 이동시키는 방법을 사용한 경우, 얻어지는 반도체장치에서는, 그 활성영역의 게터링영역에는, 촉매원소가 1×1018 atoms/cm3 내지 1×1020 atoms/cm3 의 농도로 존재하고 있다. 이에 대해, 이 때의 채널영역중, 또는 채널영역과 소스/드레인영역과의 접합부 근방, 또는 채널영역과 소스/드레인영역 전역의 촉매원소 농도는 1×1014 atoms/cm3 내지 1×1017 atoms/cm3 정도까지 감소되고 있다.
또한, 활성영역의 게터링영역은, 활성영역내의 다른 영역에 비해 비정질성분을 보다 많이 포함하는 것이 바람직하다. 이 비정질성분의 함유량은, 각 영역에 대해 현미-레이저 라만 분광측정을 행하여 판별할 수 있고, 게터링영역은, 활성영역내의 다른 영역에 비해 상기 라만 분광 스펙트럼에 있어서의 비정질 Si의 TO-포논 피크 Pa와 결정 Si의 TO-포논 피크 Pc와의 비 Pa/Pc가 큰 것에 의해 특징이 있다.
게터링영역의 게터링은, 그 영역에서의 촉매원소에 대한 고용도를 다른 영역보다 증가시키고, 그 게터링영역으로 촉매원소를 이동시키는 작용("제1 게터링작용")과, 촉매원소를 트랩하기 위한 결함 또는 국소적인 편석사이트를 형성하고, 그 게터링영역으로 촉매원소를 이동시켜 트랩시키는 작용("제2 게터링작용")이 있다. 즉, 활성영역의 게터링영역을, 활성영역내의 다른 영역에 비해 비정질성분을 보다 많이 포함하도록 구성함으로써, 제2 게터링작용의 효과를 실현할 수 있다. 이 상태는, TFT의 완성 후에도 유지하는 것이 중요하다. 비정질상태로 되어 있는 게터링영역을 공정 도중에서 결정화하면, 후에 게터링효과가 작아져, 상기 가열처리에서 이동된 촉매원소는 그 후의 공정에서 역류할 수 있다. 또한, 제조공정중에서 이와 같은 촉매원소의 역류가 없도록 하여도, TFT의 구동으로 적지 않은 열이 발생하며, 일단 게터링영역으로 이동시킨 촉매원소가, TFT 구동시에 채널영역으로 역류하여, 신뢰성에 있어서 문제가 발생하게 된다. 따라서, TFT의 활성영역에 있어서 게터링영역을 제공하는 경우에는, 그 영역은 TFT 완성 후에도 비정질상태로 유지되어, 항시 게터링공정시와 동일한 레벨의 게터링능력을 유지하도록 하는 것이 바람직하다.
또한, 이와 같은 반도체장치의 구성 및 제조방법에서는, TFT 활성영역중에 소스영역 및 드레인영역과는 별도로 게터링영역을 갖고, 그 게터링영역은 TFT의 캐리어(전자 또는 정공)의 이동을 방해하지 않도록, 그들이 이동하는 영역 이외에 형성되어 있기 때문에, 소스/드레인영역은 게터링에 좌우되지 않고, 분리된 공정으로서 n형의 불순물이나 p형 불순물의 첨가량을 최적으로 설정할 수 있다. 즉, 게터링영역이 비정질성분을 포함한 채로 구성하여도 이에 따른 고저항의 영향을 TFT로서는 전혀 받지 않는다. 그 결과, 프로세스 마진이 넓어짐과 동시에, 도핑장치의 스루풋을 크게 향상할 수 있고, 또한 소스/드레인영역을 저저항화할 수 있어, TFT의 ON상태 특성을 향상시킬 수 있다.
또한, 활성영역중의 게터링영역에는, n형을 부여하는 주기율표 제Ⅴ족 B에 속하는 불순물원소와, p형을 부여하는 주기율표 제Ⅲ족 B에 속하는 불순물원소가 포함되는 구성도 좋다. 또는, 활성영역의 게터링영역에는, Ar, Kr, Xe로부터 선택된 일종 또는 복수종의 희가스원소를 포함하는 구성도 좋다. 이는, 이들 원소가 게터링원소로서 효과적으로 기능하기 때문이나, 이에 대해서는 후술한다.
또한, 상술한 반도체장치의 구성 중, 활성영역의 소스/드레인영역에 게터링원소를 첨가하고, 그 영역에 촉매원소를 이동시키는 방법과, 활성영역중에 전용의 게터링영역을 형성하고, 그 영역에 촉매원소를 열적으로 이동시키는 방법에서는, 소스/드레인영역의 할성화를 위한 제2 가열처리가 행해진다. 즉, 게이트전극이 형성된 후에 제2 가열처리가 행해지기 때문에, 게이트전극의 재료로서는, 내열성이 높은 고융점 금속인 W, Ta, Ti, Mo로부터 선택된 원소, 또는 원소의 합금재료의 일종 또는 복수종으로부터 선택되는 것이 바람직하다.
또한, 본 발명의 반도체막에 있어서, 활성영역에 존재하는 복수의 미소한 직경의 홀은, 그 크기(직경)가 0.05μm 내지 1.0μm인 것이 바람직하다. 직경이 상기 범위내에 있을 때 본 발명의 효과가 얻어지는 것으로 판단할 수 있다. 직경이 상기 값보다 작으면, 제1 게터링공정이 불충분하여, 제1 게터링공정에서 제거되어야 할 촉매원소의 반도체화합물이 충분히 제거되지 않는다. 즉, 상기 제1 게터링공정은 도18의 그래프에서 Ni 농도가 포화하기 전의 상태이다. 또한, 직경이 상기 범위보다 크면, 불화수소산의 시간이 과잉으로 되어, 하층막의 에칭 손상이 심각한 것으로 판단할 수 있다. 이는, 신뢰성이나 상층의 게이트절연막에서의 리크가 문제로 된다. 이 때의 미소한 직경의 홀의 일예를 도19에 보인다. 도19는, 전술한 바와 같이 주사형 전자현미경(SEM)으로 본 경우의 화상사진이다.
또한, 본 발명의 반도체장치에 있어서는, 활성영역의 채널영역에 있어서의 평균 표면 거칠기 Ra는, 4nm 내지 9nm의 범위에 있는 것이 바람직하다. 도19의 SEM 사진으로부터도 알 수 있는 바와 같이, 규소막 표면에 요철이 생기고 있다. 이는, 레이저광을 조사하고, 반도체막을 용융고화하여 재결정한 때에, 그의 체적팽창률의 차이로부터 경계부에 생기는 것으로, 일반적으로 "리지(ridge)"로 칭하고 있다. 본 발명에 있어서, 촉매원소를 첨가 후, 가열처리에 의해 형성한 결정질 반도체막에 레이저광을 조사하여, 그 결정성을 더욱 높이는 방법이 유효한 것은 전술한 바와 같으나, 그 결과로서, 이와 같은 리지가 보인다. 이 때의 표면 거칠기는, 상기 하한치 미만이면 레이저 파워가 불충분하여 충분히 결정성을 개선할 수 없으며, 또한 상기 상한치를 초과하면 과잉 파워로 되어, 국소적으로 결정성이 악화하여 불균일이 커짐과 아울러 신뢰성(게이트절연막의 내압)에의 영향이 우려된다.
다음, 상술한 본 발명의 제조방법에 있어서는, 제1 가열처리 후에 결정질반도체막에 레이저광을 조사하는 공정을 포함하고, 결정질반도체막에 존재하는 촉매원소의 반도체화합물을 선택적으로 에칭하는 제4 공정(제1 게터링공정)은, 레이저광 조사공정 전의 기판 표면의 세정공정과 겸하여 행해지는 것이 바람직하다. 레이저광 조사공정을 추가하는 이유는, 전술한 바와 같이 결정질반도체막의 결정성을 더욱 높이기 위한 것이나, 이 공정 전의 세정공정과 겸하여, 반도체막의 표면을 불화수소산으로 처리함으로써, 제1 게터링공정으로서의 부가를 없앨 수 있어, 프로세스의 단축화와 간략화가 도모된다.
또는, 결정질반도체막상에 게이트절연막을 형성하는 공정을 포함하고, 결정질반도체막에 존재하는 촉매원소의 반도체화합물을 선택적으로 에칭하는 제4 공정(제1 게터링공정)은, 절연막(전형적으로는 게이트절연막) 형성공정 전의 기판 표면의 세정공정과 겸하여 행해지는 것이 바람직하다. 이것도, 게이트절연막의 형성 전에는, 채널계면으로 되는 반도체막 표면의 자연산화막을 제거할 필요가 있고, 이 때의 불화수소산으로의 세정공정을 제1 게터링공정과 겸하여 행함으로써, 프로세스의 단축화와 간략화가 도모된다. 단, 레이저 조사전의 세정공정과 겸하는 경우로 하여도, 게이트절연막의 형성 전의 세정공정과 겸하는 경우로 하여도, 제1 게터링조건으로서의 처리조건이 필요하다. 자연산화막을 제거하는 것만이 목적인 종래의 세정공정과 다르고, 게터링을 고려하여, 처리시간을 늘릴 필요가 있다. 구체적으로는, 도18에서 Ni 잔류농도가 포화하도록 조건을 설정하는 것이 요망된다.
본 발명의 1 실시예의 제조방법에 있어서, 결정질반도체막의 일부에 촉매원소를 끌어들이는 효과를 갖는 제2 원소(게터링원소)를 첨가하는 제5 공정은, 이온도핑법에 의해 행해지고, 게터링원소가 첨가된 영역은, 다른 영역에 비해 비정질화가 진행한다. 즉, 게터링영역을 비정질화시킴으로써, 촉매원소를 트랩하도록 한 결정결함 또는 국소적인 편석 사이트를 형성하고, 전술한 제2 게터링작용을 이용하는 것이다. 이 제조방법에서는, 게터링영역은 활성영역 외에 형성하는 것으로, 제2 게터링 공정후, 게터링영역은 활성영역에는 잔존하지 않고, 비정질화하여도 문제는 되지 않는다.
또한, 활성영역의 소스/드레인영역에 게터링원소를 첨가하고, 그에 촉매원소를 이동시키는 방법에서는, 활성영역의 소스영역 및 드레인영역에 촉매원소를 끌어들이는 작용을 갖는 제2 원소(게터링원소)를 첨가하는 제6 공정은, 이온도핑법에 의해 행해지고, 게터링원소가 첨가된 소스 및 드레인영역은, 채널영역에 비해 비정질화가 진행한다. 이 경우도, 소스/드레인영역의 비정질화를 진행시킴으로써, 제2 게터링작용이 일어나게 하는 것을 목적으로 하고 있다. 단, 소스/드레인영역은 TFT의 기능적 소자이기 때문에, 최종적으로는 저저항화되지 않으면 안된다. 따라서, 일단, 비정질화를 진행시킨 후, 게터링을 위한 제2 가열처리 시간중에 결정성을 어느 정도 회복시키는 것이 바람직하다.
또한, 1 실시예에 있어서, 활성영역내에 소스/드레인영역과는 별도로 전용의 게터링영역을 형성하는 경우, 활성영역내의 채널영역 및 소스영역, 드레인영역 이외의 영역에 촉매원소를 끌어들이는 효과를 갖는 제2 원소(게터링원소)를 첨가하고 게터링영역을 형성하는 제6 공정은, 이온도핑법에 의해 행해지고, 게터링원소가 첨가된 게터링영역은, 채널영역 및 소스영역, 드레인영역에 비해 비정질화가 진행한다. 이 경우도, 게터링영역의 비정질화를 진행시킴으로써, 제2 게터링작용을 인출하는 것을 목적으로 하고 있으나, 게터링영역은 TFT 완성후도 비정질상태로 남아있기 때문에, 프로세스의 자유도가 높다. 반도체장치로서는, 상기와 같이, 활성영역내의 게터링영역에 비정질성분이 많은 상태로 존재하는 것이 바람직하다.
상기 제조방법에서 사용하는 게터링원소로서는, P, As, Sb로부터 선택된 일종 또는 복수종류의 주기율표 제Ⅴ족B에 속하는 원소를 사용하는 것이 바람직하다. 이들 주기율표 제Ⅴ족B에 속하는 원소를 규소막에 도입한 경우에는, 그 영역에서의 촉매원소에 대한 고용도가 증가한다. 이에 따라, 상기 촉매원소가 제1 게터링작용 에 의해 게터링된다. 이들 원소중에서도 특히 그 효과가 높은 것은 인이다. 또한, 이들 원소이면, n채널형 TFT에 있어서는 소스/드레인영역으로서 그대로 사용할 수 있다.
또한, 게터링원소로서, P, As, Sb로부터 선택된 일종 또는 복수종류의 주기율표 제Ⅴ족B에 속하는 원소에 덧붙여, B, Al로부터 선택된 일종 또는 복수종류의 주기율표 제Ⅲ족B에 속하는 원소를 함께 사용하는 것이 보다 바람직하다. 제Ⅴ족B 원소만으로도 게터링능력을 가지나, 이에 덧붙여 제Ⅲ족B 원소도 도입한 경우, 보다 큰 게터링효과가 얻어지는 것을 알 수 있다. 게터링영역의 규소막에 인(phosphorus)만이 아니라, 붕소를 도프하면, 게터링 메카니즘이 변한다. 인만의 경우에는, 게터링 영역과 논도프의 비게터링영역의 사이에서 촉매원소에 대한 고용도의 차를 이용한 확산이동형 게터링(상기 제1 게터링작용)이지만, 이에 덧붙여 붕소를 포함시킴으로써, 게터링영역에서 촉매원소가 석출하기 쉽게 되어, 결함 또는 편석 사이트로의 게터링(상기 제2 게터링작용)이 우세하게 되며, 그 게터링 효과는 상승적으로 높아진다. 단, n형을 부여하는 원소에 부가하여 p형을 부여하는 원소를 도핑하기 때문에, 이들 원소가 도입된 게터링영역은 고저항으로 되기 쉽기 때문에, 소스/드레인영역 이외에 전용의 게터링영역을 제공하는 방법이 보다 효과적이다. 이 때의 게터링영역에 포함되는 불순물원소의 농도는 다음과 같다. 주기율표 제Ⅴ족B에 속하는 원소의 농도는 1×1019∼1×1021/cm3, 주기율표 제Ⅲ족B에 속하는 원소의 농도는 1.5×1019∼3×1021/cm3가 바람직하고, 이 범위내의 농도이면 충분한 게터링효율이 얻어진다.
본 발명의 제조방법에 사용되는 게터링원소로서는, Ar, Kr 및 Xe으로 부터 선택된 일종 또는 복수종류의 희가스 원소를 들 수 있다. 게터링영역에 이들 희가스원소가 존재하면, 그에 큰 격자간 왜곡이 생겨, 결함/편석 사이트에 의한 제2 게터링작용이 대단히 강력하게 작용한다. 또한, 이들 희가스원소중에서, 가장 효과가 높은 것은 Ar이며, Ar을 사용한 경우에 가장 큰 효과를 얻을 수 있다. 이 때에 게터링영역에 포함되는 희가스원소의 농도로서는, 1×1019∼3×1021 atoms/cm3의 범위내에 있는 것이 바람직하고, 이 범위내의 농도이면 충분한 게터링효율이 얻어진다.
본 발명의 1 실시형태의 제조방법에 있어서, 결정질반도체막상에 촉매원소를 끌어들이는 효과를 갖는 게터링층을 형성하고, 제2 가열처리를 행하고 결정질반도체막에 잔존하는 촉매원소를 게터링층으로 이동시키는 방법이 있다. 이 방법에 있어서는, 제2 가열처리를 행하고, 결정질반도체막에 잔존하는 촉매원소를 게터링층으로 이동시키는 제6 공정(제2 게터링공정)후, 게터링층을 제거하는 것이 바람직하다. 이와 같이 함으로써, 다른 방법과 달리, 기판 전체면에 촉매원소가 집중된 영역(게터링영역)이 없는 결정질반도체막이 얻어지고, 그 후의 공정의 자유도나 설계 레이아웃의 자유도가 높아진다. 이와 같이 하여 제조된 본 발명의 반도체막은, 절연성표면상에 형성된 반도체막에 있어, 결정질을 갖고, 반도체의 결정화를 촉진하는 촉매원소원소를 포함하고, 복수의 미세한 홀을 갖는다. 상술한 바와 같이, 반도체막의 실질적으로 전영역에 걸쳐 촉매원소의 농도를 저하시키는 것도 좋으나, 이 에 한하지 않고, 후에 활성영역(적어도 채널영역)을 형성하는 영역에 대응한 복수의 영역의 촉매원소의 농도를 저하시켜도 좋다.
여기서, 게터링층으로서, P, As, Sb로부터 선택된 일종 또는 복수종류의 주기율표 제Ⅴ족B에 속하는 원소를 함유하는 비정질반도체막을 사용하는 것이 바람직하다. 또는, 게터링층으로서, P, As, Sb로부터 선택된 일종 또는 복수종류의 주기율표 제Ⅴ족B에 속하는 원소와, B, Al로부터 선택된 일종 또는 복수종류의 주기율표 제Ⅲ족B에 속하는 원소를 함께 함유하는 비정질반도체막을 사용하는 것이 바람직하다. 또는, 게터링층으로서, Ar, Kr, Xe로부터 선택된 일종 또는 복수종류의 희가스원소를 함유하는 비정질반도체막을 사용하는 것이 바람직하다. 비정질반도체막을 사용하는 이유는, 전술한 바와 같이, 결정결함, 편석사이트를 이용한 제2 게터링작용을 인출시키기 때문이다. 또한, 원소종을 함유시키는 이유는 전술한 바와 같이, 원소종이 게터링원소로서 기능하기 때문이다. 물론, 반도체막중에 형성한 게터링영역을 제거해도 좋다.
[제1 실시예]
본 발명의 제1 실시예를 도1a 내지 도1i를 통해 설명한다. 제1 실시예는 n채널형 TFT를 유리기판 상에 형성하는 방법에 대한 것이다. 이 실시예의 TFT는 액티브 매트릭스형의 액정표시장치 또는 유기 EL표시장치의 구동 회로와 화소부뿐 아니라, 박막 집적회로를 구성하는 소자로서도 이용될 수가 있다. 도1a 내지 도1i는 n채널형 TFT의 제조공정을 순차적으로 나타내는 단면도들이다.
먼저, 도1a에 도시된 바와 같이, 유리기판(101) 상에 예를 들어 플라즈마 CVD법에 의해 두께 300~500nm 정도의 산화규소로 이뤄진 베이스막(base film; 103)을 형성한다. 이 산화규소막은 유리기판(101)으로부터의 불순물의 확산을 방지하기 위해 형성된다. 다음, 진성(I형) 비정질 규소막(a-Si막)(104)을 20 내지 80nm(예를 들어 40nm) 두께로 성막한다. 이 실시예에서 a-Si막(104)은 SiH4가스와 H2가스를 재료가스로 하고 평행 평판식의 플라즈마 CVD 장치를 사용하여 가열온도 250~400℃(예를 들어 350℃)로 수행되었다.
다음, a-Si막(104) 표면상에 니켈(105)을 미량 첨가한다. 사용될 촉매 원소는 바람직하기로 니켈(Ni), 코발트(Co), 주석(Sn), 납(Pb), 팔라듐(Pd), 철(Fe), 구리(Cu)에서 선택된 하나 또는 복수 종류의 원소이다. 이 밖에도 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 등이 사용될 수 있다. 니켈(105)의 미량 첨가는 니켈 용액을 a-Si(104) 상에 유지시키고 스피너에 의해 용액을 기판(101) 상에 균일하게 분산시킨 뒤 기판(101)을 건조시킴으로써 이뤄진다. 본 실시예에서는 용질로 초산니켈을 사용하고 용매로 물을 사용하며, 용액중의 니켈 농도는 10ppm이 되도록 했다. 이 상태가 도1a의 상태에 해당한다. 첨가되는 촉매원소의 양은 극미량으로, a-Si막(104) 표면상의 원소 농도는 전반사 형광 X선 분석(TRXRF)법에 의해 제어된다. 본 실시예에서 이 농도는 5×1012 atoms/cm2 정도였다.
다음, 불활성 분위기(예를 들어 질소 분위기) 하에서 제1 가열처리를 수행한다. 이 어닐링 공정은 530 ~ 600℃에서 30분~8시간으로 수행된다. 예를 들어, 이 실시예에서는 550℃에서 4시간의 가열처리를 수행했다. 이 가열처리에 있어서, a-Si막 표면에 첨가된 니켈(105)이 a-Si막(104) 중으로 확산되면서 실리사이드화되어, 이 실리사이드를 핵으로 a-Si막(104)의 결정화가 진행된다. 그 결과 a-Si막(104)는 결정화되어 결정질 규소막(104a)이 된다. 여기서 결정화 공정은 노를 이용한 가열처리에 의해 수행됐으나 램프 등을 열원으로 사용하는 RTA(Rapid Thermal Annealing) 장치로도 이뤄질 수 있다.
다음, 도1b에 도시한 바와 같이 결정질 규소막(104a) 표면을 불화수소를 포함하는 산(106)에 노출시킴으로써, 제1 게터링 공정을 수행한다. 이 실시예에서 이 공정은 1% 불화수소산 용액을 사용한 디핑법(용액 중에 기판 전체를 침지시키는 방법)으로 수행되었다. 이 정도 농도의 불화수소산의 경우, 처리시간은 60초 내지 180초(이 실시예에서는 120초) 정도인 것이 바람직하다. 또한 불화수소산에 디핑한 후에는 용액을 순수한 물로 바꿔 기판을 세정하고 스핀 건조한다. 이 공정에서 결정질 규소막 중에 존재하는 Ni 실리사이드 덩어리(특히 큰 덩어리와 NiSi2로 조성된 것)가 불화수소산(106)에 의해 선택적으로 에칭 제거되어, 결정질 규소막(104a)에는 이들 실리사이드가 에칭 제거된 흔적으로 미소한 구멍(107)이 형성된다. 이 구멍의 직경은 0.1㎛~0,8㎛ 정도였다.
다음, 도1c에 도시한 바와 같이, 가열처리로 얻어진 결정질 규소막(104a)에 레이저광(108)을 조사함으로써 이 결정질 규소막(104a)을 더 결정화시켜 결정성이 향상된 결정질 규소막(104b)을 얻는다. 도1b에 도시된 불화수소산(106)에 의한 디 핑 처리는 이 레이저 조사 공정에 대해 전세정 공정을 겸하게 된다. 이 공정에 사용될 레이저광은 XeCl 엑시머 레이저(파장 308nm, 펄스폭 40nsec) 또는 KrF 엑시머 레이저(파장 248nm)가 사용될 수 있다. 이 레이저광은 기판(101) 표면에서 장방형 빔스폿(beam spot)이 되도록 성형하여, 빔스폿의 길이 방향에 대해 수직방향으로 주사함으로써 기판의 전면에 걸쳐 기판의 결정화를 수행한다. 기판 표면은 바람직하기로 인접 빔의 궤적과 중첩되도록 주사되어, 결정질 규소막(104a) 상의 임의의 한 점에 복수회의 레이저 조사가 이루어짐으로써 균일성이 향상되도록 한다. 이와 같은 고상 결정화로 얻어진 결정질 규소막(104a)은 레이저 조사에 의한 용융/고화 과정에 의해 결정 결함이 저하되어 보다 고품질의 결정질 규소막(104b)이 된다.
다음, 도1d에 도시한 바와 같이, 결정질 규소막(104b) 상에 포토레지스트 마스크(109)를 형성한다. 이 마스크(109)는 결정질 규소막(104b)의 일부가 섬형으로 마스크되도록 배열된다. 결정질 규소막의 마스크된 영역은 완성된 TFT의 활성 영역(반도체층)을 구성하게 된다.
다음, 도1d에 도시한 바와 같이 기판(101) 상방으로부터 인(110)을 기판(101) 전면에 이온 주입한다. 이 이온 도핑은 포스핀(PH3)을 도핑 가스로 사용하여 5~15kV의 가속전압과 5×1015~2×1016cm-2(예를 들어 1×1016 cm-2)의 도즈량으로 수행된다. 이 공정에서, 결정질 규소막(104b)의 노출된 영역에 인(110)이 주입되어 인 도핑된 영역(111)이 형성된다. 이 영역(111)은 이온 도핑 공정에 의해 어느 정도 결정 구조가 파괴되어 비정질화 영역(111)이 된다. 결정질 규소막(104b)의 마스 크된 영역에는 인(110)이 주입되지 않으므로 결정 구조가 파괴되지 않는다.
다음, 포토레지스트 마스크(109)를 애싱(ashing; 산소 플라즈마 처리)과 박리액으로 제거한 뒤, 불활성 분위기(예를 들어 질소분위기) 하에서 제2 가열 처리를 수행한다. 이 실시예에서 열처리는 질소 분위기 중에서 500℃ 내지 600℃로 30분 내지 8시간(예를 들어 550℃로 4시간) 수행되었다. 이 과정에서, 인 도핑으로 비정질화된 영역(111)이 게터링 영역으로 작용하여 제2 게터링 공정이 수행된다. 이 영역(111)은 인 도핑에 의해 니켈에 대한 규소막의 고용도가 크게 상승되어 있을 뿐 아니라 니켈을 트랩(trap)할 수 있는 결함과 편석 사이트 등이 형성되어 있다. 결정질 규소막의 마스크된 영역에 존재하던 니켈(105)은 이들의 게터링 능력을 이용하여 도1e에 화살표(114)로 표시한 방향과 같이 게터링 영역(111)으로 이동한다.
이 제2 게터링 공정에서는, 먼저 결정질 규소막 중에 고용 상태로 존재하던 니켈이 게터링 영역(111)으로 이동한다. 그 결과, 규소막 중의 니켈 농도가 저하되어, 막중에 잔존하던 Ni 실리사이드 덩어리(특히 작은 덩어리와 NiSi 및 Ni2Si 등의 저급 반도체 화합물의 덩어리)가 규소막 중으로 용출되기 시작한다. 다음, 새로이 용출된 Ni 원자 역시 게터링 영역(111)으로 이동한다. 결과적으로, 제1 게터링 공정에서 제거될 수 없던 NiSi2의 작은 덩어리와 NiSi, Ni2Si 등의 저급 실리사이드가 완전히 제거되고 고용상태의 니켈 농도도 저하된다. 2차 이온 질량 분석법(SIMS)에 의해 측정한 결과, 결정질 규소막(104b)의 마스크된 영역에서의 니켈 농도는 5×1015atoms/cm3 정도까지 저하되었는데, 이는 거의 측정 하한 레벨이다. 물론, 이 영역에 잔류하는 니켈은 실리사이드 상태가 아니라 고용 상태, 즉 침입형 니켈 원자 형태로 존재한다.
그 다음, 결정질 규소막(104b)의 불요한 부분을 제거함으로써 소자간 분리 공정이 수행된다. 이 공정에 의해 도1f에 도시된 바와 같이, TFT의 활성영역(소스/드레인 영역과 채널 영역)이 될 섬형의 결정질 규소막(115)이 형성된다.
다음, 활성영역이 될 결정질 규소막(115)을 덮도록 두께 20~150nm(이 실시예에서는 100nm)의 산화규소막을 게이트 절연막(116)으로 성막한다. 이 산화규소막은 TEOS(Tetra Ethoxy Ortho Silicate)를 산소와 함께 기판온도 150~600℃(바람직하기로는 300~450℃)에서 RF 플라즈마 CVD법으로 분해, 퇴적하여 형성된다. 이와는 달리 TEOS를 오존 가스와 함께 감압 CVD법 또는 상압 CVD법에 의해, 기판온도를 350~600℃(바람직하기로는 400~550℃)로 하여 산화규소막을 형성할 수도 있다.
다음, 스퍼터링법에 의해 알루미늄을 두께 400~800nm(예를 들어 600nm)로 성막한다. 다음, 이 알루미늄막을 패터닝하여 게이트 전극(117)을 형성한다. 그리고 이 알루미늄 전극의 표면을 양극 산화하여 표면에 산화물층(118)을 형성한다. 이 상태가 도1g에 도시되어 있다. 이 실시예를 액정표시장치 등의 화소 TFT로 적용하는 경우, 게이트 전극(117)은 평면적으로 게이트 버스 라인을 동시에 구성하게 된다. 양극산화는 주석산이 1~5% 함유된 에틸렌글리콜 용액 중에서 수행되는데, 먼저 일정한 전류로 220v까지 전압을 올린 뒤, 이 상태로 1시간 유지하고 양극 산화를 종료한다. 얻어진 산화물층(118)의 두께는 300nm였다. 여기서 산화물층(118)의 두께는 다음 이온 도핑 공정에 있어서 옵셋 게이트 영역의 길이를 한정하므로, 이 양극 산화 공정에서 옵셋 게이트 영역의 길이를 결정할 수 있다.
다음, 도1h에 보인 바와 같이, 게이트 전극(117)과 그 주위의 산화물층(118)을 마스크로 사용하는 이온 도핑법에 의해 활성영역에 n형 불순물(인)(123)을 주입한다. 도핑 가스로 포스핀(PH3)을 사용하고, 가속전압을 60~90kV(예를 들어 80kV), 도즈량을 1×1015~8×1015cm-2(예를 들어 2×1015cm-2 )로 한다. 이 공정에 의해 불순물이 주입된 영역(124)은 후에 TFT의 소스/드레인 영역이 되고, 게이트 전극(117) 및 그 주위의 산화층(118)에 마스크되어 불순물이 주입되지 않은 영역(120)은 후에 TFT의 채널 영역이 된다. 다음, 기판 상방으로부터 레이저 조사에 의해 어닐링을 행하여 이온 주입된 n형 불순물을 활성화시키는 동시에, 이 불순물 도입 공정에서 결정성이 약화된 부분의 결정성을 개선시킨다. 이 공정에서 XeCl 엑시머 레이저(파장 308nm, 펄스폭 40nsec)가 에너지 밀도 150~400mJ/cm2(바람직하기로는 200~250mJ/cm2)로 사용되었다. 채널 영역(120)은 적층된 게이트 전극(117)으로 마스크되므로 레이저광이 조사되지 않는다. 얻어진 n형 불순물(인) 영역(124)의 면저항은 200~500Ω/square였다.
다음, 도1I에 도시된 바와 같이, 두께 600nm 정도의 산화규소막 또는 질화규소막을 층간 절연막(132)으로 형성한다. 산화 규소막을 사용하는 경우에는 바람직 하기로 TEOS를 산소와 함께 사용하는 플라즈마 CVD법, 또는 TEOS를 오존과 함께 사용하는 감압 CVD법 또는 상압 CVD법으로 형성함으로써 단차 피복성(step covering property)이 우수한 층간 절연막을 얻을 수 있다. 또한 SiH4와 NH3을 원료 가스로 하여 플라즈마 CVD법으로 형성한 질화규소막을 사용하면 활성 영역과 게이트 절연막 사이의 계면에 수소원자를 공급함으로써 TFT 특성을 열화시키는 댕글링 본드수(dangling bonds)를 저하시키는 효과를 얻을 수 있다.
다음, 층간 절연막(132)에 콘택트홀을 형성하여 금속막, 예를 들어 질화티타늄과 알루미늄의 2층막에 의해 TFT의 전극/배선(133)을 형성한다. 질화 티타늄막은 알루미늄이 반도체층으로 확산되는 것을 방지하기 위한 배리어막으로 형성된다. 이 TFT(도1i의 134)를 화소 전극을 스위칭하는 TFT로 사용하는 경우에는, 두 전극 중 게이트 전극이 아닌 전극(즉 드레인 전극)에 ITO 등 투명전극막으로 구성된 화소 전극이 연결되고, 다른 전극(즉 소스 전극)에 소스 버스 라인이 연결된다. 이 실시예에서는 소스 전극과 소스 버스 라인이 일체로 형성된다. 이 소스 버스 라인을 통해 비디오 신호가 공급되어 게이트 버스 라인(117)의 게이트 신호에 따라 화소 전극에 필요한 전하가 기입된다. 또한 이 TFT는 박막 집적회로 등에도 간단히 응용될 수 있는데, 이 경우에는 게이트 전극(117) 상에 필요한 배선을 위해 추가적인 콘택트홀이 형성된다.
마지막으로, 질소 분위기 또는 수소 분위기에서 350℃에서의 1시간의 어닐링 공정이 수행되어 도1i에 도시된 바와 같은 TFT(134)가 완성된다. 필요하다면 TFT(134)를 보호할 목적으로 TFT(134) 상에 질화규소막 등으로 구성된 보호막을 더 형성할 수도 있다.
이상에서 설명한 실시예에 따라 제조된 TFT는 전계효과 이동도가 300cm2/Vs 정도, 임계전압이 1.5V 정도로 대단히 고성능일 뿐 아니라, 종래 기술에서 빈번히 나타나던 TFT 오프 상태에서의 누설 전류의 이상 증대가 전혀 없어, 누설 전류는 단위 W당 0.1pA 이하로 매우 낮은 값을 안정되게 나타냈다. 이 값은 촉매원소를 사용하지 않고 제조한 종래의 TFT와 거의 차이가 없으며, TFT의 불량률도 1/10000개 이하로 제조 수율을 크게 향상시켰다. 뿐만 아니라 반복 동작, 바이어스 전압과 온도 스트레스에 의한 내구성 시험을 행해도 특성 열화가 거의 발견되지 않아, 종래 기술에 비교해 대단히 높은 신뢰성을 나타냈다.
[제2 실시예]
본 발명의 제2 실시예를 설명한다. 제2 실시예 역시 제1 실시예와 마찬가지로 유리기판 상에 n채널형 TFT를 제조하는 방법에 대한 것이다.
도2a 내지 도2i는 이 실시예의 n채널형 TFT의 제조 공정을 순차적으로 보이는 단면도이다.
도2a에 있어서, 저알칼리 유리 기판과 석영 기판이 기판(201)으로 사용될 수 있다. 이 실시예에서는 저알칼리 유리 기판이 사용되었다. 이 경우, 기판은 유리 변형점보다 10~20℃ 정도 낮은 온도로 예열 처리를 해도 좋다. 이 기판(201)의 TFT 측에는 기판(201)으로부터의 불순물 확산을 방지하기 위해 산화규소막, 질화규소막 또는 산화 질화 규소막 등의 베이스막을 형성한다. 이 실시예에서는, SiH4, NH3, N2O의 재료 가스로부터 플라즈마 CVD법으로 제조되는 산화 질화 규소막이 하층의 제1 베이스막(202)으로 형성되고, 이 제1 베이스막(202) 상에 SiH4, N2O의 재료 가스로부터 마찬가지 플라즈마 CVD법에 의해 제2 베이스막(203)이 적층 형성된다. 제1 베이스막(202)의 산화 질화 규소막의 막 두께는 25~200nm(예를 들어 100nm)으로 했고 제2 베이스막(203)의 산화 질화 규소막의 막 두께는 25~300nm(예를 들어 100nm)으로 했다. 그 다음, 두께 20~80nm(예를 들어 50nm)의 진성(I형)의 비정질 규소막(a-Si막)(204)이 플라즈마 CVD법에 의해 성막된다. 이 실시예에서는, 제1 베이스막(202), 제2 베이스막(203), 그리고 a-Si막(204)을 멀티 챔버형의 평행 평판식 플라즈마 CVD 장치를 사용하여 대기 중에 노출되지 않게 연속적으로 성막한다.
다음, a-Si막(204)에 촉매원소를 첨가하고 가열처리한다. 중량비로, 예를 들어 10ppm의 촉매원소(이 실시예에서는 니켈)를 함유하는 수용액(초산니켈 수용액)을 a-Si막에 대해 스핀 코팅법으로 도포함으로써 촉매원소 함유층(205)을 형성한다. 이 실시예에서는 니켈을 스핀 코팅법으로 첨가했지만, 이와는 달리 증착법이나 스퍼터링법 등에 의해 촉매원소 박막(이 실시예의 경우는 니켈막)을 비정질 규소막(204) 상에 형성하는 방법을 사용할 수도 있다. 이 상태가 도2a에 도시되어 있다. 도2a의 상태에서의 a-Si막(204) 표면상의 니켈 농도는 전반사 형광 X선 분석(TRXRF)법에 의해 측정하면 5×1012atoms/cm2 정도이다.
다음, 불활성 분위기(예를 들어 질소 분위기) 하에서 제1 가열처리가 수행된 다. 이 가열처리는 바람직하기로 550~600℃에서 30분 내지 4시간 동안 수행된다. 이 실시예에서는 580℃에서 1시간의 가열처리가 수행되었다. 이 가열처리에서, a-Si막 표면에 첨가된 니켈(205)이 a-Si막(204) 중으로 확산됨과 동시에 실리사이드화가 일어나, 이 실리사이드를 핵으로 a-Si막(204)의 결정화가 진행된다. 그 결과, a-Si막(204)이 결정화되어 결정질 규소막(204a)이 된다.
다음, 도2b에 도시된 바와 같이, 가열처리에 의해 얻어진 결정질 규소막(204a)에 레이저광(208)을 조사함으로써 이 결정질 규소막(204a)을 더욱 결정화시켜 결정성이 향상된 결정질 규소막(204b)을 형성한다. 이 공정에서, 레이저광으로 XeCl 엑시머 레이저(파장 308nm, 펄스폭 40nsec)가 사용되었다. 이 레이저광 조사 공정은 기판을 200~450℃(예를 들어 400℃)로 가열하고 에너지 밀도 250~450mJ/cm2(예를 들어 350mJ/cm2)으로 수행되었다. 또한 이 실시예에서 레이저광은 기판(201) 표면에서 150mm×1mm의 장방형 빔스폿을 형성하도록 성형되어, 길이 방향에 대해 수직방향으로 0.05mm의 스텝폭으로 순차적으로 주사된다. 이에 따라 결정질 규소막(204a)의 임의의 한 점에 총 20회의 레이저 조사가 행해지게 된다. 이와 같은 고상 결정화로 얻어진 결정질 규소막(204a)은 레이저 조사에 의한 용융/고화 과정에 의해 결정 결함이 저하되므로 보다 고품질의 결정질 규소막(204b)이 된다.
다음, 도2c에 도시된 바와 같이, 결정질 규소막(204b) 표면을 불화수소를 포함하는 산(206)에 노출시킴으로써 제1 게터링 공정을 수행한다. 이 실시예에서는 1:10의 버퍼드 불산(BHF; 불화수소 농도 약 5%) 용액을 사용하는 디핑법(용액 중에 기판 전체를 침지함)에 의해 이 공정을 수행한다. 이러한 농도의 불화수소산의 경우, 처리시간은 약 10초 내지 30초 정도(이 실시예에서는 15초)인 것이 바람직하다. 기판을 1:10 BHF 용액에 디핑한 뒤에는 순수로 치환하여 세정하고 에어 나이프로 건조시킨다. 이 공정에서 불화수소산을 포함한 용액(206)에 의해 결정질 규소막 중에 존재하던 Ni 실리사이드(특히 큰 덩어리와 NiSi2 조성의 것)가 선택적으로 에칭 제거되어, 결정질 규소막(204b)에는 이들 실리사이드가 에칭 제거된 흔적으로 미소한 구멍(207)이 발생된다. 이 구멍의 직경은 0.05㎛~0.5㎛ 정도였다.
다음, 결정질 규소막(204b) 표면을 박막 산화시킴으로써 에칭 스토퍼가 될 산화규소 박막(212)을 형성한다. 산화규소 박막(212)은 결정질 규소막(204b) 표면에 오존수를 유지함으로써 형성된다. 이 공정에서, 오존수 중의 오존 농도는 5mg/L 이상(이 실시예에서는 8mg/L)인 것이 바람직하다. 결정성 규소막(204b) 표면에 대한 오존수 유지시간은 1분으로 했다. 보다 고품질의 산화규소 박막(212)을 형성하기 위해서는 오존수 처리 전에 결정질 규소막(204b) 표면의 자연 산화막을 제거하는 것이 바람직하다. 이 실시예에서는, 규소막의 활성화된 표면을 불화수소를 포함하는 산(206)에 노출시키는 제1 게터링 공정 다음에 오존수 세정이 수행되는데, 제1 게터링 공정은 오존수 처리 전의 불산 세정 공정으로도 기능한다. 얻어진 산화규소막(212)의 막 두께는 분광 측정법(spectroscopic ellipsometry)으로 측정해 보니 약 30Å이었다.
다음, 산화막(212)을 덮도록 인을 함유하는 a-Si막(213)을 플라즈마 CVD법에 의해 형성한다. 이 인 함유 a-Si막은 게터링층으로 기능한다. 이때, 인 함유 a-Si막(213)은 실란(SiH4)과 포스핀(PH3)을 재료 가스로 하는 플라즈마 CVD법으로 형성된다. a-Si막(213) 중의 인 농도는 포스핀 가스의 유량비를 제어함으로써 조절될 수 있다. 이 실시예에서는 PH3/SiH4 유량비를 3/100으로 설정했다. 그 결과, a-Si막(213) 중의 인 농도는 1% 정도였다. 이 실시예에서는 게터링층에 함유될 게터링 원소로 인을 사용했지만, 인에 붕소를 추가하면 게터링 능력을 더 향상시킬 수 있다. 이는 위 2종의 가스에 디보란(Diborane; B2H6) 가스를 성막 재료 가스로 추가하면 된다. 또한 인 대신에 Ar 등의 희가스 원소를 성막시에 도입하여 희가스가 함유된 상태의 a-Si막으로 해도 높은 게터링 효과가 얻어질 수 있다. 이 상태가 도2d에 도시되어 있다.
다음, 불활성 분위기 하에서 제2 가열 처리가 수행된다. 이 실시예에서는, 예를 들어 질소 분위기에서 고속 열 어닐링 처리를 실시했다. 이 고속 열 어닐링 처리는 다음과 같이 수행되었다. 기판을 400℃ 정도로 예열시킨 다음, 50℃/분 내지 300℃/분의 속도로 승온시켜, 600~750℃의 온도로 30초~15분(더 바람직하기로는 650~700℃의 온도로 1분~10분) 동안 유지시킨다. 이 실시예에서는, 저항성 가열로를 사용하여 노내의 온도구배를 제공하고 기판을 노내에 삽입하는 속도를 제어함으로써 위 온도 프로파일을 가지는 고속 열 어닐링 처리를 구현했다. 이 공정에서, 기판을 1매씩 처리하며 기판(201) 표면에 고온 가열한 질소 가스를 균일하게 불어 넣음으로써, 열복사만으로는 얻을 수 없는 고속의 승온 속도와 가열 중의 기판 전면에 걸친 열 균일성을 얻을 수 있다.
이 고속 열 어닐링 처리에 의해, 인 함유 a-Si막(213)에 의해 하층의 결정성 규소막(204b) 중의 니켈(205)이 도2E의 화살표(214) 방향과 같이 상방으로 이동된다. 이때, 니켈은 박막인 산화규소막(212)을 통과하여 이동해야 하지만, 이 실시예와 같이 얇은 산화규소막으로는 이동이 방해를 받지 않는다. 인에 의해 a-Si막(213)은 니켈의 고용도가 크게 상승되고, 결함 등이 니켈에 대한 편석 트랩이 되어 게터링 작용을 도출함으로써 제2 게터링 공정이 수행된다. 이 제2 게터링 공정에서는, 먼저 결정질 규소막(204b) 중에 고용 상태로 존재하던 니켈이 게터링층(213)으로 이동한다. 이에 따라 규소막 중의 니켈 농도가 저하됨으로써 막중에 잔존해 있던 Ni 실리사이드(특히 작은 덩어리와 NiSi 및 Ni2Si 등의 저급 조성의 것)가 규소막 중으로 고용되어 나오기 시작한다. 다음 새로 고용된 Ni 원자들도 게터링층(213)으로 이동한다. 결과적으로 제1 게터링 공정에서 제거되지 않았던 작은 덩어리의 NiSi2와 NiSi 및 Ni2Si 등 저급 조성의 실리사이드도 완전히 제거되고, 고용상태의 니켈 농도 역시 저하된다.2차 이온 질량 분석법(SIMS)에 의해 측정한 결과, 결정질 규소막(204b)의 니켈 농도는 5×1015atoms/cm3 정도까지 저하되어, 거의 측정 하한 레벨이었다. 여기서 결정질 규소막(204b) 중에 잔류하는 니켈은 물론 실리사이드 상태가 아니라 고용 상태, 즉 격자간 니켈 원자 상태로 존재한다.
다음, 게터링층인 a-Si막(213)을 전면적으로 에칭 제거한다. 이 에칭 공정에 는 하층의 산화규소막(212)이 충분한 에칭 스토퍼로 작용할 수 있도록 a-Si막과 산화규소막 간에 충분한 에칭 선택성을 가지는 부식액이 필요하다. 이 실시예에서는 현상액 등의 강알칼리 용액을 사용했다. 게터링층인 a-Si막(213)을 제거한 다음, 산화규소막(212)을 에칭 제거한다. 이 에칭 공정은 산화규소막과 하층의 규소막(204b) 간에 충분한 에칭 선택성이 있는 1:100 버퍼드 불산(BHF)을 부식액으로 사용하여 웨트 에칭으로 수행되었다.
그 다음, 결정질 규소막(204b)의 불필요한 부분을 제거하여 소자간 분리 공정이 수행된다. 이 공정에 의해 도2f에 보인 바와 같이 후에 TFT의 활성 영역(소스/드레인 영역, 채널 영역)이 될 섬형의 결정질 규소막(215)이 형성된다. 이어서, 섬형의 결정질 규소막(215)을 덮는 게이트 절연막(216)을 형성한다. 이 게이트 절연막(216)으로는 두께 20~150nm의 산화규소막이 바람직하다. 이 실시예서는 TEOS와 산소 가스를 재료 가스로 하여 플라즈마 CVD법에 의해 100nm의 산화규소막을 형성했다. 성막 공정 후, 게이트 절연막 자체의 벌크 특성 및 결정성 규소막과 게이트 절연막 간의 계면 특성을 향상시키기 위해 불활성 가스 분위기 하에서 500~600℃로 1~4시간 어닐링 공정을 수행했다.
다음, 스퍼터링법 또는 CVD법 등으로 게이트 절연막(216) 상에 도전막을 성막한다. 이 실시예에서는, 알루미늄(스칸듐 1% 함유)을 스퍼터링법으로 400 내지 800nm(예를 들어 500nm)의 두께로 퇴적시켜 이를 패터닝하여 게이트 전극(217)을 구성했다. 스칸듐과 실리콘 등의 원소를 미량 첨가하면 알루미늄막의 고온 내성이 향상될 수 있다.
다음, 도2g에 도시된 바와 같이, 게이트 전극(217)을 마스크로 하여 활성 영역에 저농도의 불순물(인)(219)을 이온 도핑법에 의해 주입한다. 도핑 가스로 포스핀(PH3)을 사용하고, 가속 전압을 60~90kV(예를 들어 80kV), 도즈량을 1×1012~1×1014cm-2(예를 들어 8×1012cm-2)로 한다. 이 공정에 의해, 섬형의 규소막(215) 중에서 게이트 전극(217)으로 덮이지 않은 영역(221)에는 저농도의 인(219)이 주입되는데, 게이트 전극(217)에 마스크되어 인(219)이 주입되지 않은 영역(220)은 후에 TFT의 채널 영역이 된다.
이어서, 도2h에 도시된 바와 같이, 게이트 전극(217)을 덮도록 두꺼운 측벽을 가진 포토레지스트 도핑 마스크(222)를 제공한다. 그 다음, 레지스트 마스크(222)를 사용하여 활성 영역에 불순물(인)(223)을 이온 도핑법에 의해 고농도로 주입한다. 도핑 가스로 포스핀(PH3)을 사용하고, 가속 전압을 60~90kV(예를 들어 80kV), 도즈량을 1×1015~8×1015cm-2(예를 들어 2×1015cm -2)로 한다. 불순물(인)(223)이 고농도로 주입된 영역은 후에 TFT의 소스/드레인 영역(224)이 된다. 활성 영역(215)에 있어서, 레지스트 마스크(222)에 덮여 인(223)이 고농도로 도핑되지 않은 영역은 인이 저농도로 주입된 영역으로 남아 LDD(Lightly Doped Drain) 영역(221)을 형성한다. 이와 같이 LDD 영역(221)을 형성하면 채널 영역과 소스/드레인 영역과의 접합부에 있어서의 전계 집중이 완화됨으로써, TFT 오프 상태의 누설전류를 저하시킬 수 있을 뿐 아니라 핫 캐리어(hot carrier)에 의한 열화 를 억제할 수 있어서, TFT의 신뢰성을 향상시킬 수 있다.
다음, 도핑 마스크로 사용된 포토레지스트(222)를 제거한 뒤, 기판 상방으로부터 레이저광 조사에 의해 기판을 어닐링하여, 이온 주입된 불순물의 활성화를 수행하는 동시에, 위 불순물 도입 공정에서 결정성이 열화된 부분의 결정성을 개선시킨다. 이 공정에서, XeCl 엑시머 레이저(파장 308nm, 펄스폭 40nsec)가 에너지 밀도 150~400mJ/cm2(바람직하기로는 200~250mJ/cm2)으로 조사되었다. 얻어진 n형 불순물(인) 영역(224)의 면저항은 200~500Ω/square였고, 저농도로 인이 주입된 LDD 영역(221)의 면저항은 30~50kΩ/square였다.
다음, 도2i에 도시된 바와 같이, 두께 400~1000nm 정도의 산화규소막 또는 질화규소막이 층간절연막(232)으로 형성된다. 다음, 이 층간 절연막에 콘택트홀을 형성하여, 금속막, 예를 들어 질화 티타늄과 알루미늄의 2층막에 의해 TFT의 전극/배선(233)을 형성한다. 질화 티타늄막은 알루미늄이 반도체층으로 확산되는 것을 방지하기 위한 배리어막으로 제공된다. 이 TFT(도2i의 234)를 화소 TFT로 사용하는 경우에는 두 전극 중 게이트 전극이 아닌 전극(즉 드레인 전극)에는 ITO 등 투명도전막으로 구성된 화소 전극이 제공된다. 마지막으로, 질소분위기 또는 수소분위기 등에서 350℃, 1시간의 어닐링을 수행함으로써 도2i에 도시된 TFT(234)를 완성한다. 필요에 따라 TFT(234)를 보호하기 위해 TFT 상에 질화규소막 등으로 구성된 보호막을 더 제공할 수도 있다.
이상에 설명된 실시예에 따라 제조된 TFT는 제1 실시예로 제조된 TFT와 마찬 가지로 대단히 양호한 전기적 특성을 나타낸다. 본 실시예에 따라 듀얼 게이트 구조의 TFT를 제조하여 액정 표시 패널의 액티브 매트릭스 기판의 화소 TFT로 적용한 결과, 종래 방법에 의해 제조된 것에 비해 표시 불균일성이 명확히 감소되고 TFT 누설에 의한 화소결함도 극히 적어져, 콘트라스트비가 높은 고표시품위의 액정 패널이 얻어졌다.
[제3 실시예]
본 발명의 제3 실시예에 대해 설명한다. 이 실시예는 액티브 매트릭스형 액정 표시장치의 주변 구동회로 또는 일반적인 박막 집적회로로 사용되는, n채널형 TFT와 p채널형 TFT를 상보형으로 구성한 CMOS 구조를 가지는 회로를 유리기판 상에 제작하는 공정에 대한 것이다.
도3a 내지 도3e와 도4a 내지 도4d는 이 실시예의 TFT 제조 공정을 순차적으로 보이는 단면도들이다.
도3a에 있어서, 저알칼리 유리기판이 기판(301)으로 사용된다. 이 경우, 유리의 변형점보다 10~20℃ 정도 낮은 온도로 기판을 예열 처리할 수도 있다. 이 기판(301)의 TFT를 형성할 표면에는 기판(301)으로부터의 불순물 확산을 방지하기 위해 산화규소막, 질화규소막 또는 산화 질화 규소막 등의 베이스막을 형성한다. 이 실시예에서는, SiH4, NH3, N2O의 재료 가스를 플라즈마 CVD법에 의해 퇴적한 산화 질화 규소막을 하층의 제1 베이스막(302)으로 형성하고, 그 위에 SiH4, N2O를 재료 가스로 하여 마찬가지 플라즈마 CVD법에 의해 제2 베이스막(303)을 적층 형성한다. 제1 베이스막(302)의 산화 질화 규소막의 두께는 25~200nm(예를 들어 50nm)이고, 제2 베이스막(303)의 산화 질화 규소막의 두께는 25 내지 300nm(예를 들어 100nm)으로 했다. 이 실시예에서는 2층의 베이스막을 사용했지만, 예를 들어 산화규소막의 단층을 사용할 수도 있다.
다음, 20~150nm (바람직하기로는 30~80nm) 두께의 비정질 규소 막(a-Si막) (304)을 플라즈마 CVD법이나 스퍼터링법 등의 공지의 방법으로 형성한다. 이 실시예에서는 플라즈마 CVD법으로 비정질 규소막을 50nm의 두께로 형성했다. 베이스막(302, 303)과 비정질 규소막(304)은 같은 퇴적 방법으로 형성하는 것이 가능하므로, 이와는 달리 이들을 연속 형성할 수도 있다. 베이스막과 비정질 규소막들을 형성한 뒤 일단 대기에 노출되지 않게 하면 베이스막 표면의 오염을 방지할 수 있는데, 그러면 완성된 TFT의 특성 분산과 임계전압 변동을 방지할 수 있다.
다음, a-Si막(304) 표면상에 촉매원소(이 실시예에서는 니켈)(305)를 미량 첨가한다. 니켈(305)의 미량 첨가는 니켈 용액을 a-Si막(304) 상에 유지시키고 스피너에 의해 용액을 기판(301) 상에 균일하게 분산시킨 뒤, 기판(301)을 건조시킴으로써 수행된다. 이 실시예에서는 용질로 초산니켈을 사용하고 용매로 물을 사용하며, 용액 중의 니켈 농도는 8ppm이 되도록 했다. 이 상태가 도3a에 도시되어 있다. 도3a의 상태에서 a-Si막(304) 표면상의 첨가된 니켈 농도를 전반사 형광 X선 분석(TRXRF)법으로 측정하면 5×1012atoms/cm2 정도였다. 촉매원소를 비정질 규소막에 첨가하는 방법으로는 촉매원소를 함유한 용액을 도포하는 방법 이외에도, 플라 즈마 도핑법, 증착법 또는 스퍼터링법 등의 기상법등도 사용할 수 있다. 용액을 사용하는 방법은 촉매원소 첨가량의 제어가 용이하고 극미량의 첨가도 용이하다.
다음, 불활성 분위기(예를 들어 질소 분위기) 하에서 제1 가열 처리가 수행된다. 이 가열처리는 520~600℃로 1~8시간 수행된다. 이 실시예에서는 580℃로 1시간 가열 처리했다. 이 가열 처리 공정에서, a-Si막(304) 표면에 첨가된 니켈(305)이 a-Si막(304) 중으로 확산되면서 실리사이드화가 일어나, 이 실리사이드를 핵으로 a-Si막(304)의 결정화가 진행된다. 그 결과, a-Si막(304)이 결정화되어 도3b에 보인 바와 같이 결정질 규소막(304a)이 된다.
다음, 도3c에 도시된 바와 같이 레이저광(308)을 조사함으로써 이 결정질 규소막(304a)을 더 결정화하여 결정성을 향상시킨다. 이 공정에서, XeCl 엑시머 레이저(파장 308nm, 펄스폭 40nsec)가 레이저광으로 사용되었다. 레이저광은 기판 가열 없이 에너지 밀도 250~500mJ/cm2(예를 들어 400mJ/cm2)으로 조사되었다. 레이저광은 기판(301) 표면에서의 빔스폿이 150mm×1mm의 장방형이 되도록 형성되어, 길이 방향에 대해 수직방향으로 0.05mm의 스텝폭으로 순차적으로 주사했다. 이에 따라 결정질 규소막(304a)의 임의의 한 점에 총 20회의 레이저 조사가 행해졌다. 고상 결정화에 의해 얻어진 결정질 규소막(304a)은 레이저 조사에 의한 용융/고화 과정에 의해 결정 결함이 제거되어 보다 고품질의 결정성 규소막(304b)이 된다. 이 공정에서 사용되는 레이저광은 펄스 발진형 또는 연속 발광형 엑시머 레이저로 된 XeCl 엑시머 레이저, YAG 레이저 또는 YVO4 레이저를 사용할 수 있다. 이 결정화 조건은 실시자가 임의 선택할 수 있다.
다음, 도3d에 도시된 바와 같이, 결정질 규소막(304b) 표면을 불화수소를 함유한 산(306)에 노출시킴으로써 제1 게터링 공정을 수행한다. 이 실시예에서는 1%의 불화수소산 용액을 사용하는 디핑법(용액 중에 기판 전체를 침지시킴)에 의해 이 공정을 수행했다. 이와 같은 농도의 불화수소산의 경우, 처리시간은 60초 내지 180초(이 실시예에서는 120초) 정도가 바람직하다. 불화수소산에 디핑 후에는 용액을 순수로 치환하여 기판을 세정하고 스핀 건조를 수행했다. 이 공정에서 결정질 규소막 중에 존재하던 Ni 실리사이드(특히 큰 덩어리와 NiSi2 조성의 것)가 불화수소산(306)에 의해 선택적으로 에칭 제거되어, 결정질 규소막(304b)에는 이들 실리사이드가 에칭 제거된 흔적으로 미소한 구멍(307)이 형성된다, 이 구멍의 직경은 0.05㎛~0.5㎛ 정도였다.
다음, 결정질 규소막(304b)의 불필요한 부분을 제거하여 소자간 분리 공정이 수행된다. 이 공정에 의해, 후에 n채널형 TFT와 p채널형 TFT의 활성 영역(소스/드레인 영역, 채널 영역)이 될 섬꼴의 결정질 규소막(315n, 315p)이 도3E에 도시된 바와 같이 형성된다.
임계전압을 제어하기 위해, n채널형 TFT와 p채널형 TFT의 활성 영역 전면에 1×1016~5×1017/cm3 정도의 농도로 p형을 부여하는 불순물 원소로 붕소(B)를 첨가할 수 있다. 붕소(B)는 이온 도핑법으로 첨가할 수 있으며, 이와는 달리 비정질 규소막의 성막시에 첨가할 수도 있다.
다음, 활성 영역이 될 결정질 규소막(315n, 315p)을 덮도록 두께 20~150nm(이 실시예에서는 100nm)의 산화규소막을 게이트 절연막(316)으로 성막한다. 산화규소막의 형성은 기판온도 300~450℃에서 TEOS를 산소와 함께 RF 플라즈마 CVD법으로 분해, 퇴적했다. 이와는 달리 게이트 절연막(316)으로 규소를 함유하는 다른 절연막을 단층 또는 적층 구조로 사용할 수도 있다.
다음, 스퍼터링법에 의해 고융점 금속을 퇴적시키고 이를 패터닝하여 게이트 전극(317n, 317p)을 형성한다. 고융점 금속으로는 탄탈륨(Ta) 또는 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti)에서 선택된 원소, 또는 이들 원소중 어느 하나를 주성분으로 하는 합금, 또는 이들 원소를 조합한 합금막(대표적으로는 Mo-W 합금막, Mo-Ta 합금막)을 사용할 수 있다. 이와는 달리 텅스텐 실리사이드, 티타늄 실리사이드, 몰리브덴 실리사이드를 재료로 할 수도 있다. 이 실시예에서는 텅스텐(W)을 두께 300~600nm(예를 들어 450nm)으로 퇴적했다. 저항을 낮추기 위해서는 첨가되는 불순물 농도를 저하시키는 것이 바람직하다. 산소 농도를 30ppm 이하로 함으로써 20μΩcm 이하의 비저항치를 실현할 수 있었다.
다음, 도4a에 도시된 바와 같이, 게이트 전극(317n, 317p)을 마스크로 하는 이온 도핑법에 의해 활성 영역에 n형 불순물(인)(323)을 주입한다. 도핑 가스로 포스핀(PH3)을 사용하고 가속전압을 60~90kV(예를 들어 80kV), 도즈량을 1×1015cm-2 ~1×1016cm-2(예를 들어 6×1015cm-2)로 했다. n채널형 TFT의 활성 영역(315n)에서, 이 공정에 의해 인(323)이 고농도로 주입된 영역(324)은 후에 n채널형 TFT의 소스/드 레인 영역이 되고, 게이트 전극(317n)에 마스크되어 인(323)이 주입되지 않은 영역은 후에 n채널형 TFT의 채널 영역(320n)이 된다. p채널형 TFT의 활성영역(315p)이 될 부분에도 마찬가지로 인이 주입된다. 이것은 이 영역들에 고농도로 주입된 인이, 후속되는 제2 가열 처리 공정에서 촉매원소를 소스 및 드레인 영역으로 게터링하는 게터링 원소로 작용하기 때문이다.
다음, 도4b에 도시된 바와 같이, n채널형 TFT의 활성 영역(315n)을 덮도록 포토레지스트 도핑 마스크(325)를 제공한다. 다음, 포토레지스트 마스크(325)와 p채널형 TFT의 게이트 전극(317p)을 마스크로 하는 이온 도핑법에 의해, p채널형 TFT의 활성 영역(315p)에 p형을 부여하는 불순물(붕소)(326)을 주입한다. 도핑 가스로 디보란(B2H6)을 사용하고, 가속 전압을 40kV~80kV(예를 들어 65kV), 도즈량은 5×1015~2×1016cm-2(예를 들어 1×1016cm-2)로 했다. 고농도로 붕소(326)가 주입된 영역(327)의 극성은 소위 "카운터 도핑(counter doping)"에 의해 n형으로부터 p형으로 반전되어, 후에 p채널형 TFT의 소스/드레인 영역이 되는 한편, 게이트 전극(317p)에 마스크되어 불순물이 주입되지 않은 영역은 후에 p채널형 TFT의 채널 영역(320p)이 된다. 이 공정에 있어서, n채널형 TFT의 활성 영역(315n)은 마스크(325)로 전면적으로 덮여 있으므로 붕소(326)가 전혀 주입되지 않는다.
상술한 바와 같이, 불순물 주입이 불필요한 영역을 덮는 포토레지스트를 사용함으로써, n형 불순물과 p형 불순물을 선택적으로 도핑하여, 고농도의 n형 불순물 영역(324)과 p형 불순물 영역(327)이 형성된다. 이 실시예에서는 반도체층에 n 형 불순물 원소와 p형 불순물 원소의 순서로 첨가되었지만, 공정의 순서는 이 실시예에 한정되지 않으며 응용 분야에 따라 실시자가 적절히 선택할 수 있다.
다음, 포토레지스트 마스크(325)를 제거한 뒤, 이를 불활성 분위기(예를 들어 질소 분위기) 하에서 제2 열처리를 수행한다. 이 실시예에서는 520~600℃의 범위에서 30분 내지 8시간 정도의 가열 처리를 수행했다, 이 열처리 공정 동안, n채널형 TFT의 활성 영역(315n) 및 p채널형 TFT의 활성 영역(315p)의 소스/드레인 영역에 도핑된 인이 그 영역에서의 니켈에 대한 고용도를 높여, 채널 영역에 존재하던 니켈을 채널 영역(320n, 320p)으로부터 소스/드레인 영역(324, 327)으로 화살표(314) 방향으로 이동시킴으로써 제2 게터링 공정이 수행된다. (도4c).
제2 게터링 공정에서는, 먼저 채널 영역(320n, 320p) 중에 고용 상태로 존재하던 니켈이 소스/드레인 영역(324, 327)으로 이동한다. 그러면, 각 채널 영역 중의 니켈 농도가 저하되어, 여기에 잔류하던 Ni 실리사이드(특히 작은 덩어리와 NiSi 및 Ni2Si 등 저급 조성의 것)가 채널 영역 중으로 용출되어 나오기 시작한다. 다음, 새로 용출된 Ni 원자도 소스/드레인 영역(324, 327)으로 이동한다. 결과적으로, 제1 게터링 공정에서 제거될 수 없던 작은 덩어리의 NiSi2와 NiSi 및 Ni2Si 등 저급 조성의 실리사이드도 완전히 제거되고, 고용상태의 니켈 농도도 저감된다. 채널 영역(320n, 320p)의 니켈 농도를 2차 이온 질량 분석법(SIMS)에 의해 측정한 결과, 5×1015atoms/cm3 정도까지 저하되었는데, 이는 거의 측정 하한 레벨이다. 채널 영역 중에 잔류하는 니켈은 물론 실리사이드 상태가 아니라 고용 상태, 즉 격자간 니켈 원자 상태로 존재한다. 반면, 소스/드레인 영역에는 니켈이 이동해 오므로 소스/드레인 영역(324, 327)에 있어서의 니켈 농도는 1×1019/cm3 이상이 된다.
이 가열처리 공정에서는 또한, n채널형 TFT의 소스/드레인 영역(324)에 도핑된 n형 불순물(인)(323)과 p채널형 TFT의 소스/드레인 영역(327)에 도핑된 p형 불순물(붕소)(326)의 활성화도 동시에 이뤄진다. 그 결과 n채널형 TFT의 소스/드레인 영역(324)의 면저항은 400~700Ω/square 정도이고, p채널형 TFT의 소스/드레인 영역(327)의 면저항은 1~1.5kΩ/square 정도였다.
다음, 도4d에 도시된 바와 같이, 무기 층간 절연막을 형성한다. 질화규소막, 산화규소막, 또는 질화 산화 규소막을 400~1500nm(대표적으로는 600~1000nm)의 두께로 형성한다. 이 실시예에서는 두께 200nm의 질화규소막(331)과 두께 700nm의 산화규소막(332)을 적층 형성하여 2층막으로 구성했다. 이 성막 공정은, 질화규소막은 SiH4와 NH3을 원료가스로 하고 산화규소막은 TEOS 및 O2를 원료 가스로 하는 플라즈마 CVD법에 의해 연속 형성되었다. 무기 층간 절연막은 물론 이에 한정되지 않으며 다른 규소 함유 절연막을 단층 또는 적층 구조로 사용할 수 있다.
다음, 반도체층을 수소화하는 공정으로, 300~500℃에서 1~수 시간의 열처리가 수행된다. 이 공정은 활성 영역/게이트 절연막의 계면에 수소 원자를 공급함으로써, TFT 특성을 열화시키는 댕글링 본드(dangling bond)를 종단화(terminating)시켜 비활성화하기 위한 것이다. 이 실시예에서는 수소를 약 3% 함유하는 질소 분위기 하에서 410℃, 1시간의 열처리를 수행했다. 층간 절연막(특히 질화규소막(331))에 함유된 수소의 양이 충분한 경우에는 질소 분위기에서 열처리를 행해도 이 효과가 얻어질 수 있다. 수소화의 다른 방법으로 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용함)를 사용할 수도 있다.
다음, 층간 절연막에 콘택트홀을 형성하여 금속막, 예를 들어 질화 티타늄과 알루미늄의 2층막에 의해 TFT의 전극/배선(333)을 형성한다. 질화 티타늄막은 알루미늄이 반도체층으로 확산되는 것을 방지하기 위한 배리어막으로 성막된다. 마지막으로 350℃에서 1시간의 어닐링 공정을 수행하여, 도4d에 도시된 n채널형 TFT(334)와 p채널형 TFT(335)를 얻게 된다. 필요에 따라, 게이트 전극(317n, 317p) 상에도 콘택트홀을 형성하고 배선(333)에 의해 필요한 전극간을 접속할 수 있다. 또한 TFT를 보호하기 위해 각 TFT 상에 질화규소막 등으로 구성된 보호막을 더 제공할 수도 있다.
이상에 설명된 실시예에 따라 제조된 n채널형 TFT와 p채널형 TFT는 각각 250~300cm2/Vs와 120~150cm2/Vs의 높은 전계효과 이동도를 나타냈으며, 임계전압도 각각 1V 및 -1.5V 정도로 대단히 양호한 특성을 나타냈다. 뿐만 아니라, 종래 기술에서 빈번히 나타나던 TFT 오프 상태에서의 누설전류의 이상 증대도 전혀 없으며, 반복 동작과 바이어스 전압 및 온도 스트레스에 의한 내구성 시험에서도 거의 특성 열화가 나타나지 않았다. 또한 이 실시예로 제조된 n채널형 TFT와 p채널형 TFT를 상보적으로 구비하는 CMOS 집적회로로 인버터 체인과 링 오실레이터 등의 여러 가지 회로로 구성하는 경우, 이 회로들은 종래 기술에 비해 대단히 신뢰성이 높고 안 정된 회로 특성을 나타냈다.
[실시예 4]
본 발명의 실시예 4에 대해 설명한다. 본 실시예는 또한, n채널 TFT와 p채널 TFT의 상보형태로 구성된 CMOS 구조의 회로를 유리기판 위에 제작하는 공정에 대해 설명한다.
도5a 내지 5f 및 도6a 내지 6d는 본 실시예의 TFT를 제조하는 공정을 순차적으로 설명하는 단면도이다.
도5a에 있어서, 불순물이 기판(401)으로부터 확산되는 것을 방지하기 위해, 산화규소막, 질화규소막 또는 산화질화규소막과 같은 베이스막(base film)이 저알칼리 유리 기판(401)의 TFT면 위에 형성된다. 본 실시예에 있어서, 산화질화규소막은, 하부의 제1 베이스막(402)으로서, SiH4, NH3 및 N2O의 재료 가스를 사용하여 플라즈마 CVD법에 의해 적층되었고, 제2 베이스막(403)은 TEOS 및 O2 의 재료 가스를 사용하여 플라즈마 CVD법에 의해 제1 베이스막(402) 위에 적층되었다. 제1 베이스막(402)의 산화질화규소막의 두께는, 예를 들면, 100nm로 설정되어 있고, 제2 베이스막(403)의 산화질화규소막의 두께 역시, 예를 들면, 100nm로 설정하였다.
다음, 20 내지 150nm(바람직하게는 30 내지 80nm)의 두께를 가지는 비정질 실리콘막(a-Si막)(404)은 플라즈마 CVD법 또는 스퍼터링법과 같은 주지의 방법으로 형성한다. 본 실시예에 있어서, 비정질 실리콘막은 플라즈마 CVD법에 의해 50nm의 두께로 형성되었다. 베이스막(402) 및 (403)과 비정질 실리콘막(404)은 같은 적층 방법에 의해 형성될 수 있기 때문에, 양자를 연속적으로 형성해도 된다.
다음, 소량의 촉매 원소(본 실시예에서는 니켈)(405)를 a-Si막(404)의 표면에 첨가한다. 소량의 니켈(405)의 첨가는 a-Si막(404) 위에 니켈 용액을 유지하고, 스피너(spinner)에 의해 용액을 기판(401)에 균일하게 스프레딩(spreading)하고 나서, 기판(401)을 건조함으로써 수행되었다. 본 실시예에 있어서, 니켈 아세테이트를 용질로서, 물을 용매로서 사용하였고, 용액내의 니켈 농도는 8ppm이 되도록 제어하였다. 이 상태는 도5a에 나타내었다. 도5a에 설명된 바와 같이, 상기 상태에 있어서, 전반사 X선 형광(TRXRF)법에 의하면, a-Si막(404)의 표면 위에 첨가된 니켈의 농도는 약 5×1012 atoms/cm2 이었다.
다음, 불활성 분위기(예를 들면, 질소 분위기)하에서 열처리를 수행한다. 열처리는 1시간 내지 8시간 동안 520℃ 내지 600℃에서 수행한다. 본 실시예에 있어서, 열처리는 4시간 동안 550℃에서 수행되었다. 본 열처리에 있어서, a-Si막(404)의 표면에 첨가된 니켈(405)은 실리사이드화가 되는 동시에 a-Si막으로 확산되어 들어가고, 실리사이드를 핵으로서 사용하여 a-Si막(404)의 결정화가 진행된다. 그 결과, 도5b에 나타낸 바와 같이, a-Si(404)는 결정질 실리콘막(404a)으로 결정화된다.
다음, 도5c에 나타난 바와 같이, 결정질 실리콘막(404a)의 표면은 불화 수소를 포함하는 산(406)에 노출시키고, 그에 따라 제1 게터링 공정을 수행한다. 본 실시예에 있어서, 이러한 공정은 1%의 불화 수소산 용액을 사용하여 디핑법(기판을 용액 속에 완전히 담그는)에 의해 수행되었다. 불화 수소산의 이러한 농도에서의 처리 시간은 약 60 내지 180초(본 실시예에 있어서는 120초)가 바람직하다. 기판을 불화 수소산 용액에 디핑한 후, 용액을 순수한 물로 대신하여, 기판을 세정하고 스핀 건조를 행하였다. 이러한 공정을 통해, 결정질 실리콘막 내에 존재하는 Ni 실리사이드 덩어리(특히 큰덩어리와 NiSi2 덩어리)는 불화 수소산(406)에 의해 선택적으로 에칭 제거되고, 실리사이드 덩어리가 에칭 제거된 자취로서, 결정질 실리콘막(404a)에는 작은 홀들(407)이 남는다. 이 홀들의 직경은 약 0.1㎛ 내지 0.8㎛ 이었다.
다음, 도4d에 나타난 바와 같이, 결정질 실리콘막(404a)을 레이저광(408)으로 쬐여 결정질 실리콘막(404a)이 더 결정화 되도록 하고, 그에 따라 결정화도가 향상된다. 도4c에 나타난 바와 같이, 불화 수소산 (406)에 의한 디핑 처리는 또한, 이러한 레이저 조사공정에 대해 전단계-세정 공정을 제공한다. 이 공정에 있어서, 레이저광으로서는 XeCl 엑시머 레이저(파장:308 nm, 펄스 폭:40 nsec)가 사용되었다. 레이저광 조사는 400 mJ/cm2의 에너지 밀도로 수행되었다. 레이저광은 150 mm ×1 mm 의 크기를 가지는 늘어난 빔 스폿을 형성하도록 성형되었고, 빔 스폿의 종축에 수직한 방향으로, 0.05 nm의 스텝 폭으로 순차적으로 기판에 주사되었다. 이에 따라, 결정질 실리콘막(404a)의 임의의 점에 있어서, 합계 20회의 레이저광 조사가 행해진다. 상기한 바와 같이, 고상 결정화에 의해 얻어진 결정질 실리콘막(404a)은, 레이저 조사에 의한 용융/응고 과정을 통해 결정 결함이 감소되 어, 보다 고품질을 가지는 결정질 실리콘막 (404b)이 된다.
다음, 결정질 실리콘막(404b)의 불필요한 부분을 제거함으로써 소자 분리 공정을 수행한다. 이 공정을 통해, 도5e에 나타난 바와 같이, 섬형 결정질 실리콘막(415n)과 (415p)이 형성되는데, 이는 후에 각각 n채널 TFT와 p채널 TFT의 활성화 영역(소스/드레인 영역과 채널 영역)이 될 부분이다.
문턱 전압을 제어하기 위한 목적으로, n채널 TFT와 p채널 TFT의 활성화 영역의 전 표면에, p형 전기전도도를 제공하는 불순물 원소인 붕소(B)를 1×1016 내지 5×1017/cm3의 농도로 첨가할 수 있다. 붕소(B)의 첨가는 이온 도핑법에 의해도 좋고, 비정질 실리콘막이 적층될 때에 비정질 실리콘막에 택일적으로 첨가할 수도 있다.
다음, 활성화 영역이 되는 결정질 실리콘막(415n)과 (415p)을 덮어 씌우기 위해 20 내지 150 nm(본 실시예에서는 100nm)의 두께를 가진 산화 규소막이 게이트 절연막(416)으로서 적층된다. 산화 규소막은 산소와 함께 150 내지 600℃(바람직하게는 300 내지 450℃)의 기판 온도에서, TEOS를 RF플라즈마 CVD법으로 분해 및 적층함으로써 형성되었다.
다음, 도5f에 나타난 바와 같이, 고용융 금속이 스퍼터링법에 의해 적층되고, 게이트 전극(417n) 및 (417p)를 형성하도록 패턴화된다. 본 실시예에 있어서, 미량의 질소가 도핑된 탄탈(Ta)이 300 내지 600 nm(예를 들면, 450nm)의 두께로 적층되었다.
다음, 이온 도핑법에 의해 게이트 전극(417n) 및 (417p)를 마스크로서 사용하여, 저농도의 불순물(인)(419)이 활성화 영역에 주입된다. 포스핀(PH3)이 도핑 가스로서 사용되고, 가속 전압은 60 내지 90 kV(예를 들면, 80 kV)로 설정되고, 도즈량은 1×1012 내지 1×1014cm-2(예를 들면, 2×1013cm-2)이다. 이러한 공정을 통해, 게이트 전극(417n) 및 (417p)으로 피복되지 않은 섬형 실리콘막(415n) 및 (415p)의 영역은 저농도의 인(419)으로 도핑된 영역(421)이 되고, 게이트 전극(417n) 및 (417p)으로 마스크되어 불순물(419)이 도핑되지 않은 영역은, 이후에 각각 n채널 TFT 및 p채널 TFT의 채널 영역(420n) 및 (420p)이 된다. 이 상태를 도5f에 나타내었다.
다음, 도6a에 나타난 바와 같이, 포토레지스트 도핑 마스크(422)가 제공된다. n채널 TFT에 대해서, 도6a에 나타난 바와 같이, 게이트 전극(417n)을 덮기 위해, 두꺼운 측벽을 가지는 포토레지스트 도핑 마스크(422)가 제공된다. p채널 TFT에 대해서, 게이트 전극(417p)을 피복하기 위해, 활성화 영역(415p)의 주변부(peripheral portion)만을 노출시킨 채, 더 두꺼운 사이드 벽을 갖는 포토레지스트 도핑 마스크(422)가 제공된다. 다음, 이온 도핑법에 의해, 레지스트 마스크(422)를 사용하여 고농도의 불순물(인)(423)이 활성화 영역에 주입된다. 포스핀(PH3)이 도핑 가스로서 사용되고, 가속 전압은 60 내지 90 kV(예를 들면, 80 kV)로 설정되고, 도즈량은 2×1015 내지 1×1016cm-2(예를 들면, 5×1015cm-2)이다. n채널 TFT에 대해서, 고농도의 불순물(인)(423)으로 도핑된 영역(424)은 이후에 n채널 TFT의 소스/드레인 영역으로 될 것이다. 레지스트 마스크(422)로 덮여지고, 고농도의 인(423)으로 도핑되지 않은 활성화 영역(415n)은 저농도의 인으로 도핑된 영역으로 남게 되는데, 이는 LDD(Lightly Doped Drain)영역을 형성한다. p채널 TFT에 있어서, 고농도의 불순물(인)(423)로 도핑된 영역(424)은 이후에 p채널 TFT의 게터링 영역을 형성한다. 영역(424)의 n형 불순물 원소(인)(423)의 농도는 1×1019 내지 1×1021/cm3이다. 또한, n채널 TFT의 LDD 영역(421)의 n형 불순물 원소(인)(419)의 농도는 1×1017 내지 1×1020/cm3 의 범위 내에 있으며, 이 범위 내에서는 LDD 영역으로서 기능하게 된다.
다음, 도6b에 나타난 바와 같이, 레지스트 마스크(422)가 제거된 후, 포토레지스트 도핑 마스크(425)가 n채널 TFT의 활성화 영역 (415n)에 제공된다. 도6b에 나타난 바와 같이, 활성화 영역(415n)의 주변부만을 노출시킨 채 LDD 영역(421)을 덮기 위해, 두꺼운 측벽을 가진 포토레지스트 도핑 마스크(425)가 제공된다. 이 경우에, p채널 TFT에 대한 마스크는 제공되지 않고, TFT는 완전히 노출된다. 다음, 이온 도핑법에 의해 레지스트 마스크(425) 및 마스크로서 p채널 TFT의 게이트 전극(417p)를 사용하여, p형 도전성을 제공하는 불순물(붕소)(426)이 활성화 영역으로 주입된다. 디보란(B2H6)이 도핑 가스로 사용되고, 가속 전압은 40 kV 내지 80 kV(예를 들면, 65 kV)로 설정되고, 도즈량은 1×1015 내지 1×1016cm-2(예를 들면, 7×1015cm-2)으로 설정된다. n채널 TFT에 대해서, 고농도의 붕소(426)로 도핑된 영역(428n)은 이후에 n채널 TFT의 게터링 영역으로서 기능할 것이다. 게이트 전극(417p)하부에 있는 채널 영역(420p) 이외에, p채널 TFT의 활성화 영역(415p) (전 공정에 있어서, 저농도의 n형 불순물(인)(419)로 도핑된) 은 고농도의 붕소(426)로 도핑되는데, 이에 따라 전기전도의 형태가 n형에서 p형으로 바뀌게 되고, 이 영역은 이후에 p채널 TFT의 소스/드레인 영역 (427)이 된다. 또한, 고농도의 인(423)으로 도핑된 영역(424)은 더 높은 농도의 붕소(426)가 도핑되고, 이에 따라 p채널 TFT의 게터링 영역(428p)을 형성한다. 영역(427)과 영역(428n) 및 (428p)의 p형 불순물 원소 (붕소) (426)의 농도는 1.5×1019 내지 3×1021/cm3 이다. 상기 농도는 n형 불순물 원소(인)에 비해 1 내지 2배의 양에 해당한다. n채널 TFT의 게터링 영역 (428n) 및 p채널 TFT의 게터링 영역(428p)은 인(423) (전단계의 공정) 및 붕소(426) (현단계의 공정)로 도핑된 영역이다.
상기한 바와 같이, 불순물로 도핑될 필요가 없는 영역을 덮는데 이용되는 포토레지스트를 사용하여, n형 불순물 및 p형 불순물의 각각이 선택적으로 도핑되고, 이에 따라, 고농도 도핑된(heavily-doped) n형 불순물 영역 (424) 및 p형 불순물 영역(427)이 형성되고, 게터링 영역(428n) 및 (428p)이 형성되고, 이에 따라, n채널 TFT 및 p채널 TFT를 얻는다. 본 실시예에 있어서, n형 및 p형 불순물 원소들은 상기 순서대로 반도체 층에 첨가되지만, 본 순서는 이에 한정되지 않고, 각 구체적 응용에 따라 적절히 결정될 수 있다.
다음, 레지스트 마스크(425)가 제거된 후, 제2 열처리가 불활성 분위기(예를 들면, 질소 분위기) 하에서 수행된다. 본 실시예에 있어서, 열처리는 550℃에서 4시간 동안 수행되었다. 본 열처리 공정에 있어서, n채널 TFT의 활성화 영역 (415n)의 소스/드레인 영역의 외부에 형성된 게터링 영역 (428n)으로, 고농도로 도핑된 인 및 붕소는, 니켈에 대한 고용도 영역을 증가시키고, 또한 니켈에 대한 편석 사이트를 형성한다. 또한, 도핑처리를 하는 동안 생성된 결정 결함은 니켈에 대한 편석 사이트로서 기능을 한다. 다음, 채널 영역(420n), LDD 영역 (421) 및 소스/드레인 영역(424)에 존재하는 니켈은, 도6c의 화살표(414)가 나타내는 바와 같이, 채널 영역으로부터 LDD 영역, 소스/드레인 영역 및 게터링 영역(428n)으로 이동한다. 인으로만 도핑된 소스/드레인 영역(424)이 게터링 효과를 가짐에도 불구하고, 인 및 붕소로 도핑된 게터링 영역(428n)의 게터링 능력은 너무나 높아서, 니켈은 게터링 영역(428n)으로 모여진다. 또한, p채널 TFT의 활성화 영역(415p)에 있어서, 소스/드레인 영역의 외부에 형성된 게터링 영역(428p)으로, 고농도로 도핑된 인 및 붕소는 비슷한 기능을 제공하고, 채널 영역(420p) 및 소스/드레인 영역(427)에 존재하는 니켈은, 화살표(414)가 나타낸 바와 같이, 채널 영역에서 소스/드레인 영역 및 게터링 영역(428p)로 이동한다. 이에 따라, 제2의 게터링 공정이 수행된다.
제2의 게터링 공정에 있어서, 우선, 채널 영역(420), LDD 영역(421) 및 소스/드레인 영역(424 및 427) 내에 고용 상태로로 존재하는 니켈은 게터링 영역(428)으로 이동한다. 그 결과, 니켈 농도는 이들 영역에서 감소하고, 이 영역에 잔존하고 있는 Ni 실리사이드 덩어리(특히, 작은 덩어리와 NiSi 및 Ni2Si와 같은 저급 조성물의 덩어리)가 고용되기 시작한다. 다음, 새롭게 고용된 Ni 원자들이 또한, 게터링 영역(428)으로 이동한다. 결국, 작은 NiSi2 덩어리와 NiSi 및 Ni2Si 덩어리와 같은 저급 실리사이드 덩어리들(제1의 게터링 공정에서 제거되지 않을 수 있는)은 완전히 제거되고, 고용된 니켈의 농도는 또한 감소한다. 반면에, 열처리 공정에 있어서 니켈은 게터링 영역(428n) 및 (428p)으로 이동하기 때문에, 게터링 영역(428n) 및 (428p)에서의 니켈 농도는 1×1019/cm3 이상이다. 2차 이온 질량 분석법(SIMS)으로 측정한 바에 따르면, TFT 활성화 영역의 채널 영역, 채널 영역과 소스/드레인 영역 사이의 접합부 및 채널 영역과 LDD 영역 사이의 접합부에 있어서의 니켈 농도는 약 5×1015 atoms/cm3으로 감소되었고, 이는 측정 가능한 하한치에 가까운 값이다. 이들 영역에 잔존하고 있는 니켈은 물론, 실리사이드 형태로 존재하는 것이 아니라 고용 상태, 즉, 침입형 니켈 원자로서 존재한다.
이러한 열처리 공정은 또한, n채널 TFT의 소스/드레인 영역(424) 및 LDD 영역(421)에 도핑된 n형 불순물(인)과 p채널 TFT의 소스/드레인 영역 (427)에 도핑된 p형 불순물(붕소)을 활성화 시킨다. 그 결과, n채널 TFT의 소스/드레인 영역(424)의 면저항 값은 약 400 내지 700 Ω/square였고, LDD 영역(421)의 면저항 값은 약 30 내지 60 kΩ/square 이었다. 또한, p채널 TFT의 소스/드레인 영역(427)의 면저항 값은 약 1 내지 1.5kΩ/square 이었다.
다음, 도6d에 나타낸 바와 같이, 층간 절연막을 형성한다. 질화 규소막, 산화 규소막 또는 질화산화 규소막을 400 내지 1500 nm(전형적으로, 600 내지 1000 nm)의 두께로 형성한다. 본 실시예에 있어서, 200 nm의 두께를 가지는 질화 규소막(431)과 700 nm의 두께를 가지는 산화 규소막(432)이 서로 적층 형성되고, 이에 따라 두 층의 막을 제공한다. 물론, 무기(inorganic) 층간 절연막은 선택적으로, 다른 어떤 적절한 실리콘을 포함하는 절연막이어도 되고, 단층막 또는 다층막이어도 된다.
다음, 300 내지 500℃에서 1시간 동안 또 한번의 열처리를 행한다. 이 공정은 층간 절연막(특히 질화 규소막(431))으로부터 활성화 영역과 게이트 절연막 사이의 접합부로 수소 원자들을 공급함으로써 TFT 특성을 저하시키는 댕글링(dangling) 결합을 종결시키고 불활성화 시키는 목적으로 수행된다. 본 실시예에 있어서는, 질소 분위기 하에서 410℃에서 1시간 동안 열처리를 행하였다.
다음, 층간 절연막에 콘택트 홀을 형성하고, 금속막, 예를 들면, 질화 티타늄 및 알루미늄의 2층막을 사용하여 TFT의 전극/배선(433)을 형성한다. 질화 티타늄막은 알루미늄이 반도체층으로 확산하는 것을 방지하는 베리어막이다. 마지막으로, 350℃에서 1시간 동안 어닐링 공정을 수행하고, 이에 따라 도6d에 나타난 바와 같이, n채널 TFT(434) 및 p채널 TFT(435)를 얻는다. 필요에 따라, 배선(433)으로 전극간의 필요한 접속을 제공하기 위해, 게이트 전극(417n) 및 (417p)의 위로 추가적인 콘택트 홀을 만들 수도 있다. 또한, TFT를 보호할 목적으로, 질화 규소등으로 만들어진 보호막을 각각의 TFT 위에 제공할 수도 있다.
본 실시예에 따라 제작된 각 TFT는 제3 실시예와 같은 바람직한 전계 효과 이동도를 나타낸다.
또한, 본 실시예에 있어서, 제1 또는 제2 실시예에 비해, 각각의 n채널 TFT 및 p채널 TFT에 대해 소스/드레인 영역 형성 공정에서 게터링 영역이 형성될 수 있다. 따라서, 게터링 공정(포토리소그래피 공정, 도핑 공정 및 어닐링 공정)을 위한 추가적인 공정을 없앨 수 있다. 그 결과, 제조 공정을 간단하게 할 수 있고, 동시에 반도체 장치의 제조 비용 감소와 생산 수율의 개선을 꾀할 수 있다.
[제5 실시예]
본 발명의 제5 실시예는 도7a 내지 도7f 및 도8a 내지 도8d를 참조하여 설명한다. 본 실시예는 또한 n채널 TFT 및 p채널 TFT를 동일 기판 위에서 제작하는 공정에 대해 설명한다.
두께 50 nm의 질화 규소로 만들어진 제1 베이스 절연막(502)이 유리 기판(501) 위에 형성되고, 두께 100 nm의 산화 규소로 만들어진 제2 베이스 절연막(503)이 제1 베이스 절연막(502) 위에 형성된다. 또한, 20 내지 100 nm(예를 들면, 50nm)의 두께를 가지는 a-Si막(504)은 제2 베이스 절연막 (503) 위에 형성된다.
다음, 촉매 원소가 a-Si (504)에 첨가되고, 열처리가 수행된다. 중량 환산으로 10ppm의 촉매 원소(본 실시예에 있어서는 니켈)를 함유하는 수용액(초산 니켈 수용액)이 스핀 코팅법에 의해 비정질 실리콘막 위에 도포되고, 그에 따라, 촉매원소-함유층(505)이 형성된다. 이 상태는 도7a에 나타내었다.
다음, 제1 열처리가 불활성 분위기(예를 들면, 질소 분위기)에서 수행된다. 열처리는 520 내지 600℃에서 1시간 내지 8시간 동안 수행된다. 본 실시예에 있어서, 열처리는 550℃에서 4시간 동안 행해졌다. 본 열처리에 있어서, a-Si막(504)의 표면에 첨가된 니켈(505)은 실리사이드화가 되고, a-Si막(504)의 결정화는 실리사이드를 핵으로서 사용하여 진행된다. 그 결과, a-Si막(504)은 도7b에 나타난 바와 같이, 결정질 실리콘막(504a)으로 결정화된다.
다음, 도7c에 나타난 바와 같이, 열처리로 얻어진 결정질 실리콘막 (504a)은 레이저광으로 조사되고, 그에 따라 향상된 결정화도를 가지는 결정질 실리콘막(504b)를 얻는다. 결정질 실리콘막(504b)의 결정화도는 레이저광 조사에 의해 상당히 향상된다. 또한 본 실시예에 있어서, 펄스 발진형 XeCl 엑시머 레이저(파장: 308 nm)가 레이저광으로서 사용되었다.
다음, 결정질 실리콘막은 소정의 패턴으로 에칭되고, 그에 따라 n채널 TFT의 활성화 영역(515n) 및 p채널 TFT의 활성화 영역(515p)을 형성한다.
다음, 도7d에 나타난 바와 같이, TFT의 활성화 영역이 되는 섬형 결정질 실리콘막(515n) 및 (515p)의 표면은 불화 수소를 함유한 산(506)에 노출되고, 그에 따라 제1 게터링 공정이 행해진다. 본 실시예에 있어서, 본 공정은 1%의 불화 수소산 용액을 사용하여 디핑법(기판을 전체적으로 용액 내에 담그는)으로 행해진다. 이러한 농도의 불화 수소산으로, 처리 시간은 약 60 내지 180초(본 실시예에서는 90초)가 바람직하다. 기판을 불화 수소산 용액 내에 담근 후, 용액은 순수한 물로 대체하고, 기판을 세정하고 스핀 건조를 행했다. 이러한 공정을 통해, 섬형 결정질 실리콘막에 존재하는 Ni 실리사이드 덩어리(특히, 큰 덩어리 및 NiSi2 덩어리)는 불화수소산 (506)에 의해, 선택적으로 에칭 제거되고, 그에 따라 실리사이드 덩어리를 에칭 제거한 흔적으로서, TFT 활성화 영역(515n) 및 (515p)에 작은 홀들 (507)을 남긴다. 홀의 직경은 약 0.05㎛ 내지 0.5㎛ 이었다. 산화 규소막인 제2 베이스막(503)은 또한, 불화 수소산(506)에 노출되고, 그에 따라 두께가 감소한다. 그러나, 상기 조건 하에서, 두께는 단지 30nm 정도 감소하는데, 이는 아무런 문제를 발생시키지 않는다.
다음, 게이트 절연막 (516)이 활성화 영역(515n) 및 (515p)을 덮기 위해 형성된다. 불화수소산의 처리는 또한, 게이트 절연막의 형성 이전의 세정 공정으로 이용되고, 제1 게터링 공정과 동시에 활성화 영역(515n) 및 (515p)의 표면 위의 자연 산화막이 제거된다. 다음, 스퍼터링법, CVD법 등을 사용하여 전도성 막을 게이트 절연막(516) 위에 적층한다. 전도성막의 재료는 높은 용융점을 가지는 금속인 W, Ta, Ti 및 Mo 중 하나이거나 이들의 합금이어도 된다. 다음, 도7e에 나타난 바와 같이, 전도성막은 에칭되고 게이트 전극(517n) 및 (517p)을 형성한다.
다음, 저농도의 n형 불순물(인)(519)이 이온 도핑법에 의해, 게이트 전극(517n) 및 (517p)을 마스크로 사용하여 활성화 영역으로 주입된다. 본 실시예에 있어서, 포스핀(PH3)이 도핑 가스로 사용되었고, 가속 전압은 80 kV로 설정되었고, 도즈량은 2×1013cm-2 으로 설정되었다. 본 공정에 의해, 게이트 전극(517n) 및 (517p)으로 덮여지지 않은 섬형 실리콘막(515n) 및 (515p)의 영역은 저농도의 인(519)으로 도핑된 영역(521)이 되고, 게이트 전극(517n) 및 (517p)으로 마스크 되고 불순물(519)로 도핑되지 않은 영역은, 이후에 각각 n채널 TFT 및 p채널 TFT의 채널 영역(520n) 및 (520p)이 된다. 이 상태는 도7e에 나타내었다.
다음, 도7f에 나타낸 바와 같이, 포토레지스트 도핑 마스크(522)가 제공된다. n채널 TFT의 활성화 영역(515n)에 있어서, 도7f에 나타난 바와 같이, 게이트 전극(517n)을 피복하기 위해 두꺼운 측벽을 가진 포토레지스트 도핑 마스크(522)가 제공된다. p채널 TFT의 활성화 영역(515p)에 있어서, 도7f에 나타난 바와 같이, 전 활성화 영역을 피복하기 위해, 더 두꺼운 측벽을 갖는 포토레지스트 도핑 마스크(522)가 제공된다. 다음, 이온도핑법에 의해 레지스트 마스크(522)를 사용하여, 고농도의 불순물(인)(523)이 활성화 영역으로 주입된다. 본 실시예에 있어서, 포스핀(PH3)이 도핑 가스로 사용되었고, 가속 전압은 80 kV로 설정되었고, 도즈량은 5×1015cm-2로 설정되었다. n채널 TFT에 있어서, 고농도(1×1019 내지 1×1021/cm3)의 인 (523)으로 도핑된 영역(524)은 후에, n채널 TFT의 소스/드레인 영역으로 된다. 활성화 영역(515n)에 있어서, 레지스트 마스크(522)로 덮여지고 고농도의 인(523)으로 도핑되지 않은 영역은 저농도의 인으로 도핑된 영역으로 남는데, 이 부분은 LDD(Lightly Doped Drain)영역을 형성한다. p채널 TFT에 대해서, 활성화 영역(515p)으로 인은 주입되지 않는다.
다음, 레지스트 마스크(522)가 제거된 후, 도8a에 나타난 바와 같이, n채널 TFT의 활성화 영역(515n)을 전체적으로 피복하기 위해, 포토레지스트 도핑 마스크(525)가 제공된다. 이 경우, p채널 TFT의 활성화 영역(515p) 위로 마스크는 제공되지 않고, TFT는 전체적으로 노출된다. 다음, p형 도전성(붕소)(526)을 제공하는 불순물이, 이온 도핑법에 의해 레지스트 마스크 (525) 및 마스크로서 p채널 TFT의 게이트 전극(517p)을 사용하여, 활성화 영역으로 주입된다. 디보렌(B2H6)이 도핑 가스로 사용되었고, 가속 전압은 65 kV로 설정되었고, 도즈량은 7×1016cm-2으로 설정되었다. 게이트 전극 (517p) 하에 있는 채널 영역(520p) 이외에 p채널 TFT의 활성화 영역(515p) (이전 공정에서 저농도의 n형 불순물(인)(519)로 도핑된) 은 고농도의 붕소 (526)로 도핑되며, 이에 따라 전기전도의 타입이 n형에서 p형으로 바뀌고, 상기 영역은 후에 p채널 TFT의 소스/드레인 영역(527)으로 된다.
다음, 레지스트 마스크(525)가 제거된 후, 도8b에 나타난 바와 같이, n채널 TFT의 게이트 전극(517n) 및 p채널 TFT의 게이트 전극(517p)을 피복하기 위해, 레지스트 마스크(529)가 형성된다. 마스크(529)에 의해, n채널 TFT 및 p채널 TFT의 각각의 활성화 영역(515n) 및 (515p)의 일부(주변부)가 노출된다. 다음, 기판은 기판 위쪽에서 기판의 전 표면에 걸쳐, 희가스(rare gas) 원소(본 실시예에서는 Ar)(530)로 이온 도핑된다. 이 공정을 통해, 희가스 원소(530)는 각 TFT 활성화 영역의 노출된 영역으로 주입된다. 이에 따라, 게터링 영역(528n) 및 (528p)이 n채널 TFT 및 p채널 TFT 각각의 활성화 영역(515n) 및 (515p)의 주변부에 형성된다. 본 공정에 있어서, 아르곤 (530)이 이하와 같이 도핑되었다. 100% Ar 가스가 도핑 가스로 사용되었고, 가속 전압은 60 내지 90 kV(예를 들면, 80 kV)로 설정되었고, 도즈량은 1×1015 내지 1×1016cm-2(예를 들면, 3×1015cm-2)으로 설정되었다. 마스크(529)로 덮여진 영역은 희가스 원소로 도핑되지 않는다. 희가스 원소는 Ar, Kr 및 Xe 중 하나 이상일 수 있다. 또한, 본 공정에 있어서, 게터링 영역(528)의 희가스 원소의 농도는 1×1019 내지 3×1021 atoms/cm3 로 제어된다. 또한, 본 공정을 통해, 게터링 영역(528)의 결정성은 파괴되고, 이에 따라 게터링 영역(528)이 비정질화 된다.
다음, 레지스트 마스크(529)가 제거된 후, 불활성 분위기(예를 들면, 질소 분위기)에서 제2 열처리가 행해진다. 본 실시예에 있어서, RTA(Rapid Thermal Annealing) 공정이 사용되었다. 사용된 RTA 장치는 고온의 질소 가스를 기판의 표면에 세차게 내리쳐서 온도를 급상승 및 급강하시키면서, 질소 분위기 하에서 어닐링 공정을 수행할 수 있는 장치였다. 구체적으로, 기판은 550 내지 750℃에서 약 30초 내지 15분 동안, 더 바람직하게는 600 내지 700℃에서 약 1 내지 10분 동안 유지된다. 본 실시예에 있어서, RTA 공정은 670℃에서 5분 동안 수행되었다. 온도 증가율 및 온도 감소율은 100℃/min 이상(본 실시예에서는 약 200℃/min)이 바람직하다. 각 TFT의 활성화 영역에 있어서, 소스/드레인 영역의 외부에 형성된 게터링 영역(528)으로 도핑된 고농도의 아르곤(530)과 도핑 처리 동안의 비정질화를 통해 생성된 결정 결함은 니켈에 대한 편석 사이트를 형성하여 게터링 작용을 일으킨다. 본 열처리 공정에 있어서, n채널 TFT의 활성화 영역(515n)에 있어서, 채널 영역(520n), LDD 영역(521) 및 소스/드레인 영역(524)에 존재하는 니켈은, 도8c의 화살표(514)가 나타낸 바와 같이, 채널 영역으로부터 LDD 영역, 소스/드레인 영역 및 게터링 영역(528n)으로 이동한다. 유사하게, p채널 TFT의 활성화 영역(515p)에 있어서, 채널 영역(520p) 및 소스/드레인 영역 (527)에 존재하는 니켈은, 화살표(514)가 나타낸 바와 같이, 채널 영역으로부터 소스/드레인 영역 및 게터링 영역(528p)으로 이동한다.
제2 게터링 공정에 있어서, 우선, 채널 영역(520), LDD 영역(521) 및 소스/드레인 영역(524)과 (527)에 고용체의 형태로 존재하는 니켈은 게터링 영역(528)으로 이동한다. 그 결과, 이들 영역에서 니켈 농도는 감소하고, 상기 영역에 존재하고 있는 Ni 실리사이드 덩어리(특히 작은 덩어리와 NiSi 및 Ni2Si와 같은 저급의 반도체 조성물 덩어리)는 상기 영역에서 고용되기 시작한다. 다음, 새롭게 고용된 Ni 원자들은 또한, 게터링 영역(528)으로 이동한다. 결국, NiSi 및 Ni2Si 덩어리와 같은 저급의 실리사이드 덩어리와 작은 NiSi2 덩어리(제1 게터링 스텝에서 제거될 수 없는)는 완전히 제거되고, 고용된 니켈의 농도는 또한 감소한다. 반면에, 열처리 공정에 있어서, 니켈이 게터링 영역으로 이동하기 때문에, 니켈 농도는 게터링 영역(528n) 및 (528p)에서 1×1019/cm3 이다. 2차 이온 질량 분석법(SIMS)으로 측정한 바에 따르면, 니켈 농도는 TFT 활성화 영역의 채널 영역, 채널 영역과 소스/드레인 영역 사이의 접합부 및 채널 영역과 LDD 영역 사이의 접합부에서, 측정 하한치에 가까운, 약 5×1015 atoms/cm3으로 감소하였다. 물론, 이들 영역에 잔존하고 있는 니 켈은 실리사이드의 형태로 존재하지 않고, 고용체 형태로, 즉, 침입형 니켈 원자로 존재한다.
본 열처리 공정은 또한, n채널 TFT의 소스/드레인 영역(524) 및 LDD 영역(521)으로 도핑된 n형 불순물(인) 과 p채널 TFT의 소스/드레인 영역 (527)로 도핑된 p형 불순물(붕소)을 활성화 시킨다. 그 결과, n채널 TFT의 소스/드레인 영역(524)의 면저항 값은 약 30 내지 60 ㏀/square 이었다. 또한, p채널 TFT의 소스/드레인 영역(527)의 면저항 값은 약 1 내지 1.5 ㏀/square 이었다. 본 실시예에 있어서, 게터링 영역은 n채널 TFT 및 p채널 TFT의 각 활성화 영역에 있어서의 소스 영역 또는 드레인 영역의 외부에 형성되고, 이에 따라, 희가스 원소의 도입으로 인한 비정질화를 통해, TFT의 소스 영역 또는 드레인 영역에 있어서 저항이 증가할지라도, 아무런 문제가 발생하지 않는다.
본 공정 후, 레이저 라만 분광법에 의해 측정된 라만 스펙트럼에 있어서, 비정질 Si의 TO-포논 피크 Pa 및 결정질 Si의 TO-포논 피크 Pc 와의 비율 Pa/Pc은, 각 TFT의 게터링 영역에서 측정한 값이 채널 영역에서 측정한 값보다 더 크다. 본 실시예에 있어서, 투광성 유리 기판이 사용된 경우, 본 측정은 기판의 밑면으로부터 수행될 수 있다. 또한, 본 열처리 공정 후, 고온 공정이 수행되지 않기 때문에, 이 조건은 TFT의 완성 후에도 유지된다.
다음, 도 8d에 나타난 바와 같이, 층간 절연막을 형성한다. 본 실시예에 있어서, 200 nm의 두께를 가지는 질화규소막(531) 및 700 nm의 두께를 가지는 산화규소막(532)이 상호 적층 형성되고, 이에 따라 2층막을 제공한다.
다음, 300 내지 500℃에서 1시간 동안 또 다른 열처리를 행한다. 본 공정은 층간 절연막(특히 질화규소막(531))으로부터 활성화 영역과 게이트 절연막 사이의 접합면으로 수소 원자들을 공급함으로써 TFT 특성을 저하시키는 댕글링 결합을 종결시키고 불활성화 시킨다.
다음, 콘택트 홀을 층간 절연막에 형성하고, 금속막을 사용하여 TFT의 전극/배선(533)을 형성하고, 이에 따라, 도8d에 나타난 바와 같이, n채널 TFT(534) 및 p채널 TFT(535)를 완성한다. 필요에 따라, 배선(533)에 의해 전극간에 필요한 접속을 제공하기 위해, 게이트 전극(517n) 및 (517p) 위로 추가적인 콘택트 홀들이 만들어질 수 있다.
본 실시예에 따라 제조된 각 TFT는 제3 및 제4 실시예에서와 같이 바람직한 전계 효과 이동도를 보였다.
[제6 실시예]
본 실시예는 제1 실시예부터 제5 실시예까지와는 다른 결정화 방법에 대해 설명한다. 본 실시예는 도9a 내지 도9e를 참조하여 설명한다. 도9a 내지 도9e는 본 실시예의 제조 공정을 순차적으로 설명하는 단면도이다.
우선, 제1 내지 제5 실시예에 나타난 바와 같이, 기판(601)으로부터 불순물의 확산을 방지하기 위해, 산화규소막, 질화규소막 또는 산화질화규소막과 같은 베이스막이 기판(본 실시예에서는 유리 기판)(601) 위에 형성된다. 본 실시예에 있어서, 질화규소막이 하부 제1 베이스막(602)으로서 적층되었고, 산화규소막이 제2 베이스막(603)으로서 제1 베이스막(602) 위에 적층되었다. 제1 베이스막(602)의 산화 질화 규소막의 두께는 예를 들면, 100 nm로 설정되었고, 제2 베이스막(603)의 산화질화 규소막의 두께 또한, 예를 들면, 100 nm로 설정되었다. 다음, 30 내지 80 nm의 두께를 가진 a-Si막(604)은 플라즈마 CVD법 또는 스퍼터링법과 같은 주지의 방법으로 형성된다. 본 실시예에 있어서, 비정질 실리콘막은 플라즈마 CVD법에 의해 50 nm의 두께로 형성되었다. 본 공정에 있어서, 베이스 절연막과 비정질 반도체막은 기판을 공기중에 노출시키지 않고 연속적으로 형성하여도 된다.
다음, 산화 규소로 만들어진 마스크 절연막(605)이 200 nm의 두께로 형성된다. 도9a에 나타난 바와 같이, 마스크 절연막(605)은 반도체막에 촉매 원소를 첨가할 수 있는 개구부(opening)(600)를 포함한다.
다음, 도9b에 나타난 바와 같이, 중량 환산으로 100 ppm의 촉매 원소(본 실시예에서는 니켈)를 포함하는 수용액(초산 니켈 수용액)을 스핀 코팅법으로 도포하고, 이에 따라 촉매 원소층(606)을 형성한다. 본 공정에 있어서, 촉매 원소(606)는, 마스크 절연막(605)의 개구부(600)에 있어서, 선택적으로 a-Si막(604)에 접촉하고, 이에 따라 촉매-원소-첨가된 영역을 형성한다. 본 실시예에 있어서 사용될 수 있는 촉매 원소는 철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 플래티늄(Pt), 구리(Cu), 금(Au) 중에서 하나 이상이다.
또한, 본 실시예에서는 니켈이 스핀 코팅법에 의해 첨가되었지만, 촉매 원소(본 실시예에서는 니켈막)의 박막은 기상 증착법, 스퍼터링법 등에 의해서 a-Si막 위에 택일적으로 형성될 수 있다.
다음, 500 내지 650℃(바람직하게 550 내지 600℃)에서 6 내지 20 시간(바람직하게는 8 내지 15시간) 동안 열처리를 한다. 본 실시예에서는 570℃에서 14시간 동안 열처리를 하였다. 그 결과, 도9c에 나타난 바와 같이, 결정핵이 촉매-원소-첨가된 영역(600)에 형성되고, 영역(600)의 a-Si막이 우선적으로 결정질 실리콘막(604a)으로 결정화된다. 결정화된 영역을 기점으로 하여, 기판에 대해 대략적으로 평행한 방향(화살표(607)가 나타내고 있는)으로 결정화가 더욱 진행되고, 이에 따라, 거시적으로 결정 성장 방향이 균일한 결정질 실리콘막(604b)이 형성된다. 본 공정에 있어서, 마스크 (605) 위에 존재하는 니켈(606)은 마스크막(605)에 의해 막아지고, 하층의 a-Si막에는 도달하지 않는다. 따라서, a-Si막(604)의 결정화는 영역(600)에 있어서 도입된 니켈에 의해서만 영향을 받는다. 또한, 횡성장(lateral growth)의 전단부가 도달하지 않는 영역은 비정질 영역(604c)로 남는다. 그러나, 레이아웃(layout)에 따라, 인접한 개구부로부터 횡방향으로 성장한 두 결정 영역은 상호 충돌하여, 경계를 형성하고, 이 경우 비정질 영역은 존재하지 않게 된다.
도 9d에 나타난 바와 같이, 마스크로서 사용된 산화규소막(605)이 제거된 후 얻어진 결정질 실리콘막은, 제1 내지 제5 실시예에서와 같이, 결정성을 향상시키기 위해 레이저광으로 조사할 수도 있다. 이에 따라, 횡방향으로 성장한 결정 영역(604b)에 있어서 결정질 실리콘막은 보다 품질이 향상되고 결정질 실리콘막(604d)을 형성한다.
다음, 횡방향으로 성장한 결정 영역(604d)의 결정질 실리콘막은 소정의 패턴 으로 에칭되고, 이에 따라 TFT의 활성화 영역(609)을 형성한다.
본 실시예의 결정화 방법은, 더 높은 전류 구동 능력 및 성능을 가진 TFT를 실현하기 위해, 제1 내지 제5 실시예의 결정화 공정에 적용할 수 있다. 결정질 실리콘막의 표면을 불화수소를 함유하는 산에 노출시키는 제1 게터링 공정은, 제1 및 제4 실시예에서와 같이, 레이저광(608) 조사 공정 이전(본 실시예에 있어서 도9d의 공정 이전)에 수행하여도 되고, 제2 및 제3 실시예에서와 같이, 레이저 조사 공정 이후(도9d의 공정 이후)에 수행하여도 된다. 택일적으로, 제5 실시예에서와 같이, 활성화 영역(609)의 형성 이후에 수행하여도 된다.
[제7 실시예]
본 실시예는, 활성화 영역에 있어서, 제4 또는 제5 실시예에 나타난 바와 같이, 반도체막을 결정화하는 촉매 원소를 이동시키기 위해, 게터링 영역을 구성하는 방법을 나타낸다. 본 실시예는 도10a 내지 10d, 도11a 및 도11b를 참조하여 설명한다.
제4 또는 제5 실시예의 TFT 제작 공정에 본 실시예를 적용함으로써, n채널 TFT 및 p채널 TFT의 활성화 영역에 있어서 다양한 모양의 게터링 영역을 형성하는 것이 가능하다. 또한, n채널 TFT와 p채널 TFT에 있어서, 게터링 영역에서부터 채널 영역까지의 거리를 대략 같게 되도록 제어하면서, n채널 TFT의 활성화 영역과 p채널 TFT의 활성화 영역에 있어서, 게터링 영역의 면적을 대략 같게 되도록 제어함으로써 n채널 TFT와 p채널 TFT의 촉매 원소 게터링 효율이 대등하게 된다. 활성화 영역에 형성된 게터링 영역의 모양례는 이하에서 설명한다.
n채널 TFT의 활성화 영역과 p채널 TFT의 활성화 영역에 있어서, 게터링 영역의 면적을 대략 같게 되도록 제어한다는 것은 n채널 TFT와 p채널 TFT의 S/W 비를 대략 같도록 제어한다는 것을 의미하고, 여기서 W는 활성화 영역(채널 영역)의 폭을, S는 게터링 영역의 면적이다.
도10a는 게터링 영역(73a) 및 (74a)의 각 활성화 영역이, 게이트 전극(75a) (활성화 영역의 외선부) 하부의 활성화 영역에 있어서의, 채널 영역으로부터 떨어진 곳에 구성되어 있고, 게이트 전극(75a)에 대해 평행하게 확장된 직사각형의 모양을 하고 있고, 이러한 직사각형 모양의 코너부는 활성화 영역의 코너부와 대략 일렬로 정렬되어 있는 예를 나타낸다.
도10b는 게터링 영역(73b) 및 (74b)의 각 활성화 영역이, 게이트 전극(75b) (활성화 영역의 외선부) 하부의 활성화 영역에 있어서의, 채널 영역으로부터 떨어진 곳에 구성되어 있고, 게이트 전극(75b)에 대해 수직으로 확장된 직사각형의 모양을 하고 있고, 이러한 직사각형 모양의 코너부는 활성화 영역의 코너부와 대략 일렬로 정렬되어 있는 예를 나타낸다.
도10c는 게터링 영역(73c) 및 (74c)의 각 활성화 영역이, 게이트 전극(75c) (활성화 영역의 외선부) 하부의 활성화 영역에 있어서, 채널 영역으로부터 떨어진 곳에 구성되어 있고, 게이트 전극(75c)에 대해 평행하게 확장된 직사각형 부분과 게이트 전극(75c)에 대해 수직으로 확장된 다른 직사각형 부분을 포함하는 복잡한 모양을 하고 있고, 이러한 직사각형 모양의 코너부는 활성화 영역의 코너부와 대략 일렬로 정렬되어 있는 예를 나타낸다. 본 구성에 있어서, 도10a 및 도10b의 경우에 비해, 게터링 영역의 면적은 증가할 수 있고, 이에 따라, 촉매 원소 게터링 효율은 증가한다.
이러한 구성 중 어떠한 것에 있어서도, 게터링 영역은 소스 영역 및 드레인 영역에 형성된 접합부(여기서 사용된 "접합부"란 용어는 TFT를 전기적으로 접속하는 배선이 활성화 영역과 접속하는 부분을 말한다) 사이를 흐르는 전류를 차단하지 않도록 구성되어 있다. 구체적으로, 도10a의 게터링 영역(73a) 및 (74a)은 소스 영역(71a)에 형성된 접합부(76a)와 드레인 영역 (72a)에 형성된 접합부(77a) 사이를 흐르는 전류를 차단하지 않도록 구성되어 있다.
또한, 도(10b)의 게터링 영역(73b) 및 (74b)은 소스 영역(71b)에 접속된 접합부(76b)와 드레인 영역(72b)에 형성된 접합부(77b) 사이를 흐르는 전류를 차단하지 않도록 구성되어 있다.
또한, 도10c의 게터링 영역(73c) 및 (74c)은 소스 영역(71c)에 형성된 접합부(76c)와 드레인 영역(72c)에 형성된 접합부(77c) 사이를 흐르는 전류를 차단하지 않도록 구성되어 있다.
게터링 영역(73d) 및 (74d)의 게터링 효율을 더 향상시키기 위해서 게터링 영역(73d) 및 (74d)의 면적이 증가하도록, 게터링 영역(73d) 및 (74d)이 접합부(76d) 및 (77d)의 각각을 오버랩하고 있다는 것을 제외하고는, 도10d는 기본적으로 도10c에 나타난 구성과 같다. 기본적으로, 게터링 영역(73d) 및 (74d)과 접합부(76d) 및 (77d) 사이의 일부 오버랩은 어떠한 문제도 발생시키지 않는다. 그러나, 오버랩되는 면적이 접합부(76d) 또는 (77d)의 면적의 반을 넘지 않아야 한다. 따라서, 접합부(76d) 및 (77d) 와 게터링 영역(73d) 및 (74d) 사이의 거리는, 각 영역을 형성하기 위한 포토리소그래피에 사용되는, 노출 장치의 정렬(alignment) 정밀도를 적절히 결정할 필요가 있다. 게터링 영역의 구성은 본 실시예의 경우에 한정되지 않고, 소스영역과 드레인 영역 사이에 흐르는 전류에 영향(차단)을 주지 않는한 다른 어떠한 구성도 가능하다.
도11a는 활성화 영역을 여러 게이트 전극(75e)이 가로지르고, 게이트 전극(75e)의 하부에 여러 채널 영역이 제공되는 예를 나타낸다. 소스 영역 (71e) (또는 드레인 영역(72e)), 게터링 영역(78e) 및 접합부(79e)는 여러 게이트 전극 사이에 형성된다. 도10a 내지 도10d에 나타난 구성과 같이, 게터링 영역(73e) 및 (74e)은 활성화 영역의 외선부에 형성되고, 소스 영역 (71e) 또는 드레인 영역(72e)과 접합부(76e) 및 (77e)는 게터링 영역(73e) 및 (74e) 사이에 형성된다. 또한 도11a의 구성에 있어서, 게터링 영역 (73e)은 접합부(76e)에 선택적으로 오버랩될 수 있다. 그러나, 오버랩되는 면적은 접합부(76e) 또는 (77e)의 면적의 반을 초과해서는 안된다.
도11b는 또한, 활성화 영역을 여러 게이트 전극(75f)이 가로지르고, 게이트 전극(75f) 하부에 여러 채널 영역이 제공되는 예를 나타낸다. 도11b의 구성에 있어서, 두 TFT가 활성화 영역을 공유하면서 서로 직렬로 연결되어 있고, 그 연결부에는 접합부가 제공되지 않는다. 이에 따라, 본 구성은 이러한 연결부로부터 전기 신호를 꺼낼 필요가 없는 경우에 사용될 수 있다. 이러한 TFT 회로는 클록 인버터(clocked inverter), 래치회로 등에 실제로 사용된다. 소스 영역(71f)(또는 드레인 영역(72f)) 및 게터링 영역 (78f)은 여러 게이트 전극 사이에 형성된다. 도10a 내지 도10d의 구성에 나타난 바와 같이, 게터링 영역(73f) 및 (74f)은 활성화 영역의 외선부에 형성되고, 소스 영역(71f) 또는 드레인 영역(72f)과 접합부(76f) 및 (77f)는 게터링 영역(73f) 및 (74f) 사이에 형성된다. 연결부 영역에 있어서, 게터링 영역(78f)은 접합부(76f)로부터 접합부(77f)로 흐르는 전류를 적어도 차단하지 않도록 구성되어 있다.
TFT의 활성화 영역의 모양은 TFT에 요구되는 전류의 양에 따라 변한다. 본 발명은 도10a 내지 도10d 와 도11a 및 도11b에 나타난 구성에 있어서처럼, 소스/드레인 영역의 폭이 채널 영역의 폭과 같아지는 "웨이스트리스(waistless)" 구성에 사용되거나, 채널 영역의 폭이 소스/드레인 영역의 폭으로부터 좁아지는 "쐐기 모양"의 구성으로 사용될 수 있다.
게터링 영역의 모양과는 관계없이, 촉매 원소가 게터링 열처리에 의해 게터링 영역으로 이동하기 때문에, 게터링 영역의 촉매 원소 농도는 1×1019/cm3 이상으로 증가한다.
본 실시예는 제4 또는 제5 실시예의 조합으로 사용될 수 있다.
[제8 실시예]
도12a 및 도12b는 본 발명에 따라 제조된 반도체 장치를 각각 설명하는 블록 다이어그램이다. 도12a는 아날로그 구동을 하기 위한 회로 구성을 나타낸다. 본 실시예의 반도체 장치는 소스 구동 회로(80), 화소부(81) 및 게이트 구동 회로(82)를 포함한다. 여기에 사용된 "구동 회로"라는 용어는 소스 구동 회로 및 게이트 구동 회로를 포함한 총칭을 말한다.
소스 구동 회로(80)는 시프트(shift) 레지스터(80a), 버퍼 (80b) 및 샘플링 회로(트랜스퍼 게이트) (80c)를 포함한다. 게이트 구동 회로(82)는 시프트 레지스터(82a), 레벨 시프터(82b) 및 버퍼(82c)를 포함한다. 필요에 따라, 레벨 시프터 회로는 샘플링 회로 및 시프트 레지스터 사이에 제공될 수 있다.
또한, 본 실시예에 있어서, 화소부(81)는 여러 화소 각각이 TFT를 포함하고 있다.
또 하나의 게이트 구동 회로(도시하지 않음)가 택일적으로, 게이트 구동 회로(82)로부터 화소부(81)의 반대편에 제공되어도 된다.
도12b는 디지털 구동을 하기 위한 회로 구성을 나타낸다. 본 실시예의 반도체 장치는 소스 구동 회로(83), 화소부(84) 및 게이트 구동 회로 (85)를 포함한다. 디지털 구동에 대해서, 도12b에 나타난 바와 같이, 래치(A)(83b) 및 래치(B)(83c)가 샘플링 회로 대신에 제공될 수 있다. 소스 구동 회로(83)는 시프트 레지스터(83a), 래치(A)(83b), 래치(B)(83c), D/A 컨버터(83d) 및 버퍼(83e)를 포함한다. 게이트 구동 회로(85)는 시프트 레지스터(85a), 레벨 시프터(85b) 및 버퍼(85c)를 포함한다. 필요에 따라, 레벨 시프터 회로는 래치(B)(83c)와 D/A 컨버터(83d) 사이에 제공될 수 있다.
상기 구성은 제1 내지 제7 실시예의 제조 공정에 의해 실현될 수 있다. 본 실시예서는 화소부 및 구동 회로만을 설명하고 있지만, 메모리 또는 마이크로프로세서도 본 발명의 제조 공정에 따라 형성될 수 있다.
[제9 실시예]
본 발명에 따라 제조된 CMOS 회로 및 화소부는 액티브 메트릭스형 액정 표시 장치에 사용될 수 있다. 이에 따라, 본 발명은 이러한 액정 표시 장치를 표시부에 합체한 모든 전기 기기로 사용될 수 있다.
이러한 전기 기기는 비디오 카메라, 디지털 카메라, 프로젝터(리어형 또는 프런트형), 헤드 마운트 표시 장치(고글형 표시 장치), 퍼스널 컴퓨터, 휴대 정보 단말기(예를 들면, 모바일 컴퓨터, 이동 전화, 또는 전자북) 등을 포함한다.
본 발명에 있어서, 촉매 원소를 사용하여 바람직한 결정성을 가지는 결정질 실리콘막을 얻을 수 있다. 또한, 촉매 원소는 충분히 게터링될 수 있고, 이에 의해 n채널 TFT 및 p채널 TFT의 특성을 향상시킬 수 있고, 이에 따라, 고신뢰도 및 안정한 회로 특성을 가지는 바람직한 CMOS 구동 회로를 실현할 수 있다. 또한, 화소 스위칭 TFT 및 아날로그 스위치부의 샘플링 회로의 TFT를 포함하여, OFF 상태의 누설 전류가 문제되는 TFT에 있어서도, 누설 전류를 충분히 억제할 수 있는데, 이는 촉매 원소의 편석 때문인 것으로 보여진다. 그 결과, 표시 불균일성이 없는 바람직한 표시 장치가 실현가능하다. 표시 불균일성이 없는 바람직한 표시 장치가 얻어지기 때문에, 광원의 사용을 절약할 수 있고, 이에 따라 소비전력을 절감할 수 있다. 따라서, 저소비전력형 전기 기기(이동 전화, 이동 전자북 및 표시 장치)를 실현할 수 있다.
상기한 바와 같이, 본 발명은 적용가능 범위는 넓고, 모든 종류의 전기 기기 에 사용될 수 있다. 또한, 본 발명의 전기 기기는 상기 실시예의 하나 이상에 기초하여 제조된, 표시 장치를 사용하여 실현될 수 있다.
예를 들면, 상기 실시예에 있어서, 제1 게터링 공정으로서 불화수소산으로 에칭 공정이 수행되었지만, 촉매 원소의 반도체 화합물 덩어리(특히, 큰 덩어리 및 고급 반도체 화합물 덩어리)는 다른 적절한 방법으로 택일적으로 제거할 수 있다.
또한, 상기 실시예에 있어서, 비정질 실리콘막의 표면에 니켈 염용액을 도포함으로써 니켈을 도입하였지만, 니켈이 비정질 실리콘막 하부의 층으로부터 확산함과 동시에, 결정 성장이 수행되도록 비정질 실리콘막의 적층 전에, 베이스막의 표면에 니켈을 택일적으로 도입하여도 된다. 또한, 니켈을 도입하는 방법은 다른 적절한 방법을 사용하여도 된다. 예를 들면, SiO2막으로부터 니켈을 확산하기 위해, SOG(spin-on-glass) 재료를 니켈 염에 대한 용매로서 사용할 수 있다. 택일적으로, 니켈은 스퍼터링법, 기상 증착법 또는 플레이팅(plating)법을 사용하여 박막의 형태로 도입될 수 있고, 이온 도핑법에 의해 직접적으로 도입될 수도 있다.
또한, 제1 내지 제4 실시예에 있어서, 인을 제2 게터링 공정에 사용하였지만, 비소 또는 안티몬을 택일적으로 사용할 수도 있다. 제5 실시예에 있어서 아르곤을 도핑하였지만, 크립톤 및 크세논도 효과가 있다.
본 발명에 있어서, 촉매 원소를 사용하여 제조된 바람직한 결정성을 유지한 채, 결정질 반도체 막의 기기 영역(특히, 채널 영역, 또는 채널 영역과 소스 영역 사이의 연결부 또는 채널 영역과 드레인 영역 사이의 연결부)에 잔존하는 촉매 원소의 양을 충분히 감소할 수 있다. 이러한 반도체막을 사용한 TFT로써, 누설 전류의 발생을 억제하고, 신뢰도를 향상시킬 수 있고, 특성변화가 거의 없는 안정한 특성을 가진, 고성능 반도체 소자를 실현할 수 있다. 또한, 게터링 공정에 대한 추가적인 공정을 줄일 수 있고, 이에 의해 제조 공정을 간단히 할 수 있다. 그 결과, 생산수율을 크게 향상 시킬 수 있고 반도체 장치의 제조 단가를 감소시킬 수 있다.
따라서, 본 발명에 있어서, 고성능의 반도체 소자를 실현할 수 있고, 간단한 제조 공정으로 고집적, 고성능 반도체 장치를 얻을 수 있다. 특히, 액정 표시 장치에 있어서, 본 발명은 액티브 매트릭스형 기판에 요구되는 화소 스위칭 TFT의 스위칭 특성에 있어서의 향상과, 주위 구동 회로부의 TFT에 요구되는 성능 및 집적도의 향상을 제공한다. 따라서, 동일 기판상에 형성된 액티브 매트릭스부 및 주위 구동 회로부를 가지는 드라이버-모놀리식(driver-monolithic) 액티브 매트릭스 기판에 있어서, 모듈의 콤팩트화, 고성능화, 비용절감을 꾀할 수 있다.
본 발명은 바람직한 실시예를 설명하였지만, 해당 기술의 당업자라면 공개된 발명은 여러 방법으로 개조 가능하고, 구체적으로 상기한 것과는 다른 많은 실시예를 가정할 수 있다. 따라서, 본 발명의 의도 및 영역 내에서 본 발명의 모든 개조를 보호할 수 있는 추가적인 권리를 주장한다.

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  33. (a) 절연성표면상에 비정질반도체층을 형성하는 공정;
    (b) 상기 비정질반도체층에 결정화를 촉진할 수 있는 촉매원소를 부여한 후, 제1 가열처리를 행함으로써, 상기 비정질반도체층을 결정화하여, 결정질반도체층을 얻는 공정;
    (c) 제1 게터링공정을 행하여, 상기 결정질반도체층으로부터 촉매원소를 제거하는 공정;
    (d) 상기 제1 게터링공정과는 상이한 제2 게터링공정을 행하여, 상기 결정질반도체층으로부터 촉매원소를 제거하는 공정을 포함하고,
    상기 제1 게터링공정과 제2 게터링공정은 서로 상이한 촉매원소의 반도체화합물을 게터링하며, 상기 제1 게터링공정과 제2 게터링공정 중 적어도 하나는 반도체화합물의 일부가 아닌 촉매원소를 게터링하는 것을 특징으로 하는 반도체막의 제조방법.
  34. 제33항에 있어서, 상기 공정(c)는, 상기 결정질 반도체층에 존재하는 촉매원소의 반도체화합물의 적어도 큰 덩어리를 제거하는 공정을 포함하는 반도체막의 제조방법.
  35. 제33항에 있어서, 상기 공정(d)는, 상기 결정질 반도체층에 잔존하는 적어도 일부의 촉매원소를 이동시켜, 상기 결정질 반도체층에 저농도 촉매영역을 형성하는 공정을 포함하고, 상기 저농도 촉매영역은 다른 영역보다 낮은 촉매원소 농도를 갖는 반도체막의 제조방법.
  36. 제33항에 있어서, 상기 공정(c)는, 촉매원소의 고급 반도체화합물을 제거하는 공정을 포함하고, 저농도 촉매영역은 상기 고급 반도체화합물을 실질적으로 포함하지 않는 반도체막의 제조방법.
  37. 제36항에 있어서, 상기 결정질반도체층은 실질적으로 Si로 구성되고, 상기 촉매원소는 금속원소(M)이고, 상기 고급 반도체화합물은 MxSiy(x〈y)의 조성을 갖는 반도체막의 제조방법.
  38. 제33항에 있어서, 상기 공정 (d)는, 촉매원소의 저급 반도체화합물을 형성하고 있는 촉매원소를 이동시키는 공정을 포함하고, 저농도 촉매영역은 상기 저급 반도체화합물을 실질적으로 포함하지 않는 반도체막의 제조방법.
  39. 제38항에 있어서, 상기 결정질반도체층은 실질적으로 Si로 구성되고, 상기 촉매원소는 금속원소(M)이고, 상기 저급 반도체화합물은 MxSiy(x≥y)의 조성을 갖는 반도체막의 제조방법.
  40. 제33항에 있어서, 상기 공정 (d)는, 상기 결정질 반도체층에 고용체의 형태로 존재하는 촉매원소를 이동시키는 공정을 포함하는 반도체막의 제조방법.
  41. 제33항에 있어서, 상기 공정 (c)는, 상기 촉매원소의 반도체화합물을 선택적 으로 에칭 제거하는 공정을 포함하는 반도체막의 제조방법.
  42. 제41항에 있어서, 상기 공정 (c)에 있어서의 에칭공정은, 에천트로서 적어도 불화수소를 포함하는 산을 사용하여 실행되는, 반도체막의 제조방법.
  43. 제33항에 있어서, 상기 공정 (d)는, 상기 결정질 반도체막에 잔존하는 촉매원소의 반도체화합물을 구성하는 촉매원소를, 상기 결정질 반도체층중에 용해(dissolving)시키는 공정을 포함하는, 반도체막의 제조방법.
  44. 제33항에 있어서, 상기 공정 (d)는, 상기 촉매원소를 흡인할 수 있는 게터링영역 또는 게터링층을 형성하는 공정과, 제2 가열처리를 행하여 상기 결정질 반도체막에 잔존하는 촉매원소를 상기 게터링영역 또는 게터링층으로 이동시키는 공정을 포함하는, 반도체막의 제조방법.
  45. 제44항에 있어서, 상기 게터링영역 또는 게터링층은, 상기 결정질 반도체막의 다른 영역보다도 많은 비정질성분을 포함하는, 반도체막의 제조방법.
  46. 제44항에 있어서, 상기 게터링영역 또는 게터링층은, n형 도전성을 부여하는 주기율표 제Ⅴ족 B에 속하는 불순물원소를 포함하는, 반도체막의 제조방법.
  47. 제46항에 있어서, 상기 불순물원소는, P, As 및 Sb로 이루어지는 군으로부터 선택된 적어도 일종의 원소를 포함하는, 반도체막의 제조방법.
  48. 제44항에 있어서, 상기 게터링영역 또는 게터링층은, p형 도전성을 부여하는 주기율표 제Ⅲ족 B에 속하는 불순물원소를 포함하는, 반도체막의 제조방법.
  49. 제48항에 있어서, 상기 불순물원소는, B 및 Al의 적어도 하나를 포함하는, 반도체막의 제조방법.
  50. 제44항에 있어서, 상기 게터링영역 또는 게터링층은, Ar, Kr 및 Xe로 이루어지는 군으로부터 선택되는 적어도 일종의 희가스원소를 포함하는 반도체막의 제조방법.
  51. 제44항에 있어서, 상기 게터링영역 또는 게터링층이 포함하는 적어도 일종의 불순물원소 및 적어도 일종의 희가스원소는 이온주입법에 의해 도입되는, 반도체막의 제조방법.
  52. 제44항에 있어서, 상기 공정(d) 후에, 상기 게터링영역 또는 게터링층을 제거하는 공정을 더 포함하는, 반도체막의 제조방법.
  53. 제33항에 있어서, 상기 공정(b)는, 상기 비정질반도체막의 한 영역에 선택적으로 상기 촉매원소를 부여한 후, 상기 제1 가열처리를 행함으로써, 상기 촉매원소가 선택적으로 부여된 상기 영역으로부터 횡방향으로 결정성장 프로세스가 진행하도록 하는 공정을 포함하는, 반도체막의 제조방법.
  54. 제33항에 있어서, 상기 공정(b)는, 상기 제1 가열처리 후에, 상기 결정질 반도체막에 레이저광을 조사하는 공정을 포함하는, 반도체막의 제조방법.
  55. 제54항에 있어서, 상기 공정(c)는, 상기 촉매원소의 반도체화합물을 선택적으로 에칭 제거하는 공정을 포함하고,
    상기 에칭공정은 상기 공정(b)에 있어서의 상기 제1 가열공정 후에 또한 상기 레이저광 조사공정 전에 실행되고, 표면을 세정하는 공정을 겸하는, 반도체막의 제조방법.
  56. 제33항에 있어서, 상기 공정(b)는 상기 제1 가열공정 후에, 상기 결정질반도체막상에 절연막을 형성하는 공정을 포함하고,
    상기 공정(c)는 상기 촉매원소의 반도체화합물을 선택적으로 에칭 제거하는 공정을 포함하고,
    상기 에칭공정은 상기 공정(b)에 있어서의 상기 제1 가열공정 후에 또한 상기 절연막 형성공정 전에 실행되고, 표면을 세정하는 공정을 겸하는, 반도체막의 제조방법.
  57. 제33항에 있어서, 상기 촉매원소는, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로 이루어지는 군으로부터 선택되는 적어도 일종의 금속원소인, 반도체막의 제조방법.
  58. 제33항에 기재된 반도체막의 제조방법에 의해 제조된 반도체막을 제공하는 공정과,
    상기 반도체막을 활성화영역에 갖는 박막 트랜지스터를 제조하는 공정을 포함하는 반도체장치의 제조방법.
  59. 제58항에 있어서, 상기 활성영역은, 채널영역, 소스영역 및 드레인영역을 포함하고,
    상기 박막 트랜지스터를 제조하는 공정은, 저농도 촉매 영역에 적어도 상기 채널영역을 형성하는 공정을 포함하는, 반도체장치의 제조방법.
  60. 제59항에 있어서, 상기 박막 트랜지스터를 제조하는 공정은, 상기 저농도 촉매 영역에, 상기 채널영역, 소스영역 및 드레인영역을 형성하는 공정을 포함하는, 반도체장치의 제조방법.
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