KR101306137B1 - 유기 전계발광 표시장치 및 액정표시장치 - Google Patents
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Abstract
본 발명은 폴리 실리콘 액정표시장치에 관한 것으로, 특히 기판 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층 상에 촉매 금속층을 형성하는 단계와;
상기 촉매 금속층과 비정질 실리콘층이 형성된 상기 기판을 저온인 제 1 온도에서 제 1차 결정화 열처리하는 단계와, 상기 비정질 실리콘층 상부 표면으로 확산에 의해 침투한 촉매 금속 원자의 일부를 제거하는 게터링 공정을 실시하는 단계와;
상기 비정질 실리콘층을 상기 제 1 온도 보다 높은 제 2 온도에서 제 2차 결정화 열처리를 통해 폴리 실리콘층을 형성하는 단계, 상기 폴리 실리콘층 상에 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 도핑 마스크로 이용하여 상기 폴리 실리콘층을 도핑하는 단계와, 상기 게이트 전극 상에 제 1 및 제 2 반도체 콘택홀을 포함하는 층간절연막을 형성하는 단계와;
상기 층간절연막 상에 상기 제 1 및 제 2 반도체 콘택홀을 통해 상기 도핑된 폴리 실리콘층과 접촉하는 소스 및 드레인 전극을 형성하는 단계와;
상기 소스 및 드레인 전극 상에 드레인 콘택홀을 포함하는 보호막을 형성하는 단계와, 상기 보호막 상부에서 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1e는 종래에 따른 금속유도 결정화 방법에 의해 비정질 실리콘을 폴리 실리콘으로 결정화하는 방법을 공정 순서에 따라 도시한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 금속유도 결정화 방법에 의해 비정질 실리콘을 폴리 실리콘으로 결정화하는 방법을 공정 순서에 따라 도시한 단면도.
도 3은 본 발명에 따른 결정화 방법을 나타낸 플로우 차트(flow chart).
도 4a 내지 도 4d는 본 발명의 결정화 방법에 의해 형성한 폴리 실리콘을 사용한 폴리 실리콘 액정표시장치를 공정 순서에 따라 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명*
200 : 유리 기판 220 : 버퍼층
225 : 게이트 절연막 240 : 반도체층
240a 순수 실리콘층 240b, 240c : 불순물 실리콘층
245 : 층간절연막 250 : 게이트 전극
254 : 소스 전극 258 : 드레인 전극
260 : 보호막 270 : 화소 전극
CH3 : 드레인 콘택홀
본 발명은 폴리 실리콘 액정표시장치 및 그 제조방법에 관한 것으로, 특히 금속유도 결정화(Metal Induced Crystallization: MIC) 방법을 통해 저온에서 비정질 실리콘 박막을 결정화하여 폴리 실리콘 박막을 형성하는 것에 관한 것이다.
최근 정보 디스플레이에 대한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube: CRT)을 대체하는 경량 박막형 평판표시장치에 대한 연구 및 상업화가 중점적으로 이루어지고 있다.
특히, 이러한 평판 표시장치에서는 능동구동 액정표시소자가 주류를 이루고 있다. 능동구동 액정표시장치에서는 박막트랜지스터가 단위 화소 한 개의 액정에 걸리는 전압을 조절하여 화소의 투과도를 변화시키는 스위칭 소자로 사용된다.
이러한 스위칭 소자로는 수소화된 비정질 실리콘이 주로 이용되는데, 이는 대면적으로 제작이 용이하여 생산성이 높고, 350 oC 이하의 낮은 기판온도에서 증착이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합 및 댕글링 본드가 존재하여 빛 조사나 전기장 인가 시 준안정상태로 변화되어 박막트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있다.
특히, 비정질 실리콘 박막트랜지스터 기판은 TCP(Tape Carrier Package) 구동 IC(Integrated Circuit)를 이용하여 절연기판과 PCB(Printed Circuit Board)를 연결하며, 구동 IC 및 실장비용이 원가에 많은 부분을 차지하고 있다.
또한, 액정표시장치용 액정패널의 해상도가 높아지면 박막트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(pitch)가 짧아져 TCP 본딩 자체가 어려워진다.
그러나, 다결정 상태의 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 이와 같은 폴리 실리콘으로 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
또한, 폴리 실리콘은 비정질 실리콘보다 전계효과 이동도가 높아 고해상도 패널의 스위칭 소자로 유리하고, 비정질 실리콘에 비하여 광전류가 적어 빛이 많이 쬐이는 디스플레이 장치에도 적용할 수 있다.
이와 같은 폴리 실리콘의 제조방법은 공정 온도에 따라 저온 공정과 고온 공정으로 구분된다.
고온 공정은 공정온도가 1000 oC 근처에서 절연기판의 변형온도 이상의 온도 조건이 요구되어 열저항력이 높은 고가의 석영기판을 써야 되는 단점이 있으나, 저온 증착이 가능한 비정질 실리콘을 이용하여 이를 결정화시켜 다결정 박막으로 만들려는 노력이 다각도로 전개되고 있다.
이러한 저온 폴리 실리콘 박막트랜지스터 액정표시장치는 기존의 비정질 실리콘 제품보다 뛰어난 화질, 고신뢰성, 저소비 전력 등의 장점을 갖는 차세대 신개념 기술이다.
또한, 이 저온 폴리 실리콘 박막트랜지스터 공정은 공정 내에서 구동회로 및 주변회로를 내장하여, 진동, 충격, 설계 등 고신뢰성과 휴대성이 강조되는 휴대폰에도 적합하다.
이러한 저온 폴리 실리콘 공정 중에서, 니켈(Ni)과 같은 촉매 금속물질을 결정핵으로 이용하여 폴리 실리콘을 형성하는 금속유도 결정화(Metal Induced Crystallization: MIC) 방법, 금속유도 측면 결정화(Metal Induced Lateral Crystallization: MILC) 방법과 전계 향상 금속유도 결정화(Field Enhanced MIC: FE-MIC) 방법 등이 주로 이용되고 있다.
이 중, 상기 금속유도 결정화(MIC) 방법에서는 특정한 종류의 금속을 비정질 실리콘과 접촉시킴으로써, 비정질 실리콘의 결정화 온도를 500 oC 이하로 낮출 수 있으며, 이러한 금속유도 결정화 효과는 많은 금속 원자들에서 나타나는 것으로 알려져 있다.
금속유도 결정화는 금속의 종류에 따라 결정화를 일으키는 원인이 다르며, Si에 접하는 금속의 종류에 따라 결정화 원리가 달라질 수 있다.
알루미늄(Al), 금(Au), 은(Ag) 등의 금속은 Si와의 경계면에서 Si의 확산에 의해서 지배되고, 금속과 Si의 경계면에서 Si의 확산에 의한 준안정상태의 실리사이드상(siliside phase)을 형성하는데, 이 실리사이드는 결정화 에너지를 낮추는 역할을 하게 되어, 실리콘의 결정화를 촉진한다.
이에 반하여 니켈(Ni), 티타늄(Ti) 등의 금속은 어닐링에 의한 금속의 확산이 지배적이다.
즉, 금속과 Si 경계면에서 Si층 방향으로의 금속 확산에 의하여 실리사이드상을 형성하고, 이러한 실리사이드가 결정화를 촉진하여 결정화 온도를 낮춘다.
Ni에 의한 금속유도 결정화는 Ni 실리사이드의 마지막 상인 NiSi2가 결정화핵으로 작용하여 결정화를 촉진한다.
이하, 첨부한 도면을 참조하여 종래의 폴리 실리콘 액정표시장치에 대해 설명한다.
도 1a 내지 도 1e는 종래의 비정질 실리콘을 금속유도 결정화 방법에 의해 폴리 실리콘으로 결정화하는 것에 관한 것이다.
도 1a에 도시한 바와 같이, 기판(10) 상에 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 버퍼층(buffer layer, 20)이 형성된다.
이어, 상기 버퍼층(20) 상에 비정질 실리콘층(30)이 형성된다.
도 1b에 도시한 바와 같이, 상기 비정질 실리콘층(30) 상에 촉매 금속이 증착되어 촉매 금속층(40)이 형성된다.
이때, 상기 촉매 금속층(40)의 일예로 니켈(Ni)을 들 수 있으며, 상기 촉매 금속층(40)은 통상의 금속물질 증착기술인 스퍼터링에 의하여 상기 비정질 실리콘층(30) 상에 얇게 증착하여 형성하게 된다.
도 1c에 도시한 바와 같이, 상기 촉매 금속을 증착하는 단계에서 자연 산화막(미도시)이 형성되거나, 결정화 과정에서 상기 비정질 실리콘층(35)과 촉매 금속층(40) 사이에 산화막(50)이 형성될 수 있다.
이어, 상기 촉매 금속층(40)을 형성한 기판(10)을 고온에서 열처리 과정을 진행하면, 상기 비정질 실리콘층(30)이 결정화가 진행되는 과정에서 상기 촉매 금속층(40)에 존재하는 촉매 금속 원자(45)가 상기 비정질 실리콘층(30) 내부로 확산에 의해 침투되어 실리사이드상이 형성되고, 상기 실리사이드가 비정질 실리콘층(30)의 결정화를 촉진하는 핵으로 작용하여 결정화 온도를 낮춘 상태에서 비정질 실리콘을 폴리 실리콘으로 결정화하게 된다.
도 1d에 도시한 바와 같이, 상기 촉매 금속 원자(45)들이 열처리 과정 중에 폴리 실리콘층(35) 내부로 확산에 의해 침투되어 들어오게 되며, 상기 확산에 의해 침투된 촉매 금속 원자(45)는 결정화에는 도움을 주지만 향후 소자 완성 시 누설전류(leakage current)를 야기하는 등 소자 특성을 저하시키게 되는 문제점이 있다.
이때, 상기 열처리 과정 중 형성된 산화막(50)이 성장한 상태이며, 상기 열처리 과정을 통해 폴리 실리콘층(35) 내부로 확산에 의해 침투된 촉매 금속 원 자(45)를 제거하는 과정을 필요로 하게 되었으며, 상기와 같은 공정을 게터링(gettering) 공정이라 한다.
이를 상세히 설명하면, 상기 게터링 공정은 상기 열처리 공정에서 상기 폴리 실리콘층(35)으로 확산에 의해 침투된 촉매 금속 원자(45)를 다시 폴리 실리콘층(35) 상부의 산화막(50) 표면 또는 내부로 용출시킨 후 산화막(50)과 상기 산화막 상부의 촉매 금속층(40)을 제거하는 공정이다.
따라서, 상기 게터링 공정을 통해, 상기 폴리 실리콘층(35) 내부로 확산에 의해 침투된 촉매 금속 원자(45)들은 다시 폴리 실리콘층(35) 상부인 산화막(50) 표면이나 내부로 확산되어 빠져나가게 된다.
도 1e에 도시한 바와 같이, 상기 산화막(50)과 산화막 상부의 촉매 금속층(40)을 습식 식각 방식으로 식각하면 산화막(50) 표면 또는 내부에 존재하는 촉매 금속 원자(45)와, 상기 산화막 상부의 촉매 금속층(40)을 모두 제거하게 된다.
따라서, 전술한 공정을 통해 폴리 실리콘층(35)을 제작하는 것이 가능하다. 그러나, 전술한 촉매 금속을 증착하는 단계에서 극미량의 촉매 금속을 균일하게 기판에 증착하는 것은 불가능하며, 고온에서 결정화 열처리를 진행한 폴리 실리콘층 내부로 확산에 의해 침투된 촉매 금속 원자를 다시 폴리 실리콘층 상부로 용출시켜 제거하는 게터링(gettering) 공정의 경우, 이미 고온에서 결정화가 진행된 폴리 실리콘층 내부에 존재하는 촉매 금속 원자를 다시 산화막 표면이나 내부로 용출시켜 이를 완전히 제거하는데 어려움이 발생하였으며, 이때 상기 폴리 실리콘층 내부로 잔존하는 촉매 금속 원자에 의해 소자 특성이 저하되는 문제점을 야기하 였다.
전술한 문제점을 해결하기 위한 목적으로 안출된 것으로, 본 발명에 따른 폴리 실리콘 액정표시장치는 금속유도 결정화 방법으로 폴리 실리콘층 내부로 확산에 의해 침투된 촉매 금속의 함량을 최소화하기 위해 저온에서 촉매 금속 원자가 미량 폴리 실리콘층 내부로 침투하여 결정핵을 생성시키는 단계와,
이 과정에서 생기거나 혹은 기존에 존재하는 산화막과 산화막 상부 또는 내부에 존재하는 다량의 촉매 금속 원자를 게터링 공정으로 제거하여 미연에 폴리 실리콘층 내부로 촉매 금속 원자가 침투하는 것을 방지할 수 있으며, 마지막으로 최종 고온에서 결정화를 완성시키는 단계를 통해 결정 특성 및 균일도가 향상된 폴리 실리콘을 제작할 수 있는 장점이 있다.
본 발명에 따른 폴리 실리콘 액정표시장치는 기판 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층 상에 촉매 금속층을 형성하는 단계와;
상기 촉매 금속층과 비정질 실리콘층이 형성된 상기 기판을 저온인 제 1 온도에서 제 1차 결정화 열처리하는 단계와, 상기 비정질 실리콘층 상부 표면으로 확산에 의해 침투한 촉매 금속 원자를 제거하는 게터링 공정을 실시하는 단계와;
상기 비정질 실리콘층을 상기 제 1 온도 보다 높은 제 2 온도에서 제 2차 결 정화 열처리하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 비정질 실리콘층과 상기 기판 사이에 버퍼층을 형성하는 단계를 더 포함한다.
상기 제 1차 결정화 열처리는 산소(O2), 공기(air) 등을 이용한 산화 분위기에서 진행되며, 상기 제 1 온도는 400~600 oC 이고, 공정 시간은 30~60분 이내로 진행된다.
상기 제 2차 결정화 열처리는 산화 분위기에서 진행되며, 상기 제 2 온도는 600~700 oC 이고, 공정 시간은 30~60분 이내로 진행된다.
또한, 상기 제 1차 결정화 열처리 단계 전 혹은 후에 상기 비정질 실리콘층과 상기 촉매 금속층 사이에 산화막이 형성되는 단계를 더 포함한다.
상기 게터링 공정은 제 1차 결정화 열처리에서 상기 산화막과, 산화막 하부 표면에 산화된 잔류 촉매 금속원자와, 상기 촉매 금속층을 제거하는 단계를 포함한다.
상기 제 2차 열처리 단계 후, 상기 게터링 공정을 1회 내지 3회를 더 반복해서 진행하며, 상기 게터링 공정은 습식 식각 단계를 포함한다.
본 발명에 따른 폴리 실리콘 액정표시장치 제조방법은 기판 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층 상에 촉매 금속층을 형성하는 단계와, 상기 촉매 금속층과 비정질 실리콘층이 형성된 상기 기판을 저온인 제 1 온도에서 제 1차 결정화 열처리하는 단계와;
상기 비정질 실리콘층 상부 표면으로 확산에 의해 침투한 촉매 금속 원자를 제거하는 게터링 공정을 실시하는 단계와, 상기 비정질 실리콘층을 상기 제 1 온도 보다 높은 제 2 온도에서 제 2차 결정화 열처리를 통해 폴리 실리콘층을 형성하는 단계;
상기 폴리 실리콘층 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 도핑 마스크로 이용하여 상기 폴리 실리콘층을 도핑하는 단계와;
상기 게이트 전극 상에 제 1 및 제 2 반도체 콘택홀을 포함하는 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 상기 제 1 및 제 2 반도체 콘택홀을 통해 상기 도핑된 폴리 실리콘층과 접촉하는 소스 및 드레인 전극을 형성하는 단계와;
상기 소스 및 드레인 전극 상에 드레인 콘택홀을 포함하는 보호막을 형성하는 단계와, 상기 보호막 상부에서 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 폴리 실리콘 액정표시장치에 대해 상세히 설명한다.
--- 제 1 실시예 ---
본 발명에 따른 폴리 실리콘 액정표시장치는 저온에서 제 1차 결정화 열처리 공정을 진행한 후, 실리콘층 표면 내부로 침투한 촉매 금속 원자의 양을 제어하여 소자 특성이 우수한 폴리 실리콘을 제조할 수 있는 것을 특징으로 한다.
도 2a 내지 도 2f는 본 실시예에 따른 비정질 실리콘을 금속유도 결정화 방법에 의해 폴리 실리콘으로 결정화하는 것에 관한 것이다.
도 2a에 도시한 바와 같이, 기판(100) 상에 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 버퍼층(buffer layer, 120)을 형성하고, 연속해서 상기 버퍼층(120) 상에 비정질 실리콘층(130)을 형성한다.
이때, 상기 버퍼층(120)은 비정질 실리콘층(130)을 결정화하는 과정에서 기판(100)의 이물질이 비정질 실리콘층(130)에 침투하여 이를 손상시키는 것을 방지하기 위한 목적으로 형성하게 되며, 여기서 석영(quartz) 기판을 사용할 경우 버퍼층(120)을 형성하지 않아도 무방하다.
도 2b에 도시한 바와 같이, 상기 비정질 실리콘층(130) 상에 촉매 금속을 증착하여 촉매 금속층(140)을 형성한다.
이때, 상기 촉매 금속층(140)을 이루는 대표적인 물질은 니켈(Ni)이며, 스퍼터링(sputtering) 또는 화학기상증착(Chemical Vapor Deposition: CVD) 방법이나, 스핀 코팅(spin coating) 장치를 이용한 코팅 또는 주입 방법 등에 의해 형성할 수 있다.
도 2c에 도시한 바와 같이, 상기 촉매 금속층(140)을 형성한 기판(100)을 저온에서 제 1차 결정화 열처리 공정을 진행하게 된다.
이때, 상기 제 1차 결정화 열처리 단계의 공정 온도는 400~600 oC이고, 공정 시간은 30~60분 이내로 하는 것이 바람직하며, 공정 분위기는 산화 분위기에서 진행하게 된다.
상기 산화 분위기는 산소(O2), 공기(air) 등을 주입하는 방식으로 진행된다.
여기서, 상기 촉매 금속층(140)을 증착하기 전에 자연 산화막(미도시)이 생성될 수 있으며, 또한 상기 제 1차 결정화 열처리 과정 중에 상기 비정질 실리콘층(130)과 촉매 금속층(140) 사이에 산화막(150)이 생성될 수 있다.
이하, 본 실시예에서는 상기 제 1차 결정화 열처리 과정 중에 생성된 산화막(150)을 예로 들어 설명하기로 한다.
따라서, 상기 제 1차 결정화 열처리를 진행하면, 상기 산화막(150)과 산화막 하부의 비정질 실리콘층(130) 계면에서 미량의 촉매 금속 원자(145)가 산화막(150)을 통해서 상기 비정질 실리콘층(130) 내부로 침투되어 결정핵으로 성장한다.
도 2d에 도시한 바와 같이, 상기 제 1차 결정화 열처리 공정 중에 생성된 상기 산화막(150)이 시간의 경과에 의해 성장한 상태이다.
전술한 바와 같이, 상기 제 1차 열처리 공정은 산화 분위기에서 진행되기 때문에 시간의 경과에 의해 상기 산화막(150) 하부 표면에 잔류한 촉매 금속 원자(145)와 표면에 위치한 비정질 실리콘이 산화된다.
따라서, 본 실시예에서는 저온에서 제 1차 결정화 열처리 공정을 진행함으로써, 상기 산화막(150) 하부의 상기 비정질 실리콘층(130) 표면 내부로 확산에 의해 침투한 촉매 금속 원자(145)의 양을 제어하는 것이 가능하게 된다.
도 2e에 도시한 바와 같이, 상기 산화막(150)과 산화막 표면 또는 내부에서 산화된 잔류 촉매 금속원자(145)와 촉매 금속층(140)을 식각하여 제거하는 게터링 공정을 진행한다.
여기서, 상기 식각 공정은 습식 식각 방식으로 진행하게 된다.
이때, 상기 제 1차 결정화 열처리 과정에서 산화된 일부의 촉매 금속 원자(145)는 게터링 공정에 의해 제거된 상태이며, 상기 비정질 실리콘층(130) 표면 내부에 잔류한 촉매 금속 원자(145)가 결정핵으로 작용하여 결정화를 촉진하게 된다.
따라서, 본 실시예에서는 저온에서 제 1차 결정화 열처리를 진행하기 때문에, 상기 산화막(150) 하부의 비정질 실리콘층(130) 표면 내부로의 촉매 금속 원자(145)의 양을 제어하는 것이 가능하게 된다.
도 2f에 도시한 바와 같이, 상기 게터링 공정을 통해 촉매 금속 원자(145)의 양을 제어한 비정질 실리콘층(130)을 고온에서 제 2차 결정화 열처리 공정을 진행한다.
상기 제 2차 결정화 열처리의 공정 온도는 600~700 oC이고, 공정 시간은 30~60분이며, 공정 분위기는 산화 분위기에서 진행한다.
따라서, 상기 제 2차 열처리 공정을 통해 결정핵으로 작용한 촉매 금속 원자(145)에 의해 비정질 실리콘이 폴리 실리콘으로 완전히 결정화가 진행되어 소자 특성이 우수한 폴리 실리콘층(135)을 형성할 수 있다.
여기서, 상기 제 2차 결정화 열처리를 진행한 후 상기 폴리 실리콘층(135) 내부에 잔존하는 촉매 금속 원자(145)를 완벽하게 제거하기 위해서 상기 게터링 공정을 반복해서 진행할 수도 있다.
따라서, 전술한 실시예의 공정을 통해 소자 특성이 향상된 폴리 실리콘을 제작할 수 있다.
이하, 전술한 공정의 이해를 돕기 위해 첨부한 차트를 참조하여 설명한다.
도 3은 전술한 공정을 나타낸 플로우 차트(flow chart)이다.
도시한 바와 같이, 전술한 공정의 흐름은 1. 버퍼층 및 비정질 실리콘층을 증착하는 단계 2. 촉매 금속을 증착하는 단계 3. 저온에서 제 1차 결정화 열처리하는 단계 4. 게터링 공정을 진행하는 단계 5. 고온에서 제 2차 결정화 열처리하는 단계를 통해 폴리 실리콘층을 형성하게 된다.
--- 제 2 실시예 ---
본 발명에 따른 폴리실리콘 액정표시장치의 제 2 실시예는 상기 제 1 실시예를 통해 형성된 폴리실리콘을 적용한 폴리실리콘 액정표시장치에 관한 것이다.
도 4a 내지 도 4d는 제 2 실시예에 따른 폴리실리콘 액정표시장치를 공정 순서에 따라 도시한 단면도로, 스위칭 영역에 대응한 부분만을 도시하였다.
도 4a에 도시한 바와 같이, 기판(200) 상에 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포함하는 무기절연물질 그룹 중에서 선택된 하나로 버퍼층(220)을 형성한 후, 상기 버퍼층(220) 상에 전술한 제 1 실시예의 공정을 통해 폴리 실리콘층을 형성하고, 이를 사진식각(photolithography) 공정으로 식각하여 폴리 실리콘 반도체층(240)을 형성한다.
이어, 상기 반도체층(240) 상에 게이트 절연막(225)을 형성한다.
도 4b에 도시한 바와 같이, 상기 게이트 절연막(225) 상에 게이트 금속층(미도시)을 증착하고, 상기 게이트 금속층을 패턴하여 일 방향으로 게이트 배선(미도시)을 형성하고, 상기 게이트 배선에서 연장하여 게이트 전극(250)을 형성한다.
이어, 상기 게이트 전극(250)을 이온 스타퍼(ion stopper)로 이용하여 도핑함으로써, 상기 반도체층(240)을 게이트 전극(250)에 대응되는 순수 실리콘층(240a)과, 상기 순수 실리콘층(240a) 양측에 n형 또는 p형 이온을 도핑하여 불순물 실리콘층(240b, 240c)으로 구분한다.
이때, 상기 순수 실리콘(240a)은 도핑되지 않아 결정질상을 유지하는 상태이고, 상기 양측의 불순물 실리콘층(240b, 240c)은 도핑되어 비정질상이 된다.
도 4c에 도시한 바와 같이, 상기 게이트 전극(250) 상에 제 1 및 제 2 반도체 콘택홀(CH1, CH2)을 포함하는 층간절연막(245)을 형성하고, 상기 층간절연막(245) 상에 상기 제 1 및 제 2 반도체 콘택홀(CH1, CH2)을 통해 상기 양측 불순물 실리콘층(240b, 240c)과 각각에 대응하여 접촉하는 소스 및 드레인 전극(254, 258)을 형성한다.
도 4d에 도시한 바와 같이, 상기 소스 및 드레인 전극(254, 258) 상에 드레인 콘택홀(CH3)을 포함하는 보호막(260)을 형성한 후, 상기 드레인 전극(258)과 드레인 콘택홀(CH3)을 통해 연결되는 화소 전극(270)을 형성한다.
전술한 공정을 통해 폴리 실리콘 박막트랜지스터 액정표시장치의 어레이 기판을 제작할 수 있다.
따라서, 종래의 게터링 공정의 경우 고온에서 결정화 열처리 공정을 진행하여 실리콘층 내부로 침투한 촉매 금속 원자를 다시 상기 실리콘층 상부의 산화막 표면 또는 내부로 용출시키는 과정이고, 본 실시예에서는 저온에서 제 1차 결정화 열처리 공정을 진행하여 실리콘층 내부로 침투한 촉매 금속 원자를 제외한 촉매 금속 증착 전에 존재하는 산화막 또는 상기 제 1차 결정화 열처리 공정에서 생긴 산화막 상부 또는 내부에 존재하는 촉매 금속을 사전에 제거하는 과정으로 훨씬 쉽고 효과적인 게터링 공정이 가능하여 소자 특성이 우수한 폴리 실리콘을 제작하는 것이 가능하다.
그러나, 본 발명은 도면에 도시한 실시예를 참고로 설명하였으나, 이는 예시적인 것에 불과하며, 특히 유기 전계발광 표시장치에 적용하는 것이 가능하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
전술한 바와 같이, 본 발명에 따른 폴리실리콘 액정표시장치는 저온에서 제 1차 결정화 열처리 공정을 진행함으로써, 상기 실리콘층 내부로 침투한 촉매 금속 원자를 산화막 표면 또는 내부로 다시 용출시켜 이를 제거하는 게터링 공정을 통 해, 상기 실리콘층 내부에 잔존하는 촉매 금속 원자의 양을 제어하는 것이 가능하여 소자 특성이 우수한 폴리 실리콘을 제조할 수 있는 효과가 있다.
Claims (8)
- 기판 상에 비정질 실리콘층을 형성하는 단계와;상기 비정질 실리콘층 상에 촉매 금속층을 형성하는 단계와;상기 촉매 금속층과 상기 비정질 실리콘층이 형성된 상기 기판을 제 1 온도 및 산화 분위기에서 제 1차 결정화 열처리하여 상기 촉매 금속층과 상기 비정질 실리콘층 사이에 산화막을 형성하는 단계와;상기 촉매 금속층과, 상기 산화막과, 상기 비정질 실리콘층 상부 표면으로부터 확산되어 상기 산화막 표면 또는 상기 산화막 내부에 잔류하는 상기 촉매 금속 원자를 제거하는 게터링 공정을 실시하는 단계와;상기 비정질 실리콘층을 상기 제 1 온도 보다 높은 제 2 온도에서 제 2차 결정화 열처리하는 단계;를 포함하는 다결정 실리콘 형성방법.
- 제 1 항에 있어서,상기 비정질 실리콘층과 상기 기판 사이에 버퍼층을 형성하는 단계를 더 포함하는 다결정 실리콘 형성방법.
- 제 1 항에 있어서,상기 제 1차 결정화 열처리는 산소(O2), 공기(air)를 이용한 산화 분위기에서 진행되며, 상기 제 1 온도는 400~600 oC 이고, 공정 시간은 30~60분 이내로 진행되는 다결정 실리콘 형성방법.
- 제 1 항에 있어서,상기 제 2차 결정화 열처리는 산화 분위기에서 진행되며, 상기 제 2 온도는 600~700 oC 이고, 공정 시간은 30~60분 이내로 진행되는 다결정 실리콘 형성방법
- 삭제
- 삭제
- 제 1 항에 있어서,상기 게터링 공정은 습식 식각 단계를 포함하는 다결정 실리콘 형성방법.
- 기판 상에 비정질 실리콘층을 형성하는 단계와;상기 비정질 실리콘층 상에 촉매 금속층을 형성하는 단계와;상기 촉매 금속층과 상기 비정질 실리콘층이 형성된 상기 기판을 제 1 온도 및 산화 분위기에서 제 1차 결정화 열처리하여 상기 촉매 금속층과 상기 비정질 실리콘층 사이에 산화막을 형성하는 단계와;상기 촉매 금속층과, 상기 산화막과, 상기 비정질 실리콘층 상부 표면으로부터 확산되어 상기 산화막 표면 또는 상기 산화막 내부에 잔류하는 상기 촉매 금속 원자를 제거하는 게터링 공정을 실시하는 단계와;상기 비정질 실리콘층을 상기 제 1 온도 보다 높은 제 2 온도에서 제 2차 결정화 열처리를 통해 폴리 실리콘층을 형성하는 단계;상기 폴리 실리콘층 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와;상기 게이트 전극을 도핑 마스크로 이용하여 상기 폴리 실리콘층을 도핑하는 단계와;상기 게이트 전극 상에 제 1 및 제 2 반도체 콘택홀을 포함하는 층간절연막을 형성하는 단계와;상기 층간절연막 상에 상기 제 1 및 제 2 반도체 콘택홀을 통해 상기 도핑된 폴리 실리콘층과 접촉하는 소스 및 드레인 전극을 형성하는 단계와;상기 소스 및 드레인 전극 상에 드레인 콘택홀을 포함하는 보호막을 형성하는 단계와;상기 보호막 상부에서 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계;를 포함하는 폴리 실리콘 액정표시장치 제조방법.
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| JPH08148425A (ja) * | 1994-11-22 | 1996-06-07 | Sharp Corp | 半導体装置およびその製造方法 |
| KR20000008069A (ko) * | 1998-07-10 | 2000-02-07 | 장진 | 플라즈마를 이용한 비정질 막의 결정화 방법 |
| KR20060015195A (ko) * | 2004-08-13 | 2006-02-16 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조 방법 |
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- 2006-06-29 KR KR1020060059403A patent/KR101306137B1/ko active IP Right Grant
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