KR100817879B1 - 반도체장치 제작방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

오프 전류값이 낮고 불균일이 억제된 TFT와, 이 TFT를 구비한 전자기기를 얻는 것을 과제로 한다. 하지 절연막의 성막 온도와 비정질 반도체막의 성막 온도를 거의 같은 정도로 하여, 반도체막의 평탄성을 향상시킨다. 그 다음, 레이저광 조사를 행한다.
TFT, 오프 전류값, 레이저광 조사, 평탄도, 반도체장치

Description

반도체장치 제작방법{Method of manufacturing a semiconductor device}
도 1(A)∼도 1(E)는 본 발명을 나타내는 도면(실시형태 1).
도 2(A)∼도 2(G)는 본 발명을 나타내는 도면(실시형태 2).
도 3(A)∼도 3(G)는 본 발명을 나타내는 도면(실시형태 3).
도 4(A)∼도 4(E)는 본 발명을 나타내는 도면(실시형태 3).
도 5(A)∼도 5(D)는 액티브 매트릭스 기판의 제작공정을 나타내는 도면.
도 6(A)∼도 6(C)는 액티브 매트릭스 기판을 나타내는 도면.
도 7은 액티브 매트릭스 기판을 나타내는 도면.
도 8은 게이트 전극 부근을 관찰한 TEM 사진.
도 9(A) 및 도 9(B)는 TFT(게이트 절연막의 두께 115 nm)에 있어서의 열화(劣化)율을 나타내는 그래프.
도 10(A) 및 도 10(B)는 TFT(게이트 절연막의 두께 80 nm)에 있어서의 열화율을 나타내는 그래프.
도 11(A) 및 도 11(B)는 TFT(게이트 절연막의 두께 60 nm)에 있어서의 열화율을 나타내는 그래프.
도 12는 L/W = 2/8인 TFT(게이트 절연막의 두께 115 nm)에 있어서의 오프 전류값을 나타내는 그래프.
도 13은 L/W = 2/8인 TFT(게이트 절연막의 두께 80 nm)에 있어서의 오프 전류값을 나타내는 그래프.
도 14는 L/W = 2/8인 TFT(게이트 절연막의 두께 60 nm)에 있어서의 오프 전류값을 나타내는 그래프.
도 15는 L/W = 7/40인 TFT(게이트 절연막의 두께 60 nm)에 있어서의 오프 전류값을 나타내는 그래프.
도 16은 AM-LCD의 외관을 나타내는 도면(실시예 3).
도 17은 액정 표시장치의 단면도의 일 예를 나타내는 도면(실시예 4).
도 18(A) 및 도 18(B)는 EL 모듈의 상면도 및 단면도(실시예 5).
도 19는 EL 모듈의 단면도(실시예 5).
도 20(A) 및 도 20(B)는 TFT의 예를 나타내는 도면(실시예 6).
도 21은 레이저 장치를 나타내는 도면(실시예 7).
도 22(A)∼도 22(F)는 전자기기의 예들을 나타내는 도면.
도 23(A)∼도 23(D)는 전자기기의 예들을 나타내는 도면.
도 24(A)∼도 24(C)는 전자기기의 예들을 나타내는 도면.
도 25는 미소한 볼록부를 관찰한 SEM 사진(50,000배 확대).
도 26은 미소한 구멍을 관찰한 SEM 사진(35,000배 확대).
<도면의 주요 부분에 대한 부호의 설명>
124: 도전층 128: 제2 전극
129: 소스 배선 144, 145: 제1 불순물 영역
138: 제2 불순물 영역 142: 제3 불순물 영역
149, 150: 제4 불순물 영역 151, 152: 제5 불순물 영역
124, 125, 126, 127: 도전층 153: 제1 층간절연막
154: 제2 층간절연막
155∼160: 소스 전극 또는 드레인 전극 161: 접속 배선
162: 게이트 배선 163: 화소 전극
164: 채널 형성 영역 201: n채널형 TFT
202: p채널형 TFT 206: 구동회로
본 발명은 박막트랜지스터(이하, TFT라 칭함)로 구성된 회로를 가진 반도체장치와 이 반도체장치를 제작하는 방법에 관한 것이다. 예를 들어, 본 발명은 액정 표시 패널로 대표되는 전기광학장치와, 그러한 전기광학장치를 구성부품으로서 탑재한전자기기(機器)에 관한 것이다.
본 명세서에서 반도체장치란, 반도체 특성을 이용하여 기능할 수 있는 장치 전반을 가리키고, 전기광학장치, EL 소자 등을 구비한 발광장치, 반도체 회로 및 전자기기가 모두 이 반도체장치의 범주 내에 포함되는 것으로 한다.
최근, 절연 표면을 가진 기판 상에 형성된 반도체 박막(대략 수 nm 내지 수 백 nm의 두께를 가지는)을 사용하여 박막트랜지스터(TFT)를 구성하는 기술이 주목받고 있다. 이 박막트랜지스터는 IC 또는 전기광학장치와 같은 전자장치에 널리 적용되고, 특히 화상 표시장치의 스위칭 소자로서 급속히 개발되고 있다.
액티브 매트릭스 액정 모듈, EL 모듈 및 밀착형 이미지 센서가 박막트랜지스터의 대표적인 예로서 알려져 있다. 특히, 결정 구조를 가진 규소막(전형적으로는, 폴리실리콘 막)을 활성층으로 한 TFT(이하, 폴리실리콘 TFT라 칭함)는 전계효과 이동도가 높아, 각종 기능을 가진 회로를 형성할 수 있다.
예를 들어, 액정 표시장치에 탑재되는 액정 모듈에는, 기능 블록마다 화상 표시를 행하는 화소부와, CMOS 회로를 기본으로 한 시프트 레지스터 회로, 레벨 시프터 회로, 버퍼 회로 또는 샘플링 회로와 같은, 화소부를 제어하기 위한 구동회로가 하나의 기판 상에 형성된다.
또한, 액티브 매트릭스형 액정 모듈의 화소부에는 수 십 내지 수 백만개의 화소 마다 TFT(화소 TFT)가 배치되어 있고, 각각의 화소 TFT에는 화소 전극이 제공되어 있다. 액정을 사이에 두고 기판에 대향하여 있는 대향 기판에는 대향 전극이 제공되어 있고, 액정을 유전체로 하는 일 종의 커패시터가 형성되어 있다. 각각의 화소에 인가되는 전압을 TFT의 스위칭 기능에 의해 제어하여, 커패시터에의 전하를 제어함으로써 액정을 구동시키고, 투과 광량을 제어하여 화상을 표시한다.
화소 TFT는 n채널형 TFT로 이루어져 있고, 스위칭 소자로서 액정에 전압을 인가하여 액정을 구동시킨다. 액정이 교류에 의해 구동되기 때문에, 프레임 반전 구동으로 불리는 방식이 많이 채용되고 있다. 이 방식에서는, 소비전력을 낮게 억제하기 위해, 화소 TFT에 요구되는 특성에는 오프 전류값(TFT의 오프 동작 시에 흐르는 드레인 전류값)을 충분히 낮게 하는 것이 중요하다.
또한, 우수한 전기적 특성을 가진 TFT를 저렴하게 제작하기 위해서는, 단시간에서의 처리가 가능한 레이저 어닐 기술이 필수적이였다.
일반적으로, 레이저 어닐은 비정질 반도체막을 결정화하는 처리, 결정성을 향상시키는 처리 등에 많이 사용되고 있다. 레이저 어닐에 많이 사용되는 레이저는 액시머 레이저이다. 출력이 큰 펄스 발진 레이저로부터 방출된 레이저 빔을 피조사면에서 수 cm ×수 cm의 시각형 스폿 형상 또는, 예를 들어, 10 cm 이상의 길이를 가진 선형이 되도록 광학계에 의해 가공하고, 레이저 빔의 조사 위치를 피조사면에 대하여 상대적으로 주사시켜 레이저 어닐을 행하는 방법은 생산성이 높고 양산성이 우수하기 때문에 바람직하게 사용되고 있다. 특히, 피조사면에서 레이저 빔의 형상이 선형인 레이저 빔(이하, 선형 빔이라 칭함)을 사용하면, 전후 좌우 방향으로 주사할 필요가 있는 스폿 레이저 빔을 사용하는 경우와는 달리, 선형 빔의 선 방향에 수직인 방향으로의 주사만으로 피조사면 전체에 레이저 빔을 조사할 수 있어, 생산성이 높다. 주사가 선 방향에 수직인 방향으로 행해지는 이유는 이 수직 방향이 가장 효과적인 주사 방향이기 때문이다. 높은 생산성 때문에, 고출력의 레이저를 적당한 광학계에 의해 가공한 선형 빔을 사용하는 것이 레이저 어닐에서 주류가 되고 있다. 또한, 선형 빔을 그의 짧은 치수 방향으로 서서히 이동시키면서 겹쳐 조사함으로써, 비정질 규소막의 전체 표면에 대하여 레이저 어닐을 행하여, 그 막을 결정화시키거나 결정성을 향상시킨다.
또한, TFT를 저렴하게 제작하기 위해서는, 반도체 기판 또는 석영 기판보다 저렴하고 대면적화가 가능한 유리 기판 상에 TFT를 제작하는 것이 필수적이다.
유리 기판을 사용하는 경우에는, 유리 기판에 함유된 알칼리 금속이 확산하는 것을 방지하기 위해, 규소를 주성분으로 하는 절연막(산화규소막, 질화규소막, 산화질화규소막 등)으로 된 하지(下地) 절연막을 제공하고, 그 막 상에 비정질 규소막을 형성하고, 레이저광 조사를 행한다.
본 발명자들은, 수 많은 실험과 연구를 통해, 레이저 조사 후의 규소막의 표면에서 미소한 구멍(hole)을 다수 발견하였다. 이 미소한 구멍은 매우 작고, SEM(35,000배 확대)으로 관찰한 사진을 도 26에 나타낸다. 본 발명자들은 이 미소한 구멍에 의한 반도체막 표면의 요철이 원인이 되어 기판 상에 형성된 다수의 TFT들 사이에 불균일이 발생한다는 것을 발견하였다. 미소한 구멍의 위치에 TFT의 활성층이 형성된 경우, 그 TFT의 전기적 특성은 동일 기판 상에 제작된 다른 TFT와 비교하여 불량하였다.
또한, 이 미소한 구멍은, 비교적 높은 에너지 밀도 또는 비교적 높은 오버랩률(overlap ratio)로 레이저광을 조사한 경우에 많이 발생하고, 특히, 질소 분위기 또는 진공 중에서 레이저광을 조사한 경우에 현저하게 나타나는 경향이 있다.
또한, 상기 미소한 구멍은 하지 절연막 상에 비정질 규소막을 형성한 경우에는 발생하지만, 하지 절연막을 형성하지 않고 기판에 접하여 비정질 규소막을 형성한 경우에는 발생하지 않는다.
상기 결과를 바탕으로, 본 발명자들은 이 미소한 구멍의 발생 원인을 정확히 알기 위해 각종 다방면에서 수 많은 실험과 연구를 거듭하였다. 그 결과, 본 발명자들은 레이저광 조사 전에 비정질 규소의 표면에 미세한 볼록부가 형성되어 있는 것을 추가로 발견하였다. 이 미소한 볼록부도 매우 작고(대표적으로는, 직경이 1 ㎛ 이하이고, 높이가 0.05 ㎛ 이하이다), SEM(50,000배 확대)으로 관찰한 사진을 도 25에 나타낸다. 이 미소한 볼록부와 그 부근을 EDX 분석에 의해 측정한 결과, 이 볼록부는 먼지와 같은 불순물이 아닌 것으로 확인되었다.
이 미소한 볼록부에 레이저광이 조사되면, 상기 미소한 구멍이 발생하기 쉽다. 본 발명자들은 이 미소한 볼록부가 미소한 구멍의 발생 원인인 것을 알아내었다.
이 미소한 볼록부는 하지 절연막 상에 비정질 규소막을 형성하는 단계에서 형성되고, 500배의 암시야 반사 모드로의 현미경 관찰에 의해 매우 작은 휘점(輝点)으로서 관찰될 수 있다.
하지 절연막을 형성하지 않는 수단이 취해질 수 있으나, 하지 절연막은 유리 기판에 함유된 알칼리 금속과 같은 불순물 이온이 그 위에 형성되는 반도체막으로 확산하지 않도록 하기 위해 제공되는 것이고, TFT를 저렴하게 제작하는데 필수적인 것이다.
본 발명은 상기 문제점들을 감안하여 안출된 것으로, 본 발명의 목적은, 저렴한 기판(유리 기판 등)상에 하지 절연막과 비정질 규소막을 적층 형성하고, 레이저광을 조사하여도 상기 미소한 볼록부의 발생 및 그 미소한 볼록부에 기인한 상기 미소한 구멍의 발생을 억제하는데 있다. 즉, 본 발명의 목적은 하지 절연막 상에 평탄성이 우수한 표면을 가진 비정질 반도체막을 얻는데 있다.
상기한 문제점을 해결하기 위해, 각종 다방면에서 수 많은 실험과 연구를 거듭한 결과, 하지 절연막의 성막 온도와 비정질 규소막의 성막 온도를 거의 동일하게 하는 것으로, 하지 절연막 상에 미소한 볼록부가 없고 평탄성이 우수한 표면을 가진 비정질 규소막을 얻을 수 있고, 따라서, 레이저광을 조사하여도 미소한 구멍의 발생이 억제될 수 있다.
"성막 온도를 거의 동일하게 한다"라는 것은, 하지 절연막의 성막 온도에 대한 비정질 반도체막의 성막 온도의 비가 0.8∼1.2, 바람직하게는, 하지 절연막의 성막 온도와 비정질 반도체막의 성막 온도와의 차이가 ±50℃의 범위 내인 것을 가리킨다.
본 발명의 제1 구성에 따르면, 절연 표면 상에 하지 절연막을 형성하는 제1 공정, 하지 절연막 상에 비정질 반도체막을 형성하는 제2 공정, 및 비정질 반도체막에 레이저광을 조사하여 결정화를 행하여, 결정 구조를 가진 반도체막을 형성하는 제3 공정을 포함하고, 하지 절연막의 성막 온도와 비정질 반도체막의 성막 온도가 동일한 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명의 제2 구성에 따르면, 절연 표면 상에 하지 절연막을 형성하는 제1 공정, 하지 절연막 상에 비정질 반도체막을 형성하는 제2 공정, 비정질 반도체막에 레이저광을 조사하여 결정화를 행하여, 결정 구조를 가진 반도체막을 형성하는 제3 공정을 포함하고, 하지 절연막의 성막 온도와 비정질 반도체막의 성막 온도와의 차이가 ±50℃의 범위 내인 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
하지 절연막의 성막 온도와 비정질 반도체막의 성막 온도를 거의 동일하게 하는 것으로, 평탄성이 높은 반도체막 표면이 얻어질 수 있다. 평탄성이 높은 반도체막을 TFT의 활성층에 사용하면, 내압(耐壓)이 높이져, TFT의 신뢰성이 향상된다.
또한, 본 발명은 결정화 시에 조사하는 레이저광에 한정되지 않고, 반도체장치의 제작공정에서 사용되는 레이저광으로의 처리, 예를 들어, 막질(膜質)의 개선과 불순물 원소의 활성화에 사용되는 레이저 어닐 처리에도 적용될 수 있다.
본 발명의 제3 구성에 따르면, 절연 표면 상에 하지 절연막을 형성하는 제1 공정, 하지 절연막 상에 비정질 반도체막을 형성하는 제2 공정, 및 비정질 반도체막에 레이저광을 조사하는 제3 공정을 포함하고, 하지 절연막의 성막 온도와 비정질 반도체막의 성막 온도와의 차이가 ±50℃의 범위 내인 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
또한, 종래 기술에서는, 평탄화 처리로서, 도포막을 형성한 후에 에칭 등을 행하여 평탄화하는 에치백(etchback)법과, 기계적 화학적 연마(CMP)법 등이 있으나, 본 발명에서는, 하지 절연막과 비정질 반도체막의 성막 온도를 동일하게 하는 것만이 필요하고, 평탄화로 인한 막 두께의 감소와 공정 수의 증가가 일어나지 않는다.
또한, 본 발명은 유리 기판의 경우와 같이 하지 절연막을 필요로 하는 경우에 특히 효과적이다.
본 발명의 제4 구성에 따르면, 절연 표면 상에 하지 절연막을 형성하는 제1 공정, 하지 절연막 상에 비정질 반도체막을 형성하는 제2 공정, 비정질 반도체막에 레이저광을 조사하여 결정화를 행하여, 결정 구조를 가진 반도체막과 그 막 상의 산화막을 형성하는 제3 공정, 산화막을 제거하는 제4 공정, 및 불활성 가스 분위기 또는 진공 중에서 레이저광을 조사하여 반도체막의 표면을 평탄화하는 제5 공정을 포함하고, 하지 절연막의 성막 온도와 비정질 반도체막의 성막 온도와의 차이가 ±50℃의 범위 내인 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
또한, 본 발명은, 진공 또는 불활성 가스 분위기에서 반도체막에 레이저광을 조사하는 경우에 미소한 구멍이 발생하기 쉽기 때문에 특히 효과적이다.
또한, 상기 제4 구성에서, 제5 공정에서의 레이저광의 에너지 밀도가 제3 공정에서의 레이저광의 에너지 밀도보다 높은 것을 특징으로 한다.
또한, 상기 제4 구성에서, 제5 공정에서의 레이저광의 오버랩률이 제3 공정에서의 레이저광의 오버랩률 보다 낮은 것을 특징으로 한다.
본 발명의 제5 구성에 따르면, 절연 표면 상에 하지 절연막을 형성하는 제1 공정, 하지 절연막 상에 비정질 반도체막을 형성하는 제2 공정, 비정질 반도체막에 금속원소를 첨가하는 제3 공정, 반도체막에 열처리를 행한 후, 레이저광을 조사하여, 결정 구조를 가진 반도체막과 그 막 상의 산화막을 형성하는 제4 공정, 산화막을 제거하는 제5 공정, 불활성 가스 분위기 또는 진공 중에서 레이저광을 조사하여 반도체막의 표면을 평탄화하는 제6 공정을 포함하고, 하지 절연막의 성막 온도와 비정질 반도체막의 성막 온도와의 차이가 ±50℃의 범위 내인 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명의 제6 구성에 따르면, 절연 표면 상에 하지 절연막을 형성하는 제1 공정, 하지 절연막 상에, 비정질 구조를 가진 제1 반도체막을 형성하는 제2 공정, 비정질 구조를 가진 제1 반도체막에 금속원소를 첨가하는 제3 공정, 제1 반도체막에 열처리를 행한 후, 레이저광을 조사하여, 결정 구조를 가진 제1 반도체막과 그 막 상의 산화막을 형성하는 제4 공정, 산화막을 제거하는 제5 공정, 불활성 가스 분위기 또는 진공 중에서 레이저광을 조사하여 제1 반도체막의 표면을 평탄화하는 제6 공정, 결정 구조를 가진 제1 반도체막의 표면을 오존 함유 용액으로 산화시켜, 배리어(barrier) 층을 형성하는 제7 공정, 배리어 층 상에 희가스 원소를 함유하는 제2 반도체막을 형성하는 제8 공정, 상기 금속원소를 제2 반도체막으로 게터링(gettering)하여, 결정 구조를 가진 제1 반도체막 내의 금속원소를 제거 또는 감소시키는 제9 공정, 및 제2 반도체막과 배리어 층을 제거하는 제10 공정을 포함하고, 하지 절연막의 성막 온도와 비정질 구조를 가진 제1 반도체막의 성막 온도와의 차이가 ±50℃의 범위 내인 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
또한, 상기 제6 구성에서, 희가스 원소는 He, Ne, Ar, Kr 및 Xe로 이루어진 군에서 선택된 1 종류 또는 다수 종류의 원소인 것을 특징으로 한다.
또한, 상기 제6 구성에서, 제2 반도체막은, 희가스 원소를 함유하는 분위기에서 반도체를 타겟으로 한 스퍼터링법에 의해 형성되는 것을 특징으로 한다.
또한, 상기 제5 구성 또는 상기 제6 구성에서, 제4 공정에서의 열처리가 가열처리 또는 강광(强光)을 조사하는 처리인 것을 특징으로 한다. 강광은, 할로겐 램프, 금속 할로겐화물 램프, 크세논-아크 램프, 탄소-아크 램프, 고압 나트륨 램프 및 고압 수은 램프로 이루어진 군에서 선택된 하나로부터 방출되는 광이다.
또한, 상기 제5 구성 또는 상기 제6 구성에서, 금속원소는, 규소의 결정화를 촉진시키는 원소인, Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 1 종류 또는 다수 종류의 원소이다.
또한, 상기한 구성들 각각에서, 레이저광은 엑시머 레이저, 연속 발진형 또는 펄스 발진형의 Ar 레이저 또는 Kr 레이저, 또는 YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, 또는 연속 발진형 또는 펄스 발진형의 티탄:사파이어 레이저로부터 방출된다.
또한, 상기 제4 구성, 상기 제5 구성 또는 상기 제6 구성에서, 불활성 가스 분위기는 질소 분위기이다.
또한, 상기 제4 구성, 상기 제5 구성 또는 상기 제6 구성에서, 2번째의 레이저광 조사는 진공 또는 불활성가스 분위기에서 행해지는 평탄화 처리이고, 반도체막의 표면이 더욱 평탄화된다. 특히, 게이트 절연막이 얇은 경우, 예를 들어, 게이트 절연막이 100 nm 이하의 두께를 가지는 경우, 본 발명이 매우 효과적이다.
이하, 본 발명의 실시형태에 대하여 설명한다.
본 발명은, 대면적을 가진 임의의 절연 표면 상에 하지 절연막을 형성하는 공정과, 하지 절연막의 성막 온도와 동일한 성막 온도로 하지 절연막 상에 반도체막을 형성하는 공정, 및 반도체막에 레이저광을 조사하는 공정을 적어도 포함한다.
동일한 성막 온도로 함으로써, 레이저광 조사 전의 단계에서, 미세한 볼록부가 없는 평탄한 반도체막 표면이 얻어질 수 있다. 이 평탄한 표면을 가진 반도체막에 레이저광을 조사하여 TFT를 제작하면, 양호한 전기적 특성이 얻어질 수 있다.
이하에, 본 발명에 따른 대표적인 TFT의 제작과정을 도 1∼도 4를 사용하여 간단히 설명한다.
[실시형태 1]
여기서는, 레이저광을 조사하여 비정질 반도체막을 결정화시키는 기술에 본 발명을 적용한 일 예를 나타낸다.
도 1(A)에서, 부호 10은 절연 표면을 가진 기판을 나타내고, 부호 11은 블록킹(blocking) 층이 되는 하지(下地) 절연막을 나타낸다.
도 1(A)에서, 기판(10)으로서 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 또한, 규소 기판, 표면에 절연막을 가진 금속 기판 또는 스테인리스 기판도 사용될 수도 있다. 또한, 본 실시형태의 처리 온도에 견디는 내열성을 가지는 플라스틱 기판이 사용될 수도 있다.
기판(10)으로서는, 가격이 저렴하고, 대면적 기판을 용이하게 공급할 수 있고, 대량생산에 적합하다는 점에서 유리 기판이 특히 바람직하다.
먼저, 기판 상에 하지 절연막(11)을 형성한다. 하지 절연막(11)으로서는, 플라즈마 CVD법에 얻어질 수 있는 산화규소막, 질화규소막, 산화질화규소막(SiOxNy) 등으로부터 선택된 단층 또는 적층의 절연막이 사용될 수 있다.
하지 절연막(11)의 대표적인 예로서는, 반응 가스로서 SiH4, NH3 및 N2O를 사용하여 산화질화규소막을 50∼100 nm의 두께로 형성하고, 반응 가스로서 SiH4 및 N2O를 사용하여 100∼450℃의 성막 온도로 산화질화규소막을 100∼150 nm의 두께로 적층 형성한 구조가 바람직하다.
다음에, 하지 절연막(11)상에, 하지 절연막의 성막 온도와 동일한 성막 온도로 비정질 구조를 가진 반도체막(12)을 형성한다(도 1(B))). 하지 절연막의 성막 온도와 비정질 구조를 가진 반도체막의 성막 온도를, 바람직하게는 300∼400℃로 동일하게 함으로써, 레이저광 조사 전의 단계에서 미소한 볼록부가 없고 평탄한 반도체막 표면이 얻어질 수 있다. 이 단계에서 SEM으로 관찰하여도 미소한 볼록부가 보이지 않는다.
비정질 구조를 가진 반도체막(12)으로서는, 규소를 주성분으로 하는 반도체 재료가 사용된다. 대표적으로는, 비정질 규소막, 비정질 규소 게르마늄 막 등이 적용되고, 이 막은 플라즈마 CVD법에 의해 10∼100 nm의 두께로 형성된다.
이어서, 비정질 구조를 가진 반도체막(12)을 결정화시키는 기술로서 레이저광 조사를 행한다(도 1(C)). 레이저광 조사에 의해 얻어진 결정 구조를 가진 반도체막(13)의 표면 상태는 양호하고, SEM으로 관찰하여도 미소한 구멍이 관찰되지 않는다. 따라서, 표면 요철의 원인으로 간주되는 미소한 구멍로 인한 표면 요철의 크기와 TFT의 특성 불균일이 감소된다. 레이저광으로서는, 400 nm 이하의 파장을 가진 엑시머 레이저광, YAG 레이저의 제2 고조파 또는 제3 고조파, 또는 연속 발진형 또는 펄스 발진형의 YAG 레이저, YVO4 레이저, YLF 레이저, YVO3 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, 또는 Ti:사파이어 레이저로부터 방출되는 레이저광이 사용된다. 또한, 레이저 조사기 산소 함유 분위기에서 행해지는 경우에는, 반도체막의 표면에 얇은 산화막(여기서는 도시되지 않음)이 형성된다. 도면에는 도시되지 않았지만, 리지(ridge)로 불리는 요철도 형성된다.
다음에, 공지의 패터닝 기술로 반도체막(13)을 패터닝함으로써, 소망의 형상의 반도체층(14)을 형성한다(도 1(D)). 또한, 레지스트로 된 마스크를 형성하기 전에 반도체막(14)의 표면에 오존수로 얇은 산화막을 형성하는 것이 바람직하다.
다음에, 불화수소산을 함유한 에칭액으로 반도체층의 표면을 세정한 후, 게이트 절연막(15)으로서, 규소를 주성분으로 하는 절연막을 형성한다. 이 표면 세정과 게이트 절연막의 형성은 대기에의 노출 없이 연속적으로 행해지는 것이 바람직하다.
이어서, 게이트 절연막(15)의 표면을 세정한 후, 게이트 전극(16)을 형성한다. 그 다음, n형 도전성을 부여하는 불순물 원소(P, As 등), 여기서는, 인을 반도체에 적당하게 첨가하여, 소스 영역(17) 및 드레인 영역(18)을 형성한다. 첨가 후, 불순물 원소의 활성화를 위해 가열처리, 강광의 조사 또는 레이저광의 조사를 행한다. 또한, 활성화와 동시에, 게이트 절연막에 대한 플라즈마 손상 또는 게이트 절연막과 반도체층의 계면에 대한 플라즈마 손상이 복구될 수 있다. 특히, 실온 내지 300℃의 분위기에서 YAG 레이저의 제2 고조파를 표면 또는 후면에 조사하여 불순물 원소를 활성화시키는 것이 매우 효과적이다. YAG 레이저는 적은 유지(maintenance)만을 요하므로, 바람직한 활성화 수단이다.
이후의 공정에서, 층간절연막(20)을 형성하고, 수소화를 행하고, 소스 영역 및 드레인 영역에 이르는 콘택트 홀을 형성하고, 소스 전극(21) 및 드레인 전극(22)을 형성하여, TFT(n채널형 TFT)를 완성한다(도 1(E)). 부호 19는 채널 형성 영역을 나타내고, 본 명세서에서는, 적어도 채널 형성 영역(19)과 드레인 영역(18) 및 소스 영역(17)을 포함하는 반도체층을 활성층이라 부른다.
또한, 이렇게 하여 얻어진 TFT의 반도체막 표면의 평탄성은, 본 실시형태의 공정에 따라 미소한 구멍의 발생이 억제될 수 있기 때문에 비약적으로 향상된다. 그리하여, 오프 전류값이 감소되고, 오프 전류값의 불균일도 감소된다. 또한, 본 실시형태의 공정에 따라 TFT의 신뢰성도 증가된다.
또한, 본 발명은 도 1(E)에 도시된 TFT 구조에 한정되지 않고, 필요한 경우, 채널 형성 영역과 드레인 영역(또는 소스 영역) 사이에 LDD 영역이 제공된 저농도 도핑 드레인(LDD) 구조로 하여도 좋다. 이 구조에서는, 불순물 원소를 고농도로 첨가하여 형성된 소스 영역 또는 드레인 영역과 채널 형성 영역 사이에 불순물 원소가 저농도로 첨가된 영역이 제공된 것이고, 이 영역을 LDD 영역이라 부른다. 또한, LDD 영역이 게이트 절연막을 사이에 두고 게이트 전극과 겹쳐 배치된 소위 GOLD(Gate-drain Overlapped LDD) 구조로 하여도 좋다. GOLD 구조는 신뢰성이 높은 TFT 구조이기 때문에, 본 발명이 GOLD 구조에 적용되는 경우에는 더 높은 신뢰성이 얻어질 수 있다.
또한, 여기서는 n채널형 TFT에 대하여 설명하였지만, n형 불순물 원소 대신에 p형 불순물 원소를 사용하여 p채널형 TFT를 형성할 수 있음은 물론이다.
또한, 여기서는 탑(top) 게이트형 TFT의 일 예를 설명하였지만, 본 발명은 TFT 구조와 무관하게 적용될 수 있다. 예를 들어, 본 발명은 보텀(bottom) 게이트형(역스태거형) TFT 또는 스태거형 TFT에도 적용될 수 있다. 또한, 본 발명은 게이트 전극이 절연막을 사이에 두고 채널 형성 영역의 위와 아래에 각각 제공되는 이중 게이트 구조를 가진 TFT에도 적용될 수 있다.
또한, 패터닝 전에 레이저광 조사를 행하지 않고 소망의 형상의 반도체층을 형성하고, 반도체층의 표면을 세정하여 산화막 등을 제거한 후, 레이저광 조사를 행하여도 좋다.
또한, 여기서는 레이저광에 의한 결정화의 일 예를 설명하였지만, 레이저광 처리를 사용하는 공정을 포함한다면, 결정화 방법 등에 관계없이 본 발명은 효과적이다. 본 발명은, 예를 들어, 막에 니켈을 선택적으로 첨가하여 가열처리를 행한 후에, 레이저광 조사를 행하는 결정화 방법에 적용될 수도 있다.
본 명세서에서, "전극"은 "배선"의 일부이고, 다른 배선과 전기적 접속이 이루어지는 지점 또는 그 배선이 반도체층과 교차하는 지점을 나타낸다. 따라서, 설명의 편의상, "배선"과 "전극"은 구별하여 사용되지만, "배선"은 "전극"이라는 용어내에 항상 포함된다.
[실시형태 2]
여기서는, 레이저광 조사에 의해 반도체막을 평탄화하는 기술에 본 발명을 적용한 일 예를 도 2(A)∼도 2(G)에 나타낸다.
먼저, 본 실시형태에서는, 비정질 반도체막의 형성까지의 제작공정은 실시형태 1과 동일하므로, 그의 상세한 설명은 생략한다.
도 2(A)에서, 부호 30은 절연 표면을 가진 기판을 나타내고, 부호 31은 블록킹 층이 되는 하지 절연막을 나타낸다. 또한, 도 2(B)에서, 부호 32는 비정질 구조를 가진 반도체막을 나타낸다. 하지 절연막과 반도체막은 동일한 성막 온도로 형성되므로, 성막 직후의 단계에서 미소한 볼록부가 없는 평탄한 반도체막 표면이 얻어질 수 있다.
실시형태 1에 따라 도 2(B)의 상태를 얻은 다음, 산소를 함유한 분위기에서 반도체막에 제1 레이저광(반복 주파수: 10∼100 Hz, 에너지 밀도: 400∼500 mJ/cm2)을 조사하여 결정화시킨다(도 2(C)). 여기서는 조사 조건을 476 mJ/cm2의 에너지 밀도, 30 Hz의 반복 주파수 및 91%의 오버랩률로 하고, 대기 분위기에서 레이저광 조사를 행한다. 이 레이저광 조사 후에, 결정 구조를 가진 반도체막(33a)이 얻어지고, 그의 표면에 산화막(34)이 형성된다. 또한, 여기서는, 도면에는 도시되지 않았지만, 리지(ridge)로 불리는 요철이 형성된다.
여기서는, 펄스 발진 레이저를 사용하는 예를 나타내었지만, 연속 발진 레이저가 사용될 수도 있다. 비정질 반도체막의 결정화 시에 큰 입자 크기를 가진 결정을 얻기 위해, 연속 발진이 가능한 고체 레이저를 사용하여 기본 파장을 가진 제2 고조파 내지 제4 고조파를 인가하는 것이 바람직하다. 대표적으로는, Nd:YVO4 레이저(기본 파장: 1064 nm)의 제2 고조파(532 nm) 또는 제3 고조파(355 nm)를 인가할 수도 있다. 연속 발진 레이저를 사용하는 경우에는, 10 W의 출력을 가진 연속 발진 YVO4 레이저로부터 방출되는 레이저광을 비선형 광학소자에 의해 고조파로 변환한다. 또한, YVO4 결정과 비선형 광학소자를 공진기 내에 배치하여 고조파를 방출하는 방법이 있다. 그 다음, 광학계에 의해 피조사면에서 사각형 또는 타원형 형상을 가지도록 레이저광을 성형하여 피처리물에 조사하는 것이 바람직하다. 피조사면 상의 레이저광(레이저 스폿)은 광학계으로 이루어진 빔 성형 수단에 의해 3∼100 ㎛의 짧은 직경과 100 ㎛ 이상의 긴 직경을 가지는 타원형 형상을 가지도록 성형된다. 타원형 대신에, 3∼100 ㎛의 짧은 변과 100 ㎛ 이상의 긴 변을 가지는 사각형 형상이 체택될 수도 있다. 사각형 또는 타원형 형상은 기판의 표면에 걸쳐 효율적으로 레이저 어닐을 행하기 위해 채택된다. 여기서, 긴 직경(또는 긴 변)을 100 ㎛ 이상으로 하는 이유는, 레이저광이 레이저 어닐에 적합한 에너지 밀도를 가진다면 실시자가 긴 직경(또는 긴 변)의 길이를 적절히 결정하는 것이 충분하기 때문이다. 이때의 에너지 밀도는 적절하게는 0.01∼100 MW/cm2(바람직하게는 0.1∼10 MW/cm2)일 필요가 있다. 대략 10∼2000 cm/s의 속도로 레이저광에 대해 반도체막을 이동시키면서 조사를 행할 수도 있다.
다음에, 산화막(34)을 제거한다(도 2(D)).
그 다음, 질소 분위기 또는 진공 중에서, 결정 구조를 가진 반도체막(33a)에 레이저광(제2 레이저광)을 조사한다. 제2 레이저광의 에너지 밀도는 제1 레이저광의 에너지 밀도보다 바람직하게는 30∼60 mJ/cm2만큼 더 높게 한다. 한편, 제2 레이저광의 에너지 밀도가 제1 레이저광의 에너지 밀도보다 90 mJ/cm2 이상 더 높으면, 반도체막의 결정성이 감소되거나 또는 반도체막이 미(微)결정화되어 특성이 악화된다. 여기서는, 537 mJ/cm2의 에너지 밀도와 30 Hz의 반복 주파수의 조사 조건으로, 질소 분위기에서 레이저광 조사를 행한다. 질소 분위기 또는 진공 중에서 레이저광 조사를 행한 경우에는, 반도체막에 미소한 구멍이 형성되기 쉽다. 그러나, 하지 절연막과 반도체막을 동일한 성막 온도로 형성함으로써, 미소한 구멍의 발생이 억제될 수 있다. 따라서, 요철의 원인으로 간주되는 미소한 구멍으로 인한 표면 요철의 크기와 TFT의 특성 불균일이 감소될 수 있다. 또한, 제1 레이저광 조사에 의해 형성된 리지의 크기가 제2 레이저광에 의해 감소되어, 표면을 평탄화시킨다.
또한, 제2 레이저광으로서 연속 발진 레이저가 사용될 수도 있다. 대표적으로는, Nd:YVO4 레이저(기본 파장: 1064 nm)의 제2 고조파(532 nm) 또는 제3 고조파(355 nm)가 사용될 수 있다.
그렇게 하여 얻어진 결정 구조를 가진 반도체막(33b)의 표면은 매우 평탄하다. 또한, 평탄성이 향상되기 때문에, 후에 형성되는 게이트 절연막을 얇게 할 수 있고, 따라서, TFT의 온(on) 전류값을 향상시킨 수 있다. 또한, 평탄성이 향상되어, TFT를 제조한 경우 오프 전류값을 감소시킬 수 있고, TFT의 신뢰성도 향상된다.
다음에, 공지의 패터닝 기술을 사용하여 그 반도체막을 패터닝하여 소망의 형상의 반도체 층(35)을 형성한다(도 2(F)).
이후의 공정은 실시형태 1과 동일한 공정으로 하여 TFT를 완성한다(도 2(G)).
도 2(G)에서, 부호 36은 게이트 절연막을 나타내고, 부호 37은 게이트 전극을 나타내고, 부호 38은 소스 영역을 나타내고, 부호 39는 드레인 전극을 나타내고, 부호 40은 채널 형성 영역을 나타내고, 부호 41은 층간절연막을 나타내고, 부호 42는 소스 전극을 나타내고, 부호 43은 드레인 전극을 나타낸다.
또한, 패터닝 전에 제2 레이저광 조사를 행하지 않고, 소망의 형상의 반도체 층을 형성한 후에, 그 반도체층의 표면을 세정하여 산화막 등을 제거하고, 불활성 가스 분위기 또는 진공 중에서 제2 레이저광 조사를 행하여 반도체층을 평탄화하여도 된다.
또한, 제2 레이저광 조사에서, 피조사 영역 부근에 질소 가스를 불어 붙일 수도 있다.
[실시형태 3]
여기서는, 규소의 결정화를 촉진시키는 금속원소를 첨가한 후, 거열처리를 행하여 결정화를 행하고, 레이저광 조사를 행한 후에 산화막을 제거하고, 레이저광 조사를 다시 행하여 반도체막을 평탄화하고, 금속원소를 제거하는 게터링을 행하는 기술에 본 발명을 적용한 경우를 도 3∼도 4에 나타낸다.
먼저, 본 실시형태에서, 비정질 규소막의 형성까지의 제작공정은 실시형태 1에서의 것과 동일하므로, 그의 상세한 설명은 생략한다.
도 3(A)에서, 부호 50은 절연 표면을 가진 기판을 나타내고, 부호 51은 블록킹 층이 되는 하지 절연막을 나타낸다. 또한, 도 3(B)에서, 부호 52는 비정질 구조를 가진 반도체막을 나타낸다. 하지 절연막과 반도체막은 동일한 성막 온도로 형성되므로, 성막 직후의 단계에서, 미소한 볼록부가 없는 평탄한 반도체막 표면이 얻어질 수 있다.
실시형태 1에 따라 도 3(B)의 상태를 얻은 후, 비정질 구조를 가진 제1 반도체막(52)을 결정화하는 기술로서, 여기서는 일본 공개특허공고 평8-78329호 공보에 개시된 기술을 사용하여 결정화한다. 상기 공보에 개시된 기술은, 결정화를 촉진시키는 금속원소를 비정질 규소막에 선택적으로 첨가하고, 가열처리를 행하여, 그 첨가 영역을 출발점으로 하여 성장한 결정 구조를 가진 반도체막을 형성하는 것이다. 먼저, 결정화를 촉진시키는 촉매 작용을 가진 금속원소(이 경우는, 니켈)를 중량환산으로 1∼100 ppm 함유한 니켈 초산염 용액을 스피너(spinner)를 사용하여 비정질 구조를 가진 제1 반도체막(52)의 표면에 도포하여, 니켈 함유층(53)을 형성한다(도 3(C)). 도포에 의한 니켈 함유층(53)의 형성 방법 외에도, 스퍼터링법, 증착법 또는 플라즈마 처리법에 의해 매우 얇은 막을 형성하는 방법이 사용될 수도 있다. 또한, 여기서는, 전체 표면에 도포하는 예를 나타내었으나, 마스크를 형성하여 니켈 함유층을 선택적으로 형성할 수도 있다.
다음에, 가열처리를 행하여 결정화를 행한다. 이 경우, 반도체막의 결정화를 촉진시키는 금속원소와 접촉하는 반도체막 부분에 실리사이드가 형성되고, 그 실리사이드를 핵으로 하여 결정화가 진행한다. 그리하여, 도 3(D)에 도시된 결정 구조를 가진 제1 반도체막(54a)이 형성된다. 결정화 후에 제1 반도체막(54a)에 함유되는 산소의 농도는 5×1018 /cm3 이하로 하는 것이 바람직하다. 여기서는, 탈수소화를 위한 열처리(450℃로 1시간)를 행한 후, 결정화를 위한 열처리(550℃∼650℃로 4∼24시간)를 행한다. 또한, 강광의 조사에 의해 결정화를 행하는 경우에는, 적외광, 가시광, 자외광 또는 그들의 조합 중 하나가 사용될 수 있다. 대표적으로는, 할로겐 램프, 금속 할로겐화물 램프, 크세논-아크 램프, 탄소-아크 램프, 고압 나트륨 램프, 고압 수은 램프로부터 방출되는 광이 사용된다. 램프 광원을 1∼60초간, 바람직하게는 30∼60초간 점등시키는 것을 1∼10회 반복하여, 반도체막을 순간적으로 600∼1000℃ 정도로 까지 가열한다. 필요한 경우, 강광 조사 전에, 비정질 구조를 가진 제1 반도체막(52)에 함유된 수소를 방출시키기 위한 열처리을 행하여도 좋다. 또한, 열처리와 강광 조사를 동시에 행하여 결정화를 행할 수도 있다. 생산성을 고려하면, 결정화를 강광 조사에 의해 행하는 것이 바람직하다.
그렇게 하여 얻어진 제1 반도체막(54a)내에는 금속원소(여기서는, 니켈)가 잔존하여 있다. 금속원소가 막내에 균일하게 분포되어 있지 않더라도, 금속원소는 평균 농도로 1×1019 /cm3 이상의 농도로 잔존한다. 물론, 이러한 상태에서도, TFT를 포함한 각종 반도체 소자를 형성할 수 있으나, 하기 방법에 의해 금속원소를 제거한다.
다음에, 결정화율(막의 전체 용적에 대한 결정 성분의 비율)을 높이고 결정립 내에 남아있는 결함을 보수하기 위해, 대기 중에서 또는 산소 분위기에서 결정 구조를 가진 제1 반도체막(54a)에 레이저광(제1 레이저광)을 조사한다. 이 레이저광(제1 레이저광)을 조사한 경우, 반도체막의 표면에 요철이 형성되는 것과 함께 얇은 산화막(55)이 형성된다(도 3(E)). 그 레이저광(제1 레이저광)으로서는, 400 nm 이하의 파장을 가진 엑시머 레이저광, YAG 레이저의 제2 고조파(532 nm) 또는 제3 고조파(355 nm), 또는 연속 발진 Nd:YVO4 레이저(기본 파장: 1064 nm)의 제2 고조파(532 nm) 또는 제3 고조파(355 nm)가 사용될 수 있다.
그 다음, 제1 레이저광 조사에 의해 형성된 산화막(55)을 제거한다(도 3(F)).
다음에, 질소 분위기 또는 진공 중에서, 결정 구조를 가진 제1 반도체막에 레이저광(제2 레이저광)을 조사한다. 질소 분위기 또는 진공 중에서 레이저광을 조사한 경우에는, 반도체막에 미소한 구멍이 형성되기 쉽다. 그러나, 하지 절연막과 반도체막을 동일한 성막 온도로 형성함으로써, 미소한 구멍의 발생이 억제될 수 있다. 따라서, 요철의 원인으로 간주되는 미소한 구멍으로 인한 표면 요철의 크기와 TFT의 특성 불균일이 감소될 수 있다. 또한, 레이저광(제2 레이저광)을 조사한 경우, 제1 레이저광에 의해 형성된 리지(ridge)가 감소되고 평탄화된다(도 3(G)).
다음에, 오존 함유 수용액(대표적으로는 오존수)으로 산화막(화학 산화물로 불림)을 형성하여, 1∼10 nm의 산화막으로 이루어진 배리어 층(56)을 형성한다. 그리고, 이 배리어 층(56)상에, 희가스 원소를 함유한 제2 반도체막(57)을 형성한다(도 4(A)).
또한, 배리어 층(56)을 형성하는 다른 방법으로서는, 산소 분위기에서 자외광을 조사함으로써 오존을 발생시켜, 결정 구조를 가진 반도체막의 표면을 산화시켜 형성하는 방법이 있다. 또한, 배리어 층(56)을 형성하는 또 다른 방법으로서, 플라즈마 CVD법, 스퍼터링법 또는 증착법에 의해 대략 1∼10 nm의 두께를 가진 산화막을 퇴적할 수도 있다. 또한, 배리어 층(56)을 형성하는 또 다른 방법으로서, 청정 오븐(oven)으로 대략 200∼350℃까지 가열함으로써 얇은 산화막을 형성할 수도 있다. 배리어 층(56)은 상기 방법들 중 어느 하나 또는 그들의 조합에 의해 형성되는 것이라면 특별히 한정되지 않는다. 그러나, 배리어 층은 후의 게터링에서 제1 반도체막내의 니켈이 제2 반도체막으로 이동할 수 있게 하는 막질 또는 막 두께로 하는 것이 필요하다.
여기서는, 희가스 원소를 함유한 제2 반도체막(57)을 스퍼터링법에 의해 형성하여 게터링 사이트(site)를 형성한다. 희가스 원소로서는, 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe)으로 이루어진 군에서 선택된 1 종류 또는 다수 종류의 원소가 사용된다. 그 중, 아르곤(Ar)이 저렴한 가스이기 때문에 바람직하다. 여기서는, 희가스 원소를 함유하는 분위기에서 규소로 된 타겟을 사용하여 제2 반도체막을 형성한다. 막 내에 불활성 가스인 희가스 원소 이온을 함유시키는 의미는 2가지이다. 하나는 댕글링 본드(dangling bond)를 형성하여 반도체막에 왜곡을 부여하는 것이고, 다른 하나는 반도체막의 격자들 사이에 왜곡을 부여하는 것이다. 반도체막의 격자들 사이에 왜곡을 부여하는 것은, 아르곤(Ar), 크립톤(Kr) 또는 크세논(Xe)과 같은, 규소보다 원자 반경이 큰 원소를 사용한 때 현저하게 얻어진다. 또한, 막 내에 희가스 원소를 함유시킴으로써, 격자들 사이의 왜곡 뿐만 아니라, 댕글링 본드도 형성시켜 게터링 작용에 기여한다.
다음에, 열처리를 행하여 제1 반도체막 내의 금속원소(니켈)의 농도를 감소시키거나 그 금속원소를 제거하는 게터링을 행한다(도 4(B)). 게터링을 행하기 위한 열처리로서는, 강광을 조사하는 처리 또는 가열처리가 행해질 수 있다. 게터링에 의해, 금속원소는 도 4(B)에 화살표로 나타낸된 방향(즉, 기판측으로부터 제2 반도체막의 표면쪽 방향)으로 이동하고, 배리어 층(56)으로 덮인 제1 반도체막(54d)에 함유된 금속원소의 제거 또는 그 금속원소의 농도 감소가 행해진다. 게터링 시에 금속원소가 이동하는 거리는 적어도 제1 반도체막의 두께와 대체로 같은 거리인 것으로 충분하며, 게터링은 비교적 단시간에 완료될 수 있다. 여기서는, 니켈이 제1 반도체막(54d)에 편석하지 않도록 제2 반도체막(57)으로 이동하게 되고, 제1 반도체막(54d)에 함유된 니켈이 거의 존재하지 않도록, 즉, 막 내의 니켈 농도가 1×1018/cm3 이하, 바람직하게는 1×1017/cm3 이하가 되도록 게터링이 충분히 행해진다.
또한, 상기 게터링에서, 레이저광(제1 레이저광 및 제2 레이저광) 조사로 인한 손상의 보수가 동시에 행해진다.
다음에, 배리어 층(56)을 에칭 스톱퍼로 하여, 부호 57로 나타낸 제2 반도체막만을 선택적으로 제거한 후, 배리어 층(56)을 제거하고, 제1 반도체막(54d)을 공지의 기술로 패터닝하여, 소망의 형상의 반도체막(58)을 형성한다.
이후의 공정은 실시형태 1에서와 같은 공정으로 하여 TFT를 완성한다(도 4(E)).
도 4(E)에서, 부호 59는 게이트 절연막을 나타내고, 부호 60은 게이트 전극을 나타내고, 부호 61은 소스 영역을 나타내고, 부호 62는 드레인 영역을 나타내고, 부호 63은 채널 형성 영역을 나타내고, 부호 64는 층간절연막을 나타내고, 부호 65는 소스 전극을 나타내고, 부호 66은 드레인 전극을 나타낸다.
또한, 본 실시형태는 실시형태 1과 조합될 수 있다. 또한, 본 실시형태는 다른 공지의 게터링 기술과 조합될 수 있다.
또한, 본 실시형태에서는, 게터링 전에 제2 레이저광 조사를 행하는 예를 나타내었으나, 제1 레이저광 조사 후에 배리어 층과 희가스를 함유하는 반도체막을 형성하고, 가열처리에 의해 게터링을 행하고, 희가스 원소를 함유하는 반도체막과 배리어 층을 제거한 다음, 불활성 가스 분위기 또는 진공 중에서 제2 레이저광 조사를 행하는 공정으로 하여도 좋다.
또한, 게터링 전에 제2 레이저광 조사를 행하지 않고, 소망의 형상의 반도체층의 형성 후 세정에 의해 산화막 등을 제거한 다음, 불활성 가스 분위기 또는 진공 중에서 제2 레이저광 조사를 행하여 표면을 평탄화시킬 수도 있다.
또한, 제2 레이저광 조사에서, 피조사 영역 부근에 질소 가스를 불어 붙일 수도 있다.
[실시형태 4]
여기서는, 실시형태 2 또는 실시형태 3에서의 레이저광에 의한 평탄화 시에 스루풋을 향상시키는 예를 나타낸다.
실시형태 2 또는 실시형태 3에서는 레이저광 조사를 2회 행하므로, 스루풋이 저하한다. 그래서, 본 실시형태에서는, 펄스 발진형 레이저의 경우, 제2 레이저의 쇼트(shot) 수, 즉, 오버랩률을 제1 레이저광의 것보다 작게 한다.
구체적으로는, 제1 레이저광의 오버랩률을 90% 이상, 바람직하게는 95∼98%로 하고, 제2 레이저광의 오버랩률을 60∼90%, 바람직하게는, 70∼85%로 한다. 제2 레이저광의 오버랩률은 제1 레이저광의 오버랩률보다 작더라도 표면을 충분히 평탄화시킬 수 있다.
따라서, 제2 레이저광의 오버랩률을 더 작게 할 수 있어, 스루풋이 현저하게 향상된다. 또한, 제2 레이저광 조사가 행해지기 때문에, 제1 레이저광의 오버랩률을 낮게 할 수도 있다.
본 실시형태는 실시형태 1 또는 실시형태 2에 적용될 수 있다.
상기 구성으로 된 본 발명에 대하여 하기 실시예에 의해 더 상세히 설명한다.
[실시예 1]
본 실시예를 도 5∼도 7을 참조하여 설명한다. 여기서는, 동일 기판상에 화소부와, 화소부 주변에 제공되는 구동회로의 TFT(n채널형 TFT와 p채널형 TFT)를 동시에 제작하는 방법에 대하여 상세히 설명한다.
먼저, 기판(100)상에 하지 절연막(101)을 형성하고, 결정 구조를 가진 제1 반도체막을 얻은 다음, 소망의 형상으로 반도체막을 에칭하여, 섬 형상으로 분리된 반도체층(102∼106)을 형성한다.
기판(100)으로서는, 유리 기판(#1737)이 사용되었다. 하지 절연막(101)으로서는, 플라즈마 CVD법을 사용하여 400℃의 성막 온도로 원료 가스로서 SiH4, NH3 및 N2O를 사용하여 산화질화규소막(조성비: Si = 32%, O = 27%, N = 24%, H = 17%)(101a)을 50 nm(바람직하게는 10∼200 nm)의 두께로 형성한다. 그 다음, 표면을 오존수로 세정한 후에, 표면의 산화막을 희석한 불화수소산(1/100 희석)에 의해 제거한다. 다음에, 그 위에, 플라즈마 CVD법을 사용하여 400℃의 성막 온도로 원료 가스로서 SiH4 및 N2O를 사용하여 산화질화 수소화 규소막(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)(101b)을 100 nm(바람직하게는, 50∼200 nm)의 두께로 적층 형성한다. 또한, 대기에의 노출 없이, 플라즈마 CVD법을 사용하여 300℃의 성막 온도로 성막 가스로서 SiH4를 사용하여 비정질 구조를 가진 반도체막(여기서는, 비정질 규소막)을, 54 nm(바람직하게는 25∼80 nm)의 두께로 형성한다.
본 실시예에서는, 하지막(101)을 2층 구조로 하여 나타내었지만, 상기 절연막의 단층막 또는 2층 이상 적층시킨 구조로 형성하여도 좋다. 또한, 반도체막의 재료에 한정은 없으나, 바람하게는 규소 또는 규소 게르마늄(SixGe1-x (x = 0.0001∼0.02)) 합금 등을 사용하여 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)에 의해 형성하면 좋다. 또한, 플라즈마 CVD장치는 단일 웨이퍼형 장치 또는 배치(batch)형 장치일 수 있다. 또한, 하지 절연막과 반도체막을 동일한 성막실 내에서 대기에의 노출 없이 연속적으로 형성하면 좋다.
이어서, 비정질 구조를 가진 반도체막의 표면을 세정한 후에, 그 표면 상에 오존수로 대략 2 nm의 두께의 매우 얇은 산화막을 형성한다. 그 다음, TFT의 스레시홀드 값을 제어하기 위해 미량의 불순물 원소(붕소 또는 인)의 도핑을 행한다. 여기서는, 디보란(B2H6)을 질량 분리없이 플라즈마 여기하는 이온 도핑법을 사용하고, 가속 전압을 15 kV, 수소로 1%로 희석된 디보란의 가스 유량비를 30 sccm, 도즈량을 2×1012 /cm2으로 하는 조건에서 비정질 규소막에 붕소를 첨가하였다.
그 다음, 중량환산으로 10 ppm의 니켈을 함유한 니켈 초산염 용액을 스피너를 사용하여 도포한다. 도포 대신에, 스퍼터링에 의해 전체 표면에 니켈 원소를 스프레이하는 방법을 사용할 수도 있다.
그 다음, 가열처리를 행하여 결정화시켜, 결정 구조를 가진 반도체막을 형성한다. 이 가열처리는, 전기로를 이용한 가열처리 또는 강광 조사를 사용하여 행할 수 있다. 전기로를 이용한 가열처리의 경우, 500∼650℃로 4∼24시간 행해질 수 있다. 여기서는, 탈수소화를 위한 가열처리(500℃로 1시간) 후에, 결정화를 위한 가열처리(550℃로 4시간)를 행하여, 결정 구조를 가진 규소막을 얻는다. 여기서는, 노(爐)를 사용한 가열처리에 의해 결정화를 행하였지만, 램프 어닐 장치에 의해 결정화를 행할 수도 있다. 또한, 여기서는, 규소의 결정화를 촉진시키는 금속원소로서 니켈을 사용한 결정화 기술을 사용하였지만, 공지의 다른 결정화 기술, 예를 들어, 고상 성장법이나 레이저 결정화법이 사용될 수도 있다.
다음에, 결정 구조를 가진 규소막의 표면의 산화막을 희석된 불화수소산 등에 의해 제거한 후에, 결정화율을 높이고 결함을 보수하기 위한 제1 레이저광(XeCl: 308 nm의 파장)의 조사를 대기 중에서 또는 산소 분위기에서 행한다. 레이저광으로서는, 400 nm 이하의 파장을 가지는 엑시머 레이저광, YAG 레이저의 제2 고조파 또는 제3 고조파를 사용한다. 어떤 경우라도, 대략 10∼100 Hz의 반복 주파수를 가진 펄스 레이저광을 사용하고, 이 펄스 레이저광을 광학계에 의해 100∼500 mJ/cm2로 집광하고, 90∼95%의 오버랩률로 조사하여, 규소막 표면을 주사하면 좋다. 여기서는, 30 Hz의 반복 주파수와 393 mJ/cm2의 에너지 밀도로 제1 레이저광의 조사를 대기 중에서 행하였다. 대기 중에서 또는 산소 분위기에서 조사를 행하지 때문에, 제1 레이저광 조사에 의해 표면에 산화막이 형성된다.
또한, 규소의 결정화를 촉진시키는 금속원소로서 니켈을 사용하여 열 결정화를 행한 후에 레이저광을 조사하는 기술을 사용하였지만, 니켈을 첨가하지 않고 연속 발진 레이저(YVO4 레이저의 제2 고조파)에 의해 비정질 규소막을 결정화할 수도 있다.
다음에, 제1 레이저광 조사에 의해 형성된 산화막을 희석된 불화수소산에 의해 제거한 후에, 제2 레이저광 조사를 질소 분위기 또는 진공 중에서 행하여, 반도체막 표면을 평탄화시킨다. 이 레이저광(제2 레이저광)으로는, 400 nm 이하의 파장을 가진 엑시머 레이저광, YAG 레이저의 제2 고조파 또는 제3 고조파를 사용한다. 제2 레이저광의 에너지 밀도는 제1 레이저광의 에너지 밀도보다 높고, 바람직하게는 30∼60 mJ/cm2 만큼 더 높다. 여기서는, 30 Hz의 반복 주파수와 453 mJ/cm2의 에너지 밀도로 제2 레이저광 조사를 행하여, 반도체막 표면의 요철의 P-V 값이 5 nm 이하로 된다. 제2 레이저광 조사의 경우, 제1 레이저광 조사에 의해 형성되는 요철 레벨의 차(P-V(peak to vally) 값: 높이의 최대값과 최소값 사이의 차)가 감소되고, 평탄화된다. 여기서는, 요철의 P-V 값을 AFM(atomic force microscope)으로 측정할 수 있다. AFM은 표면 거칠기를 나타내는 다른 지표로서, 중심선 평균높이(Ra), 제곱평균제곱근 거칠기(root mean square roughness: Rms), 10 지점 평균 표면 거칠기(Rz), 및 평균 경사각(Aa)의 측정을 가능하게 한다.
제2 레이저광 조사의 에너지 밀도가 제1 레이저광 조사의 에너지 밀도보다 30 mJ/cm2∼60 mJ/cm2 (430∼560 mJ/cm2)만큼 더 높고, 따라서 평탄성이 조사 전과 비교하여 현저하게 향상된다. 예를 들어, 표면 거칠기(P-V 값, Ra, Rms)는 조사 전과 비교하여 1/2 이하 또는 1/3 이하로 감소된다. 비교 실험을 행한 때, 제1 레이저광의 에너지 밀도보다 60 mJ/cm2 만큼 더 높은 에너지 밀도로 제2 레이저광을 조사한 반도체막의 표면은 가장 평탄한 표면이었다.
또한, 본 실시예에서는 제2 레이저광 조사를 전면에 행하였으나, 오프 전류의 감소는 화소부의 TFT에 특히 효과가 있기 때문에 적어도 화소부에만 선택적으로 조사하는 공정으로 하여도 좋다.
다음에, 표면을 오존수로 120초간 처리하여, 총 1∼5 nm 두께의 산화막으로 이루어진 배리어 층을 형성한다.
그 다음, 배리어 층 상에 스퍼터링법에 의해 게터링 사이트가 되는 아르곤 원소를 함유하는 비정질 규소막을 150 nm의 두께로 형성한다. 본 실시예에서의 스퍼터링법에 의한 성막 조건은, 성막 압력을 0.3 Pa , 가스(Ar) 유량을 50 sccm, 성막 전력을 3 kW, 기판 온도를 150℃로 한다. 상기 조건 하에서, 비정질 규소막 내에 함유되는 아르곤 원소의 원자 농도는 3×1020 /cm3∼6×1020 /cm3이고, 산소의 원자 농도는 1×1019 /cm3∼3×1019 /cm3이다.
그 다음, 램프 어닐 장치를 사용하여 650℃로 3분간 가열처리를 행하여 게터링을 행한다.
이어서, 배리어 층을 에칭 스톱퍼로 사용하여 게터링 사이트인 아르곤 원소를 함유한 비정질 규소막을 선택적으로 제거한 후, 배리어 층을 희석된 불화수소산에 의해 선택적으로 제거한다. 게터링시에 니켈은 산소 농도가 높은 영역으로 이동하는 경향이 있으므로, 산화막으로 된 배리어 층을 게터링 후에 제거하는 것이 바람직하다.
그 다음, 얻어진 결정 구조를 가진 규소막(폴리실리콘 막으로 불림)의 표면에 오존수로 얇은 산화막을 형성한 후에, 레지스트로 된 마스크를 형성하고, 소망의 형상으로 에칭 처리하여 섬 형상으로 분리된 반도체층(102∼106)을 형성한다. 반도체층의 형성 후에, 레지스트로 된 마스크를 제거한다.
그 다음, 불화수소산을 함유한 에칭제로 산화막을 제거하고, 동시에 규소막의 표면을 세정한 후, 게이트 절연막(107)이 되는 규소를 주성분으로 하는 절연막을 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 산화질화규소막(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)을 115 nm의 두께로 형성한다.
다음에, 도 5(A)에 도시된 바와 같이, 게이트 절연막(107) 상에, 두께 20∼100 nm의 제1 도전막(108a)과, 두께 100∼400 nm의 제2 도전막(108b)을 적층 형성한다. 본 실시예에서는, 게이트 절연막(107) 상에 두께 50 nm의 질화탄탈막과 두께 370 nm의 텅스텐막을 순차로 적층한다.
제1 도전막과 제2 도전막을 형성하기 위한 도전성 재료로서는, Ta, W, Ti, Mo, Al 및 Cu로 이루어진 군에서 선택된 원소 또는 그 원소를 주성분으로 하는 합금 재료 또는 화합물 재료가 사용된다. 또한, 제1 도전막 및 제2 도전막으로서, 인과 같은 불순물 원소가 도핑된 다결정 규소막으로 대표되는 반도체막 또는 AgPdCu 합금을 사용할 수도 있다. 또한, 2층 구조에 한정되지 않고, 예를 들어, 두께 50 nm의 텅스텐막, 두께 500 nm의 알루미늄과 규소의 합금막(Al-Si), 및 두께 30 nm의 질화티탄막을 순차로 적층한 3층 구조로 하여도 좋다. 또한, 3층 구조로 하는 경우, 제1 도전막의 텅스텐 대신에 질화 텅스텐을 사용할 수도 있고, 제2 도전막의 알루미늄과 규소의 합금막(Al-Si) 대신에 알루미늄과 티탄의 합금막(Al-Ti)을 사용할 수도 있고, 제3 도전막의 질화티탄막 대신에 티탄막을 사용할 수도 있다. 또한, 단층 구조이어도 좋다.
다음에, 도 5(B)에 도시된 바와 같이, 노광 공정에 의해 레지스트로 된 마스크(110∼115)를 형성하고, 게이트 전극과 배선을 형성하기 위한 제1 에칭 처리를 행한다. 제1 에칭 차리는 제1 및 제2 에칭 조건으로 행해진다. 에칭에는 ICP(유도 결합형 플라즈마) 에칭법을 사용하면 좋다. ICP 에칭법을 사용하고, 에칭 조건(코일형 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극의 온도 등)을 적당히 조정하여, 소망의 테이퍼(taper) 형상으로 막을 에칭할 수 있다. 에칭 가스로서는, Cl2, BCl3, SiCl4 및 CCl4로 대표되는 염소계 가스, 또는 CF4, SF6 및 NF3로 대표되는 불소계 가스, 또는 O2를 적절히 사용할 수 있다.
본 실시예에서는, 기판측(시료 스테이지)에도 150 W의 RF(13,56 MHz) 전력을 인가하여, 실질적으로 부(負)의 셀프바이어스 전압을 인가한다. 제1 에칭 조건에 의해 W 막이 에칭되어 제1 도전막의 끝 부분을 테이퍼 형상으로 한다. 제1 에칭 조건에서의 W의 에칭률은 200.39 nm/min이고, TaN의 에칭률은 80.32 nm/min이고, TaN에 대한 W의 선택비는 대략 2.5이다. 또한, 제1 에칭 조건에 의해, W의 테이퍼 각은 대략 26°가 된다. 그 다음, 레지스터로 된 마스크(110∼115)를 제거하지 않고 제1 에칭 조건을 제2 에칭 조건으로 바꾸어, 에칭 가스로서 CF4 및 Cl2를 사용하고, 가스 유량비를 30/30 sccm으로 하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성하여 약 30초간 에칭을 행한다. 기판측(시료 스테이지)에도 20 W의 RF(13.56 MHz) 전력을 인가하여 실질적으로 부의 셀프바이어스 전압을 인가한다. CF4 및 Cl2가 혼합되어 있는 제2 에칭 조건에서, W 막과 TaN 막이 모두 동일한 정도로 에칭된다. 제2 에칭 조건에서의 W의 에칭률은 58.97 nm/min이고, TaN의 에칭률은 66.43 nm/min이다. 게이트 절연막 상에 어떠한 잔사(殘渣)도 남기지 않고 에칭하기 위해서는, 에칭 시간을 10∼20% 만큼 증가시킬 수도 있다.
상기 제1 에칭 처리에서, 레지스트로 된 마스크의 형상을 적절한 것으로 함으로써, 제1 도전막의 끝 부분과 제2 도전막의 끝 부분이 기판측에 인가되는 바이어스 전압의 효과에 의해 테이퍼 형상으로 된다. 테이퍼부의 각도는 15∼45°이면 좋다.
그리하여, 제1 에칭 처리에 의해, 제1 도전층과 제2 도전층으로 구성된 제1 형상의 도전층(117∼121)(제1 도전층(117a∼121a)과 제2 도전층(117b∼121b))이 형성된다. 게이트 절연막이 되는 절연막(107)이 대략 10∼20 nm만큼 에칭되고, 제1 형상의 도전층(117∼121)으로 덮이지 않은 영역이 얇게 되어 게이트 절연막(116)이 된다.
다음에, 레지스트로 된 마스크를 제거하지 않고 제2 에칭 처리를 행한다. 여기서는, 에칭 가스로서 SF6, Cl2 및 O2를 사용하고, 가스 유량비를 24/12/24 sccm으로 하고, 1.3 Pa의 압력에서 코일형 전극에 700 W의 RF(13.56 MHz) 전력을 인가하여, 플라즈마를 생성하여, 25초간 에칭을 행한다. 기판측(시료 스테이지)에도 10 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. 제2 에칭 처리에서, W의 에칭률은 227.3 nm/min이고, TaN의 에칭률은 32.1 nm/min이고, TaN에 대한 W의 선택비는 7.1이고, 절연막(116)인 SiON에 대한 에칭률은 33.7 nm/min이고, SiON에 대한 W의 선택비는 6.83이다. 에칭 가스로서 SF6을 사용한 경우, 절연막(116)에 대한 선택비는 상기한 바와 같이 높다. 따라서, 막 두께의 감소가 억제될 수 있다. 본 실시예에서는, 절연막(116)의 막 두께가 대략 8 nm 만큼만 감소된다.
제2 에칭 처리에 의해, W의 테이퍼 각은 70°가 된다. 제2 에칭 처리에 의해, 제2 도전층(124b∼129b)이 형성된다. 한편, 제1 도전층은 거의 에칭되지 않아서 제1 도전층(124a∼129a)이 된다. 제1 도전층(124a∼129a)은 제1 도전층(117a∼121a)과 거의 동일한 크기이다. 실제로는, 제1 도전층의 폭은 제2 에칭 처리 전에 비하여 대략 0.3 ㎛ 정도, 즉, 선폭 전체에서 대략 0.6 ㎛ 정도 감소되는 경우도 있으나, 제1 도전층의 크기에 거의 변화가 없다.
또한, 2층 구조 대신에, 두께 50 nm의 텅스텐막, 두께 500 nm의 알루미늄과 규소의 합금막(Al-Si), 및 두께 30 nm의 질화티탄막을 순차로 적층한 3층 구조로 한 경우, 제1 에칭 처리의 제1 에칭 조건으로서, BCl3, Cl3 및 O2를 원료 가스로 사용하고, 가스 유량비를 65/10/5 sccm으로 하고, 기판측(시료 스테이지)에 300 W의 RF(13.56 MHz) 전력을 인가하고, 1.2 Pa의 압력에서 코일형 전극에 450 W의 RF(13.56 MHz) 전력을 인가하여, 플라즈마를 생성하여, 117초간 에칭을 행할 수도 있다. 제1 에칭 처리의 제2 에칭 조건으로서는, CF4, Cl2 및 O2를 사용하고, 가스 유량비를 25/25/10 sccm으로 하고, 기판측(시료 스테이지)에도 20 W의 RF(13.56 MHz) 전력을 인가하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여, 플라즈마를 생성하여, 약 30초간 에칭을 행하여도 좋다. 제2 에칭 처리에서, BCl3 및 Cl2를 사용하고, 가스 유량비를 20/60 sccm으로 하고, 기판측(시료 스테이지)에 100 W의 RF(13.56 MHz) 전력을 인가하고, 1.2 Pa의 압력에서 코일형 전극에 600 W의 RF(13.56 MHz) 전력을 인가하여, 플라즈마를 생성하여, 에칭을 행하여도 좋다.
다음에, 레지스트로 된 마스크를 제거한 후, 제1 도핑 처리를 행하여, 도 5(D)의 상태를 얻는다. 도핑 처리는 이온 도핑법 또는 이온 주입법에 의해 행해질 수 있다. 이온 도핑법의 조건은 도즈량을 1.5×1014 원자/cm2로 하고, 가속 전압을 60∼100 keV로 하여 행한다. n형 도전성을 부여하는 불순물 원소로서, 전형적으로는 인(P) 또는 비소(As)를 사용한다. 이 경우, 제1 도전층과 제2 도전층(124∼128)이 n형 도전성을 부여하는 불순물 원소에 대한 마스크가 되어, 자기정합적으로 제1 불순물 영역(130∼134)이 형성된다. 제1 불순물 영역(130∼134)에는, n형 도전성을 부여하는 불순물 원소가 1×1016∼1×1017 /cm3의 농도 범위로 첨가된다. 여기서는, 제1 불순물 영역과 동일한 농도 범위를 가진 영역을 n-- 영역이라고도 부른다.
본 실시예에서는 레지스트로 된 마스크를 제거한 후에 제1 도핑 처리를 행하였지만, 레지스트로 된 마스크를 제거하지 않고 제1 도핑 처리를 행하여도 좋다.
그 다음, 도 6(A)에 도시된 바와 같이, 레지스트로 된 마스크(135∼137)를 형성하고, 제2 도핑 처리를 행한다. 마스크(135)는 구동회로의 p채널형 TFT를 형성하는 반도체층의 채널 형성 영역과 그의 주변을 보호하기 위한 마스크이고, 마스크(136)는 구동회로의 n채널형 TFT들 중 하나를 형성하는 반도체층의 채널 형성 영역과 그 주변을 보호하기 위한 마스크이고, 마스크(137)는 화소부의 TFT를 형성하는 반도체층의 채널 형성 영역, 그의 주변 및 보유 용량을 보호하기 위한 마스크이다.
제2 도핑 처리에서의 이온 도핑의 조건은, 도즈량을 1.5×1015 원자/cm2으로 하고, 가속 전압을 60∼100 keV으로 하여, 인(P)을 도핑한다. 여기서는, 제2 도전층(124b∼126b)을 마스크로 하여 자기정합적으로 각각의 반도체층에 불순물 영역을 형성한다. 물론, 마스크(135∼137)로 덮인 영역에는 인이 첨가되지 않는다. 그리하여, 제2 불순물 영역(138∼140)과 제3 불순물 영역(142)이 형성된다. 제2 불순물 영역(138∼140)에는 n형 도전성을 부여하는 불순물 원소가 1×1020∼1×1021 /cm3의 농도 범위로 첨가되어 있다. 여기서는, 제2 불순물 영역과 동일한 농도 범위를 가진 영역을 n+ 영역이라 부른다.
또한, 제3 불순물 영역은 제1 도전층에 의해 제2 불순물 영역보다 낮은 농도로 형성되고, 1×1018∼1×1019 /cm3의 농도 범위로 n형 도전성을 부여하는 불순물 원소가 첨가되는 것으로 된다. 제3 불순물 영역은, 테이퍼 형상인 제2 도전층의 부분을 통과시켜 도핑을 행하기 때문에, 테이퍼부의 끝 부분으로 향하여 불순물 농도가 증가하는 농도 구배를 가진다. 여기서는, 제3 불순물 영역과 동일한 농도 범위의 영역을 n- 영역이라 부른다. 또한, 마스크(136, 137)로 덮인 영역들은 제2 도핑 처리에서 불순물 원소가 첨가되지 않고, 제1 불순물 영역(144, 145)이 된다.
다음에, 레지스트로 된 마스크(135∼137)를 제거한 후, 레지스트로 된 마스크(146∼148)를 새로히 형성하고, 도 6(B)에 도시된 바와 같이 제3 도핑 처리를 행한다.
구동회로에서, 상기 제3 도핑 처리에 의해, p형 TFT를 형성하는 반도체층과 보유 용량을 형성하는 반도체층에 p형 도전성을 부여하는 불순물 원소가 첨가된 제4 불순물 영역(149, 150) 및 제5 불순물 영역(151, 152)을 형성한다.
또한, 제4 불순물 영역(149, 150)에는 p형 도전성을 부여하는 불순물 원소가 1×1020∼1×1021 /cm3의 농도 범위로 첨가되도록 한다. 제4 불순물 영역(149, 150)에는, 이전 공정에서 인(P)이 첨가된 영역(n-- 영역)이지만, p형 도전성을 부여하는 불순물 원소가 인의 농도보다 1.5∼3배 높은 농도로 첨가되어, 도전형은 p형이 되어 있다. 여기서는, 제4 불순물 영역과 동일한 농도 범위의 영역을 p+ 영역이라고도 부른다.
또한, 제5 불순물 영역(151, 152)은 제2 도전층(125a)의 테이퍼부와 겹치는 영역에 형성되고, 1×1018∼1×1020 /cm3의 농도 범위로 p형 도전성을 부여하는 불순물 원소가 첨가되도록 한다. 여기서는, 제5 불순물 영역과 동일한 농도 범위의 영역을 p- 영역이라고도 부른다.
이상까지의 공정으로, 각각의 반도체층에 n형 또는 p형 도전성을 가지는 불순물 영역이 형성된다. 도전층(124∼127)은 TFT의 게이트 전극이 된다. 또한, 도전층(128)은 화소부에서 보유 용량을 형성하는 한쪽 전극이 된다. 또한, 도전층(129)은 화소부에서 소스 배선을 형성한다.
다음에, 거의 전면을 덮는 절연막(도시되지 않음)을 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 두께 50 nm의 산화규소막을 형성하였다. 물론, 이 절연막은 산화규소막에 한정되는 것은 아니고, 규소를 함유하는 다른 절연막을 단층 또는 적층 구조로 사용할 수도 있다.
그 다음, 각각의 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. 이 활성화 공정은, 램프 광원을 사용한 RTA(rapid thermal annealing)법, 또는 YAG 레이저광 또는 엑시머 레이저광을 후면으로부터 조사하는 방법, 노를 사용한 열처리, 또는 그들을 조합한 방법에 의해 행한다.
또한, 본 실시예에서는, 활성화 전에 절연막을 형성하는 예를 나타내었지만, 활성화를 행한 후에 절연막을 형성하는 공정으로 하여도 좋다.
다음에, 질화규소막으로 제1 층간절연막(153)을 형성하고, 가열처리(300∼550℃로 1∼12시간)를 행하여 반도체층을 수소화하는 공정을 행한다(도 6(C)). 이 공정은 제1 층간절연막(153)에 함유된 수소에 의해 반도체층의 댕글링 본드를 종단시키는 공정이다. 반도체층은 산화규소막으로 된 절연막(도시되지 않음)의 존재에 관계 없이 수소화될 수 있다. 본 실시예에서는, 제2 도전층으로서 알루미늄을 주성분으로 하는 재료를 사용하고 있으므로, 수소화 공정에서 제2 도전층이 견딜 수 있는 열처리 조건으로 하는 것이 중요하다. 수소화를 위한 다른 수단으로서는, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용하는)를 행할 수도 있다.
다음에, 제1 층간절연막(153)상에 유기 절연물 재료로 된 제2 층간절연막(154)을 형성한다. 본 실시예에서는, 두께 1.6 ㎛의 아크릴 수지막을 형성한다. 그 다음, 소스 배선(129)에 이르는 콘택트 홀, 도전층(127, 128)에 각각 이르는 콘택트 홀, 및 각각의 불순물 영역에 이르는 콘택트 홀을 형성한다. 본 실시예에서는, 다수의 에칭 처리를 순차로 행하였다. 본 실시예에서는, 제1 층간절연막을 에칭 스톱퍼로서 사용하여 제2 층간절연막을 에칭한 후, 절연막(도시되지 않음)을 에칭 스톱퍼로서 사용하여 제1 층간절연막을 에칭한 다음, 절연막(도시되지 않음)을 에칭한다.
그 후, Al, Ti, Mo, W 등을 사용하여 배선과 화소 전극을 형성한다. 전극과 화소 전극의 재료는, Al 또는 Ag를 주성분으로 하는 막 또는 이들 막의 적층막과 같은, 반사성이 우수한 재료를 사용하는 것이 바람직하다. 그리하여, 소스 전극 또는 드레인 전극(155∼160), 게이트 배선(162), 접속 배선(161) 및 화소 전극(163)이 형성된다..
이상과 같이 하여, n채널형 TFT(201), p채널형 TFT(202), 및 n채널형 TFT(203)를 가진 구동회로(206)와, n채널형 TFT로 된 화소 TFT(204)와 보유 용량(205)을 가진 화소부(207)가 동일한 기판 상에 형성될 수 있다(도 7). 본 명세서에서는, 설명의 편의상, 이러한 기판을 액티브 매트릭스 기판이라 부른다.
또한, 이 단계에서의 게이트 전극 부근의 단면을 TEM으로 관찰한 사진을 도 8에 나타낸다. 도 8에 나타낸 바와 같이, 제2 레이저광에 의해 반도체막 표면은 평탄하게 되어 있다. 반도체막이 평탄하기 때문에, 그 반도체막 상의 게이트 절연막 및 게이트 전극의 테이퍼부에도 반도체막 표면의 요철의 영향은 거의 보이지 않는다.
화소부(207)에서, 화소 TFT(204)(n채널형 TFT)는 채널 형성 영역(167), 게이트 전극을 형성하는 도전층(127)의 외측에 형성되는 제1 불순물 영역(n-- 영역)(145), 및 소스 영역으로서 기능하는 제2 불순물 영역(n+ 영역)(140)을 가진다. 또한, 보유 용량(205)의 한쪽 전극으로 기능하는 반도체층에는, 제4 불순물 영역(150)과 제5 불순물 영역(152)이 형성되어 있다. 보유 용량(205)은 절연막(게이트 절연막과 동일한 막)(116)을 유전체로 하여 제2 전극(128)과 반도체층(150, 152, 168)으로 형성되어 있다.
또한, 구동회로(206)에서, n채널형 TFT(201)(제1 n채널형 TFT)는 채널 형성 영역(164)과, 게이트 전극을 형성하는 도전층(124)의 일부와 절연막을 사이에 두고 겹치는 제3 불순물 영역(n- 영역)(142), 및 소스 영역 또는 드레인 영역으로 기능하는 제2 불순물 영역(n+ 영역)(138)을 가진다.
또한, 구동회로(206)에서, p채널형 TFT(202)는 채널 형성 영역(165), 게이트 전극을 형성하는 도전층(125)의 일부와 절연막을 사이에 두고 겹치는 제5 불순물 영역(P- 영역)(151), 및 소스 영역 또는 드레인 영역으로 기능하는 제4 불순물 영역(P+ 영역)(149)을 가진다.
또한, 구동회로(206)에서, n채널형 TFT(203)(제2 n채널형 TFT)는 채널 형성 영역(166), 게이트 전극을 형성하는 도전층(126)의 외측의 제1 불순물 영역(n-- 영역)(144), 및 소스 영역 또는 드레인 영역으로 기능하는 제2 불순물 영역(n+ 영역)(139)을 가진다.
이들 TFT(201∼203)를 적절히 조합하여 시프트 레지스터 회로, 버퍼 회로, 레벨 시프터 회로, 래치 회로 등을 형성하여, 구동회로(206)를 형성하면 좋다. 예를 들어, CMOS 회로를 형성하는 경우에는, n채널형 TFT(201)와 p채널형 TFT(202)를 상보적으로 접속하여 형성하면 좋다.
특히, 구동 전압이 높은 버퍼 회로에는, 핫 케리어 효과로 인한 열화(劣化)를 방지하기 위해 n채널형 TFT(203)의 구조가 적합하다.
또한, 신뢰성을 우선시하는 회로에는, GOLD 구조인 n채널형 TFT(201)의 구조가 적합하다.
또한, 본 실시예에 의해 얻어지는 n채널형 TFT(201)의 전기적 특성을 측정하고, 신뢰성을 검사하였다. 여기서는, 신뢰성의 지표가 되는 온(on) 전류값의 변동(열화율이라고도 불림)을 구한다. 온 전류값은, 드레인 전압 Vd = 1 V이고 게이트 전압 Vg = 10 V로 하여 측정을 행한 값으로 한다.
먼저, 과도 스트레스(transient stress)로 인한 n채널형 TFT(201)의 특성 변동을 도출하기 위해, 과도 스트레스 인가 전의 온 전류값(IonO)을 측정한 후, 드레인 전압 Vd = +25 V, 게이트 전압 Vg = 1 V, 1.5 V, 2 V, 2.5 V, 3 V, 3.5 V, 4 V, 4.5 V로 하여, 실온에서 100초간 각 온 전류값에 과도 스트레스를 가하고, 그 후, 다시 온 전류값을 측정하고, 과도 스트레스의 인가 전후에서의 온 특성 변동(ΔIon/IonO)을 도 9(A) 및 도 9(B)에 나타내었다. 과도 스트레스란, TFT의 드레인 전압을 어떤 값으로 설정하고 게이트 전압을 어떤 시간 동안 고정한 때의 스트레스를 가리킨다. TFT의 채널 형성 영역의 크기는 채널 길이 L/채널 폭 W = 10 ㎛/8 ㎛로 하고, 게이트 절연막(115 nm의 막 두께)을 사이에 두고 게이트 전극과 겹치는 제3 불순물 영역(142)에서의 채널 길이 방향으로의 폭이 1.1 ㎛인 TFT를 측정하였다.
비교예로서, 본 실시예의 공정에서 제2 레이저 조사를 행하지 않고 제1 레이저 조사만을 행한 공정으로 제조한 TFT를 사용하였다.
비교예(도 9(A))와 비교하여 본 실시예(도 9(B))에서 온 전류값의 변동(열화율)이 더 작으므로, 제2 레이저 조사를 행하여 반도체막의 표면을 평탄화한 경우에 TFT의 신뢰성이 높아진다는 것을 나타낸다.
또한, 게이트 절연막의 막 두께를 변화시켜 마찬가지의 비교를 행하였다. 게이트 절연막의 두께를 80 nm로 한 때, 드레인 전압 Vd = +16 V로 하고 게이트 전압 Vg = 1∼4.5 V로 하고, 실온에서 100초간 각각의 온 전류값에 과도 스트레스를 인가한 경우의 온 특성 변동(ΔIon/IonO)을 도 10(A) 및 도 10(B)에 나타낸다. 여기서, 도 10(A)는 비교예의 측정이고, 도 10(B)는 본 실시예의 측정이다. 또한, 게이트 절연막의 두께를 60 nm로 한 때, 드레인 전압 Vd = +20 V로 하고 게이트 전압 Vg = 1∼4.5 V로 하고, 실온에서 100초간 각각의 온 전류값에 과도 스트레스를 인가한 경우의 온 특성 변동(ΔIon/IonO)을 도 11(A) 및 도 11(B)에 나타낸다. 여기서, 도 11(A)는 비교예의 측정이고, 도 11(B)는 본 실시예의 측정이다.
이상으로부터, 반도체막 표면의 평탄화를 향상시킴으로써 신뢰성을 향상시킬 수 있으므로, GOLD 구조의 TFT에서, 게이트 절연막을 사이에 두고 게이트 전극과 겹치는 불순물 영역의 면적을 축소하여도 충분한 신뢰성이 얻어질 수 있다. 구체적으로는, GOLD 구조의 TFT에서, 게이트 전극의 테이퍼부가 되는 부분의 크기를 작게 하여도 충분한 신뢰성이 얻어질 수 있다.
또한, Vd = 5 V, Vg = -4.5 V로 하고, 오프 전류값의 확률 통계 분포를 측정한 결과를 도 12∼도 15에 나타낸다. 이들 도면에서, 본 실시예에서의 확률 통계 분포를 "X"로 나타내고, 제1 레이저광 조사만을 행한 비교예에서의 확률 통계 분포를 "O"로 나타내었다. 도 12∼도 15의 종축은 백분율을 나타내고, 50%의 값이 오프 전류의 평균값에 대응한다. 또한, 횡축은 오프 전류값을 나타낸다. 예를 들어, 변동이 크면, 모든 표시들이 차지하는 면적, 즉, 횡폭이 크게 된다. 제2 레이저광으로 평탄화를 행한 경우, 게이트 절연막의 두께가 얇을 수록 오프 전류값의 변동 감소가 현저하게 나타난다. 또한, 제2 레이저광으로 평탄화를 헹한 경우, 도 12∼도 14에 나타낸 채널 길이 L/채널 폭 W = 2 ㎛/8 ㎛인 TFT보다도, 도 15에 나타낸 채널 길이 L/채널폭 W = 7 ㎛/40 ㎛인 TFT에서 오프 전류값의 변동 감소가 현저하게 나타난다. 따라서, 제2 레이저광으로 평탄화를 행한 경우, 채널 폭이 비교적 큰 TFT, 예를 들어, 버퍼 회로에 사용되는 TFT(L/W=7 ㎛/140 ㎛, 7 ㎛/270 ㎛, 7 ㎛/400 ㎛, 7 ㎛/800 ㎛ 등), 또는 아날로그 스위치 회로에 사용되는 TFT(L/W=8 ㎛/400 ㎛)에서 변동이 효과적으로 억제될 수 있다.
이상으로부터, 반도체막 표면의 평탄화를 향상시킴으로써, 게이트 절연막의 두께를 얇게 하여도, 오프 전류의 변동이 감소되고, TFT의 생산수율이 향상된다. GOLD 구조의 TFT에서는, 게이트 절연막이 얇게 되면 기생 용량이 증가하지만, 게이트 전극(제1 도전층)의 테이퍼부가 되는 부분의 크기를 작게 하여 기생 용량을 감소시키면, 특성이 향상되어 고속 동작이 가능하게 되고 충분한 신뢰성을 가지는 TFT가 된다.
또한, 화소부(207)의 화소 TFT에서도, 제2 레이저광 조사에 의해 오프 전류의 감소와 변동 감소가 실현된다.
또한, 본 실시예에서는, 반사형 표시장치를 형성하기 위한 액티브 매트릭스 기판을 제작하는 예를 나타내었으나, 화소 전극을 투명 도전막으로 형성하면, 포토마스크의 수가 하나 증가하더라도 투과형 표시장치를 형성할 수 있다.
또한, 본 실시예는 실시형태 1∼3 중 임의의 것과 자유롭게 조합될 수 있다.
[실시예 2]
본 실시예에서는, 실시예 1에서 하지 절연막의 성막 온도와 비정질 구조를 가진 반도체막의 성막 온도를 동일하게 하는 예를 나타낸다.
기판으로서 유리 기판(#1737)을 사용하고, 하지 절연막으로서는, 플라즈마 CVD법에 의해 성막 온도를 300℃로 하고 SiH4, NH3 및 N2O를 원료 가스로 하여 산화질화규소막(조성비: Si = 32%, O = 27%, N = 24%, H = 17%)을 50 nm(바람직하게는 10∼200 nm)의 두께로 형성한다. 다음에, 하지 절연막의 표면을 오존수로 세정한 후, 표면의 산화막을 희석된 불화수소산(1/100 희석)으로 제거한다. 이어서, 그 위에, 플라즈마 CVD법에 의해 성막 온도를 300℃로 하고 SiH4 와 N2O를 원료 가스로 하여 산화질화 수소화 규소막(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)을 100 nm(바람직하게는 50∼200 nm)의 두께로 적층 형성한다. 또한, 대기에의 노출 없이 플라즈마 CVD법에 의해 성막 온도를 300℃로 하고 SiH4를 성막 가스로 하여 비정질 구조를 가진 반도체막(여기서는, 비정질 규소막)을 54 nm(바람직하게는 25∼80 nm)의 두께로 형성한다.
상기한 바와 같이, 하지 절연막의 성막 온도와 비정질 규소막을 형성하는 성막 온도를 거의 같게, 본 실시예에서는 300℃로 함으로써, 하지 절연막 상에 미소한 볼록부가 없고 평탄성이 우수한 표면을 가진 비정질 규소막을 얻을 수 있다. 후의 공정에서 레이저광을 조사하여도 미소한 구멍의 발생이 억제될 수 있다. 또한, 하지 절연막의 성막 온도와 비정질 규소막의 성막 온도를 400℃로 하여도 동일한 효과가 얻어진다.
또한, 실시예 1에서 나타낸 제2 레이저광과 같이, 진공 또는 불활성 가스 분위기에서 반도체막에 레이저광을 조사하는 경우에, 미소한 구멍이 발생되기 쉽다. 따라서, 본 실시예는 특히 효과적이다.
비정질 구조를 가진 반도체막을 형성하는 성막 공정 이후는 실시예 1에서와 동일하므로, 그의 상세한 설명은 생략한다.
본 실시예에서 얻어진 평탄성이 높은 반도체막을 TFT의 활성층에 사용하면, 내압이 증가되어, TFT의 신뢰성이 더욱 향상된다.
또한, 본 실시예는 실시예 1 및 실시형태 1∼3 중 임의의 것과 자유롭게 조합될 수 있다.
[실시예 3]
본 실시예에서는, 실시예 1 또는 2에서 제작된 액티브 매트릭스 기판으로부터 액티브 매트릭스형 액정 표시장치를 제작하는 공정을 설명한다. 설명에는 도 16을 사용한다.
먼저, 실시예 1에 따라 도 7에 도시된 상태의 액티브 매트릭스 기판을 얻은 후, 도 7의 액티브 매트릭스 기판 상에 배향막을 형성하고, 러빙(rubbing) 처리를 행한다. 이 실시에에서는, 배향막을 형성하기 전에, 아크릴 수지막과 같은 유기 수지막을 패터닝하여, 기판 간격을 유지하기 위한 기둥 형상의 스페이서를 소망의 위치에 형성한다. 기둥 형상의 스페이서 대신에, 구형 스페이서를 기판의 전면에 산포하여도 된다.
다음에, 대향 기판을 준비한다. 이 대향 기판에는, 착색층과 차광층이 각 화소에 대응하여 배치된 컬러 필터가 마련되어 있다. 또한, 구동회로의 부분에도 차광층을 마련한다. 컬러 필터와 차광층을 덮도록 평탄화막을 형성한다. 다음에, 평탄화막 상에, 투명 도전막으로 된 전극을 화소부에 형성하고, 대향 기판의 전면에 배향막을 형성하고, 러빙 처리를 행한다.
그 다음, 화소부와 구동회로가 형성된 액티브 매트릭스 기판과 대향 기판을 밀봉재를 사용하여 접합한다. 밀봉재에는 충진재가 혼입되어 있어, 이 충진재와 기둥 형상의 스페이서에 의해 두 기판 사이에 균일한 간격을 두고 두 기판이 접합된다. 그 다음, 양 기판 사이에 액정 재료를 주입하고, 봉지제(도시되지 않음)로 이들 기판을 완전히 봉지(封止)한다. 액정 재료에는 공지의 액정 재료를 사용할 수 있다. 이렇게 하여, 액티브 매트릭스형 액정 표시장치가 완성된다. 필요한 경우, 액티브 매트릭스 기판 또는 대향 기판을 소망의 형상으로 분단한다. 표시장치에는 공지의 기술을 사용하여 편광판이 절절히 제공될 수도 있다. 그 다음, 공지의 기술로 FPC를 부착한다.
이렇게 하여 얻어진 액정 모듈의 구성을 도 16의 상면도를 참조하여 설명한다.
액티브 매트릭스 기판(301)의 중앙에는 화소부(304)가 배치되어 있다. 화소부(304)의 상측에는, 소스 신호선을 구동하기 위한 소스 신호선 구동회로(302)가 배치되어 있다. 화소부(304)의 좌우에는, 게이트 신호선을 구동하기 위한 게이트 신호선 구동회로(303)가 배치되어 있다. 본 실시예에서는, 게이트 신호선 구동회로(303)가 화소부에 대하여 좌우 대칭으로 하고 있지만, 한쪽에만 배치하여도 좋다. 액정 모듈의 기판 사이즈 또는 액정 모듈 사이즈를 고려하여 설계자가 적절히 선택하면 된다. 그러나, 회로의 동작 신뢰성이나 구동 효율 등을 고려하면, 도 16에 도시된 게이트 신호선 구동회로의 좌우 대칭 배치가 바람직하다.
각 구동회로에의 신호의 입력은 FPC(flexible printed circuits)(305)로부터 행해진다. FPC(305)는 기판(301)의 소정의 장소까지 배치된 배선에 도달하도록 층간절연막과 수지막에 콘택트 홀을 형성하고 접속 전극(309)을 형성한 후에 이방성 도전막 등을 통해 압착된다. 본 실시예에서는 접속 전극이 ITO로 형성되었다.
구동회로와 화소부 주위에는 기판의 둘레를 따라 밀봉재(307)가 도포되고, 액티브 매트릭스 기판 상에 이미 형성된 스페이서(310)에 의해 일정한 간격(기판(301)과 대향 기판(306) 사이의 간격)을 유지한 상태에서 대향 기판(306)이 부착된다. 그 후, 밀봉재(307)가 도포되지 않은 부분을 통해 액정이 주입된다. 그 다음, 봉지제(308)에 의해 밀봉된다. 이상의 공정들을 통해 액정 모듈이 완성된다.
여기서는 모든 구동회로를 기판 상에 형성한 예를 나타내었지만, 구동회로의 일부에 수 개의 IC를 사용하여도 좋다.
또한, 본 실시예는 실시형태 1∼3, 실시예 1 및 실시예 2 중의 임의의 구성과 자유롭게 조합될 수 있다.
[실시예 4]
실시예 1에서는, 화소 전극이 반사성 금속재료로 형성된 반사형 표시장치의 예를 나타내었지만, 본 실시예에서는, 화소 전극을 투광성 도전막으로 형성한 투과형 표시장치의 예를 나타낸다.
층간절연막을 형성하는 공정까지는 실시예 1과 동일하므로, 여기서는 그의 설명을 생략한다. 실시예 1에 따라 층간절연막을 형성한 후, 투광성 도전막으로 된 화소 전극(601)을 형성한다. 투광성 도전막의 예로서는, ITO(산화인듐-산화주석 합금) 막, 산화인듐-산화아연 합금(In2O3-ZnO) 막, 산화아연(ZnO) 막 등이 있다.
그 후, 층간절연막(600)에 콘택트 홀을 형성한 다음, 화소 전극과 겹치는 접속 전극(602)을 형성한다. 접속 전극(602)은 콘택트 홀을 통해 드레인 영역에 접속되어 있다. 또한, 접속 전극과 동시에 다른 TFT의 소스 전극 또는 드레인 전극도 형성한다.
여기에서는 모든 구동회로를 기판 상에 형성한 예를 나타내었지만, 구동회로의 일부에 수 개의 IC를 사용하여도 좋다.
이렇게 하여, 액티브 매트릭스 기판이 완성된다. 이 액티브 매트릭스 기판을 사용하여 실시예 3에 따라 액정 모듈을 제작하고, 백라이트(604)와 도광판(605)을 설치하고, 커버(606)로 덮으면, 도 17에 부분 단면도가 도시되어 있는 액티브 매트릭스형 액정 표시장치가 완성된다. 커버와 액정 모듈은 접착제 또는 유기 수지를 사용하여 접합된다. 또한, 기판과 대향 기판을 접합할 때, 기판을 프레임으로 둘러싸고 기판과 프레임 사이에 유기 수지를 충전하여 접착하여도 좋다. 또한, 표시장치가 투과형이기 때문에, 액티브 매트릭스 기판과 대향 기판 모두에 편광판(603)을 부착한다.
본 실시예는 실시형태 1∼3 및 실시예 1∼3 중의 임의의 구성과 자유롭게 조합될 수 있다.
[실시예 5]
본 실시예에서는, EL(전계발광) 소자를 구비한 발광 표시장치를 제작하는 예를 도 18(A) 및 도 18(B)에 의거하여 설명한다.
도 18(A)는 EL 모듈의 상면도이고, 도 18(B)는 도 18(A)의 선 A-A'에 따른 단면도이다. 절연 표면을 가진 기판(900)(예를 들어, 유리 기판, 결정화된 유리 기판, 플라스틱 기판 등)상에, 화소부(902), 소스측 구동회로(901) 및 게이트측 구동회로(903)를 형성한다. 화소부와 구동회로는 상기한 실시예들에 따라 얻어질 수 있다. 또한, 부호 918은 밀봉재를 나타내고, 부호 919는 DLC(diamond like carbon) 막을 나타낸다. 화소부와 구동회로부는 밀봉재(918)로 덮이고, 밀봉재는 보호막(919)으로 덮여 있다. 또한, 보호막(919)은 접착제를 사용하여 커버재(920)에 의해 봉지되어 있다. 커버재는, 예를 들어, 열 또는 외력에 의한 변형에 견딜 수 있는 유리 기판인, 기판(900)과 동일한 재료로 만들어지는 것이 바람직하다. 커버재(920)는 또한 샌드블래스팅(sandblasting) 등의 공정에 의해 도 18(B)에 도시된 오목부(3∼10 ㎛의 깊이를 가짐)를 형성하도록 가공되는 것이 바람직하다. 또한, 다수의 EL 모듈이 제조되는 경우에, 기판과 커버재가 서로 부착된 후에, 끝면이 서로 일치하도록 CO2 레이저 등을 사용하여 분단하여도 좋다.
부호 908은 소스측 구동회로(901)와 게이트측 구동회로(903)에 입력되는 신호를 전송하기 위한 배선을 나타내고, 외부 입력 단자인 FPC(909)로부터 클록 신호와 비디오 신호를 받는다. 여기서는 FPC만이 도시되었지만, 이 FPC에는 PWB(printed wiring board)가 부착될 수도 있다. 본 명세서에서의 발광장치는 발광장치 본체 뿐만 아니라, FPC 또는 PWB가 부착된 상태의 발광장치도 포함한다.
다음에, 도 18(B)를 참조하여 단면 구조에 대하여 설명한다. 기판(900) 상에 절연막(910)이 제공되고, 그 절연막(910) 위에 화소부(902)와 게이트측 구동회로(903)가 형성되며, 화소부(902)는 전류 제어용 TFT(911)와 이 전류 제어용 TFT(911)의 드레인에 전기적으로 접속된 화소 전극(912)을 포함하는 다수의 화소로 형성된다. 또한, 게이트측 구동회로(903)는 n채널형 TFT(913)와 p채널형 TFT(914)를 조합한 CMOS 회로를 사용하여 형성된다.
상기 TFT(911, 913, 914를 포함)는 실시예 1의 n채널형 TFT(201)와 p채널형 TFT(202)에 따라 제조될 수 있다.
TFT와 EL 소자 사이에 제공되는 절연막의 재료로서는, 알칼리 금속 이온 또는 알칼리토류 금속 이온과 같은 불순물 이온의 확산을 차단할 뿐만 아니라 알칼리 금속 이온 또는 알칼리토류 금속 이온과 같은 불순물 이온을 적극적으로 흡수하는 재료가 바람직하고, 또한 후의 공정 온도에 견딜 수 있는 재료가 적합하다. 이들 조건에 맞는 재료로서는, 다량의 불소를 함유하는 질화규소막을 예로 들 수 있다. 질화규소막내에 함유되는 불소의 농도는 1×1019 /cm2 이상이고, 바람직하게는, 질화규소막 내의 불소의 조성비는 1∼5%이다. 질화규소막 내의 불소는 알칼리 금속 이온 또는 알칼리토류 금속 이온과 결합하고, 막 내에 흡착된다. 또한, 다른 예로서, 알칼리 금속 이온, 알칼리토류 금속 이온 등을 흡착하는 안티몬(Sb) 화합물, 주석(Sn) 화합물 또는 인듐(In) 화합물로 이루어진 미립자를 포함하는 유기 수지막, 예를 들어, 5산화 안티몬(Sb2O5·nH2O) 미립자를 포함하는 유기 수지막를 들 수 있다. 이 유기 수지막은 평균 입경이 10∼20 nm인 미립자를 포함하고, 광 투과성도 매우 높다. 5산화 안티몬 미립자로 대표되는 안티몬 화합물은 알칼리 금속 이온 또는 알칼리토류 금속 이온과 같은 불순물 이온을 흡착기 쉽다.
화소 전극(912)은 발광 소자(EL 소자)의 양극으로서 기능한다. 또한, 화소 전극(912)의 양 단부에는 뱅크(bank)(912)가 형성되고, 화소 전극(912) 상에는 EL 층(916)과 발광 소자의 음극(917)이 형성된다.
EL 층(916)으로서는, 발광층, 전하 수송층 및 전하 주입층을 자유롭게 조합하여 EL 층(발광 및 그 발광을 위한 캐리어 이동을 행하기 위한 층)을 형성할 수도 있다. 예를 들어, 저분자계 유기 EL 재료 또는 고분자계 유기 EL 재료를 사용할 수 있다. 또한, EL 층으로서, 일중항 여기에 의해 발광(형광)하는 발광재료(일중항 화합물)로 된 박막 또는 삼중항 여기에 의해 발광(형광)하는 발광재료(삼중항 화합물)로 된 박막이 사용될 수 있다. 또한, 전하 수송층 또는 전하 주입층으로서는 탄화규소 등의 무기 재료가 사용될 수도 있다. 이들 유기 EL 재료나 무기 재료는 공지의 재료를 사용할 수 있다.
음극(927)은 모든 화소에 공통인 배선으로도 기능하고, 접속 배선(908)을 통해 FPC(909)에 전기적으로 접속되어 있다. 또한, 화소부(902)와 게이트측 구동회로(903)에 포함되는 소자는 모두 음극(917), 밀봉재(918) 및 보호막(919)으로 덮여 있다.
밀봉재(918)로서는 가시광에 대해 투명이거나 반투명인 재료를 사용하는 것이 바람직하다. 또한, 밀봉재(918)는 가능한 한 수분 또는 산소를 투과시키지 않는 재료인 것이 바람직하다.
또한, 밀봉재(918)로 발광 소자를 완전히 덮은 후에, 도 18(A) 및 도 18(B)에 도시된 바와 같이 DLC 막 등으로 된 보호막(919)을 적어도 밀봉재(918)의 표면(노출 표면)에 제공하는 것이 바람직하다. 또한, 이 보호막은 기판의 후면을 포함하는 전 표면에 제공될 수도 있다. 여기서는, 외부 입력 단자(FPC)가 제공되는 부분에 보호막이 성막되지 않도록 주의할 필요가 있다. 마스크를 사용하여 보호막이 성막되지 않도록 하여도 좋고, 또는, CVD 장치에서 마스킹 테이프로서 사용하는 Teflon(등록 상표) 등의 테이프로 외부 입력 단자부를 덮어, 보호막이 성막되지 않도록 할 수도 있다.
이상과 같은 구조로 발광 소자를 밀봉재(918)와 보호막으로 봉입함으로써, 발광 소자를 외부로부터 완전히 차단할 수 있다. 따라서, 수분 또는 산소와 같은, EL 층의 산화에 의한 열화를 촉진시키는 물질이 외부로부터 침입하는 것을 막을 수 있다. 그리하여, 신뢰성이 높은 발광 장치가 얻어질 수 있다.
또한, 화소 전극을 음극으로 하고, EL 층과 양극을 적층하여, 도 18(A) 및 도 18(B)와 반대 방향으로 발광하는 구성으로 하여도 좋다. 도 19에 그의 일 예를 나타낸다. 이 예의 상면도는 도 18(A)와 동일하므로 생략한다.
도 19에 도시된 단면 구조에 대하여 설명한다. 기판(1000)으로서는, 유리 기판 및 석영 기판 외에도, 반도체 기판 또는 금속 기판을 사용할 수 있다. 기판(1000)상에 절연막(1010)이 제공되고, 그 절연막(1010) 위에 화소부(1002)와 게이트측 구동회로(1003)가 형성되며, 화소부(1002)는 전류 제어용 TFT(1011)와 이 전류 제어용 TFT(1011)의 드레인에 전기적으로 접속된 화소 전극(1012)을 포함하는 다수의 화소로 형성된다. 또한, 게이트측 구동회로(1003)는 n채널형 TFT(1013)와 p채널형 TFT(1014)를 조합한 CMOS 회로를 사용하여 형성된다.
화소 전극(1012)은 발광 소자의 음극으로서 기능한다. 또한, 화소 전극(1012)의 양 단부에는 뱅크(1015)가 형성되고, 화소 전극(1012) 상에는 EL 층(1016)과 발광 소자의 양극(1017)이 형성된다.
양극(1017)은 모든 화소에 공통인 배선으로도 기능하고, 접속 배선(1008)을 경유하여 FPC(1009)에 전기적으로 접속되어 있다. 또한, 화소부(1002)와 게이트측 구동회로(1003)에 포함되는 소자들은 모두 양극(1017), 밀봉재(1018), 및 DLC 막 등으로 이루어진 보호막(1019)으로 덮여 있다. 또한, 커버재(1020)와 기판(1000)을 접착제로 접합한다. 또한, 커버재에는 오목부가 제공되고, 건조제(1021)가 그 내부에 배치된다.
밀봉재(1018)로서는 가시광에 대해 투명이거나 반투명인 재료를 사용하는 것이 바람직하다. 또한, 밀봉재(1018)는 가능한 한 수분 또는 산소를 투과시키지 않는 재료인 것이 바람직하다.
또한, 도 19에서는, 화소 전극을 음극으로 하고, EL 층과 양극을 적층하였기 때문에, 발광 방향은 도 19에 화살표로 나타낸 방향이 된다.
본 실시예에서는, 실시예 1에서 얻어지는 높은 전기적 특성과 높은 신뢰성을 가진 TFT가 사용되기 때문에, 종래의 소자에 비하여 더 높은 신뢰성을 가진 발광 소자가 형성될 수 있다. 또한, 이 발광 소자를 가진 발광장치를 표시부로서 사용함으로써, 고성능의 전자기기를 얻을 수 있다.
본 실시예는 실시형태 1∼3, 실시예 1 및 실시예 2 중의 임의의 구성과 자유롭게 조합될 수 있다.
[실시예 6]
실시예 1에서는 탑 게이트형 TFT의 예를 나타내었으나, 본 발명은 TFT의 구조에 한정되지 않고 적용될 수 있다. 본 실시예에서는, 반도체층을 사이에 두고 2개의 게이트 전극이 제공되는 TFT에 본 발명을 적용한 예를 도 20에 나타낸다.
먼저, 기판(1100) 상에 제1 게이트 배선(1101)을 제공한다. 제1 게이트 배선(1101)으로서는, 도전성을 부여하는 불순물 원소가 도핑된 Poly-Si 또는 WSix(x = 2.0∼2.8), Al, Ta, W, Cr, Mo 등의 도전성 재료 또는 그들의 적층 구조를 사용할 수 있다. 기판(1100)으로부터의 불순물의 확산을 방지하기 위해, 산화규소막, 질화규소막 또는 산화질화규소막과 같은 절연막으로 이루어진 하지 절연막을 형성하여도 좋다.
다음에, 제1 게이트 배선(1101)을 덮도록 대략 500 nm의 두께를 가진 제1 절연막(1102)을 형성한다. 제1 절연막(1102)으로는, 플라즈마 CVD법 또는 스퍼터링법으로 형성되는 규소를 함유한 절연막을 사용한다. 또한, 제1 절연막은 유기 절연재료막, 산화규소막, 산화질화규소막, 질화규소막 또는 그들 막을 조합한 적층 막으로 형성될 수도 있다.
그 다음, 실시형태 1∼3 중 임의의 하나에 따라 제2 절연막(1103)과 비정질 구조를 가진 반도체막(여기서는, 비정질 반도체막)을 플라즈마 CVD법을 사용하여 동일한 성막 온도로 적층 형성한다. 제2 절연막(1103)상에, 미소한 볼록부가 없고 평탄성이 우수한 표면을 가진 비정질 규소막을 얻을 수 있다. 후의 공정에서 레이저광을 조사하여도 미소한 구멍의 발생이 억제될 수 있다.
또한, 본 실시예에서는, 비정질 구조를 가진 반도체막과 제2 절연막(1103)의 성막 온도를 동일하게 한 예를 나타내었으나, 제1 절연막(1102), 제2 절연막(1103) 및 비정질 구조를 가진 반도체막의 성막 온도를 모두에 동일하게 하여도 좋다. 본 실시예에서 반도체막에 대한 하지 절연막이 제1 절연막과 제2 절연막이다.
그 다음, 비정질 구조를 가진 반도체막을 실시형태 1 또는 실시예 1에서 설명된 결정화 기술을 사용하여 결정화시켜 결정성 규소막(Poly-Si)을 형성한 다음, 이 막을 섬 형상으로 패터닝한다. 본 실시예에서는, 실시예 1의 결정화 기술을 사용하고 또한 실시예 1에서 나타낸 반도체막 표면의 평탄화를 행하는 제2 레이저광 조사를 질소 분위기 또는 진공 중에서 행한다. 이렇게 하여 얻어진 평탄성이 높은 반도체막을 TFT의 활성층에 사용하면, TFT의 내압이 상승되어, TFT의 신뢰성이 향상된다.
이어서, 반도체층을 덮도록 게이트 절연막(1107)을 형성한 후, 제2 게이트 전극(1108)을 형성한다. 그 다음, n형 도전성을 부여하는 불순물 원소(P, As 등), 여기서는, 인을 반도체에 적절히 첨가하여 소스 영역(1104)과 드레인 영역(1105)을 형성한다. 첨가 후에, 불순물 원소의 활성화를 위해 가열처리, 강광의 조사 또는 레이저광의 조사를 행한다.
이후의 공정에 대해서는, 층간절연막(1109)을 형성하고, 수소화를 행하고, 소스 영역과 드레인 영역에 이르는 콘택트 홀과, 제1 게이트 전극에 이르는 콘택트 홀 및 제2 게이트 전극에 이르는 콘택트 홀을 형성하고, 소스 전극(1110)과 드레인 전극(1111)을 형성하여, TFT(n채널형 TFT)를 완성한다. 이렇게 하여 얻어진 TFT를 도 20(A)에 나타낸다. 도 20(A)에서, 부호 1106은 채널 형성 영역이다.
또한, 본 실시예의 구성에 의하면, 각각의 화소의 TFT는 절연막을 사이에 두고 채널 형성 영역(1106)의 위와 아래에 각각 게이트 전극을 구비한 이중 게이트 구조로 할 수 있고, 제1 절연막과 제2 절연막을 각각 적절한 두께로 설정함으로써, 제1 게이트 전극과 다른 배선들에 의해 형성되는 기생 용량을 억제하면서 TFT의 특성을 향상시킬 수 있다. 또한, 본 실시예의 구성은 이중 게이트 구조로 되어 있기 때문에 S값은 우수한 값을 나타낸다.
또한, 도 20(A)에 도시된 바와 같이, 상기 공정에서는, 반도체층이 제1 게이트 전극의 영향을 받아, 단차(step)가 형성된다.
이 단차를 없애기 위해, CMP(화학적 기계적 연마) 기술 등으로 평탄화를 행하면, 도 20(B)에 도시된 TFT 구조를 얻을 수 있다.
먼저, 기판(1200) 상에 제1 게이트 전극(1201)과 제1 절연막을 형성한다. 다음에, CMP법 또는 기계적 연마에 의해 표면을 연마하여 평탄한 제1 절연막(1202)을 형성한다. 예를 들어, 제1 절연막 표면의 최대 높이(Rmax)가 0.5 ㎛ 이하, 바람직하게는 0.3 ㎛ 이하가 되도록 한다.
CMP법에서는 슬러리 등을 사용하기 때문에, 불순물이 혼입되기 쉽다. 그래서, 제2 절연막(1203)을 추가로 형성한다. 제2 절연막(1203)을 재공하여, 후에 형성되는 반도체층에의 불순물 확산을 방지한다. 본 실시예에서는, 실시형태 1∼3 중 어느 하나에 따라 제2 절연막(1203)과 비정질 구조를 가진 반도체막(여기서는 비정질 규소막)을 플라즈마 CVD법을 사용하여 동일한 성막 온도로 적층 형성한다. 제2 절연막(1203) 상에, 미소한 볼록부가 없고 평탄성이 우수한 표면을 가진 비정질 반도체막이 얻어질 수 있다. 따라서, 후의 공정에서 레이저광을 조사하여도 미소한 구멍의 발생이 억제될 수 있다.
또한, 제2 절연막(1203)과 비정질 구조를 가진 반도체막의 성막 온도를 동일하게 한 예를 나타내었으나, 제1 절연막(1202), 제2 절연막(1203) 및 비정질 구조를 가진 반도체막의 성막 온도를 모두에 동일하게 할 수도 있다. 본 실시예에서, 반도체막에 대한 하지 절연막이 제1 절연막과 제2 절연막이다.
다음에, 비정질 구조를 가진 반도체막을 실시형태 1 또는 실시예 1에서 설명한 결정화 기술을 사용하여 결정화시켜, 결정성 규소막(Poly-Si)을 형성한 다음, 이 막을 섬 형상으로 패터닝한다. 본 실시예에서는, 실시예 1의 결정화 기술을 사용하고, 실시예 1에서 나타낸 반도체막 표면의 평탄화를 행하는 제2 레이저광 조사를 질소 분위기 또는 진공 중에서 행한다. 이렇게 하여 얻어진 평탄성이 높은 반도체막을 TFT의 활성층에 사용하면, 내압이 상승되어, TFT의 신뢰성이 향상된다.
이어서, 반도체층을 덮도록 게이트 절연막(1207)을 형성한 다음, 제2 게이트 전극(1208)을 형성한다. 그 다음, n형 도전성을 부여하는 불순물 원소(P, Aa 등), 여기서는, 인을 반도체에 적절히 첨가하여 소스 영역(1204)과 드레인 영역(1205)을 형성한다. 첨가 후에, 불순물 원소의 활성화를 위해 가열처리, 강광의 조사 또는 레이저광의 조사를 행한다.
이후의 공정들에 대해서는, 층간절연막(1209)을 형성하고, 수소화를 행하고, 소스 영역과 드레인 영역에 각각 이르는 콘택트 홀과, 제1 게이트 전극에 이르는 콘택트 홀 및 제2 게이트 전극에 이르는 콘택트 홀을 형성하고, 소스 전극(1210)과 드레인 전극(1211) 등을 형성하여, TFT(n채널형 TFT)를 완성한다. 이렇게 하여 얻어진 TFT를 도 20(B)에 나타낸다. 도 20(B)에서, 부호 1206은 채널 형성 영역이다.
도 20(B)의 구성에서는, 도 20(A)의 구성에 비하여 평탄화 공정이 부가되었으나, 더 평탄한 반도체막 표면을 가진 구조를 실현할 수 있다.
본 실시예는 실시형태 1∼3 및 실시예 1∼5 중 임의의 구성과 자유롭게 조합될 수 있다.
[실시예 7]
도 21은 본 발명에 적용될 수 있는 레이저 처리장치의 일 예를 나타낸다. 이 장치는 레이저(700), 광학계(701), 기판 스테이지(702), 기판 운반수단(704), 송풍기(710) 등으로 구성되어 있다. 또한, 부수하는 것으로서, 기판(711)을 보관하는 카세트(708), 카세트 홀더(707), 송풍기로부터 공급되는 가스에 의해 기판 상의 먼지 등을 제거하기 위한 가스 분출구가 되는 노즐(709) 등이 구비되어 있다. 노즐(709)로부터 방출된 가스는 레이저광이 조사되는 영역 및 그 주변으로 불어 붙여진다. 또한, 노즐(709)로부터 방출된 가스를 가열하면, 기판도 또한 가열할 수 있다.
레이저로서는, 파장이 400 nm 이하인 광을 발진하는 엑시머 레이저와 같은 기체 레이저, 또는 Nd-YAG 레이저, YLF 레이저와 같은 고체 레이저가 사용될 수 있다. Nd-YAG 레이저에서는 기본파(1060 nm) 외에, 제2 고조파(532 nm) 또는 제3 고조파(353.3 nm) 등을 사용할 수 있다. 이들 레이저는 펄스 발진 레이저이고, 발진 주파수는 5∼300 Hz 정도의 것이 채용된다.
광학계(701)는 레이저(700)로부터 방출된 레이저광을 집광 및 신장시켜, 피조사면에 미세한 단면 형상의 선형 레이저광을 조사하기 위한 것이다. 광학계(710)의 구성은 임의적일 수 있고, 여기서는 실린드리컬(cylindrical) 렌즈 어레이(712), 실린드리컬 렌즈(713), 미러(714) 및 이중 실린드리컬 렌즈(715) 등을 사용하여 구성된다. 렌즈의 크기에 따라, 길이 방향으로 100∼400 mm 정도, 폭 방향으로 100∼500 ㎛ 정도의 선형 레이저광을 조사할 수 있다.
스테이지(702)는 처리될 기판(711)을 보유하고, 레이저와 동기하여 이동한다.
카세트(708)로부터 기판(711)을 꺼내고, 레이저 처리에 동반하여 기판을 이동시키는 것은 운반수단(704)에 의해 행해진다. 운반수단(704)에는 암(arm)(705)이 구비되어 있다. 암(705)이 기판의 일 단부를 잡고 축 방향으로 이동시킴으로써 기판의 전면에 선형 레이저광을 조사할 수 있게 된다. 운반수단(704)은 제어장치(706)에 의해 레이저(700)의 발진과 연동하여 동작한다.
또한, 기판(711)의 일 변이 선형 레이저광의 길이방향의 길이보다 큰 경우에는, 일 축방향과 직교하는 방향으로 기판을 이동시킬 수 있는 운반수단이 제공된다(도시되지 않음). 서로 교차하는 방향으로 기판을 이동시킬 수 있는 2개의 운반수단에 의해, 기판의 전면에 레이저광을 조사할 수 있게 된다.
이러한 레이저 장치는 특히 일 변의 길이가 1000 mm 이상이고 두께가 1 mm 이하인 유리 기판을 처리하는 경우에도 적용될 수 있다. 예를 들어, 1200 mm×160 mm 또는 2000 mm×2500 mm이고 두께가 0.4∼0.7 mm인 유리 기판을 처리할 수도 있다.
또한, 본 실시예는 실시형태 1∼3 및 실시예 1∼6 중 임의의 것과 자유롭게 조합될 수 있다. 예를 들어, 본 실시예를 실시예 1에서의 제1 레이저광 조사에 적용할 수 있다. 이 때, 노즐로부터 분출되는 가스를 대기 또는 산소 함유 가스로 하여 레이저광 조사 영역에 불어 붙일 수 있다. 또한, 본 실시예를 실시예 1에서의 제2 레이저광 조사에 적용할 수도 있다. 이 경우에는, 노즐로부터 분출되는 가스를 불활성 가스, 예를 들어, 질소로 하여 레이저광 조사 영역에 불어 붙여 반도체막 표면의 평탄화를 행할 수 있다. 따라서, 본 실시예를 실시예 1과 조합하는 경우, 레이저광 조사를 위한 처리실 내의 분위기를 교체할 필요 없이, 노즐로부터 분출되는 가스를 적절이 전환하여 제1 레이저광 조사 및 제2 레이저광 조사를 단시간에 행할 수 있다.
[실시예 8]
본 발명을 실시하여 형성된 구동회로와 화소부는 각종 모듈(액티브 매트릭스형 액정 모듈, 액티브 매트릭스형 EL 모듈 및 액티브 매트릭스형 EC 모듈)에 사용될 수 있다. 즉, 이들 모듈을 표시부에 탑재하는 모든 전자기기에 본 발명을 실시할 수 있다.
이러한 전자기기로서는, 비디오 카메라, 디지털 카메라, 헤드 장착형 디스플레이(고글형 디스플레이), 자동차 내비게이션 시스템, 프로젝터, 카 스테레오, 퍼스널 컴퓨터, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 전자 서적 등) 등을 들 수 있다. 이들의 예를 도 22, 도 23 및 도 24에 나타낸다.
도 22(A)는 본체(2001), 화상 입력부(2002), 표시부(2003) 및 키보드(2004)를 포함하는 퍼스널 컴퓨터를 나타낸다. 본 발명은 표시부(2003)에 적용될 수 있다.
도 22(B)는 본체(2101), 표시부(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105) 및 수상(受像)부(2106)를 포함하는 비디오 카메라를 나타낸다. 본 발명은 표시부(2102)에 적용될 수 있다.
도 22(C)는 본체(2201), 카메라부(2202), 수상부(2203), 조작 스위치(2204) 및 표시부(2205)를 포함하는 모바일 컴퓨터를 나타낸다. 본 발명은 표시부(2205)에 적용될 수 있다.
도 22(D)는 본체(2301), 표시부(2302) 및 암(arm)부(2303)를 포함하는 고글형 디스플레이를 나타낸다. 본 발명은 표시부(2302)에 적용될 수 있다.
도 22(E)는 본체(2401), 표시부(2402), 스피커부(2403), 기록 매체(2404) 및 조작 스위치(2405)를 포함하는, 프로그램이 기록된 기록 매체(이하, 기록 매체라 함)를 사용하는 플레이어를 나타낸다. 이 플레이어는 기록 매체로서 DVD(digital Versatile Disc) 또는 CD를 사용하고, 음악을 즐기고 영화를 감상하고 게임 또는 인터넷을 행할 수 있다. 본 발명은 표시부(2402)에 적용될 수 있다.
도 22(F)는 본체(2501), 표시부(2502), 접안부(2503), 조작 스위치(2504) 및 수상부(도시되지 않음)를 포함하는 디지털 카메라를 나타낸다. 본 발명은 표시부(2502)에 적용될 수 있다.
도 23(A)는 투사(投射)장치(2601)와 스크린(2602)을 포함하는 프론트형 프로젝터를 나타낸다. 본 발명은 투사장치(2601)의 일부를 구성하는 액정 모듈(2808)에 적용될 수 있다.
도 23(B)는 본체(2701), 투사장치(2702), 미러(2703) 및 스크린(2704)을 포함하는 리어형 프로젝터를 나타낸다. 본 발명은 투사장치(2702)의 일부를 구성하는 액정 모듈(2808)에 적용될 수 있다.
또한, 도 23(C)는 도 23(A) 및 도 23(B)의 투사장치(2601, 2702)의 구조의 일 예를 나타내는 도면이다. 투사장치(2601) 또는 투사장치(2702)는 광원 광학계(2801), 미러(2802, 2804∼2806), 다이크로믹 미러(2803), 프리즘(2807), 액정 표시장치(2808), 위상차 판(2809) 및 투사 광학계(2810)로 구성된다. 투사 광학계(2810)는 투사 렌즈를 포함하는 광학계로 구성된다. 본 실시예가 3판식의 예를 나타내지만, 이것에 특별히 한정되는 것은 아니고, 예를 들어, 단판식일 수도 있다. 또한, 도 23(C)에서 화살표로 나타낸 광로에 실시자가 광학 렌즈, 편광 기능을 가진 필름, 위상차를 조절하기 위한 필름 또는 IR 필름과 같은 광학계를 적절히 제공할 수도 있다.
또한, 도 23(D)는 도 23(C)의 광원 광원계(2801)의 구조의 일 예를 나타낸다. 본 실시예에서는, 광원 광학계(2801)는 반사기(2811), 광원(2812), 렌즈 어레이(2813, 2814), 편광 변환 소자(2811) 및 집광 렌즈(2816)로 구성된다. 또한, 도 23(D)에 도시된 광원 광학계는 단지 예일 뿐이고, 특별히 한정되는 것은 아니다. 예를 들어, 광원 광학계에 실시자가 광학 렌즈, 편광 기능을 가진 필름, 위상차를 조절하기 위한 필름 또는 IR 필름과 같은 광학계를 적절히 제공할 수도 있다.
그러나, 도 23에 도시된 프로젝터에서는, 투과형 전기광학장치를 사용한 경우를 나타내고 있고, 반사형 전기광학장치와 EL 모듈에서의 적용례는 나타내지 않았다.
도 24(A)는 본체(2901), 음성 출력부(2902), 음성 입력부(2903), 표시부(2904), 조작 스위치(2905), 안테나(2906) 및 화상 입력부(CCD, 이미지 센서 등)(2907)를 포함하는 휴대 전화기를 나타내고 있다. 본 발명은 표시부(2904)에 적용될 수 있다.
도 24(B)는 본체(3001), 표시부(3002, 3003), 기록 매체(3004), 조작 스위치(3005) 및 안테나(3006)를 포함하는 휴대형 책(전자 서적)을 나타낸다. 본 발명은 표시부(3002, 3003)에 적용될 수 있다.
도 24(C)는 본체(3101), 지지대(3102) 및 표시부(3103)를 포함하는 디스플레이를 나타낸다. 본 발명은 표시부(3103)에 적용될 수 있다.
또한, 도 24(C)에 도시된 디스플레이는 중소형 또는 대형의 것이고, 예를 들어, 5∼20 인치의 화면 사이즈를 가지는 것이다. 또한, 이러한 사이즈의 표시부를 형성하기 위해서는, 1×1 m 크기의 기판을 사용하여 다면취(多面取)를 행하여 대량 생산하는 것이 바람직하다.
상기한 바와 같이, 본 발명의 적용 범위는 매우 넓고, 모든 분야의 전자기기에 적용될 수 있다. 본 실시예의 전자기기는 실시예 1∼7의 임의의 구성과 자유롭게 조합하여 실시될 수 있다.
삭제
삭제
본 발명에 따르면, 도 26에 도시된 바와 같은 미소한 볼록부가 없고 평탄성이 우수한 표면을 가진 비정질 반도체막을 하지 절연막 상에 얻을 수 있고, 레이저광을 조사하여도 도 25에 도시된 바와 같은 미소한 구멍의 발생이 억제될 수 있다.
또한, 진공 또는 불활성 가스 분위기 중에서 반도체막에 레이저광을 조사하는 경우에도, 도 25에 도시된 바와 같은 미소한 구멍의 발생이 억제될 수 있다.
본 발명에 따르면, 평탄성이 높은 반도체막을 TFT의 활성층에 사용함으로써, 내압이 증가하여, TFT의 신뢰성이 향상된다. 특히, TFT의 오프 전압값이 감소될 수 있음과 동시에 불균일도 억제될 수 있다. 따라서, 그러한 TFT를 사용한 반도체장치의 동작 특성이 향상될 수 있고, 반도체장치의 저소비전력화가 실현될 수 있다.

Claims (31)

  1. 삭제
  2. 절연 표면 상에 하지 절연막을 형성하는 공정,
    상기 하지 절연막 상에 비정질 반도체막을 형성하는 공정,
    상기 비정질 반도체막에 제1 레이저광을 조사하여, 결정 구조를 가진 반도체막을 형성하는 공정, 및
    불활성 가스 분위기 또는 진공 중에서 상기 결정 구조를 가진 반도체막에 제2 레이저광을 조사하여, 상기 결정 구조를 가진 반도체막의 표면을 평탄화하는 공정을 포함하는 반도체장치 제작방법.
  3. 절연 표면 상에 하지 절연막을 형성하는 공정,
    상기 하지 절연막 상에 비정질 반도체막을 형성하는 공정, 및
    상기 비정질 반도체막에 제1 레이저광을 조사하는 공정을 포함하고,
    상기 하지 절연막의 성막 온도와 상기 비정질 반도체막의 성막 온도의 차이가 ±50℃의 범위 내인 반도체장치 제작방법.
  4. 절연 표면 상에 하지 절연막을 형성하는 공정,
    상기 하지 절연막 상에 비정질 반도체막을 형성하는 공정,
    상기 비정질 반도체막에 제1 레이저광을 조사하여, 결정 구조를 가진 반도체막을 형성하는 것과 함께 그 결정 구조를 가진 반도체막 상에 산화막을 형성하는 공정,
    상기 산화막을 제거하는 공정, 및
    불활성 가스 분위기 또는 진공 중에서 상기 결정 구조를 가진 반도체막에 제2 레이저광을 조사하여, 상기 결정 구조를 가진 반도체막의 표면을 평탄화하는 공정을 포함하는 반도체장치 제작방법.
  5. 제 3 항에 있어서, 불활성 가스 분위기 또는 진공 중에서 상기 반도체막에 제2 레이저광을 조사하여, 결정 구조를 가진 반도체막의 표면을 평탄화하는 공정을 더 포함하는 반도체장치 제작방법.
  6. 삭제
  7. 절연 표면 상에 하지 절연막을 형성하는 공정,
    상기 하지 절연막 상에 비정질 반도체막을 형성하는 공정,
    상기 비정질 반도체막에 금속원소를 첨가하는 공정,
    상기 비정질 반도체막에 열처리를 행하는 공정,
    상기 비정질 반도체막에 제1 레이저광을 조사하여, 결정 구조를 가진 반도체막을 형성하는 것과 함께 그 결정 구조를 가진 반도체막 상에 산화막을 형성하는 공정,
    상기 산화막을 제거하는 공정,
    불활성 가스 분위기 또는 진공 중에서 상기 결정 구조를 가진 반도체막에 제2 레이저광을 조사하여, 상기 결정 구조를 가진 반도체막의 표면을 평탄화하는 공정을 포함하는 반도체장치 제작방법.
  8. 절연 표면 상에 하지 절연막을 형성하는 공정,
    상기 하지 절연막 상에 비정질 구조를 가진 제1 반도체막을 형성하는 공정,
    상기 비정질 구조를 가진 제1 반도체막에 금속원소를 첨가하는 공정,
    상기 비정질 구조를 가진 제1 반도체막에 열처리를 행하는 공정,
    상기 비정질 구조를 가진 제1 반도체막에 제1 레이저광을 조사하여, 결정 구조를 가진 반도체막을 형성하는 것과 함께 그 결정 구조를 가진 반도체막 상에 산화막을 형성하는 공정,
    상기 산화막을 제거하는 공정,
    불활성 가스 분위기 또는 진공 중에서 상기 결정 구조를 가진 제1 반도체막에 제2 레이저광을 조사하여, 상기 결정 구조를 가진 제1 반도체막의 표면을 평탄화 하는 공정,
    상기 결정 구조를 가진 제1 반도체막의 표면을 오존 함유 용액으로 산화시켜, 배리어 층을 형성하는 공정,
    상기 배리어 층 상에, 희가스 원소를 함유하는 제2 반도체막을 형성하는 공정,
    상기 금속원소를 상기 제2 반도체막으로 게터링하여, 상기 결정 구조를 가진 제1 반도체막 내의 금속원소를 제거 또는 감소시키는 공정, 및
    상기 반도체막과 상기 배리어 층을 제거하는 공정을 포함하는 반도체장치 제작방법.
  9. 제 8 항에 있어서, 상기 희가스 원소가, He, Ne, Ar, Kr 및 Xe로 이루어진 군에서 선택된 한 종류 또는 다수 종류의 원소인 반도체장치 제작방법.
  10. 제 8 항에 있어서, 상기 제2 반도체막이 상기 희가스 원소를 함유하는 분위기에서 반도체를 타겟으로 한 스퍼터링법에 의해 형성되는 반도체장치 제작방법.
  11. 제 2 항, 제 4 항, 제 7 항 중 어느 한 항에 있어서, 상기 하지 절연막의 성막 온도와 상기 비정질 반체막의 성막 온도가 같은 반도체장치 제작방법.
  12. 제 7 항 또는 제 8 항에 있어서, 상기 열처리가 가열처리 또는 강광을 조사하는 처리인 반도체장치 제작방법.
  13. 제 2 항, 제 4 항, 제 7 항 중 어느 한 항에 있어서, 상기 하지 절연막의 성막 온도와 상기 비정질 구조를 가진 반도체막의 성막 온도의 차이가 ±50℃의 범위 내인 반도체장치 제작방법.
  14. 제 12 항에 있어서, 상기 강광이, 할로겐 램프, 금속 할로겐화물 램프, 크세논-아크 램프, 탄소-아크 램프, 고압 나트륨 램프 및 고압 수은 램프로 이루어진 군에서 선택된 하나로부터 방출되는 광인 반도체장치 제작방법.
  15. 제 8 항에 있어서, 상기 하지 절연막의 성막 온도와 상기 비정질 구조를 가진 제1 반도체막의 성막 온도의 차이가 ±50℃의 범위 내인 반도체장치 제작방법.
  16. 제 7 항 또는 제 8 항에 있어서, 상기 금속원소가 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택된 한 종류 또는 다수 종류의 원소인 반도체장치 제작방법.
  17. 제 2 항, 제 4 항, 제 5 항, 제 7 항, 제 8 항 중 어느 한 항에 있어서, 상기 제2 레이저광의 에너지 밀도가 상기 제1 레이저광의 에너지 밀도보다 높은 반도체장치 제작방법.
  18. 제 2 항, 제 4 항, 제 5 항, 제 7 항, 제 8 항 중 어느 한 항에 있어서, 상기 제2 레이저광의 오버랩률(overlap ratio)이 상기 제1 레이저광의 오버랩률보다 낮은 반도체장치 제작방법.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제 2 항, 제 4 항, 제 5 항, 제 7 항, 제 8 항 중 어느 한 항에 있어서, 상기 제1 및 제2 레이저광 각각이 엑시머 레이저, YAG 레이저, YVO4 레이저 또는 YLF 레이저로부터 방출되는 레이저광인 반도체장치 제작방법.
  23. 삭제
  24. 삭제
  25. 제 2 항, 제 4 항, 제 5 항, 제 7 항, 제 8 항 중 어느 한 항에 있어서, 상기 불활성 가스 분위기가 질소 분위기인 반도체장치 제작방법.
  26. 삭제
  27. 제 2 항, 제 3 항, 제 4 항, 제 7 항, 제 8 항 중 어느 한 항에 있어서, 상기 제1 레이저광이 펄스 발진 레이저로부터 방출된 레이저광이고, 상기 펄스 발진 레이저가 엑시머 레이저, YAG 레이저, YVO4 레이저, 및 YLF 레이저로 이루어진 군에서 선택된 레이저인 반도체장치 제작방법.
  28. 제 2 항, 제 4 항, 제 5 항, 제 7 항, 제 8 항 중 어느 한 항에 있어서, 상기 제2 레이저광이 연속 발진 레이저로부터 방출된 레이저광이고, 상기 연속 발진 레이저가 Nd:YVO4 레이저의 제2 고조파 또는 Nd:YVO4 레이저의 제3 고조파인 반도체장치 제작방법.
  29. 제 3 항에 있어서, 조사된 반도체막을 패터닝하는 공정,
    패터닝된 반도체막 위에 게이트 절연막을 형성하는 공정, 및
    상기 게이트 절연막 위에 게이트 전극을 형성하는 공정을 더 포함하는 반도체장치 제작방법.
  30. 제 2 항, 제 4 항, 제 7 항 중 어느 한 항에 있어서, 상기 결정 구조를 가진 반도체막을 패터닝하는 공정,
    결정 구조를 가진 패터닝된 반도체막 위에 게이트 절연막을 형성하는 공정, 및
    상기 게이트 절연막 위에 게이트 전극을 형성하는 공정을 더 포함하는 반도체장치 제작방법.
  31. 제 8 항에 있어서, 상기 제1 반도체막을 패터닝하는 공정,
    패터닝된 제2 반도체막 위에 게이트 절연막을 형성하는 공정, 및
    상기 게이트 절연막 위에 게이트 전극을 형성하는 공정을 더 포함하는 반도체장치 제작방법.
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