KR20020092233A - 반도체장치 제작방법 - Google Patents

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Abstract

오프 전류값이 낮고 변동이 억제되는 TFT와, 이 TFT를 구비한 전자기기를 얻는 것을 과제로 한다. 성막 온도는 하지 절연막과 비정질 반도체막 사이에 실제로 동일하게 설정되어, 반도체막의 평탄성을 향상시킨다. 그 다음, 레이저광 조사가 행해진다.

Description

반도체장치 제작방법{Method of manufacturing a semiconductor device}
본 발명은 박막트랜지스터(이후, TFT라 칭함)로 구성된 회로를 가진 반도체장치와 이 반도체장치를 제작하는 방법에 관한 것이다. 예를 들어, 본 발명은 액정 표시 패널로 대표되는 전기광학장치와, 그러한 전기광학장치를 구성부품으로서 구비한 전자기기(機器)에 관한 것이다.
본 명세서에서 '반도체장치'라는 용어는, 일반적으로 반도체 특성을 사용하여 기능할 수 있는 장치들을 가리키는 것이고, 전기광학장치, EL 소자 등을 구비한 발광장치, 반도체 회로 및 전자기기가 모두 이 반도체장치의 범주내에 포함되는 것으로 이해해야 한다.
최근, 절연 표면을 가진 기판 상에 형성된 반도체 박막(대략 수 nm 내지 수백 nm의 두께를 가지는)을 사용하여 박막트랜지스터(TFT)를 구성하는 기술이 주목받고 있다. 이 박막트랜지스터는 IC 또는 전기광학장치와 같은 전자장치에 널리 적용되며, 특히 화상 표시장치의 스위칭 소자로서 급속히 개발될 필요성이 있다.
액티브 매트릭스 액정 모듈, EL 모듈 및 밀착형 이미지 센서가 박막트랜지스터의 대표적인 예로서 알려져 있다. 특히, 결정성 구조를 가진 규소막(전형적으로는, 폴리실리콘 막)을 활성층으로 한 TFT(이후, 폴리실리콘 TFT라 칭함)가 높은 전계효과 이동도를 가지고 있어, 각종 기능을 가진 회로가 이 TFT를 사용하여 형성될 수 있다.
예를 들어, 액정 표시장치에 설치되는 액정 모듈에서는, 각각의 기능 블럭에 화상 표시를 행하기 위한 화소부와, CMOS 회로를 기본으로 한 시프트 레지스터 회로, 레벨 시프터 회로, 버퍼 회로 또는 샘플링 회로와 같은, 상기 화소부를 제어하기 위한 구동회로가 하나의 기판 상에 형성된다.
또한, 액티브 매트릭스 액정 모듈의 화소부에는 수 십 내지 수 백만개의 화소 마다 TFT(화소 TFT)가 배치되어 있고, 각각의 화소 TFT에는 화소 전극이 제공되어 있다. 액정을 사이에 두고 기판에 대향하여 있는 대향 기판에는 대향 전극이 제공되어 있고, 액정을 유전체로 한 일종의 커패시터가 형성되어 있다. 각각의 화소에 인가되는 전압은 TFT의 스위칭 기능에 의해 제어되어, 커패시터에의 전하를 제어함으로써 액정을 구동시킨다. 그리하여, 투과 광량이 제어되어 화상을 표시한다.
화소 TFT는 n채널형 TFT로 이루어져 있고, 스위칭 소자로서 액정에 전압을인가하여 액정을 구동시킨다. 액정이 교류에 의해 구동되기 때문에, 프레임 반전 구동으로 불리는 방식이 통상 채택된다. 이 방식에서는, 전력소비를 낮은 수준으로 억제하기 위해, 화소 TFT에 요구되는 특성에 대해서는 오프 전류값(TFT의 오프 동작 시에 흐르는 드레인 전류값)을 충분히 낮추는 것은 중요하다.
또한, 낮은 비용으로 우수한 전기적 특성을 가진 TFT를 제작하기 위해서는, 짧은 시간동안 처리할 수 있는 레이저 어닐 기술이 필수적이였다.
레이저 어닐은 일반적으로 비정질 반도체막을 결정화하는 공정, 결정성을 향상시키는 공정 등에 사용된다. 레이저 어닐에 통상 사용되는 레이저는 액시머 레이저이다. 출력이 큰 펄스 발진 레이저로부터 방출된 레이저 빔을, 피조사면에서 수 cm ×수 cm의 정시각형 스폿 형상 또는, 예를 들어, 10 cm 이상의 길이를 가진 선 형상이 되도록 광학계에 의해 가공하고, 레이저 빔의 조사 위치를 피조사면에 대하여 상대적으로 주사시켜 레이저 어닐을 행하는 방법이, 생산성이 높고 양산성이 우수하기 때문에 바람직하게 사용되고 있다. 특히, 피조사면에서 선 형상을 가진 레이저 빔(이후, 선형 빔이라 칭함)이 사용될 때는, 전후 방향과 좌우 방향으로 주사할 필요가 있는 스폿 레이저 빔이 사용되는 경우와는 달리, 이 레이저 빔은 선형 빔의 선 방향에 수직인 방향으로의 주사만으로 피조사면 전체에 조사될 수 있어, 높은 생산성을 제공한다. 주사가 선 방향에 수직인 방향으로 행해지는 이유는 이 수직 방향이 가장 효과적인 주사 방향이기 때문이다. 높은 생산성 때문에, 적당한 광학계에 의해 가공된, 고출력 레이저로부터의 선형 빔의 사용이 레이저 어닐에서 주류가 되고 있다. 또한, 선형 빔은 짧은 방향으로 점차로 이동하면서 중첩방식으로 조사됨으로써, 레이저 어닐이 비정질 규소막의 전체 표면에 대하여 행해져, 그 막을 결정화시키거나 결정성을 향상시킨다.
또한, 낮은 비용으로 TFT를 제작하기 위해서는, 반도체 기판 또는 석영 기판보다 저렴하고 대면적화가 가능한 유리 기판 상에 TFT를 제작하는 것이 필수적이다.
유리 기판을 사용하는 경우에는, 유리 기판에 함유된 알칼리 금속이 확산하는 것을 방지하기 위해, 규소를 주성분으로 하는 절연막(산화규소막, 질화규소막, 산화질화규소막 등)으로 이루어진 하지(下地) 절연막이 제공되고, 그 막 상에 비정질 규소막이 형성된 다음, 레이저광 조사가 행해진다.
본 발명자들은, 많은 실험과 연구를 통해, 레이저 조사가 행래진 규소막의 표면에 다수의 미세한 홀(hole)을 발견하였다. 이 미세한 홀은 매우 작고, SEM(35,000배 확대)으로 관찰한 이 홀의 사진을 도 26에 나타낸다. 본 발명자들은 이 미세한 홀에 의한 반도체막 표면의 요철이 원인이 되어 기판 상에 형성된 다수의 TFT들 사이에 불균일이 발생한다는 것을 발견하였다. TFT의 활성층이 미세한 홀의 위치에 형성되는 경우에는, 그 TFT가 동일 기판 상에 제작되는 다른 TFT와 비교하여 나쁜 전기적 특성을 가진다.
또한, 레이저광이 비교적 높은 에너지 밀도 또는 비교적 높은 오버랩률(overlap ratio)로 조사되는 경우에, 미세한 홀이 종종 발생한다. 특히, 레이저광이 질소 분위기 또는 진공에서 조사되는 경우에, 미세한 홀이 현저하게 나타나는 경우가 있다.
또한, 미세한 홀은 하지 절연막 상에 비정질 규소막을 형성되는 경우에는 발생하지만, 하지 절연막을 형성하지 않고 기판에 접하여 비정질 규소막을 형성하는 경우에는 발생하지 않는다.
상기 결과를 바탕으로, 본 발명자들은 미세한 홀의 발생 원인을 정확히 알기 위해 각종 다방면에서 많은 실험과 연구를 수행하였다. 그 결과, 본 발명자들은 레이저광 조사 전에 비정질 규소의 표면에 미세한 볼록부가 형성된다는 것을 추가로 발견하였다. 이 미세한 볼록부도 매우 작고(전형적으로는, 직경이 1 ㎛ 이하이고, 높이가 0.05 ㎛ 이하이다), SEM(50,000배 확대)으로 관찰한 이 볼록부의 사진을 도 25에 나타낸다. 미세한 볼록부와 그 부근을 EDX 분석에 의해 측정한 결과, 볼록부는 먼지와 같은 불순물이 아닌 것으로 확인되었다.
미세한 볼록부에 레이저광를 조사한 때, 미세한 홀이 발생하기 쉽다. 본 발명자들은 미세한 볼록부가 미세한 홀의 발생 원인인 것을 알아내었다.
미세한 볼록부는 하지 절연막 상에 비정질 규소막을 형성하는 공정에서 형성되고, 암시야 반사 모드로 500배 확대의 현미경 관찰에 의해 매우 작은 휘점(輝点)으로서 관찰될 수 있다.
하지 절연막을 형성하지 않는 수단이 채택될 수 있다. 그러나, 하지 절연막은 유리 기판에 함유된 알칼리 금속과 같은 불순물 이온이 하지 절연막 상에 형성된 반도체막으로 확산하지 않도록 하기 위해 제공되는 것이고, 낮은 비용으로 TFT를 제작하는데 필수적인 것이다.
본 발명은 상기 문제점들을 감안하여 안출된 것으로, 본 발명의 목적은, 저렴한 기판(유리 기판 등)상에 하지 절연막과 비정질 규소막을 적층 형성하고, 레이저광을 조사하여도 미세 볼록부의 발생 및 그 미세 볼록부에 기인한 미세 홀의 발생을 억제하는데 있다. 즉, 본 발명의 목적은 하지 절연막 상에 평탄성이 우수한 표면을 가진 비정질 반도체막을 얻는데 있다.
도 1(A)∼도 1(E)는 본 발명(실시형태 1)을 나타내는 도면.
도 2(A)∼도 2(G)는 본 발명(실시형태 2)을 나타내는 도면.
도 3(A)∼도 3(G)는 본 발명(실시형태 3)을 나타내는 도면.
도 4(A)∼도 4(E)는 본 발명(실시형태 3)을 나타내는 도면.
도 5(A)∼도 5(D)는 액티브 매트릭스 기판의 제작공정을 나타내는 도면.
도 6(A)∼도 6(C)는 액티브 매트릭스 기판을 나타내는 도면.
도 7은 액티브 매트릭스 기판을 나타내는 도면.
도 8은 게이트 전극 부근을 나타내는 TEM 사진.
도 9(A) 및 도 9(B)는 TFT(두께 115 nm의 게이트 절연막을 가진)에 있어서의 열화(劣化) 비율을 나타내는 그래프.
도 10(A) 및 도 10(B)는 TFT(두께 80 nm의 게이트 절연막을 가진)에 있어서의 열화 비율을 나타내는 그래프.
도 11(A) 및 도 11(B)는 TFT(두께 60 nm의 게이트 절연막을 가진)에 있어서의 열화 비율을 나타내는 그래프.
도 12는 L/W=2/8인 TFT(두께 115 nm의 게이트 절연막을 가진)에 있어서의 오프 전류값을 나타내는 그래프.
도 13은 L/W=2/8인 TFT(두께 80 nm의 게이트 절연막를 가진)에 있어서의 오프 전류값을 나타내는 그래프.
도 14는 L/W=2/8인 TFT(두께 60 nm의 게이트 절연막을 가진)에 있어서의 오프 전류값을 나타내는 그래프.
도 15는 L/W=7/40인 TFT(두께 60 nm의 게이트 절연막을 가진)에 있어서의 오프 전류값을 나타내는 그래프.
도 16은 AM-LCD의 외관을 나타내는 도면(실시예 3).
도 17은 액정 표시장치의 단면도의 일 예를 나타내는 도면(실시예 4).
도 18(A) 및 도 18(B)는 EL 모듈의 평면도 및 단면도(실시예 5).
도 19는 EL 모듈을 나타내는 단면도(실시예 5).
도 20(A) 및 도 20(B)는 TFT의 예를 나타내는 도면(실시예 6).
도 21은 레이저 장치를 나타내는 도면(실시예 7).
도 22(A)∼도 22(F)는 전자기기의 예들을 나타내는 도면.
도 23(A)∼도 23(D)는 전자기기의 예들을 나타내는 도면.
도 24(A)∼도 24(C)는 전자기기의 예들을 나타내는 도면.
도 25는 미세 볼록부를 관찰한 SEM 사진(50,000배 확대).
도 26은 미세 홀(hole)을 관찰한 SEM 사진(35,000배 확대).
<도면의 주요 부분에 대한 부호의 설명>
124: 도전층128: 제 2 전극
129: 소스 배선144, 145: 제 1 불순물영역
138: 제 2 불순물영역142: 제 3 불순물영역
149, 150: 제 4 불순물영역151, 152: 제 5 불순물영역
124, 125, 126, 127: 도전층153: 제 1 층간절연막
154: 제 2 층간절연막
155∼160: 소스 전극 또는 드레인 전극161: 접속 배선
162: 게이트 배선163: 화소 전극
164: 채널 형성 영역201: n채널형 TFT
202: p채널형 TFT206: 구동회로
상기한 문제점을 해결하기 위해, 각종 다방면에서 많은 실험과 연구들이 진행되었다. 그 결과, 하지 절연막의 성막 온도와 비정질 규소막의 성막 온도를 대략 서로 동일하게 하는 것으로, 미세 볼록부를 갖지 않고 평탄성이 우수한 표면을 가진 비정질 규소막을 얻을 수 있다. 따라서, 레이저광을 조사하여도 미세 홀의 발생이 억제될 수 있다.
"성막 온도를 대략 서로 동일하게 한다"는 것은, 하지 절연막의 성막 온도에 대한 비정질 반도체막의 성막 온도의 비가 0.8 내지 1.2이라는 것을 가리키며, 바람직하게는, 하지 절연막과 비정질 반도체막의 성막 온도 차이가 ±50℃의 범위인 것을 가리킨다.
본 발명의 제 1 구성에 따르면, 절연 표면 상에 하지 절연막을 형성하는 제 1 공정, 하지 절연막 상에 비정질 반도체막을 형성하는 제 2 공정, 및 비정질 반도체막에 대한 레이저광의 조사에 의해 결정화를 행하여, 결정성 구조를 가진 반도체막을 형성하는 제 3 공정을 포함하고, 하지 절연막의 성막 온도가 비정질 반도체막의 성막 온도와 동일한 것을 특징으로 하는 반도체장치 제작방법가 제공된다.
본 발명의 제 2 구성에 따르면, 절연 표면 상에 하지 절연막을 형성하는 제 1 공정, 하지 절연막상에 비정질 반도체막을 형성하는 제 2 공정, 비정질 반도체막에 대한 레이저광의 조사에 의해 결정화를 행하여, 결정성 구조를 가진 반도체막을 형성하는 제 3 공정을 포함하고, 하지 절연막과 비정질 반도체막의 성막 온도 차이가 ±50℃의 범위인 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
하지 절연막의 성막 온도와 비정질 반도체막의 성막 온도를 대략 동일하게 하는 것으로, 높은 평탄성를 가진 반도체막 표면을 얻을 수 있다. TFT의 활성층에높은 평탄성를 가진 반도체막을 사용함으로써, 내압(耐壓)이 상승되어, TFT의 신뢰성이 향상된다.
또한, 본 발명은 결정화시의 레이저광 조사 뿐만 아니라, 반도체장치의 제작공정에서 사용되는 레이저광으로의 처리, 예를 들어, 막질(膜質)의 개선과 불순물 원소의 활성화에 사용되는 레이저 어닐 처리에도 적용될 수 있다.
본 발명의 제 3 구성에 따르면, 절연 표면 상에 하지 절연막을 형성하는 제 1 공정, 하지 절연막 상에 비정질 반도체막을 형성하는 제 2 공정, 및 비정질 반도체막에 레이저광을 조사하는 제 3 공정을 포함하고, 하지 절연막과 비정질 반도체막의 성막 온도 차이가 ±50℃의 범위인 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
또한, 종래 기술에서는, 평탄화 공정으로서, 도포막의 형성 후에 평탄화를 얻기 위해 에칭이 수행되는 에치백(etchback) 방법과, 기계적 화학적 연마(CMP) 방법 등이 제공된다. 그러나, 본 발명에서는, 하지 절연막과 비정질 반도체막의 성막 온도를 동일하게 하는 것만이 필요하고, 평탄화로 인한 막 두께의 감소와 공정 수의 증가가 일어나지 않는다.
또한, 본 발명은 유리 기판의 경우와 같이 하지 절연막이 요구되는 경우에 특히 효과적이다.
본 발명의 제 4 구성에 따르면, 절연 표면 상에 하지 절연막을 형성하는 제 1 공정, 하지 절연막 상에 비정질 반도체막을 형성하는 제 2 공정, 비정질 반도체막에 대한 레이저광의 조사에 의해 결정화를 행하여, 결정성 구조를 가진 반도체막과 그 막 상에 산화막을 형성하는 제 3 공정, 산화막을 제거하는 제 4 공정, 및 불활성 가스 분위기 또는 진공에서 레이저광 조사를 행하여 반도체막의 표면을 평탄화하는 제 5 공정을 포함하고, 하지 절연막과 비정질 반도체막의 성막 온도 차이가 ±50℃의 범위인 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
또한, 본 발명은 레이저광이 진공 또는 불활성 가스 분위기에서 반도체막에 조사되는 경우에 미세 홀이 발생하기 쉽기 때문에 특히 효과적이다.
또한, 제 4 구성에서, 제 5 공정에서의 레이저광의 에너지 밀도가 제 3 공정에서의 레이저광의 에너지 밀도보다 높은 것을 특징으로 한다.
또한, 제 4 구성에서, 제 5 공정에서의 레이저광의 오버랩률이 제 3 공정에서의 레이저광의 오버랩률 보다 낮은 것을 특징으로 한다.
본 발명의 제 5 구성에 따르면, 절연 표면 상에 하지 절연막을 형성하는 제 1 공정, 하지 절연막 상에 비정질 반도체막을 형성하는 제 2 공정, 비정질 반도체막에 금속원소를 도핑하는 제 3 공정, 반도체막에 대하여 가열처리를 행한 다음,레이저광 조사를 행하여, 결정성 구조를 가진 반도체막과 그 막 상에 산화막을 형성하는 제 4 공정, 산화막을 제거하는 제 5 공정, 불활성 가스 분위기 또는 진공에서 레이저광을 조사하여 반도체막의 표면을 평탄화 하는 제 6 공정을 포함하고, 하지 절연막과 비정질 반도체막의 성막 온도 차이가 ±50℃의 범위인 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
본 발명의 제 6 구성에 따르면, 절연 표면 상에 하지 절연막을 형성하는 제 1 공정, 하지 절연막 상에, 비정질 구조를 가진 제 1 반도체막을 형성하는 제 2 공정, 비정질 구조를 가진 제 1 반도체막에 금속원소를 도핑하는 제 3 공정, 제 1 반도체막에 대하여 가열처리를 행한 다음, 레이저광 조사를 행하여, 결정성 구조를 가진 제 1 반도체막과 그 막 상에 산화막을 형성하는 제 4 공정, 산화막을 제거하는 제 5 공정, 불활성 가스 분위기 또는 진공에서 레이저광을 조사하여 제 1 반도체막의 표면을 평탄화하는 제 6 공정, 결정성 구조를 가진 제 1 반도체막의 표면을 오존 함유 용액으로 산화시켜, 배리어(barrier) 층을 형성하는 제 7 공정, 배리어 층 상에 희가스 원소를 함유하는 제 2 반도체막을 형성하는 제 8 공정, 제 2 반도체막에서 금속원소를 게터링(gettering)하여, 결정성 구조를 가진 제 1 반도체막내의 금속원소를 제거 또는 감소시키는 제 9 공정, 및 제 2 반도체막과 배리어 층을 제거하는 제 10 공정을 포함하고, 비정질 구조를 가진 제 1 반도체막과 하지 절연막의 성막 온도 차이가 ±50℃의 범위인 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
또한, 제 6 구성에서, 희가스 원소가 He, Ne, Ar, Kr 및 Xe로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소인 것을 특징으로 한다.
또한, 제 6 구성에서, 제 2 반도체막이, 희가스 원소를 함유하는 분위기에서 반도체를 타겟으로 한 스퍼터링법에 의해 형성되는 것을 특징으로 한다.
또한, 제 5 구성 또는 제 6 구성에서, 제 4 공정에서의 가열처리가 열처리 또는 강광(强光)을 조사하는 처리인 것을 특징으로 한다. 강광은 할로겐 램프, 금속 할로겐화물 램프, 크세논-아크 램프, 탄소-아크 램프, 고압 나트륨 램프 및 고압 수은 램프로 이루어진 군으로부터 선택된 하나로부터 방출되는 광이다.
또한, 제 5 구성 또는 제 6 구성에서, 금속원소는 규소의 결정화를 촉진시키는 원소인, Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군으로부터 선택되는 한 종류 또는 다수 종류의 원소이다.
또한, 상기한 구성들 각각에서, 레이저광은 엑시머 레이저, 연속 발진형 또는 펄스 발진형의 Ar 레이저 또는 Kr 레이저, 또는 YAG 레이저, YVO4레이저, YLF 레이저, YAlO3레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, 또는 연속 발진형 또는 펄스 발진형의 티탄:사파이어 레이저로부터 방출된다.
또한, 제 4 구성, 제 5 구성 또는 제 6 구성에서, 불활성 가스 분위기는 질소 분위기이다.
또한, 제 4 구성, 제 5 구성 또는 제 6 구성에서, 두번째의 레이저광 조사는 진공 또는 불활성가스 분위기에서 행해지는 평탄화 처리이고, 반도체막의 표면이 더욱 평탄화된다. 특히, 게이트 절연막이 얇은 경우에, 예를 들어, 게이트 절연막이 100 nm 이하의 두께를 가지는 경우, 본 발명이 더욱 효과적이다.
이하, 본 발명의 실시형태에 대하여 설명한다.
본 발명은, 대면적을 가진 임의의 절연 표면 상에 하지 절연막을 형성하는 공정과, 하지 절연막의 성막 온도와 동일한 성막 온도로 하지 절연막 상에 반도체막을 형성하는공정, 및 반도체막에 레이저광을 조사하는 공정을 적어도 포함한다.
동일한 성막 온도를 채택함으로써, 레이저광 조사 전의 단계에서, 미세한 볼록부가 없는 평탄한 반도체막 표면이 얻어질 수 있다. 평탄한 표면을 가진 반도체막에 레이저광을 조사하여 TFT를 제작할 때, 만족스러운 전기적 특성이 얻어질 수 있다.
이하에, 본 발명에 따른 대표적인 TFT의 제작과정을 도 1(A)∼도 4(E)를 사용하여 간단히 설명한다.
[실시형태 1]
여기서는, 레이저광 조사에 의해 비정질 반도체막을 결정화시키는 기술에 본 발명을 적용한 일 예를 나타낸다.
도 1(A)에서, 부호 10은 절연 표면을 가진 기판을 나타내고, 부호 11은 블록킹(blocking) 층이 되는 하지(下地) 절연막을 나타낸다.
도 1(A)에서, 기판(10)으로서 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 또한, 표면에 절연막을 가진 규소 기판, 금속 기판 또는 스테인레스 기판도 사용될 수도 있다. 또한, 이 실시형태의 처리 온도에 견디는 내열성을 가지는 플라스틱이 사용될 수도 있다.
기판(10)으로서는, 가격이 저렴하고, 대면적 기판을 용이하게 공급할 수 있고, 대량생산에 적합하는 점에서 유리 기판이 특히 바람직하다.
먼저, 기판 상에 하지 절연막(11)을 형성한다. 하지 절연막(11)으로서는, 플라즈마 CVD법에 얻어질 수 있는 산화규소막, 질화규소막, 산화질화규소막(SiOxNY) 등으로부터 선택된 단일 층 또는 적층의 절연막이 사용될 수 있다.
하지 절연막(11)의 대표적인 예로서는, 반응 가스로서 SiH4, NH3및 N2O를 사용하여 산화질화규소막을 50∼100 nm의 두께로 형성하고, 반응가스로서 SiH4및 N2O를 사용하여 100∼450℃의 성막 온도로 산화질화규소막을 100∼150 nm의 두께로 형성하여, 적층 구조를 형성하는 것이 바람직하다.
다음에, 하지 절연막의 성막 온도와 동일한 성막 온도로 하지 절연막(11)상에 비정질 구조를 가진 반도체막(12)을 형성한다(도 1(B))). 그 성막 온도를 비정질 구조를 가진 반도체막과 하지 절연막 사이에서 바람직하게는 300∼400℃로 동일하게 하는 것으로, 레이저광 조사 전의 단계에서, 미세 볼록부를 갖지 않는 반도체막의 평탄한 표면이 얻어질 수 있다. 이 단계에서는 SEM으로 관찰하여도 미세 볼록부가 보이지 않는다.
비정질 구조를 가진 반도체막(12)으로서는, 규소를 주성분으로 하는 반도체 재료가 사용된다. 대표적으로는, 비정질 규소막, 비정질 규소 게르마늄 막 등이 적용되고, 이 막은 플라즈마 CVD법에 의해 10∼100 nm의 두께로 형성된다.
이어서, 비정질 구조를 가진 반도체막(12)을 결정화하는 기술로서 레이저광조사를 행한다(도 1(C)). 레이저광 조사에 의해 얻어진 결정성 구조를 가진 반도체막(13)의 표면 상태는 양호하고, SEM으로 관찰하여도 미세 홀이 관찰되지 않는다. 따라서, 표면 요철의 원인으로 간주되는 미세 홀로 인한 표면 요철의 크기와 TFT의 특성 불균일이 감소된다. 레이저광으로서는, 400 nm 이하의 파장을 가진 엑시머 레이저광, YAG 레이저의 제 2 고조파 또는 제 3 고조파, 또는 연속 발진형 또는 펄스 발진형의 YAG 레이저, YVO4레이저, YLF 레이저, YVO3레이저, YLF 레이저, YAlO3레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, 또는 Ti:사파이어 레이저로부터 방출되는 레이저광이 사용된다. 또한, 레이저 조사기 산소 함유 분위기에서 행해지는 경우에는, 반도체막의 표면에 얇은 산화막(여기에는 도시되지 않음)이 형성된다. 도면에는 도시되지 않았지만, 리지(ridge)로 불리는 요철도 형성된다.
다음, 공지된 기술로 반도체막(13)을 패터닝함으로써, 소망의 형태를 가진 반도체층(14)을 형성한다(도 1(D)). 또한, 레지스트로 이루어진 마스크가 형성되기 전에 반도체막(14)의 표면에 오존수로 얇은 산화막을 형성하는 것이 바람직하다.
다음, 불화수소산을 함유한 에칭액으로 반도체층의 표면을 세정한 후, 게이트 절연막(15)으로서 규소를 주성분으로 하는 절연막을 형성한다. 표면 세정과 게이트 절연막의 형성은 대기에의 노출 없이 연속적으로 행해지는 것이 바람직하다.
이어서, 게이트 절연막(15)의 표면을 세정한 후, 게이트 전극(16)을 형성한다. 그 다음, n형 도전성을 제공하는 불순물 원소(P, As 등), 이 경우는, 인을 반도체에 적당하게 첨가하여, 소스 영역(17) 및 드레인 영역(18)을 형성한다. 첨가 후, 불순물 원소의 활성화를 위해 가열처리, 강광의 조사 또는 레이저광의 조사를 행한다. 또한, 활성화와 동시에, 게이트 절연막에 대한 플라즈마 손상 또는 게이트 절연막과 반도체층의 계면에 대한 플라즈마 손상이 복구될 수 있다. 특히, 실온 내지 300℃의 분위기에서 YAG 레이저의 제 2 고조파를 정면 또는 후면에 조사하여 불순물 원소를 활성화시키는 것이 매우 효과적이다. YAG 레이저는 적은 유지(maintenance)만을 요하므로, 바람직한 활성화 수단이다.
후속 공정들에서, 층간절연막(20)을 형성하고, 수소화를 행하고, 소스 영역 및 드레인 영역에 이르는 콘택트 홀을 형성하고, 소스 전극(21) 및 드레인 전극(22)을 형성하여, TFT(n채널형 TFT)를 완성한다(도 1(E)). 부호 19는 채널 형성 영역을 나타내고, 적어도 채널 형성 영역(19)과 드레인 영역(18) 및 소스 영역(17)을 포함하는 반도체층을 이 명세서에서 활성층으로 부른다.
또한, 이렇게 하여 얻어진 TFT의 반도체 표면의 평탄성은, 본 실시형태의 공정에 따라 미세 홀의 발생이 억제될 수 있기 때문에 비약적으로 향상된다. 그리하여, 오프 전류값이 감소되고, 오프 전류값의 변동도 감소된다. 또한, 이 실시형태의 공정에 따라 TFT의 신뢰성이 증가된다.
또한, 본 발명은 도 1(E)에 도시된 TFT 구조에 한정되는 것은 아니고, 필요한 경우, 채널 형성 영역과 드레인 영역(또는 소스 영역) 사이에 LDD 영역이 제공된 저농도 도핑 드레인(LDD) 구조가 채택될 수도 있다. 이 구조에서는, 불순물 원소가 저농도로 첨가된 영역이, 불순물 원소를 고농도로 첨가하여 형성된 소스 영역 또는 드레인 영역과 채널 형성 영역 사이에 제공되고, LDD 영역으로 불린다. 또한, LDD 영역이 게이트 절연막을 사이에 두고 게이트 전극과 겹쳐 배치된 소위 GOLD(게이트-드레인 중첩 LDD) 구조가 채택될 수도 있다. GOLD 구조는 높은 신뢰성을 가진 TFT 구조이기 때문에, 본 발명이 GOLD 구조에 적용되는 경우에는 더 높은 신뢰성이 얻어질 수 있다.
또한, 여기서는 n채널형 TFT에 대하여 설명하였지만, n형 불순물 원소 대신에 p형 불순물 원소를 사용하여 p채널형 TFT를 형성할 수 있음은 물론이다.
또한, 여기서는 탑(top) 게이트형 TFT의 일 예를 설명하였지만, 본 발명은 TFT 구조와 무관하게 적용될 수 있다. 예를 들어, 본 발명은 바텀(bottom) 게이트형(역스태거형) TFT 또는 스태거형 TFT에도 적용될 수 있다. 또한, 본 발명은 게이트 전극이 절연막을 사이에 두고 채널 형성 영역의 위와 아래에 각각 제공되는 이중 게이트 구조를 가진 TFT에도 적용될 수 있다.
또한, 패터닝 전에 레이저광 조사를 행하지 않고 소망의 형태를 가진 반도체층을 형성하고, 산화막 등을 제거하기 위해 반도체 층의 표면을 세정하고, 레이저광 조사를 행하는 공정들이 채택될 수도 있다.
또한, 여기서는 레이저광에 의한 결정화의 일 예를 설명하였지만, 레이저광 처리를 사용하는 공정을 포함한다면 결정화 방법 등에 관계없이 본 발명은 효과적이다. 본 발명은, 예를 들어, 막에 니켈을 선택적으로 첨가한 다음, 레이저광 조사를 행하는 결정화 방법에 적용될 수도 있다.
본 명세서에서, "전극"은 "배선"의 일부이고, 다른 배선과 전기 접속이 이루어지는 지점 또는 그 배선이 반도체층과 교차하는 지점을 나타낸다. 따라서, 설명의 편의상, "배선"과 "전극"은 구별하여 사용된다. 그러나, "배선"은 "전극"이라는 용어내에 항상 포함된다.
[실시형태 2]
여기서는, 레이저광 조사에 의해 반도체막을 평탄화하는 기술에 본 발명을 적용한 일 예를 도 2(A)∼도 2(G)에 나타낸다.
먼저, 이 실시형태에서는, 비정질 반도체막의 형성까지의 제작공정들은 실시형태 1과 동일하므로, 그의 상세한 설명은 생략한다.
도 2(A)에서, 부호 30은 절연 표면을 가진 기판을 나타내고, 부호 31은 블록킹 층이 되는 하지 절연막을 나타낸다. 또한, 도 2(B)에서, 부호 32는 비정질 구조를 가진 반도체막을 나타낸다. 하지 절연막과 반도체막은 동일한 성막 온도로 형성되므로, 성막 직후의 단계에서 미세한 볼록부가 없는 반도체막의 평탄한 표면이 얻어질 수 있다.
실시형태 1에 따라 도 2(B)의 상태가 얻어진다. 그 다음, 산소를 함유한 분위기에서 제 1 레이저광 조사(반복 주파수: 10∼100 Hz, 에너지 밀도: 400∼500 mJ/cm2)를 행하여 반도체막을 결정화한다(도 2(C)). 476 mJ/cm2의 에너지 밀도, 30 Hz의 반복 주파수 및 91%의 오버랩률의 조사 조건하에, 대기 분위기에서 레이저광 조사를 행한다. 레이저광 조사 후에, 결정성 구조를 가진 반도체막(33a)이 얻어지고, 그 위에 산화막(34)이 형성된다. 또한, 여기서는, 도면에는 도시되지 않았지만, 리지(ridge)로 불리는 요철이 형성된다.
여기서는, 펄스 발진 레이저를 사용하는 예를 나타내었지만, 연속 발진 레이저가 사용될 수도 있다. 비정질 반도체막의 결정화 시에 큰 입자 크기를 가진 결정을 얻기 위해, 연속 발진이 가능한 고체 레이저를 사용하여 기본 파장을 가진 제 2 고조파 내지 제 4 고조파를 인가하는 것이 바람직하다. 전형적으로는, Nd:YVO4레이저(기본 파장: 1064 nm)의 제 2 고조파(532 nm) 또는 제 3 고조파(355 nm)가 인가될 수도 있다. 연속 발진 레이저가 사용되는 경우에는, 10 W의 출력을 가진 연속 발진 YVO4레이저로부터 방출되는 레이저광이 비선형 광학 소자에 의해 고조파로 변환된다. 또한, YVO4결정과 비선형 광학 소자를 공진기에 배치하여 고조파를 방출하는 방법이 있다. 그래서, 광학계템에 의해 피조사면에서 사각 형태 또는 타원형 형태를 갖도록 레이저광이 성형되는 것이 바람직하고, 그 광은 피처리 부재에 조사된다. 피조사면 상의 레이저광(레이저 스폿)이 광학계으로 이루어진 빔 성형 수단에 의해 3∼100 ㎛의 짧은 직경과 100 ㎛ 이상의 긴 직경을 가진 타원형 형태를 갖도록 성형된다. 타원형 형태 대신에, 3∼100 ㎛의 짧은 변과 100 ㎛ 이상의 긴 변을 가진 사각형 형태가 체택될 수도 있다. 사각형 형태 또는 타원형 형태는 기판의 표면에 걸쳐 효율적으로 레이저 어닐을 행하기 위해 채택된다. 여기서, 긴 직경(또는 긴 변)이 100 ㎛ 이상으로 설정되는 이유는, 레이저광이 레이저 어닐에 적합한 에너지 밀도를 가진다면 조작자가 긴 직경(또는 긴 변)의 길이를 적당하게결정하는 것으로 충분하기 때문이다. 이때의 에너지 밀도는 적절하게는 0.01∼100 MW/cm2(바람직하게는 0.1∼10 MW/cm2)일 필요가 있다. 대략 10∼2000 cm/s의 속도로 레이저광에 대해 반도체막을 이동시키면서 조사가 행해질 수 있다.
다음에, 산화막(34)을 제거한다(도 2(D)).
그 다음, 질소 분위기 또는 진공에서, 결정성 구조를 가진 반도체막(33a)에 레이저광(제 2 레이저광)을 조사한다. 그 제 2 레이저광의 에너지 밀도는 제 1 레이저광의 에너지 밀도보다 바람직하게는 30∼60 mJ/cm2만큼 더 높게 한다. 한편, 제 2 레이저광의 에너지 밀도가 제 1 레이저광의 에너지 밀도보다 90 mJ/cm2이상 만큼 더 높으면, 반도체막의 결정성이 감소되거나 또는 반도체막이 미(微)결정화되어 특성 열화를 야기한다. 여기서는, 537 mJ/cm2의 에너지 밀도와 30 Hz의 반복 주파수의 조사 조건으로, 질소 분위기에서 레이저광 조사가 수행된다. 레이저광 조사가 질소 분위기 또는 진공에서 수행되는 경우, 반도체막에 미세 홀이 형성되기 쉽다. 그러나, 하지 절연막과 반도체막이 동일한 성막 온도로 형성되어, 미세 홀의 발생이 억제될 수 있다. 따라서, 요철의 원인으로 간주되는 미세 홀로 인한 표면 요철의 크기와 TFT의 특성 불균일이 감소될 수 있다. 또한, 제 1 레이저광 조사에 의해 형성된 리지의 크기가 제 2 레이저광에 의해 감소되어 표면을 평탄화시킨다.
또한, 연속 발진 레이저가 제 2 레이저광으로 사용될 수도 있다. 전형적으로는, Nd:YVO4레이저(기본 파장: 1064 nm)의 제 2 고조파(532 nm) 또는 제 3 고조파(355 nm)가 사용될 수 있다.
그렇게 하여 얻어진 결정성 구조를 가진 반도체막(33b)의 표면은 매우 평탄하다. 또한, 평탄성이 향상되기 때문에, 후에 형성되는 게이트 절연막이 얇게 될 수 있고, 따라서, TFT의 온(on) 전류값이 증가될 수 있다. 또한, 평탄성이 향상되어, TFT의 제조 시에 오프 전류값이 감소될 수 있다. TFT의 신뢰성도 향상된다.
다음으로, 공지의 패터닝 기술을 사용하여 그 반도체막으로부터 소망의 형태를 가진 반도체 층(35)을 형성한다(도 2(F)).
실시형태 1과 동일한 공정들을 사용하여 후속 공정들이 수행되어 TFT를 완성한다(도 2(G)).
도 2(G)에서, 부호 36은 게이트 절연막(37)을 나타내고, 부호 37은 게이트 전극을 나타내며, 부호 38은 소스 영역을 나타내고, 부호 39는 드레인 전극을 나타내며, 부호 40은 채널 형성 영역을 나타내고, 부호 41은 층간절연막을 나타내며, 부호 42는 소스 전극을 나타내고, 부호 43은 드레인 전극을 나타낸다.
또한, 패터닝 전에 제 2 레이저광 조사를 행하지 않고, 소망의 형태를 가진 반도체 층을 형성하고, 그 반도체층의 표면을 세정하고, 산화막 등을 제거하고, 불활성 가스 분위기 또는 진공에서 제 2 레이저광 조사를 행하여 반도체층을 평탄화하는 공정들이 채택될 수도 있다.
또한, 제 2 레이저광 조사에서, 피조사 영역 부근에 질소 가스를 스프레이할수도 있다.
[실시형태 3]
도 3(A)∼도 4(E)에는, 규소의 결정화를 촉진시키는 금속원소를 첨가한 후, 결정화를 위해 가열처리를 행하고, 레이저광 조사를 행한 후에 산화막을 제거하고, 레이저광 조사를 다시 행하여 반도체막을 평탄화하고, 금속원소를 제거하기 위해 게터링을 행하는 기술에 본 발명을 적용한 경우를 나타낸다.
먼저, 본 실시형태에서, 비정질 규소막의 형성까지의 제작공정들은 실시형태 1에서의 것과 동일하므로, 그의 상세한 설명은 생략한다.
도 3(A)에서, 부호 50은 절연 표면을 가진 기판을 나타내고, 부호 51은 블록킹 층이 되는 하지 절연막을 나타낸다. 또한, 도 3(B)에서, 부호 52는 비정질 구조를 가진 반도체막을 나타낸다. 하지 절연막과 반도체막은 동일한 성막 온도로 형성되므로, 성막 직후의 단계에서, 미세 볼록부가 없는 반도체막의 평탄한 표면이 얻어질 수 있다.
실시형태 1에 따라 도 3(B)의 상태가 얻어진 다음, 제 1 반도체막(52)의 결정화를 위해, 일본 공개특허공고 헤이8-78329호 공보에 개시된 기술을 사용하여, 비정질 구조를 가진 제 1 반도체막(52)을 결정화시킨다. 상기 출원에 개시된 기술에서는, 결정화를 촉진시키는 금속원소가 비정질 규소막에 선택적으로 첨가되고, 가열처리가 행해져, 그 첨가 영역을 출발점으로 하여 확산하는 결정성 구조를 가진 반도체막이 형성된다. 먼저, 결정화를 촉진시키는 촉매를 가진 1∼100 ppm 중량의 금속원소(이 경우는, 니켈)를 함유한 니켈 초산염 용액을 스피너(spinner)를 사용하여 비정질 구조를 가진 제 1 반도체막(52)의 표면에 도포하여, 니켈 함유층(53)을 형성한다(도 3(C)). 도포에 의한 니켈 함유층(53)의 형성 방법 외에도, 스퍼터링법, 증착법 또는 플라즈마 처리법에 의해 매우 얇은 막을 형성하는 방법이 사용될 수도 있다. 또한, 여기서는, 전체 표면에 도포하는 예를 나타내었으나, 마스크를 형성하여 니켈 함유층을 선택적으로 형성할 수도 있다.
다음에, 가열처리를 행하여 결정화를 행한다. 이 경우에, 반도체막의 결정화를 촉진시키는 금속원소와 접촉하는 반도체막 부분에 실리사이드가 형성되고, 그 실리사이드를 핵으로 하여 결정화가 진행한다. 그리하여, 도 3(D)에 도시된 결정성 구조를 가진 제 1 반도체막(54a)이 형성된다. 결정화 후에 제 1 반도체막(54a)에 함유된 산소의 농도는 5×1018/cm3이하로 설정되는 것이 바람직하다. 여기서는, 탈수소화를 위한 가열처리(450℃로 1시간)가 행해진 후, 결정화를 위한 가열처리(550℃∼650℃로 4∼24시간)가 행해졌다. 또한, 강광의 조사에 의해 결정화가 행해지는 경우에는, 적외광, 가시광, 자외광 또는 그들의 조합 중 하나가 사용될 수 있다. 전형적으로는, 할로겐 램프, 금속 할로겐화물 램프, 크세논-아크 램프, 탄소-아크 램프, 고압 나트륨 램프, 고압 수은 램프로부터 방출되는 광이 사용된다. 램프 광원을 1∼60초간, 바람직하게는 30∼60초간 온(on)으로 하고, 이것을 1∼10회 반복하여, 반도체막을 순간적으로 대략 600∼1000℃가 되도록 충분히 가열한다. 필요한 경우, 강광 조사 전에, 비정질 구조를 가진 제 1 반도체막(52)에 함유된 수소를 배출시키기 위한 가열처리가 행해질 수도 있다. 또한, 가열처리와 강광 조사를 동시에 행하여 결정화를 행할 수도 있다. 생산성을 고려하면, 결정화를 강광 조사에 의해 행하는 것이 바람직하다.
그렇게 하여 얻어진 제 1 반도체막(54a)내에는 금속원소(이 경우는, 니켈)가 잔존하여 있다. 금속원소가 막내에 균일하게 분포되어 있지 않더라도, 금속원소는 평균 농도로 1×1019/cm3이상의 농도로 잔존한다. 물론, 상기한 상태에서도, TFT를 포함한 각종 반도체 소자들이 형성될 수 있다. 그러나, 금속원소는 하기 방법에 의해 제거된다.
다음에, 결정화율(막의 총 부피에 대한 결정 성분의 비율)을 높이고 결정립내에 남아있는 결함을 보수하기 위해, 대기 또는 산소 분위기에서 결정성 구조를 가진 제 1 반도체막(54a)에 레이저광(제 1 레이저광)을 조사한다. 이 레이저광(제 1 레이저광)이 조사되는 경우, 반도체막의 표면에 요철이 형성되는 것과 함께 얇은 산화막(55)이 형성된다(도 3(E)). 그 레이저광(제 1 레이저광)으로서는, 400 nm 이하의 파장을 가진 엑시머 레이저광, YAG 레이저의 제 2 고조파(532 nm) 또는 제 3 고조파(355 nm), 또는 연속 발진 Nd:YVO4레이저(기본 파장: 1064 nm)의 제 2 고조파(532 nm) 또는 제 3 고조파(355 nm)가 인가될 수 있다.
그 다음, 제 1 레이저광 조사에 의해 형성된 산화막(55)을 제거한다(도 3(F)).
다음에, 질소 분위기 또는 진공에서, 결정성 구조를 가진 제 1 반도체막에 레이저광(제 2 레이저광)을 조사한다. 레이저광이 질소 분위기 또는 진공에서 조사되는 경우, 반도체막에 미세 홀이 형성되기 쉽다. 그러나, 하지 절연막과 반도체막이 동일한 성막 온도로 형성되어, 미세 홀의 발생이 억제될 수 있다. 따라서, 요철의 원인으로 간주되는 미세 홀로 인한 표면 요철의 크기와 TFT의 특성 불균일이 감소될 수 있다. 또한, 레이저광(제 2 레이저광)이 조사되는 경우, 제 1 레이저광에 의해 형성된 리지(ridge)가 감소되고 평탄화된다(도 3(G)).
다음에, 오존 함유 수용액(대표적으로는 오존수)으로 산화막(화학 산화물로 불림)을 형성하여, 1∼10 nm의 산화막으로 이루어진 배리어 층(56)을 형성한다. 그리고, 그 배리어 층(56)상에, 희가스 원소를 함유한 제 2 반도체막(57)을 형성한다(도 4(A)).
또한, 배리어 층(56)을 형성하는 다른 방법으로서, 산소 분위기에서 자외광을 조사함으로써 오존을 발생시켜, 결정성 구조를 가진 반도체막의 표면을 산화시키는 방법이 있다. 또한, 배리어 층(56)을 형성하는 또 다른 방법으로서, 대략 1∼10 nm의 두께를 가진 산화막을 플라즈마 CVD법, 스퍼터링법 또는 증착법에 의해 퇴적할 수 있다. 또한, 배리어 층(56)을 형성하는 또 다른 방법으로서, 청정 오븐(oven)으로 대략 200∼350℃까지 가열함으로써 얇은 산화막을 형성할 수도 있다. 배리어 층(56)이 상기 방법들 중 하나 또는 그들의 조합에 의해 형성되는 한, 배리어 층(56)이 특별히 제한되지는 않는다. 그러나, 배리어 층은 제 1 반도체막내의 니켈이 후에 행해지는 게터링에 의해 제 2 반도체막으로 이동할 수 있게 하는 막질 또는 막 두께를 가진 것이 요구된다.
여기서는, 희가스 원소를 함유한 제 2 반도체막(57)이 스퍼터링법에 의해 형성되어 게터링 사이트(site)를 형성한다. 희가스 원소로서는, 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe)으로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소가 사용된다. 그 중, 아르곤(Ar)이 저렴한 가스이기 때문에 바람직하다. 제 2 반도체막은 희가스 원소를 함유하는 분위기에서 규소으로 이루어진 타겟을 사용하여 형성된다. 희가스 원소 이온을 막 내의 불활성 가스내에 포함되게 하는 것에는 두가지 목적이 있다. 하나의 목적은 반도체막에 뒤틀림을 부여하는 댕글링 본드(dangling bond)를 형성하는 것이고, 다른 목적은 반도체막의 격자들 사이에 뒤틀림을 부여하는 것이다. 아르곤(Ar), 크립톤(Kr) 또는 크세논(Xe)과 같은, 규소의 것보다 큰 원자 반경을 가지는 원소가 사용될 때 반도체막의 격자들 사이에 뒤틀림이 현저하게 부여된다. 또한, 희가스 원소가 막내에 함유되어, 격자들 사이의 뒤틀림 뿐만 아니라, 댕글링 본드가 형성되어 게터링 작용에 기여한다.
다음에, 가열처리를 행하여 제 1 반도체막내의 금속원소(니켈)의 농도를 감소시키거나 그 금속원소를 제거하는 게터링을 행한다(도 4(B)). 게터링을 행하기 위한 가열처리로서는, 강광을 조사하는 처리 또는 열처리가 행해질 수 있다. 게터링에 의해, 금속원소는 도 4(B)에 화살표로 표시된 방향(즉, 기판측으로부터 제 2 반도체막의 표면쪽 방향)으로 이동하고, 배리어 층(56)으로 덮인 제 1 반도체막(54d)에 함유된 금속원소의 제거 또는 그 금속원소의 농도 감소가 행해진다. 게터링 시에 금속원소가 이동하는 거리는 적어도 제 1 반도체막의 두께와 대체로 같은 거리인 것으로 충분하며, 게터링은 비교적 단시간에 완료될 수 있다.여기서는, 니켈이 제 1 반도체막(54d)에서 편석하지 않도록 제 2 반도체막(57)으로 이동하게 되고, 제 1 반도체막(54d)에 함유된 니켈이 거의 존재하지 않도록, 즉, 막내의 니켈 농도가 1×1018/cm3이하, 바람직하게는 1×1017/cm3이하가 되도록 게터링이 충분히 행해진다.
또한, 상기 게터링에서, 레이저광(제 1 레이저광 및 제 2 레이저광) 조사로 인한 손상의 보수가 동시에 행해진다.
다음에, 배리어 층(56)을 에칭 스톱퍼로서 하여, 부호 57로 표시된 제 2 반도체막만을 선택적으로 제거한 후, 배리어 층(56)을 제거하고, 제 1 반도체막(54d)을 공지의 기술로 패터닝하여, 소망의 형태를 가진 반도체막(58)을 형성한다.
실시형태 1에서와 같은 후속 공정들을 행하여 TFT를 완성한다(도 4(E)).
도 4(E)에서, 부호 59는 게이트 절연막을 나타내고, 부호 60은 게이트 전극을 나타내며, 부호 61은 소스 영역을 나타내고, 부호 62는 드레인 영역을 나타내며, 부호 63은 채널 형성 영역을 나타내고, 부호 64는 층간절연막을 나타내며, 부호 65는 소스 전극을 나타내고, 부호 66은 드레인 전극을 나타낸다.
또한, 본 실시형태는 실시형태 1과 조합될 수 있다. 또한, 본 실시형태는 다른 공지의 게터링 기술과 조합될 수 있다.
또한, 본 실시형태에서는, 제 2 레이저광 조사가 게터링 전에 행해지는 예를 나타내었으나, 제 1 레이저광 조사 후에 배리어 층과 희가스를 함유하는 반도체막을 형성하고, 가열처리에 의해 게터링을 행하고, 희가스 원소를 함유하는 반도체막과 배리어 층을 제거한 다음, 제 2 레이저광 조사를 불활성 가스 분위기 또는 진공에서 행하는 공정이 채택될 수도 있다.
또한, 게터링 전에 제 2 레이저광 조사가 행해지지 않을 수도 있다. 소망의 형태를 가진 반도체층의 형성 후 세정에 의해 산화막 등을 제거한 다음, 불활성 가스 분위기 또는 진공에서 제 2 레이저광 조사를 행하여 표면을 평탄화 시킬 수 있다.
또한, 제 2 레이저광 조사에서, 피조사 영역 부근에 질소 가스가 스프레이될 수도 있다.
[실시형태 4]
여기서는, 실시형태 2 또는 실시형태 3에서의 레이저광에 의한 평탄화 시에 처리량(스루풋)을 향상시키는 예를 나타낸다.
실시형태 2 또는 실시형태 3에서는 레이저광 조사가 2회 행해지므로, 처리량이 낮다. 따라서, 본 실시형태에서는, 펄스 발진형 레이저의 경우, 제 2 레이저의 쇼트(shot) 수, 즉, 오버랩률을 제 1 레이저광의 것보다 작게 한다.
구체적으로는, 제 1 레이저광의 오버랩률을 90% 이상, 바람직하게는 95∼98%로 설정하고, 제 2 레이저광의 오버랩률을 60∼90%, 바람직하게는, 70∼85%로 설정한다. 제 2 레이저광의 오버랩률은 제 1 레이저광의 오버랩률보다 작더라도 표면의 충분한 평탄화를 이룰 수 있다.
따라서, 제 2 레이저광의 오버랩률이 더 작게 설정될 수 있어, 처리량이 현저하게 향상된다. 또한, 제 2 레이저광 조사가 행해지기 때문에, 제 1 레이저광의오버랩률도 낮아질 수 있다.
이 실시형태는 실시형태 1 또는 실시형태 2에 적용될 수 있다.
상기 구성으로 된 본 발명에 관하여 하기 실시예에서 더 상세히 설명한다.
[실시예 1]
본 실시예를 도 5(A)∼도 7을 참조하여 설명한다. 여기서는, 화소부와, 동일한 기판상에서 화소부 주변에 제공된 구동회로의 TFT(n채널형 TFT와 p채널형 TFT)를 동시에 제작하는 방법에 대하여 상세히 설명한다.
먼저, 기판(100)상에 하지 절연막(101)을 형성하고, 결정성 구조를 가진 제 1 반도체막을 얻는다. 그 다음, 소망 형태를 갖도록 반도체막을 에칭하여, 섬 형태로 서로 분리된 반도체층(102∼106)을 형성한다.
기판(100)으로서는, 유리 기판(#1737)이 사용되었다. 하지 절연막(101)에 대해서는, 원료 가스로서 SiH4, NH3및 N2O로 형성된 산화질화규소막(조성비: Si = 32%, O = 27%, N = 24%, H = 17%)(101a)을 플라즈마 CVD법을 사용하여 400℃의 성막 온도로 50 nm(바람직하게는 10∼200 nm)의 두께로 형성한다. 그 다음, 표면을 오존수로 세정한 후에, 표면 상의 산화막을 희석한 불화수소산(1/100 희석)에 의해 제거한다. 다음에, 그 위에, 원료 가스로서 SiH4및 N2O로 형성된 산화질화 수소화 규소막(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)(101b)을 플라즈마 CVD법을 사용하여 400℃의 성막 온도로 100 nm(바람직하게는, 50∼200 nm)의 두께로 형성하여, 적층을 형성한다. 또한, 대기에의 노출 없이, 비정질 구조를 가진 반도체막(이 경우에는, 비정질 규소막)을, 성막 가스로서 SiH4를 사용하고 플라즈마 CVD법을 사용하여 300℃의 성막 온도로 54 nm(바람직하게는 25∼80 nm)의 두께를 갖도록 형성한다.
이 실시예에서는, 하지막(101)이 2층 구조 형태로 도시되어 있지만, 단일 층의 절연막 또는 2 이상의 층들이 적층된 구조가 채택될 수도 있다. 또한, 반도체막의 재료에 대해서는 제한이 없다. 그러나, 반도체막은 바람하게는 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)을 사용하여 규소 또는 규소 게르마늄(SixGe1-x(x = 0.0001∼0.02)) 합금으로 형성될 수 있다. 또한, 플라즈마 CVD장치는 단일 웨이퍼형 장치 또는 배치(batch)형 장치일 수 있다. 또한, 하지 절연막과 반도체막이 대기에의 노출 없이 동일한 성막실 내에서 연속적으로 형성될 수 있다.
이어서, 비정질 구조를 가진 반도체막의 표면을 세정한 후에, 그 표면 상에 오존수로 대략 2 nm의 두께의 매우 얇은 산화막을 형성한다. 그 다음, TFT의 스레시홀드 값을 제어하기 위해, 소량의 불순물 원소(붕소 또는 인)의 도핑이 행해진다. 여기서는, 디보란(B2H6)이 질량 분리없이 플라즈마 여기되는 이온 도핑법이 사용되고, 15 kV의 가속 전압, 수소로 1%로 희석된 디보란의 30 sccm의 가스 유량 및 2×1012/cm2의 도즈량의 조건 하에서 비정질 규소막에 붕소가 첨가된다.
그 다음, 10 ppm 중량의 니켈을 함유한 니켈 초산염 용액을 스피너를 사용하여 도포한다. 도포 대신에, 스퍼터링에 의해 전체 표면에 니켈 원소를 스프레이하는 방법도 사용될 수 있다.
그 다음, 가열처리가 행해져 결정화를 수행하여, 결정성 구조를 가진 반도체막이 형성된다. 이 가열처리로서, 전기로 또는 강광 조사를 사용하는 가열처리가 행해질 수 있다. 전기로를 이용한 가열처리의 경우, 500∼650℃로 4∼24시간 행해질 수 있다. 여기서는, 탈수소화를 위해 가열처리(500℃로 1시간)가 행해진 후에, 결정화를 위한 가열처리(550℃로 4시간)가 수행되어, 결정성 구조를 가진 규소막이 얻어진다. 결정화가 노(爐)를 사용한 가열처리에 의해 수행되었지만, 램프 어닐 장치에 의해 결정화가 수행될 수도 있다. 또한, 여기서는, 규소의 결정화를 촉진시키는 금속원소로서 니켈을 사용하는 결정화 기술이 사용되었지만, 공지의 다른 결정화 기술, 예를 들어, 고상 성장법과 레이저 결정화법이 사용될 수도 있다.
다음에, 결정성 구조를 가진 규소막의 표면상의 금속막이 희석된 불화수소산 등에 의해 제거된 후에, 결정화율을 높이고 결함을 보수하기 위해 제 1 레이저광(XeCl: 308 nm의 파장)의 조사가 대기 또는 산소 분위기에서 수행된다. 레이저광으로서는, 400 nm 이하의 파장, YAG 레이저의 제 2 고조파 또는 제 3 고조파의 파장을 가진 엑시머 레이저광이 사용된다. 어떤 경우라도, 대략 10∼100 Hz의 반복 주파수를 가진 펄스 레이저광이 사용되고, 이 펄스 레이저광은 광학계에 의해 100∼500 mJ/cm2로 집광되며, 90∼95%의 오버랩률로 조사가 수행되어, 규소막 표면이 주사될 수 있다. 여기서는, 제 1 레이저광의 조사는 30 Hz의 반복 주파수와 393 mJ/cm2의 에너지 밀도로 대기 중에서 수행되었다. 조사가 대기 또는 산소분위기에서 행해지기 때문에, 산화막이 제 1 레이저광 조사에 의해 표면상에 형성된다.
또한, 규소의 결정화를 촉진시키는 금속원소로서 니켈을 사용하여 열 결정화가 행해진 후에 레이저광 조사 기술이 사용되었지만, 니켈을 첨가하지 않고 연속 발진 레이저(YVO4레이저의 제 2 고조파)에 의해 비결정 규소막이 결정화될 수 있다.
다음에, 제 1 광 조사에 의해 형성된 산화막이 희석된 불화수소산에 의해 제거된 후에, 제 2 레이저광 조사가 질소 분위기 또는 진공 중에 수행되어, 반도체막 표면을 평탄화시킨다. 400 nm 이하의 파장을 가진 엑시머 레이저광, YAG 레이저의 제 2 고조파 또는 제 3 고조파가 레이저광(제 2 레이저광)으로 사용된다. 제 2 레이저광의 에너지 밀도는 제 1 레이저광의 에너지 밀도보다 높고, 바람직하게는 30∼60 mJ/cm2만큼 더 높다. 여기서는, 제 2 레이저광 조사가 30 Hz의 반복 주파수와 453 mJ/cm2의 에너지 밀도로 수행되어 반도체막 표면의 불균일도의 P-V 값을 5 nm 이하로 설정한다. 제 2 레이저광 조사의 경우에, 제 1 레이저광 조사에 의해 형성되는 요철 레벨의 차(P-V(peak to vally) 값: 높이의 최대값과 최소값 사이의 차)가 감소되고, 평탄화된다. 여기서는, 요철의 P-V 값은 AFM(atomic force microscope)으로 측정될 수 있다. AFM은 표면 거칠기를 나타내는 다른 지표로서 중심선 평균높이(Ra), 제곱평균제곱근 거칠기(root mean square roughness: Rms), 10 지점 평균 표면 거칠기(Rz) 및 평균 경사각(Aa)의 측정이 가능하다.
제 2 레이저광 조사의 에너지 밀도는 제 1 레이저광 조사의 에너지 밀도보다 30 mJ/cm2∼60 mJ/cm2(430∼560 mJ/cm2)만큼 더 높고, 따라서 평탄성는 조사 전과 비교하여 현저하게 향상된다. 예를 들어, 표면 거칠기(P-V 값, Ra, Rms)는 조사 전과 비교하여 1/2 이하 또는 1/3 이하로 감소된다. 비교 실험이 수행되었을 때, 제 1 레이저광의 에너지 밀도보다 60 mJ/cm2만큼 더 높은 에너지 밀도로 제 2 레이저광이 조사된 반도체막의 표면은 가장 평탄한 표면이었다.
또한, 제 2 레이저광 조사가 본 실시예에서 표면 상부에서 수행되었더라도, 오프 전류의 감소가 특히 화소부의 TFT 상에서 효과적이기 때문에 적어도 화소부 상에서 선택적으로 조사를 수행하는 공정가 채택될 수 있다.
다음에, 표면이 120초간 오존수로 처리되어, 총 1∼5 nm 두께의 산화막으로 이루어진 배리어 층이 형성된다.
그 다음, 게터링 사이트가 되는 아르곤 원소를 함유하는 비정질 규소막이 스퍼터링에 의해 150 nm의 두께를 갖도록 배리어 층 상에 형성된다. 이 실시예에서 스퍼터링에 의한 성막 조건은, 0.3 Pa의 성막 압력, 50 sccm의 가스(Ar) 유량, 3 kW의 성막 전력 및 150℃의 기판 온도이다. 상기 조건 하에서, 비정질 규소막내에 함유된 아르곤 원소의 원자 농도는 3×1020/cm3∼6×1020/cm3이며, 산소의 원자 농도는 1×1019/cm3∼3×1019/cm3이다.
그 다음, 3분간 650℃로 가열처리가 램프 어닐 장치를 사용하여 행해지고 게터링을 수행한다.
이어서, 에칭 스톱퍼로서 배리어 층을 사용하여 게터링 사이트인 아르곤 원소를 함유한 비정질 규소막이 선택적으로 제거된 후, 배리어 층이 희석된 불화수소산에 의해 선택적으로 제거된다. 니켈은 게터링시에 높은 산소 농도를 가진 영역으로 이동하는 경향이 있으며, 따라서 산화막으로 이루어진 배리어 층이 게터링 후에 제거되는 것이 바람직하다.
그 다음, 얇은 산화막이 결정성 구조를 가진 얻어진 규소막(폴리실리콘 막으로 불림)의 표면 상에 오존수로 형성된 후에, 레지스트로 이루어진 마스크가 형성되고, 에칭 공정이 행해져 소망의 형태를 얻어, 서로 분리된 섬 형상의 반도체층(102∼106)이 형성된다. 반도체층의 형성 후에, 레지스트로 이루어진 마스크는 제거된다.
그 다음, 산화막이 불화수소산을 함유한 에칭제로 제거되고, 동시에 규소막의 표면이 세정된다. 그 다음, 게이트 절연막(107)이 되는 규소를 주성분으로 하는 절연막이 형성된다. 이 실시예에서는, 산화질화규소막(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)이 플라즈마 CVD법에 의해 115 nm의 두께로 형성된다.
다음에, 도 5(A)에 도시된 바와 같이, 게이트 절연막(107) 상에, 20∼100 nm의 두께를 가진 제 1 도전막(108a)이 형성되고, 100∼400 nm의 두께를 가진 제 2 도전막(108b)이 적층 형성된다. 이 실시예에서는, 50 nm 두께의 질화탄탈막과 370 nm의 텅스텐막이 게이트 절연막(107) 상에 순차적으로 적층된다.
제 1 도전막과 제 2 도전막을 형성하기 위한 도전성 재료로서는, Ta, W, Ti,Mo, Al 및 Cu로 이루어진 군으로부터 선택된 원소 또는 그 원소를 주성분으로 하는 합금 재료 또는 화합물 재료가 사용된다. 또한, 인과 같은 불순물 원소로 도핑된 폴리실리콘 막으로 대표되는 반도체막 또는 AgPdCu 합금이 제 1 도전막 또는 제 2 도전막으로 사용될 수 있다. 또한, 본 발명은 2층 구조에 한정되는 것은 아니다. 예를 들어, 50 nm 두께의 텅스텐막, 500 nm 두께의 알루미늄과 규소의 합금막(Al-Si) 및 30 nm 두께의 질화티탄막이 순차적으로 적층된 3층 구조가 채택될 수 있다. 또한, 3층 구조의 경우에, 텅스텐 질화물이 제 1 도전막의 텅스템 대신에 사용될 수 있고, 알루미늄과 티탄의 합금막(Al-Ti)이 제 2 도전막의 알루미늄과 규소의 합금막(Al-Si) 대신에 사용될 수 있으며, 티탄 막이 제 3 도전막의 티탄 막 대신에 사용될 수 있다. 또한, 단일층 구조도 채택될 수 있다.
다음에, 도 5(B)에 도시된 바와 같이, 마스크(110∼115)가 노출 공정에서 형성되고, 게이트 전극과 배선을 형성하기 위한 제 1 에칭 공정이 수행된다. 제 1 에칭 공정은 제 1 및 제 2 에칭 조건에서 수행된다. ICP(유도 결합 플라즈마) 에칭 방법이 에칭 공정에 바람직하게 사용될 수 있다. ICP 에칭 공정이 사용되고, 에칭 조건들(코일형 전극에 공급되는 전기 에너지, 기판측의 전극에 공급되는 전기 에너지, 기판측의 전극의 온도 등)은 적당히 조정되어, 막이 소망 테이퍼(taper) 형태를 갖도록 에칭될 수 있다. Cl2, BCl3, SiCl4및 CCl4로 대표되는 염소계 가스, CF4, SF6및 NF3로 대표되는 불소계 가스 및 O2가 에칭 가스로 적합하게 사용될 수 있다.
이 실시예에서는, 150 W의 RF(13,56 MHz) 전력이 기판(샘플 스테이지)에 인가되어 실제로 부(負)의 셀프바이어스 전압을 공급한다. 제 1 에칭 조건들에서, W 막이 에칭되어 제 1 도전막의 끝 부분을 테이퍼 형태로 형성한다. 제 1 에칭 조건하에서, W의 에칭률은 200.39 nm/min이며, TaN의 에칭률은 80.32 nm/min 이고, TaN에 대한 W의 에칭률은 대략 2.5 이다. 또한, 제 1 에칭 조건들에서, W의 테이퍼 각은 대략 26°이다. 그 다음, 제 1 에칭 조건들은 레지스터로 형성된 마스크(110∼115)를 제거하지 않고 제 2 에칭 조건들로 변화된다. CF4및 Cl2가 에칭 가스로 사용되고, 가스들의 유량은 30/30 sccm으로 설정되며, 500 W의 RF(13.56 MHz) 전력이 코일형 전극에 1 Pa의 압력으로 인가되어 플라즈마를 형성하여, 약 30초간 에칭을 수행한다. 20 W의 RF(13.56 MHz)의 전력이 또한 기판측(샘플 스테이지)에 인가되고, 실제로 부의 셀프바이어스 전압을 공급한다. CF4및 Cl2가 혼합되어 있는 제 2 에칭 조건들하에서, W 막과 TaN 막은 둘다 동일한 레벨로 에칭된다. 제 2 에칭 조건들에서, W의 에칭률은 58.97 nm/min 이고, TaN의 에칭률은 66.43 nm/min이다. 게이트 절연막상에 남겨지는 잔여물 없이 에칭을 수행하기 위해 에칭 시간이 10∼20% 만큼 증가될 수 있다.
상기 제 1 에칭 공정에서는, 레지스트로 이루어진 마스크의 형태는 적당하게 형성되고, 제 1 도전막의 끝 부분과 제 2 도전막의 끝 부분은 각각 기판측에 인가되는 바이어스 전압의 효과로 인하여 테이퍼 형태를 가진다. 테이퍼 부분의 각도는 충분히 15∼45°로 설정된다.
그리하여, 제 1 도전층과 제 2 도전층(제 1 도전층들(117a∼121a)과 제 2 도전층들(117b∼121b))으로 구성된 제 1 형태의 도전층(117∼121)은 제 1 에칭 공정에 의해 형성된다. 게이트 절연막이 되는 절연막(107)은 대략 10∼20 nm 만큼 에칭되고, 제 1 형태의 도전층(117∼121)으로 덮히지 않은 영역들이 얇게 되는 게이트 절연막(116)이 된다.
다음에, 제 2 에칭 공정이 레지스트로 이루어진 마스크를 제거하지 않고 행해진다. 여기서, SF6, Cl2및 O2가 에칭 가스로 사용되고, 가스 유량은 24/12/24 sccm으로 설정되며, 700 W의 RF(13.56 MHz) 전력이 1.3 Pa의 압력으로 코일형 전극에 인가되어 플라즈마를 형성함으로써, 25초간 에칭을 수행한다. 10 W의 RF(13.56 MHz) 전력이 또한 기판측(샘플 스테이지)에 인가되어 실제로 부의 셀프바이어스 전압을 공급한다. 제 2 에칭 공정에서, W의 에칭률은 227.3 nm/min 이고, TaN의 에칭률은 32.1 nm/min이며, TaN에 대한 W의 선택비는 7.1이며, 절연막(116)인 SiON에 대한 에칭률은 33.7 nm/min이며, SiON에 대한 W의 선택비는 6.83이다. SF6이 에칭 가스로 사용되는 경우에, 절연막(116)에 대한 선택비는 상기 설명된 바와 같이 높다. 따라서, 막 두께의 감소는 억제될 수 있다. 이 실시예에서는, 절연막(116)의 막 두께는 대략 8 nm 만큼만 감소된다.
제 2 에칭 공정에 의해, W의 테이퍼 각은 70°가 된다. 제 2 에칭 공정에 의해, 제 2 도전층(124b∼129b)이 형성된다. 한편, 제 1 도전층은 거의 에칭되지 않아서 제 1 도전층(124a∼129a)이 된다. 제 1 도전층(124a∼129a)이 실제로 제 1도전층(117a∼121a)와 동일한 크기를 가진다. 실제로, 제 1 도전층의 폭은 제 2 에칭 공정 전과 비교하여 대략 0.3 ㎛, 즉, 총 라인 폭에서 대략 0.6 ㎛ 만큼 감소될 수 있다. 그러나, 제 1 도전층의 크기에는 거의 변화가 없다.
또한, 2층 구조 대신에 50 nm 두께의 텅스텐막, 500 nm 두께의 알루미늄과 규소의 합금막(Al-Si) 및 30 nm 두게의 질화티탄막이 순차적으로 적층된 3층 구조가, BCl3, Cl3및 O2가 원료 가스로 사용되고, 가스들의 유량이 65/10/5 (sccm)으로 설정되며, 300 W의 RF(13.56 MHz) 전력이 기판측(샘플 스테이지)에 인가되며, 450 W의 RF(13.56 MHz) 전력이 1.2 Pa의 압력으로 코일형 전극에 인가되어 플라즈마를 형성함으로써, 에칭이 117초간 수행되는 제 1 에칭 공정의 제 1 에칭 조건들 하에서 채택될 수 있다. 제 1 에칭 공정의 제 2 에칭 조건들에서는, CF4, Cl2및 O2가 사용되고, 가스들의 유량은 25/25/10 sccm으로 설정되며, 20 W의 RF(13.56 MHz) 전력이 또한 기판측(샘플 스테이지)에 인가되며, 500 W의 RF(13.56 MHz) 전력이 1 Pa의 압력으로 코일형 전극(샘플 스테이지)에 인가되어 플라즈마를 발생시킨다. 상기 조건에서, 약 30초간 에칭이 수행되는 것으로 충분하다. 제 2 에칭 공정에서, BCl3및 Cl2가 사용되고, 가스들의 유량은 20/60 sccm으로 설정되며, 100 W의 RF(13.56 MHz) 전력이 기판측(샘플 스테이지)에 공급되며, 600 W의 RF(13.56 MHz) 전력이 1.2 Pa의 압력으로 코일형 전극에 인가되어 플라즈마를 발생시킴으로써 에칭을 수행한다.
다음에, 레지스트로 이루어진 마스크가 제거된 후, 제 1 도핑 공정이 수행되어 도 5(D)의 상태를 얻는다. 도핑 공정은 이온 도핑 또는 이온 주입에 의해 행해질 수 있다. 이온 도핑은 1.5×1014원자/cm2의 도즈량과 60∼100 keV의 가속 전압의 조건으로 행해진다. n형 도전성을 부여하는 불순물 원소로서, 인(P) 또는 비소(As)가 통상 사용된다. 이 경우에는, 제 1 도전층과 제 2 도전층(124∼128)은 n형 도전성을 부여하는 불순물 원소에 대한 마스크가 되고, 제 1 불순물영역(130∼134)은 자기정합적으로 형성된다. n형 도전성을 부여하는 불순물 원소가 1×1016∼1×1017/cm3의 농도 범위에서 제 1 불순물영역(130∼134)에 첨가된다. 여기서는, 제 1 불순물영역과 동일한 농도 범위를 가진 영역도 또한 n-영역으로 불린다.
제 1 도핑 공정이 본 실시예에서 레지스트로 이루어진 마스크를 제거한 후에 수행되었지만, 제 1 도핑 공정은 레지스트로 이루어진 마스크를 제거하지 않고 수행될 수 있다.
그 다음, 도 6(A)에 도시된 바와 같이, 레지스트로 이루어진 마스크(135∼137)가 형성되고, 제 2 도핑 공정이 수행된다. 마스크(135)는 구동회로의 p채널형 TFT를 형성하는 반도체층의 채널 형성 영역과 그의 주변을 보호하기 위한 마스크이며, 마스크(136)는 구동회로의 n채널형 TFT들 중 하나를 형성하는 반도체층의 채널 형성 영역과 그 주변을 보호하기 위한 마스크이며, 마스크(137)는 화소부의 TFT를 형성하는 반도체층의 채널 형성 영역, 그의 주변 및 보유 용량을 보호하기 위한 마스크이다.
제 2 도핑 공정에서, 1.5×1015원자/cm2의 도즈량과, 60∼100 keV의 가속 전압이 제공되는 이온 도핑 조건으로, 인(P)이 도핑된다. 여기서는, 불순물영역은 제 2 도전층(124b∼126b)을 마스크로 사용하여 자기정합적으로 각각의 반도체층내에 형성된다. 물론, 인은 마스크(135∼137)로 덮힌 영역에는 제공되지 않는다. 따라서, 제 2 불순물영역(138∼140)과 제 3 불순물영역(142)이 형성된다. n형 도전성을 부여하는 불순물 원소가 1×1020∼1×1021/cm3의 농도 범위에서 제 2 불순물영역(138∼140)에 제공된다. 여기서, 제 2 불순물영역과 동일한 농도 범위를 가진 영역이 n+영역으로 명명된다.
또한, 제 3 불순물영역은 제 1 도전층에 의한 제 2 불순물영역의 온도보다 낮은 농도로 형성되고, 1×1018∼1×1019/cm3의 농도 범위로 n형 도전성을 부여하는 불순물 원소가 제공된다. 테이퍼 형태를 가진 제 2 도전층의 일부를 지남으로써 도핑이 수행되기 때문에, 제 3 불순물영역은 불순물 농도가 테이퍼 부분의 끝 부분을 향하여 증가하는 농도 구배를 가진다. 여기서는, 제 3 불순물영역과 동일한 농도 영역을 가진 영역이 n-영역으로 불린다. 또한, 마스크(136, 137)로 덮힌 영역들은 제 2 도핑 공정에서 불순물 원소가 첨가되고, 제 1 불순물영역(144, 145)이 된다.
다음에, 레지스트로 이루어진 마스크(135∼137)가 제거된 후에, 레지스트로 이루어진 마스크(146∼148)가 새로 형성되고, 제 3 도핑 공정이 도 6(B)에 도시된바와 같이 수행된다.
구동회로에서, 상기한 제 3 도핑 공정에 의해, p형 도전성을 부여하는 불순물 원소가 p형 TFT를 형성하는 반도체층과 보유 용량을 형성하는 반도체층에 제공되도록, 제 4 불순물영역(149, 150) 및 제 5 불순물영역(151, 152)이 형성된다.
또한, p형 도전성을 제공하는 불순물 원소가 1×1020∼1×1021/cm3의 농도 범위에서 제 4 불순물영역(149, 150)에 제공된다. 제 4 불순물영역(149, 150)에서, 이전 공정(n-영역)에서 인(P)이 제공되지 않았지만, p형 도전성을 부여하는 불순물 원소가 인의 농도보다 1.5∼3배 높은 농도로 제공된다. 그리하여, 제 4 불순물영역(149, 150)은 p형 도전성을 가진다. 여기서는, 제 4 불순물영역과 동일한 농도 범위를 가진 영역이 또한 p+영역으로 불린다.
또한, 제 5 불순물영역(151, 152)은 제 2 도전층(125a)의 테이퍼 부분과 중첩하는 영역내에 형성되고, 1×1018∼1×1020/cm3의 농도 범위에서 p형 도전성을 부여하는 불순물 원소가 첨가된다. 여기서는, 제 5 불순물영역과 동일한 농도 범위를 가진 영역이 또한 p-영역으로 명명된다.
상기한 공정들을 통해, n형 또는 p형 도전성을 가진 불순물영역이 각각의 반도체층에 형성된다. 도전층(124∼127)은 TFT의 게이트 전극이 된다. 또한, 도전층(128)은 전극들 중 하나이며, 화소부 내에 보유 용량을 형성한다. 또한, 도전층(129)은 화소부 내에 소스 배선을 형성한다.
다음에, 전체 표면을 실제로 덮는 절연막(도시되지 않음)이 형성된다. 이 실시예에서는, 50 nm 두께의 산화규소막이 플라즈마 CVD법에 의해 형성된다. 물론, 절연막은 산화규소막에 한정되는 것은 아니고, 규소를 포함하는 다른 절연막이 단일 층 또는 적층 구조로 사용될 수도 있다.
그 다음, 각각의 반도체층에 첨가된 불순물 원소를 활성화시키는 공정을 행한다. 이 활성화 공정에서, 램프 광원을 사용하는 RTA(rapid thermal annealing) 방법, 후면으로부터 YAG 레이저 또는 엑시머 레이저로부터 방출된 광을 조사하는 방법, 노를 사용하는 열처리, 또는 그들의 조합이 사용된다.
또한, 본 실시예에서는 활성화 전에 절연막을 형성하는 예를 나타내었지만, 활성화가 행해진 후에 절연막을 형성하는 공정이 수행될 수 있다.
다음에, 질화규소막으로 제 1 층간절연막(153)을 형성하고, 가열처리(300∼550℃로 1∼12시간)를 행하여 반도체층을 수소화하는 공정을 행한다(도 6(C)). 이 공정은 제 1 층간절연막(153)내에 함유된 수소에 의해 반도체층의 댕글링 본드를 종단시키는 공정이다. 반도체층은 산화규소막으로 형성된 절연막(도시되지 않음)의 존재와는 무관하게 수소화될 수 있다. 이 실시예에서는, 알루미늄을 주성분으로 하는 재료가 제 2 도전층에 사용되었기 때문에, 제 2 도전층이 수소처리 공정에서 견뎌낼 수 있는 가열 공정 조건을 제공하는 것이 중요하다. 수소화를 위한 다른 수단으로서는, 플라즈마 수소화(플라즈마에 의해 여기되는 수소를 사용하는)가 행해질 수 있다.
다음에, 제 1 층간절연막(153)상에 제 2 층간절연막(154)을 유기 절연물 재료로 형성한다. 이 실시예에서는, 1.6 ㎛의 두께를 가진 아크릴 수지막이 형성된다. 그 다음, 소스 배선(129)에 이르는 콘택트 홀, 도전층(127, 128)에 각각 이르는 콘택트 홀 및 각각의 불순물영역에 이르는 콘택트 홀이 형성된다. 이 실시예에서는, 다수의 에칭 공정이 차례로 행해졌다. 이 실시예에서는, 제 1 층간절연막을 에칭 스톱퍼로서 사용하여 제 2 층간절연막이 에칭되고, 절연막(도시되지 않음)을 에칭 스톱퍼로서 사용하여 제 1 층간절연막이 에칭된 다음, 이 절연막(도시되지 않음)이 에칭된다.
그 후, 배선과 화소 전극이 Al, Ti, Mo, W 등을 사용하여 형성된다. 전극과 화소 전극의 재료로서는, Al 또는 Ag를 주성분으로 하는 막 또는 이 막의 적층막과 같은, 반사 특성이 우수한 재료를 사용하는 것이 바람직하다. 그리하여, 소스 전극 또는 드레인 전극(155∼160), 게이트 배선(162), 접속 배선(161) 및 화소 전극(163)이 형성된다..
상기한 바와 같이, n채널형 TFT(201), p채널형 TFT(202) 및 n채널형 TFT(203)를 가진 구동회로(206)와, n채널형 TFT와 보유 용량(205)으로 이루어진 화소 TFT(204)를 가진 화소부(207)가 동일한 기판 상에 형성될 수 있다(도 7). 본 명세서에서, 설명의 편의상 상기 기판을 액티브 매트릭스 기판이라 부른다.
또한, 도 8은 TEM으로 관찰한 게이트 전극 주변의 단면 사진을 나타낸다. 도 8에 도시된 바와 같이, 반도체막 표면은 제 2 레이저광으로 인하여 평탄하다. 반도체막이 평탄하기 때문에, 반도체막 표면의 요철의 영향은 반도체막 상부의 게이트 절연막에서 및 게이트 전극의 테이퍼 부분에서 거의 보이지 않는다.
화소부(207)에서는, 화소 TFT(204)(n채널형 TFT)는 채널 형성 영역(167), 게이트 전극을 형성하는 도전층(127) 외측에 형성된 제 1 불순물영역(n-영역)(145) 및 소스 영역으로 작용하는 제 2 불순물영역(n+영역)(140)을 가진다. 또한, 보유 용량(205)의 전극들 중 하나로 작용하는 반도체층에서, 제 4 불순물영역(150)과 제 5 불순물영역(152)이 형성된다. 보유 용량(205)은 유전체로서 절연막(게이트 절연막과 동일한 막)(116)을 포함하여 제 2 전극(128)과 반도체층(150, 152, 168)으로 이루어져 있다.
또한, 구동회로(206)에서는, n채널형 TFT(201)(제 1 n채널형 TFT)는 채널 형성 영역(164)과, 절연막을 사이에 두고 게이트 전극을 형성하는 도전층(124)의 일부와 중첩하는 제 3 불순물영역(n-영역)(142) 및 소스 영역 또는 드레인 영역으로 작용하는 제 2 불순물영역(n+영역)(138)을 가진다.
또한, 구동회로(206)에서, p채널형 TFT(202)는 채널 형성 영역(165), 절연막을 사이에 두고 게이트 전극을 형성하는 도전층(125)의 일부와 중첩하는 제 5 불순물영역(P-영역)(151) 및 소스 영역 또는 드레인 영역으로 작용하는 제 4 불순물영역(P+영역)(149)을 가진다.
또한, 구동회로(206)에서, n채널형 TFT(203)(제 2 n채널형 TFT)는 채널 형성 영역(166), 게이트 전극을 형성하는 도전층(126) 외측의 제 1 불순물영역(n-영역)(144) 및 소스 영역 또는 드레인 영역으로 작용하는 제 2 불순물영역(n+영역)(139)을 가진다.
상기 TFT(201∼203)는 시프트 레지스터 회로, 버퍼 회로, 레벨 시프터 회로, 래치 회로 등을 형성하기 위해 적당하게 결합되어, 구동회로(206)를 형성한다. 예를 들어, CMOS 회로가 형성되는 경우, n채널형 TFT(201)와 p채널형 TFT(202)는 서로 상보적으로 접속될 수 있다.
특히, n채널형 TFT(203)의 구조는 핫 케리어 효과로 인한 열화(劣化)를 방지하기 위해 높은 구동 전압을 가진 버퍼 회로에 적합하다.
또한, GOLD 구조인 n채널형 TFT(201)의 구조는 신뢰성을 우선시 하는 회로에 적합하다.
또한, 본 실시예에 따라 얻어진 n채널형 TFT(201)의 전기적 특성을 측정하였고, 신뢰성을 검사하였다. 여기서는, 신뢰성의 지표인 온(on) 전류값의 변동(열화율로도 불림)이 얻어진다. 온 전류값은 드레인 전압이 Vd = 1 V이고 게이트 전압 Vg = 10 V일 때 측정에 의해 얻어진다.
먼저, 과도 스트레스(transient stress)로 인한 n채널형 TFT(201)의 특성 변화를 알기 위하여, 과도 스트레스(IonO)의 인가 전의 온 전류값이 측정된 후에, 드레인 전압 Vd = +25 V이고 게이트 전압 Vg = 1 V, 1.5 V, 2 V, 2.5 V, 3 V, 3.5 V, 4 V, 4.5 V 라고 가정하여, 과도 스트레스가 100초간 실온에서 각각의 온 전류값에 인가된다. 그 다음, 온 전류값이 다시 측정되고, 과도 스트레스의 인가 전후의 온특성 변동(ΔIon/IonO)이 도 9(A) 및 도 9(B)에 나타내어져 있다. 과도 스트레스는 TFT의 드레인 전압이 소정 값으로 설정될 때와 게이트 전압이 소정 시간 주기동안 고정될 때의 시점에서의 스트레스를 나타낸다. TFT의 채널 형성 영역의 크기가 채널길이 L/채널폭 W = 10 ㎛/8 ㎛로 설정되고, 채널 길이 방향의 폭이 게이트 절연막(115 nm의 막 두께)을 통해 게이트 전극과 중첩하는 제 3 불순물영역(142)에서 1.1 ㎛인 경우 TFT가 측정된다.
비교 예로서, 제 2 레이저 조사를 수행하는 것이 아니라 이 실시예의 제 1 레이저 조사만을 수행하는 공정에 의해 제조되는 TFT가 사용된다.
온 전류값(열화율)의 변동이 비교 예(도 9(A))와 비교하여 이 실시예에서 더 작다. 그리하여, 이것은 제 2 레이저 조사가 반도체막의 표면을 평탄화하기 위해 수행되는 경우에 TFT의 신뢰성은 높아진다는 것을 나타낸다.
또한, 게이트 절연막의 막 두께가 변화되는 유사한 비교가 행해진다. 게이트 절연막의 두께가 80 nm일 때, 도 10(A) 및 도 10(B)는, 드레인 전압 Vd = +16 V이고 게이트 전압 Vg = 1∼4.5 V로 가정할 때 과도 스트레스가 실내 온도에서 100초간 각각의 온 전류값에 인가되는 경우의 온 특성 변동(ΔIon/IonO)을 나타낸다. 여기서, 도 10(A)는 비교예의 측정이며, 도 10(B)는 본 실시예의 측정이다. 또한, 게이트 절연막의 두께가 60 nm일 때, 도 11(A) 및 도 11(B)는, 드레인 전압 Vd = +20 V이고 게이트 전압 Vg= 1∼4.5 V로 가정할 때 과도 스트레스가 실내 온도에서 100초간 각각의 온 전류값에 인가되는 경우의 온 특성 변동(ΔIon/IonO)을 나타낸다. 여기서, 도 11(A)는 비교예의 측정이며, 도 11(B)는 본 실시예의 측정이다.
상기 설명으로부터, 반도체막 표면의 평탄성를 개선시킴으로써 신뢰성이 향상될 수 있다는 것을 알 수 있다. 그리하여, GOLD 구조를 가진 TFT에서, 게이트 절연막을 사이에 두고 게이트 전극과 중첩하는 불순물영역의 넓이가 감소되더라도 충분한 신뢰성이 얻어질 수 있다. 특히, GOLD 구성를 가진 TFT에서, 게이트 전극의 테이퍼 부분이 되는 부분의 크기가 감소되더라도 충분한 신뢰성이 얻어질 수 있다.
또한, 도 12∼도 15는 Vd = 5 V 및 Vg = -4.5 V인 경우 오프 전류값의 확률 통계 분포의 측정 결과를 보여준다. 이 도면들에서, 이 실시예의 확률 통계 분포가 "X"로 표시되고 제 1 레이저광 조사만이 수행되는 비교 예의 확률 통계 분포는 "O"로 표시된다는 것을 주지해야 한다. 도 12 ∼도 15의 종축은 백분율을 나타내고, 50%에서의 값이 오프 전류의 평균값에 대응한다. 또한, 수평축은 오프 전류값을 나타낸다. 예를 들어, 변동이 크다면, 모든 표시들이 점유하고 있는 면적은 커진다. 평탄화가 제 2 레이저광에 의해 수행되는 경우에, 게이트 절연막의 두께가 더 얇아짐에 따라 오프 전류값의 변동 감소가 더욱 현저하게 나타난다. 또한, 평탄화가 제 2 레이저광에 의해 수행되는 경우에, 오프 전류값의 변동 감소가, 도 12∼도 14에 도시된 L/W = 2 ㎛/8 ㎛인 TFT와 비교하여 도 15에 도시된 채널길이 L/채널폭 W = 7 ㎛/40 ㎛인 TFT에서 더욱 현저하게 나타난다. 따라서, 평탄화가 제 2 레이저광에 의해 수행되는 경우에, 비교적 큰 채널폭을 가진 TFT, 예를 들어, 버퍼 회로에 사용되는 TFT(L/W=7 ㎛/140 ㎛, 7 ㎛/270 ㎛, 7 ㎛/400 ㎛, 7 ㎛/800 ㎛ 등), 또는 아날로그 스위치 회로에 사용되는 TFT(L/W=8 ㎛/400 ㎛)에서 변동이 효과적으로 억제될 수 있다.
상기 설명으로부터, 반도체막 표면의 평탄성를 개선시킴으로써, 게이트 절연막의 두께가 얇게 되더라도, 오프 전류의 변동은 감소되고, TFT의 생산성은 증가된다. GOLD 구조를 가진 TFT에서, 기생 용량은 게이트 절연막이 얇아 질 때 증가한다. 그러나, 게이트 전극(제 1 도전층)의 테이퍼 부분의 크기가 감소되어 기생 용량을 감소시킴으로써 TFT는 개선된 특성으로 고속 동작이 가능하게 되고 충분한 신뢰성을 갖게 된다.
또한, 화소부(207)의 화소 TFT에서, 제 2 레이저광 조사는 오프 전류의 감소와 변동 감소를 가능하게 한다.
또한, 이 실시예에서는, 반사형 표시장치를 형성하기 위한 액티브 매트릭스 기판을 제작하는 예를 나타내었으나, 화소 전극이 투명 도전막으로 형성되면, 포토마스크의 개수가 하나 증가되더라도 투과형 표시장치가 형성될 수 있다.
또한, 이 실시예는 실시형태 1∼3 중 임의의 실시형태와 자유롭게 조합될 수 있다.
[실시예 2]
이 실시예에서는, 실시예 1에서 하지 절연막의 성막 온도와 비정질 구조를 가진 반도체막의 성막 온도를 서로 동일하게 한 예를 나타낸다.
기판으로서 유리 기판(#1737)이 사용된다. 하지 절연막으로서, 원료 가스로서 SiH4, NH3및 N2O로 형성된 산화질화규소막(조성비: Si = 32%, O = 27%, N =24%, H = 17%)이 플라즈마 CVD법을 사용하여 300℃의 성막 온도로 50 nm 두께(바람직하게는 10∼200 nm)로 형성된다. 다음에, 하지 절연막의 표면은 오존수로 세정된 후, 표면 상의 산화막은 희석된 불화수소산(1/100 희석)으로 제거된다. 이어서, 그 위에, 원료 가스(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)로서 SiH4와 N2O로 형성된 산화질화 수소화 규소막이 플라즈마 CVD법을 사용하여 100 nm(바람직하게는 50∼200 nm)의 두께로 300℃의 성막 온도로 형성되어 적층을 형성한다. 또한, 대기에의 노출 없이 비정질 구조를 가진 반도체막(여기서는, 비정질 규소막)이 플라즈마 CVD법을 사용하여 300℃의 성막 온도로 54 nm(바람직하게는 25∼80 nm)의 두께를 갖도록 성막 가스로서 SiH4로부터 형성된다.
상기한 바와 같이, 하지 절연막의 성막 온도와 비정질 규소막을 형성하기 위한 성막 온도는 대체로 동일하고, 이 실시예에서는 300℃로 설정된다. 그리하여, 미세 볼록부가 없으며 평탄성이 우수한 표면을 가진 비정질 규소막이 하지 절연막 상에서 얻어질 수 있다. 후속 공정의 레이저광 조사로도 미세 홀의 발생이 억제될 수 있다. 또한, 하지 절연막의 성막 온도와 비정질 규소막의 성막 온도가 400℃로 설정될 때에도 동일한 효과가 얻어질 수 있다.
또한, 실시예 1에 도시된 제 2 레이저광의 경우에서와 같이, 레이저광이 진공 또는 불활성 가스 분위기 내에서 반도체막에 조사되는 경우에도, 미세 홀이 발생되기 쉽다. 따라서, 이 실시예는 특히 효과적이다.
비정질 구조를 가진 반도체막을 형성하는 후속 공정들은 실시예 1에서와 동일하므로, 그의 상세한 설명은 생략한다.
이 실시예에서 얻어진 높은 평탄성를 가진 반도체막이 TFT의 활성층으로 사용되면, 내압이 증가되어, TFT의 신뢰성도 향상된다.
또한, 이 실시예는 실시예 1 및 실시형태 1∼3 중 임의의 것과 자유롭게 조합될 수 있다.
[실시예 3]
이 실시예는 실시예 1 또는 2에서 제작된 액티브 매트릭스 기판으로부터 액티브 매트릭스형 액정 표시장치를 제작하는 공정을 설명한다. 도 16에 의거하여 설명한다.
실시예 1에 따라 도 7에 도시된 액티브 매트릭스 기판이 얻어진 후에, 도 7의 액티브 매트릭스 기판 상에 배향막이 형성되고 러빙(rubbing) 처리된다. 이 실시에에서는, 배향막이 형성되기 전에, 아크릴 수지막과 같은 유기 수지막을 패터닝하여, 기판을 분리하여 유지하기 위해 기둥형 스페이서를 소정의 위치에 형성한다. 그 스페이서는 기판의 전체 표면 상에 스프레이되는 구형 스페이서로 교체될 수도 있다.
다음에, 대향 기판이 준비된다. 대향 기판은 화소에 대해 착색 층들과 차광 층들이 배치된 컬러 필터를 가진다. 구동회로부에도 차광층이 배치된다. 컬러 필터와 차광층을 덮도록 평탄화막이 형성된다. 그 평탄화막 상에, 화소부에서 투명 도전막으로 대향 전극이 형성된다. 배향막은 대향 기판의 전체 표면 상부에 형성되고, 러빙 처리 된다.
그 다음, 대향 기판은 화소부와 구동회로들이 형성되는 액티브 매트릭스 기판에 밀봉재를 사용하여 접착된다. 밀봉재는 그 내부에 혼합된 충진재를 포함하며 충진재는 기둥형 스페이서와 함께 두 기판이 접착될 때 두 기판 사이의 간격을 유지시킨다. 그 다음, 기판들 사이에 액정 물질이 주입되고 이 기판들을 완전히 밀봉시키기 위해 밀봉제(도시되지 않음)가 사용된다. 공지의 액정 물질이 사용될 수 있다. 이렇게 하여, 액티브 매트릭스 액정 표시장치가 완성된다. 필요한 경우, 액티브 매트릭스 기판 또는 대향 기판이 소정 형태의 조각으로 절단된다. 표시장치에는 공지의 기술을 사용하여 편광판이 적당하게 제공될 수 있다. 그 다음, 공지의 기술로 기판에 FPC가 부착된다.
이렇게 하여 얻어진 액정 모듈의 구성을 도 16의 평면도를 참조하여 설명한다.
화소부(304)는 액티브 매트릭스 기판(301)의 중앙에 위치한다. 소스 신호선을 구동시키기 위한 소스 신호선 구동회로(302)는 화소부(304) 상부에 위치된다. 게이트 신호선을 구동시키기 위한 게이트 신호선 구동회로(303)는 화소부(304)의 왼쪽과 오른쪽에 위치된다. 이 실시예에서는 게이트 신호선 구동회로(303)가 화소부에 대해 대칭이지만, 액정 모듈은 화소부의 일 측에 단 하나의 게이트 신호선 구동회로를 가질 수도 있다. 상기 두가지 경우 중에서, 설계자는 기판 크기 또는 액정 모듈의 크기를 고려하여 더 적합한 배치를 선택할 수 있다. 그러나, 도 16에 도시된 게이트 신호선 구동회로들의 대칭 배치는 회로 동작 신뢰성, 구동 효율 등의 면에서 바람직하다.
FPC(flexible printed circuits)(305)로부터 구동회로들에 신호들이 입력된다. FPC(305)는 층간절연막과 수지막내에 콘택트 홀을 형성하고 접속 전극(309)을 형성한 후에 기판(301)의 주어진 위치에 배치된 배선에 도달하도록 이방성 도전막 등을 통해 압입된다. 이 실시예에서는 접속 전극이 ITO로 형성된되었.
밀봉제(307)는 구동회로들과 화소부를 둘러싸는 그의 둘레를 따라 기판에 제공된다. 대향 기판(306)은 밀봉제(307)에 의해 기판(301)에 접착되고, 액티브 매트릭스 기판 상에 먼저 형성된 스페이서(310)는 두 기판 사이의 간격(기판(301)과 반대쪽 기판(306) 사이의 간격)을 일정하게 유지시킨다. 밀봉제(307)가 도포되지 않은 기판의 영역을 통해 액정이 주입된다. 그 다음 기판들은 밀봉제(308)에 의해 밀봉된다. 상기 공정들을 통해 액정 모듈이 완성된다.
여기에 도시된 예에서는 모든 구동회로들이 기판 상에 형성되지만, 몇몇 IC들은 구동회로들 중 몇몇에 사용될 수 있다.
또한, 이 실시예는 실시형태 1∼3, 실시예 1 및 실시예 2 중의 임의의 구조에 자유롭게 조합될 수 있다.
[실시예 4]
실시예 4는 화소 전극이 반사성 금속재료로 형성된 반사형 표시장치의 예를 나타내지만, 이 실시예에서는, 화소 전극이 투광성 도전막으로 형성된 투과형 표시장치의 예를 나타낸다.
층간절연막을 형성하는 공정을 통한 제작공정은 실시예 1에서의 공정과 동일하므로, 여기서는 그의 설명을 생략한다. 실시예 1에 따라 층간절연막이 형성된후에, 투광성 도전막으로 화소 전극(601)을 형성한다. 투광성 도전막의 예로는, ITO(인듐 주석 산화물 합금) 막, 인듐 산화물-아연 산화물 합금(In2O3-ZnO) 막, 아연 산화물(ZnO) 막 등이 있다.
그 후, 층간절연막(600)에 콘택트 홀을 형성한 다음, 화소 전극과 중첩하는 접속 전극(602)을 형성한다. 접속 전극(602)은 콘택트 홀을 통해 드레인 영역에 접속된다. 접속 전극이 형성되는 시점과 동시에, 다른 TFT의 소스 전극 또는 드레인 전극이 형성된다.
여기에 도시된 예에서는 구동회로들 모두는 기판 상에 형성되지만, 몇몇 IC는 구동회로의 몇몇에 사용될 수 있다.
이렇게 하여, 액티브 매트릭스 기판이 완성된다. 액정 모듈은 실시예 3에 따라 이 액티브 매트릭스 기판으로부터 제조된다. 액정 모듈에는 역광(604)과 광 안내 판(605)이 제공되고, 커버(606)로 덮혀서 도 17에 부분 단면도가 도시되어 있는 액티브 매트릭스형 액정 표시장치가 완성된다. 커버는 접착제 또는 유기 수지를 사용하여 액정 모듈에 접착된다. 기판과 대향 기판을 접착시킬 때, 기판은 프레임과 프레임 사이의 공간이 접착을 위해 유기 수지로 충전되도록 배치될 수 있다. 표시장치가 투과형이기 때문에, 액티브 매트릭스 기판과 대향 기판은 각각 접착될 편광판(603)을 필요로 한다.
이 실시예는 실시형태 1∼3 및 실시예 1∼3의 임의의 구조에 자유롭게 조합될 수 있다.
[실시예 5]
이 실시예에서는, EL(전계발광) 소자를 구비한 발광 표시장치를 제작하는 예를 도 18(A) 및 도 18(B)에 의거하여 설명한다.
도 18(A)는 EL 모듈의 평면도이고, 도 18(B)는 도 18(A)의 선 A-A'에 따른 단면도이다. 절연 표면을 가진 기판(900)(예를 들어, 유리 기판, 결정화된 유리 기판, 플라스틱 기판 등)상에, 화소부(902), 소스측 구동회로(901) 및 게이트측 구동회로(903)가 형성된다. 화소부와 구동회로는 상기 설명된 실시예들에 따라 얻어질 수 있다. 또한, 부호 918은 밀봉재를 나타내고, 부호 919는 DLC 막을 나타낸다. 화소부와 구동회로부는 밀봉재(918)로 덮이고, 밀봉재는 보호막(919)으로 덮인다. 또한, 보호막(919)은 접착제를 사용하여 커버재(920)에 의해 밀봉된다. 커버재는, 예를 들어, 열 또는 외력에 의한 변형에 견딜 수 있는 유리 기판인, 기판(900)과 동일한 재료로 만들어지는 것이 바람직하다. 커버재(920)는 또한 샌드블래스팅(sandblasting) 등의 공정에 의해 도 18(B)에 도시된 볼록부(3∼10 ㎛의 깊이를 가짐)를 형성하도록 처리되는 것이 바람직하다. 또한, 다수의 EL 모듈들이 제조되는 경우에, 기판과 커버재가 서로 부착된 후에, 끝 표면이 서로 일치하도록 CO2레이저 등을 사용하여 분할 공정이 수행될 수 있다.
부호 908은 소스측 구동회로(901)와 게이트측 구동회로(903)에 입력되는 신호를 전송하기 위한 배선을 나타내고, 외부 입력 단자인 FPC(909)로부터 클럭 신호와 비디오 신호를 수신한다. 도면에는 하나의 FPC만이 도시되었지만, PWB(printedwiring board)가 FPC에 부착될 수 있다. 본 명세서의 발광 장치는 발광 장치의 본체 뿐만 아니라 FPC 또는 PWB가 부착된 발광 장치도 포함한다.
다음에, 도 18(B)를 참조로 단면 구조를 설명한다. 기판(900) 상에 절연막(910)이 제공되고, 그 절연막(910) 위에 화소부(902)와 게이트측 구동회로(903)가 형성되며, 화소부(902)가 전류제어용 TFT(911)와 전류제어용 TFT(911)의 드레인에 전기접속된 화소 전극(912)을 포함하는 다수의 화소로 형성된다. 또한, 게이트측 구동회로(903)는 n채널형 TFT(913)와 p채널형 TFT(914)이 결합되는 CMOS 회로를 사용하여 형성된다.
상기 TFT(911, 913, 914를 포함)는 실시예 1의 n채널형 TFT(201)와 p채널형 TFT(202)에 따라 제조될 수 있다.
TFT와 EL 소자 사이에 제공된 절연막의 재료에 대해서는, 알칼리 금속 이온 또는 알칼리토류 금속 이온과 같은 불순물 이온의 확산을 차단하는 것 뿐만 아니라 알칼리 금속 이온 또는 알칼리토류 금속 이온과 같은 불순물 이온들을 실제로 흡수하는 재료를 사용하고, 또한 후속 공정 온도에 견딜 수 있는 재료를 사용하는 것이 적당하다. 상기 조건들을 만족시키는 재료로서는, 다량의 불소를 함유하는 질화규소막이 예로 제공된다. 질화규소막내에 함유되는 불소의 농도는 1×1019/cm2이상이며, 바람직하게는, 질화규소막 내의 불소의 조성비는 1∼5%이다. 질화규소막내의 불소는 알칼리 이온 또는 알칼리토류 금속 이온과 결합하고 막내에 흡수된다. 또한, 다른 예에서, 알칼리 금속 이온, 알칼리토류 금속 이온 등을 흡수하는, 안티몬(Sb) 화합물, 주석(Sn) 화합물 또는 인듐(In) 화합물로 이루어진 미립자들을 포함하는 유기 수지막, 예를 들어, 오산화 안티몬(Sb2O5·nH2O)의 미립자들을 포함하는 유기 수지막이 제공된다. 이 유기 수지막이 10∼20 nm의 평균 입자 크기를 가진 미립자들을 포함하고 투광 특성을 가진다. 오산화 안티몬 미립자들로 대표되는 안티몬 화합물은 알칼리 금속 이온 또는 알칼리토류 금속 이온과 같은 불순물 이온들을 흡수하는 경향이 있다.
화소 전극(912)은 발광 소자(EL 소자)의 양극으로 작용한다. 또한, 뱅크(bank)(912)가 화소 전극(912)의 양 단부에 형성되고, 발광 소자의 EL 층(916)과 음극(917)은 화소 전극(912) 상에 형성된다.
EL 층(916)에 대해서는, EL 층(발광층 및 발광을 위한 케리어 이동층)을 형성하기 위해 발광층, 전하 전달층 및 전하 주입층이 자유롭게 결합될 수 있다. 예를 들어, 낮은 분자량을 가진 유기 EL 재료 또는 높은 분자량을 가진 유기 EL 재료가 사용될 수 있다. 또한, EL 층으로서, 일중항 여기(형광)(일중항 화합물)에 의해 광을 방출하는 발광 재료로 형성된 박막 또는 삼중항 여기(형광)(삼중항 화합물)에 의해 광을 방출하는 발광 재료로 형성된 박막이 사용될 수 있다. 또한, 규소 탄화물과 같은 무기 재료가 전하 전달층 또는 전하 주입층에 사용될 수 있다. 유기 EL 재료 또는 무기 재료에 공지의 재료가 사용될 수 있다.
음극(927)은 또한 모든 화소에 공통인 배선으로 작용하고, 접속 배선(908)을 통해 FPC(909)에 전기 접속된다. 또한, 화소부(902)와 게이트측 구동회로(903)에포함된 모든 소자들은 음극(917), 밀봉재(918) 및 보호막(919)으로 덮힌다.
가시광에 대해 투명이거나 반투명인 물질이 밀봉재(918)로 사용되는 것이 바람직하다. 또한, 밀봉재(918)는 가능한 수분 또는 산소를 투과시키지 않는 재료로 형성되는 것이 바람직하다.
또한, 발광 소자가 밀봉재(918)로 완전히 덮힌 후에, DLC 막 등으로 이루어진 보호막(919)이 도 18(A) 및 도 18(B)에 도시된 바와 같이 밀봉재(918)의 표면(노출 표면)상에 적어도 제공되는 것이 바람직하다. 또한, 이 보호막은 기판의 후면을 포함하는 전 표면 상에 제공될 수 있다. 여기서는, 외부 입력 단자(FPC)가 제공되는 부분에 보호막이 증착되지 않도록 주의해야 할 필요가 있다. 보호막을 형성하지 않도록 마스크가 사용될 수 있다. 또는, 외부 입력 단자부는, 보호막을 형성하지 않도록 CVD 장치내에서 마스크 테이프로 사용되는, Teflon(등록 상표) 등으로 형성된 테이프로 덮일 수 있다.
발광 소자는 상술된 구조로 밀봉재(918)와 보호막으로 밀봉됨으로써, 발광 소자는 외부로부터 완전히 폐쇄될 수 있다. 따라서, 수분 또는 산소가 외부로부터 침투하는 것과 같은, EL 층의 산화로 인하여 기판의 열화가 촉진되는 것을 막을 수 있다. 그리하여, 높은 신뢰성을 가진 발광 장치가 얻어질 수 있다.
또한, 화소 전극이 음극이며, EL 층과 양극이 도 18(A)와 도 18(B)에서와 반대 방향으로 발광을 제공하도록 적층되는 구성이 채택될 수도 있다. 도 19는 그의 일 예를 나타낸다. 이 예의 평면도는 도 18(A)의 도면과 동일하므로 생략한다.
도 19에 도시된 단면 구조에 대하여 이하 설명한다. 기판(1000)으로서는,유리 기판 및 석영 기판 대신에 반도체 기판 또는 금속 기판이 사용될 수 있다. 기판(1000)상에 절연막(1010)이 제공되고, 그 절연막(1010) 위에 화소부(1002)와 게이트측 구동회로(1003)가 형성되며, 전류제어용 TFT(1011)와 이 전류제어용 TFT(1011)의 드레인에 전기 접속된 화소 전극(1012)을 포함하는 다수의 화소로 화소부(1002)가 형성된다. 또한, n채널형 TFT(1013)와 p채널형 TFT(1014)가 결합되는 CMOS 회로를 사용하여 게이트측 구동회로(1003)가 형성된다.
화소 전극(1012)은 발광 소자의 음극으로 작용한다. 또한, 뱅크(1015)는 화소 전극(1012)의 양 단부에 형성되고, 발광 소자의 EL 층(1016)과 양극(1017)은 화소 전극(1012) 상에 형성된다.
양극(1017)은 모든 화소들에 공통인 배선으로 작용하고, 접속 배선(1008)을 경유하여 FPC(1009)에 전기 접속된다. 또한, 화소부(1002)와 게이트측 구동회로(1003)내에 포함된 모든 소자들은 양극(1017), 밀봉재(1018), DLC 막 등으로 이루어진 보호막(1019)으로 덮힌다. 또한, 커버재(1020)와 기판(1000)은 접착제로 접착된다. 또한, 커버재에 오목부가 제공되고, 건조제(1021)가 그 내부에 정렬된다.
가시광에 대해 투명이거나 반투명인 재료가 밀봉재(1018)로 사용되는 것이 바람직하다. 또한, 밀봉재(1018)는 가능한 수분 또는 산소를 투과시키지 않는 물질로 형성되는 것이 바람직하다.
또한, 도 19에서, 화소부는 음극이며, EL 층과 양극은 적층된다. 따라서, 발광 방향은 도 19에 화살표로 표시된다.
이 실시예에서는, 실시예 1에서 얻어지는 높은 전기적 특성과 높은 신뢰성을 가진 TFT가 사용되고, 따라서, 종래의 소자와 비교하여 더 높은 신뢰성을 가진 발광 소자가 형성될 수 있다. 또한, 이 발광 소자를 가진 발광 장치는 표시부로 사용된다. 따라서 높은 성능을 가진 전자기기가 얻어질 수 있다.
이 실시예는 실시형태 1∼3, 실시예 1 및 실시예 2 중 임의의 것과 자유롭게 조합될 수 있다.
[실시예 6]
실시예 1에서는 탑 게이트형 TFT의 예를 나타내었으나, 본 발명은 TFT 구조에 대한 제한 없이 적용될 수 있다. 이 실시예에서는, 2개의 게이트 전극이 반도체 층을 사이에 두고 제공되는 TFT에 본 발명이 적용되는 예를 도 20에 나타낸다.
먼저, 기판(1100) 상에 제 1 게이트 배선(1101)이 제공된다. 도전성을 부여하는 불순물 원소가 도핑된 Poly-Si 또는 WSix(x = 2.0∼2.8), Al, Ta, W, Cr, 또는 Mo 또는 그의 적층 구성와 같은 도전 물질이 제 1 게이트 배선(1101)에 사용될 수 있다. 기판(1100)으로부터 불순물의 확산을 방지하기 위해, 산화 규소막, 질화 규소막 또는 산화질화 규소막과 같은 절연막으로 이루어진 하지 절연막이 형성될 수 있다.
다음에, 제 1 게이트 배선(1101)을 덮기 위해 대략 500 nm의 두께를 가진 제 1 절연막(1102)이 형성된다. 제 1 절연막(1102)으로서, 플라즈마 CVD법 또는 스퍼터링법으로 형성된 규소를 함유한 절연막이 사용된다. 또한, 제 1 절연막이 유기절연재료 층, 산화규소막, 산화질화규소막, 질화규소막 또는 그들 막이 결합된 적층 막으로 형성될 수 있다.
그 다음, 제 2 절연막(1103)과 비정질 구조를 가진 반도체막(여기서는, 비정질 반도체막)이 실시형태 1∼3 중 임의의 하나에 따라 플라즈마 CVD법을 사용하여 동일한 성막 온도로 적층되어 형성된다. 미세 볼록부를 갖지 않으며 평탄성이 우수한 표면을 가진 비정질 규소막이 제 2 절연막(1103)상에 얻어질 수 있다. 미세 홀의 발생은 후속 공정의 레이저광 조사시에도 억제될 수 있다.
또한, 이 실시예에서는, 비정질 구조를 가진 반도체막과 제 2 절연막(1103) 사이에서 성막 온도가 동일하게 설정되는 예를 나타내었으나, 성막 온도는 제 1 절연막(1102), 제 2 절연막(1103) 및 비정질 구조를 가진 반도체막 모두에서 동일하게 설정될 수도 있다. 반도체막에 대한 하지 절연막은 이 실시예에서 제 1 절연막과 제 2 절연막에 대응한다는 것을 주지해야 한다.
그 다음에, 비정질 구조를 가진 반도체막이 실시형태 1 또는 실시예 1에 설명된 결정화 기술을 사용하여 결정화되어 결정성 규소막(Poly-Si)을 형성하고, 그 다음 이 막은 섬 형태를 갖도록 패터닝된다. 이 실시예에서는, 실시예 1의 결정화 기술이 사용되고 또한 실시예 1에 도시된 반도체막의 표면 평탄화를 위한 제 2 레이저광 조사가 질소 분위기 또는 진공에서 수행된다. 이렇게 하여 얻어진 높은 평탄성를 가진 반도체막은 TFT의 활성층에서 사용되어, TFT의 내압이 상승되어, TFT의 신뢰성도 향상된다.
이어서, 게이트 절연막(1107)이 반도체층을 덮도록 형성된 후에, 제 2 게이트 전극(1108)이 형성된다. 그 다음, n형 도전성을 부여하는 불순물 원소(P, As 등), 이 경우는, 인이 적당하게 반도체에 첨가되어 소스 영역(1104)과 드레인 영역(1105)을 형성한다. 인의 첨가 후에, 가열처리, 강광의 조사 또는 레이저광의 조사가 불순물 원소의 활성화를 위해 수행된다.
후속 공정에 대해서는, 층간절연막(1109)이 형성되고, 수소화가 수행되며, 소스 영역과 드레인 영역에 이르는 콘택트 홀과, 제 1 게이트 전극에 이르는 콘택트 홀 및 제 2 게이트 전극에 이르는 콘택트 홀이 형성되고, 소스 전극(1110)과 드레인 전극(1111)이 형성됨으로써, TFT(n채널형 TFT)가 완성된다. 이렇게 하여 얻어진 TFT가 도 20(A)에 도시되어 있다. 부호 1106은 도 20(A)의 채널 형성 영역을 표시한다.
또한, 본 실시예의 구성에 따르면, 각각의 화소의 TFT는 게이트 전극이 절연막을 통해 채널 형성 영역(1106)의 위와 아래에 각각 제공되는 이중 게이트 구조를 사용한다. 제 1 절연막과 제 2 절연막은 각각 적당한 두께를 갖도록 설정됨으로써, TFT 특성이 개선될 수 있고 제 1 게이트 전극과 다른 배선들에 의해 형성되는 기생 용량이 억제된다. 또한, 본 실시예의 구성은 이중 게이트 구조를 채택하기 때문에 S값은 우수한 값을 나타낸다.
또한, 도 20(A)에 도시된 바와 같이, 상기 공정에서, 반도체층은 제 1 게이트 전극에 의해 영향을 받으며, 단차(step)가 형성된다.
단차를 제거하기 위해, 평탄화가 CMP(화학적 기계적 연마) 기술 또는 그 유사 기술을 사용하여 수행될 때, 도 20(B)에 도시된 TFT 구조가 얻어질 수 있다.
먼저, 제 1 게이트 전극(1201)이 제 1 절연막을 형성하기 위한 기판(1200) 상에 형성된다. 다음에, 제 1 절연막의 표면이 CMP 또는 기계적 연마에 의해 연마되어 평탄한 제 1 절연막(1202)을 형성한다. 예를 들어, 제 1 절연막 표면의 최대 높이(Rmax)는 0.5 ㎛ 이하, 바람직하게는 0.3 ㎛ 이하로 설정된다.
슬러리 등이 CMP에 사용되기 때문에, 불순물들은 쉽게 혼입된다. 그리하여, 제 2 절연막(1203)을 추가로 형성한다. 이후에 형성되는 반도체층에 불순물이 확산하는 것을 방지하기 위해, 제 2 절연막(1203)이 제공된다. 이 실시예에서는, 제 2 절연막(1203)과 비정질 구조를 가진 반도체막(여기서는 비정질 규소막)이 사용되어 실시형태 1∼3 중 어느 하나에 따라 플라즈마 CVD법을 사용하여 동일한 성막 온도로 적층을 형성한다. 미세 볼록부를 갖지 않고 평탄성이 우수한 표면을 가진 비정질 반도체막이 제 2 절연막(1203) 상에 얻어질 수 있다. 따라서, 미세 홀의 발생은 이후의 공정에서 레이저광이 조사될 때에도 억제될 수 있다.
또한, 제 2 절연막(1203)과 비정질 구조를 가진 반도체막 사이에서 성막 온도가 동일하게 설정되는 예를 나타내었으나, 성막 온도는 제 1 절연막(1202), 제 2 절연막(1203) 및 비정질 구조를 가진 반도체막 모두에서 동일하게 설정될 수도 있다. 이 실시예에서는 반도체막에 대한 하지 절연막이 제 1 절연막과 제 2 절연막에 대응한다.
다음에, 비정질 구조를 가진 반도체막이 실시형태 1 또는 실시예 1에 설명된 결정화 기술을 사용하여 결정화되어 결정성 규소막(Poly-Si)을 형성하고, 이 막에 패터닝이 수행되어 섬 형태를 가진다. 이 실시예에서, 실시예 1의 결정화 기술이사용되고, 실시예 1에 도시된 반도체막 표면의 평탄화를 위한 제 2 레이저광 조사가 질소 분위기 또는 진공중에서 수행된다. 얻어진 높은 평탄성를 가진 반도체막이 TFT의 활성층으로 사용되어, 내압이 상승된다. 따라서, TFT의 신뢰성이 향상된다.
이어서, 반도체층을 덮도록 게이트 절연막(1207)이 형성된 다음, 제 2 게이트 전극(1208)이 형성된다. 그 다음, n형 도전성을 부여하는 불순물 원소(P, Aa 등), 이 경우는, 인이 적당하게 반도체에 첨가되어 소스 영역(1204)과 드레인 영역(1205)을 형성한다. 인의 첨가 후에, 가열처리, 강광의 조사 또는 레이저광의 조사가 불순물 원소의 활성화를 위해 수행된다.
후속 공정들에 대해서는, 층간절연막(1209)이 형성되고, 수소화가 행해지고, 소스 영역과 드레인 영역에 각각 이르는 콘택트 홀과, 제 1 게이트 전극에 이르는 콘택트 홀 및 제 2 게이트 전극에 이르는 콘택트 홀이 형성되고, 소스 전극(1210)과 드레인 전극(1211) 등이 형성됨으로써, TFT(n채널형 TFT)가 완성된다. 이렇게 하여 얻어진 TFT가 도 20(B)에 도시되어 있다. 부호 1206은 도 20(B)의 채널 형성 영역을 표시한다.
도 20(B)의 구성에서, 도 20(A)의 구성와 비교하여 평탄화 공정이 부가된다. 그러나, 더 평탄한 반도체막 표면을 가진 구성이 실현될 수 있다.
이 실시예는 실시형태 1∼3 및 실시예 1∼5 중 임의의 것과 자유롭게 조합될 수 있다.
[실시예 7]
도 21은 본 발명에 적용될 수 있는 레이저 처리장치의 일 예를 나타낸다. 이 장치는 레이저(700), 광학계(701), 기판 스테이지(702), 기판 운반수단(704), 송풍기(710) 등으로 구성된다. 또한, 기판(711)을 지지하기 위한 카세트(708), 카세트 홀더(707), 송풍기로부터 공급되는 가스에 의한 기판 상의 파편 등을 제거하기 위한 가스 배출구가 되는 노즐(709) 등이 부속품으로 준비된다. 노즐(709)로부터 방출된 가스는 레이저광이 조사되는 영역으로 유입된다. 또한, 노즐(709)로부터 방출된 가스가 가열될 때, 기판도 또한 가열될 수 있다.
레이저로서는, 400 nm 이하의 파장에서 광을 방출하는 엑시머 레이저와 같은 가스 상태의 레이저, 또는 Nd-YAG 레이저 또는 YLF 레이저와 같은 고체 상태 레이저가 사용될 수 있다. 기본 고조파(1060 nm)에 추가하여, 제 2 고조파(532 nm) 또는 제 3 고조파(353.3 nm)와 같은 고조파들이 Nd-YAG 레이저로 사용될 수 있다. 이 레이저들은 펄스 발진 레이저이고, 5∼300 Hz 정도의 발진 주파수가 사용된다.
광학계(701)는 레이저(700)로부터 방출된 레이저광을 집광시키고 확장시키고, 피조사면에 대해 미세 선형 단면을 가진 레이저광을 조사하기 위한 시스템이다. 광학계(710)의 구성은 임의적일 수 있고, 여기서는 원통형 렌즈 어레이(712), 원통형 렌즈(713), 미러(714) 및 이중 원통형 렌즈(715)와 같은 구성요소를 사용하여 구성된다. 렌즈의 크기에 따라, 100∼400 mm 정도의 길이 방향의 길이와 100∼500 ㎛ 정도의 폭 방향 길이를 가진 선형 레이저광을 조사할 수 있다.
스테이지(702)는 처리될 기판(711)을 보유하고, 레이저와 동기하여 이동한다.
카세트(708)로부터 기판(711)을 제거하고 레이저 처리에 동반하여 기판을 이동시키는 것은 운반수단(704)에 의해 수행된다. 암(arm)부(705)는 운반수단(704)에 준비된다. 기판의 일 단부를 잡고 축 방향으로 이동하는 암부(705)에 따라 전체 기판 상부에 선형 레이저광을 조사할 수 있게 된다. 운반수단(704)은 제어장치(706)에 따라 레이저(700)의 방출과 함께 동작한다.
또한, 축 방향에 수직인 방향으로 기판을 이동시킬 수 있는 운반수단이 기판(711)의 일 측이 길이 방향(도시되지 않음)으로 선형 레이저광보다 긴 길이를 가진 경우들에 대비하여 준비된다. 상호 수직의 방향으로 기판을 이동시킬 수 있는 2개의 운반수단을 사용하여 전체 기판 표면 상부에 레이저광을 조사할 수 있게 된다.
이러한 타입의 레이저 장치는 1000 mm 이상의 에지 길이와 1 mm 이하의 두께를 가진 유리 기판을 처리하는 경우에 특히 효과적이다. 예를 들어, 1200 mm×160 mm 또는 2000 mm×2500 mm이며 0.4∼0.7 mm의 두께를 가진 유리 기판이 처리될 수 있다.
또한, 실시형태 1∼3 및 실시예 1∼6 중 임의의 것과 실시예 7을 자유롭게 조합할 수 있다. 예를 들어, 실시예 7을 실시예 1의 제 1 레이저광 조사에 적용할 수 있다. 이 때, 노즐로부터 유입된 공기 또는 산소 함유 가스가 레이저광이 조사되는 영역에 유입될 수 있다. 또한, 실시예 7을 실시예 1의 제 2 레이저광 조사에 적용할 수 있다. 이 경우, 불활성 가스, 예를 들어, 질소가 노즐로부터 방출되는 가스로서 사용되고, 레이저광이 조사되는 영역으로 유입됨으로써 반도체막 표면의평탄화를 수행한다. 따라서, 실시예 7이 실시예 1과 결합되는 경우에 레이저광 조사를 위한 처리실내의 대기를 교체할 필요는 없다. 제 1 레이저광의 조사와 제 2 레이저광의 조사가 노즐로부터 유입되는 가스를 적당하게 전환시킴으로써 단시간내에 수행될 수 있다.
[실시예 8]
본 발명을 실시함으로써 형성되는 구동회로와 화소부는 각종 모듈(액티브 매트릭스형 액정 모듈, 액티브 매트릭스형 EL 모듈 및 액티브 매트릭스형 EC 모듈)에 사용될 수 있다. 즉, 본 발명은 표시부에서 모듈과 일체화된 모든 전자기기에서 실시될 수 있다.
이러한 전자기기로서는, 비디오 카메라, 디지털 카메라, 헤드 장착형 표시장치(고글형 표시장치), 차량 네비게이션 시스템, 프로젝터, 카 스테레오, 퍼스널 컴퓨터, 휴대형 정보 단말기(휴대형 컴퓨터, 휴대 폰, 전자 서적) 등을 들 수 있다. 이들의 예가 도 22, 도 23 및 도 24에 나타내어져 있다.
도 22(A)는 본체(2001), 화상 입력부(2002), 표시부(2003) 및 키보드(2004)를 포함하는 퍼스널 컴퓨터를 나타낸다. 본 발명은 표시부(2003)에 적용될 수 있다.
도 22(B)는 본체(2101), 표시부(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105) 및 화상 수신부(2106)를 포함하는 비디오 카메라를 나타낸다. 본 발명은 표시부(2102)에 적용될 수 있다.
도 22(C)는 본체(2201), 카메라부(2202), 화상 수신부(2203), 조작스위치(2204) 및 표시부(2205)를 포함하는 휴대용 컴퓨터를 나타낸다. 본 발명은 표시부(2205)에 적용될 수 있다.
도 22(D)는 본체(2301), 표시부(2302) 및 암(arm)부(2303)를 포함하는 고글형 표시장치를 나타낸다. 본 발명은 표시부(2302)에 적용될 수 있다.
도 22(E)는 본체(2401), 표시부(2402), 스피커부(2403), 기록 매체(2404) 및 조작 스위치(2405)를 포함하는 프로그램으로 기록되는 기록 매체(이후, 기록 매체로 칭함)를 사용하는 플레이어를 나타낸다. 이 플레이어는 기록 매체로서 DVD(digital Versatile Disc) 또는 CD를 사용하고, 음악을 즐기고, 영화를 즐기며 게임 또는 인터넷을 사용할 수 있다. 본 발명은 표시부(2402)에 적용될 수 있다.
도 22(F)는 본체(2501), 표시부(2502), 접안부(2503), 조작 스위치(2504) 및 화상 수신부(도시되지 않음)를 포함하는 디지털 카메라를 나타낸다. 본 발명은 표시부(2502)에 적용될 수 있다.
도 23(A)는 투사(投射)장치(2601)와 스크린(2602)을 포함하는 정면형 프로젝터를 나타낸다. 본 발명은 투사장치(2601)의 일부를 형성하는 액정 모듈(2808)에 적용될 수 있다.
도 23(B)는 본체(2701), 투사장치(2702), 미러(2703) 및 스크린(2704)을 포함하는 후면형 프로젝터를 나타낸다. 본 발명은 투사장치(2702)의 일부를 형성하는 액정 모듈(2808)에 적용될 수 있다.
또한, 도 23(C)는 도 23(A)와 도 23(B)의 투사장치(2601, 2702)의 구성의 일 예를 나타내는 도면이다. 투사장치(2601 또는 2702)는 광원 광학계(2801),미러(2802, 2804∼2806), 다이크로믹 미러(2803), 프리즘(2807), 액정 표시장치(2808), 위상차 판(2809) 및 투사 광학계(2810)로 구성된다. 투사 광학계(2810)는 투사 렌즈를 포함하는 광학계로 구성된다. 이 실시예가 3판형의 예를 나타내었지만, 이 실시예는 이것에 특정적으로 제한되는 것은 아니고, 예를 들어, 단일 판형일 수도 있다. 또한, 이 실시예를 실시하는 사람이 도 23(C)에서 화살표로 나타낸 광로에 광학 렌즈, 편광 기능을 가진 막, 위상차를 조정하는 막 또는 IR 막과 같은 광학계를 적당하게 제공할 수 있다.
또한, 도 23(D)는 도 23(C)의 광원계(2801)의 구성의 일 예를 나타낸다. 이 실시예에 따르면, 광원 광학계(2801)는 반사기(2811), 광원(2812), 렌즈 어레이(2813, 2814), 편광 전환 소자(2811) 및 집속 렌즈(2816)로 구성된다. 또한, 도 23(D)에 도시된 광원 광학계는 단지 예일 뿐이고, 이 예는 특정적으로 제한되는 것은 아니다. 예를 들어, 이 실시예를 실시하는 사람이 광원 광학계내에 광학 렌즈, 편광 기능을 가진 막, 위상차를 조정하는 막 또는 IR 막과 같은 광학계를 적당하게 제공할 수 있다.
그러나, 도 23에 도시된 프로젝터에 따르면, 투과형 전기광학장치를 사용하는 경우가 도시되어 있고, 반사형 전기광학장치와 EL 모듈을 적용한 일 예는 도시되지 않았다.
도 24(A)는 본체(2901), 제 2 출력부(2902), 음성 입력부(2903), 표시부(2904), 조작 스위치(2905), 안테나(2906) 및 화상 입력부(CCD, 이미지 센서 등)(2907)를 포함하는 휴대 폰이 나타내어져 있다. 본 발명은 표시부(2904)에 적용될 수 있다.
도 24(B)는 본체(3001), 표시부(3002, 3003), 기록 매체(3004), 조작 스위치(3005) 및 안테나(3006)를 포함하는 휴대형 책(전자 서적)을 나타낸다. 본 발명은 표시부(3002, 3003)에 적용될 수 있다.
도 24(C)는 본체(3101), 지지대(3102) 및 표시부(3103)를 포함하는 표시장치를 나타낸다. 본 발명은 표시부(3103)에 적용될 수 있다.
또한, 도 24(C)에 도시된 표시장치는 중소형 또는 대형인데, 그의 화면 크기는, 예를 들어, 5∼20 인치이다. 또한, 상기 크기의 표시부를 형성하기 위해 1×1 m 크기의 기판을 사용하여 다중 패턴을 형성함으로써 대량 생산하는 것이 바람직하다.
상기한 바와 같이, 본 발명을 적용하는 범위는 매우 넓으며 모든 분야의 전자기기에 적용될 수 있다. 본 발명의 전자기기는 실시예 1∼7의 구성에 자유롭게 조합하여 실시될 수 있다.
본 발명에 따르면, 도 26에 도시된 바와 같은 미세 볼록부를 갖지 않고, 평탄성이 우수한 표면을 가진 비정질 반도체막을 하지 절연막 상에 얻을 수 있고, 레이저광 조사에서도 도 25에 도시된 바와 같은 미세 홀의 발생이 억제될 수 있다.
또한, 레이저광 조사가 진공 또는 불활성 가스 분위기에서 반도체막에 행해지는 경우에도, 도 25에 도시된 바와 같은 미세 홀의 발생이 억제될 수 있다.
본 발명에 따르면, 높은 평탄성를 가진 반도체막이 TFT의 활성층에 사용되어, 내압이 증가된다. 그리하여, TFT의 신뢰성이 향상된다. 특히, TFT의 오프 전압값이 감소되고 변동도 억제될 수 있다. 따라서, 그러한 TFT를 사용하는 반도체장치의 동작 특성이 향상될 수 있고, 장치의 저소비전력화가 실현될 수 있다.

Claims (28)

  1. 절연 표면 상에 하지(下地) 절연막을 형성하는 공정,
    상기 하지 절연막 상에 비정질 반도체막을 형성하는 공정, 및
    상기 비정질 반도체막에 레이저광을 조사하여, 결정성 구조를 가진 반도체막을 형성하는 공정을 포함하고,
    상기 하지 절연막의 성막 온도가 상기 비정질 반도체막의 성막 온도와 동일한 것을 특징으로 하는 반도체장치 제작방법.
  2. 절연 표면 상에 하지 절연막을 형성하는 공정,
    상기 하지 절연막 상에 비정질 반도체막을 형성하는 공정, 및
    상기 비정질 반도체막에 레이저광을 조사하여, 결정성 구조를 가진 반도체막을 형성하는 공정을 포함하고,
    상기 하지 절연막과 상기 비정질 반도체막의 성막 온도 차이가 ±50℃의 범위인 것을 특징으로 하는 반도체장치 제작방법.
  3. 절연 표면 상에 하지 절연막을 형성하는 공정,
    상기 하지 절연막 상에 비정질 반도체막을 형성하는 공정, 및
    상기 비정질 반도체막에 레이저광을 조사하는 공정을 포함하고,
    상기 하지 절연막과 상기 비정질 반도체막의 성막 온도 차이가 ±50℃의 범위인 것을 특징으로 하는 반도체장치 제작방법.
  4. 절연 표면 상에 하지 절연막을 형성하는 공정,
    상기 하지 절연막 상에 비정질 반도체막을 형성하는 공정,
    상기 비정질 반도체막에 제 1 레이저광을 조사하여, 결정성 구조를 가진 반도체막과 그 막 상에 산화막을 형성하는 공정,
    상기 산화막을 제거하는 공정, 및
    결정성 구조를 가진 상기 반도체막에 불활성 가스 분위기 또는 진공에서 제 2 레이저광을 조사하여, 결정성 구조를 가진 상기 반도체막의 표면을 평탄화 하는 공정을 포함하고,
    상기 하지 절연막과 상기 비정질 반도체막의 성막 온도 차이가 ±50℃의 범위인 것을 특징으로 하는 반도체장치 제작방법.
  5. 제 4 항에 있어서, 상기 제 2 레이저광의 에너지 밀도가 상기 제 1 레이저광의 에너지 밀도보다 높은 것을 특징으로 하는 반도체장치 제작방법.
  6. 제 4 항에 있어서, 상기 제 2 레이저광의 오버랩률(overlap ratio)이 상기 제 1 레이저광의 오버랩률 보다 낮은 것을 특징으로 하는 반도체장치 제작방법.
  7. 절연 표면 상에 하지 절연막을 형성하는 공정,
    상기 하지 절연막 상에 비정질 반도체막을 형성하는 공정,
    상기 비정질 반도체막에 금속원소를 도핑하는 공정,
    상기 비정질 반도체막에 대하여 가열처리를 행하는 공정,
    상기 비정질 반도체막에 제 1 레이저광을 조사하여, 결정성 구조를 가진 반도체막과 그 막 상에 산화막을 형성하는 공정,
    상기 산화막을 제거하는 공정,
    결정성 구조를 가진 상기 반도체막에 불활성 가스 분위기 또는 진공에서 제 2 레이저광을 조사하여, 결정성 구조를 가진 상기 반도체막의 표면을 평탄화 하는 공정을 포함하고,
    상기 하지 절연막과 상기 비정질 반도체막의 성막 온도 차이가 ±50℃의 범위인 것을 특징으로 하는 반도체장치 제작방법.
  8. 절연 표면 상에 하지 절연막을 형성하는 공정,
    상기 하지 절연막 상에 비정질 구조를 가진 제 1 반도체막을 형성하는 공정,
    비정질 구조를 가진 상기 제 1 반도체막에 금속원소를 도핑하는 공정,
    비정질 구조를 가진 상기 제 1 반도체막에 가열처리를 행하는 공정,
    비정질 구조를 가진 제 1 반도체막에 제 1 레이저광을 조사하여, 결정성 구조를 가진 반도체막과 그 막 상에 산화막을 형성하는 공정,
    상기 산화막을 제거하는 공정,
    결정성 구조를 가진 상기 제 1 반도체막에 불활성 가스 분위기 또는 진공에서 제 2 레이저광을 조사하여, 결정성 구조를 가진 상기 제 1 반도체막의 표면을 평탄화 하는 공정,
    결정성 구조를 가진 상기 제 1 반도체막의 표면을 오존 함유 용액으로 산화시켜, 배리어 층을 형성하는 공정,
    상기 배리어 층 상에, 희가스 원소를 함유하는 제 2 반도체막을 형성하는 공정,
    상기 제 2 반도체막에서 상기 금속원소를 게터링(gettering)하여, 결정성 구조를 가진 상기 제 1 반도체막내의 상기 금속원소를 제거 또는 감소시키는 공정, 및
    상기 반도체막과 상기 배리어 층을 제거하는 공정을 포함하고,
    비정질 구조를 가진 상기 제 1 반도체막과 상기 하지 절연막의 성막 온도 차이가 ±50℃의 범위인 것을 특징으로 하는 반도체장치 제작방법.
  9. 제 8 항에 있어서, 상기 희가스 원소가 He, Ne, Ar, Kr 및 Xe로 이루어진 그군으로부터 선택된 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작방법.
  10. 제 8 항에 있어서, 상기 제 2 반도체막이 상기 희가스 우너소를 함유하는 분위기에서 반도체를 타겟으로 한 스퍼터링법에 의해 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  11. 제 7 항에 있어서, 상기 가열처리가 열처리 또는 강광(强光)을 조사하는 처리인 것을 특징으로 하는 반도체장치 제작방법.
  12. 제 8 항에 있어서, 상기 가열처리가 열처리 또는 강광을 조사하는 처리인 것을 특징으로 하는 반도체장치 제작방법.
  13. 제 11 항에 있어서, 상기 강광이, 할로겐 램프, 금속 할로겐화물 램프, 크세논-아크 램프, 탄소-아크 램프, 고압 나트륨 램프 및 고압 수은 램프로 이루어진 군으로부터 선택된 하나에서 방출된 광인 것을 특징으로 하는 반도체장치 제작방법.
  14. 제 12 항에 있어서, 상기 강광이, 할로겐 램프, 금속 할로겐화물 램프, 크세논-아크 램프, 탄소-아크 램프, 고압 나트륨 램프 및 고압 수은 램프로 이루어진 군으로부터 선택된 하나로부터 방출된 광인 것을 특징으로 하는 반도체장치 제작방법.
  15. 제 7 항에 있어서, 상기 금속원소가, Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작방법.
  16. 제 8 항에 있어서, 상기 금속원소가 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작방법.
  17. 제 1 항에 있어서, 상기 레이저광이 엑시머 레이저, YAG 레이저, YVO4레이저 또는 YLF 레이저로부터 방출되는 레이저광인 것을 특징으로 하는 반도체장치 제작방법.
  18. 제 2 항에 있어서, 상기 레이저광이 엑시머 레이저, YAG 레이저, YVO4레이저 또는 YLF 레이저로부터 방출되는 레이저광인 것을 특징으로 하는 반도체장치 제작방법.
  19. 제 3 항에 있어서, 상기 레이저광이 엑시머 레이저, YAG 레이저, YVO4레이저 또는 YLF 레이저로부터 방출되는 레이저광인 것을 특징으로 하는 반도체장치 제작방법.
  20. 제 4 항에 있어서, 상기 제 1 및 제 2 레이저광 각각이 엑시머 레이저, YAG 레이저, YVO4레이저 또는 YLF 레이저로부터 방출되는 레이저광인 것을 특징으로 하는 반도체장치 제작방법.
  21. 제 7 항에 있어서, 상기 제 1 및 제 2 레이저광 각각이 엑시머 레이저, YAG 레이저, YVO4레이저 또는 YLF 레이저로부터 방출되는 레이저광인 것을 특징으로 하는 반도체장치 제작방법.
  22. 제 8 항에 있어서, 상기 제 1 및 제 2 레이저광 각각이 엑시머 레이저, YAG 레이저, YVO4레이저 또는 YLF 레이저로부터 방출되는 레이저광인 것을 특징으로 하는 반도체장치 제작방법.
  23. 제 4 항에 있어서, 상기 불활성 가스 분위기가 질소 분위기인 것을 특징으로 하는 반도체장치 제작방법.
  24. 제 7 항에 있어서, 상기 불활성 가스 분위기가 질소 분위기인 것을 특징으로 하는 반도체장치 제작방법.
  25. 제 8 항에 있어서, 상기 불활성 가스 분위기가 질소 분위기인 것을 특징으로 하는 반도체장치 제작방법.
  26. 절연 표면 상에 하지 절연막을 형성하는 공정,
    상기 하지 절연막 상에 비정질 반도체막을 형성하는 공정,
    상기 비정질 반도체막에 펄스 발진 레이저를 조사하여, 결정성 구조를 가진 반도체막을 형성하는 공정, 및
    결정성 구조를 가진 상기 반도체막에 연속 발진 레이저를 조사하여, 상기 반도체막의 평탄성를 향상시키는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  27. 제 26 항에 있어서, 상기 펄스 발진 레이저가 엑시머 레이저, YAG 레이저, YVO4레이저 또는 YLF 레이저로 이루어진 군으로부터 선택된 레이저인 것을 특징으로 하는 반도체장치 제작방법.
  28. 제 26 항에 있어서, 상기 연속 발진 레이저가 Nd:YVO4레이저의 제 2 고조파 또는 Nd:YVO4레이저의 제 3 고조파인 것을 특징으로 하는 반도체장치 제작방법.
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