KR20060028123A - 박막트랜지스터 기판과 그 제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 기판과 그 제조방법에 관한 것이다. 본 발명에 따른 박막트랜지스터 기판은, 기판소재와, 상기 기판소재 상에 형성되어 있으며 채널 영역, 소스 영역, 드레인 영역이 형성되어 있는 폴리 실리콘층과, 상기 소스영역과 상기 드레인 영역을 각각 노출시키는 소스 접촉구와 드레인 접촉구를 가지고 상기 폴리 실리콘층 상에 형성되어 있으며, 상기 채널 영역 상부에 위치하는 부분은 다른 부분에 비해 두께가 얇은 게이트 절연층과, 상기 채널 영역 상부의 상기 게이트 절연층 상에 형성되어 있는 게이트 전극과, 상기 소스 접촉구를 통해 상기 소스 영역과 연결되는 소스 전극과, 상기 드레인 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 게이트 전극 사이에 형성되어 있는 층간절연막을 포함하는 것을 특징으로 한다. 이에 의하여 박막트랜지스터의 성능을 향상시키면서도 게이트 절연층의 끊김과 GIDL전류의 발생을 감소시킬 수 있다.

Description

박막트랜지스터 기판과 그 제조방법{TFT SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본발명의 실시예에 박막트랜지스터 기판과 이에 장착된 유기발광층을 나타낸 단면도이고,
도 2a 내지 도 2d는 본발명의 실시예에 따른 박막트랜지스터 기판의 제조방법을 도시한 단면도이다.
* 도면의 주요부분의 부호에 대한 설명 *
12 : 버퍼층 20 : 폴리 실리콘층
31 : 실리콘 산화물층 32 : 실리콘 질화물층
41 : 게이트 전극 51 : 층간절연막
61 : 소스 전극 62 : 드레인 전극
71 : 보호막 81 : 단차
82, 83, 84 : 접촉구 100 : 유기발광층
본 발명은, 박막트랜지스터 기판과 그 제조방법에 관한 것이다. 더 자세하게는, 채널 영역의 게이트 절연층은 얇게 형성되는 반면 소스 영역 및 드레인 영역의 게이트 절연층은 두껍게 형성된 박막트랜지스터 기판과 그 제조방법에 관한 것이다.
평판 디스플레이 장치(flat panel display) 중 저전압 구동, 경량 박형, 광시야각 그리고 고속응답 등의 장점으로 인하여, 최근 OLED(organic light emitting diode)가 각광 받고 있다. OLED는 구동방식에 따라 수동형(passive matrix)과 능동형(active matrix)으로 나누어진다. 이중 수동형은 제조과정은 간단하지만 디스플레이 면적과 해상도가 증가할수록 소비전력이 급격히 증가하는 문제가 있다. 따라서 수동형은 주로 소형 디스플레이에 응용되고 있다. 반면 능동형은 제조과정은 복잡하지만 대화면과 고해상도를 실현할 수 있는 장점이 있다.
능동형 OLED은 박막트랜지스터가 각 화소마다 연결되어, 각 화소별로 유기발광층의 발광을 제어한다. 박막트랜지스터의 채널 영역은 비정질 실리콘이나 폴리 실리콘을 사용할 수 있는데, 폴리 실리콘을 사용할 경우 이동도와 신뢰성이 우수하기 때문에 고해상도를 구현하기 용이하다.
폴리 실리콘을 이용한 능동형 OLED에서는, 화소 영역 내의 박막트랜지스터의 특성이 균일할 것을 최우선 조건으로 요구하고 있다. 이는 박막트랜지스터의 소자 특성이 위치별로 차이를 보일 경우, 동일한 화상신호에 대하여 위치별로 서로 다른 휘도를 나타내게 되어, 결국 전체 화면의 휘도 불균일을 유발하기 때문이다.
따라서 폴리 실리콘의 제조에는 박막트랜지스터의 성능은 다소 낮아지지만 특성이 균일하게 되는 방법, 예를 들어 고상 결정화(solid phase crystallization, SPC)방법이 많이 사용되고 있다.
한편 이러한 방법을 사용할 경우 낮아진 박막트랜지스터의 성능을 향상시키려는 노력이 많이 있어왔다.
이중 폴리 실리콘층의 상부에 위치하는 게이트 절연층의 두께를 얇게 하는 방법이 제시되었다. 그러나 이 방법은 폴리 실리콘층의 모서리 부근에서 게이트 절연층이 끊어지는 문제가 발생한다. 이는 화학기상증착 방법으로 얇은 게이트 절연층을 증착할 때, 폴리 실리콘층의 모서리 부근에 증착되는 게이트 절연층은 더욱 얇게 증착되기 때문이다. 또한 폴리 실리콘과 소스 전극 및 드레인 전극이 사이의 절연층이 얇기 때문에 GIDL(gate-induced drain leakage) 전류가 발생하는 문제도 있다. GIDL전류는 오프 전류(Ioff)를 증가시켜 박막트랜지스터 성능을 더욱 저하시킨다.
따라서 본 발명의 목적은 박막트랜지스터의 특성이 균일하면서도 게이트 절연층이 끊어지거나 GIDL문제가 발생하지 않는 박막트랜지스터 기판을 제공하는 것이다.
또한 본 발명의 다른 목적은 박막트랜지스터의 특성이 균일하면서도 게이트 절연층이 끊어지거나 GIDL문제가 발생하지 않는 박막트랜지스터 기판의 제조방법을 제공하는 것이다.
상기의 목적은 박막트랜지스터 기판에 있어서, 기판소재와, 상기 기판소재 상에 형성되어 있으며 채널 영역, 소스 영역, 드레인 영역이 형성되어 있는 폴리 실리콘층과, 상기 소스영역과 상기 드레인 영역을 각각 노출시키는 소스 접촉구와 드레인 접촉구를 가지고 상기 폴리 실리콘층 상에 형성되어 있으며, 상기 채널 영역 상부에 위치하는 부분은 다른 부분에 비해 두께가 얇은 게이트 절연층과, 상기 채널 영역 상부의 상기 게이트 절연층 상에 형성되어 있는 게이트 전극과, 상기 소스 접촉구를 통해 상기 소스 영역과 연결되는 소스 전극과, 상기 드레인 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 게이트 전극 사이에 형성되어 있는 층간절연막을 포함하는 것에 의하여 달성될 수 있다.
상기 게이트 절연층은 하부의 실리콘 산화물층과 상부의 실리콘 질화물층의 2중층으로 이루어져 있는 것이 바람직하다.
상기 채널 영역 상부의 상기 실리콘 질화물층은, 다른 부분의 상기 실리콘 질화물층에 비해 두께가 얇은 것이 바람직하다.
상기 채널 영역 상부의 상기 실리콘 질화물층은 제거되어 있는 것이 바람직하다.
상기 폴리 실리콘층은 고상 결정화(solid phase crystallization)방식에 의하여 형성된 것이 바람직하다.
상기 드레인전극에 연결되어 있는 투명전극층과, 상기 투명전극층의 상부에 위치하는 유기발광층을 더 포함하는 것이 바람직하다.
상기 본발명의 또다른 목적은 박막트랜지스터 기판의 제조방법에 있어서, 기판 소재 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층을 결정화하고 패터닝하여 폴리 실리콘층을 형성하는 단계와, 상기 폴리 실리콘층 상에 실리콘 산화물층과 실리콘 질화물층을 순차적으로 증착하여 게이트 절연층을 형성하는 단계와, 상기 폴리 실리콘층상에 위치한 상기 실리콘 질화물층의 일부를 제거하여 게이트 절연층에 하향 단차를 형성하는 단계와, 상기 하향 단차 영역에 게이트 전극을 형성하는 단계와, 상기 폴리 실리콘층에 불순물을 주입하여 소스 영역과 드레인 영역을 형성하는 단계와, 상기 게이트 전극 상에 층간 절연막을 형성하는 단계와, 상기 게이트 절연층과 상기 층간 절연막을 식각하여 상기 소스 영역과 상기 드레인 영역을 드러내는 소스 접촉구와 드레인 접촉구를 각각 형성하는 단계와, 상기 접촉구를 통하여 상기 소스 영역과 상기 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극을 각각 형성하는 단계를 포함하는 것에 의하여 달성될 수 있다.
상기 비정절 규소층의 결정화는 고상 결정화 방법으로 수행되는 것이 바람직하다.
상기 드레인 전극과 연결되는 투명전극층을 형성하는 단계와, 상기 투명전극층 상부에 유기발광층을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부된 도면을 참조로 하여 본발명을 더욱 상세히 설명하겠다.
도 1은 본발명의 실시예에 따른 박막트랜지스터 기판(1)과 이에 장착된 유기 발광층(100)을 나타낸 단면도이다.
먼저 박막트랜지스터 기판(1)에 대하여 설명하겠다.
기판소재(11) 상에 버퍼층(12)이 형성되어 있으며 버퍼층(12)의 상부에 폴리 실리콘층(20)이 위치하고 있다. 버퍼층(12)은 주로 실리콘 산화물로 되어 있으며 기판소재(11) 중의 알칼리 금속 등이 폴리 실리콘층(20)으로 들어오는 것을 방지한다.
폴리 실리콘층(20)은 채널 영역(21)을 중심으로 LDD층(lightly doped domain, 22a, 22b)과 소스 영역(23a) 및 드레인 영역(23b)이 형성되어 있다. LDD층(22a, 22b)은 n- 도핑되어 있으며, 핫 캐리어(hot carrier)들을 분산시키기 위해 형성된다. 반면 채널 영역(21)은 불순물이 도핑되어 있지 않으며, 소스 영역(23a) 및 드레인 영역(23b)은 n+ 도핑되어 있다.
폴리 실리콘층(20)의 상부에는 게이트 절연층(30)이 형성되어 있다. 게이트 절연층(30)은 하부의 실리콘 산화물층(31)과 상부의 실리콘 질화물층(32)의 2중층으로 이루어져 있다. 하부의 실리콘 산화물층(31)은 폴리 실리콘층(20)의 전체에 걸쳐서 일정한 두께(d1)을 가지고 있다. 반면 채널 영역(21)의 상부에 위치한 실리콘 질화물층(32)에는 하향 단차(81)가 형성되어 있다. 즉 이 부분의 실리콘 질화물층(32)은 제거되어 있는 것이다. 이에 따라 게이트 절연층(30)은 채널 영역(21)에서의 두께(d1)가 다른 부분의 두께(d2)에 비하여 얇게 형성되어 있다.
게이트 전극(41)은 채널 영역(21)의 상부에 위치한다. 그런데 채널 영역(21) 에는 실리콘 질화물층(32)의 단차(81)가 형성되어 있으므로, 게이트 전극(41)은 이 단차(81)를 따라서 형성되어 있다. 이에 따라 게이트 전극(41)과 폴리 실리콘층(20) 사이에는 실리콘 산화물층(31)만이 위치하게 된다.
게이트 절연층(30)과 게이트 전극(41)의 상부에는 층간절연막(51)이 형성되어 있으며, 게이트 절연층(30)과 층간절연막(51)은 폴리 실리콘층(20)의 소스 영역(23a) 및 드레인 영역(23b)을 드러내는 접촉구(82, 83)를 가지고 있다. 층간 절연막(51)의 상부에는 접촉구(82)를 통하여 소스 영역(23a)과 연결되어 있는 소스 전극(61)과 게이트 전극(41)을 중심으로 소스 전극(61)과 마주하며 접촉구(83)를 통하여 드레인 영역(23b)과 연결되어 있는 드레인 전극(62)이 형성되어 있다.
소스 전극(61) 및 드레인 전극(62)의 상부에는 보호막(71)이 형성되어 있다.
이와 같은 구조의 박막트랜지스터의 특성을 설명하면 다음과 같다.
도 1에서 도시한 바와 같이 본 발명에 따른 박막트랜지스터는, 채널 영역(21) 상부의 게이트 절연층(30)은 상대적으로 얇은(d1) 반면, 그 외의 부분, 즉, 소스 영역(23a) 및 드레인 영역(23b) 그리고 폴리 실리콘층(30)의 모서리 부근(A)에서는 게이트 절연층(30)이 상대적으로 두껍게(d2) 형성되어 있다.
채널 영역(21)에 얇게 형성된 게이트 절연층(30)은 전도채널의 형성을 용이하게 하여 박막트랜지스터 성능을 향상시킨다. 즉 높은 구동전류가 필요한 채널 영역(21)에 게이트 절연층(30)이 얇게 형성되어 있어, 문턱전압(threshold voltage, Vth)이 낮아지며 높은 구동 전류 구현이 가능해지는 것이다.
소스 영역(23a) 및 드레인 영역(23b)에 두껍게 형성된 게이트 절연층(30)은 GIDL전류의 발생을 억제한다. GIDL전류란 게이트 전극(41)에 음의 바이어스를 걸어주고, 드레인 전극(62)에 양의 바이어스를 가해주면 채널 영역(21)에 인접한 드레인 영역(23b)에 공핍층(depletion layer)이 형성되면서 밴드가 변하게 되고, 이 밴드에 의해 고전계가 형성되어 직접적인 터널링(direct tunneling)에 의해 전류가 증가되는 것을 말한다. 게이트 절연층(30)의 두께가 얇아지면 이러한 GIDL전류가 문제되며, GIDL전류에 의해 Ioff가 증가한다.
또한 폴리 실리콘층(30)의 모서리의 게이트 절연층(30)이 두껍게 형성되어 있기 때문에 이 부분이 끊어지는 문제 발생이 감소한다.
다음으로 박막트랜지스터 기판(1)에 장착되어 있는 유기발광층(100)을 설명하면 다음과 같다.
투명전극층(111)이 보호막(71)에 형성된 접촉구(84)를 통하여 소스 전극(61) 및 드레인 전극(62)과 연결되어 있다. 투명전극층(111)은 캐소드가 되어 유기물층(112)에 정공을 제공하며, 통상 투명한 전극재료인 ITO(indium tin oxide)로 되어 있다.
투명전극층(111)의 상부에는 화소를 구분하는 격벽(113)에 둘러싸인 유기물층(112)이 위치하고 있다. 유기물층(112)에는 정공주입층, 정공전달층, 발광층, 전자전달층, 전자주입층이 순차적으로 적층되어 있다. 투명전극층(111)에서 전달된 정공과 애노드인 금속전극층(114)으로부터 전달된 전자는 발광층에서 결합하 여 여기자가 된 후, 여기자의 안정화 과정에서 빛을 발생시킨다. 발생된 빛은 기판소재(11) 방향으로 출사되는데(바텀 에미션 방식) 이는 금속전극층(114)이 통상 알루미늄과 같은 불투명 재질로 만들어지기 때문이다.
도시하지는 않았지만, OLED는 투명전극층(111)의 보호를 위한 보호막, 유기물층(112)으로의 수분 및 공기 침투를 방지하기 위한 봉지부재를 더 포함할 수 있다.
이하에서는 본발명의 실시예에 따른 박막트랜지스터 기판(1)의 제조방법에 대하여 설명하겠다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 박막트랜지스터 기판(1)의 제조방법을 도시한 단면도이다.
우선 도 2a와 같이, 기판소재(11) 상에 버퍼층(12)과 폴리 실리콘층(20)을 형성한다. 폴리 실리콘층(20)의 형성과정을 설명하면 다음과 같다.
버퍼층(12)의 상부에 비정질 실리콘층을 저압화학기상증착(low pressure chemical vapor deposition, LPCVD) 또는 플라즈마 강화 화학기상증착(plasma enhanced chemical vapor deposition, PECVD)의 방법으로 증착시킨다. 이후 고상결정화(SPC)방법을 이용하여 비정질 실리콘층을 결정화한다.
고상결정화 방법에서는 비정질 실리콘층에 실리콘 이온을 주입한 후 600℃이하의 온도에서 수시간 이상동안 어닐링한다. 최종 그레인의 크기는 이온주입된 실리콘 이온의 도우즈, 가열온도, 가열시간 등에 따라 좌우된다. 고상 결정화 방법의 한가지로 양산성이 높은 급속열처리(rapid thermal annealing, RTA) 방법을 이용할 수도 있다. 급속열처리에서의 가열온도는 700℃ 내지 1100℃정도이며 처리시간은 수초이다. 고상결정화방법을 이용하여 제조된 폴리 실리콘층(20)은 성능은 떨어지나 기판 전체를 통해 균일한 특성을 가진다.
이후 폴리 실리콘층(20)은 패터닝되어 도 1에서와 같은 형태가 된다.
도 5b는 결정화가 완료된 폴리 실리콘층(20)의 상부에 게이트 절연층(30)을 형성한 것을 나타낸다.
게이트 절연층(30)의 형성방법을 보면, 먼저 실리콘 산화물층(31)과 실리콘 질화물층(32)을 순차적으로 적층한다. 그 후 사진식각을 통하여 채널 영역(21)이 될 부분의 상부에 위치한 실리콘 질화물층(32)을 제거한다. 이 과정에서 하부의 실리콘 산화물층(31)이 식각되지 않도록 주의한다. 이에 의해 상부의 실리콘 산화물층(31)과 상부의 실리콘 질화물층(32)의 2중층으로 이루어지며, 채널 영역(21)상부에는 실리콘 질화물층(32)의 단차(81)가 형성되어 있는 게이트 절연층(30)이 완성된다.
이후 도 2c와 같이 게이트 배선용 전도성 물질을 증착한 후 패터닝하여 게이트 전극(41)을 형성한다. 게이트 전극(41)은 실리콘 질화물층(32)의 단차(81) 영역에 형성된다. 이어 게이트 전극(41)을 마스크로 하여 n형 불순물을 이온주입하여 폴리 실리콘층(20)에 채널 영역(21), LDD층(22a, 22b), 소스 영역(23a) 및 드레인 영역(23b)을 형성한다. LDD층(22a, 22b)을 제조하는 방법은 여러 가지가 있는데, 예를 들어 게이트 전극(41)을 이중층으로 만든 후 습식식각을 통해 오버행을 만드는 방법을 이용할 수 있다.
이어, 도 2d에서 보는 바와 같이, 게이트 절연층(30)의 상부에 게이트 전극(41)을 덮는 층간 절연막(51)을 형성한 다음, 게이트 절연층(30)과 함께 패터닝하여 폴리 실리콘층(20)의 소스 영역(23a) 및 드레인 영역(23b)을 드러내는 접촉구(82, 83)를 형성한다. 이후 기판 소재(11)의 상부에 데이터 배선용 금속을 증착하고 패터닝하여, 접촉구(82, 83)를 통하여 소스 영역(23a) 및 드레인 영역(23b)과 각각 연결되는 소스전극(61) 및 드레인 전극(62)을 형성한다.
이후 소스전극(61) 및 드레인 전극(62)의 상부에 보호막(71)을 형성시키면 박막트랜지스터 기판(1)이 완성된다.
이렇게 형성된 박막트랜지스터 기판(1)의 상부에 유기발광층(100)을 장착하면 OLED가 완성된다. 한편 본발명에 따른 박막트랜지스터 기판(1)의 상부에 액정층과 컬러필터 기판을 장착하여 액정표시장치를 제조하는 것도 가능하다.
위 실시예는 다양하게 변형될 수 있다. 게이트 절연층(30)은 채널 영역(21)이 그 외 부분에 비하여 얇게 형성되는 조건을 만족한다면, 실리콘 질화물층/실리콘 산화물층의 2중층 구조에 한정되지 않는다. 또한 실리콘 질화물층(31)의 채널 영역(21)에서 100% 제거되지 않아도 무방하다.
비정질 실리콘의 제조방법의 예로 고상결정화(급속열처리 포함)를 들었으나, 본 발명은 이에 한정되지 않으며 엑시머 레이저 어닐링(eximer laser annealing, ELA)나 순차적 측면 고상화(sequential lateral solidification, SLS)방법에 의하 여 결정화된 폴리 실리콘층에도 적용될 수 있다.
또한 본발명에 따른 박막트랜지스터 기판은 OLED에의 적용에 한정되지 않고, 액정표시장치와 같은 다른 표시 장치에도 적용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 박막트랜지스터의 특성이 균일하면서도 게이트 절연층이 끊어지거나 GIDL문제가 발생하지 않는 박막트랜지스터 기판과 그 제조방법이 제공된다.

Claims (9)

  1. 박막트랜지스터 기판에 있어서,
    기판소재와;
    상기 기판소재 상에 형성되어 있으며 채널영역, 소스영역, 드레인영역이 형성되어 있는 폴리 실리콘층과;
    상기 소스 영역과 상기 드레인 영역을 각각 노출시키는 소스 접촉구와 드레인 접촉구를 가지고 상기 폴리 실리콘층 상에 형성되어 있으며, 상기 채널영역 상부에 위치하는 부분은 다른 부분에 비해 두께가 얇은 게이트 절연층과;
    상기 채널 영역 상부의 상기 게이트 절연층 상에 형성되어 있는 게이트 전극과;
    상기 소스 접촉구를 통해 상기 소스 영역과 연결되는 소스 전극과;
    상기 드레인 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극과;
    상기 소스 전극 및 드레인 전극과 상기 게이트 전극 사이에 형성되어 있는 층간절연막을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 제 1항에 있어서,
    상기 게이트 절연층은 하부의 실리콘 산화물층과 상부의 실리콘 질화물층의 2중층으로 이루어져 있는 것을 특징으로 하는 박막트랜지스터 기판.
  3. 제 2항에 있어서,
    상기 채널 영역 상부의 상기 실리콘 질화물층은, 다른 부분의 상기 실리콘 질화물층에 비해 두께가 얇은 것을 특징으로 하는 박막트랜지스터 기판.
  4. 제 2항에 있어서,
    상기 채널 영역 상부의 상기 실리콘 질화물층은 제거되어 있는 것을 특징으로 하는 박막트랜지스터 기판.
  5. 제 1항에 있어서,
    상기 폴리 실리콘층은 고상 결정화(solid phase crystallization)방식에 의하여 형성된 것을 특징으로 하는 박막트랜지스터 기판.
  6. 제 1항에 있어서,
    상기 드레인 전극에 연결되어 있는 투명전극층과;
    상기 투명전극층의 상부에 위치하는 유기발광층을 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  7. 박막트랜지스터 기판의 제조방법에 있어서,
    기판 소재 상에 비정질 실리콘층을 형성하는 단계와;
    상기 비정질 실리콘층을 결정화하고 패터닝하여 폴리 실리콘층을 형성하는 단 계와;
    상기 폴리 실리콘층 상에 실리콘 산화물층과 실리콘 질화물층을 순차적으로 증착하여 게이트 절연층을 형성하는 단계와;
    상기 폴리 실리콘층상에 위치한 상기 실리콘 질화물층의 일부를 제거하여 게이트 절연층에 하향 단차를 형성하는 단계와;
    상기 하향 단차 영역에 게이트 전극을 형성하는 단계와;
    상기 폴리 실리콘층에 불순물을 주입하여 소스 영역과 드레인 영역을 형성하는 단계와;
    상기 게이트 전극 상에 층간 절연막을 형성하는 단계와;
    상기 게이트 절연층과 상기 층간 절연막을 식각하여 상기 소스 영역과 상기 드레인 영역을 드러내는 소스 접촉구와 드레인 접촉구를 각각 형성하는 단계와;
    상기 접촉구를 통하여 상기 소스 영역과 상기 드레인 영역과 각각 연결되는 소스 및 드레인 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  8. 제 7항에 있어서,
    상기 비정절 규소층의 결정화는 고상 결정화 방법으로 수행되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  9. 제 7항에 있어서,
    상기 드레인 전극과 연결되는 투명전극층을 형성하는 단계와;
    상기 투명전극층 상부에 유기발광층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100741077B1 (ko) * 2005-11-07 2007-07-20 삼성에스디아이 주식회사 디스플레이 패널의 구동장치
KR20180040678A (ko) * 2015-08-19 2018-04-20 쿤산 뉴 플랫 패널 디스플레이 테크놀로지 센터 씨오., 엘티디. 박막 트랜지스터 및 그 제조방법

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