KR20180040678A - 박막 트랜지스터 및 그 제조방법 - Google Patents

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레이 수
루이 구오
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쿤산 뉴 플랫 패널 디스플레이 테크놀로지 센터 씨오., 엘티디.
쿤산 고-비젼녹스 옵토-일렉트로닉스 씨오., 엘티디.
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Abstract

본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 상기 박막 트랜지스터(200)는 기판(20)에 형성되는 게이트 전극(21); 상기 게이트 전극(21)에 형성되는 절연층(23)에 형성되는 반도체층(25); 및 상기 반도체층(25)에 형성되는 소스 전극(27) 및 드레인 전극(29)을 포함하고, 상기 소스 전극(27) 및 드레인 전극(29)은 상기 반도체층(25)의 양단에 위치하며 상기 반도체층(25)과 연결되고; 여기서, 상기 절연층(23)은 제1 절연층(231)과 제2 절연층(232)을 포함하며, 상기 제2 절연층(232)은 상기 제1 절연층(231)과 반도체층(25) 사이에 위치한다. 상기 박막 트랜지스터 및 그 제조방법에서, 이중층 구조의 절연층을 사용하여 계면 특성을 개선하는 동시에 반도체층의 계면 상태 결함을 보수함으로써, 박막 트랜지스터의 성능을 향상시킨다.

Description

박막 트랜지스터 및 그 제조방법
본 발명은 트랜지스터 기술 분야에 관한 것으로, 특히 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
박막 트랜지스터(영어 정식 명칭 Thin Film Transistor, 약칭 TFT)는 스위칭 소자로서, 액정 디스플레이(Liquid crystal displays, 약칭 LCD), 유기 발광 다이오드 디스플레이(Organic light-emitting diode displays, 약칭 OLED)등을 포함하는 여러 가지 평면 디스플레이에 널리 사용되고 있다. 기존의 평면 디스플레이는 통상적으로 TFT를 사용하여 디스플레이의 각 픽셀을 구동하기 위한 TFT 어레이를 형성한다.
도1을 참조하면, 이는 종래 기술에 따른 박막 트랜지스터의 구조 모식도이다. 도1에 도시된 바와 같이, 종래 기술의 박막 트랜지스터(100)는 기판(10)에 형성되는 게이트 전극(11); 상기 게이트 전극(11)에 형성되는 절연층(13)에 형성되는 반도체층(15); 상기 반도체층(15)에 형성되는 소스 전극(17) 및 드레인 전극(19)을 포 함하고, 상기 소스 전극(17) 및 드레인 전극(19)은 상기 반도체층(15)의 양단에 위치하며 상기 반도체층(15)에 연결된다.
고품질의 표시 이미지를 획득하기 위해서는 박막 트랜지스터(100)의 전기적 특성이 양호해야 한다. 절연층(13)과 반도체층(15) 사이의 계면이 상기 박막 트랜지스터(100)의 전기적 특성에 중요한 작용을 하고, 상기 계면은 전자 전달 작용을 하며, 계면 성능의 좋고 나쁨은 TFT의 전기적 특성을 직접적으로 결정한다.
상기 절연층(13)은 통상적으로 테트라에틸 오르토실리케이트(영어 정식 명칭 tetra ethyl ortho silicate, 약칭 TEOS), 산화규소(SiOx), 또는 질화규소(SiNx)를 재료로 사용한 화학 기상 증착(CVD) 공정으로 제조된다. 현재, 업계에서는 일반적으로 절연층(13)의 증착 조건을 조정함으로써 계면 성능을 향상시킨다.
그러나, 현재 TFT의 전기적 특성은 여전히 비교적 나쁘고, 누설 전류(Ioff)가 비교적 높으며, SS 인자(서브스 레스홀드 스윙이라고도 함)가 비교적 크고, 이동성이 낮은 등 문제들이 존재하여 공정 조절로는 개선하기가 어렵다. TFT의 전기적 특성이 디스플레이의 요구 사항을 충족시키지 못하여 디스플레이 품질에 악영향을 미친다.
이에 따라, 기존의 박막 트랜지스터의 전기적 특성이 비교적 나쁘고, 디스플레이의 요구 사항을 충족시키지 못하는 문제를 해결하는 것은 본 발명의 분야에서 통상의 지식을 가진 자가 해결해야 할 기술적 과제가 되었다.
본 발명의 목적은 박막 트랜지스터 및 그 제조방법을 제공하여, 기존의 박막 트랜지스터의 전기적 특성이 비교적 나쁘고, 디스플레이의 요구 사항을 충족시키지 못하는 문제를 해결하고자 하는데 있다.
상기 과제를 해결하기 위해 본 발명의 제1양태는 박막 트랜지스터를 제공하는데, 상기 박막 트랜지스터는 기판에 형성되는 게이트 전극; 상기 게이트 전극에 형성되는 절연층에 형성되는 반도체층; 상기 반도체층의 양단에 위치하며 상기 반도체층에 연결되는, 상기 반도체층에 형성되는 소스 전극 및 드레인 전극을 포함하고; 상기 절연층은 제1 절연층과 제2 절연층을 포함하며, 상기 제2 절연층은 상기 제1 절연층과 반도체층 사이에 위치한다.
선택적으로, 상기 박막 트랜지스터에서, 상기 제1 절연층은 테트라에틸 오르토실리케이트로 제조되고, 상기 제2 절연층은 실리콘 옥시나이트라이드로 제조되거나; 또는 상기 제1 절연층은 실리콘 옥시나이트라이드로 제조되고, 상기 제2 절연층은 테트라에틸 오르토실리케이트로 제조된다.
선택적으로, 상기 박막 트랜지스터에서, 상기 제1 절연층과 제2 절연층의 형성 공정은 모두 화학 기상 증착 공정이다.
선택적으로, 상기 박막 트랜지스터에서, 상기 제1 절연층과 제2 절연층의 두께 범위는 모두 1 나노미터 내지 80 나노미터 사이이다.
본 발명의 제2 양태는 박막 트랜지스터의 제조방법을 제공하는데, 상기 박막 트랜지스터의 제조방법은,
기판을 제공하여 상기 기판에 게이트 전극을 형성하는 단계;
제1 차 화학 기상 증착 공정을 통해 상기 게이트 전극에 제1 절연층을 형성하는 단계;
제2 차 화학 기상 증착 공정을 통해 상기 제1 절연층에 제2 절연층을 형성하는 단계;
상기 제2 절연층에 반도체층을 형성하는 단계; 및
상기 반도체층에 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
선택적으로, 상기 박막 트랜지스터의 제조방법에서, 상기 제1 절연층은 테트라에틸 오르토실리케이트층이고, 상기 제2 절연층은 실리콘 옥시나이트라이드층이거나; 또는 상기 제1 절연층은 실리콘 옥시나이트라이드층이고, 상기 제2 절연층은 테트라에틸 오르토실리케이트층이다.
선택적으로, 상기 박막 트랜지스터의 제조방법에서, 상기 테트라에틸 오르토실리케이트층을 형성하기 위한 화학 기상 증착 공정에 사용되는 공정 기체는 O2를 포함한다.
선택적으로, 상기 박막 트랜지스터의 제조방법에서, 상기 실리콘 옥시나이트라이드층을 형성하기 위한 화학 기상 증착 공정에 사용되는 공정 기체는 SiH4, NH3, N2와 N2O의 혼합 기체이다.
선택적으로, 상기 박막 트랜지스터의 제조방법에서, 상기 혼합 기체에서 NH3의 몰비는 0.8 내지 0.96 사이이다.
선택적으로, 상기 박막 트랜지스터의 제조방법에서, 상기 제1 절연층과 제2 절연층의 두께는 모두 1 나노미터 내지 80 나노미터이다.
본 발명의 제3 양태는 박막 트랜지스터를 제공하는데, 상기 박막 트랜지스터는, 기판에 형성되는 반도체층; 상기 반도체층에 형성되는 절연층에 형성되는 게이트 전극; 상기 게이트 전극을 커버하는 매개층; 및 상기 매개층에 형성되는 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 드레인 전극은 상기 게이트 전극의 양측에 위치하며, 상기 매개층과 상기 절연층을 관통하여 반도체층에 연결되고; 상기 절연층은 제1 절연층과 제2 절연층을 포함하며, 상기 제1 절연층은 상기 제2 절연층과 반도체층 사이에 위치한다.
본 발명의 제4 양태는 박막 트랜지스터의 제조방법을 더 제공하는데, 상기 방법은,
기판을 제공하여 상기 기판에 반도체층을 형성하는 단계;
제1 차 화학 기상 증착 공정을 통해 상기 반도체층에 제1 절연층을 형성하는 단계;
제2 차 화학 기상 증착 공정을 통해 상기 제1 절연층에 제2 절연층을 형성하는 단계;
상기 제2 절연층에 게이트 전극을 형성하는 단계;
상기 게이트 전극에 매개층을 커버하는 단계;
상기 매개층, 제2 절연층과 제1 절연층을 식각하여 상기 게이트 전극의 양측에 상기 반도체층까지 연통되는 접촉 홀을 형성하는 단계; 및
상기 접촉 홀을 금속으로 충전하여 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
본 발명이 제공하는 박막 트랜지스터 및 그 제조방법에서, 이중층 구조의 절연층을 사용하여 계면 특성을 개선하는 동시에 반도체층의 계면 상태 결함을 보수함으로써, 박막 트랜지스터의 성능을 향상시킨다.
도1은 종래 기술의 박막 트랜지스터의 구조를 나타내는 도면이다.
도2는 본 발명의 제1 실시예의 박막 트랜지스터의 구조를 나타내는 도면이다.
도3은 본 발명의 제1 실시예의 박막 트랜지스터와 종래의 박막 트랜지스터의 누설 전류에 대한 통계도이다.
도4는 본 발명의 제1 실시예의 박막 트랜지스터와 종래의 박막 트랜지스터의 SS 인자에 대한 통계도이다.
도5는 본 발명의 제1 실시예의 박막 트랜지스터와 종래의 박막 트랜지스터의 이동성에 대한 통계도이다.
도6은 본 발명의 제2 실시예의 박막 트랜지스터의 구조를 나타내는 도면이다.
도7은 본 발명의 제3 실시예의 박막 트랜지스터의 구조를 나타내는 도면 이다.
본 발명에 의해 제공되는 박막 트랜지스터 및 그 제조방법은 첨부된 도면 및 구체적인 실시예를 참조하여 더 상세히 설명한다. 본 발명의 장점 및 특징은 이하 설명 및 청구 범위로부터 더욱 명백해질 것이다. 첨부된 모든 도면은 매우 간소화된 형태이고 모두 불특정 비율로 되어 있으며, 이들 모두는 단지 본 발명의 실시예의 목적을 용이하게 하고 명확하게 설명하기 위한 것이다.
제1 실시예
도2를 참조하면, 도2는 본 발명의 제1 실시예의 박막 트랜지스터의 구조를 나타내는 도면이다. 도2에 도시된 바와 같이, 상기 박막 트랜지스터(200)는 기판(20)에 형성되는 게이트 전극(21); 상기 게이트 전극(21) 에 형성되는 절연층(23)에 형성되는 반도체층(25); 상기 반도체층(25)에 형성되는 소스 전극(27) 및 드레인 전극(29)을 포함하고, 상기 소스 전극(27) 및 드레인 전극(29)은 상기 반도체층(25)의 양단에 위치하며 상기 반도체층(25)과 연결되고; 여기서 상기 절연층(23)은 제1 절연층(231)과 제2 절연층(232)을 포함하고, 상기 제2 절연층(232)은 상기 제1 절연층(231)과 반도체층(25) 사이에 위치한다.
구체적으로, 상기 제1 절연층(231)은 테트라에틸 오르토실리케이트(영어 정식 명칭 tetra ethyl ortho silicate, 약칭 TEOS)로 제조되고, 상기 제2 절연층(232)은 실리콘 옥시나이트라이드(SiOxNy)로 제조되며, 상기 제1 절연층(231)과 제2 절연층(232)의 형성 공정은 모두 화학 기상 증착(CVD)공정이다.
본 실시예에서, 상기 절연층(23)은 이중층 구조이다. 제1 층 구조는 제1 절연층(231)이고, 제2 층 구조는 제2 절연층(232)이며, 상기 제2 절연층(232)과 반도체층(25)은 직접 접촉되고, 상기 제2 절연층(232)을 통해 더 많은 H(수소)를 제공할 수 있으며, 상기 반도체층(25)의 계면 상태 결함을 보수함으로써, 계면 상태 밀도를 개선시키고, 나아가 상기 박막 트랜지스터(200)의 성능을 향상시키는데 이러한 점에 대해서는 이하 제조방법에서 더 상세하게 설명한다.
바람직하게는, 상기 제1 절연층(231)과 제2 절연층(232)의 두께 범위는 모두 1 나노미터 내지 80 나노미터 사이이고, 추가적으로, 상기 제1 절연층(231)과 제2 절연층(232)의 두께 범위는 모두 2 나노미터 내지 4 나노미터 사이이며, 예컨대 상기 제1 절연층(231) 또는 제2 절연층(232)의 두께는 2.2 나노미터, 2.5 나노미터, 2.8 나노미터, 3 나노미터, 3.2 나노미터, 3.5 나노미터 또는 3.8 나노미터이다.
실험에서 증명된 바, 이중층 구조의 절연층(23)을 사용하는 것은 박막 트랜지스터의 누설 전류를 감소시키고, SS 인자를 감소시키며, 이동성을 향상시킬 수 있다.
도3은 본 발명의 제1 실시예의 박막 트랜지스터와 종래의 박막 트랜지스터의 누설 전류에 대한 통계도이고, 수직선으로 상기 도면을 A, B 두 개의 영역으로 구획하였다. 도3에 도시된 바와 같이, 같은 조건에서, 기존의 박막 트랜지스터(도면에서 영역A의 배치(batch))의 누설 전류는 비교적 높은 약 40 PA이고, 본 발명의 제1 실시예의 박막 트랜지스터(도면에서 영역B의 배치)의 누설 전류는 크게 감소된 약 6 PA이다.
도4를 참조하면, 도4는 본 발명의 제1 실시예의 박막 트랜지스터와 종래의 박막 트랜지스터의 SS 인자에 대한 통계도이고, 마찬가지로 수직선으로 상기 도면을 A, B 두 개의 영역으로 구획하였다. 도4에 도시된 바와 같이, 기존의 박막 트랜지스터(도면에서 영역A의 배치)의 SS 인자는 비교적 큰 0.3 내지 0.4 사이이고, 본 발명의 제1 실시예의 박막 트랜지스터(도면에서 영역B의 배치)의 SS 인자는 현저히 감소된 0.2 내지 0.3 사이이다.
도5를 참조하면, 도5는 본 발명의 제1 실시예의 박막 트랜지스터와 종래의 박막 트랜지스터의 이동성에 대한 통계도이고, 수직선으로 상기 도면을 A, B 두 개의 영역으로 구획하였다. 도5에 도시된 바와 같이, 기존의 박막 트랜지스터(도면에서 영역A의 배치)의 이동성은 비교적 낮아 기본적으로 40 내지 60사이이고, 본 발명의 제1 실시예의 박막 트랜지스터(도면에서 영역B의 배치)의 이동성은 현저히 향상되어 기본적으로 60 내지 80 사이이다.
이에 따라 본 실시예가 제공하는 박막 트랜지스터(200)를 기존의 박막 트랜지스터에 비교할 때, TFT 특성이 현저히 개선되었음을 알 수 있다.
상응하게, 본 실시예는 박막 트랜지스터의 제조방법을 더 제공한다. 계속하여 도2를 참조하면, 상기 박막 트랜지스터의 제조방법은 하기와 같은 단계를 포함한다.
단계1: 기판(20)을 제공하여 상기 기판(20)에 게이트 전극(21)을 형성한다.
단계2: 제1 차 화학 기상 증착 공정을 통해 상기 게이트 전극(21)에 제1 절연층(231)을 형성한다.
단계3: 제2 차 화학 기상 증착 공정을 통해 상기 제1 절연층(231)에 제2 절연층(232)을 형성한다.
단계4: 상기 제2 절연층(232)에 반도체층(25)을 형성한다.
단계5: 상기 반도체층(25)에 소스 전극(27) 및 드레인 전극(29)을 형성한다.
구체적으로, 먼저 기판(20)을 제공하는데, 상기 기판은 투명한 유리 기판, 투명한 플라스틱 기판 또는 반도체 기판일 수 있다.
이어서, 상기 기판(20)에 게이트 전극(21)을 형성한다. 상기 게이트 전극(21)을 형성하는 공정과 재료는 기존의 공정과 재료를 사용할 수 있고, 여기에서 상세하게 서술하지 않기로 한다.
다음, 제1 차 화학 기상 공정을 통해 상기 게이트 전극(21)에 제1 절연층(231)을 형성한다. 상기 제1 절연층(231)은 TEOS으로 제조되고, 상기 제1 차 화학 기상 공정에서 사용되는 공정 기체는 O2이다.
다음, 제2 차 화학 기상 공정을 통해 상기 제1 절연층(231)에 제2 절연층(232)을 형성한다. 상기 제2 절연층(232)은 실리콘 옥시나이트라이드(SiOxNy)로 제조되고, 상기 제2 차 화학 기상 공정에서 사용되는 공정 기체는 SiH4, NH3, N2와 N2O의 혼합 기체이며, 여기서, 상기 혼합 기체에서 NH3의 몰비는 0.8 내지 0.96사이이고, 다시 말하자면, 상기 NH3의 몰수와 상기 혼합 기체의 몰수의 비율은 0.8 내지 0.96 사이이다. 바람직하게는, 상기 혼합 기체에서 NH3의 몰비는 0.93이다.
상기 제1 절연층(231)와 상기 제2 절연층(232)은 상기 절연층(23)을 구성한다.
다음, 상기 제2 절연층(232)에 반도체층(25)을 형성하고, 상기 반도체층(25)은 예를 들어, 다결정 실리콘층 또는 비정질 실리콘층일 수 있다. 상기 반도체층(25)을 형성하는 공정과 재료는 기존의 공정과 재료를 사용할 수 있고, 여기에서 상세하게 서술하지 않기로 한다.
마지막으로, 상기 반도체층(25)에 소스 전극(27) 및 드레인 전극(29)을 형성하고, 상기 소스 전극(27) 및 드레인 전극(29)은 상기 반도체층(25)의 양단에 위치하고, 상기 반도체층(25)에 연결된다.
상기 제조방법으로부터 알 수 있다시피, 제2 절연층(232)의 증착 과정에서 수소 함유 기체 SiH4, NH3을 사용하기 때문에, 후속되는 어닐링 공정후에, 제2 절연층(232) 내부의 수소 이온이 반도체층(25)의 계면으로 확산됨으로써, 계면 상태 밀도를 개선하고, 최종적으로 박막 트랜지스터(200)의 성능을 향상시킨다.
제2 실시예
도6을 참조하면, 도6은 본 발명의 제2 실시예의 박막 트랜지스터의 구조를 나타내는 도면이다. 도6에 도시된 바와 같이, 상기 박막 트랜지스터(600)는, 기판(60)에 형성되는 게이트 전극(61); 상기 게이트 전극(61)에 형성되는 절연층(63)에 형성되는 반도체층(65); 상기 반도체층(65)에 형성되는 소스 전극(67) 및 드레인 전극(69)을 포함하고, 상기 소스 전극(67) 및 드레인 전극(69)은 상기 반도체층(65)의 양단에 위치하며, 상기 반도체층(65)에 연결되고; 여기서, 상기 절연층(63)은 제1 절연층(631)과 제2 절연층(632)을 포함하며, 상기 제2 절연층(632)은 상기 제1 절연층(631)과 반도체층(65) 사이에 위치한다.
제1 실시예와 다른 점은, 본 실시예에서의 제1 절연층(631)은 실리콘 옥시나이트라이드(SiOxNy)로 제조되고, 제2 절연층(632)은 테트라에틸 오르토실리케이트(TEOS)로 제조되며, 즉, 본 실시예는 제1 실시예와 마찬가지로 이중층 구조의 절연층(63)을 사용하였으나, 본 실시예에서 반도체층(65)과 직접 인접되는 재료는 테트라에틸 오르토실리케이트이고, 테트라에틸 오르토실리케이트 자체의 계면 상태 밀도가 비교적 우수하기에, 상기 절연층(63)이 상기 반도체층(65)과 보다 더 잘 접촉되어 반도체층(65)의 계면 상태 밀도를 개선시킬 수 있다.
한편, 제1 실시예에서 설명한 바와 같이, 제1 절연층(631)(SiOxNy)의 증착 과정에서 수소 함유 기체 SiH4, NH3을 사용하기 때문에, 후속되는 어닐링 공정후에, 제1 절연층(631) 내부의 수소 이온이 제2 절연층(632)을 통과하여 반도체층(65)의 계면으로 확산됨으로써, 반도체층(25)의 계면 상태 결함을 보수하고, 추가적으로 계면 상태 밀도를 개선하며, 최종적으로 박막 트랜지스터(600)의 성능을 향상시킨다.
본 실시예에서, 제1 절연층(631), 제2 절연층(632)의 두께 범위는 제1 실시예와 동일하고, 또한 본 실시예의 박막 트랜지스터의 제조방법은 제1 실시예와 비교하여 단지 단계2와 단계3의 순서만 바뀌었다. 제1 절연층(SiOxNy)(631)의 형성에서 사용되는 공정 기체의 성분과 함량 및 제2 절연층(TEOS)(632)의 형성에서 사용되는 공정의 파라미터는 모두 제1 실시예와 동일하므로, 여기서 반복하여 설명하지 않는다.
본 실시예에서 제2 절연층(632)(TEOS)을 통해 반도체층(65)에 직접 접촉하고, 제1 절연층(SiOxNy)(631)의 수소 이온을 이용하여 반도체층(65)의 계면에 대해 보수를 진행하여, 계면 상태 밀도를 이중으로 개선시키는 효과를 달성하기에, 성능이 제1 실시예보다 더 우수한 박막 트랜지스터(600)를 제조해낼 수 있다.
제3 실시예
도7을 참조하면, 도7은 본 발명의 제3 실시예의 박막 트랜지스터의 구조를 나타내는 도면이다. 제1 실시예와 제2 실시예에서 사용되는 보텀 게이트 구조와 달리, 본 실시예의 박막 트랜지스터는 탑 게이트 구조를 사용한다.
도7에 도시된 바와 같이, 상기 박막 트랜지스터(700)는, 기판(70)에 형성되는 반도체층(75); 상기 반도체층(75)에 형성되는 절연층(73)에 형성되는 게이트 전극(71); 상기 게이트 전극을 커버하는 매개층(74); 상기 매개층(74)에 형성되는 소스 전극(77) 및 드레인 전극(79)을 포함하고, 상기 소스 전극(77) 및 드레인 전극(79)은 상기 게이트 전극(71)의 양측에 위치하며, 상기 매개층(74)과 상기 절연층(73)을 관통하여 반도체층(75)에 연결되고; 여기서 상기 절연층(73)은 제1 절연층(731)과 제2 절연층(732)을 포함하며, 상기 제1 절연층(731)은 상기 제2 절연층(732)과 반도체층(75) 사이에 위치한다.
바람직하게는, 상기 제1 절연층(731), 즉 상기 반도체층(75)에 직접 접촉 되는 절연층은 테트라에틸 오르토실리케이트(TEOS)로 제조되고, 상기 제2 절연층(732)은 실리콘 옥시나이트라이드(SiOxNy)로 제조되며, 상기 제1 절연층(731)과 제2 절연층(732)의 형성 공정은 모두 화학 기상 증착 공정이고, 사용되는 반응 기체, 공정 파라미터 및 제1 절연층(731), 제2 절연층(732)의 두께는 제1 실시예와 동일하므로, 여기서 반복하여 설명하지 않는다.
본 실시예에서, 제1 절연층(TEOS)(731)을 통해 반도체층(75)에 직접 접촉하고, 제2 절연층(SiOxNy)(732)의 수소 이온을 이용하여 반도체층(75)의 계면에 대해 보수를 진행하여, 계면 상태 밀도를 이중으로 개선시키는 효과를 달성하기에, 성능이 우수한 박막 트랜지스터(700)를 제조해낼 수 있다.
본 발명의 분야에서 통상의 지식을 가진 자는, 본 실시예의 제1 절연층(731)은 실리콘 옥시나이트라이드(SiOxNy)로 제조될 수도 있고, 대응되게 제2 절연층(732)도 테트라에틸 오르토실리케이트(TEOS)로 제조되며, 마찬가지로 실리콘 옥시나이트라이드층의 수소 이온을 이용하여 반도체층(75)과 절연층(73) 사이의 계면 상태 결함에 대해 보수를 진행함으로써, 반도체층(75)의 계면 상태 밀도를 개선하고, 추가적으로 박막 트랜지스터의 전기적 특성을 향상시키는 것을 쉽게 이해할 수 있다.
도7을 결합하여 본 실시예의 박막 트랜지스터의 제조방법을 간략하게 설명한다. 상기 방법은 하기와 같은 단계를 포함한다.
단계1: 기판(70)을 제공하여 상기 기판(70)에 반도체층(75)을 형성한다.
단계2: 제1 차 화학 기상 증착 공정을 통해 상기 반도체층(75)에 제1 절연층(731)을 형성한다.
단계3: 제2 차 화학 기상 증착 공정을 통해 상기 제1 절연층(731)에 제2 절연층(732)을 형성한다.
단계4: 상기 제2 절연층(732)에 게이트 전극을 형성한다.
단계5: 상기 게이트 전극(71)에 매개층(74)을 커버한다.
단계6: 상기 매개층(74) 에 소스 전극(77) 및 드레인 전극(79)을 형성한다.
여기서, 본 실시예의 단계1에서 반도체층(75)을 형성하는 단계는 제1 실시예의 단계4와 유사하고, 본 실시예의 단계2, 단계3은 제1 실시예의 단계2, 단계3과 유사하며, 본 실시예의 단계4의 게이트 전극(71)을 형성하는 단계는 제1 실시예의 단계1과 유사하므로, 관련 단계는 반복하여 구체적으로 전개하지 않는다.
게이트 전극(71)을 형성한 후, 게이트 전극(71)에 매개층(74)을 커버하고, 상기 매개층(74)은 동시에 상기 절연층(73)의 표면을 커버할 수 있다. 매개층(74)은 예컨대 산화규소로 형성될 수 있다.
다음, 상기 매개층(74)에 소스 전극(77) 및 드레인 전극(79)을 형성한다. 상기 소스 전극(77) 및 드레인 전극(79)을 형성하는 단계는 상기 매개층(74)과 절연층(73)을 식각하여 상기 반도체층(75)까지 연통되는 접촉 홀을 형성하는 단계, 및 접촉 홀을 금속으로 충전하는 단계를 포함한다. 상기 단계는 기존의 공정으로 완성될 수 있으며, 여기서 반복하여 설명하지 않는다.
결론적으로, 본 발명이 제공하는 박막 트랜지스터 및 그 제조방법에서, 이중층 구조의 절연층을 사용하여 계면의 특성을 개선하는 동시에 반도체층의 계면 상태 결함을 보수함으로써, 박막 트랜지스터의 성능을 향상시킨다.
이상에서 설명한 내용은 본 발명의 바람직한 실시예에 대한 설명일뿐 본 발명의 범위에 대해 임의로한정하는 것은 아니며 본 발명의 분야에서 통상의 지식을 가진자가 상기 개시 내용에 기초하여 진행한 모든 변경, 수정은 특허청구범위의 보호 범위에 속하는 것이다.
100: 박막 트랜지스터 10: 기판
11: 게이트 전극 13: 절연층
15: 반도체층 17: 소스 전극
19: 드레인 전극 200: 박막 트랜지스터
20: 기판 21: 게이트 전극
23: 절연층 25: 반도체층
27: 소스 전극 29: 드레인 전극
231: 제1 절연층 232: 제2 절연층
600: 박막 트랜지스터 60: 기판
61: 게이트 전극 63: 절연층
65: 반도체층 67: 소스 전극
69: 드레인 전극 631: 제1 절연층
632: 제2 절연층 700: 박막 트랜지스터
70: 기판 71: 게이트 전극
73: 절연층 74: 매개층
75: 반도체층 77: 소스 전극
79: 드레인 전극 731: 제1 절연층
732: 제2 절연층

Claims (24)

  1. 기판에 형성되는 게이트 전극;
    상기 게이트 전극에 형성되는 절연층에 형성되는 반도체층;
    상기 반도체층의 양단에 위치하며 상기 반도체층에 연결되는, 상기 반도체층에 형성되는 소스 전극 및 드레인 전극을 포함하고;
    상기 절연층은 제1 절연층과 제2 절연층을 포함하며, 상기 제2 절연층은 상기 제1 절연층과 반도체층 사이에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 절연층은 테트라에틸 오르토실리케이트(Tetraethyl orthosilicate)로 제조되고, 상기 제2 절연층은 실리콘 옥시나이트라이드(silicon oxynitride)로 제조되는 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 절연층은 실리콘 옥시나이트라이드로 제조되고, 상기 제2 절연층은 테트라에틸 오르토실리케이트로 제조되는 것을 특징으로 하는 박막 트랜지스터.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 절연층과 제2 절연층의 형성 공정은 모두 화학 기상 증착 공정인 것을 특징으로 하는 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 절연층과 제2 절연층의 두께 범위는 모두 1 나노미터 내지 80 나노미터 사이인 것을 특징으로 하는 박막 트랜지스터.
  6. 제1항에 따른 박막 트랜지스터의 제조방법으로서,
    기판을 제공하여 상기 기판에 게이트 전극을 형성하는 단계;
    제1 차 화학 기상 증착 공정을 통해 상기 게이트 전극에 제1 절연층을 형성하는 단계;
    제2 차 화학 기상 증착 공정을 통해 상기 제1 절연층에 제2 절연층을 형성하는 단계;
    상기 제2 절연층에 반도체층을 형성하는 단계; 및
    상기 반도체층에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  7. 제6항에 있어서,
    상기 제1 절연층은 테트라에틸 오르토실리케이트층이고, 상기 제2 절연층은 실리콘 옥시나이트라이드층인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  8. 제6항에 있어서,
    상기 제1 절연층은 실리콘 옥시나이트라이드층이고, 상기 제2 절연층은 테트라에틸 오르토실리케이트층인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 제7항 또는 제8항에 있어서,
    상기 테트라에틸 오르토실리케이트층을 형성하기 위한 화학 기상 증착 공정에 사용되는 공정 기체는 O2를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제7항 또는 제8항에 있어서,
    상기 실리콘 옥시나이트라이드층을 형성하기 위한 화학 기상 증착 공정에 사용되는 공정 기체는 SiH4, NH3, N2와 N2O의 혼합 기체인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  11. 제10항에 있어서,
    상기 혼합 기체에서 NH3의 몰비는 0.8 내지 0.96 사이인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 제6항에 있어서,
    상기 제1 절연층과 제2 절연층의 두께 범위는 모두 1 나노미터 내지 80 나노미터 사이인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  13. 기판에 형성되는 반도체층;
    상기 반도체층에 형성되는 절연층에 형성되는 게이트 전극;
    상기 게이트 전극을 커버하는 매개층; 및
    상기 매개층에 형성되는 소스 전극 및 드레인 전극을 포함하고,
    상기 소스 전극 및 드레인 전극은 상기 게이트 전극의 양측에 위치하며, 상기 매개층과 상기 절연층을 관통하여 반도체층에 연결되고;
    상기 절연층은 제1 절연층과 제2 절연층을 포함하며, 상기 제1 절연층은 상기 제2 절연층과 반도체층 사이에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 제1 절연층은 테트라에틸 오르토실리케이트으로 제조되고, 상기 제2 절연층은 실리콘 옥시나이트라이드로 제조되는 것을 특징으로 하는 박막 트랜지스터.
  15. 제13항에 있어서,
    상기 제1 절연층은 실리콘 옥시나이트라이드로 제조되고, 상기 제2 절연층은 테트라에틸 오르토실리케이트로 제조되는 것을 특징으로 하는 박막 트랜지스터.
  16. 제14항 또는 제15항에 있어서,
    상기 제1 절연층과 제2 절연층의 형성 공정은 모두 화학 기상 증착 공정인 것을 특징으로 하는 박막 트랜지스터.
  17. 제13항에 있어서,
    상기 제1 절연층과 제2 절연층의 두께 범위는 모두 1 나노미터 내지 80 나노미터 사이인 것을 특징으로 하는 박막 트랜지스터.
  18. 제13항에 따른 박막 트랜지스터의 제조방법으로서,
    기판을 제공하여 상기 기판에 반도체층을 형성하는 단계;
    제1 차 화학 기상 증착 공정을 통해 상기 반도체층에 제1 절연층을 형성하는 단계;
    제2 차 화학 기상 증착 공정을 통해 상기 제1 절연층에 제2 절연층을 형성하는 단계;
    상기 제2 절연층에 게이트 전극을 형성하는 단계;
    상기 게이트 전극에 매개층을 커버하는 단계;
    상기 매개층, 제2 절연층과 제1 절연층을 식각하여 상기 게이트 전극의 양측에 상기 반도체층까지 연통되는 접촉 홀을 형성하는 단계; 및
    상기 접촉 홀을 금속으로 충전하여 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  19. 제18항에 있어서,
    상기 제1 절연층은 테트라에틸 오르토실리케이트층이고, 상기 제2 절연층은 실리콘 옥시나이트라이드층인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  20. 제18항에 있어서,
    상기 제1 절연층은 실리콘 옥시나이트라이드층이고, 상기 제2 절연층은 테트라에틸 오르토실리케이트층인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  21. 제19항 또는 제20항에 있어서,
    상기 테트라에틸 오르토실리케이트층을 형성하기 위한 화학 기상 증착 공정에 사용되는 공정 기체는 O2를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  22. 제19항 또는 제20항에 있어서,
    상기 실리콘 옥시나이트라이드층을 형성하기 위한 화학 기상 증착 공정에 사용되는 공정 기체는 SiH4, NH3, N2와 N2O의 혼합 기체인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  23. 제22항에 있어서,
    상기 혼합 기체에서 NH3의 몰비는 0.8 내지 0.96 사이인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  24. 제18항에 있어서,
    상기 제1 절연층과 제2 절연층의 두께 범위는 모두 1 나노미터 내지 80 나노미터 사이인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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