JP4801242B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、薄膜トランジスタをＴＦＴと記す）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部とその周辺に設けられる駆動回路を同一の基板上に設けた液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利用できる技術を提供する。尚、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置に代表される電気光学装置のＴＦＴの積層構造の例として、トップゲート型を成す場合、（１）半導体層、（２）ゲート絶縁層、（３）ゲート電極、（４）層間絶縁層、（５）ソース配線、の５層が挙げられる。そして前記ＴＦＴを形成するにあたり、（１）半導体層の分離、（２）ゲート絶縁層形成、（３）ゲート電極形成、（４）配線と、ゲート電極及びソース電極を接続する箇所にあたる層間絶縁層に開口部を形成、（５）ソース配線形成、の計５種類のマスクを用いることが挙げられる。前記計５種類のマスクを用いるということは、５回のフォトリソグラフィーの工程が行われることを意味する。
【０００３】
また、前記ＴＦＴにおける活性層すなわち半導体層は、ガラスなどの基板上に気相成長法などにより形成される。近年この活性層の半導体層を結晶化させる技術が進み、結晶構造を含む半導体（以下、結晶質半導体と記す）層（代表的には、結晶質シリコン或いは多結晶シリコン）を活性層としたＴＦＴでは、高い電界効果移動度が得られることからｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を機能させることができた。ＣＭＯＳ回路を形成することが可能になれば、画素部の他に駆動回路を同一基板上に一体形成でき、液晶表示装置において軽量化および薄型化が可能になるなど、利用範囲は大きい。しかしながら、ｎチャネル型のみもしくはｐチャネル型のみのＴＦＴ構造に比べ、構造は複雑になり、工程数は多くなる。
【０００４】
【発明が解決しようとする課題】
上に示したように、前記ＴＦＴの作製工程は多い。結晶質半導体層を活性層に適用し、画素部に設けたＴＦＴの他に駆動回路を作製する場合は特に多くなる。
【０００５】
ＴＦＴの作製工程の多さの目安の一つに、工程に用いるフォトマスクの枚数が挙げられる。フォトマスクはフォトリソグラフィーの技術において、エッチング工程のマスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィーの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【０００６】
本発明はこのような問題点を解決する手段を提供することを目的とする。すなわち工程数を削減し、特に工程に用いるフォトマスクを削減することで、レジスト塗布、プレベーク、露光、現像、及びその前後における洗浄や乾燥工程等も省略し、全体として大幅な工程削減をすることを目的とする。
【０００７】
【課題を解決するための手段】
本発明では、ＴＦＴの製造に要するフォトマスクの枚数を削減し、製造工程の数を削減する技術を提供する。
【０００８】
上記課題を解決するため、本発明では、トップゲート型ＴＦＴの積層構造を簡素にし、３層構造とした。
すなわち本発明では、基板の上に、半導体層と、前記半導体層上の絶縁層と、前記絶縁層上の導電層が形成される。
【０００９】
前記３層構造でＴＦＴを形成するために、ソース配線と、ゲート配線を同一の導電層で形成する。
【００１０】
保持容量は、1019atomic/cm3以上の不純物が添加された半導体層と、半導体層上の絶縁層と、絶縁層上の導電層より形成する。
【００１１】
またゲート配線については、島状導電層と、1019atomic/cm3以上の一導伝型不純物が添加され前記島状導電層に接続した島状半導体層と、から形成する。そしてソース配線と交差させる部分は島状半導体層で形成され、絶縁層を介して交差させる。但し抵抗が大きくなることが予想されるため、前記島状半導体層の大きさを適当なものとする。さらに保持容量配線の形成手段として、ゲート配線に接続し、前記島状半導体層の交差する長さを小さくする方法を挙げる。この詳細は発明の実施の形態に示す。
【００１２】
この手段によれば、ゲート配線とソース配線が交差する、ＴＦＴを有する半導体装置が３層構造で作製される。
【００１３】
また製造工程において、フォトマスクは、（１）島状半導体層の形成、（２）一導伝型の不純物領域の形成、（３）絶縁層の形成、（４）導電層の形成、のために用い、すなわち計4枚使用する。
【００１４】
このような手段を用い、本発明の構成は、基板上にＴＦＴを設けた半導体装置において、第一の絶縁表面上に、チャネル領域と、ソース領域と、ドレイン領域と、前記チャネル領域と前記ソース領域の間の領域と、前記チャネル領域と前記ドレイン領域の間の領域と、保持容量を形成する領域と、を形成する第一の島状半導体層と、前記第一の絶縁表面上に第二の島状半導体層と、前記第一の絶縁表面の上方に形成された第二の絶縁表面上に、前記チャネル領域と交差し、かつ前記第二の島状半導体層と電気的に接続している第一の配線と、前記第二の絶縁表面上に前記保持容量を形成する領域と重なり、かつ前記第二の島状半導体層と交差する第二の配線と、を有し、前記ソース領域、前記ドレイン領域、前記保持容量を形成する領域、及び前記第二の島状半導体層は、1019atomic/cm3以上の濃度の一導伝型の不純物が添加されていることを特徴とする。
【００１５】
また他の発明の構成は、基板上にＴＦＴを設けた半導体装置において、第一の絶縁表面上に、チャネル領域と、ソース領域と、ドレイン領域と、前記チャネル領域と前記ソース領域の間の領域と、前記チャネル領域と前記ドレイン領域の間の領域と、保持容量を形成する領域と、を形成する第一の島状半導体層と、前記第一の絶縁表面上に第二の島状半導体層と、前記第一の絶縁表面の上方に形成された第二の絶縁表面上に、前記チャネル領域と交差し、かつ前記第二の島状半導体層と電気的に接続している第一の配線と、前記第二の絶縁表面上に前記保持容量を形成する領域と重なり、かつ前記第一の配線と隣り合う第一の配線と電気的に接続している第二の配線と、を有し、前記ソース領域、前記ドレイン領域、前記保持容量を形成する領域、及び前記第二の島状半導体層は、1019atomic/cm3以上の濃度の一導伝型の不純物が添加されていることを特徴とする。
【００１６】
本発明の半導体装置の作製方法に関する構成は、基板上にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する半導体装置の作製方法において、前記基板上に結晶構造を含む半導体層を形成する第１の工程と、前記結晶構造を含む半導体層を選択的にエッチングして第１の島状半導体層及び第２の島状半導体層を形成する第２の工程と、前記第１の島状半導体層に、ｎ型を付与する不純物元素を添加して1019atomic/cm3以上の濃度のｎ型不純物領域を選択的に形成する第３の工程と、前記第１の島状半導体層及び前記第２の島状半導体層の上に絶縁層を形成する第４の工程と、前記絶縁層を選択的にエッチングする第５の工程と、前記第２の島状半導体層に、ｐ型を付与する不純物元素を添加して1019atomic/cm3以上の濃度のｐ型不純物領域を選択的に形成する第６の工程と、前記絶縁層もしくは前記第１の島状半導体層及び前記第２の島状半導体層の上に導電層を形成する第７の工程と、前記導電層を選択的にエッチングする第８の工程と、前記第１の島状半導体層または前記第２の島状半導体層に、前記絶縁層を通過させて一導伝型の不純物元素を添加し、一導伝型の不純物領域と形成する第９の工程と、前記第１の島状半導体層及び前記第２の島状半導体層に添加された不純物元素を活性化する第１０の工程と、を有することを特徴とする。
【００１７】
また、他の作製方法に関する構成は、基板上にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する半導体装置の作製方法において、前記基板上に非結晶構造の半導体層を形成する第１の工程と、前記非結晶構造の半導体層にニッケル、鉄、パラジウム、スズ、鉛、コバルト、白金、銅、金のうち何れかを添加する第２の工程と、前記半導体層を熱処理し、結晶構造を含む半導体層を形成する第３の工程と、前記結晶構造を含む半導体層を選択的にエッチングして第１の島状半導体層及び第２の島状半導体層を形成する第４の工程と、前記第１の島状半導体層に、選択的に、リン、もしくはリンとｎ型を付与する不純物元素、を添加して1019atomic/cm3以上の濃度のｎ型不純物領域を形成する第５の工程と、前記第１の島状半導体層及び前記第２の島状半導体層の上に絶縁層を形成する第６の工程と、前記絶縁層を選択的にエッチングする第７の工程と、前記第２の島状半導体層に、選択的に、リンと1019atomic/cm3以上の濃度のｐ型を付与する不純物が添加された領域を形成する第８の工程と、前記第１の島状半導体層及び前記第２の島状半導体層を熱処理もしくはレーザー照射処理する第９の工程と、前記絶縁層もしくは前記第１の島状半導体層及び前記第２の島状半導体層の上に導電層を形成する第１０の工程と、前記導電層を選択的にエッチングする第１１の工程と、前記第１の島状半導体層及び前記第２の島状半導体層に、前記絶縁層を通過させｎ型を付与する不純物元素を添加して、ｎ型不純物領域を形成する第１２の工程と、前記第１の島状半導体層及び前記第２の島状半導体層に添加された不純物元素を活性化する第１３の工程と、を有することを特徴とする。
【００１８】
また、他の作製方法に関する構成は、ｎチャネル型もしくはｐチャネル型のＴＦＴを基板上に設けた半導体装置の作製方法において、前記基板上に結晶構造を含む半導体層を形成する第１の工程と、前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第２の工程と、前記島状半導体層に、選択的に1019atomic/cm3以上の濃度の前記ｎチャネル型もしくはｐチャネル型の不純物領域を形成する第３の工程と、前記島状半導体層の上に絶縁層を形成する第４の工程と、前記絶縁層を選択的にエッチングする第５の工程と、前記絶縁層もしくは前記島状半導体層の上に導電層を形成する第６の工程と、前記導電層を選択的にエッチングする第７の工程と、前記島状半導体層に、前記絶縁層を通過させ一導伝型の不純物元素を添加し、選択的に前記一導伝型の不純物領域を形成する第８の工程と、前記島状半導体層に添加された不純物元素を活性化する第９の工程と、を有することを特徴とする。
【００１９】
また、他の作製方法に関する構成は、ｎチャネル型もしくはｐチャネル型のＴＦＴを基板上に設けた半導体装置の作製方法において、前記基板上に非結晶構造の半導体層を形成する第１の工程と、前記非結晶構造の半導体層にニッケル、鉄、パラジウム、スズ、鉛、コバルト、白金、銅、金のうち何れかを添加する第２の工程と、前記半導体層を熱処理し、結晶構造を含む半導体層を形成する第３の工程と、前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第４の工程と、前記島状半導体層に、選択的に、リン、もしくはリンと1019atomic/cm3以上の濃度の一導伝型の不純物領域を形成する第５の工程と、前記島状半導体層の上に絶縁層を形成する第６の工程と、前記絶縁層を選択的にエッチングする第７の工程と、前記島状半導体層を熱処理もしくはレーザー照射処理する第８の工程と、前記絶縁層もしくは前記島状半導体層の上に導電層を形成する第９の工程と、前記導電層を選択的にエッチングする第１０の工程と、前記島状半導体層に、前記絶縁層を通過させ前記一導伝型の不純物領域を形成する第１１の工程と、前記島状半導体層に添加された不純物元素を活性化する第１２の工程と、を有することを特徴とする。
【００２０】
また、他の作製方法に関する構成は、基板上にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する半導体装置の作製方法において、前記基板上に結晶構造を含む半導体層を形成する第１の工程と、前記結晶構造を含む半導体層を選択的にエッチングして前記第１の島状半導体層及び前記第２の島状半導体層を形成する第２の工程と、前記第１の島状半導体層に、選択的に、ｎ型を付与する不純物元素を添加して1019atomic/cm3以上の濃度のｎ型不純物領域を形成する第３の工程と、前記第１の島状半導体層及び前記第２の島状半導体層の上に絶縁層を形成する第４の工程と、前記絶縁層を選択的にエッチングする第５の工程と、前記第２の島状半導体層に、選択的に、1019atomic/cm3以上の濃度のｐ型不純物領域を形成する第６の工程と、前記第１の島状半導体層及び前記第２の島状半導体層に添加された不純物元素を活性化する第７の工程と、前記絶縁層もしくは前記第１の島状半導体層及び前記第２の島状半導体層の上に導電層を形成する第８の工程と、前記導電層を選択的にエッチングする第９の工程と、を有することを特徴とする。
【００２１】
また、他の作製方法に関する構成は、基板上にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する半導体装置の作製方法において、前記基板上に非結晶構造の半導体層を形成する第１の工程と、前記非結晶構造の半導体層にニッケル、鉄、パラジウム、スズ、鉛、コバルト、白金、銅、金のうち何れかを添加する第２の工程と、前記半導体層を熱処理し、結晶構造を含む半導体層を形成する第３の工程と、前記結晶構造を含む半導体層を選択的にエッチングして前記第１の島状半導体層及び前記第２の島状半導体層を形成する第４の工程と、前記第１の島状半導体層に、選択的に、リン、もしくはリンとｎ型を付与する不純物元素、を添加して1019atomic/cm3以上の濃度のｎ型不純物領域を形成する第５の工程と、前記第１の島状半導体層及び前記第２の島状半導体層の上に絶縁層を形成する第６の工程と、前記絶縁層を選択的にエッチングする第７の工程と、前記第２の島状半導体層に、選択的に、リンと1019atomic/cm3以上の濃度のｐ型不純物が添加された領域を形成する第８の工程と、前記第１の島状半導体層及び前記第２の島状半導体層に添加された不純物元素を活性化する第９の工程と、前記絶縁層もしくは前記第１の島状半導体層及び前記第２の島状半導体層の上に導電層を形成する第１０の工程と、前記導電層を選択的にエッチングする第１１の工程と、を有することを特徴とする。
【００２２】
また、他の作製方法に関する構成は、ｎチャネル型もしくはｐチャネル型のＴＦＴを基板上に設けた半導体装置の作製方法において、前記基板上に結晶構造を含む半導体層を形成する第１の工程と、前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第２の工程と、前記島状半導体層に、選択的に1019atomic/cm3以上の濃度の一導伝型の不純物領域を形成する第３の工程と、前記島状半導体層に添加された不純物元素を活性化する第４の工程と、前記島状半導体層の上に絶縁層を形成する第５の工程と、前記絶縁層を選択的にエッチングする第６の工程と、前記絶縁層もしくは前記島状半導体層の上に導電層を形成する第７の工程と、前記導電層を選択的にエッチングする第８の工程と、を有することを特徴とする。
【００２３】
また、他の作製方法に関する構成は、ｎチャネル型もしくはｐチャネル型のＴＦＴを基板上に設けた半導体装置の作製方法において、前記基板上に非結晶構造の半導体層を形成する第１の工程と、前記非結晶構造の半導体層にニッケル、鉄、パラジウム、スズ、鉛、コバルト、白金、銅、金のうち何れかを添加する第２の工程と、前記半導体層を熱処理し、結晶構造を含む半導体層を形成する第３の工程と、前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第４の工程と、前記島状半導体層に、選択的に、リン、もしくはリンと1019atomic/cm3以上の濃度の一導伝型の不純物領域を形成する第５の工程と、前記島状半導体層に添加された不純物元素を活性化する第６の工程と、前記島状半導体層の上に絶縁層を形成する第７の工程と、前記絶縁層を選択的にエッチングする第８の工程と、前記絶縁層もしくは前記島状半導体層の上に導電層を形成する第９の工程と、前記導電層を選択的にエッチングする第１０の工程と、を有することを特徴とする。
【００２４】
【発明の実施の形態】
本発明の実施の形態について、図1〜図８を用いて説明する。
【００２５】
本発明によって作製されるトップゲート型ＴＦＴの、構成の一例を図１に上面図として示す。図１はこの発明が適用された、アクティブマトリクス型ＬＣＤとして線幅が充分大きく画素数が充分小さい構成であり、ゲート配線の抵抗を考慮せずに済むときの例を示している。また、反射型液晶表示装置に用いられる構成としている。
【００２６】
図１（a）は、画素部の構成を表す上面図である。ＴＦＴを構成する半導体1007のソース領域は、一方向に伸びた形で形成される導電性配線1002に接続している。またドレイン領域には、反射電極用の導電層1004が接続するとともに、半導体からなる領域1003が延在している。該半導体からなる領域1003は、絶縁成膜を介して導電層1011と重なり、保持容量として機能する。
【００２７】
ドレイン領域から延在した保持容量を形成する半導体からなる領域1003に、絶縁性層を介して重なるように、保持容量を形成する導電層領域1011が形成されている。前記保持容量を形成する導電層からなる領域1011は、前記導電性配線1002と重ならないよう形成される、保持容量用導電性配線1006に接続している。
【００２８】
また、ＴＦＴを構成するゲート電極及びゲート配線は、導電層1001により形成される。前記導電層1001は、半導体からなる導電部分1005に接続している。前記半導体からなる導電部分1005は、前記一方向に伸びた形で形成される導電性配線1002及び前記保持容量用導電性配線1006と、絶縁層を介して交わっている。
【００２９】
図１（b）は、駆動回路におけるn型ＴＦＴの構成を表す上面図である。ゲート電極には導電性配線1009が延在し、ソース、ドレイン領域に重なるゲート絶縁層には開口部が設けられ、導電性配線1008と接続している。
【００３０】
また、図１（c）は、駆動回路におけるp型ＴＦＴの構成を表す上面図である。ゲート電極には導電性配線1010が延在している。前記導電性配線1010が前記p型ＴＦＴの半導体層1013と重なる部分以外はゲート絶縁層に開口部が設けられ、ソース、ドレイン領域には導電性配線1012が接続している。
【００３１】
図２（a）、図２（b）、図２（c）、はそれぞれ、図１中に破線A1〜A2、破線B1〜B2、破線C1〜C2、で示された部分の断面図を示す。破線A1〜A2で示された部分は駆動回路部分であり、説明の都合上、ｎ型ＴＦＴ及びｐ型ＴＦＴを並べている。
【００３２】
図２（a）で示された駆動回路のn型ＴＦＴ2001は、半導体層において、ソースもしくはドレイン部分2005と、チャネル部分2006を有する。また前記ソースもしくはドレイン部分2005と、チャネル部分2006の間には、オフセット領域もしくはLDD領域2007が形成される。前記オフセット領域もしくはLDD領域2007は、オフリーク電流を小さくするため有効である。
【００３３】
図２（a）で示された駆動回路のp型ＴＦＴ2002は、半導体層において、ソースもしくはドレイン部分2008と、チャネル部分2009を有する。また前記ソースもしくはドレイン部分2008と、チャネル部分2009の間には、オフセット領域もしくはLDD領域2010が形成される。前記オフセット領域もしくはLDD領域2010は、オフリーク電流を小さくするため有効である。
【００３４】
図２（b）で示された画素部のＴＦＴ2003は、半導体層において、ソースもしくはドレイン部分2011と、チャネル部分2012を有する。また前記ソースもしくはドレイン部分2011と、チャネル部分2012の間には、オフセット領域もしくはLDD領域2013が形成される。前記オフセット領域もしくはLDD領域2013は、オフリーク電流を小さくするため有効である。
【００３５】
以上のオフセット領域もしくはLDD領域の形状は、必要な特性に応じて設計する。例えば駆動回路のＰ型ＴＦＴにおいては、ソースもしくはドレイン部分と、チャネル部分の間隔は２μｍ以下が適当であり、これ以上の長さではオン電流が小さくなってしまう。
【００３６】
図２（C）で示されたゲート電極及びゲート配線2004は、導電性配線2015と、n型を付与する高濃度の不純物を有する半導体層2014からなる。
【００３７】
但し、図１で示した構成では、配線の線幅が大きく、ゲート配線の抵抗が充分小さい場合のみ適用できる。微細化された構成においては、配置に工夫が必要となる。
【００３８】
図３（Ａ）で示される様に、ゲート配線は導電性配線3001と、n型を付与する高濃度の不純物を有する半導体層3002とのチェーン状になる。ここで問題は、n型を付与する高濃度の不純物を有する半導体層3002の抵抗率が高いことにある。
【００３９】
我々の作成した1021atoms/cm3程度リンが添加されたシリコン層の抵抗率は、加工後には２×103Ωｃｍ前後となる。抵抗率が前記２×103Ωｃｍ前後の半導体層は、導電性配線として汎用されるＡｌの抵抗率4μΩｃｍ前後であるのに比べ、３桁程度大きい。また、Ａｌの導電性配線は400nmで形成されることに対し、半導体層は結晶化等の理由からこれより小さい膜厚で形成されることが多い。
【００４０】
すなわち導電性材料のみで形成された従来のゲート配線より抵抗は大きくなることが予想され、特に前記高濃度の不純物を有する半導体層の線幅を検討する必要がある。例えば、画素ピッチが42×126μｍである直視型ＬＣＤにおいて、導電性配線の抵抗及びコンタクト抵抗を０とし、半導体層の厚さを50nmと仮定した場合、駆動するために必要な、n型を付与する高濃度の不純物を有する半導体層3002の線幅は最低50μｍと見積もられる。この様に前記半導体層3002の線幅が広い場合には、図３（Ｂ）に示すように、前記半導体層3002は、ゲート絶縁層を介してソース配線と並列するように配置することになる。
【００４１】
さらに、前記半導体層3002に重なるよう形成された保持容量配線3005,3006,3007は、図３（Ｂ）に示すように、隣のゲート配線3004より延在させ接続することで、前記半導体層3002の上に形成しなくて済む。このとき、隣のゲート配線3004が保持容量配線を兼ねることになる。このとき、前記半導体層3002の長さを短くすることが出来る。図４（Ａ）は図２及び図３におけるゲート配線を示す断面図である。図４（Ａ）すなわち図２の配置の様に配線間隔4001,4002,4003を２μｍ、配線4002,4004の間隔を５μｍとし、コンタクト開口部までの長さ4006,4007を４μｍとした場合、一つの高濃度の不純物を有する半導体層の長さは２４μｍと算出できる。これに対し、図３のごとく前記隣のゲート配線が保持容量配線を兼ねる方法を用いれば、図４（Ａ）の部分は図４（Ｂ）のごとく形成され、各間隔4008,4009,4010,4011,4012の合計は１７μｍとなり、抵抗を約2/3に小さくすることが出来る。
【００４２】
すなわち、画素付近の回路を図３（Ｂ）のごとく形成すれば、抵抗を小さくすることができる。
【００４３】
多結晶シリコン層にリンを加えたときの導電率特性を図２３（M. M. Mandurah, J.Electrochem.Soc. 126.1019-1023 (June.1979) ）に示す。図中poly-crystalline シリコンの曲線で示されるように、リン濃度が1019atoms/cm3前後で抵抗率の変化が異なる。1019atoms/cm3より小さくなるにつれ、粒界にキャリアがトラップされ、結晶中のキャリアが少なくなり抵抗が高くなる。1019atoms/cm3からリン濃度が大きくなると抵抗率は小さくなるが、その依存性は前記1019atoms/cm3より小さくなる変化に比べて緩やかになる。
【００４４】
我々の作成した、1021atoms/cm3程度リンが添加されたシリコン層の抵抗率は、２×103Ωｃｍ前後となる。これは抵抗率を小さくする目的で、大きな濃度で添加しているが、回路設計により若干の抵抗の増大は許容される。従来のＴＦＴにおいて、ソース及びドレイン領域に添加された1019atoms/cm3以上のものが多いことから、我々は前記多結晶シリコン中にリンに限らず不純物元素が1019atoms/cm3以上添加されていれば、シリコンに導電性を持たせることが可能と考えた。このシリコン中に添加された1019atoms/cm3以上の不純物の濃度を、本明細書では高濃度と記す。
【００４５】
以上の構成で動作可能な、液晶表示装置について評価する。半導体層を結晶化した場合、ＣＭＯＳ回路を作製することが可能となる。このとき全ての素子にオフセット領域またはＬＤＤ領域を設けることで、オフリーク電流を小さくすることができる。しかしながらP型ＴＦＴからなる駆動回路を形成するとき、オフセット領域またはＬＤＤ領域によって、オン電流が小さくなることが予想される。表１には、幅8μｍ×8μｍのＴＦＴにおいて、前記オフセット領域またはＬＤＤ領域を形成したときの、ＯＮ電流値を示す。
【００４６】
【表１】
【００４７】
シフトレジスタは一方向の画素数分のトランジスタが連結されている。前記一方向の画素数が一定の場合、シフトレジスタを小さいＯＮ電流値で、かつ高い周波数で駆動すると、ＴＦＴにおいて充電もしくは放電がしきれず、信号が流れなくなる。したがって、ＯＮ電流値により周波数は制限される。また、画素部において、ゲート配線はメタル部分と半導体部分が直列でつながっており、この抵抗増加に起因した信号の遅延がおきる。信号の遅延が起きた場合、ゲート電極に印加する信号の有効時間が短くなるため、ビデオ信号の分割を行うなどで解決する。
【００４８】
前記シフトレジスタの動作限界を考慮し、シミュレーションにより、必要なオン電流を流すための前記オフセット領域またはＬＤＤ領域中の不純物量と、前記オフセット領域またはＬＤＤ領域の幅を見積もった。本発明においては、画素数640×3（RGB）×480、画素ピッチ42μｍ×126μｍであり、周辺にp型ＴＦＴ及びｎ型ＴＦＴからなる駆動回路が設けられ、４分割されたビデオ信号に対応する液晶表示用電気光学装置を例にする。その結果、シフトレジスタに関しては、シミュレーションによれば、シフトレジスタは、駆動する周波数は5MHz以下において動作すると見積もられた。このとき前記LDD領域の不純物がn型を付与する不純物の場合、前記LDD領域の幅は0.5μｍ以下で動作し、ｐ型を付与する不純物の場合、前記LDD領域の幅は1μｍ以下と見積もられた。
【００４９】
このように、通常量産される、４inch角で5MHz以下の液晶駆動回路は、この発明による設計においても動作する。
【００５０】
以下に、本発明のＴＦＴの作製工程を四例示す。工程例１では基板上にｎチャネル型ＴＦＴとｐチャネル型のＴＦＴを形成し、全てのＴＦＴにＬＤＤ領域を形成する工程例を、工程例２では基板上にｎチャネル型ＴＦＴとｐチャネル型のＴＦＴを形成し、全てのＴＦＴにオフセット領域を形成する工程例を、工程例３では基板上にｎチャネル型ＴＦＴもしくはｐチャネル型のＴＦＴを形成し、全てのＴＦＴにＬＤＤ領域を形成する工程例を、工程例４では基板上にｎチャネル型ＴＦＴもしくはｐチャネル型のＴＦＴを形成し、全てのＴＦＴにオフセット領域を形成する工程例を、それぞれ示す。いずれの工程例においても、ＴＦＴは4枚のフォトマスクを使用することで、作製される。
【００５１】
（工程例１）
本発明のＴＦＴの作製工程を表２に示す。表２では、金属不純物を用いて半導体層を結晶化し、基板上に形成される全てのＴＦＴにＬＤＤ領域を形成する工程例を示す。該工程を、保持容量配線が、絶縁層を介してゲート電極の高濃度ｎ型不純物が添加された半導体層からなる部分と交差する図１のＴＦＴ構成を例にとり説明する。該工程順序及び条件は、保持容量配線が当該保持容量配線と接続したＴＦＴのゲート配線のある方向とは反対側のゲート配線と接続する図３（Ｂ）で示される構成の場合にも適用できる。なお表２中では、フォトマスクを使用する工程に*をつけている。
【００５２】
【表２】
【００５３】
以下表２の工程に従い、図５〜図８を用いて説明する。図５〜図８は、工程が進むにつれ形成される各層の形状を示す上面図である。
【００５４】
基板はガラスもしくは石英から成るものを使用する。ガラスの場合には表面よりアルカリ金属などの拡散を防ぐため、シリコン酸化膜等の下地膜を形成することが望ましい。
【００５５】
まず、工程１で示される様に、前記基板上に非結晶質の半導体層を成膜する。シリコンを例にするなら、プラズマＣＶＤもしくは減圧ＣＶＤもしくはスパッタによる成膜を行う。シリコン以外にも、ガリウム、ヒ素、ゲルマニウムの何れかを組成としてもつ材料を用いても良い。
【００５６】
次に、工程２で示される様に前記非結晶質の半導体層の結晶化を行う。これは熱結晶化、もしくはレーザーによる結晶化、もしくはこれを併用する。この発明において半導体層は、金属不純物を触媒として添加し、結晶化を促進する方法を使用出来る。前記金属不純物はニッケルが効果的であり、以後ニッケルを用いた例を挙げる。ニッケルの添加した場合は、後の工程８で熱結晶化を行い、その後Ｐ型ＴＦＴ部のソース、ドレイン部に高濃度不純物をドーピングした後、ゲッタリング熱処理を行う。
【００５７】
次に、工程３で示される様に結晶化された半導体層に、フォトレジストを形成し、ドライエッチングにて形成を行う。このとき、図５（a）に示されるように、画素部の駆動スイッチにあたるＴＦＴのチャネル及び低濃度不純物領域部分5000、および前記ＴＦＴのソース領域5001、および前記ＴＦＴのドレイン領域5002にあたる部分より延在した保持容量部分5003、ゲート配線の一部となる島状の部分5004、図５（b）に示される駆動回路のｎ型ＴＦＴ部、図５（c）に示される駆動回路のｐ型ＴＦＴ部、が形成される。なお図５〜８中で駆動回路のソース部分とドレイン部分の区別はしていない。
【００５８】
次に、工程４で示される様に高濃度n型不純物を添加する領域を形成する。画素部の駆動スイッチにあたるＴＦＴのソース領域5001、およびそのドレイン領域5002、保持容量を形成する部分5003、ゲート配線の一部となる島状の部分5004、図５（b）に示される駆動回路のｎ型ＴＦＴのソース部分及びドレイン部分5005、の部分以外にフォトレジストを形成し、高濃度n型不純物をドーピングする際のマスクとする。
【００５９】
そして工程５で示される様に半導体層において前記ドーピングする際のマスクが形成されていない領域に高濃度n型不純物ドープ領域のドーピングを行う。前記n型不純物として典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ニッケルを用いた結晶化を行う場合はリン（Ｐ）を用いる。なぜなら前記半導体層に触媒すなわちニッケルを添加し、半導体層を結晶化する場合には、後工程で熱処理によりリンの添加された領域に偏析させる方法で、チャネル部分の半導体層のリンを除去する、すなわちゲッタリングをする方法が一般的にとられているからである。本発明でもこれを利用する。
【００６０】
次に工程６で示される様にゲート絶縁層をプラズマCVDもしくはスパッタ、熱酸化等で、酸化膜もしくは窒化膜を形成する。
【００６１】
そして工程７で示される様にゲート絶縁層に、フォトレジストを形成し、ドライエッチングにて開口部を設ける。図６は前記開口部の形状を示している。画素部分のソース領域6001及びドレイン領域6002、ゲート配線の半導体層部分の両端6003、駆動回路のｎ型ＴＦＴ部分のソース領域及びドレイン領域6004、Ｐ型ＴＦＴのチャネル領域にフォトレジストが形成されるときの誤差を加味した幅を除いた領域6006に開口部を設ける。
【００６２】
すると前記開口部を設けた部分は、半導体層が露出している。この露出した領域に、工程８で示される様に高濃度のｐ型不純物をドーピングする。半導体層がシリコンであるとき、典型的にはボロンを用いる。図６中では、ボロンがドーピングされた領域が、前記高濃度のｎ型不純物を示したハッチングとは異なるハッチングで示されている。このとき、画素部分のソース領域6001及びドレイン領域6002、ゲート配線の半導体層部分の両端6003、駆動回路のｎ型ＴＦＴ部分のソース領域及びドレイン領域6004に高濃度のｐ型不純物がドーピングされるので、該領域のｐ型不純物はｎ型不純物濃度を超えない濃度でドーピングする。
【００６３】
このため前記ｐ型不純物をドーピングする前後何れかに、リンを、前記ｐ型不純物をドーピングする領域に前記ｐ型不純物濃度を超えない濃度で添加する。その後ゲッタリング熱処理を行う。このときニッケルは各ＴＦＴのソース及びドレイン領域にゲッタリングされる。
【００６４】
そして、工程９で示される様にスパッタ成膜等で、導電性配線を成膜する。これはゲート配線及びソース配線として、半導体層と接触し導電性を確保する必要があるため、熱により半導体層に拡散せず、かつ抵抗率が上昇しない材料が望ましい。また、前記導電性配線は半導体層に接しているため、後工程でエッチングする際の半導体層と前記配線材料とのエッチング選択比が必要となる。半導体層がシリコンの場合、選択比を大きくするためには、配線材料を薬液でエッチングすることが望ましい。以上の条件より、前記導電性配線材料は、前記TiとAlを積層する他に、Mo、Ag-Pd-Cuが挙げられる。
【００６５】
その後工程１０で示される様に前記導電性配線に、フォトレジストを形成し、図７に示されるような導電性配線の形状を形成する。画素部ＴＦＴのソース部分と接続する配線7001、シリコンで形成されたゲート配線の一部をチェーン状に繋ぐよう接続され、画素部ＴＦＴのゲート部上に伸びた配線7002、画素部ＴＦＴのドレイン部分に接続する画素電極7003、画素部ＴＦＴのドレイン領域にあたる部分より伸びたCs（保持容量）部分に重なるよう形成された保持容量配線7004、を形成する。また駆動回路においては、ｎ型ＴＦＴ部分のソース配線及びドレイン配線及びゲート配線7005、ｐ型ＴＦＴ部分のソース配線及びドレイン配線及びゲート配線7006、を形成する。
【００６６】
このとき画素部ＴＦＴの半導体層において、基板平面を上から見た場合、ゲート配線で遮蔽された部分と低濃度のｎ型不純物領域の間には、斜線で示された間隔8001がある。また駆動回路においてもｎ型ＴＦＴ及びＰ型ＴＦＴに同様の間隔がある。ここに、工程１１で示される様にゲート絶縁層を通過させ半導体層にドーピングする、いわゆるスルードープ方法を用い、低濃度の一導伝型不純物を添加する。これにより低濃度の一導伝型不純物領域8002,8003,8004を形成する。
【００６７】
その後、工程１２で示される様に基板をレーザー照射による処理もしくは500℃前後で加熱処理する。これにより半導体中のｎ型不純物もしくはｐ型不純物が安定した位置に収まり、決まった不純物準位が形成される。そして、基板を水素雰囲気で加熱処理し、半導体中もしくは半導体とゲート絶縁層間のダングリングボンドを水素で終端する。これにより界面準位を無くし、特性を向上させる。
【００６８】
以上の工程で、結晶化された半導体層を用いたトップゲート型ＴＦＴが４枚のマスクで完成する。
【００６９】
（工程例２）
本発明のＴＦＴの作製工程を表３に示す。工程例２では、基板上に形成される全てのＴＦＴにオフセット領域を形成する工程例を示す。該工程を、保持容量配線が、絶縁層を介してゲート電極の高濃度ｎ型不純物が添加された半導体層からなる部分と交差するＴＦＴ構成を例にとり説明する。該工程順序及び条件は、保持容量配線が当該保持容量配線と接続したＴＦＴのゲート配線のある方向とは反対側のゲート配線と接続する構成の場合にも適用できる。
【００７０】
【表３】
【００７１】
表３の工程例において、工程１より、工程８までは工程例１と同様の処理を行う。但し工程８においてゲッタリング熱処理を行う。このときニッケルは各ＴＦＴのソース及びドレイン領域にゲッタリングされる。その後工程９で示される様に半導体層の活性化を行う。これにより半導体中のｎ型不純物もしくはｐ型不純物が安定した位置に収まり、決まった不純物準位が形成される。工程例１と異なり、半導体層の活性化を行う際、配線材料の耐熱性を考慮する必要が無い利点がある。
【００７２】
このとき画素部ＴＦＴの半導体層において、基板平面を上から見た場合、ゲート配線で遮蔽された部分と低濃度のｎ型不純物領域の間には、斜線で示された間隔8001がある。また駆動回路においてもｎ型ＴＦＴ及びＰ型ＴＦＴに同様の間隔8002,8003,8004がある。工程例１ではここに不純物を添加するが、工程例２ではここに不純物を添加しない。すなわち前記間隔が真性半導体となりオフセット領域となる。
【００７３】
そして工程１０、工程１１、で示される様に導電性配線を形成する。この導電性配線は、水素雰囲気での加熱処理すなわち300℃程度の耐熱性を持ち、低抵抗の材料が望ましい。
【００７４】
その後工程１２で示される様に基板を水素雰囲気で加熱処理し、半導体中もしくは半導体とゲート絶縁層間のダングリングボンドを水素で終端する。これにより界面準位を無くし、特性を向上させる。水素化しなくても半導体特性として良好である場合、この工程は無くてもよい。
【００７５】
以上の工程で、結晶化された半導体層を用いたトップゲート型ＴＦＴが４枚のマスクで完成する。
【００７６】
（工程例３）
本発明のＴＦＴの作製工程を表４に示す。表４では、金属不純物を用いて半導体層を結晶化し、基板上にｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴが形成され、前記ＴＦＴにＬＤＤ領域を形成する工程例を示す。該工程を、保持容量配線が、絶縁層を介してゲート電極の高濃度ｎ型不純物が添加された半導体層からなる部分と交差するＴＦＴ構成を例にとり説明する。該工程順序及び条件は、保持容量配線が当該保持容量配線と接続したＴＦＴのゲート配線のある方向とは反対側のゲート配線と接続する構成の場合にも適用できる。
【００７７】
【表４】
【００７８】
以下表４の工程に従い、図１９〜図２２を用いて説明する。図１９〜図２２は、工程が進むにつれ形成される各層の形状を示す上面図である。
【００７９】
表４の工程例において、工程１〜工程２までは工程例１と同様の処理を行う。
そして工程３で示される様に結晶化された半導体層に、フォトレジストを形成し、ドライエッチングにて島状に形成する。このとき、図１９（Ａ）に示されるように、画素部の駆動スイッチにあたるＴＦＴのチャネル及び低濃度不純物領域部分1900、および前記ＴＦＴのソース領域1901、および前記ＴＦＴのドレイン領域1902にあたる部分より延在した保持容量部分1903、ゲート配線の一部となる島状の部分1904、図１９（Ｂ）に示される駆動回路の前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴ部、が形成される。
【００８０】
次に、工程４で示される様に高濃度の前記一導伝型不純物を添加する領域を形成する。画素部の駆動スイッチにあたるＴＦＴのソース領域1901、およびそのドレイン領域1902、保持容量を形成する部分1903、ゲート配線の一部となる島状の部分1904、図１９（Ｂ）に示される駆動回路の前記一導伝型のソース部分及びドレイン部分1905、の部分以外にフォトレジストを形成し、高濃度の前記一導伝型不純物をドーピングする際のマスクとする。
【００８１】
そして工程５で示される様に半導体層において前記ドーピングする際のマスクが形成されていない領域に高濃度の前記一導伝型不純物ドープ領域のドーピングを行う。半導体層がシリコンであるとき、前記ｎチャネル型ＴＦＴもしくはｐチャネル型のＴＦＴがｎ型のＴＦＴであれば、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ニッケルを触媒とし結晶化を行う場合はリン（Ｐ）を用いる。また前記半導体層の結晶化において、ニッケル添加を用いて半導体層を結晶化する場合に、前記ｎチャネル型ＴＦＴもしくはｐチャネル型のＴＦＴがｐ型であれば、当不純物以外に、当不純物を越えない濃度でリンを添加する。なぜならリンはニッケルをゲッタリングする際に有効だからである。その後ゲッタリング熱処理を行う。このときニッケルは各ＴＦＴのソース及びドレイン領域にゲッタリングされる。
【００８２】
その後、工程６で示される様にゲート絶縁層をプラズマCVDもしくはスパッタ、熱酸化等で、酸化膜もしくは窒化膜を形成する。
【００８３】
次に工程７で示される様にゲート絶縁層に、フォトレジストを形成し、ドライエッチングにて開口部を設ける。図２０は前記開口部の形状を示している。画素部分のソース領域2021及びドレイン領域2022、ゲート配線の半導体層部分の両端2023、駆動回路の前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴ部分のソース領域及びドレイン領域2024、に開口部を設ける。
【００８４】
そして工程８で示される様に、スパッタ成膜等で、導電性配線を成膜する。これはゲート配線及びソース配線として、半導体層と接触し導電性を確保する必要があるため、熱により半導体層に拡散せず、かつ抵抗率が上昇しない材料が望ましい。また、前記導電性配線は半導体層に接しているため、後工程でエッチングする際の半導体層と前記配線材料とのエッチング選択比が必要となる。半導体層がシリコンの場合、選択比を大きくするためには、配線材料を薬液でエッチングすることが望ましい。以上の条件より、前記導電性配線材料は、前記TiとAlを積層する他に、Mo、Ag-Pd-Cuが挙げられる。
【００８５】
その後工程９で示される様に前記導電性配線に、フォトレジストを形成し、図２１に示されるような前記導電性配線の形状を形成する。画素部ＴＦＴのソース部分と接続する配線2101、シリコンで形成されたゲート配線の一部をチェーン状に繋ぐよう接続され、画素部ＴＦＴのゲート部上に伸びた配線2102、画素部ＴＦＴのドレイン部分に接続する画素電極2103、画素部ＴＦＴのドレイン領域にあたる部分より伸びたCs（保持容量）部分に重なるよう形成された保持容量配線2104、を形成する。また駆動回路においては、前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴ部分のソース配線及びドレイン配線及びゲート配線2105、を形成する。
【００８６】
このとき画素部ＴＦＴの半導体層において、基板平面を上から見た場合、ゲート配線で遮蔽された部分と低濃度の一導伝型の不純物領域の間には、斜線で示された間隔2201がある。また駆動回路においても前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴに同様の間隔2202,2203がある。ここに、工程１０で示される様にゲート絶縁層を通過させ半導体層にドーピングする、いわゆるスルードープ方法を用い、低濃度の前記一導伝型不純物を添加する。これにより低濃度の前記一導伝型の不純物領域を形成する。
【００８７】
その後工程１１で示される様に基板をレーザー照射による処理もしくは加熱処理する。これにより半導体中の前記一導伝型不純物が安定した位置に収まり、決まった不純物準位が形成される。そして、基板を水素雰囲気で加熱処理し、半導体中もしくは半導体とゲート絶縁層間のダングリングボンドを水素で終端する。これにより界面準位を無くし、特性を向上させる。水素化しなくても半導体特性として良好である場合、この工程は無くてもよい。
【００８８】
以上の工程で、結晶化された半導体層を用いたトップゲート型ＴＦＴが４枚のマスクで完成する。
【００８９】
（工程例４）
本発明のＴＦＴの作製工程を表５に示す。表５では、金属不純物を用いて半導体層を結晶化し、基板上にｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴが形成され、前記ＴＦＴにオフセット領域を形成する工程例を示す。該工程を、保持容量配線が、絶縁層を介してゲート電極の高濃度ｎ型不純物が添加された半導体層からなる部分と交差するＴＦＴ構成を例にとり説明する。該工程順序及び条件は、保持容量配線が当該保持容量配線と接続したＴＦＴのゲート配線のある方向とは反対側のゲート配線と接続する構成の場合にも適用できる。
【００９０】
【表５】
【００９１】
以下表５の工程に従い、図１９〜図２２を用いて説明する。図１９〜図２２は、工程が進むにつれ形成される各層の形状を示す上面図である。
【００９２】
表５の工程例において、工程１〜工程５までは工程例３と同様の処理を行う。
【００９３】
その後、工程６で示される様に基板をレーザー照射による処理もしくは加熱処理する。これにより前記半導体中の不純物が安定した位置に収まり、決まった不純物準位が形成される。
【００９４】
次に工程７で示される様にゲート絶縁層をプラズマCVDもしくはスパッタ、熱酸化等で、酸化膜もしくは窒化膜を形成する。
【００９５】
そして工程８で示される様にゲート絶縁層に、フォトレジストを形成し、ドライエッチングにて開口部を設ける。図２０は前記開口部の形状を示している。画素部分のソース領域2021及びドレイン領域2022、ゲート配線の半導体層部分の両端2023、駆動回路の前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴ部分のソース領域及びドレイン領域2024、に開口部を設ける。
【００９６】
そして工程９で示される様に、スパッタ成膜等で、導電性配線を成膜する。これはゲート配線及びソース配線として、半導体層と接触し導電性を確保する必要があるため、熱により半導体層に拡散せず、かつ抵抗率が上昇しない材料が望ましい。また、前記導電性配線は半導体層に接しているため、後工程でエッチングする際の半導体層と前記配線材料とのエッチング選択比が必要となる。半導体層がシリコンの場合、選択比を大きくするためには、配線材料を薬液でエッチングすることが望ましい。以上の条件より、前記導電性配線材料は、前記TiとAlを積層する他に、Mo、Ag-Pd-Cuが挙げられる。
【００９７】
その後工程１０で示される様に前記導電性配線に、フォトレジストを形成し、図２１に示されるような導電性配線の形状を形成する。画素部ＴＦＴのソース部分と接続する配線2101、シリコンで形成されたゲート配線の一部をチェーン状に繋ぐよう接続され、画素部ＴＦＴのゲート部上に伸びた配線2102、画素部ＴＦＴのドレイン部分に接続する画素電極2103、画素部ＴＦＴのドレイン領域にあたる部分より伸びたCs（保持容量）部分に重なるよう形成された保持容量配線2104、を形成する。また駆動回路においては、前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴ部分のソース配線及びドレイン配線及びゲート配線2105、を形成する。
【００９８】
このとき画素部ＴＦＴの半導体層において、基板平面を上から見た場合、ゲート配線で遮蔽された部分と低濃度の前記一導伝型不純物領域の間には、斜線で示された間隔2201がある。また駆動回路においても前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴに同様の間隔2202,2203がある。ここに、ゲート絶縁層を通過させ半導体層にドーピングする、いわゆるスルードープ方法を用い、低濃度の前記一導伝型不純物を添加する。これにより低濃度の前記一導伝型不純物領域を形成する。
【００９９】
そして、基板を水素雰囲気で加熱処理し、半導体中もしくは半導体とゲート絶縁層間のダングリングボンドを水素で終端する。これにより界面準位を無くし、特性を向上させる。水素化しなくても半導体特性として良好である場合、この工程は無くてもよい。
【０１００】
以上の工程で、結晶化された半導体層を用いたトップゲート型ＴＦＴが４枚のマスクで完成する。
【０１０１】
また、本発明によれば、画素部に設けたＴＦＴを有する液晶表示装置にとどまらず、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する半導体装置、あるいは、ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴを有する半導体装置を作製できる。
【０１０２】
【実施例】
以下に示す実施例により詳細な説明を行う。
【０１０３】
[実施例１]
本発明の実施例を、図９〜図１２を用いて説明する。図９〜図１２では、図２中の断面A1〜A2を画素部の周辺に設けられる駆動回路のＴＦＴとして、図２中の断面A1〜A2を画素に設けたＴＦＴおよび保持容量として、図２中の断面A1〜A2をゲート配線及びゲート電極部分として示し、これらを同時に作製する方法について工程に従って詳細に説明する。なお、フォトリソグラフィーによって形成されたレジスト部分を、図中ＰＭ１〜ＰＭ４として示す。
【０１０４】
図９（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。ここでは下地膜１０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。
【０１０５】
酸化窒化シリコン膜は従来の平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、酸化窒化水素化シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。
【０１０６】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコン・ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成することも可能である。例えば、前述の様に酸化窒化シリコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【０１０７】
そして、結晶化の工程を行い非晶質半導体層１０３ａから結晶質半導体層１０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atomic%以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
【０１０８】
また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ4とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。
【０１０９】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図９（Ｂ）に示すように結晶質半導体層１０３ｂを得ることができる。
【０１１０】
そして、結晶質半導体層１０３ｂ上に第１のフォトマスクを用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図９（Ｃ）に示すように島状半導体層104〜108を形成する。結晶質シリコン膜のドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
【０１１１】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atomic／cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。
【０１１２】
そして、図１０（ｄ）に示すように、第２のフォトマスクを用いてレジストを形成し、第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０14〜５×１０15atomic/cm2とし、加速電圧を５〜１５keVとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。第１の不純物領域には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。これにより、駆動回路のn型ＴＦＴのソース及び駆動回路領域109と、画素部のソース領域110と、画素部の保持容量領域111と、ゲート配線及び電極部分の半導体層からなる層112が形成される。
【０１１３】
第１のドーピング処理の後、半導体層上にゲート絶縁膜を形成する。ゲート絶縁膜113はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜から形成する。また、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Ortho-silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１１４】
そして、第３のフォトマスクでレジストによるマスクを形成し、ドライエッチングによって図９（ｆ）に示すように絶縁膜に開口部を設ける。ゲート絶縁膜のドライエッチングにはＣHＦ3のガスを用いる。
【０１１５】
前記絶縁膜の開口部に半導体が露出するため、ここから高濃度ｐ型不純物をドーピングし不純物領域を形成する。この不純物領域はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、高濃度ｐ型不純物領域のボロン（Ｂ）濃度は、１×１０20〜１×１０21atomic／cm3となるようにする。これによりｐチャネル型ＴＦＴを形成する島状半導体層のソース領域およびドレイン領域である高濃度ｐ型不純物領域114を形成する。
【０１１６】
このとき、ｎチャネル型ＴＦＴを形成する島状半導体層においても、ソース及びドレイン領域は露出しており、前記ｐ型を付与する不純物元素が添加される。このｐ型不純物領域には、前工程においてリンが３×１０20〜３×１０21atomic/cm3の濃度で含有している。すなわち、ソース及びドレイン領域における前記ｎ型を付与する不純物元素濃度を超えない濃度が添加され、ｎ型不純物領域とする電気特性は変わることが無い。
【０１１７】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し第４のフォトマスクでレジストマスクパターンを形成しエッチングによって、図１１（h）に示すようにゲート絶縁膜上に駆動回路及び画素部のゲート電極115,117と、駆動回路のソース及びドレイン配線116,118と、駆動回路のゲート配線124,127と、画素電極を形成するための導電膜123とを形成する。導電性配線としては、熱処理及び半導体層とのコンタクト抵抗が小さい材料が望ましい。本実施例では、熱処理によりシリコンに拡散しにくいバリアメタルとしてＴｉを用い、その上に抵抗の低いＡｌを積層して用いる。この構成を説明すると、Ｔｉ膜を５０〜１５０nmの厚さで形成し、高濃度不純物を含む半導体膜とコンタクトを形成する。そのＴｉ膜上に重ねてＡｌ膜を３００〜４００nmの厚さで形成し、２層を有する構造とする。その後、第４のフォトマスクによりレジストマスクパターンを形成し、エッチングによって前記導電層115〜127を形成する。
【０１１８】
そして、第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、図１２（ｉ）で島状半導体層に形成された高濃度不純物領域の内側に新たな不純物領域を形成する。ドーピングは、加速電圧を６０〜１００keV程度とし、n型不純物を絶縁膜を通過させ半導体層内に添加する方法をとる。こうして、チャネル形成領域と、高濃度不純物領域との間に低濃度不純物領域を形成する。ｎ型を付与する不純物元素は、２×１０17〜３×１０18atomic/cm3の濃度となるようにする。
【０１１９】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板１０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい（図１２（ｊ））。
【０１２０】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層１０４〜１０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic%程度付与すれば良かった。
【０１２１】
こうして４枚のフォトマスクにより、同一の基板上に、駆動回路のＴＦＴと画素部に設けたＴＦＴとを有した基板を完成させることができる。駆動回路にはｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴ、画素部にはＴＦＴ、保持容量が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１２２】
［実施例２］
本実施例では、実施例１で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導体層は非晶質半導体層を熱アニール法やレーザーアニール法、またはＲＴＡ法などで結晶化させて形成するが、その他に特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。
【０１２３】
このとき、実施例１と同様にして、ガラス基板上に下地膜、非晶質構造を有する半導体層を２５〜８０nmの厚さで形成する。非晶質半導体層は非晶質シリコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜などが適用できる。これらの非晶質半導体層は水素を０．１〜４０atomic%程度含有するようにして形成すると良い。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピナーで基板を回転させて塗布するスピンコート法で触媒元素を含有する層を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層は、スピンコート法の他に印刷法やスプレー法、バーコーター法、或いはスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
【０１２４】
そして、結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atomic%以下にする。非晶質シリコン膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中において５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層を得ることができる。しかし、この熱アニールによって作製された結晶質半導体層は、光学顕微鏡観察により巨視的に観察すると局所的に非晶質領域が残存していることが観察されることがあり、このような場合、同様にラマン分光法では４８０ｃｍ-1にブロードなピークを持つ非晶質成分が観測される。そのため、熱アニールの後に実施例１で説明したレーザーアニール法で結晶質半導体層を処理してその結晶性を高めることは有効な手段として適用できる。
【０１２５】
また同様に触媒元素を用いる結晶化法もあり、このときは触媒元素を含有する層をスパッタ法により形成する。まず、実施例１と同様にして、ガラス基板上に下地膜、非晶質構造を有する半導体層を２５〜８０nmの厚さで形成する。そして、非晶質構造を有する半導体層の表面に０．５〜５nm程度の酸化膜（図示せず）を形成する。このような厚さの酸化膜は、プラズマＣＶＤ法やスパッタ法などで積極的に該当する被膜を形成しても良いが、１００〜３００℃に基板を加熱してプラズマ化した酸素雰囲気中に非晶質構造を有する半導体層の表面を晒しても良いし、過酸化水素水（Ｈ2Ｏ2）を含む溶液に非晶質構造を有する半導体層の表面を晒して形成しても良い。或いは、酸素を含む雰囲気中で紫外線光を照射してオゾンを発生させ、そのオゾン雰囲気中に非晶質構造を有する半導体層を晒すことによっても形成できる。
【０１２６】
このようにして表面に薄い酸化膜を有する非晶質構造を有する半導体層上に前記触媒元素を含有する層をスパッタ法で形成する。この層の厚さに限定はないが、１０〜１００nm程度の厚さに形成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ膜を形成することは有効な方法である。スパッタ法では、電界で加速された前記触媒元素から成る高エネルギー粒子の一部が基板側にも飛来し、非晶質構造を有する半導体層の表面近傍、または該半導体層表面に形成した酸化膜中に打ち込まれる。その割合はプラズマ生成条件や基板のバイアス状態によって異なるものであるが、好適には非晶質構造を有する半導体層の表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１×１０11〜１×１０14atom/cm2程度となるようにすると良い。
【０１２７】
その後、触媒元素を含有する層を選択的に除去する。例えば、この層がＮｉ膜で形成されている場合には、硝酸などの溶液で除去することが可能であり、または、フッ酸を含む水溶液で処理すればＮｉ膜と非晶質構造を有する半導体層上に形成した酸化膜を同時に除去できる。いずれにしても、非晶質構造を有する半導体層の表面近傍の、触媒元素の量を１×１０11〜１×１０14atom/cm2程度となるようにしておく。そして、熱アニールによる結晶化の工程を行い、結晶質半導体層を得ることができる。
【０１２８】
上記工程で作製された結晶質半導体層から島状半導体層を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０17〜１×１０19atomic／cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【０１２９】
この目的におけるリン（Ｐ）によるゲッタリング処理は、活性化工程で同時に行うことができる。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる。その結果その不純物領域には１×１０17〜１×１０19atomic／cm3程度の触媒元素が偏析した。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１３０】
［実施例３］
本実施例では、実施例１で示したアクティブマトリクス基板の画素電極の一部を、透明導電膜で形成する例を示す。
【０１３１】
図２５には、実施例１で作成される導電膜からなる画素電極2501に電気的に接触するように、新たに一枚フォトマスクを用いて、透明導電膜からなる画素電極2502を形成した場合の画素部における上面図を示す。前記透明導電膜には、代表的にはＩＴＯ膜を用いることが出来る。前記ＩＴＯ膜は、スパッタ成膜方法によって約１００nmの膜厚で成膜し、フォトマスクを用いてフォトレジストを形成し、公知のエッチング方法を用いて形成する。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【０１３２】
こうして５枚のフォトマスクにより、画素部に透明導電膜からなる画素電極を有する基板を完成させることができる。このようにして作成されるアクティブマトリクス基板は、透過型表示装置に用いることが出来る。
【０１３３】
［実施例４］
本実施例では実施例１〜３で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を図１３を用いて説明する。図１３は、図２（ｂ）の画素電極及び保持容量部分の断面図を用いた完成図である。
【０１３４】
まず図２の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μｍの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどを用い１５０〜２００℃で加熱して硬化させる。
【０１３５】
スペーサの配置は任意に決定すれば良いが、好ましくは、図１３で示すように、画素部においてはドレイン配線（画素電極）のコンタクト部と重ねてその部分を覆うように柱状スペーサ４０１を形成すると良い。コンタクト部は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部にスペーサ用の樹脂を充填する形で柱状スペーサ４０１を形成することでディスクリネーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図１３で示すようにソース配線およびドレイン配線を覆うようにして設けても良い。
【０１３６】
その後、配向膜４０２を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ４０１の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサにより静電気からＴＦＴを保護する効果を得ることができる。また図１３では説明しないが、配向膜４０７を先に形成してから、スペーサを形成した構成としても良い。
【０１３７】
対向側の対向基板４００には、遮光膜４０６、透明導電膜４０５および配向膜４０４を形成する。遮光膜４０６はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤（図示せず）で貼り合わせる。シール剤にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ４０１によって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０3を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図１３に示すアクティブマトリクス型液晶表示装置が完成する。
【０１３８】
図１４はこのようなアクティブマトリクス基板の上面図を示し、画素部および駆動回路部とスペーサおよびシール剤の位置関係を示す上面図である。実施例１で述べたガラス基板１０１上に画素部６０４の周辺に駆動回路として走査信号駆動回路６０５と画像信号駆動回路６０６が設けられている。さらに、その他ＣＰＵやメモリなどの信号処理回路６０７も付加されていても良い。そして、これらの駆動回路は接続配線６０３によって外部入出力端子６０２と接続されている。画素部６０４では走査信号駆動回路６０５から延在するゲート配線群６０８と画像信号駆動回路６０６から延在するソース配線群６０９がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素部に設けたＴＦＴ（本明細書では画素ＴＦＴと呼ぶ）と保持容量が設けられている。
【０１３９】
図１３において画素部において設けた柱状スペーサ４０６は、すべての画素に対して設けても良いが、図１４で示すようにマトリクス状に配列した画素の数個から数十個おきに設けても良い。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１００％とすることが可能である。また、駆動回路部に設けるスペーサはその全面を覆うように設けても良いし各ＴＦＴのソースおよびドレイン配線の位置にあわせて設けても良い。図１４では駆動回路部に設けるスペーサの配置を６１０〜６１２で示す。そして、図１４で示すシール剤は、基板１００上の画素部６０４および走査信号駆動回路６０５、画像信号駆動回路６０６、その他の信号処理回路６０７の外側であって、外部入出力端子６０２よりも内側に形成する。
【０１４０】
このようなアクティブマトリクス型液晶表示装置の構成を図１５の斜視図を用いて説明する。図１５においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部６０４と、走査信号駆動回路６０５と、画像信号駆動回路６０６とその他の信号処理回路６０７とで構成される。画素部６０４には画素ＴＦＴ２０４と保持容量２０５が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路６０５と画像信号駆動回路６０６からは、それぞれゲート配線１２２とソース配線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に接続している。また、フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）６１３が外部入力端子６０２に接続していて画像信号などを入力するのに用いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接着されている。そして接続配線６０３でそれぞれの駆動回路に接続している。また、対向基板４００には図示していない、遮光膜や透明電極が設けられている。
【０１４１】
このような構成の液晶表示装置は、実施例１で示したアクティブマトリクス基板を用いて形成することができる。実施例３で示すアクティブマトリクス基板を用いると透過型の液晶表示装置を得ることができる。
【０１４２】
［実施例５］
本発明はアクティブマトリクス型ＥＬディスプレイに適用することも可能である。その例を図２４に示す。
【０１４３】
図２４はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は画素部を表しており、その周辺にはＸ方向制御回路８２、Ｙ方向制御回路８３が設けられている。また、画素部８１の各画素は、スイッチ用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a（または８８b）、Ｙ方向信号線８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０１４４】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向制御回路８２、Ｙ方向制御回路８３又は電流制御用ＴＦＴ８６として実施例１で作成されるＣＭＯＳ回路を用い、スイッチ用ＴＦＴ８４として画素ＴＦＴを用いることが可能である。すなわち、本実施例のアクティブマトリクス型ＥＬディスプレイは実施例１〜３で作成されるアクティブマトリクス基板を作製した後、公知の手段によりＥＬ層を形成すれば良い。
【０１４５】
［実施例６］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置並びにＥＬ型表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。
【０１４６】
図１６（Ａ）は携帯情報端末であり、本体２２０１、画像入力部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５やその他の信号制御回路に適用することができる。
【０１４７】
このような携帯型情報端末は、屋内はもとより屋外で使用されることも多い。長時間の使用を可能とするためにはバックライト使用せず、外光を利用する反射型の液晶表示装置が低消費電力型として適しているが、周囲が暗い場合にはバックライトを設けた透過型の液晶表示装置が適している。このような背景から反射型と透過型の両方の特徴を兼ね備えたハイブリット型の液晶表示装置が開発されているが、本発明はこのようなハイブリット型の液晶表示装置にも適用できる。表示装置２２０５はタッチパネル３００２、液晶表示装置３００３、ＬＥＤバックライト３００４により構成されている。タッチパネル３００２は携帯型情報端末の操作を簡便にするために設けている。タッチパネル３００２の構成は、一端にＬＥＤなどの発光素子３１００を、他の一端にフォトダイオードなどの受光素子３２００が設けられ、その両者の間に光路が形成されている。このタッチパネル３００２を押して光路を遮ると受光素子３２００の出力が変化するので、この原理を用いて発光素子と受光素子を液晶表示装置上でマトリクス状に配置させることにより、入力媒体として機能させることができる。
【０１４８】
図１６（Ｂ）はハイブリット型の液晶表示装置における画素部の構成であり、画素ＴＦＴ２０４および保持容量２０５上の第２の層間絶縁膜上にドレイン配線２６３と画素電極２６２が設けられている。このような構成は、実施例１を適用すれば形成することができる。このときドレイン配線は実施例１で示したような積層構造を成し、画素電極を兼ねる構成としている。画素電極２６２は実施例１で説明した透明導電膜材料を用いて形成する。液晶表示装置３００３をこのようなアクティブマトリクス基板から作製することで携帯型情報端末に好適に用いることができる。
【０１４９】
図１７（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
【０１５０】
図１７（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用することができる。
【０１５１】
図１７（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital Versatile Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、ビデオゲームやインターネットを介した情報表示などを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することができる。
【０１５２】
図１７（Ｅ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１５３】
図１８（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図１８（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１５４】
なお、図１８（Ｃ）に、図１８（Ａ）および図１８（Ｂ）における光源光学系および表示装置２６０１、２７０２の構造の一例を示す。光源光学系および表示装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成される。図１８（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図１８（Ｃ）中において矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、ＩＲフィルムなどを設けても良い。また図１８（Ｄ）は、図１８（Ｃ）における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図１８（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものではない。
【０１５５】
またここでは図示しなかったが、本発明ではその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などに適用することが可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜３の技術を用いて実現することができる。
【０１５６】
【発明の効果】
トップゲート型ＴＦＴにおいて、積層された構造を３層とすることにより、製造コストの削減及び歩留まりの向上を実現する。トップゲート型ＴＦＴ製造工程において、フォトマスクを４枚とすることにより、製造コストの削減及び歩留まりの向上を実現する。反射型アクティブマトリクス型表示装置に用いるトップゲート型ＴＦＴを、フォトマスクを４枚用いて作成できる。透過型アクティブマトリクス型表示装置に用いるトップゲート型ＴＦＴを、フォトマスクを５枚用いて作成できる。また、作製される全てのＴＦＴにLDDもしくはオフセット領域を設けることで、オフリーク電流を削減できる。
【図面の簡単な説明】
【図１】 本発明によって作製されるトップゲート型ＴＦＴを示す上面図。
【図２】 本発明によって作製されるトップゲート型ＴＦＴを示す断面図。
【図３】 本発明によって作製されるゲート配線抵抗を改善した配置のトップゲート型ＴＦＴを示す上面図。
【図４】 図２及び図3におけるゲート配線を示す断面図。
【図５】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図６】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図７】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図８】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図９】 画素部及び駆動回路におけるＴＦＴの作製工程を示す断面図。
【図１０】 画素部及び駆動回路におけるＴＦＴの作製工程を示す断面図。
【図１１】 画素部及び駆動回路におけるＴＦＴの作製工程を示す断面図。
【図１２】 画素部及び駆動回路におけるＴＦＴの作製工程を示す断面図。
【図１３】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１４】 液晶表示装置の入出力端子、配線、回路配置、スペーサ、シール剤の配置を説明する上面図。
【図１５】 液晶表示装置の構造を示す斜視図。
【図１６】 携帯型情報端末の一例を示す図。
【図１７】 半導体装置の一例を示す図。
【図１８】 投影型液晶表示装置の構成を示す図。
【図１９】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図２０】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図２１】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図２２】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図２３】 導伝性を付与する不純物濃度と、抵抗率の関係。
【図２４】 アクティブマトリクス型ＥＬ表示装置の回路構成を示す図。
【図２５】 画素部におけるＴＦＴの作製工程を示す上面図。
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、薄膜トランジスタをＴＦＴと記す）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部とその周辺に設けられる駆動回路を同一の基板上に設けた液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利用できる技術を提供する。尚、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置に代表される電気光学装置のＴＦＴの積層構造の例として、トップゲート型を成す場合、（１）半導体層、（２）ゲート絶縁層、（３）ゲート電極、（４）層間絶縁層、（５）ソース配線、の５層が挙げられる。そして前記ＴＦＴを形成するにあたり、（１）半導体層の分離、（２）ゲート絶縁層形成、（３）ゲート電極形成、（４）配線と、ゲート電極及びソース電極を接続する箇所にあたる層間絶縁層に開口部を形成、（５）ソース配線形成、の計５種類のマスクを用いることが挙げられる。前記計５種類のマスクを用いるということは、５回のフォトリソグラフィーの工程が行われることを意味する。
【０００３】
また、前記ＴＦＴにおける活性層すなわち半導体層は、ガラスなどの基板上に気相成長法などにより形成される。近年この活性層の半導体層を結晶化させる技術が進み、結晶構造を含む半導体（以下、結晶質半導体と記す）層（代表的には、結晶質シリコン或いは多結晶シリコン）を活性層としたＴＦＴでは、高い電界効果移動度が得られることからｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を機能させることができた。ＣＭＯＳ回路を形成することが可能になれば、画素部の他に駆動回路を同一基板上に一体形成でき、液晶表示装置において軽量化および薄型化が可能になるなど、利用範囲は大きい。しかしながら、ｎチャネル型のみもしくはｐチャネル型のみのＴＦＴ構造に比べ、構造は複雑になり、工程数は多くなる。
【０００４】
【発明が解決しようとする課題】
上に示したように、前記ＴＦＴの作製工程は多い。結晶質半導体層を活性層に適用し、画素部に設けたＴＦＴの他に駆動回路を作製する場合は特に多くなる。
【０００５】
ＴＦＴの作製工程の多さの目安の一つに、工程に用いるフォトマスクの枚数が挙げられる。フォトマスクはフォトリソグラフィーの技術において、エッチング工程のマスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィーの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【０００６】
本発明はこのような問題点を解決する手段を提供することを目的とする。すなわち工程数を削減し、特に工程に用いるフォトマスクを削減することで、レジスト塗布、プレベーク、露光、現像、及びその前後における洗浄や乾燥工程等も省略し、全体として大幅な工程削減をすることを目的とする。
【０００７】
【課題を解決するための手段】
本発明では、ＴＦＴの製造に要するフォトマスクの枚数を削減し、製造工程の数を削減する技術を提供する。
【０００８】
上記課題を解決するため、本発明では、トップゲート型ＴＦＴの積層構造を簡素にし、３層構造とした。
すなわち本発明では、基板の上に、半導体層と、前記半導体層上の絶縁層と、前記絶縁層上の導電層が形成される。
【０００９】
前記３層構造でＴＦＴを形成するために、ソース配線と、ゲート配線を同一の導電層で形成する。
【００１０】
保持容量は、1019atomic/cm3以上の不純物が添加された半導体層と、半導体層上の絶縁層と、絶縁層上の導電層より形成する。
【００１１】
またゲート配線については、島状導電層と、1019atomic/cm3以上の一導伝型不純物が添加され前記島状導電層に接続した島状半導体層と、から形成する。そしてソース配線と交差させる部分は島状半導体層で形成され、絶縁層を介して交差させる。但し抵抗が大きくなることが予想されるため、前記島状半導体層の大きさを適当なものとする。さらに保持容量配線の形成手段として、ゲート配線に接続し、前記島状半導体層の交差する長さを小さくする方法を挙げる。この詳細は発明の実施の形態に示す。
【００１２】
この手段によれば、ゲート配線とソース配線が交差する、ＴＦＴを有する半導体装置が３層構造で作製される。
【００１３】
また製造工程において、フォトマスクは、（１）島状半導体層の形成、（２）一導伝型の不純物領域の形成、（３）絶縁層の形成、（４）導電層の形成、のために用い、すなわち計4枚使用する。
【００１４】
このような手段を用い、本発明の構成は、基板上にＴＦＴを設けた半導体装置において、第一の絶縁表面上に、チャネル領域と、ソース領域と、ドレイン領域と、前記チャネル領域と前記ソース領域の間の領域と、前記チャネル領域と前記ドレイン領域の間の領域と、保持容量を形成する領域と、を形成する第一の島状半導体層と、前記第一の絶縁表面上に第二の島状半導体層と、前記第一の絶縁表面の上方に形成された第二の絶縁表面上に、前記チャネル領域と交差し、かつ前記第二の島状半導体層と電気的に接続している第一の配線と、前記第二の絶縁表面上に前記保持容量を形成する領域と重なり、かつ前記第二の島状半導体層と交差する第二の配線と、を有し、前記ソース領域、前記ドレイン領域、前記保持容量を形成する領域、及び前記第二の島状半導体層は、1019atomic/cm3以上の濃度の一導伝型の不純物が添加されていることを特徴とする。
【００１５】
また他の発明の構成は、基板上にＴＦＴを設けた半導体装置において、第一の絶縁表面上に、チャネル領域と、ソース領域と、ドレイン領域と、前記チャネル領域と前記ソース領域の間の領域と、前記チャネル領域と前記ドレイン領域の間の領域と、保持容量を形成する領域と、を形成する第一の島状半導体層と、前記第一の絶縁表面上に第二の島状半導体層と、前記第一の絶縁表面の上方に形成された第二の絶縁表面上に、前記チャネル領域と交差し、かつ前記第二の島状半導体層と電気的に接続している第一の配線と、前記第二の絶縁表面上に前記保持容量を形成する領域と重なり、かつ前記第一の配線と隣り合う第一の配線と電気的に接続している第二の配線と、を有し、前記ソース領域、前記ドレイン領域、前記保持容量を形成する領域、及び前記第二の島状半導体層は、1019atomic/cm3以上の濃度の一導伝型の不純物が添加されていることを特徴とする。
【００１６】
本発明の半導体装置の作製方法に関する構成は、基板上にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する半導体装置の作製方法において、前記基板上に結晶構造を含む半導体層を形成する第１の工程と、前記結晶構造を含む半導体層を選択的にエッチングして第１の島状半導体層及び第２の島状半導体層を形成する第２の工程と、前記第１の島状半導体層に、ｎ型を付与する不純物元素を添加して1019atomic/cm3以上の濃度のｎ型不純物領域を選択的に形成する第３の工程と、前記第１の島状半導体層及び前記第２の島状半導体層の上に絶縁層を形成する第４の工程と、前記絶縁層を選択的にエッチングする第５の工程と、前記第２の島状半導体層に、ｐ型を付与する不純物元素を添加して1019atomic/cm3以上の濃度のｐ型不純物領域を選択的に形成する第６の工程と、前記絶縁層もしくは前記第１の島状半導体層及び前記第２の島状半導体層の上に導電層を形成する第７の工程と、前記導電層を選択的にエッチングする第８の工程と、前記第１の島状半導体層または前記第２の島状半導体層に、前記絶縁層を通過させて一導伝型の不純物元素を添加し、一導伝型の不純物領域と形成する第９の工程と、前記第１の島状半導体層及び前記第２の島状半導体層に添加された不純物元素を活性化する第１０の工程と、を有することを特徴とする。
【００１７】
また、他の作製方法に関する構成は、基板上にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する半導体装置の作製方法において、前記基板上に非結晶構造の半導体層を形成する第１の工程と、前記非結晶構造の半導体層にニッケル、鉄、パラジウム、スズ、鉛、コバルト、白金、銅、金のうち何れかを添加する第２の工程と、前記半導体層を熱処理し、結晶構造を含む半導体層を形成する第３の工程と、前記結晶構造を含む半導体層を選択的にエッチングして第１の島状半導体層及び第２の島状半導体層を形成する第４の工程と、前記第１の島状半導体層に、選択的に、リン、もしくはリンとｎ型を付与する不純物元素、を添加して1019atomic/cm3以上の濃度のｎ型不純物領域を形成する第５の工程と、前記第１の島状半導体層及び前記第２の島状半導体層の上に絶縁層を形成する第６の工程と、前記絶縁層を選択的にエッチングする第７の工程と、前記第２の島状半導体層に、選択的に、リンと1019atomic/cm3以上の濃度のｐ型を付与する不純物が添加された領域を形成する第８の工程と、前記第１の島状半導体層及び前記第２の島状半導体層を熱処理もしくはレーザー照射処理する第９の工程と、前記絶縁層もしくは前記第１の島状半導体層及び前記第２の島状半導体層の上に導電層を形成する第１０の工程と、前記導電層を選択的にエッチングする第１１の工程と、前記第１の島状半導体層及び前記第２の島状半導体層に、前記絶縁層を通過させｎ型を付与する不純物元素を添加して、ｎ型不純物領域を形成する第１２の工程と、前記第１の島状半導体層及び前記第２の島状半導体層に添加された不純物元素を活性化する第１３の工程と、を有することを特徴とする。
【００１８】
また、他の作製方法に関する構成は、ｎチャネル型もしくはｐチャネル型のＴＦＴを基板上に設けた半導体装置の作製方法において、前記基板上に結晶構造を含む半導体層を形成する第１の工程と、前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第２の工程と、前記島状半導体層に、選択的に1019atomic/cm3以上の濃度の前記ｎチャネル型もしくはｐチャネル型の不純物領域を形成する第３の工程と、前記島状半導体層の上に絶縁層を形成する第４の工程と、前記絶縁層を選択的にエッチングする第５の工程と、前記絶縁層もしくは前記島状半導体層の上に導電層を形成する第６の工程と、前記導電層を選択的にエッチングする第７の工程と、前記島状半導体層に、前記絶縁層を通過させ一導伝型の不純物元素を添加し、選択的に前記一導伝型の不純物領域を形成する第８の工程と、前記島状半導体層に添加された不純物元素を活性化する第９の工程と、を有することを特徴とする。
【００１９】
また、他の作製方法に関する構成は、ｎチャネル型もしくはｐチャネル型のＴＦＴを基板上に設けた半導体装置の作製方法において、前記基板上に非結晶構造の半導体層を形成する第１の工程と、前記非結晶構造の半導体層にニッケル、鉄、パラジウム、スズ、鉛、コバルト、白金、銅、金のうち何れかを添加する第２の工程と、前記半導体層を熱処理し、結晶構造を含む半導体層を形成する第３の工程と、前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第４の工程と、前記島状半導体層に、選択的に、リン、もしくはリンと1019atomic/cm3以上の濃度の一導伝型の不純物領域を形成する第５の工程と、前記島状半導体層の上に絶縁層を形成する第６の工程と、前記絶縁層を選択的にエッチングする第７の工程と、前記島状半導体層を熱処理もしくはレーザー照射処理する第８の工程と、前記絶縁層もしくは前記島状半導体層の上に導電層を形成する第９の工程と、前記導電層を選択的にエッチングする第１０の工程と、前記島状半導体層に、前記絶縁層を通過させ前記一導伝型の不純物領域を形成する第１１の工程と、前記島状半導体層に添加された不純物元素を活性化する第１２の工程と、を有することを特徴とする。
【００２０】
また、他の作製方法に関する構成は、基板上にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する半導体装置の作製方法において、前記基板上に結晶構造を含む半導体層を形成する第１の工程と、前記結晶構造を含む半導体層を選択的にエッチングして前記第１の島状半導体層及び前記第２の島状半導体層を形成する第２の工程と、前記第１の島状半導体層に、選択的に、ｎ型を付与する不純物元素を添加して1019atomic/cm3以上の濃度のｎ型不純物領域を形成する第３の工程と、前記第１の島状半導体層及び前記第２の島状半導体層の上に絶縁層を形成する第４の工程と、前記絶縁層を選択的にエッチングする第５の工程と、前記第２の島状半導体層に、選択的に、1019atomic/cm3以上の濃度のｐ型不純物領域を形成する第６の工程と、前記第１の島状半導体層及び前記第２の島状半導体層に添加された不純物元素を活性化する第７の工程と、前記絶縁層もしくは前記第１の島状半導体層及び前記第２の島状半導体層の上に導電層を形成する第８の工程と、前記導電層を選択的にエッチングする第９の工程と、を有することを特徴とする。
【００２１】
また、他の作製方法に関する構成は、基板上にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する半導体装置の作製方法において、前記基板上に非結晶構造の半導体層を形成する第１の工程と、前記非結晶構造の半導体層にニッケル、鉄、パラジウム、スズ、鉛、コバルト、白金、銅、金のうち何れかを添加する第２の工程と、前記半導体層を熱処理し、結晶構造を含む半導体層を形成する第３の工程と、前記結晶構造を含む半導体層を選択的にエッチングして前記第１の島状半導体層及び前記第２の島状半導体層を形成する第４の工程と、前記第１の島状半導体層に、選択的に、リン、もしくはリンとｎ型を付与する不純物元素、を添加して1019atomic/cm3以上の濃度のｎ型不純物領域を形成する第５の工程と、前記第１の島状半導体層及び前記第２の島状半導体層の上に絶縁層を形成する第６の工程と、前記絶縁層を選択的にエッチングする第７の工程と、前記第２の島状半導体層に、選択的に、リンと1019atomic/cm3以上の濃度のｐ型不純物が添加された領域を形成する第８の工程と、前記第１の島状半導体層及び前記第２の島状半導体層に添加された不純物元素を活性化する第９の工程と、前記絶縁層もしくは前記第１の島状半導体層及び前記第２の島状半導体層の上に導電層を形成する第１０の工程と、前記導電層を選択的にエッチングする第１１の工程と、を有することを特徴とする。
【００２２】
また、他の作製方法に関する構成は、ｎチャネル型もしくはｐチャネル型のＴＦＴを基板上に設けた半導体装置の作製方法において、前記基板上に結晶構造を含む半導体層を形成する第１の工程と、前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第２の工程と、前記島状半導体層に、選択的に1019atomic/cm3以上の濃度の一導伝型の不純物領域を形成する第３の工程と、前記島状半導体層に添加された不純物元素を活性化する第４の工程と、前記島状半導体層の上に絶縁層を形成する第５の工程と、前記絶縁層を選択的にエッチングする第６の工程と、前記絶縁層もしくは前記島状半導体層の上に導電層を形成する第７の工程と、前記導電層を選択的にエッチングする第８の工程と、を有することを特徴とする。
【００２３】
また、他の作製方法に関する構成は、ｎチャネル型もしくはｐチャネル型のＴＦＴを基板上に設けた半導体装置の作製方法において、前記基板上に非結晶構造の半導体層を形成する第１の工程と、前記非結晶構造の半導体層にニッケル、鉄、パラジウム、スズ、鉛、コバルト、白金、銅、金のうち何れかを添加する第２の工程と、前記半導体層を熱処理し、結晶構造を含む半導体層を形成する第３の工程と、前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第４の工程と、前記島状半導体層に、選択的に、リン、もしくはリンと1019atomic/cm3以上の濃度の一導伝型の不純物領域を形成する第５の工程と、前記島状半導体層に添加された不純物元素を活性化する第６の工程と、前記島状半導体層の上に絶縁層を形成する第７の工程と、前記絶縁層を選択的にエッチングする第８の工程と、前記絶縁層もしくは前記島状半導体層の上に導電層を形成する第９の工程と、前記導電層を選択的にエッチングする第１０の工程と、を有することを特徴とする。
【００２４】
【発明の実施の形態】
本発明の実施の形態について、図1〜図８を用いて説明する。
【００２５】
本発明によって作製されるトップゲート型ＴＦＴの、構成の一例を図１に上面図として示す。図１はこの発明が適用された、アクティブマトリクス型ＬＣＤとして線幅が充分大きく画素数が充分小さい構成であり、ゲート配線の抵抗を考慮せずに済むときの例を示している。また、反射型液晶表示装置に用いられる構成としている。
【００２６】
図１（a）は、画素部の構成を表す上面図である。ＴＦＴを構成する半導体1007のソース領域は、一方向に伸びた形で形成される導電性配線1002に接続している。またドレイン領域には、反射電極用の導電層1004が接続するとともに、半導体からなる領域1003が延在している。該半導体からなる領域1003は、絶縁成膜を介して導電層1011と重なり、保持容量として機能する。
【００２７】
ドレイン領域から延在した保持容量を形成する半導体からなる領域1003に、絶縁性層を介して重なるように、保持容量を形成する導電層領域1011が形成されている。前記保持容量を形成する導電層からなる領域1011は、前記導電性配線1002と重ならないよう形成される、保持容量用導電性配線1006に接続している。
【００２８】
また、ＴＦＴを構成するゲート電極及びゲート配線は、導電層1001により形成される。前記導電層1001は、半導体からなる導電部分1005に接続している。前記半導体からなる導電部分1005は、前記一方向に伸びた形で形成される導電性配線1002及び前記保持容量用導電性配線1006と、絶縁層を介して交わっている。
【００２９】
図１（b）は、駆動回路におけるn型ＴＦＴの構成を表す上面図である。ゲート電極には導電性配線1009が延在し、ソース、ドレイン領域に重なるゲート絶縁層には開口部が設けられ、導電性配線1008と接続している。
【００３０】
また、図１（c）は、駆動回路におけるp型ＴＦＴの構成を表す上面図である。ゲート電極には導電性配線1010が延在している。前記導電性配線1010が前記p型ＴＦＴの半導体層1013と重なる部分以外はゲート絶縁層に開口部が設けられ、ソース、ドレイン領域には導電性配線1012が接続している。
【００３１】
図２（a）、図２（b）、図２（c）、はそれぞれ、図１中に破線A1〜A2、破線B1〜B2、破線C1〜C2、で示された部分の断面図を示す。破線A1〜A2で示された部分は駆動回路部分であり、説明の都合上、ｎ型ＴＦＴ及びｐ型ＴＦＴを並べている。
【００３２】
図２（a）で示された駆動回路のn型ＴＦＴ2001は、半導体層において、ソースもしくはドレイン部分2005と、チャネル部分2006を有する。また前記ソースもしくはドレイン部分2005と、チャネル部分2006の間には、オフセット領域もしくはLDD領域2007が形成される。前記オフセット領域もしくはLDD領域2007は、オフリーク電流を小さくするため有効である。
【００３３】
図２（a）で示された駆動回路のp型ＴＦＴ2002は、半導体層において、ソースもしくはドレイン部分2008と、チャネル部分2009を有する。また前記ソースもしくはドレイン部分2008と、チャネル部分2009の間には、オフセット領域もしくはLDD領域2010が形成される。前記オフセット領域もしくはLDD領域2010は、オフリーク電流を小さくするため有効である。
【００３４】
図２（b）で示された画素部のＴＦＴ2003は、半導体層において、ソースもしくはドレイン部分2011と、チャネル部分2012を有する。また前記ソースもしくはドレイン部分2011と、チャネル部分2012の間には、オフセット領域もしくはLDD領域2013が形成される。前記オフセット領域もしくはLDD領域2013は、オフリーク電流を小さくするため有効である。
【００３５】
以上のオフセット領域もしくはLDD領域の形状は、必要な特性に応じて設計する。例えば駆動回路のＰ型ＴＦＴにおいては、ソースもしくはドレイン部分と、チャネル部分の間隔は２μｍ以下が適当であり、これ以上の長さではオン電流が小さくなってしまう。
【００３６】
図２（C）で示されたゲート電極及びゲート配線2004は、導電性配線2015と、n型を付与する高濃度の不純物を有する半導体層2014からなる。
【００３７】
但し、図１で示した構成では、配線の線幅が大きく、ゲート配線の抵抗が充分小さい場合のみ適用できる。微細化された構成においては、配置に工夫が必要となる。
【００３８】
図３（Ａ）で示される様に、ゲート配線は導電性配線3001と、n型を付与する高濃度の不純物を有する半導体層3002とのチェーン状になる。ここで問題は、n型を付与する高濃度の不純物を有する半導体層3002の抵抗率が高いことにある。
【００３９】
我々の作成した1021atoms/cm3程度リンが添加されたシリコン層の抵抗率は、加工後には２×103Ωｃｍ前後となる。抵抗率が前記２×103Ωｃｍ前後の半導体層は、導電性配線として汎用されるＡｌの抵抗率4μΩｃｍ前後であるのに比べ、３桁程度大きい。また、Ａｌの導電性配線は400nmで形成されることに対し、半導体層は結晶化等の理由からこれより小さい膜厚で形成されることが多い。
【００４０】
すなわち導電性材料のみで形成された従来のゲート配線より抵抗は大きくなることが予想され、特に前記高濃度の不純物を有する半導体層の線幅を検討する必要がある。例えば、画素ピッチが42×126μｍである直視型ＬＣＤにおいて、導電性配線の抵抗及びコンタクト抵抗を０とし、半導体層の厚さを50nmと仮定した場合、駆動するために必要な、n型を付与する高濃度の不純物を有する半導体層3002の線幅は最低50μｍと見積もられる。この様に前記半導体層3002の線幅が広い場合には、図３（Ｂ）に示すように、前記半導体層3002は、ゲート絶縁層を介してソース配線と並列するように配置することになる。
【００４１】
さらに、前記半導体層3002に重なるよう形成された保持容量配線3005,3006,3007は、図３（Ｂ）に示すように、隣のゲート配線3004より延在させ接続することで、前記半導体層3002の上に形成しなくて済む。このとき、隣のゲート配線3004が保持容量配線を兼ねることになる。このとき、前記半導体層3002の長さを短くすることが出来る。図４（Ａ）は図２及び図３におけるゲート配線を示す断面図である。図４（Ａ）すなわち図２の配置の様に配線間隔4001,4002,4003を２μｍ、配線4002,4004の間隔を５μｍとし、コンタクト開口部までの長さ4006,4007を４μｍとした場合、一つの高濃度の不純物を有する半導体層の長さは２４μｍと算出できる。これに対し、図３のごとく前記隣のゲート配線が保持容量配線を兼ねる方法を用いれば、図４（Ａ）の部分は図４（Ｂ）のごとく形成され、各間隔4008,4009,4010,4011,4012の合計は１７μｍとなり、抵抗を約2/3に小さくすることが出来る。
【００４２】
すなわち、画素付近の回路を図３（Ｂ）のごとく形成すれば、抵抗を小さくすることができる。
【００４３】
多結晶シリコン層にリンを加えたときの導電率特性を図２３（M. M. Mandurah, J.Electrochem.Soc. 126.1019-1023 (June.1979) ）に示す。図中poly-crystalline シリコンの曲線で示されるように、リン濃度が1019atoms/cm3前後で抵抗率の変化が異なる。1019atoms/cm3より小さくなるにつれ、粒界にキャリアがトラップされ、結晶中のキャリアが少なくなり抵抗が高くなる。1019atoms/cm3からリン濃度が大きくなると抵抗率は小さくなるが、その依存性は前記1019atoms/cm3より小さくなる変化に比べて緩やかになる。
【００４４】
我々の作成した、1021atoms/cm3程度リンが添加されたシリコン層の抵抗率は、２×103Ωｃｍ前後となる。これは抵抗率を小さくする目的で、大きな濃度で添加しているが、回路設計により若干の抵抗の増大は許容される。従来のＴＦＴにおいて、ソース及びドレイン領域に添加された1019atoms/cm3以上のものが多いことから、我々は前記多結晶シリコン中にリンに限らず不純物元素が1019atoms/cm3以上添加されていれば、シリコンに導電性を持たせることが可能と考えた。このシリコン中に添加された1019atoms/cm3以上の不純物の濃度を、本明細書では高濃度と記す。
【００４５】
以上の構成で動作可能な、液晶表示装置について評価する。半導体層を結晶化した場合、ＣＭＯＳ回路を作製することが可能となる。このとき全ての素子にオフセット領域またはＬＤＤ領域を設けることで、オフリーク電流を小さくすることができる。しかしながらP型ＴＦＴからなる駆動回路を形成するとき、オフセット領域またはＬＤＤ領域によって、オン電流が小さくなることが予想される。表１には、幅8μｍ×8μｍのＴＦＴにおいて、前記オフセット領域またはＬＤＤ領域を形成したときの、ＯＮ電流値を示す。
【００４６】
【表１】
シフトレジスタは一方向の画素数分のトランジスタが連結されている。前記一方向の画素数が一定の場合、シフトレジスタを小さいＯＮ電流値で、かつ高い周波数で駆動すると、ＴＦＴにおいて充電もしくは放電がしきれず、信号が流れなくなる。したがって、ＯＮ電流値により周波数は制限される。また、画素部において、ゲート配線はメタル部分と半導体部分が直列でつながっており、この抵抗増加に起因した信号の遅延がおきる。信号の遅延が起きた場合、ゲート電極に印加する信号の有効時間が短くなるため、ビデオ信号の分割を行うなどで解決する。
【００４８】
前記シフトレジスタの動作限界を考慮し、シミュレーションにより、必要なオン電流を流すための前記オフセット領域またはＬＤＤ領域中の不純物量と、前記オフセット領域またはＬＤＤ領域の幅を見積もった。本発明においては、画素数640×3（RGB）×480、画素ピッチ42μｍ×126μｍであり、周辺にp型ＴＦＴ及びｎ型ＴＦＴからなる駆動回路が設けられ、４分割されたビデオ信号に対応する液晶表示用電気光学装置を例にする。その結果、シフトレジスタに関しては、シミュレーションによれば、シフトレジスタは、駆動する周波数は5MHz以下において動作すると見積もられた。このとき前記LDD領域の不純物がn型を付与する不純物の場合、前記LDD領域の幅は0.5μｍ以下で動作し、ｐ型を付与する不純物の場合、前記LDD領域の幅は1μｍ以下と見積もられた。
【００４９】
このように、通常量産される、４inch角で5MHz以下の液晶駆動回路は、この発明による設計においても動作する。
【００５０】
以下に、本発明のＴＦＴの作製工程を四例示す。工程例１では基板上にｎチャネル型ＴＦＴとｐチャネル型のＴＦＴを形成し、全てのＴＦＴにＬＤＤ領域を形成する工程例を、工程例２では基板上にｎチャネル型ＴＦＴとｐチャネル型のＴＦＴを形成し、全てのＴＦＴにオフセット領域を形成する工程例を、工程例３では基板上にｎチャネル型ＴＦＴもしくはｐチャネル型のＴＦＴを形成し、全てのＴＦＴにＬＤＤ領域を形成する工程例を、工程例４では基板上にｎチャネル型ＴＦＴもしくはｐチャネル型のＴＦＴを形成し、全てのＴＦＴにオフセット領域を形成する工程例を、それぞれ示す。いずれの工程例においても、ＴＦＴは4枚のフォトマスクを使用することで、作製される。
【００５１】
（工程例１）
本発明のＴＦＴの作製工程を表２に示す。表２では、金属不純物を用いて半導体層を結晶化し、基板上に形成される全てのＴＦＴにＬＤＤ領域を形成する工程例を示す。該工程を、保持容量配線が、絶縁層を介してゲート電極の高濃度ｎ型不純物が添加された半導体層からなる部分と交差する図１のＴＦＴ構成を例にとり説明する。該工程順序及び条件は、保持容量配線が当該保持容量配線と接続したＴＦＴのゲート配線のある方向とは反対側のゲート配線と接続する図３（Ｂ）で示される構成の場合にも適用できる。なお表２中では、フォトマスクを使用する工程に*をつけている。
【００５２】
【表２】
以下表２の工程に従い、図５〜図８を用いて説明する。図５〜図８は、工程が進むにつれ形成される各層の形状を示す上面図である。
【００５４】
基板はガラスもしくは石英から成るものを使用する。ガラスの場合には表面よりアルカリ金属などの拡散を防ぐため、シリコン酸化膜等の下地膜を形成することが望ましい。
【００５５】
まず、工程１で示される様に、前記基板上に非結晶質の半導体層を成膜する。シリコンを例にするなら、プラズマＣＶＤもしくは減圧ＣＶＤもしくはスパッタによる成膜を行う。シリコン以外にも、ガリウム、ヒ素、ゲルマニウムの何れかを組成としてもつ材料を用いても良い。
【００５６】
次に、工程２で示される様に前記非結晶質の半導体層の結晶化を行う。これは熱結晶化、もしくはレーザーによる結晶化、もしくはこれを併用する。この発明において半導体層は、金属不純物を触媒として添加し、結晶化を促進する方法を使用出来る。前記金属不純物はニッケルが効果的であり、以後ニッケルを用いた例を挙げる。ニッケルの添加した場合は、後の工程８で熱結晶化を行い、その後Ｐ型ＴＦＴ部のソース、ドレイン部に高濃度不純物をドーピングした後、ゲッタリング熱処理を行う。
【００５７】
次に、工程３で示される様に結晶化された半導体層に、フォトレジストを形成し、ドライエッチングにて形成を行う。このとき、図５（a）に示されるように、画素部の駆動スイッチにあたるＴＦＴのチャネル及び低濃度不純物領域部分5000、および前記ＴＦＴのソース領域5001、および前記ＴＦＴのドレイン領域5002にあたる部分より延在した保持容量部分5003、ゲート配線の一部となる島状の部分5004、図５（b）に示される駆動回路のｎ型ＴＦＴ部、図５（c）に示される駆動回路のｐ型ＴＦＴ部、が形成される。なお図５〜８中で駆動回路のソース部分とドレイン部分の区別はしていない。
【００５８】
次に、工程４で示される様に高濃度n型不純物を添加する領域を形成する。画素部の駆動スイッチにあたるＴＦＴのソース領域5001、およびそのドレイン領域5002、保持容量を形成する部分5003、ゲート配線の一部となる島状の部分5004、図５（b）に示される駆動回路のｎ型ＴＦＴのソース部分及びドレイン部分5005、の部分以外にフォトレジストを形成し、高濃度n型不純物をドーピングする際のマスクとする。
【００５９】
そして工程５で示される様に半導体層において前記ドーピングする際のマスクが形成されていない領域に高濃度n型不純物ドープ領域のドーピングを行う。前記n型不純物として典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ニッケルを用いた結晶化を行う場合はリン（Ｐ）を用いる。なぜなら前記半導体層に触媒すなわちニッケルを添加し、半導体層を結晶化する場合には、後工程で熱処理によりリンの添加された領域に偏析させる方法で、チャネル部分の半導体層のリンを除去する、すなわちゲッタリングをする方法が一般的にとられているからである。本発明でもこれを利用する。
【００６０】
次に工程６で示される様にゲート絶縁層をプラズマCVDもしくはスパッタ、熱酸化等で、酸化膜もしくは窒化膜を形成する。
【００６１】
そして工程７で示される様にゲート絶縁層に、フォトレジストを形成し、ドライエッチングにて開口部を設ける。図６は前記開口部の形状を示している。画素部分のソース領域6001及びドレイン領域6002、ゲート配線の半導体層部分の両端6003、駆動回路のｎ型ＴＦＴ部分のソース領域及びドレイン領域6004、Ｐ型ＴＦＴのチャネル領域にフォトレジストが形成されるときの誤差を加味した幅を除いた領域6006に開口部を設ける。
【００６２】
すると前記開口部を設けた部分は、半導体層が露出している。この露出した領域に、工程８で示される様に高濃度のｐ型不純物をドーピングする。半導体層がシリコンであるとき、典型的にはボロンを用いる。図６中では、ボロンがドーピングされた領域が、前記高濃度のｎ型不純物を示したハッチングとは異なるハッチングで示されている。このとき、画素部分のソース領域6001及びドレイン領域6002、ゲート配線の半導体層部分の両端6003、駆動回路のｎ型ＴＦＴ部分のソース領域及びドレイン領域6004に高濃度のｐ型不純物がドーピングされるので、該領域のｐ型不純物はｎ型不純物濃度を超えない濃度でドーピングする。
【００６３】
このため前記ｐ型不純物をドーピングする前後何れかに、リンを、前記ｐ型不純物をドーピングする領域に前記ｐ型不純物濃度を超えない濃度で添加する。その後ゲッタリング熱処理を行う。このときニッケルは各ＴＦＴのソース及びドレイン領域にゲッタリングされる。
【００６４】
そして、工程９で示される様にスパッタ成膜等で、導電性配線を成膜する。これはゲート配線及びソース配線として、半導体層と接触し導電性を確保する必要があるため、熱により半導体層に拡散せず、かつ抵抗率が上昇しない材料が望ましい。また、前記導電性配線は半導体層に接しているため、後工程でエッチングする際の半導体層と前記配線材料とのエッチング選択比が必要となる。半導体層がシリコンの場合、選択比を大きくするためには、配線材料を薬液でエッチングすることが望ましい。以上の条件より、前記導電性配線材料は、前記TiとAlを積層する他に、Mo、Ag-Pd-Cuが挙げられる。
【００６５】
その後工程１０で示される様に前記導電性配線に、フォトレジストを形成し、図７に示されるような導電性配線の形状を形成する。画素部ＴＦＴのソース部分と接続する配線7001、シリコンで形成されたゲート配線の一部をチェーン状に繋ぐよう接続され、画素部ＴＦＴのゲート部上に伸びた配線7002、画素部ＴＦＴのドレイン部分に接続する画素電極7003、画素部ＴＦＴのドレイン領域にあたる部分より伸びたCs（保持容量）部分に重なるよう形成された保持容量配線7004、を形成する。また駆動回路においては、ｎ型ＴＦＴ部分のソース配線及びドレイン配線及びゲート配線7005、ｐ型ＴＦＴ部分のソース配線及びドレイン配線及びゲート配線7006、を形成する。
【００６６】
このとき画素部ＴＦＴの半導体層において、基板平面を上から見た場合、ゲート配線で遮蔽された部分と低濃度のｎ型不純物領域の間には、斜線で示された間隔8001がある。また駆動回路においてもｎ型ＴＦＴ及びＰ型ＴＦＴに同様の間隔がある。ここに、工程１１で示される様にゲート絶縁層を通過させ半導体層にドーピングする、いわゆるスルードープ方法を用い、低濃度の一導伝型不純物を添加する。これにより低濃度の一導伝型不純物領域8002,8003,8004を形成する。
【００６７】
その後、工程１２で示される様に基板をレーザー照射による処理もしくは500℃前後で加熱処理する。これにより半導体中のｎ型不純物もしくはｐ型不純物が安定した位置に収まり、決まった不純物準位が形成される。そして、基板を水素雰囲気で加熱処理し、半導体中もしくは半導体とゲート絶縁層間のダングリングボンドを水素で終端する。これにより界面準位を無くし、特性を向上させる。
【００６８】
以上の工程で、結晶化された半導体層を用いたトップゲート型ＴＦＴが４枚のマスクで完成する。
【００６９】
（工程例２）
本発明のＴＦＴの作製工程を表３に示す。工程例２では、基板上に形成される全てのＴＦＴにオフセット領域を形成する工程例を示す。該工程を、保持容量配線が、絶縁層を介してゲート電極の高濃度ｎ型不純物が添加された半導体層からなる部分と交差するＴＦＴ構成を例にとり説明する。該工程順序及び条件は、保持容量配線が当該保持容量配線と接続したＴＦＴのゲート配線のある方向とは反対側のゲート配線と接続する構成の場合にも適用できる。
【００７０】
【表３】
表３の工程例において、工程１より、工程８までは工程例１と同様の処理を行う。但し工程８においてゲッタリング熱処理を行う。このときニッケルは各ＴＦＴのソース及びドレイン領域にゲッタリングされる。その後工程９で示される様に半導体層の活性化を行う。これにより半導体中のｎ型不純物もしくはｐ型不純物が安定した位置に収まり、決まった不純物準位が形成される。工程例１と異なり、半導体層の活性化を行う際、配線材料の耐熱性を考慮する必要が無い利点がある。
【００７２】
このとき画素部ＴＦＴの半導体層において、基板平面を上から見た場合、ゲート配線で遮蔽された部分と低濃度のｎ型不純物領域の間には、斜線で示された間隔8001がある。また駆動回路においてもｎ型ＴＦＴ及びＰ型ＴＦＴに同様の間隔8002,8003,8004がある。工程例１ではここに不純物を添加するが、工程例２ではここに不純物を添加しない。すなわち前記間隔が真性半導体となりオフセット領域となる。
【００７３】
そして工程１０、工程１１、で示される様に導電性配線を形成する。この導電性配線は、水素雰囲気での加熱処理すなわち300℃程度の耐熱性を持ち、低抵抗の材料が望ましい。
【００７４】
その後工程１２で示される様に基板を水素雰囲気で加熱処理し、半導体中もしくは半導体とゲート絶縁層間のダングリングボンドを水素で終端する。これにより界面準位を無くし、特性を向上させる。水素化しなくても半導体特性として良好である場合、この工程は無くてもよい。
【００７５】
以上の工程で、結晶化された半導体層を用いたトップゲート型ＴＦＴが４枚のマスクで完成する。
【００７６】
（工程例３）
本発明のＴＦＴの作製工程を表４に示す。表４では、金属不純物を用いて半導体層を結晶化し、基板上にｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴが形成され、前記ＴＦＴにＬＤＤ領域を形成する工程例を示す。該工程を、保持容量配線が、絶縁層を介してゲート電極の高濃度ｎ型不純物が添加された半導体層からなる部分と交差するＴＦＴ構成を例にとり説明する。該工程順序及び条件は、保持容量配線が当該保持容量配線と接続したＴＦＴのゲート配線のある方向とは反対側のゲート配線と接続する構成の場合にも適用できる。
【００７７】
【表４】
以下表４の工程に従い、図１９〜図２２を用いて説明する。図１９〜図２２は、工程が進むにつれ形成される各層の形状を示す上面図である。
【００７９】
表４の工程例において、工程１〜工程２までは工程例１と同様の処理を行う。
そして工程３で示される様に結晶化された半導体層に、フォトレジストを形成し、ドライエッチングにて島状に形成する。このとき、図１９（Ａ）に示されるように、画素部の駆動スイッチにあたるＴＦＴのチャネル及び低濃度不純物領域部分1900、および前記ＴＦＴのソース領域1901、および前記ＴＦＴのドレイン領域1902にあたる部分より延在した保持容量部分1903、ゲート配線の一部となる島状の部分1904、図１９（Ｂ）に示される駆動回路の前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴ部、が形成される。
【００８０】
次に、工程４で示される様に高濃度の前記一導伝型不純物を添加する領域を形成する。画素部の駆動スイッチにあたるＴＦＴのソース領域1901、およびそのドレイン領域1902、保持容量を形成する部分1903、ゲート配線の一部となる島状の部分1904、図１９（Ｂ）に示される駆動回路の前記一導伝型のソース部分及びドレイン部分1905、の部分以外にフォトレジストを形成し、高濃度の前記一導伝型不純物をドーピングする際のマスクとする。
【００８１】
そして工程５で示される様に半導体層において前記ドーピングする際のマスクが形成されていない領域に高濃度の前記一導伝型不純物ドープ領域のドーピングを行う。半導体層がシリコンであるとき、前記ｎチャネル型ＴＦＴもしくはｐチャネル型のＴＦＴがｎ型のＴＦＴであれば、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ニッケルを触媒とし結晶化を行う場合はリン（Ｐ）を用いる。また前記半導体層の結晶化において、ニッケル添加を用いて半導体層を結晶化する場合に、前記ｎチャネル型ＴＦＴもしくはｐチャネル型のＴＦＴがｐ型であれば、当不純物以外に、当不純物を越えない濃度でリンを添加する。なぜならリンはニッケルをゲッタリングする際に有効だからである。その後ゲッタリング熱処理を行う。このときニッケルは各ＴＦＴのソース及びドレイン領域にゲッタリングされる。
【００８２】
その後、工程６で示される様にゲート絶縁層をプラズマCVDもしくはスパッタ、熱酸化等で、酸化膜もしくは窒化膜を形成する。
【００８３】
次に工程７で示される様にゲート絶縁層に、フォトレジストを形成し、ドライエッチングにて開口部を設ける。図２０は前記開口部の形状を示している。画素部分のソース領域2021及びドレイン領域2022、ゲート配線の半導体層部分の両端2023、駆動回路の前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴ部分のソース領域及びドレイン領域2024、に開口部を設ける。
【００８４】
そして工程８で示される様に、スパッタ成膜等で、導電性配線を成膜する。これはゲート配線及びソース配線として、半導体層と接触し導電性を確保する必要があるため、熱により半導体層に拡散せず、かつ抵抗率が上昇しない材料が望ましい。また、前記導電性配線は半導体層に接しているため、後工程でエッチングする際の半導体層と前記配線材料とのエッチング選択比が必要となる。半導体層がシリコンの場合、選択比を大きくするためには、配線材料を薬液でエッチングすることが望ましい。以上の条件より、前記導電性配線材料は、前記TiとAlを積層する他に、Mo、Ag-Pd-Cuが挙げられる。
【００８５】
その後工程９で示される様に前記導電性配線に、フォトレジストを形成し、図２１に示されるような前記導電性配線の形状を形成する。画素部ＴＦＴのソース部分と接続する配線2101、シリコンで形成されたゲート配線の一部をチェーン状に繋ぐよう接続され、画素部ＴＦＴのゲート部上に伸びた配線2102、画素部ＴＦＴのドレイン部分に接続する画素電極2103、画素部ＴＦＴのドレイン領域にあたる部分より伸びたCs（保持容量）部分に重なるよう形成された保持容量配線2104、を形成する。また駆動回路においては、前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴ部分のソース配線及びドレイン配線及びゲート配線2105、を形成する。
【００８６】
このとき画素部ＴＦＴの半導体層において、基板平面を上から見た場合、ゲート配線で遮蔽された部分と低濃度の一導伝型の不純物領域の間には、斜線で示された間隔2201がある。また駆動回路においても前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴに同様の間隔2202,2203がある。ここに、工程１０で示される様にゲート絶縁層を通過させ半導体層にドーピングする、いわゆるスルードープ方法を用い、低濃度の前記一導伝型不純物を添加する。これにより低濃度の前記一導伝型の不純物領域を形成する。
【００８７】
その後工程１１で示される様に基板をレーザー照射による処理もしくは加熱処理する。これにより半導体中の前記一導伝型不純物が安定した位置に収まり、決まった不純物準位が形成される。そして、基板を水素雰囲気で加熱処理し、半導体中もしくは半導体とゲート絶縁層間のダングリングボンドを水素で終端する。これにより界面準位を無くし、特性を向上させる。水素化しなくても半導体特性として良好である場合、この工程は無くてもよい。
【００８８】
以上の工程で、結晶化された半導体層を用いたトップゲート型ＴＦＴが４枚のマスクで完成する。
【００８９】
（工程例４）
本発明のＴＦＴの作製工程を表５に示す。表５では、金属不純物を用いて半導体層を結晶化し、基板上にｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴが形成され、前記ＴＦＴにオフセット領域を形成する工程例を示す。該工程を、保持容量配線が、絶縁層を介してゲート電極の高濃度ｎ型不純物が添加された半導体層からなる部分と交差するＴＦＴ構成を例にとり説明する。該工程順序及び条件は、保持容量配線が当該保持容量配線と接続したＴＦＴのゲート配線のある方向とは反対側のゲート配線と接続する構成の場合にも適用できる。
【００９０】
【表５】
以下表５の工程に従い、図１９〜図２２を用いて説明する。図１９〜図２２は、工程が進むにつれ形成される各層の形状を示す上面図である。
【００９２】
表５の工程例において、工程１〜工程５までは工程例３と同様の処理を行う。
【００９３】
その後、工程６で示される様に基板をレーザー照射による処理もしくは加熱処理する。これにより前記半導体中の不純物が安定した位置に収まり、決まった不純物準位が形成される。
【００９４】
次に工程７で示される様にゲート絶縁層をプラズマCVDもしくはスパッタ、熱酸化等で、酸化膜もしくは窒化膜を形成する。
【００９５】
そして工程８で示される様にゲート絶縁層に、フォトレジストを形成し、ドライエッチングにて開口部を設ける。図２０は前記開口部の形状を示している。画素部分のソース領域2021及びドレイン領域2022、ゲート配線の半導体層部分の両端2023、駆動回路の前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴ部分のソース領域及びドレイン領域2024、に開口部を設ける。
【００９６】
そして工程９で示される様に、スパッタ成膜等で、導電性配線を成膜する。これはゲート配線及びソース配線として、半導体層と接触し導電性を確保する必要があるため、熱により半導体層に拡散せず、かつ抵抗率が上昇しない材料が望ましい。また、前記導電性配線は半導体層に接しているため、後工程でエッチングする際の半導体層と前記配線材料とのエッチング選択比が必要となる。半導体層がシリコンの場合、選択比を大きくするためには、配線材料を薬液でエッチングすることが望ましい。以上の条件より、前記導電性配線材料は、前記TiとAlを積層する他に、Mo、Ag-Pd-Cuが挙げられる。
【００９７】
その後工程１０で示される様に前記導電性配線に、フォトレジストを形成し、図２１に示されるような導電性配線の形状を形成する。画素部ＴＦＴのソース部分と接続する配線2101、シリコンで形成されたゲート配線の一部をチェーン状に繋ぐよう接続され、画素部ＴＦＴのゲート部上に伸びた配線2102、画素部ＴＦＴのドレイン部分に接続する画素電極2103、画素部ＴＦＴのドレイン領域にあたる部分より伸びたCs（保持容量）部分に重なるよう形成された保持容量配線2104、を形成する。また駆動回路においては、前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴ部分のソース配線及びドレイン配線及びゲート配線2105、を形成する。
【００９８】
このとき画素部ＴＦＴの半導体層において、基板平面を上から見た場合、ゲート配線で遮蔽された部分と低濃度の前記一導伝型不純物領域の間には、斜線で示された間隔2201がある。また駆動回路においても前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴに同様の間隔2202,2203がある。ここに、ゲート絶縁層を通過させ半導体層にドーピングする、いわゆるスルードープ方法を用い、低濃度の前記一導伝型不純物を添加する。これにより低濃度の前記一導伝型不純物領域を形成する。
【００９９】
そして、基板を水素雰囲気で加熱処理し、半導体中もしくは半導体とゲート絶縁層間のダングリングボンドを水素で終端する。これにより界面準位を無くし、特性を向上させる。水素化しなくても半導体特性として良好である場合、この工程は無くてもよい。
【０１００】
以上の工程で、結晶化された半導体層を用いたトップゲート型ＴＦＴが４枚のマスクで完成する。
【０１０１】
また、本発明によれば、画素部に設けたＴＦＴを有する液晶表示装置にとどまらず、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する半導体装置、あるいは、ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴを有する半導体装置を作製できる。
【０１０２】
【実施例】
以下に示す実施例により詳細な説明を行う。
【０１０３】
[実施例１]
本発明の実施例を、図９〜図１２を用いて説明する。図９〜図１２では、図２中の断面A1〜A2を画素部の周辺に設けられる駆動回路のＴＦＴとして、図２中の断面A1〜A2を画素に設けたＴＦＴおよび保持容量として、図２中の断面A1〜A2をゲート配線及びゲート電極部分として示し、これらを同時に作製する方法について工程に従って詳細に説明する。なお、フォトリソグラフィーによって形成されたレジスト部分を、図中ＰＭ１〜ＰＭ４として示す。
【０１０４】
図９（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。ここでは下地膜１０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。
【０１０５】
酸化窒化シリコン膜は従来の平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、酸化窒化水素化シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。
【０１０６】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコン・ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成することも可能である。例えば、前述の様に酸化窒化シリコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【０１０７】
そして、結晶化の工程を行い非晶質半導体層１０３ａから結晶質半導体層１０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atomic%以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
【０１０８】
また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ4とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。
【０１０９】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図９（Ｂ）に示すように結晶質半導体層１０３ｂを得ることができる。
【０１１０】
そして、結晶質半導体層１０３ｂ上に第１のフォトマスクを用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図９（Ｃ）に示すように島状半導体層104〜108を形成する。結晶質シリコン膜のドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
【０１１１】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atomic／cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。
【０１１２】
そして、図１０（ｄ）に示すように、第２のフォトマスクを用いてレジストを形成し、第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０14〜５×１０15atomic/cm2とし、加速電圧を５〜１５keVとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。第１の不純物領域には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。これにより、駆動回路のn型ＴＦＴのソース及び駆動回路領域109と、画素部のソース領域110と、画素部の保持容量領域111と、ゲート配線及び電極部分の半導体層からなる層112が形成される。
【０１１３】
第１のドーピング処理の後、半導体層上にゲート絶縁膜を形成する。ゲート絶縁膜113はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜から形成する。また、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Ortho-silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１１４】
そして、第３のフォトマスクでレジストによるマスクを形成し、ドライエッチングによって図９（ｆ）に示すように絶縁膜に開口部を設ける。ゲート絶縁膜のドライエッチングにはＣHＦ3のガスを用いる。
【０１１５】
前記絶縁膜の開口部に半導体が露出するため、ここから高濃度ｐ型不純物をドーピングし不純物領域を形成する。この不純物領域はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、高濃度ｐ型不純物領域のボロン（Ｂ）濃度は、１×１０20〜１×１０21atomic／cm3となるようにする。これによりｐチャネル型ＴＦＴを形成する島状半導体層のソース領域およびドレイン領域である高濃度ｐ型不純物領域114を形成する。
【０１１６】
このとき、ｎチャネル型ＴＦＴを形成する島状半導体層においても、ソース及びドレイン領域は露出しており、前記ｐ型を付与する不純物元素が添加される。このｐ型不純物領域には、前工程においてリンが３×１０20〜３×１０21atomic/cm3の濃度で含有している。すなわち、ソース及びドレイン領域における前記ｎ型を付与する不純物元素濃度を超えない濃度が添加され、ｎ型不純物領域とする電気特性は変わることが無い。
【０１１７】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し第４のフォトマスクでレジストマスクパターンを形成しエッチングによって、図１１（h）に示すようにゲート絶縁膜上に駆動回路及び画素部のゲート電極115,117と、駆動回路のソース及びドレイン配線116,118と、駆動回路のゲート配線124,127と、画素電極を形成するための導電膜123とを形成する。導電性配線としては、熱処理及び半導体層とのコンタクト抵抗が小さい材料が望ましい。本実施例では、熱処理によりシリコンに拡散しにくいバリアメタルとしてＴｉを用い、その上に抵抗の低いＡｌを積層して用いる。この構成を説明すると、Ｔｉ膜を５０〜１５０nmの厚さで形成し、高濃度不純物を含む半導体膜とコンタクトを形成する。そのＴｉ膜上に重ねてＡｌ膜を３００〜４００nmの厚さで形成し、２層を有する構造とする。その後、第４のフォトマスクによりレジストマスクパターンを形成し、エッチングによって前記導電層115〜127を形成する。
【０１１８】
そして、第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、図１２（ｉ）で島状半導体層に形成された高濃度不純物領域の内側に新たな不純物領域を形成する。ドーピングは、加速電圧を６０〜１００keV程度とし、n型不純物を絶縁膜を通過させ半導体層内に添加する方法をとる。こうして、チャネル形成領域と、高濃度不純物領域との間に低濃度不純物領域を形成する。ｎ型を付与する不純物元素は、２×１０17〜３×１０18atomic/cm3の濃度となるようにする。
【０１１９】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板１０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい（図１２（ｊ））。
【０１２０】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層１０４〜１０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic%程度付与すれば良かった。
【０１２１】
こうして４枚のフォトマスクにより、同一の基板上に、駆動回路のＴＦＴと画素部に設けたＴＦＴとを有した基板を完成させることができる。駆動回路にはｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴ、画素部にはＴＦＴ、保持容量が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１２２】
［実施例２］
本実施例では、実施例１で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導体層は非晶質半導体層を熱アニール法やレーザーアニール法、またはＲＴＡ法などで結晶化させて形成するが、その他に特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。
【０１２３】
このとき、実施例１と同様にして、ガラス基板上に下地膜、非晶質構造を有する半導体層を２５〜８０nmの厚さで形成する。非晶質半導体層は非晶質シリコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜などが適用できる。これらの非晶質半導体層は水素を０．１〜４０atomic%程度含有するようにして形成すると良い。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピナーで基板を回転させて塗布するスピンコート法で触媒元素を含有する層を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層は、スピンコート法の他に印刷法やスプレー法、バーコーター法、或いはスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
【０１２４】
そして、結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atomic%以下にする。非晶質シリコン膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中において５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層を得ることができる。しかし、この熱アニールによって作製された結晶質半導体層は、光学顕微鏡観察により巨視的に観察すると局所的に非晶質領域が残存していることが観察されることがあり、このような場合、同様にラマン分光法では４８０ｃｍ-1にブロードなピークを持つ非晶質成分が観測される。そのため、熱アニールの後に実施例１で説明したレーザーアニール法で結晶質半導体層を処理してその結晶性を高めることは有効な手段として適用できる。
【０１２５】
また同様に触媒元素を用いる結晶化法もあり、このときは触媒元素を含有する層をスパッタ法により形成する。まず、実施例１と同様にして、ガラス基板上に下地膜、非晶質構造を有する半導体層を２５〜８０nmの厚さで形成する。そして、非晶質構造を有する半導体層の表面に０．５〜５nm程度の酸化膜（図示せず）を形成する。このような厚さの酸化膜は、プラズマＣＶＤ法やスパッタ法などで積極的に該当する被膜を形成しても良いが、１００〜３００℃に基板を加熱してプラズマ化した酸素雰囲気中に非晶質構造を有する半導体層の表面を晒しても良いし、過酸化水素水（Ｈ2Ｏ2）を含む溶液に非晶質構造を有する半導体層の表面を晒して形成しても良い。或いは、酸素を含む雰囲気中で紫外線光を照射してオゾンを発生させ、そのオゾン雰囲気中に非晶質構造を有する半導体層を晒すことによっても形成できる。
【０１２６】
このようにして表面に薄い酸化膜を有する非晶質構造を有する半導体層上に前記触媒元素を含有する層をスパッタ法で形成する。この層の厚さに限定はないが、１０〜１００nm程度の厚さに形成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ膜を形成することは有効な方法である。スパッタ法では、電界で加速された前記触媒元素から成る高エネルギー粒子の一部が基板側にも飛来し、非晶質構造を有する半導体層の表面近傍、または該半導体層表面に形成した酸化膜中に打ち込まれる。その割合はプラズマ生成条件や基板のバイアス状態によって異なるものであるが、好適には非晶質構造を有する半導体層の表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１×１０11〜１×１０14atom/cm2程度となるようにすると良い。
【０１２７】
その後、触媒元素を含有する層を選択的に除去する。例えば、この層がＮｉ膜で形成されている場合には、硝酸などの溶液で除去することが可能であり、または、フッ酸を含む水溶液で処理すればＮｉ膜と非晶質構造を有する半導体層上に形成した酸化膜を同時に除去できる。いずれにしても、非晶質構造を有する半導体層の表面近傍の、触媒元素の量を１×１０11〜１×１０14atom/cm2程度となるようにしておく。そして、熱アニールによる結晶化の工程を行い、結晶質半導体層を得ることができる。
【０１２８】
上記工程で作製された結晶質半導体層から島状半導体層を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０17〜１×１０19atomic／cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【０１２９】
この目的におけるリン（Ｐ）によるゲッタリング処理は、活性化工程で同時に行うことができる。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる。その結果その不純物領域には１×１０17〜１×１０19atomic／cm3程度の触媒元素が偏析した。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１３０】
［実施例３］
本実施例では、実施例１で示したアクティブマトリクス基板の画素電極の一部を、透明導電膜で形成する例を示す。
【０１３１】
図２５には、実施例１で作成される導電膜からなる画素電極2501に電気的に接触するように、新たに一枚フォトマスクを用いて、透明導電膜からなる画素電極2502を形成した場合の画素部における上面図を示す。前記透明導電膜には、代表的にはＩＴＯ膜を用いることが出来る。前記ＩＴＯ膜は、スパッタ成膜方法によって約１００nmの膜厚で成膜し、フォトマスクを用いてフォトレジストを形成し、公知のエッチング方法を用いて形成する。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【０１３２】
こうして５枚のフォトマスクにより、画素部に透明導電膜からなる画素電極を有する基板を完成させることができる。このようにして作成されるアクティブマトリクス基板は、透過型表示装置に用いることが出来る。
【０１３３】
［実施例４］
本実施例では実施例１〜３で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を図１３を用いて説明する。図１３は、図２（ｂ）の画素電極及び保持容量部分の断面図を用いた完成図である。
【０１３４】
まず図２の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μｍの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどを用い１５０〜２００℃で加熱して硬化させる。
【０１３５】
スペーサの配置は任意に決定すれば良いが、好ましくは、図１３で示すように、画素部においてはドレイン配線（画素電極）のコンタクト部と重ねてその部分を覆うように柱状スペーサ４０１を形成すると良い。コンタクト部は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部にスペーサ用の樹脂を充填する形で柱状スペーサ４０１を形成することでディスクリネーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図１３で示すようにソース配線およびドレイン配線を覆うようにして設けても良い。
【０１３６】
その後、配向膜４０２を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ４０１の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサにより静電気からＴＦＴを保護する効果を得ることができる。また図１３では説明しないが、配向膜４０７を先に形成してから、スペーサを形成した構成としても良い。
【０１３７】
対向側の対向基板４００には、遮光膜４０６、透明導電膜４０５および配向膜４０４を形成する。遮光膜４０６はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤（図示せず）で貼り合わせる。シール剤にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ４０１によって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０3を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図１３に示すアクティブマトリクス型液晶表示装置が完成する。
【０１３８】
図１４はこのようなアクティブマトリクス基板の上面図を示し、画素部および駆動回路部とスペーサおよびシール剤の位置関係を示す上面図である。実施例１で述べたガラス基板１０１上に画素部６０４の周辺に駆動回路として走査信号駆動回路６０５と画像信号駆動回路６０６が設けられている。さらに、その他ＣＰＵやメモリなどの信号処理回路６０７も付加されていても良い。そして、これらの駆動回路は接続配線６０３によって外部入出力端子６０２と接続されている。画素部６０４では走査信号駆動回路６０５から延在するゲート配線群６０８と画像信号駆動回路６０６から延在するソース配線群６０９がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素部に設けたＴＦＴ（本明細書では画素ＴＦＴと呼ぶ）と保持容量が設けられている。
【０１３９】
図１３において画素部において設けた柱状スペーサ４０６は、すべての画素に対して設けても良いが、図１４で示すようにマトリクス状に配列した画素の数個から数十個おきに設けても良い。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１００％とすることが可能である。また、駆動回路部に設けるスペーサはその全面を覆うように設けても良いし各ＴＦＴのソースおよびドレイン配線の位置にあわせて設けても良い。図１４では駆動回路部に設けるスペーサの配置を６１０〜６１２で示す。そして、図１４で示すシール剤は、基板１００上の画素部６０４および走査信号駆動回路６０５、画像信号駆動回路６０６、その他の信号処理回路６０７の外側であって、外部入出力端子６０２よりも内側に形成する。
【０１４０】
このようなアクティブマトリクス型液晶表示装置の構成を図１５の斜視図を用いて説明する。図１５においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部６０４と、走査信号駆動回路６０５と、画像信号駆動回路６０６とその他の信号処理回路６０７とで構成される。画素部６０４には画素ＴＦＴ２０４と保持容量２０５が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路６０５と画像信号駆動回路６０６からは、それぞれゲート配線１２２とソース配線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に接続している。また、フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）６１３が外部入力端子６０２に接続していて画像信号などを入力するのに用いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接着されている。そして接続配線６０３でそれぞれの駆動回路に接続している。また、対向基板４００には図示していない、遮光膜や透明電極が設けられている。
【０１４１】
このような構成の液晶表示装置は、実施例１で示したアクティブマトリクス基板を用いて形成することができる。実施例３で示すアクティブマトリクス基板を用いると透過型の液晶表示装置を得ることができる。
【０１４２】
［実施例５］
本発明はアクティブマトリクス型ＥＬディスプレイに適用することも可能である。その例を図２４に示す。
【０１４３】
図２４はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は画素部を表しており、その周辺にはＸ方向制御回路８２、Ｙ方向制御回路８３が設けられている。また、画素部８１の各画素は、スイッチ用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a（または８８b）、Ｙ方向信号線８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０１４４】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向制御回路８２、Ｙ方向制御回路８３又は電流制御用ＴＦＴ８６として実施例１で作成されるＣＭＯＳ回路を用い、スイッチ用ＴＦＴ８４として画素ＴＦＴを用いることが可能である。すなわち、本実施例のアクティブマトリクス型ＥＬディスプレイは実施例１〜３で作成されるアクティブマトリクス基板を作製した後、公知の手段によりＥＬ層を形成すれば良い。
【０１４５】
［実施例６］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置並びにＥＬ型表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。
【０１４６】
図１６（Ａ）は携帯情報端末であり、本体２２０１、画像入力部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５やその他の信号制御回路に適用することができる。
【０１４７】
このような携帯型情報端末は、屋内はもとより屋外で使用されることも多い。長時間の使用を可能とするためにはバックライト使用せず、外光を利用する反射型の液晶表示装置が低消費電力型として適しているが、周囲が暗い場合にはバックライトを設けた透過型の液晶表示装置が適している。このような背景から反射型と透過型の両方の特徴を兼ね備えたハイブリット型の液晶表示装置が開発されているが、本発明はこのようなハイブリット型の液晶表示装置にも適用できる。表示装置２２０５はタッチパネル３００２、液晶表示装置３００３、ＬＥＤバックライト３００４により構成されている。タッチパネル３００２は携帯型情報端末の操作を簡便にするために設けている。タッチパネル３００２の構成は、一端にＬＥＤなどの発光素子３１００を、他の一端にフォトダイオードなどの受光素子３２００が設けられ、その両者の間に光路が形成されている。このタッチパネル３００２を押して光路を遮ると受光素子３２００の出力が変化するので、この原理を用いて発光素子と受光素子を液晶表示装置上でマトリクス状に配置させることにより、入力媒体として機能させることができる。
【０１４８】
図１６（Ｂ）はハイブリット型の液晶表示装置における画素部の構成であり、画素ＴＦＴ２０４および保持容量２０５上の第２の層間絶縁膜上にドレイン配線２６３と画素電極２６２が設けられている。このような構成は、実施例１を適用すれば形成することができる。このときドレイン配線は実施例１で示したような積層構造を成し、画素電極を兼ねる構成としている。画素電極２６２は実施例１で説明した透明導電膜材料を用いて形成する。液晶表示装置３００３をこのようなアクティブマトリクス基板から作製することで携帯型情報端末に好適に用いることができる。
【０１４９】
図１７（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
【０１５０】
図１７（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用することができる。
【０１５１】
図１７（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital Versatile Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、ビデオゲームやインターネットを介した情報表示などを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することができる。
【０１５２】
図１７（Ｅ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１５３】
図１８（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図１８（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１５４】
なお、図１８（Ｃ）に、図１８（Ａ）および図１８（Ｂ）における光源光学系および表示装置２６０１、２７０２の構造の一例を示す。光源光学系および表示装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成される。図１８（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図１８（Ｃ）中において矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、ＩＲフィルムなどを設けても良い。また図１８（Ｄ）は、図１８（Ｃ）における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図１８（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものではない。
【０１５５】
またここでは図示しなかったが、本発明ではその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などに適用することが可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜３の技術を用いて実現することができる。
【０１５６】
【発明の効果】
トップゲート型ＴＦＴにおいて、積層された構造を３層とすることにより、製造コストの削減及び歩留まりの向上を実現する。トップゲート型ＴＦＴ製造工程において、フォトマスクを４枚とすることにより、製造コストの削減及び歩留まりの向上を実現する。反射型アクティブマトリクス型表示装置に用いるトップゲート型ＴＦＴを、フォトマスクを４枚用いて作成できる。透過型アクティブマトリクス型表示装置に用いるトップゲート型ＴＦＴを、フォトマスクを５枚用いて作成できる。また、作製される全てのＴＦＴにLDDもしくはオフセット領域を設けることで、オフリーク電流を削減できる。
【図面の簡単な説明】
【図１】 本発明によって作製されるトップゲート型ＴＦＴを示す上面図。
【図２】 本発明によって作製されるトップゲート型ＴＦＴを示す断面図。
【図３】 本発明によって作製されるゲート配線抵抗を改善した配置のトップゲート型ＴＦＴを示す上面図。
【図４】 図２及び図3におけるゲート配線を示す断面図。
【図５】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図６】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図７】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図８】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図９】 画素部及び駆動回路におけるＴＦＴの作製工程を示す断面図。
【図１０】 画素部及び駆動回路におけるＴＦＴの作製工程を示す断面図。
【図１１】 画素部及び駆動回路におけるＴＦＴの作製工程を示す断面図。
【図１２】 画素部及び駆動回路におけるＴＦＴの作製工程を示す断面図。
【図１３】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１４】 液晶表示装置の入出力端子、配線、回路配置、スペーサ、シール剤の配置を説明する上面図。
【図１５】 液晶表示装置の構造を示す斜視図。
【図１６】 携帯型情報端末の一例を示す図。
【図１７】 半導体装置の一例を示す図。
【図１８】 投影型液晶表示装置の構成を示す図。
【図１９】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図２０】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図２１】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図２２】 画素部及び駆動回路におけるＴＦＴの作製工程を示す上面図。
【図２３】 導伝性を付与する不純物濃度と、抵抗率の関係。
【図２４】 アクティブマトリクス型ＥＬ表示装置の回路構成を示す図。
【図２５】 画素部におけるＴＦＴの作製工程を示す上面図。
Claims (3)
- 絶縁表面上に結晶構造を含む半導体層を形成し、
前記結晶構造を含む半導体層をエッチングして、チャネル領域と、ソース領域と、ドレイン領域と、保持容量を形成する領域と、を含む第１の島状半導体層と、ゲート配線の一部となる第２の島状半導体層及び第３の島状半導体層と、を形成し、
前記ソース領域、前記ドレイン領域、前記保持容量を形成する領域、前記第２の島状半導体層、及び前記第３の島状半導体層に、ｎ型を付与する不純物元素を添加し、
前記第１の島状半導体層、前記第２の島状半導体層、及び前記第３の島状半導体層上に絶縁層を形成し、
前記絶縁層を選択的にエッチングして、前記ソース領域、前記ドレイン領域、前記第２の島状半導体層、及び前記第３の島状半導体層上の前記絶縁層の一部に開口部を形成し、
前記開口部によって露出した前記ソース領域、前記ドレイン領域、前記第２の島状半導体層、及び前記第３の島状半導体層に、ｐ型を付与する不純物元素を添加し、
前記絶縁層、前記第１の島状半導体層、前記第２の島状半導体層、及び前記第３の島状半導体層上に導電層を形成し、
前記導電層を選択的にエッチングして、ソース配線と、前記第２の島状半導体層と前記第３の島状半導体層を電気的に接続するゲート配線と、を形成し、
前記第１の島状半導体層、前記第２の島状半導体層、及び前記第３の島状半導体層に、前記絶縁層を通過させて前記ｎ型を付与する不純物元素を添加して低濃度不純物領域を形成し、
前記第１の島状半導体層、前記第２の島状半導体層、及び前記第３の島状半導体層に添加された不純物元素を活性化することを特徴とする半導体装置の作製方法。 - 絶縁表面上に非結晶構造の半導体層を形成し、
前記非結晶構造の半導体層にニッケルを添加し、
前記非結晶構造の半導体層を熱処理し、結晶構造を含む半導体層を形成し、
前記結晶構造を含む半導体層をエッチングして、チャネル領域と、ソース領域と、ドレイン領域と、保持容量を形成する領域と、を含む第１の島状半導体層と、ゲート配線の一部となる第２の島状半導体層及び第３の島状半導体層を形成し、
前記ソース領域、前記ドレイン領域、前記保持容量を形成する領域、前記第２の島状半導体層、及び前記第３の島状半導体層に、ｎ型を付与する不純物元素を添加し、
前記第１の島状半導体層、前記第２の島状半導体層、及び前記第３の島状半導体層上に絶縁層を形成し、
前記絶縁層を選択的にエッチングして、前記ソース領域、前記ドレイン領域、前記第２の島状半導体層、及び前記第３の島状半導体層上の前記絶縁層の一部に開口部を形成し、
前記開口部によって露出した前記ソース領域、前記ドレイン領域、前記第２の島状半導体層、及び前記第３の島状半導体層に、ｐ型を付与する不純物を添加し、
前記第１の島状半導体層、前記第２の島状半導体層、及び前記第３の島状半導体層を熱処理し、
前記絶縁層、前記第１の島状半導体層、前記第２の島状半導体層、及び前記第３の島状半導体層の上に導電層を形成し、
前記導電層を選択的にエッチングして、ソース配線と、前記第２の島状半導体層と前記第３の島状半導体層を電気的に接続するゲート配線と、を形成し、
前記第１の島状半導体層、前記第２の島状半導体層、及び前記第３の島状半導体層に、前記絶縁層を通過させて前記ｎ型を付与する不純物元素を添加して低濃度不純物領域を形成し、
前記第１の島状半導体層、前記第２の島状半導体層、及び前記第３の島状半導体層に添加された不純物元素を活性化することを特徴とする半導体装置の作製方法。 - 請求項１または請求項２において、
前記半導体装置は、パーソナルコンピュータ、ビデオカメラ、携帯型情報端末、デジタルカメラ、またはプロジェクターであることを特徴とする半導体装置の作製方法。
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