JP7068760B2 - 表示装置 - Google Patents

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Description

本発明は、物、プロセス（方法及び製造方法を含む）、機械（マシーン）、製品（マニ
ュファクチャ）、または組成物（コンポジション・オブ・マター）に関する。特に本発明
の一態様は、半導体装置、表示装置、発光装置、それらの駆動方法、またはそれらの製造
方法等に関する。特に本発明の一態様は、酸化物半導体を有する半導体装置、表示装置、
または発光装置等に関する。
なお、本明細書中において半導体装置とは、半導体の電子工学的な特性を利用すること
で機能しうる装置の全てをその範疇とし、例えば、電気光学装置や半導体回路、電気機器
等はいずれも半導体装置に含まれる。
近年、液晶ディスプレイ（ＬＣＤ）などのフラットパネルディスプレイが広く普及して
きている。フラットパネルディスプレイなどの表示装置において、行方向及び列方向に配
設された画素内には、スイッチング素子であるトランジスタと、当該トランジスタと電気
的に接続された液晶素子と、当該液晶素子と並列に接続された容量素子とが設けられてい
る。
当該トランジスタの半導体膜を構成する半導体材料としては、アモルファス（非晶質）
シリコンまたはポリ（多結晶）シリコンなどのシリコン半導体が汎用されている。
また、半導体特性を示す金属酸化物（以下、酸化物半導体と記す。）は、トランジスタ
の半導体膜に適用できる半導体材料である。例えば、酸化亜鉛またはＩｎ－Ｇａ－Ｚｎ酸
化物半導体を用いて、トランジスタを作製する技術が開示されている（特許文献１及び特
許文献２を参照。）。
また、開口率を高めるために、トランジスタの酸化物半導体膜と同じ表面上に設けられ
た酸化物半導体膜と、トランジスタに接続する画素電極とが所定の距離を離れて設けられ
た容量素子を有する表示装置が開示されている（特許文献３を参照。）。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報 米国特許第８１０２４７６号明細書
容量素子は一対の電極の間に誘電体膜が設けられており、一対の電極のうち、少なくと
も一方の電極は、トランジスタを構成するゲート電極、ソースまたはドレインなど遮光性
を有する導電膜で形成されていることが多い。
また、容量素子の電荷容量を大きくするほど、電界を加えた状況において、液晶素子の
液晶分子の配向を一定に保つことができる期間を長くすることができる。静止画を表示さ
せる表示装置において、当該期間を長くできることは、画像データを書き換える回数を低
減することができ、消費電力の低減が望める。
しかしながら、容量素子の一方の電極が半導体膜で形成される場合、当該半導体膜に印
加される電位によっては、容量素子に充電される容量値が所定の値より低い値となってし
まい、液晶素子の液晶分子の配向を一定に保つ期間が短くなり、画像データの書き換え回
数が増加し、消費電力が増大してしまう。
また、容量素子の電荷容量を大きくするためには、容量素子の占有面積を大きくする、
具体的には一対の電極が重畳している面積を大きくするという手段がある。しかしながら
、上記表示装置において、一対の電極が重畳している面積を大きくするために遮光性を有
する導電膜の面積を大きくすると、画素の開口率が低減し、画像の表示品位が低下する。
そこで、本発明の一態様は、開口率が高く、且つ電荷容量を増大させることが可能な容
量素子を有する半導体装置などを提供することを課題の一とする。または、本発明の一態
様は、消費電力を低減することが可能な半導体装置などを提供することを課題の一とする
。本発明の一態様は、解像度の高い半導体装置などを提供することを課題の一とする。ま
たは、本発明の一態様は、酸化物半導体を用いた半導体装置などにおいて、電気特性を向
上させることを課題の一とする。または、本発明の一態様は、酸化物半導体を用いた半導
体装置などにおいて、信頼性を向上させることを課題の一とする。または、本発明の一態
様は、酸化物半導体中の酸素含有量を制御することを課題の一とする。または、本発明の
一態様は、トランジスタのノーマリーオン化を制御することを課題の一とする。または、
本発明の一態様は、トランジスタのしきい値電圧の変動、ばらつき、または、低下を制御
することを課題の一とする。または、本発明の一態様は、オフ電流の小さいトランジスタ
を提供することを課題の一とする。または、本発明の一態様は、オフ電流の低い半導体装
置などを提供することを課題とする。または、本発明の一態様は、消費電力の低い半導体
装置などを提供することを課題とする。または、本発明の一態様は、目に優しい表示装置
などを提供することを課題とする。または、本発明の一態様は、透光性を有する導電膜を
用いた半導体装置などを提供することを課題とする。または、本発明の一態様は、信頼性
の高い半導体膜を用いた半導体装置などを提供することを課題とする。または、本発明の
一態様は、透光性を有する電極を用いた半導体装置などを提供することを課題とする。ま
たは、本発明の一態様は、新規な半導体装置などを提供することを課題とする。または、
本発明の一態様は、特性の優れた半導体装置などを提供することを課題とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、ゲート絶縁膜と、ゲート絶縁膜上の酸化物半導体膜と、ゲート絶縁
膜を介して酸化物半導体膜と一部が重なるゲート電極と、酸化物半導体膜に接する一対の
電極と、を有するトランジスタと、ゲート絶縁膜上の第１の透光性を有する導電膜と、第
１の透光性を有する導電膜上の誘電体膜と、誘電体膜上の第２の透光性を有する導電膜と
、を有する容量素子と、トランジスタの一対の電極上の酸化絶縁膜と、酸化絶縁膜上の窒
化絶縁膜と、を有する。また、容量素子に含まれる誘電体膜は、窒化絶縁膜であり、酸化
絶縁膜は、一対の電極の一方上、及び第１の透光性を有する導電膜上それぞれに第１の開
口部を有し、窒化絶縁膜は、一対の電極の一方上に第２の開口部を有し、第２の開口部は
、第１の開口部の内側に設けられる。また、一対の電極の一方上の第２の開口部において
、容量素子に含まれる第２の透光性を有する導電膜は、トランジスタに含まれる一対の電
極の一方と接続する。
本発明の一態様は、ゲート絶縁膜と、ゲート絶縁膜上の酸化物半導体膜と、ゲート絶縁
膜を介して酸化物半導体膜と一部が重なるゲート電極と、酸化物半導体膜に接する一対の
電極と、を有するトランジスタと、ゲート絶縁膜上の第１の透光性を有する導電膜と、第
１の透光性を有する導電膜上の誘電体膜と、誘電体膜上の第２の透光性を有する導電膜と
、を有する容量素子と、トランジスタの一対の電極上の酸化絶縁膜と、酸化絶縁膜上の窒
化絶縁膜と、を有する。容量素子に含まれる誘電体膜は、窒化絶縁膜であり、容量素子に
含まれる第２の透光性を有する導電膜は、トランジスタに含まれる一対の電極の一方と接
続し、酸化物半導体膜と、第１の透光性を有する導電膜とは、水素濃度が異なる。
なお、第１の透光性を有する導電膜は、酸化物半導体膜より水素濃度が高いことが好ま
しい。第１の透光性を有する導電膜において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃ
ｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度
は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３
以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上である。酸化物半導体膜にお
いて、二次イオン質量分析法により得られる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ
３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔ
ｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ま
しくは１×１０１６ａｔｏｍｓ／ｃｍ３以下である。
また、第１の透光性を有する導電膜は、酸化物半導体膜より抵抗率が低い。第１の透光
性を有する導電膜の抵抗率が、酸化物半導体膜の抵抗率の１×１０－８倍以上１×１０－
１倍以下で有ることが好ましく、代表的には１×１０－３Ωｃｍ以上１×１０４Ωｃｍ未
満、さらに好ましくは、抵抗率が１×１０－３Ωｃｍ以上１×１０－１Ωｃｍ未満である
とよい。
なお、酸化物半導体膜及び第１の透光性を有する導電膜は、微結晶領域を含み、微結晶
領域は、測定範囲を５ｎｍφ以上１０ｎｍφ以下とする電子線回折を用いた電子線回折パ
ターンにおいて、円周状に配置された複数のスポットが観察され、且つ、制限視野電子線
回折パターンにおいては、複数のスポットが観察されない膜であってもよい。なお、測定
範囲を１０ｎｍφ以下、好ましくは５ｎｍφ以上１０ｎｍφ以下とする電子線回折を極微
電子線回折という。制限視野電子線回折の測定範囲を３００ｎｍφ以上とすることができ
る。また、微結晶領域に含まれる結晶粒の粒径は１０ｎｍ以下である。また、円周状に配
置された複数のスポットは、酸化物半導体膜の膜厚方向の全領域において観察されること
が好ましい。
また、酸化物半導体膜、及び第１の透光性を有する導電膜は、インジウムまたは亜鉛を
含む。
本発明の一態様より、開口率を高めつつ、電荷容量を増大させた容量素子を有する半導
体装置を提供することができる。また、消費電力の低い半導体装置を提供することができ
る。
半導体装置の一形態を説明するブロック図及び回路図である。 半導体装置の一形態を説明する上面図である。 半導体装置の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の一形態を説明する上面図である。 半導体装置の一形態を説明する断面図である。 半導体装置の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の一形態を説明する断面図である。 半導体装置の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の一形態を説明する断面図である。 半導体装置の一形態を説明する上面図である。 半導体装置の一形態を説明する断面図である。 トランジスタの断面図、及び多層膜を説明する図である。 成膜装置を説明する図である。 成膜室を説明する図である。 加熱室を説明する図である。 実施の形態に係るタッチセンサを説明する図である。 実施の形態に係るタッチパネル及び電子機器の構成例を説明する図である。 実施の形態に係るタッチセンサを備える画素を説明する図である。 実施の形態に係るタッチセンサ及び画素の動作を説明する図である。 電子機器の一例を示す図である。 電子機器の一例を示す図である。 酸化物半導体膜のＣＰＭ測定結果を示す図である。 酸化物半導体膜のＣＰＭ測定結果を示す図である。 試料構造を説明する図である。 シート抵抗を説明する図である。 ＳＩＭＳの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＣＡＡＣ－ＯＳ膜の断面ＴＥＭ像である。 ＣＡＡＣ－ＯＳ膜の電子線回折パターンである。 ＣＡＡＣ－ＯＳ膜の断面ＴＥＭ像である。 ＣＡＡＣ－ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトルである。 ＣＡＡＣ－ＯＳ膜の電子線回折パターンである。 ＣＡＡＣ－ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトルである。 ＣＡＡＣ－ＯＳ膜の電子線回折パターンである。 ＣＡＡＣ－ＯＳ膜の断面ＴＥＭ像およびＸ線回折スペクトルである。 ＣＡＡＣ－ＯＳ膜の電子線回折パターンである。 微結晶酸化物半導体膜の断面ＴＥＭ像及び極微電子線回折パターンである。 微結晶酸化物半導体膜の平面ＴＥＭ像及び制限視野電子線回折パターンである。 電子線回折強度分布の概念図である。 石英ガラス基板の極微電子線回折パターンである。 微結晶酸化物半導体膜の極微電子線回折パターンである。 微結晶酸化物半導体膜の断面ＴＥＭ像である。 微結晶酸化物半導体膜のＸＲＤスペクトルである。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であ
れば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈
されるものではない。
以下に説明する本発明の構成において、同一部分または同様の機能を有する部分には同
一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の
機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合
がある。
本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化
のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり
、工程順または積層順を示すものではない。また、本明細書等において発明を特定するた
めの事項として固有の名称を示すものではない。
また、本発明の一態様における「ソース」及び「ドレイン」の機能は、回路動作におい
て電流の方向が変化する場合などには入れ替わることがある。このため、本明細書におい
ては、「ソース」及び「ドレイン」の用語は、入れ替えて用いることができるものとする
。
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場
の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。た
だし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差
のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多
い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし
、電圧を電位と読み替えてもよいこととする。
本明細書において、フォトリソグラフィ処理によりマスクを形成し、エッチング処理を
行った後は、該マスクを除去するものとする。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について、図面を用いて説明する
。なお、本実施の形態では、液晶表示装置を例にして本発明の一態様である半導体装置を
説明する。
＜半導体装置の構成＞
図１（Ａ）に、半導体装置の一例を示す。図１（Ａ）に示す半導体装置は、画素部１０
０と、走査線駆動回路１０４と、信号線駆動回路１０６と、各々が平行または略平行に配
設され、且つ走査線駆動回路１０４によって電位が制御されるｍ本の走査線１０７と、各
々が平行または略平行に配設され、且つ信号線駆動回路１０６によって電位が制御される
ｎ本の信号線１０９と、を有する。さらに、画素部１００はマトリクス状に配設された複
数の画素３０１を有する。また、走査線１０７に沿って、各々が平行または略平行に配設
された容量線１１５を有する。なお、容量線１１５は、信号線１０９に沿って、各々が平
行または略平行に配設されていてもよい。また、走査線駆動回路１０４及び信号線駆動回
路１０６をまとめて駆動回路部という場合がある。
各走査線１０７は、画素部１００においてｍ行ｎ列に配設された画素３０１のうち、い
ずれかの行に配設されたｎ個の画素３０１と電気的に接続される。また、各信号線１０９
は、ｍ行ｎ列に配設された画素３０１のうち、いずれかの列に配設されたｍ個の画素３０
１に電気的に接続される。ｍ、ｎは、ともに１以上の整数である。また、各容量線１１５
は、ｍ行ｎ列に配設された画素３０１のうち、いずれかの行に配設されたｎ個の画素３０
１と電気的に接続される。なお、容量線１１５が、信号線１０９に沿って、各々が平行ま
たは略平行に配設されている場合は、ｍ行ｎ列に配設された画素３０１のうち、いずれか
の列に配設されたｍ個の画素３０１に電気的に接続される。
図１（Ｂ）は、図１（Ａ）に示す半導体装置が有する画素３０１の回路図の一例である
。図１（Ｂ）に示す画素３０１は、走査線１０７及び信号線１０９と電気的に接続された
トランジスタ１０３と、一方の電極がトランジスタ１０３のドレインと電気的に接続され
、他方の電極が一定の電位を供給する容量線１１５と電気的に接続された容量素子１０５
と、画素電極がトランジスタ１０３のドレイン及び容量素子１０５の一方の電極に電気的
に接続され、画素電極と対向して設けられる電極（対向電極）が共通電位を供給する配線
に電気的に接続された液晶素子１０８と、を有する。
液晶素子１０８は、トランジスタ１０３及び画素電極が形成される基板と、対向電極が
形成される基板とで挟持される液晶の光学的変調作用によって、光の透過または非透過を
制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（縦方向の電界
または斜め方向の電界を含む。）によって制御される。なお、画素電極が形成される基板
において対向電極（共通電極ともいう。）が形成される場合、液晶にかかる電界は横方向
の電界となる。
なお、液晶素子１０８の代わりに、様々な表示素子や発光素子などを適用することも可
能である。例えば、表示素子、発光素子などの一例としては、ＥＬ（エレクトロルミネッ
センス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥ
Ｄ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応
じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グ
レーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイ
クロミラーデバイス（ＤＭＤ）、ＩＭＯＤ（インターフェアレンス・モジュレーション）
素子、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用によ
り、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子
を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）また
はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅ
ｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示
装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディス
プレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）
などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペー
パなどがある。
次いで、液晶表示装置の画素３０１の具体的な例について説明する。ここでは、駆動回
路部、ここでは、走査線駆動回路１０４の一部の上面図を図２（Ａ）に示し、画素３０１
ａの上面図を図２（Ｂ）に示す。なお、図２（Ｂ）においては、対向電極及び液晶素子を
省略する。
図２（Ａ）において、ゲートとして機能する導電膜３０４ａ、ゲート絶縁膜（図２（Ａ
）に図示せず。）、チャネル領域が形成される酸化物半導体膜３０８ａ、ソース及びドレ
インとして機能する導電膜３１０ａ、３１０ｂによりトランジスタ１０２を構成する。酸
化物半導体膜３０８ａは、ゲート絶縁膜上に設けられる。また、導電膜３０４ａと同時に
形成された導電膜３０４ｂと、導電膜３１０ａ、３１０ｂと同時に形成された導電膜３１
０ｃと、導電膜３０４ｂ及び導電膜３１０ｃを接続する透光性を有する導電膜３１６ａが
設けられる。透光性を有する導電膜３１６ａは、開口部３７２ａ、３７４ａにおいて導電
膜３０４ｂと接続し、開口部３７２ｂ、３７４ｂにおいて導電膜３１０ｃと接続する。
図２（Ｂ）において、走査線として機能する導電膜３０４ｃは、信号線に略直交する方
向（図中左右方向）に延伸して設けられている。信号線として機能する導電膜３１０ｄは
、走査線に略直交する方向（図中上下方向）に延伸して設けられている。容量線として機
能する導電膜３１０ｆは、信号線と平行方向に延伸して設けられている。なお、走査線と
して機能する導電膜３０４ｃは、走査線駆動回路１０４（図１（Ａ）を参照。）と電気的
に接続されており、信号線として機能する導電膜３１０ｄ及び容量線として機能する導電
膜３１０ｆは、信号線駆動回路１０６（図１（Ａ）を参照。）に電気的に接続されている
。
トランジスタ１０３は、走査線及び信号線が交差する領域に設けられている。ゲートと
して機能する導電膜３０４ｃ、ゲート絶縁膜（図２（Ｂ）に図示せず。）、ゲート絶縁膜
上に形成されたチャネル領域が形成される酸化物半導体膜３０８ｂ、ソース及びドレイン
として機能する導電膜３１０ｄ、３１０ｅによりトランジスタ１０３を構成する。なお、
導電膜３０４ｃは、走査線としても機能し、酸化物半導体膜３０８ｂと重畳する領域がト
ランジスタ１０３のゲートとして機能する。また、導電膜３１０ｄは、信号線としても機
能し、酸化物半導体膜３０８ｂと重畳する領域がトランジスタ１０３のソースまたはドレ
インとして機能する。また、図２（Ｂ）において、走査線は、上面形状において端部が酸
化物半導体膜３０８ｂの端部より外側に位置する。このため、走査線はバックライトなど
の光源からの光を遮る遮光膜として機能する。この結果、トランジスタに含まれる酸化物
半導体膜３０８ｂに光が照射されず、トランジスタの電気特性の変動を抑制することがで
きる。
また、導電膜３１０ｅは、開口部３７２ｃの内側に設けられた開口部３７４ｃにおいて
、画素電極として機能する透光性を有する導電膜３１６ｂと電気的に接続されている。
容量素子１０５は、開口部３７２において容量線として機能する導電膜３１０ｆと接続
されている。また、容量素子１０５は、ゲート絶縁膜上に形成される透光性を有する導電
膜３０８ｃと、トランジスタ１０３上に設けられる窒化絶縁膜で形成される誘電体膜と、
画素電極として機能する透光性を有する導電膜３１６ｂと、で構成されている。即ち、容
量素子１０５は透光性を有する。
このように容量素子１０５は透光性を有するため、画素３０１ａ内に容量素子１０５を
大きく（大面積に）形成することができる。従って、開口率を高めつつ、代表的には５０
％以上、好ましくは５５％以上、さらに好ましくは６０％以上とすることが可能であると
共に、電荷容量を増大させた半導体装置を得ることができる。例えば、解像度の高い半導
体装置、例えば液晶表示装置においては、画素の面積が小さくなり、容量素子の面積も小
さくなる。このため、解像度の高い半導体装置において、容量素子に蓄積される電荷容量
が小さくなる。しかしながら、本実施の形態に示す容量素子１０５は透光性を有するため
、当該容量素子を画素に設けることで、各画素において十分な電荷容量を得つつ、開口率
を高めることができる。代表的には、画素密度が２００ｐｐｉ以上、さらには３００ｐｐ
ｉ以上である高解像度の半導体装置に好適に用いることができる。
また、図２Ｂに示す画素３０１ａは、走査線として機能する導電膜３０４ｃと平行な辺
と比較して信号線として機能する導電膜３１０ｄと平行な辺の方が短い形状であり、且つ
容量線として機能する導電膜３１０ｆが、信号線として機能する導電膜３１０ｄと平行な
方向に延伸して設けられている。この結果、画素３０１ａに占める導電膜３１０ｆの面積
を低減することが可能であるため、開口率を高めることができる。また、容量線として機
能する導電膜３１０ｆが接続電極を用いず、直接透光性を有する導電膜３０８ｃと接する
ため、さらに開口率を高めることができる。
また、本発明の一態様は、高解像度の表示装置においても、開口率を高めることができ
るため、バックライトなどの光源の光を効率よく利用することができ、表示装置の消費電
力を低減することができる。
次いで、図２の一点鎖線Ａ－Ｂ間及び一点鎖線Ｃ－Ｄ間における断面図を図３（Ａ）に
示す。また、図３（Ａ）の破線Ｅに囲まれた部分の拡大図を図３（Ｂ）に示し、図３（Ａ
）の破線Ｆに囲まれた部分の拡大図を図３（Ｃ）に示す。
本実施の形態に示す液晶表示装置は、一対の基板（基板３０２と基板３４２）間に液晶
素子３２２が挟持されている。
液晶素子３２２は、基板３０２の上方の透光性を有する導電膜３１６ｂと、配向性を制
御する膜（以下、配向膜３１８、３５２という）と、液晶層３２０と、導電膜３５０と、
を有する。なお、透光性を有する導電膜３１６ｂは、液晶素子３２２の一方の電極として
機能し、導電膜３５０は、液晶素子３２２の他方の電極として機能する。
液晶素子を備える液晶表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡ
モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ－
ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆ
ｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒ
ｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）モード、ＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌ
ｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎ
ｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ
Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、液晶素子を備える
液晶表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａ
ｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏ
ｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（
Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホス
トモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々
なものを用いることができる。
また、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶とカイラル剤とを含む液晶組成物
により液晶素子を構成してもよい。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と
短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。
本実施の形態においては、縦電界方式の液晶表示装置について説明する。
このように、液晶表示装置とは、液晶素子を有する装置のことをいう。なお、液晶表示
装置は、複数の画素を駆動させる駆動回路等を含む。また、液晶表示装置は、別の基板上
に配置された制御回路、電源回路、信号生成回路及びバックライトモジュール等を含み、
液晶モジュールとよぶこともある。
駆動回路部において、ゲートとして機能する導電膜３０４ａ、ゲート絶縁膜として機能
する絶縁膜３０５及び絶縁膜３０６、チャネル領域が形成される酸化物半導体膜３０８ａ
、ソース及びドレインとして機能する導電膜３１０ａ、３１０ｂによりトランジスタ１０
２を構成する。酸化物半導体膜３０８ａは、絶縁膜３０６上に設けられる。また、導電膜
３１０ａ、３１０ｂ上には、絶縁膜３１２、絶縁膜３１４が保護膜として設けられている
。
画素部において、ゲートとして機能する導電膜３０４ｃ、ゲート絶縁膜として機能する
絶縁膜３０５及び絶縁膜３０６、チャネル領域が形成される酸化物半導体膜３０８ｂ、ソ
ース及びドレインとして機能する導電膜３１０ｄ、３１０ｅによりトランジスタ１０３を
構成する。酸化物半導体膜３０８ｂは、絶縁膜３０６上に設けられる。また、導電膜３１
０ｄ、３１０ｅ上には、絶縁膜３１２、絶縁膜３１４が保護膜として設けられている。
また、画素電極として機能する透光性を有する導電膜３１６ｂが、絶縁膜３１２及び絶
縁膜３１４に設けられた開口部において、導電膜３１０ｅと接続する。
また、一方の電極として機能する透光性を有する導電膜３０８ｃ、誘電体膜として機能
する絶縁膜３１４、他方の電極として機能する透光性を有する導電膜３１６ｂにより容量
素子１０５を構成する。透光性を有する導電膜３０８ｃは、絶縁膜３０６上に設けられる
。
また、駆動回路部において、導電膜３０４ａ、３０４ｃと同時に形成された導電膜３０
４ｂと、導電膜３１０ａ、３１０ｂ、３１０ｄ、３１０ｅと同時に形成された導電膜３１
０ｃとは、透光性を有する導電膜３１６ｂと同時に形成された透光性を有する導電膜３１
６ａで接続される。
図３（Ｂ）に示すように、導電膜３０４ｂ上には、絶縁膜３０６及び絶縁膜３１２に設
けられた開口部３７２ａと、絶縁膜３０５及び絶縁膜３１４に設けられた開口部３７４ａ
とを有する。開口部３７４ａは、開口部３７２ａの内側に位置する。開口部３７４ａにお
いて、導電膜３０４ｂと透光性を有する導電膜３１６ａが接続される。
また、導電膜３１０ｃ上には、絶縁膜３１２に設けられた開口部３７２ｂと、絶縁膜３
１４に設けられた開口部３７４ｂとを有する。開口部３７４ｂは、開口部３７２ｂの内側
に位置する。開口部３７４ｂにおいて、導電膜３１０ｃと透光性を有する導電膜３１６ａ
が接続される。
図３（Ｃ）に示すように、導電膜３１０ｅ上には、絶縁膜３１２に設けられた開口部３
７２ｃと、絶縁膜３１４に設けられた開口部３７４ｃとを有する。開口部３７４ｃは、開
口部３７２ｃの内側に位置する。開口部３７４ｃにおいて、導電膜３１０ｅと透光性を有
する導電膜３１６ｂが接続される。
また、透光性を有する導電膜３０８ｃ上には、絶縁膜３１２に設けられた開口部３７２
を有する。開口部３７２において、透光性を有する導電膜３０８ｃは絶縁膜３１４と接す
る。
絶縁膜３０５及び絶縁膜３１４としては、外部からの不純物、例えば、水、アルカリ金
属、アルカリ土類金属等が、酸化物半導体膜へ拡散するのを防ぐ材料を用いることが好ま
しく、更には水素を含むことが好ましく、代表的には窒素を含む無機絶縁材料、例えば窒
化絶縁膜を用いることができる。絶縁膜３０５及び絶縁膜３１４としては、代表的には、
窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等を用いて
形成する。
絶縁膜３０６及び絶縁膜３１２としては、酸化物半導体膜との界面特性を向上させるこ
とが可能な材料を用いることが好ましく、代表的には、酸素を含む無機絶縁材料を用いる
ことが好ましく、例えば酸化絶縁膜を用いることができる。絶縁膜３０６及び絶縁膜３１
２としては、代表的には、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒
化アルミニウム等を用いて形成する。
導電膜３０４ｂ及び透光性を有する導電膜３１６ａの接続部、導電膜３１０ｃ及び透光
性を有する導電膜３１６ａの接続部、導電膜３１０ｅ及び透光性を有する導電膜３１６ｂ
の接続部はそれぞれ、絶縁膜３０５または／及び絶縁膜３１４で覆われている。絶縁膜３
０５及び絶縁膜３１４は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類
金属等が、酸化物半導体膜へ拡散するのを防ぐ材料で形成される。また、開口部３７２ａ
、３７２ｂ、３７２ｃ、３７２の側面が絶縁膜３０５または／及び絶縁膜３１４で覆われ
ている。絶縁膜３０５及び絶縁膜３１４の内側に酸化物半導体膜が設けられているため、
外部からの不純物、例えば水、アルカリ金属、アルカリ土類金属等が、導電膜３０４ｂ、
導電膜３１０ｃ、３１０ｅ、及び透光性を有する導電膜３１６ａ、３１６ｂの接続部から
、トランジスタに含まれる酸化物半導体膜へ拡散することを防ぐことができる。このため
、トランジスタの電気特性の変動を防ぐことが可能であり、半導体装置の信頼性を高める
ことができる。
また、透光性を有する導電膜３０８ｃは、酸化物半導体膜３０８ａ、３０８ｂと同時に
形成された酸化物半導体膜である。酸化物半導体膜３０８ａ、３０８ｂは、絶縁膜３０６
及び絶縁膜３１２等の、酸化物半導体膜との界面特性を向上させることが可能な材料で形
成される膜と接しているため、酸化物半導体膜３０８ａ、３０８ｂは、半導体として機能
し、酸化物半導体膜３０８ａ、３０８ｂを有するトランジスタは、優れた電気特性を有す
る。
ただし、本発明の実施形態の一態様は、これに限定されず、透光性を有する導電膜３０
８ｃは、場合によっては、または、状況に応じて、酸化物半導体膜３０８ａ、または、３
０８ｂと別々の工程で形成されてもよい。その場合には、透光性を有する導電膜３０８ｃ
は、酸化物半導体膜３０８ａ、または、３０８ｂと、異なる材質を有していても良い。例
えば、透光性を有する導電膜３０８ｃは、インジウム錫酸化物（以下、ＩＴＯと示す。）
、または、インジウム亜鉛酸化物等を有していてもよい。
一方、透光性を有する導電膜３０８ｃは、開口部３７２において絶縁膜３１４と接する
。絶縁膜３１４は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等
が、酸化物半導体膜へ拡散するのを防ぐ材料で形成される膜であり、更には水素を含む。
このため、絶縁膜３１４の水素が酸化物半導体膜３０８ａ、３０８ｂと同時に形成された
酸化物半導体膜に拡散すると、該酸化物半導体膜において水素は酸素と結合し、キャリア
である電子が生成される。この結果、酸化物半導体膜は、導電性が高くなり導体として機
能する。即ち、導電性の高い酸化物半導体膜ともいえる。ここでは、酸化物半導体膜３０
８ａ、３０８ｂと同様の材料を主成分とし、且つ水素濃度が酸化物半導体膜３０８ａ、３
０８ｂより高いことにより、導電性が高められた金属酸化物を、透光性を有する導電膜３
０８ｃとよぶ。
ただし、本発明の実施形態の一態様は、これに限定されず、透光性を有する導電膜３０
８ｃは、場合によっては、または、状況に応じて、絶縁膜３１４と接していないことも可
能である。
本実施の形態に示す半導体装置は、トランジスタの酸化物半導体膜と同時に、容量素子
の一方となる電極を形成する。また、画素電極として機能する透光性を有する導電膜を容
量素子の他方の電極として用いる。これらのため、容量素子を形成するために、新たに導
電膜を形成する工程が不要であり、半導体装置の作製工程を削減できる。また、容量素子
は、一対の電極が透光性を有する導電膜で形成されているため、透光性を有する。この結
果、容量素子の占有面積を大きくしつつ、画素の開口率を高めることができる。
ここで、酸化物半導体を用いたトランジスタの特徴について記載する。酸化物半導体を
用いたトランジスタはｎチャネル型トランジスタである。また、酸化物半導体に含まれる
酸素欠損はキャリアを生成することがあり、トランジスタの電気特性及び信頼性を低下さ
せる恐れがある。例えば、トランジスタのしきい値電圧をマイナス方向に変動し、ゲート
電圧が０Ｖの場合にドレイン電流が流れてしまうことがある。このように、ゲート電圧が
０Ｖの場合にドレイン電流が流れてしまうことをノーマリーオン特性といい、このような
特性を有するトランジスタをデプレッション型トランジスタという。なお、ゲート電圧が
０Ｖの場合にドレイン電流が流れていないとみなすことができるトランジスタをノーマリ
ーオフ特性といい、このような特性を有するトランジスタをエンハンスメント型トランジ
スタという。
トランジスタのチャネル領域が形成される酸化物半導体膜３０８ｂにおいて、欠陥、代
表的には酸素欠損はできる限り低減されていることが好ましい。例えば、磁場の向きを膜
面に対して平行に印加した電子スピン共鳴法によるｇ値＝１．９３のスピン密度（酸化物
半導体膜に含まれる欠陥密度に相当する。）は、測定器の検出下限以下まで低減されてい
ることが好ましい。酸化物半導体膜に含まれる欠陥、代表的には酸素欠損量をできる限り
低減することで、トランジスタ１０３がノーマリーオン特性となることを抑制することが
でき、半導体装置の電気特性及び信頼性を向上させることができる。また、半導体装置の
消費電力を低減することができる。
トランジスタのしきい値電圧のマイナス方向への変動は酸素欠損だけではなく、酸化物
半導体に含まれる水素（水などの水素化合物を含む。）によっても引き起こされることが
ある。酸化物半導体に含まれる水素は金属原子と結合する酸素と反応して水になると共に
、酸素が脱離した格子（または酸素が脱離した部分）に欠損（酸素欠損ともいえる。）を
形成する。また、水素の一部が酸素と反応することで、キャリアである電子を生成してし
まう。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン
特性となりやすい。
そこで、トランジスタ１０３のチャネル領域が形成される酸化物半導体膜３０８ｂにお
いて、水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜３
０８ｂにおいて、二次イオン質量分析法により得られる水素濃度を、５×１０１９ａｔｏ
ｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１
０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、
さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
また、トランジスタ１０３のチャネル領域が形成される酸化物半導体膜３０８ｂは、二
次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×
１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にす
る。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成す
る場合があり、トランジスタ１０３のオフ電流を増大させることがある。
このように、不純物（水素、窒素、アルカリ金属またはアルカリ土類金属など）をでき
る限り低減させ、トランジスタ１０３のチャネル領域が形成される酸化物半導体膜を高純
度化させた酸化物半導体膜とすることで、エンハンスメント型となり、トランジスタ１０
３がノーマリーオン特性となることを抑制でき、トランジスタ１０３のオフ電流を極めて
低減することができる。従って、良好な電気特性を有する半導体装置を作製できる。また
、信頼性を向上させた半導体装置を作製することができる。
なお、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が低いことは、
いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長Ｌ
が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１
Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下
、すなわち１×１０－１３Ａ以下という特性を得ることができる。この場合、オフ電流を
トランジスタのチャネル幅で除した値は、１００ｚＡ／μｍ以下であることが分かる。ま
た、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する
電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行う。当該測定では
、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素
子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定する。その結
果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍ
という、さらに低いオフ電流が得られる。従って、高純度化された酸化物半導体膜を用い
たトランジスタは、オフ電流が著しく小さい。
ここで、図３に示す液晶表示装置のその他の構成要素について、以下に説明する。
基板３０２上には、導電膜３０４ａ、３０４ｂ、３０４ｃが形成されている。導電膜３
０４ａは、走査線駆動回路１０４に形成され、駆動回路部のトランジスタのゲートとして
の機能を有する。また、導電膜３０４ｃは、画素部１００に形成され、画素部のトランジ
スタのゲートとして機能する。また、導電膜３０４ｂは、走査線駆動回路１０４に形成さ
れ、導電膜３１０ｃと接続する。
基板３０２としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウ
ムホウケイ酸ガラスなどのガラス材料を用いる。量産する上では、基板３０２は、第８世
代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、または２
４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のマザーガ
ラスを用いることが好ましい。マザーガラスは、処理温度が高く、処理時間が長いと大幅
に収縮するため、マザーガラスを使用して量産を行う場合、作製工程の加熱処理は、好ま
しくは６００℃以下、さらに好ましくは４５０℃以下、さらに好ましくは３５０℃以下と
することが望ましい。
導電膜３０４ａ、３０４ｂ、３０４ｃとしては、アルミニウム、クロム、銅、タンタル
、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を
成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができ
る。また、導電膜３０４ａ、３０４ｂ、３０４ｃは、単層構造でも、二層以上の積層構造
としてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜
上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造
、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チ
タン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成す
る三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブ
デン、クロム、ネオジム、スカンジウムから選ばれた元素の一、または複数組み合わせた
合金膜、もしくは窒化膜を用いてもよい。
基板３０２、及び導電膜３０４ａ、３０４ｃ、３０４ｂ上には、絶縁膜３０５、絶縁膜
３０６が形成されている。絶縁膜３０５、絶縁膜３０６は、走査線駆動回路１０４のトラ
ンジスタのゲート絶縁膜、及び画素部１００のトランジスタのゲート絶縁膜としての機能
を有する。
絶縁膜３０５としては、窒化絶縁膜を用いて形成することが好ましく、例えば、窒化シ
リコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などを用
いればよく、積層または単層で設ける。また、絶縁膜３０５を積層構造とした場合、第１
の窒化シリコン膜として、欠陥が少ない窒化シリコン膜とし、第１の窒化シリコン膜上に
、第２の窒化シリコン膜として、水素放出量の少ない窒化シリコン膜を設けると好適であ
る。この結果、絶縁膜３０５に含まれる水素及び窒素が、酸化物半導体膜３０８ａ、３０
８ｂへ移動または拡散することを抑制できる。
なお、酸化窒化シリコンとは、酸素の含有量が窒素の含有量より大きな絶縁材料のこと
をいう。また、窒化酸化シリコンとは、窒素の含有量が酸素の含有量より大きい絶縁材料
のことをいう。
絶縁膜３０６としては、酸化絶縁膜を用いて形成することが好ましく、例えば、酸化シ
リコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜などを用
いればよく、積層または単層で設ける。
また、絶縁膜３０６として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素を有するハ
フニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素を有するハフニウムアルミネート（Ｈ
ｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ－ｋ材料を用い
ることでトランジスタ１０３のゲートリークを低減できる。
窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静電容量を得る
のに必要な膜厚が大きいため、ゲート絶縁膜を物理的に厚膜化することができる。よって
、トランジスタの絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタ
の静電破壊を抑制することができる。
また、絶縁膜３０６上には、酸化物半導体膜３０８ａ、３０８ｂ、透光性を有する導電
膜３０８ｃが形成されている。酸化物半導体膜３０８ａは、導電膜３０４ａと重畳する位
置に形成され、駆動回路部のトランジスタのチャネル領域として機能する。また、酸化物
半導体膜３０８ｂは、導電膜３０４ｃと重畳する位置に形成され、画素部のトランジスタ
のチャネル領域として機能する。透光性を有する導電膜３０８ｃは、容量素子１０５の一
方の電極として機能する。
酸化物半導体膜３０８ａ、３０８ｂは、Ｉｎ若しくはＧａを含む酸化物半導体膜であり
、代表的には、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（ＭはＡｌ
、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）がある。
なお、酸化物半導体膜３０８ａ、３０８ｂがＩｎ－Ｍ－Ｚｎ酸化物であるとき、Ｉｎお
よびＭの和を１００ａｔｏｍｉｃ％としたときＩｎとＭの原子の比率は、好ましくは、Ｉ
ｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくは、Ｉｎが
２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
酸化物半導体膜３０８ａ、３０８ｂのインジウムやガリウムなどの含有量は、飛行時間
型二次イオン質量分析法（ＴＯＦ－ＳＩＭＳ）や、Ｘ線電子分光法（ＸＰＳ）で比較でき
る。
酸化物半導体膜３０８ａ、３０８ｂは、エネルギーギャップが２ｅＶ以上、好ましくは
２．５ｅＶ以上、より好ましくは３ｅＶ以上であるため、後に形成されるトランジスタの
オフ電流を低減することができる。
透光性を有する導電膜３０８ｃは、酸化物半導体膜３０８ａ、３０８ｂと同様に、Ｉｎ
若しくはＧａを含む酸化物半導体膜であり、且つ不純物が含まれていることを特徴とする
。不純物としては、水素がある。なお、水素の代わりに不純物として、ホウ素、リン、ス
ズ、アンチモン、希ガス元素、アルカリ金属、アルカリ土類金属等が含まれていてもよい
。
酸化物半導体膜３０８ａ、３０８ｂ、及び透光性を有する導電膜３０８ｃは共に、ゲー
ト絶縁膜上に形成され、Ｉｎ若しくはＧａを含む酸化物半導体膜であるが、不純物濃度が
異なる。具体的には、酸化物半導体膜３０８ａ、３０８ｂと比較して、透光性を有する導
電膜３０８ｃの不純物濃度が高い。例えば、酸化物半導体膜３０８ａ、３０８ｂに含まれ
る水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍ
ｓ／ｃｍ３未満、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは
５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ
３以下であり、透光性を有する導電膜３０８ｃに含まれる水素濃度は、８×１０１９ａｔ
ｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは
５×１０２０ａｔｏｍｓ／ｃｍ３以上である。また、酸化物半導体膜３０８ａ、３０８ｂ
と比較して、透光性を有する導電膜３０８ｃに含まれる水素濃度は２倍、好ましくは１０
倍以上である。
また、透光性を有する導電膜３０８ｃは、酸化物半導体膜３０８ａ、３０８ｂより抵抗
率が低い。透光性を有する導電膜３０８ｃの抵抗率が、酸化物半導体膜３０８ａ、３０８
ｂの抵抗率の１×１０－８倍以上１×１０－１倍以下であることが好ましく、代表的には
１×１０－３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好ましくは、抵抗率が１×１０－
３Ωｃｍ以上１×１０－１Ωｃｍ未満であるとよい。
酸化物半導体膜３０８ａ、３０８ｂ、及び透光性を有する導電膜３０８ｃは、例えば非
単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ
Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）、多結晶構造、後述する微結晶構造、または非晶質構造を含む。非単結晶構造において
、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは最も欠陥準位密度が低い。
酸化物半導体膜３０８ａ、３０８ｂ、及び透光性を有する導電膜３０８ｃは、例えば非
晶質構造でもよい。非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、
結晶成分を有さない。または、非晶質構造の酸化物半導体膜は、例えば、完全な非晶質構
造であり、結晶部を有さない。
なお、酸化物半導体膜３０８ａ、３０８ｂ、及び透光性を有する導電膜３０８ｃが、Ｃ
ＡＡＣ－ＯＳ、微結晶構造、及び非晶質構造の二以上の構造の領域を有する混合膜であっ
てもよい。混合膜は、例えば、非晶質構造の領域と、微結晶構造の領域と、ＣＡＡＣ－Ｏ
Ｓの領域と、を有する。また、混合膜は、例えば、非晶質構造の領域と、微結晶構造の領
域と、ＣＡＡＣ－ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
絶縁膜３０６、酸化物半導体膜３０８ａ、３０８ｂ、及び透光性を有する導電膜３０８
ｃ上には、導電膜（以下、導電膜３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅと
いう）が形成されている。また、導電膜３１０ａは、酸化物半導体膜３０８ａと電気的に
接続され、駆動回路部のトランジスタが有するソース及びドレインの一方としての機能を
有する。また、導電膜３１０ｂは、酸化物半導体膜３０８ａと電気的に接続され、駆動回
路部のトランジスタが有するソース及びドレインの他方としての機能を有する。また、導
電膜３１０ｃは、絶縁膜３１２、絶縁膜３１４に設けられた開口部を介して、透光性を有
する導電膜３１６ａと電気的に接続されている。また、導電膜３１０ｄは、酸化物半導体
膜３０８ｂと電気的に接続され、画素部のトランジスタが有するソース及びドレインの一
方としての機能を有する。また、導電膜３１０ｅは、酸化物半導体膜３０８ｂ及び透光性
を有する導電膜３１６ｂと電気的に接続され、画素部のトランジスタが有するソース及び
ドレインの他方としての機能を有する。
導電膜３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅとしては、導電材料として
、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブ
デン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする
合金を単層構造または積層構造として用いる。例えば、アルミニウム膜上にチタン膜を積
層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅－マグネシウム－
アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、その
チタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその
上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデ
ン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜
を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等が
ある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい
。
絶縁膜３０６、酸化物半導体膜３０８ａ、３０８ｂ、透光性を有する導電膜３０８ｃ、
及び導電膜３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ上には、絶縁膜３１２、
絶縁膜３１４が形成されている。絶縁膜３１２は、絶縁膜３０６と同様に、酸化物半導体
膜との界面特性を向上させることが可能な材料を用いることが好ましい。絶縁膜３１４は
、絶縁膜３０５と同様に、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類
金属等が、酸化物半導体膜へ拡散するのを防ぐ材料を用いることが好ましい。
また、絶縁膜３１２は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁
膜で形成してもよい。このようにすることで、当該酸化物半導体膜からの酸素の脱離を防
止するとともに、過剰な酸素を含む酸化絶縁膜に含まれる当該酸素を酸化物半導体膜に移
動させ、酸素欠損量を低減することが可能となる。例えば、昇温脱離ガス分析によって測
定される酸素分子の放出量が、１．０×１０１８分子／ｃｍ３以上ある酸化絶縁膜を用い
ることで、酸化物半導体膜３０８ａ、３０８ｂに含まれる酸素欠損量を低減することがで
きる。
また、絶縁膜３１２を積層構造とし、酸化物半導体膜３０８ａ、３０８ｂに接する側に
第１の酸化絶縁膜として、酸化物半導体膜３０８ａ、３０８ｂとの界面準位が低くなる酸
化絶縁膜を設け、その上に第２の酸化絶縁膜として上記化学量論的組成を満たす酸素より
も多くの酸素を含む酸化絶縁膜を設けてもよい。
例えば、第１の酸化絶縁膜として、電子スピン共鳴測定によるｇ値＝２．００１（Ｅ´
－ｃｅｎｔｅｒ）のスピン密度が３．０×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは
５．０×１０１６ｓｐｉｎｓ／ｃｍ３以下の酸化絶縁膜を用いることで、酸化物半導体膜
３０８ａ、３０８ｂとの界面準位を低減することが可能である。なお、電子スピン共鳴測
定によるｇ値＝２．００１のスピン密度は、第１の酸化絶縁膜に含まれるダングリングボ
ンドの存在量に対応する。
また、絶縁膜３１４上には透光性を有する導電膜３１６ａ、３１６ｂが形成されている
。透光性を有する導電膜３１６ａは、開口部３７４ａにおいて導電膜３０４ｂと電気的に
接続され、開口部３７４ｂにおいて導電膜３１０ｃと電気的に接続される。即ち、導電膜
３０４ｂ及び導電膜３１０ｃを接続する接続電極として機能する。透光性を有する導電膜
３１６ｂは、開口部３７４ｃにおいて導電膜３１０ｅと電気的に接続され、画素の画素電
極としての機能を有する。また、透光性を有する導電膜３１６ｂは、容量素子の一対の電
極の一方として機能することができる。
透光性を有する導電膜３１６ａ、３１６ｂとしては、酸化タングステンを含むインジウ
ム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム
酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができ
る。
また、基板３４２に接して、有色性を有する膜（以下、有色膜３４６という。）が形成
されている。有色膜３４６は、カラーフィルタとしての機能を有する。また、有色膜３４
６に隣接する遮光膜３４４が基板３４２に接して形成される。遮光膜３４４は、ブラック
マトリクスとして機能する。また、有色膜３４６は、必ずしも設ける必要はなく、例えば
、液晶表示装置が白黒の場合等によって、有色膜３４６を設けない構成としてもよい。
有色膜３４６としては、特定の波長帯域の光を透過する有色膜であればよく、例えば、
赤色の波長帯域の光を透過する赤色（Ｒ）のカラーフィルタ、緑色の波長帯域の光を透過
する緑色（Ｇ）のカラーフィルタ、青色の波長帯域の光を透過する青色（Ｂ）のカラーフ
ィルタなどを用いることができる。
遮光膜３４４としては、特定の波長帯域の光を遮光する機能を有していればよく、金属
膜または黒色顔料等を含んだ有機絶縁膜などを用いることができる。
また、有色膜３４６に接して、絶縁膜３４８が形成されている。絶縁膜３４８は、平坦
化層としての機能、または有色膜３４６が含有しうる不純物を液晶素子側へ拡散するのを
抑制する機能を有する。
また、絶縁膜３４８に接して、導電膜３５０が形成されている。導電膜３５０は、画素
部の液晶素子が有する一対の電極の他方としての機能を有する。なお、透光性を有する導
電膜３１６ａ、３１６ｂ、及び導電膜３５０上には、配向膜としての機能を有する絶縁膜
を別途形成してもよい。
また、透光性を有する導電膜３１６ａ、３１６ｂと導電膜３５０との間には、液晶層３
２０が形成されている。また液晶層３２０は、シール材（図示しない）を用いて、基板３
０２と基板３４２の間に封止されている。なお、シール材は、外部からの水分等の入り込
みを抑制するために、無機材料と接触する構成が好ましい。
また、透光性を有する導電膜３１６ａ、３１６ｂと導電膜３５０との間に液晶層３２０
の厚さ（セルギャップともいう）を維持するスペーサを設けてもよい。
＜半導体装置の作製方法＞
図３に示す半導体装置に示す基板３０２上に設けられた素子部の作製方法について、図
４乃至図７を用いて説明する。
まず、基板３０２を準備する。ここでは、基板３０２としてガラス基板を用いる。
次に、基板３０２上に導電膜を形成し、該導電膜を所望の領域に加工することで、導電
膜３０４ａ、３０４ｂ、３０４ｃを形成する。なお、導電膜３０４ａ、３０４ｂ、３０４
ｃの形成は、所望の領域に第１のパターニングによるマスクの形成を行い、該マスクに覆
われていない領域をエッチングすることで形成することができる。
また、導電膜３０４ａ、３０４ｂ、３０４ｃとしては、代表的には、蒸着法、ＣＶＤ法
、スパッタリング法、スピンコート法等を用いて形成することができる。
ここでは、導電膜として、厚さ１００ｎｍのタングステン膜をスパッタリング法により
形成する。次に、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタ
ングステン膜をドライエッチングして、導電膜３０４ａ、３０４ｂ、３０４ｃを形成する
。
次に、基板３０２、及び導電膜３０４ａ、３０４ｂ、３０４ｃ上に、絶縁膜３０５を形
成し、絶縁膜３０５上に絶縁膜３０６を形成する（図４（Ａ）参照）。
絶縁膜３０５及び絶縁膜３０６は、スパッタリング法、ＣＶＤ法等により形成すること
ができる。なお、絶縁膜３０５及び絶縁膜３０６は、真空中で連続して形成すると不純物
の混入が抑制され好ましい。
ここでは、絶縁膜３０５として、厚さ４００ｎｍの窒化シリコン膜をプラズマＣＶＤ法
により形成する。また、絶縁膜３０６として、厚さ５０ｎｍの酸化窒化シリコン膜をプラ
ズマＣＶＤ法により形成する。
次に、絶縁膜３０６上に酸化物半導体膜３０７を形成する（図４（Ｂ）参照）。
酸化物半導体膜３０７は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザ
ーアブレーション法などを用いて形成することができる。
スパッタリング法で酸化物半導体膜３０７を形成する場合、プラズマを発生させるため
の電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる
。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合
ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス
比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜３０７の組成にあわせて、適宜選択すれ
ばよい。
なお、酸化物半導体膜３０７を形成する際に、例えば、スパッタリング法を用いる場合
、基板温度を室温（例えば２０℃）以上１００℃未満、好ましくは基板温度を１００℃以
上４５０℃以下、さらに好ましくは１７０℃以上３５０℃以下として、加熱しながら酸化
物半導体膜３０７を形成してもよい。
なお、酸化物半導体膜３０７の水素濃度を低減するために、スパッタリング法により酸
化物半導体膜を形成する場合、スパッタリング装置における各チャンバーを、酸化物半導
体膜にとって不純物となる水、水素等を可能な限り除去することが可能なクライオポンプ
のような吸着式の真空排気ポンプを用いて高真空排気（１×１０－４Ｐａ乃至５×１０－
７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを
組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しな
いようにしておくことが好ましい。
また、酸化物半導体膜３０７の水素濃度を低減するために、チャンバー内を高真空排気
するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガ
スやアルゴンガスは、露点が－４０℃以下、好ましくは－８０℃以下、より好ましくは－
１００℃以下、より好ましくは－１２０℃以下にまで高純度化したガスを用いることで酸
化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
ここでは、酸化物半導体膜３０７として厚さ３５ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物膜（Ｉ
ｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットを使用。）をスパッタリング法によ
り形成する。
次に、酸化物半導体膜３０７を所望の領域に加工することで、島状の酸化物半導体膜３
０８ａ、３０８ｂ、３０８ｄを形成する。このため、酸化物半導体膜３０８ａ、３０８ｂ
、３０８ｄは同じ金属元素で構成される。なお、酸化物半導体膜３０８ａ、３０８ｂ、３
０８ｄの形成は、所望の領域に第２のパターニングによるマスクの形成を行い、該マスク
に覆われていない領域をエッチングすることで形成することができる。エッチングとして
は、ドライエッチング、ウエットエッチング、または双方を組み合わせたエッチングを用
いることができる（図４（Ｃ）参照）。
次に、第１の加熱処理を行うこがと好ましい。第１の加熱処理は、２５０℃以上６５０
℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガス
を１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰
囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを
１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体膜３
０８ａ、３０８ｂ、３０８ｄに用いる酸化物半導体の結晶性を高め、さらに絶縁膜３０６
、及び酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄから水素や水などの不純物を除去す
ることができる。なお、酸化物半導体をエッチングする前に第１の加熱工程を行ってもよ
い。
ここでは、３５０℃の窒素雰囲気で１時間加熱処理した後、３５０℃の酸素雰囲気で加
熱処理する。
次に、絶縁膜３０６、及び酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄ上に導電膜３
０９を形成する（図５（Ａ）参照）。
導電膜３０９としては、例えば、スパッタリング法を用いて形成することができる。
ここでは、厚さ５０ｎｍのチタン膜、厚さ４００ｎｍのアルミニウム膜、及び厚さ１０
０ｎｍのチタン膜を順にスパッタリング法により積層する。
次に、導電膜３０９を所望の領域に加工することで、導電膜３１０ａ、３１０ｂ、３１
０ｃ、３１０ｄ、３１０ｅを形成する。なお、導電膜３１０ａ、３１０ｂ、３１０ｃ、３
１０ｄ、３１０ｅの形成は、所望の領域に第３のパターニングによるマスクの形成を行い
、該マスクに覆われていない領域をエッチングすることで、形成することができる（図５
（Ｂ）参照）。
次に、絶縁膜３０６、酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄ、及び導電膜３１
０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ上を覆うように、絶縁膜３１１を形成す
る（図５（Ｃ）参照）。
絶縁膜３１１としては、酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄとの界面特性を
向上させることが可能な材料を用いることが好ましく、代表的には、酸素を含む無機絶縁
材料を用いることが好ましく、例えば酸化絶縁膜を用いることができる。また、絶縁膜３
１１としては、例えば、ＣＶＤ法、スパッタリング法等を用いて形成することができる。
なお、絶縁膜３１１として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化
絶縁膜で形成する場合、絶縁膜３１１は以下の形成条件を用いて形成できる。なお、ここ
では絶縁膜３１１として、酸化シリコン膜または酸化窒化シリコン膜を形成する場合につ
いて記載する。当該形成条件は、プラズマＣＶＤ装置の真空排気された成膜室内に載置さ
れた基板を１８０℃以上２６０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保
持し、成膜室に原料ガスを導入して成膜室内における圧力を１００Ｐａ以上２５０Ｐａ以
下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、成膜室内に設けられた電極に
０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以
上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する、ことである。
絶縁膜３１１の原料ガスは、シリコンを含む堆積性気体の代表例としては、シラン、ジ
シラン、トリシラン、フッ化シランなどがある。酸化性気体としては、酸素、オゾン、一
酸化二窒素、二酸化窒素などがある。
絶縁膜３１１の形成条件として、上記圧力の成膜室において上記パワー密度の高周波電
力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し
、原料ガスの酸化が進むため、絶縁膜３１１中における酸素含有量が化学量論的組成より
も多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が
弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よ
りも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することがで
きる。
また、絶縁膜３１１を積層構造とし、第１の酸化絶縁膜として、少なくとも酸化物半導
体膜３０８ａ、３０８ｂとの界面準位が低くなる酸化絶縁膜を設け、その上に第２の酸化
絶縁膜として上記化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を設け
てもよい。
少なくとも酸化物半導体膜３０８ａ、３０８ｂとの界面準位が低くなる酸化絶縁膜は、
以下の形成条件を用いて形成できる。なお、ここでは当該酸化絶縁膜として、酸化シリコ
ン膜または酸化窒化シリコン膜を形成する場合について記載する。当該形成条件は、プラ
ズマＣＶＤ装置の真空排気された成膜室内に載置された基板を１８０℃以上４００℃以下
、さらに好ましくは２００℃以上３７０℃以下に保持し、成膜室に原料ガスのシリコンを
含む堆積性気体及び酸化性気体を導入して成膜室内における圧力を２０Ｐａ以上２５０Ｐ
ａ以下、さらに好ましくは４０Ｐａ以上２００Ｐａ以下とし、成膜室内に設けられた電極
に高周波電力を供給する条件である。
第１の酸化絶縁膜の原料ガスは、化学量論的組成を満たす酸素よりも多くの酸素を含む
酸化絶縁膜に適用できる原料ガスとすることができる。なお、第１の酸化絶縁膜は、第２
の酸化絶縁膜の形成工程において、少なくとも酸化物半導体膜３０８ａ、３０８ｂの保護
膜となる。この結果、パワー密度の高い高周波電力を用いて第２の酸化絶縁膜を形成して
も、酸化物半導体膜３０８ａ、３０８ｂへのダメージを抑制できる。
ここでは、絶縁膜３１１を第１の酸化絶縁膜及び第２の酸化絶縁膜の積層構造とし、第
１の酸化絶縁膜として、流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二
窒素を原料ガスとし、成膜室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２
ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を平行平板電極に供給したプラズマＣ
ＶＤ法により、厚さ５０ｎｍの酸化窒化シリコン膜を形成する。第２の酸化絶縁膜として
、流量２００ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし
、成膜室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源
を用いて１５００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚
さ４００ｎｍの酸化窒化シリコン膜を形成する。なお、プラズマＣＶＤ装置は電極面積が
６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積
あたりの電力（電力密度）に換算すると０．２５Ｗ／ｃｍ２である。
次に、絶縁膜３１１を所望の領域に加工することで、絶縁膜３１２、及び開口部３７２
、３７２ｂ、３７２ｃを形成する。さらに、ゲート絶縁膜の一部である絶縁膜３０６を所
望の領域に加工することで、開口部３７２ａを形成する。なお、絶縁膜３０６、絶縁膜３
１２、及び開口部３７２、３７２ａ、３７２ｂ、３７２ｃの形成は、所望の領域に第４の
パターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングす
ることで、形成することができる（図６（Ａ）参照）。
なお、開口部３７２は、酸化物半導体膜３０８ｄの表面が露出するように形成する。開
口部３７２ａは、絶縁膜３０５の表面が露出するように形成する。また、開口部３７２ｂ
は、導電膜３１０ｃの表面が露出するように形成する。また、開口部３７２ｃは、導電膜
３１０ｅの表面が露出するように形成する。開口部３７２、３７２ａ、３７２ｂ、３７２
ｃの形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開
口部３７２の形成方法としては、これに限定されず、ウエットエッチング法、またはドラ
イエッチング法とウエットエッチング法を組み合わせた形成方法としてもよい。なお、ド
ライエッチングを用いて開口部３７２、３７２ａ、３７２ｂ、３７２ｃを形成する場合、
酸化物半導体膜３０８ｄがプラズマに曝され、酸化物半導体膜３０８ｄにダメージが入り
、酸化物半導体膜３０８ｄに、欠陥、代表的には酸素欠損が生成される。この結果、抵抗
の低い透光性を有する導電膜３０８ｃが形成される。
また、当該エッチング工程において、少なくとも開口部３７２ａを形成することで、第
５のパターニングで形成されたマスクを用いたエッチング工程の際に、エッチング量を削
減することが可能である。
次に、絶縁膜３０５、導電膜３１０ｃ、３１０ｅ、絶縁膜３１２、及び酸化物半導体膜
３０８ｄ上に絶縁膜３１３を形成する（図６（Ｂ）参照）。
絶縁膜３１３としては、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類
金属等が、酸化物半導体膜へ拡散するのを防ぐ材料を用いることが好ましく、更には水素
を含むことが好ましく、代表的には窒素を含む無機絶縁材料、例えば窒化絶縁膜を用いる
ことができる。絶縁膜３１３としては、例えば、ＣＶＤ法を用いて形成することができる
。
絶縁膜３１３が水素を含み、絶縁膜３１３の水素が酸化物半導体膜３０８ｄに拡散する
と、該酸化物半導体膜３０８ｄにおいて水素は酸素と結合し、キャリアである電子が生成
される。この結果、酸化物半導体膜３０８ｄは、導電性が高くなり、透光性を有する導電
膜３０８ｃとなる。
また、絶縁膜３１３として窒化シリコン膜を形成する場合、窒化シリコン膜は、ブロッ
ク性を高めるために、高温で成膜されることが好ましく、例えば基板温度１００℃以上基
板の歪み点以下、より好ましくは３００℃以上４００℃以下の温度で加熱して成膜するこ
とが好ましい。また高温で成膜する場合は、酸化物半導体膜３０８ａ、３０８ｂとして用
いる酸化物半導体から酸素が脱離し、キャリア濃度が上昇する現象が発生することがある
ため、このような現象が発生しない温度とする。
ここでは、絶縁膜３１３として、流量５０ｓｃｃｍのシランと、流量５０００ｓｃｃｍ
の窒素と、流量１００ｓｃｃｍのアンモニアとを原料ガスとし、成膜室の圧力を２００Ｐ
ａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗ（電力
密度としては１．６×１０－１Ｗ／ｃｍ２）の高周波電力を平行平板電極に供給したプラ
ズマＣＶＤ法により、厚さ５０ｎｍの窒化シリコン膜を形成する。
次に、絶縁膜３１３を所望の領域に加工することで、絶縁膜３１４、及び開口部３７４
ａ、３７４ｂ、３７４ｃを形成する。なお、絶縁膜３１４、及び開口部３７４ａ、３７４
ｂ、３７４ｃは、所望の領域に第５のパターニングによるマスクの形成を行い、該マスク
に覆われていない領域をエッチングすることで形成することができる（図６（Ｃ）参照）
。
また、開口部３７４ａは、導電膜３０４ｂの表面が露出するように形成する。また、開
口部３７４ｂは、導電膜３１０ｃの表面が露出するように形成する。また、開口部３７４
ｃは、導電膜３１０ｅの表面が露出するように形成する。
なお、開口部３７４ａ、３７４ｂ、３７４ｃの形成方法としては、例えば、ドライエッ
チング法を用いることができる。ただし、開口部３７４ａ、３７４ｂ、３７４ｃの形成方
法としては、これに限定されず、ウエットエッチング法、またはドライエッチング法とウ
エットエッチング法を組み合わせた形成方法としてもよい。
図６（Ａ）において、開口部３７２ａを形成しない工程の場合、図６（Ｃ）に示すエッ
チング工程において、絶縁膜３０５、絶縁膜３０６、絶縁膜３１２、及び絶縁膜３１４を
エッチングしなければならず、エッチング量が増えてしまう。このため、当該エッチング
工程においてばらつきが生じてしまい、一部の領域においては、開口部３７４ａが形成さ
れず、後に形成される透光性を有する導電膜３１６ａと導電膜３０４ｂのコンタクト不良
が生じてしまう。しかしながら、本実施の形態においては、２回のエッチング工程により
開口部３７２ａ及び開口部３７４ａを形成するため、当該開口部の形成工程においてエッ
チング不良が生じにくい。この結果、半導体装置の歩留まりを向上させることが可能であ
る。なお、ここでは、開口部３７４ａを用いて説明したが、開口部３７４ｂ及び開口部３
７４ｃにおいても同様の効果を有する。
次に、開口部３７４ａ、３７４ｂ、３７４ｃを覆うように絶縁膜３１４上に導電膜３１
５を形成する（図７（Ａ）参照）。
導電膜３１５としては、例えば、スパッタリング法を用いて形成することができる。
ここでは、導電膜３１５として、スパッタリング法により、厚さ１００ｎｍの酸化シリ
コンを添加したインジウム錫酸化物膜を形成する。
次に、導電膜３１５を所望の領域に加工することで、透光性を有する導電膜３１６ａ、
３１６ｂを形成する。なお、透光性を有する導電膜３１６ａ、３１６ｂの形成は、所望の
領域に第６のパターニングによるマスクの形成を行い、該マスクに覆われていない領域を
エッチングすることで形成することができる（図７（Ｂ）参照）。
以上の工程で基板３０２上に、トランジスタを有する画素部及び駆動回路部を形成する
ことができる。なお、本実施の形態に示す作製工程においては、第１乃至第６のパターニ
ング、すなわち６枚のマスクでトランジスタ、及び容量素子を同時に形成することができ
る。
なお、本実施の形態では、絶縁膜３１４に含まれる水素を酸化物半導体膜３０８ｄに拡
散させて、酸化物半導体膜３０８ｄの導電性を高めたが、酸化物半導体膜３０８ａ、３０
８ｂをマスクで覆い、酸化物半導体膜３０８ｄに不純物、代表的には、水素、ホウ素、リ
ン、スズ、アンチモン、希ガス元素、アルカリ金属、アルカリ土類金属等を添加して、酸
化物半導体膜３０８ｄの導電性を高めてもよい。酸化物半導体膜３０８ｄに水素、ホウ素
、リン、スズ、アンチモン、希ガス元素等を添加する方法としては、イオンドーピング法
、イオン注入法等がある。一方、酸化物半導体膜３０８ｄにアルカリ金属、アルカリ土類
金属等を添加する方法としては、該不純物を含む溶液を酸化物半導体膜３０８ｄに曝す方
法がある。
次に、基板３０２に対向して設けられる基板３４２上に形成される構造について、以下
説明を行う。
まず、基板３４２を準備する。基板３４２としては、基板３０２に示す材料を援用する
ことができる。次に、基板３４２上に遮光膜３４４、有色膜３４６を形成する（図８（Ａ
）参照）。
遮光膜３４４及び有色膜３４６は、様々な材料を用いて、印刷法、インクジェット法、
フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ所望の位置に形成する。
次に、遮光膜３４４、及び有色膜３４６上に、絶縁膜３４８を形成する（図８（Ｂ）参
照）。
絶縁膜３４８としては、例えば、アクリル系樹脂等の有機絶縁膜を用いることができる
。絶縁膜３４８を形成することによって、例えば、有色膜３４６中に含まれる不純物等を
液晶層３２０側に拡散することを抑制することができる。ただし、絶縁膜３４８は、必ず
しも設ける必要はなく、絶縁膜３４８を形成しない構造としてもよい。
次に、絶縁膜３４８上に導電膜３５０を形成する（図８（Ｃ）参照）。導電膜３５０と
しては、導電膜３１５に示す材料を援用することができる。
以上の工程で基板３４２上に形成される構造を形成することができる。
次に、基板３０２と基板３４２上、より詳しくは基板３０２上に形成された絶縁膜３１
４、透光性を有する導電膜３１６ａ、３１６ｂと、基板３４２上に形成された導電膜３５
０上に、それぞれ配向膜３１８と配向膜３５２を形成する。配向膜３１８、配向膜３５２
は、ラビング法、光配向法等を用いて形成することができる。その後、基板３０２と、基
板３４２との間に液晶層３２０を形成する。液晶層３２０の形成方法としては、ディスペ
ンサ法（滴下法）や、基板３０２と基板３４２とを貼り合わせてから毛細管現象を用いて
液晶を注入する注入法を用いることができる。
以上の工程で、図３に示す液晶表示装置を作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
＜変形例１＞
ここでは、実施の形態１に示す半導体装置の画素３０１ａの変形例について、図３及び
図９を用いて説明する。
図９において、走査線として機能する導電膜３０４ｃは、信号線に略直交する方向（図
中左右方向）に延伸して設けられている。信号線として機能する導電膜３１０ｄは、走査
線に略直交する方向（図中上下方向）に延伸して設けられている。容量線として機能する
導電膜３０４ｄは、走査線と平行方向に延伸して設けられている。図２Ｂに示す画素３０
１ａと比較して、図９に示す画素３０１ｂは、信号線として機能する導電膜３１０ｄと平
行な辺と比較して走査線として機能する導電膜３０４ｃと平行な辺の方が短い形状である
こと、容量線として機能する導電膜３０４ｄが、走査線と平行な方向に延伸して設けられ
ていること、容量線として機能する導電膜３０４ｄが、走査線として機能する導電膜３０
４ｃと同時に形成されていることが異なる。
また、透光性を有する導電膜３０８ｃは、導電膜３１０ｆと接続されている。なお、透
光性を有する導電膜３１６ｃは透光性を有する導電膜３１６ｂと同時に形成される。導電
膜３１０ｆは、導電膜３１０ｄ、３１０ｅと同時に形成される。
また、導電膜３０４ｄ上には、開口部３７２ｃと同時に形成された開口部３７２ｄと、
開口部３７４ｃと同時に形成された開口部３７４ｄが形成される。また、導電膜３１０ｆ
上には、開口部３７２ｃと同時に形成された開口部３７２ｅと、開口部３７４ｃと同時に
形成された開口部３７４ｅが形成される。開口部３７４ｄ、３７４ｅはそれぞれ、開口部
３７２ｄ、３７２ｅの内側に位置する。
開口部３７４ｄにおいて、導電膜３０４ｄ及び透光性を有する導電膜３１６ｃが接続さ
れる。また、開口部３７４ｅにおいて、導電膜３１０ｆ及び透光性を有する導電膜３１６
ｃが接続される。即ち、図３（Ａ）のＡ－Ｂに示す断面図において導電膜３０４ｂと導電
膜３１０ｃが透光性を有する導電膜３１６ａで接続されるように、導電膜３０４ｄ及び導
電膜３１０ｆは、透光性を有する導電膜３１６ｃで接続される。即ち、導電膜３１０ｆ及
び透光性を有する導電膜３１６ｃを介して、透光性を有する導電膜３０８ｃは容量線とし
て機能する導電膜３０４ｄと接続される。
図９に示す画素３０１ｂは、信号線として機能する導電膜３１０ｄと平行な辺と比較し
て走査線として機能する導電膜３０４ｃと平行な辺の方が短い形状とし、且つ容量線とし
て機能する導電膜３０４ｄが、走査線として機能する導電膜３０４ｃと平行方向に延伸し
て設けられている。この結果、画素に占める導電膜３０４ｄの面積を低減することが可能
であり、開口率を高めることができる。
＜変形例２＞
ここでは、実施の形態１に示す半導体装置の変形例について、図６及び図１０を用いて
説明する。
図１０に示す半導体装置は、実施の形態１に示す半導体装置と比較して、導電膜３０４
ｂと導電膜３１０ｃの間の領域において、ゲート絶縁膜の一部である絶縁膜３０５と、保
護膜の一部である絶縁膜３１４が接することを特徴とする。即ち、絶縁膜３０５と、絶縁
膜３１４との間に、絶縁膜３０６及び絶縁膜３１２が設けられていないことを特徴とする
。
また、導電膜３１０ｅと透光性を有する導電膜３０８ｃの間の領域において、ゲート絶
縁膜の一部である絶縁膜３０５と、保護膜の一部である絶縁膜３１４が接することを特徴
とする。即ち、絶縁膜３０５と、絶縁膜３１４との間に、絶縁膜３０６及び絶縁膜３１２
が設けられていないことを特徴とする。
図１０に示す半導体装置は、図６（Ａ）に示す開口部３７２、３７２ａ、３７２ｂ、３
７２ｃの形成工程において、開口部３７２ａ及び開口部３７２ｂの間に設けられる絶縁膜
３０６及び絶縁膜３１１を除去すればいい。即ち、第４のパターニングによるマスクの形
成の際、導電膜３０４ｂと導電膜３１０ｃの間の領域を露出するようなマスクを形成し、
該マスクに覆われていない領域をエッチングすることで、開口部３７２ａ及び開口部３７
２ｂの間に設けられる絶縁膜３０６及び絶縁膜３１１を除去することができる。
また、図６（Ａ）に示す開口部３７２、３７２ａ、３７２ｂ、３７２ｃの形成工程にお
いて、開口部３７２ｃ及び開口部３７２の間に設けられる絶縁膜３０６絶縁膜３１１を除
去すればいい。即ち、第４のパターニングによるマスクの形成の際、導電膜３１０ｅと透
光性を有する導電膜３０８ｃの間を露出するようなマスクを形成し、該マスクに覆われて
いない領域をエッチングすることで、開口部３７２ｃ及び開口部３７２の間に設けられる
絶縁膜３０６、絶縁膜３１１を除去することができる。
この結果、図１０に示す半導体装置は、透光性を有する導電膜３１６ａ、３１６ｂ表面
の段差を低減することが可能である。このため、液晶層３２０に含まれる液晶材料の配向
乱れを低減することが可能である。また、コントラストの高い半導体装置を作製すること
ができる。
＜変形例３＞
ここでは、実施の形態１に示す半導体装置の変形例について、図４、図５、図１１乃至
図１３を用いて説明する。
図１１に示す半導体装置は、実施の形態１に示す半導体装置と比較して、導電膜３０４
ｂ上に形成される開口部は２回のエッチング工程により形成され、導電膜３１０ｃ及び導
電膜３１０ｅ上に形成される開口部は１回のエッチング工程により形成されることを特徴
とする。
図１１に示す半導体装置の作製方法を、以下に説明する。
実施の形態１と同様に、図４及び図５の工程を経て、基板３０２上に、ゲートとして機
能する導電膜３０４ａ、３０４ｂ、３０４ｃ、ゲート絶縁膜として機能する絶縁膜３０５
及び絶縁膜３０６、酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄ、導電膜３１０ａ、３
１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ、絶縁膜３１１、絶縁膜３１３を形成する。
次に、絶縁膜３１１を所望の領域に加工することで、絶縁膜３１２、及び開口部３７２
を形成する。さらに、ゲート絶縁膜の一部である絶縁膜３０６を所望の領域に加工するこ
とで、開口部３７２ａを形成する。即ち、ここでは、開口部３７２ｂ、３７２ｃを形成し
ない。なお、絶縁膜３０５、絶縁膜３１２、及び開口部３７２、３７２ａの形成は、所望
の領域に第４のパターニングによるマスクの形成を行い、該マスクに覆われていない領域
をエッチングすることで、形成することができる。（図１２（Ａ）参照）。
次に、導電膜３０４ｂ、酸化物半導体膜３０８ｄ上に絶縁膜３１３を形成する（図１２
（Ｂ）参照）。
次に、絶縁膜３１３を所望の領域に加工することで、絶縁膜３１４、及び開口部３７４
ａ、３７６ｂ、３７６ｃを形成する。なお、絶縁膜３１４、及び開口部３７４ａ、３７６
ｂ、３７６ｃは、所望の領域に第５のパターニングによるマスクの形成を行い、該マスク
に覆われていない領域をエッチングすることで形成することができる（図１２（Ｃ）参照
）。
また、開口部３７４ａは、導電膜３０４ｂの表面が露出するように形成する。また、開
口部３７６ｂは、導電膜３１０ｃの表面が露出するように形成する。また、開口部３７６
ｃは、導電膜３１０ｅの表面が露出するように形成する。
当該エッチング工程において、開口部３７４ａにおいては、絶縁膜３０５及び絶縁膜３
１３をエッチングする。一方、開口部３７６ｂ、３７６ｃにおいては、絶縁膜３１２及び
絶縁膜３１３をエッチングする。このため、絶縁膜３０５及び絶縁膜３１２の膜厚を等し
くすることで、開口部ごとのエッチング量が等しくなるため、当該工程におけるエッチン
グのばらつきを低減することが可能である。この結果、半導体装置の作製工程における歩
留まりを高めることができる。
次に、開口部３７４ａ、３７６ｂ、３７６ｃを覆うように絶縁膜３１４上に導電膜３１
５を形成する（図１３（Ａ）参照）。
次に、導電膜３１５を所望の領域に加工することで、透光性を有する導電膜３１６ａ、
３１６ｂを形成する。なお、透光性を有する導電膜３１６ａ、３１６ｂの形成は、所望の
領域に第６のパターニングによるマスクの形成を行い、該マスクに覆われていない領域を
エッチングすることで形成することができる（図１３（Ｂ）参照）。
以上の工程により、歩留まり高く半導体装置を作製することができる。
＜変形例４＞
ここでは、実施の形態１に示す半導体装置の変形例について、図６及び図１４を用いて
説明する。
図１４に示す半導体装置は、実施の形態１に示す半導体装置と比較して、導電膜３０４
ｂ上に形成される開口部は、絶縁膜３０５、絶縁膜３０６、及び絶縁膜３１２に形成され
る第１の開口部と、絶縁膜３１４に形成される第２の開口部とを有し、第２の開口部は第
１の開口部の内側に位置することを特徴とする。
図１４に示す半導体装置は、図６（Ａ）に示す開口部３７２、３７２ａ、３７２ｂ、３
７２ｃの形成工程において、導電膜３０４ｂ上の絶縁膜３０５を除去すればいい。この結
果、絶縁膜３０５、絶縁膜３０６、及び絶縁膜３１２に第１の開口部を形成することがで
きる。
また、図６（Ｃ）に示すような、所望の領域に第５のパターニングによるマスクの形成
を行い、該マスクに覆われていない領域をエッチングする際、各開口部において絶縁膜３
１３をエッチングするため、当該工程におけるエッチングのばらつきを低減することが可
能である。この結果、半導体装置の作製工程における歩留まりを高めることができる。
＜変形例５＞
本実施の形態及び変形例に示す半導体装置において、駆動回路部及び画素部に設けられ
るトランジスタは、酸化物半導体膜３０８ａ、３０８ｂ上に導電膜３１０ａ、３１０ｂ、
３１０ｄ、３１０ｅが設けられるが、絶縁膜３０６と酸化物半導体膜３０８ａ、３０８ｂ
の間に、導電膜３１０ａ、３１０ｂ、３１０ｄ、３１０ｅを設けてもよい。
＜変形例６＞
本実施の形態及び変形例に示す半導体装置において、駆動回路部及び画素部に設けられ
るトランジスタの形状は、図２に示したトランジスタの形状に限定されず、適宜変更する
ことができる。例えば、トランジスタにおいて、導電膜３１０ｄにおいて、酸化物半導体
膜３０８ｂと重なる領域であって、且つ導電膜３１０ｅと対向する面の上面形状がＵ字型
（Ｃ字型、コの字型、または馬蹄型）で、導電膜３１０ｅを囲む形状であってもよい。こ
のような形状とすることで、トランジスタの面積が小さくても、十分なチャネル幅を確保
することが可能となり、トランジスタの導通時に流れるドレイン電流（オン電流ともいう
。）の量を増やすことが可能となる。
＜変形例７＞
本実施の形態及び変形例に示す半導体装置において、駆動回路部及び画素部に設けられ
るトランジスタとして、チャネルエッチ型のトランジスタを示したが、その代わりに、チ
ャネル保護型のトランジスタを用いることができる。チャネル保護膜を設けることで、酸
化物半導体膜３０８ａ、３０８ｂの表面は、導電膜の形成工程で用いるエッチャントやエ
ッチングガスに曝されず、酸化物半導体膜３０８ａ、３０８ｂ及びチャネル保護膜の間の
不純物を低減できる。この結果、トランジスタのソース電極及びドレイン電極の間に流れ
るリーク電流を低減することが可能である。
＜変形例８＞
本実施の形態及び変形例に示す半導体装置において、駆動回路部及び画素部に設けられ
るトランジスタとして、１つのゲート電極を有するトランジスタを示したが、酸化物半導
体膜３０８ａ、３０８ｂを介して対向する２つのゲート電極を有するトランジスタを用い
ることができる。
例えば、絶縁膜３１４上に、ゲート電極として機能する導電膜を設けることで、酸化物
半導体膜３０８ａ、３０８ｂを介して対向する２つのゲート電極を有するトランジスタを
作製することができる。該導電膜は、透光性を有する導電膜３１６ａ、３１６ｂと同時に
形成すればよい。また、導電膜は、少なくとも酸化物半導体膜３０８ａ、３０８ｂのチャ
ネル領域と重なる。酸化物半導体膜３０８ａ、３０８ｂを介して対向する２つのゲート電
極は、異なる電位、または同電位を印加してもよい。または、一方のゲート電極を任意の
電位とし、他方のゲート電極の電位を定電位としてもよく、また接地電位としてもよい。
また、絶縁膜３１４上にゲート電極として機能する導電膜を設けることで、周囲の電界
の変化が酸化物半導体膜３０８ａ、３０８ｂへ与える影響を軽減し、トランジスタの信頼
性を向上させることができる。また、トランジスタのしきい値電圧を制御することができ
る。
（実施の形態２）
本実施の形態では、本発明の一態様である半導体装置について、図面を用いて説明する
。なお、本実施の形態では、液晶表示装置を例にして本発明の一態様である半導体装置を
説明する。なお、実施の形態１と重複する構成に関しては、説明を省略する。
図１５は、本実施の形態に示す半導体装置の断面図であり、断面Ａ－Ｂは駆動回路の断
面図であり、断面Ｃ－Ｄは画素部の断面図である。また、図１５（Ａ）の破線Ｅの拡大図
を図１５（Ｂ）に示し、図１５（Ａ）の破線Ｆの拡大図を図１５（Ｃ）に示す。
本実施の形態に示す半導体装置は、駆動回路部及び画素部において、開口部の形状が実
施の形態１と異なる。具体的には、開口部の形成工程において、ゲート絶縁膜の一部をエ
ッチングして、開口部を形成した後に、該開口部上に透光性を有する導電膜を形成するこ
とを特徴とする。
図１５（Ｂ）に示すように、導電膜３０４ｂ上には、絶縁膜３０６に設けられた開口部
３８２ａと、絶縁膜３０５、絶縁膜３１２、及び絶縁膜３１４に設けられた開口部３８４
ａとを有する。開口部３８４ａは、開口部３８２ａの内側に位置する。開口部３８４ａに
おいて、導電膜３０４ｂと透光性を有する導電膜３１６ａが接続される。
また、導電膜３１０ｃ上には、絶縁膜３１２及び絶縁膜３１４に設けられた開口部３８
４ｂを有する。開口部３８４ｂにおいて、導電膜３１０ｃと透光性を有する導電膜３１６
ａが接続される。
図１５（Ｃ）に示すように、導電膜３１０ｅ上には、絶縁膜３１２及び絶縁膜３１４に
設けられた開口部３８４ｃを有する。開口部３８４ｃにおいて、導電膜３１０ｅと透光性
を有する導電膜３１６ｂが接続される。
また、絶縁膜３０６において、開口部３８２を有する。開口部３８２上に透光性を有す
る導電膜３０８ｃが設けられている。即ち、開口部３８２において、透光性を有する導電
膜３０８ｃ及び絶縁膜３０５が接する。
本実施の形態においては、透光性を有する導電膜３０８ｃが接する絶縁膜３０５は、外
部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体膜へ
拡散するのを防ぐ材料を用いることが好ましく、更には水素を含むことが好ましく、代表
的には窒素を含む無機絶縁材料、例えば窒化絶縁膜を用いることができる。
透光性を有する導電膜３０８ｃは、酸化物半導体膜３０８ａ、３０８ｂと同時に形成さ
れた酸化物半導体膜である。透光性を有する導電膜３０８ｃは、開口部３８２において絶
縁膜３０５と接する。絶縁膜３０５は、外部からの不純物、例えば、水、アルカリ金属、
アルカリ土類金属等が、酸化物半導体膜へ拡散するのを防ぐ材料で形成される膜であり、
更には水素を含む。このため、絶縁膜３０５の水素が酸化物半導体膜３０８ａ、３０８ｂ
と同時に形成された酸化物半導体膜に拡散すると、該酸化物半導体膜において水素は酸素
と結合し、キャリアである電子が生成される。この結果、酸化物半導体膜は、導電性が高
くなり導体として機能する。ここでは、酸化物半導体膜３０８ａ、３０８ｂと同様の材料
を主成分とし、且つ水素濃度が酸化物半導体膜３０８ａ、３０８ｂより高いことにより、
導電性が高められた金属酸化物を、透光性を有する導電膜３０８ｃとよぶ。
本実施の形態に示す半導体装置は、トランジスタの酸化物半導体膜と同時に、容量素子
の一方となる電極を形成する。また、画素電極として機能する透光性を有する導電膜を容
量素子の他方の電極として用いる。これらのため、容量素子を形成するために、新たに導
電膜を形成する工程が不要であり、半導体装置の作製工程を削減できる。また、容量素子
は、一対の電極が透光性を有する導電膜で形成されているため、透光性を有する。この結
果、容量素子の占有面積を大きくしつつ、画素の開口率を高めることができる。また、絶
縁膜３０６の膜厚を小さくすることで、透光性を有する導電膜３１６ａ、３１６ｂ表面の
段差を低減することが可能である。このため、液晶層３２０に含まれる液晶材料の配向乱
れを低減することが可能である。また、コントラストの高い半導体装置を作製することが
できる。
＜半導体装置の作製方法＞
図１５に示す半導体装置に示す基板３０２上に設けられた素子部の作製方法について、
図４、図１６、及び図１７を用いて説明する。
実施の形態１と同様に、図４の工程を経て、基板３０２上に、ゲートとして機能する導
電膜３０４ａ、３０４ｂ、３０４ｃ、ゲート絶縁膜として機能する絶縁膜３０５及び絶縁
膜３０６を形成する。なお、ゲートとして機能する導電膜３０４ａ、３０４ｂ、３０４ｃ
は、第１のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエ
ッチングすることで形成することができる。
次に、絶縁膜３０６を所望の領域に加工することで、開口部３８２ａ、３８２ｂを形成
する。なお、開口部３８２ａ、３８２の形成は、所望の領域に第２のパターニングによる
マスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成するこ
とができる（図１６（Ａ）参照）。
次に、実施の形態１と同様に、酸化物半導体膜を形成した後、該酸化物半導体膜を所望
の領域に加工することで、島状の酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄを形成す
る。なお、酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄの形成は、所望の領域に第３の
パターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングす
ることで形成することができる（図１６（Ｂ）参照）。
次に、実施の形態１と同様に、第１の加熱処理を行うことが好ましい。
次に、絶縁膜３０６、及び酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄ上に導電膜を
形成した後、該導電膜を所望の領域に加工することで、導電膜３１０ａ、３１０ｂ、３１
０ｃ、３１０ｄ、３１０ｅを形成する。なお、導電膜３１０ａ、３１０ｂ、３１０ｃ、３
１０ｄ、３１０ｅの形成は、所望の領域に第４のパターニングによるマスクの形成を行い
、該マスクに覆われていない領域をエッチングすることで、形成することができる。
次に、絶縁膜３０６、酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄ、及び導電膜３１
０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ上を覆うように、絶縁膜３１１及び絶縁
膜３１３を形成する（図１６（Ｃ）参照）。
次に、絶縁膜３１１及び絶縁膜３１３を所望の領域に加工することで、絶縁膜３１２及
び絶縁膜３１４、並びに開口部３８４ａ、３８４ｂ、３８４ｃを形成する。なお、絶縁膜
３１２及び絶縁膜３１４、並びに開口部３８４ａ、３８４ｂ、３８４ｃの形成は、所望の
領域に第５のパターニングによるマスクの形成を行い、該マスクに覆われていない領域を
エッチングすることで、形成することができる。（図１７（Ａ）参照）。
次に、導電膜３０４ｂ、導電膜３１０ｃ、３１０ｄ、３１０ｅ、絶縁膜３１４上に導電
膜を形成した後、該導電膜を所望の領域に加工することで、透光性を有する導電膜３１６
ａ、３１６ｂを形成する。なお、透光性を有する導電膜３１６ａ、３１６ｂの形成は、所
望の領域に第６のパターニングによるマスクの形成を行い、該マスクに覆われていない領
域をエッチングすることで形成することができる（図１７（Ｂ）参照）。
以上の工程で基板３０２上に、トランジスタを有する画素部及び駆動回路部を形成する
ことができる。なお、本実施の形態に示す作製工程においては、第１乃至第６のパターニ
ング、すなわち６枚のマスクでトランジスタ、及び容量素子を同時に形成することができ
る。
（実施の形態３）
本実施の形態では、本発明の一態様である半導体装置について、図面を用いて説明する
。なお、本実施の形態では、液晶表示装置を例にして本発明の一態様である半導体装置を
説明する。本実施の形態では、実施の形態１を用いて説明するが適宜実施の形態２に適用
することが可能である。なお、実施の形態１と重複する構成に関しては、説明を省略する
。
図１８は、本実施の形態に示す半導体装置の断面図であり、断面Ａ－Ｂは駆動回路部の
断面図であり、断面Ｃ－Ｄは画素部の断面図である。
本実施の形態に示す半導体装置は、トランジスタの保護膜である絶縁膜３１４上に絶縁
膜３３２が形成されていることを特徴とする。絶縁膜３３２は、凹凸を緩和する膜、好ま
しくは平坦化膜としての機能を有する。また、絶縁膜３３２を形成することにより、絶縁
膜３３２よりも下方に形成された導電膜と、絶縁膜３３２よりも上方に形成された導電膜
との間で生じうる寄生容量の発生を抑制することができる。
絶縁膜３３２としては、有機シランガスを用いたＣＶＤ法により形成した酸化シリコン
膜を設けることができる。当該酸化シリコン膜は段差被覆性に優れている。当該酸化シリ
コン膜は３００ｎｍ以上６００ｎｍ以下で設けることができる。
有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テ
トラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロ
キサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメ
チルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリス
ジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用い
ることができる。
絶縁膜３３２としては、有機シランガス及び酸素を用い、基板温度を２００℃以上５５
０℃以下、好ましくは２２０℃以上５００℃以下、より好ましくは３００℃以上４５０℃
以下としたＣＶＤ法により形成することができる。
また、絶縁膜３３２として、感光性、非感光性の有機樹脂を適用でき、例えば、アクリ
ル樹脂、ベンゾシクロブテン系樹脂、エポキシ樹脂、またはシロキサン系樹脂などを用い
ることができる。感光性の有機樹脂を用いることで、開口部における側面を湾曲させるこ
とが可能であり、開口部における段差を緩やかにすることができる。
また、絶縁膜３１４上に絶縁膜３３２を設けると、絶縁膜３１４及び絶縁膜３３２は、
容量素子１０５の誘電体膜として機能する。絶縁膜３１４は、窒化絶縁膜で形成されるが
、窒化絶縁膜は、酸化シリコンなどの酸化絶縁膜に比べて、比誘電率が高く、内部応力が
大きい傾向を有する。そのため、容量素子１０５の誘電体膜として絶縁膜３３２を用いず
に絶縁膜３１４だけを用いる場合、絶縁膜３１４の膜厚が小さいと容量素子１０５の電荷
容量が大きくなりすぎてしまい、画像信号の画素への書き込みの速度を低消費電力にて高
めることが難しくなる。逆に、絶縁膜３１４の膜厚が大きいと、内部応力が大きくなりす
ぎてしまい、トランジスタの閾値電圧が変動するなど、電気特性の悪化を招く。また、絶
縁膜３１４の内部応力が大きくなりすぎると、絶縁膜３１４が基板３０２から剥離しやす
くなり、歩留りが低下する。しかし、絶縁膜３１４よりも比誘電率の低い絶縁膜３３２を
、絶縁膜３１４と共に、画素の容量素子の誘電体膜として用いることで、絶縁膜３１４の
膜厚を大きくすることなく、誘電体膜の誘電率を所望の値に調整することができる。
ここでは、絶縁膜３１４及び透光性を有する導電膜３１６ａ、３１６ｂの間に平坦性を
有する絶縁膜３３２を設けたが、透光性を有する導電膜３１６ａ、３１６ｂ及び配向膜３
１８の間に、絶縁膜３３２を設けてもよい。
絶縁膜３１４及び透光性を有する導電膜３１６ａ、３１６ｂの間、または透光性を有す
る導電膜３１６ａ、３１６ｂ及び配向膜３１８の間に、上記酸化シリコン膜を設けること
で、透光性を有する導電膜３１６ａ、３１６ｂの表面の平坦性を高めることができる。
（実施の形態４）
本実施の形態では、本発明の一態様である半導体装置について、図面を用いて説明する
。なお、本実施の形態では、液晶表示装置を例にして本発明の一態様である半導体装置を
説明する。本実施の形態では、横電界を用いて液晶分子を配向させるＦＦＳ（Ｆｒｉｎｇ
ｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示装置を用いて説明する。なお、
実施の形態１と重複する構成に関しては、説明を省略する。
図１９は、ＦＦＳモードの液晶表示装置の画素３０１ｃの上面図である。
走査線として機能する導電膜３０４ｃは、信号線に略直交する方向（図中左右方向）に
延伸して設けられている。信号線として機能する導電膜３１０ｄは、走査線に略直交する
方向（図中上下方向）に延伸して設けられている。共通電極に接続し、共通配線として機
能する導電膜３１０ｇは、信号線と平行方向に延伸して設けられている。
トランジスタ１０３は、走査線及び信号線が交差する領域に設けられている。トランジ
スタ１０３は、ゲートとして機能する導電膜３０４ｃ、ゲート絶縁膜（図１９に図示せず
。）、ゲート絶縁膜上に形成されたチャネル領域が形成される酸化物半導体膜３０８ｂ、
ソース及びドレインとして機能する導電膜３１０ｄ、３１０ｅによりトランジスタを構成
する。なお、導電膜３０４ｃは、走査線としても機能し、酸化物半導体膜３０８ｂと重畳
する領域がトランジスタ１０３のゲートとして機能する。また、導電膜３１０ｄは、信号
線としても機能し、酸化物半導体膜３０８ｂと重畳する領域がトランジスタ１０３のソー
スまたはドレインとして機能する。
また、導電膜３１０ｅは、開口部３７２ｃ及び開口部３７４ｃにおいて、画素電極とし
て機能する透光性を有する導電膜３１６ｄと電気的に接続されている。
画素電極として機能する透光性を有する導電膜３１６ｄは、開口部（スリット）を有す
る。
また、酸化物半導体膜３０８ｂと同時に形成された透光性を有する導電膜３０８ｃがゲ
ート絶縁膜上に設けられている。透光性を有する導電膜３０８ｃは、本実施の形態では、
共通電極として機能する。透光性を有する導電膜３０８ｃは、開口部３７２において共通
配線として機能する導電膜３１０ｇと接続されている。
本実施の形態において、液晶素子は、共通電極として機能する透光性を有する導電膜３
０８ｃと、画素電極として機能する透光性を有する導電膜３１６ｄと、液晶層を含む。即
ち、液晶素子は透光性を有する。
また、画素電極として機能する透光性を有する導電膜３１６ｄには開口部（スリット）
が設けられている。即ち、画素電極として機能する透光性を有する導電膜３１６ｄと、共
通電極として機能する透光性を有する導電膜３０８ｃとの間に電界を印加することで、画
素電極として機能する透光性を有する導電膜３１６ｄ、絶縁膜、及び共通電極として機能
する導電膜３０８ｃの重畳領域が容量素子として機能すると共に、液晶素子として機能す
る。このため、液晶分子配向を基板と平行な方向で制御できる。
次に、図１９の一点鎖線Ｃ－Ｄ間における断面図を図２０に示す。なお、駆動回路部の
断面図をＡ－Ｂに示す。
本実施の形態に示す液晶表示装置は、一対の基板（基板３０２と基板３４２）間に液晶
素子３２３が挟持されている。
液晶素子３２３は、基板３０２の上方の透光性を有する導電膜３０８ｃと、絶縁膜３１
４と、透光性を有する導電膜３１６ｄと、配向膜３１８と、液晶層３２０とを有する。な
お、透光性を有する導電膜３０８ｃは、液晶素子３２３の一方の電極として機能し、透光
性を有する導電膜３１６ｄは、液晶素子３２３の他方の電極として機能する。また、実施
の形態１と異なり、基板３４２上に透光性を有する導電膜が設けられておらず、絶縁膜３
４８上に配向膜３５２が設けられている。
また、共通電極として機能する透光性を有する導電膜３０８ｃ上に絶縁膜３１４が設け
られ、絶縁膜３１４上に、画素電極として機能する透光性を有する導電膜３１６ｄが形成
される。即ち、基板３０２上に液晶素子を構成する一対の電極が設けられている。
画素電極として機能する透光性を有する導電膜３１６ｄと、共通電極として機能する透
光性を有する導電膜３０８ｃとの間に電圧を印加することで、画素電極として機能する透
光性を有する導電膜３１６ｄ、絶縁膜、及び共通電極として機能する透光性を有する導電
膜３０８ｃの間に電界が発生し、液晶分子の配向を基板と平行な方向で制御することがで
きる。この結果、ＦＦＳモードの液晶表示装置は、視野角が優れ、より高画質である。
（実施の形態５）
本実施の形態においては、実施の形態１乃至実施の形態３に示す駆動回路部及び画素部
に用いることのできるトランジスタの構成について、図２１を用いて説明する。
図２１（Ａ）に示すトランジスタは、基板３０２上に形成された導電膜３０４ａと、基
板３０２及び導電膜３０４ａ上に形成された絶縁膜３０５、３０６と、絶縁膜３０６上に
形成された多層膜３８０と、絶縁膜３０６及び多層膜３８０上に形成された導電膜３１０
ａ、３１０ｂと、を有する。また、図２１（Ａ）に示すトランジスタは、該トランジスタ
上、より詳しくは、多層膜３８０、及び導電膜３１０ａ、３１０ｂ上に形成された絶縁膜
３１２、３１４を含む構成としてもよい。
なお、導電膜３１０ａ、３１０ｂに用いる導電膜の種類によっては、多層膜３８０の一
部から酸素を奪い、または混合層を形成し、多層膜３８０中に一対のｎ型領域３８３を形
成することがある。図２１（Ａ）において、ｎ型領域３８３は、多層膜３８０中の導電膜
３１０ａ、３１０ｂと接する界面近傍の領域に形成されうる。なお、ｎ型領域３８３は、
ソース領域及びドレイン領域として機能することができる。
また、図２１（Ａ）に示すトランジスタは、導電膜３０４ａがゲートとして機能し、導
電膜３１０ａがソースまたはドレインの一方として機能し、導電膜３１０ｂがソースまた
はドレインの他方として機能する。
また、図２１（Ａ）に示すトランジスタは、導電膜３０４ａと重畳する領域の多層膜３
８０の導電膜３１０ａと導電膜３１０ｂとの間隔をチャネル長という。また、チャネル領
域とは、多層膜３８０において、導電膜３０４ａと重畳し、且つ導電膜３１０ａと導電膜
３１０ｂに挟まれる領域をいう。また、チャネルとは、チャネル領域において、電流が主
として流れる領域をいう。また、チャネル形成領域とは、チャネル領域を含む領域であり
、ここでは多層膜３８０がチャネル形成領域に相当する。
ここで、多層膜３８０の詳細について、図２１（Ｂ）を用いて詳細に説明を行う。
図２１（Ｂ）は、図２１（Ａ）に示す多層膜３８０の破線で囲まれた領域の拡大図であ
る。多層膜３８０は、酸化物半導体膜３８０ａと、酸化物膜３８０ｂと、を有する。
酸化物半導体膜３８０ａは、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａ
ｌ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ－Ｍ－Ｚｎ酸化
物で表記される膜を含むことが好ましい。なお、酸化物半導体膜３８０ａは、先の実施の
形態に示す酸化物半導体膜３０８ａ、３０８ｂに用いることのできる酸化物半導体材料、
または形成方法等を適宜援用することができる。
酸化物膜３８０ｂは、酸化物半導体膜３８０ａを構成する元素の一種以上から構成され
、伝導帯下端のエネルギーが酸化物半導体膜３８０ａよりも０．０５ｅＶ以上、０．０７
ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．
５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物膜である。このとき、ゲートとし
て機能する導電膜３０４ａに電界を印加すると、多層膜３８０のうち、伝導帯下端のエネ
ルギーが小さい酸化物半導体膜３８０ａにチャネルが形成される。すなわち、酸化物半導
体膜３８０ａと絶縁膜３０６との間に酸化物膜３８０ｂを有することによって、トランジ
スタのチャネルを絶縁膜３１２と接しない酸化物半導体膜３８０ａに形成することができ
る。
また、酸化物半導体膜３８０ａを構成する元素の一種以上から酸化物膜３８０ｂが構成
されるため、酸化物半導体膜３８０ａと酸化物膜３８０ｂとの間において、界面散乱が起
こりにくい。したがって、酸化物半導体膜３８０ａと酸化物膜３８０ｂとの間において、
キャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。また、
酸化物半導体膜３８０ａと酸化物膜３８０ｂとの間に界面準位を形成しにくい。酸化物半
導体膜３８０ａと酸化物膜３８０ｂとの間に界面準位があると、該界面をチャネルとした
しきい値電圧の異なる第２のトランジスタが形成され、トランジスタの見かけ上のしきい
値電圧が変動することがある。したがって、酸化物膜３８０ｂを設けることにより、トラ
ンジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
酸化物膜３８０ｂとしてはＩｎ－Ｍ－Ｚｎ酸化物（Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ
、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体膜３８０ａよりもＭの原子
数比が高い酸化物膜を含む。具体的には、酸化物膜３８０ｂとして、酸化物半導体膜３８
０ａよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上
高い原子数比で含む酸化物膜を用いる。前述の元素はインジウムよりも酸素と強く結合す
るため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。即ち、酸化物膜３８
０ｂは酸化物半導体膜３８０ａよりも酸素欠損が生じにくい酸化物膜である。
つまり、酸化物半導体膜３８０ａ、酸化物膜３８０ｂが、少なくともインジウム、亜鉛
及びＭ（Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩ
ｎ－Ｍ－Ｚｎ酸化物であるとき酸化物膜３８０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［
原子数比］、酸化物半導体膜３８０ａをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］
、とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１はｙ
２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。
このとき、酸化物膜３８０ｂにおいて、ｙ１がｘ１以上であるとトランジスタの電気特性
を安定させることができる。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電
界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であることが好ましい。
なお、酸化物半導体膜３８０ａがＩｎ－Ｍ－Ｚｎ酸化物であるとき、ＩｎおよびＭの和
を１００ａｔｏｍｉｃ％としたときＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏ
ｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ
％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物膜３８０ｂがＩｎ－Ｍ－Ｚｎ
酸化物であるとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたときＩｎとＭの原子
数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さら
に好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
酸化物半導体膜３８０ａ、及び酸化物膜３８０ｂには、例えば、インジウム、亜鉛及び
ガリウムを含んだ酸化物半導体を用いることができる。具体的には、酸化物半導体膜３８
０ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物、
Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物、またはその近傍
の原子数比を有する金属酸化物ターゲットを用いて形成することができ、酸化物膜３８０
ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ
＝１：６：２［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［
原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：１０［原子数比］の
Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ－Ｇａ－Ｚ
ｎ酸化物、またはその近傍の原子数比を有する金属酸化物ターゲットを用いて形成するこ
とができる。
また、酸化物半導体膜３８０ａの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎ
ｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物
膜３８０ｂの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下と
する。
次に、多層膜３８０のバンド構造について、図２１（Ｃ）、（Ｄ）を用いて説明する。
例として、酸化物半導体膜３８０ａとしてエネルギーギャップが３．１５ｅＶであるＩ
ｎ－Ｇａ－Ｚｎ酸化物を用い、酸化物膜３８０ｂとしてエネルギーギャップが３．５ｅＶ
であるＩｎ－Ｇａ－Ｚｎ酸化物とする。エネルギーギャップは、分光エリプソメータ（Ｈ
ＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ－３００）を用いて測定できる。
酸化物半導体膜３８０ａ及び酸化物膜３８０ｂの真空準位と価電子帯上端のエネルギー
差（イオン化ポテンシャルともいう。）は、それぞれ８ｅＶ及び８．２ｅＶであった。な
お、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔ
ｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（Ｐ
ＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
したがって、酸化物半導体膜３８０ａ及び酸化物膜３８０ｂの真空準位と伝導帯下端の
エネルギー差（電子親和力ともいう。）は、それぞれ４．８５ｅＶ及び４．７ｅＶである
。
図２１（Ｃ）は、多層膜３８０のバンド構造の一部を模式的に示している。ここでは、
多層膜３８０に酸化シリコン膜を接して設けた場合について説明する。なお、図２１（Ｃ
）に表すＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物
半導体膜３８０ａの伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物膜３８０ｂの伝導
帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す
。また、ＥｃＩ１は、図２１（Ａ）において、絶縁膜３０６に相当し、ＥｃＩ２は、図２
１（Ａ）において、絶縁膜３１２に相当する。
図２１（Ｃ）に示すように、酸化物半導体膜３８０ａ及び酸化物膜３８０ｂにおいて、
伝導帯下端のエネルギーは障壁が無くなだらかに変化する。換言すると、連続的に変化す
るともいうことができる。これは、多層膜３８０は、酸化物半導体膜３８０ａと共通の元
素を含み、酸化物半導体膜３８０ａ及び酸化物膜３８０ｂの間で、酸素が相互に移動する
ことで混合層が形成されるためであるということができる。
図２１（Ｃ）より、多層膜３８０の酸化物半導体膜３８０ａがウェル（井戸）となり、
多層膜３８０を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜３８０ａに
形成されることがわかる。なお、多層膜３８０は、伝導帯下端のエネルギーが連続的に変
化しているため、酸化物半導体膜３８０ａと酸化物膜３８０ｂとが連続接合している、と
もいえる。
なお、図２１（Ｃ）に示すように、酸化物膜３８０ｂと、絶縁膜３１２との界面近傍に
は、不純物や欠陥に起因したトラップ準位が形成され得るものの、酸化物膜３８０ｂが設
けられることにより、酸化物半導体膜３８０ａと該トラップ準位とを遠ざけることができ
る。ただし、ＥｃＳ１とＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体膜３８０
ａの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電
子が捕獲されることで、絶縁膜界面にマイナスの電荷が生じ、トランジスタのしきい値電
圧はプラス方向にシフトしてしまう。したがって、ＥｃＳ１とＥｃＳ２とのエネルギー差
を、０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電
圧の変動が低減され、安定した電気特性となるため好適である。
また、図２１（Ｄ）は、多層膜３８０のバンド構造の一部を模式的に示し、図２１（Ｃ
）に示すバンド構造の変形例である。ここでは、多層膜３８０に酸化シリコン膜を接して
設けた場合について説明する。なお、図２１（Ｄ）に表すＥｃＩ１は酸化シリコン膜の伝
導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜３８０ａの伝導帯下端のエネル
ギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ
１は、図２１（Ａ）において、絶縁膜３０６に相当し、ＥｃＩ２は、図２１（Ａ）におい
て、絶縁膜３１２に相当する。
図２１（Ａ）に示すトランジスタにおいて、導電膜３１０ａ、３１０ｂの形成時に多層
膜３８０の上方、すなわち酸化物膜３８０ｂがエッチングされる場合がある。しかし、酸
化物半導体膜３８０ａの上面は、酸化物膜３８０ｂの成膜時に酸化物半導体膜３８０ａと
酸化物膜３８０ｂの混合層が形成される場合がある。
例えば、酸化物半導体膜３８０ａが、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩ
ｎ－Ｇａ－Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の金属酸化物
ターゲットを用いて形成されたＩｎ－Ｇａ－Ｚｎ酸化物であり、酸化物膜３８０ｂが、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物、またはＩｎ：Ｇａ
：Ｚｎ＝１：６：４［原子数比］の金属酸化物ターゲットを用いて形成されたＩｎ－Ｇａ
－Ｚｎ酸化物である場合、酸化物半導体膜３８０ａよりも酸化物膜３８０ｂのＧａの含有
量が多いため、酸化物半導体膜３８０ａの上面には、ＧａＯｘ層または酸化物半導体膜３
８０ａよりもＧａを多く含む混合層が形成されうる。
したがって、酸化物膜３８０ｂがエッチングされた場合においても、ＥｃＳ１のＥｃＩ
２側の伝導帯下端のエネルギーが高くなり、図２１（Ｄ）に示すバンド構造のようになる
場合がある。
図２１（Ｄ）に示すバンド構造のようになる場合、チャネル領域の断面観察時において
、多層膜３８０は、酸化物半導体膜３８０ａのみと見かけ上観察される場合がある。しか
しながら、実質的には、酸化物半導体膜３８０ａ上には、酸化物半導体膜３８０ａよりも
Ｇａを多く含む混合層が形成されているため、該混合層を１．５層として、捉えることが
できる。なお、該混合層は、例えば、ＥＤＸ分析等によって、多層膜３８０に含有する元
素を測定した場合、酸化物半導体膜３８０ａの上方の組成を分析することで確認すること
ができる。例えば、酸化物半導体膜３８０ａの上方の組成が、酸化物半導体膜３８０ａ中
の組成よりもＧａの含有量が多い構成となることで確認することができる。
なお、本実施の形態においては、多層膜３８０は、酸化物半導体膜３８０ａと、酸化物
膜３８０ｂと、の２層の積層構造について、例示したが、これに限定されず、例えば、３
層以上の積層構造とすることができる。３層構造としては、例えば、本実施の形態に示す
多層膜３８０の下層、すなわち酸化物半導体膜３８０ａの下層に、さらに１層設ける構成
としてもよい。酸化物半導体膜３８０ａの下層に設ける膜の構成としては、例えば、酸化
物膜３８０ｂと同様の構成を適用することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態６）
本実施の形態では、上記実施の形態で説明した半導体装置に含まれている酸化物半導体
膜及び透光性を有する導電膜について説明する。なお、透光性を有する導電膜は、図３に
示す透光性を有する導電膜３０８ｃのように、酸化物半導体膜と同時に形成され、且つ窒
化絶縁膜と接することにより導電性が高められた膜である。
酸化物半導体膜及び透光性を有する導電膜は、非晶質酸化物半導体、単結晶酸化物半導
体、及び多結晶酸化物半導体とすることができる。また、酸化物半導体膜及び透光性を有
する導電膜は、結晶部分を有する酸化物半導体（ＣＡＡＣ－ＯＳ）で構成されていてもよ
い。
ＣＡＡＣ－ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの
結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ－
ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体
内に収まる大きさの場合も含まれる。ＣＡＡＣ－ＯＳ膜は、微結晶酸化物半導体膜よりも
欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ－ＯＳ膜について詳細な説明を行
う。
ＣＡＡＣ－ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ－ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ－ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ－ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳ膜の結晶部は配向性を有し
ていることがわかる。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ
膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ－ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ－ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ－ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ－ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ－ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ－ＯＳ
膜の結晶部が、ＣＡＡＣ－ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡ
ＡＣ－ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
なお、本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含
まれることとする。また、単に平行と記載する場合、－５°以上５°以下の範囲も含まれ
ることとする。
なお、ＣＡＡＣ－ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ－ＯＳの形成過程において、酸化物半導体の表面側から結晶成長させる場合、被形成面
の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ
－ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化す
ることもある。このため、ＣＡＡＣ－ＯＳにおいて、不純物、代表的にはシリコン、炭素
等の濃度を２．５×１０２１ａｔｏｍｓ／ｃｍ３以下とすることで、結晶性の高いＣＡＡ
Ｃ－ＯＳを形成することができる。
＜ＣＡＡＣ－ＯＳ膜の局在準位＞
ここで、酸化物半導体膜としてＣＡＡＣ－ＯＳ膜の局在準位について説明する。ここで
は、ＣＡＡＣ－ＯＳ膜をＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔ
ｈｏｄ）測定で評価した結果について説明する。
まず、ＣＰＭ測定した試料の構造について説明する。
測定試料は、ガラス基板上に設けられたＣＡＡＣ－ＯＳ膜と、該ＣＡＡＣ－ＯＳ膜に接
する一対の電極と、ＣＡＡＣ－ＯＳ膜及び一対の電極を覆う絶縁膜と、を有する。
次に、測定試料に含まれるＣＡＡＣ－ＯＳ膜の形成方法について説明する。
Ｉｎ－Ｇａ－Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）である金属酸
化物ターゲットを用い、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓ
ｃｃｍ用い、圧力を０．４Ｐａとし、基板温度を４００℃とし、ＤＣ電力を０．５ｋＷ印
加する条件を用いたスパッタリング法により、ＣＡＡＣ－ＯＳ膜を形成した。次に、４５
０℃の窒素雰囲気で１時間加熱した後、４５０℃の酸素雰囲気で１時間加熱して、ＣＡＡ
Ｃ－ＯＳ膜に含まれる水素を脱離させる処理及びＣＡＡＣ－ＯＳ膜に酸素を供給する処理
を行った。
次に、ＣＡＡＣ－ＯＳ膜を有する測定試料についてＣＰＭ測定を行った。具体的には、
ＣＡＡＣ－ＯＳ膜に接して設けた第１の電極および第２の電極間に電圧を印加した状態で
光電流値が一定となるように端子間の測定試料面に照射する光量を調整し、所望の波長の
範囲において照射光量から吸収係数を導出した。
各測定試料をＣＰＭ測定して得られた吸収係数からバンドテイル起因の吸収係数を除い
た吸収係数、即ち欠陥に起因する吸収係数を図３１に示す。図３１において、横軸は吸収
係数を表し、縦軸は光エネルギーを表す。なお、図３１の縦軸において、ＣＡＡＣ－ＯＳ
膜の伝導帯の下端を０ｅＶとし、価電子帯の上端を３．１５ｅＶとする。また、図３１に
おいて、各曲線は吸収係数と光エネルギーの関係を示す曲線であり、欠陥準位に相当する
。
図３１に示す曲線において、欠陥準位による吸収係数は、５．８６×１０－４ｃｍ－１
であった。即ち、ＣＡＡＣ－ＯＳ膜は、欠陥準位による吸収係数が１×１０－３／ｃｍ未
満、好ましくは１×１０－４／ｃｍ未満であり、欠陥準位密度の低い膜である。
なお、ＣＡＡＣ－ＯＳ膜に関し、Ｘ線反射率法（ＸＲＲ）を用いた膜密度の測定を行っ
た。ＣＡＡＣ－ＯＳ膜の膜密度は、６．３ｇ／ｃｍ３であった。即ち、ＣＡＡＣ－ＯＳ膜
は、膜密度の高い膜である。
＜ＣＡＡＣ－ＯＳ膜の電子線回折パターンの観察結果＞
次に、ＣＡＡＣ－ＯＳ膜の電子線回折パターンの観察結果を説明する。
本実施の形態に用いるＣＡＡＣ－ＯＳ膜は、Ｉｎ－Ｇａ－Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚ
ｎ＝１：１：１［原子数比］）である金属酸化物ターゲット、および酸素を含む成膜ガス
を用いたスパッタリング法で形成したＩｎ－Ｇａ－Ｚｎ酸化物膜である。
図３８にＣＡＡＣ－ＯＳ膜の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｙ（透過型電子顕微鏡））像を示す。また、図３９に図３８のポ
イント１乃至ポイント４において電子線回折を用いて測定した電子線回折パターンを示す
。
図３８に示す断面ＴＥＭ画像は、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ－
９０００ＮＡＲ」）を用い、加速電圧を３００ｋＶ、倍率２００万倍で撮影した画像であ
る。また、図３９に示す電子線回折パターンは、透過型電子顕微鏡（日立ハイテクノロジ
ーズ製「ＨＦ－２０００」）を用い、加速電圧を２００ｋＶ、ビーム径を約１ｎｍφまた
は約５０ｎｍφとした電子線回折パターンである。なお、ビーム径が１０ｎｍφ以下とし
た電子線回折を、特に極微電子線回折と呼ぶことがある。また、ビーム径を約１ｎｍφと
した場合の電子線回折での測定範囲は、５ｎｍφ以上１０ｎｍφ以下である。
図３８に示すポイント１（膜表面側）、ポイント２（膜中央）、ポイント３（膜下地側
）における電子線回折パターンが図３９（Ａ）、（Ｂ）、（Ｃ）にそれぞれ対応しており
、電子ビーム径を約１ｎｍφとした電子線回折パターンである。また、図３８に示すポイ
ント４（膜全体）における電子線回折パターンが図３９（Ｄ）であり、電子ビーム径を約
５０ｎｍφとした電子線回折パターンである。
ポイント１（膜表面側）およびポイント２（膜中央）の電子線回折パターンは、スポッ
ト（輝点）によるパターンの形成が確認できるが、ポイント３（膜下地側）では、ややパ
ターンが崩れている。これは、ＣＡＡＣ－ＯＳ膜の膜厚方向において、結晶状態が異なる
ことを示唆している。なお、ポイント４（膜全体）においては、スポット（輝点）による
パターンの形成が確認できることから、膜全体としてはＣＡＡＣ－ＯＳ膜である、または
、ＣＡＡＣ－ＯＳ膜を含む膜であるということができる。
図４０は、図３８におけるポイント１（膜表面側）の近傍の拡大写真である。層間絶縁
膜であるＳｉＯＮ膜との界面までＣＡＡＯ－ＯＳ膜の配向性を示す明瞭な格子像を確認す
ることができる。
図４１（Ａ）、（Ｂ）は、図３８の断面ＴＥＭ観察に用いたＣＡＡＣ－ＯＳ膜とは異な
るＣＡＡＣ－ＯＳ膜の断面ＴＥＭ写真とＸ線回折スペクトルである。ＣＡＡＣ－ＯＳ膜は
様々な形態があり、図４１（Ｂ）に示すような２θ＝３１°近傍に結晶成分を示すピーク
Ａが現れる。なお、当該ピークは明瞭に現れない場合もある。
図４１（Ａ）のＣＡＡＣ－ＯＳ膜に同心円で示す領域において、電子線のビーム径を１
ｎｍφ、２０ｎｍφ、５０ｎｍφ、７０ｎｍφとして、電子線回折を行った結果を図４２
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。電子線のビーム径が１ｎｍφにおいては、図３
９（Ａ）、（Ｂ）と同様に明瞭なスポット（輝点）によるパターンの形成を確認すること
ができる。電子線のビーム径を大きくしていくとスポット（輝点）がやや不明瞭になるが
、回折パターンは確認することができ、膜全体としてはＣＡＡＣ－ＯＳ膜である、または
ＣＡＡＣ－ＯＳ膜を含む膜であるということができる。
図４３（Ａ）、（Ｂ）は、図４１（Ａ）の断面ＴＥＭ観察に用いたＣＡＡＣ－ＯＳ膜を
４５０℃でアニールした後の断面ＴＥＭ写真とＸ線回折スペクトルである。
図４３（Ａ）のＣＡＡＣ－ＯＳ膜に同心円で示す領域において、電子線のビーム径を１
ｎｍφ、２０ｎｍφ、５０ｎｍφ、７０ｎｍφとして、電子線回折を行った結果を図４４
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。図４２に示した結果と同様に、電子線のビーム
径が１ｎｍφにおいては、明瞭なスポット（輝点）によるパターンの形成を確認すること
ができる。また、電子線のビーム径を大きくしていくとスポット（輝点）がやや不明瞭に
なるが、回折パターンは確認することができ、膜全体としてはＣＡＡＣ－ＯＳ膜である、
またはＣＡＡＣ－ＯＳ膜を含む膜であるということができる。
図４５（Ａ）、（Ｂ）は、図３８の断面ＴＥＭ写真に用いたＣＡＡＣ－ＯＳ膜、および
図４１（Ａ）の断面ＴＥＭ観察に用いたＣＡＡＣ－ＯＳ膜とは異なるＣＡＡＣ－ＯＳ膜の
断面ＴＥＭ写真とＸ線回折スペクトルである。ＣＡＡＣ－ＯＳ膜は様々な形態があり、図
４５（Ｂ）に示すように２θ＝３１°近傍に結晶成分を示すピークＡが現れるとともに、
スピネル結晶構造に由来するピークＢが現れる場合もある。
図４５（Ａ）のＣＡＡＣ－ＯＳ膜に同心円で示す領域において、電子線のビーム径を１
ｎｍφ、２０ｎｍφ、５０ｎｍφ、９０ｎｍφとして、電子線回折を行った結果を図４６
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。電子線のビーム径が１ｎｍφにおいては、明瞭
なスポット（輝点）によるパターンの形成を確認することができる。また、電子線のビー
ム径を大きくしていくとスポット（輝点）がやや不明瞭になるが、回折パターンは確認す
ることができる。また、ビーム径９０ｎｍφでは、より明瞭なスポット（輝点）を確認す
ることができる。したがって、膜全体としてはＣＡＡＣ－ＯＳ膜である、またはＣＡＡＣ
－ＯＳ膜を含む膜であるということができる。
＜ＣＡＡＣ－ＯＳの作製方法＞
ＣＡＡＣ－ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ－ＯＳの被形成面の法線ベクトル
または表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ－ＯＳの形状（被形成面の
断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。結晶部
は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形
成される。
ＣＡＡＣ－ＯＳの形成方法としては、三つ挙げられる。
第１の方法は、成膜温度を１００℃以上４５０℃以下として酸化物半導体膜を成膜する
ことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面
の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第２の方法は、酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００℃以下の
加熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第３の方法は、一層目の酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００
℃以下の加熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半
導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに
平行な方向に揃った結晶部を形成する方法である。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
（実施の形態７）
本実施の形態では、上記実施の形態で説明した半導体装置に含まれている酸化物半導体
膜及び透光性を有する導電膜について説明する。なお、透光性を有する導電膜は、図３に
示す透光性を有する導電膜３０８ｃのように、酸化物半導体膜と同時に形成され、且つ窒
化絶縁膜と接することにより導電性が高められた膜である。
酸化物半導体膜及び透光性を有する導電膜は、微結晶構造の酸化物半導体膜で構成され
ていてもよい。ここでは、微結晶構造の酸化物半導体膜を微結晶酸化物半導体膜という。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以
下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎ
ｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓ
ｔａｌ）を有する酸化物半導体膜を、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ－ＯＳ膜は、例えば、Ｔ
ＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ－ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、ｎｃ－ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、ｎｃ－ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ
装置を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面を
示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、結晶部よりも大きいプローブ径
（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）
を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対
し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電
子線回折を行うと、スポットが観測される。また、ｎｃ－ＯＳ膜に対しナノビーム電子線
回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。
また、ｎｃ－ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のス
ポットが観測される場合がある。
ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ－ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ－
ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比べて欠陥準位密度が高くなる。
＜微結晶酸化物半導体膜の局在準位＞
ここで、微結晶酸化物半導体膜の局在準位について説明する。ここでは、微結晶酸化物
半導体膜をＣＰＭ測定で評価した結果について説明する。
まず、測定試料の構造について説明する。
測定試料は、ガラス基板上に設けられた微結晶酸化物半導体膜と、該微結晶酸化物半導
体膜に接する一対の電極と、微結晶酸化物半導体膜及び一対の電極を覆う絶縁膜と、を有
する。
次に、測定試料に含まれる微結晶酸化物半導体膜の形成方法について説明する。
Ｉｎ－Ｇａ－Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）である金属酸
化物ターゲットを用い、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓ
ｃｃｍ用い、圧力を０．４Ｐａとし、基板温度を室温とし、ＤＣ電力を０．５ｋＷ印加す
る条件を用いたスパッタリング法により、第１の微結晶酸化物半導体膜を形成した。
また、第１の微結晶酸化物半導体膜を、４５０℃の窒素雰囲気で１時間加熱した後、４
５０℃の酸素雰囲気で１時間加熱することで、第１の微結晶酸化物半導体膜に含まれる水
素を脱離させる処理及び第１の微結晶酸化物半導体膜に酸素を供給する処理を行い、第２
の微結晶酸化物半導体膜を形成した。
次に、第１の微結晶酸化物半導体膜を有する測定試料、及び第２の微結晶酸化物半導体
膜を有する測定試料についてＣＰＭ測定を行った。具体的には、微結晶酸化物半導体膜に
接して設けた一対の電極間に電圧を印加した状態で光電流値が一定となるように端子間の
測定試料面に照射する光量を調整し、所望の波長の範囲において照射光量から吸収係数を
導出した。
各測定試料をＣＰＭ測定して得られた吸収係数からバンドテイル起因の吸収係数を除い
た吸収係数、即ち欠陥に起因する吸収係数を図３２に示す。図３２において、横軸は吸収
係数を表し、縦軸は光エネルギーを表す。なお、図３２の縦軸において、微結晶酸化物半
導体膜の伝導帯の下端を０ｅＶとし、価電子帯の上端を３．１５ｅＶとする。また、図３
２において、各曲線は吸収係数と光エネルギーの関係を示す曲線であり、欠陥準位に相当
する。
図３２（Ａ）は、第１の微結晶酸化物半導体膜を有する測定試料の測定結果であり、欠
陥準位による吸収係数は、５．２８×１０－１ｃｍ－１であった。図３２（Ｂ）は、第２
の微結晶酸化物半導体膜を有する測定試料の測定結果であり、欠陥準位による吸収係数は
、１．７５×１０－２ｃｍ－１であった。
従って、加熱処理により、微結晶酸化物半導体膜に含まれる欠陥を低減することができ
る。
なお、第１の微結晶酸化物半導体膜及び第２の微結晶酸化物半導体膜に関し、Ｘ線反射
率法（ＸＲＲ（Ｘ－ｒａｙ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ））を用いた膜密度の測定を行
った。第１の微結晶酸化物半導体膜の膜密度は、５．９ｇ／ｃｍ３であり、第２の微結晶
酸化物半導体膜の膜密度は６．１ｇ／ｃｍ３であった。
従って、加熱処理により、微結晶酸化物半導体膜の膜密度を高めることができる。
即ち、微結晶酸化物半導体膜において、膜密度が高い程、膜中に含まれる欠陥が少ない
ことがわかる。
ここで、微結晶酸化物半導体膜の電子線回折パターンについて、図４７乃至図５３を用
いて、以下説明を行う。
微結晶酸化物半導体膜は、ビーム径が１０ｎｍφ以下とした電子線回折（極微電子線回
折）を用いた電子線回折パターンにおいて、非晶質状態を示すハローパターンとも、特定
の面に配向した結晶状態を示す規則性を有するスポットとも異なり、方向性を持たないス
ポットが観察される酸化物半導体膜である。
図４７（Ａ）に微結晶酸化物半導体膜の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌ
ｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ（透過型電子顕微鏡））像を示す。また、図４７（
Ｂ）に図４７（Ａ）のポイント１において極微電子線回折を用いて測定した電子線回折パ
ターンを、図４７（Ｃ）に図４７（Ａ）のポイント２において極微電子線回折を用いて測
定した電子線回折パターンを、図４７（Ｄ）に図４７（Ａ）のポイント３において極微電
子線回折を用いて測定した電子線回折パターンをそれぞれ示す。
図４７では、微結晶酸化物半導体膜の一例として、Ｉｎ－Ｇａ－Ｚｎ酸化物膜を石英ガ
ラス基板上に膜厚５０ｎｍで成膜した試料を用いる。図４７に示す微結晶酸化物半導体膜
の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）である金属酸化物ターゲット
を用いて、酸素雰囲気下（流量４５ｓｃｃｍ）、圧力０．４Ｐａ、直流（ＤＣ）電源０．
５ｋＷ、基板温度を室温とした。そして、成膜した微結晶酸化物半導体膜を１００ｎｍ以
下（例えば、４０ｎｍ±１０ｎｍ）の幅に薄片化し、断面ＴＥＭ像及び極微電子線回折に
よる電子線回折パターンを得た。
図４７（Ａ）は、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ－９０００ＮＡＲ
」）を用い、加速電圧を３００ｋＶ、倍率２００万倍として撮影した微結晶酸化物半導体
膜の断面ＴＥＭ像である。また、図４７（Ｂ）乃至図４７（Ｄ）は、透過型電子顕微鏡（
日立ハイテクノロジーズ製「ＨＦ－２０００」）を用い、加速電圧を２００ｋＶ、ビーム
径を約１ｎｍφとして極微電子線回折によって得られた電子線回折パターンである。なお
、ビーム径を約１ｎｍφとした場合の極微電子線回折での測定範囲は、５ｎｍφ以上１０
ｎｍφ以下である。
図４７（Ｂ）に示すように、微結晶酸化物半導体膜は、極微電子線回折を用いた電子線
回折パターンにおいて、円周状に配置された複数のスポット（輝点）が観察される。換言
すると、微結晶酸化物半導体膜は、円周状（同心円状）に分布した複数のスポットが観察
されるともいえる。または、円周状に分布した複数のスポットが複数の同心円を形成する
ともいえる。
また、石英ガラス基板との界面近傍である図４７（Ｄ）及び、微結晶酸化物半導体膜の
膜厚方向中央部の図４７（Ｃ）においても図４７（Ｂ）と同様に円周状に分布した複数の
スポットが観察される。図４７（Ｃ）において、メインスポットから円周状のスポットま
での距離は、３．８８／ｎｍから４．９３／ｎｍであった。面間隔に換算すると、０．２
０３ｎｍから０．２５７ｎｍである。
図４７の極微電子線回折パターンより、微結晶酸化物半導体膜は、面方位が不規則であ
って且つ大きさの異なる結晶部が複数混在する膜であることがわかる。
次いで、図４８（Ａ）に微結晶酸化物半導体膜の平面ＴＥＭ像を示す。また、図４８（
Ｂ）に図４８（Ａ）において円で囲んだ領域を、制限視野電子線回折を用いて測定した電
子線回折パターンを示す。
図４８では、微結晶酸化物半導体膜の一例として、Ｉｎ－Ｇａ－Ｚｎ酸化物膜を石英ガ
ラス基板上に膜厚３０ｎｍで成膜した試料を用いる。図４８に示す微結晶酸化物半導体膜
の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）である金属酸化物ターゲット
を用いて、酸素雰囲気下（流量４５ｓｃｃｍ）、圧力０．４Ｐａ、直流（ＤＣ）電源０．
５ｋＷ、基板温度を室温とした。そして、試料を薄片化し、微結晶酸化物半導体膜の平面
ＴＥＭ像及び電子線回折による電子線回折パターンを得た。
図４８（Ａ）は、透過型電子顕微鏡（日立ハイテクノロジーズ製「Ｈ－９０００ＮＡＲ
」）を用い、加速電圧を３００ｋＶ、倍率５０万倍として撮影した微結晶酸化物半導体膜
の平面ＴＥＭ像である。また、図４８（Ｂ）は、制限視野を３００ｎｍφとして電子線回
折によって得られた電子線回折パターンである。なお、電子線の広がりを考慮すると、測
定範囲は、３００ｎｍφ以上である。
図４８（Ｂ）に示すように、微結晶酸化物半導体膜では、極微電子線回折よりも測定範
囲の広い制限視野電子線回折を用いた電子線回折パターンでは、極微電子線回折によって
観察された複数のスポットがみられず、ハローパターンが観察される。
次に、図４９に、図４７及び図４８の電子線回折パターンにおける回折強度の分布を概
念的に示す。図４９（Ａ）は、図４７（Ｂ）乃至図４７（Ｄ）に示す極微電子線回折パタ
ーンにおける回折強度の分布の概念図である。また、図４９（Ｂ）は、図４８（Ｂ）に示
す制限視野電子線回折パターンにおける回折強度の分布の概念図である。また、図４９（
Ｃ）は単結晶構造または多結晶構造の電子線回折パターンにおける回折強度の分布の概念
図である。
図４９において、縦軸は各スポットなどの分布を表す電子線回折強度（任意単位）、横
軸はメインスポットからの距離を示す。
図４９（Ｃ）に示す単結晶構造または多結晶構造においては、結晶部が配向する面の面
間隔（ｄ値）に応じた、メインスポットからの特定の距離にスポットがみられる。
一方、図４７に示すように微結晶酸化物半導体膜の極微電子線回折パターンで観察され
る複数のスポットによって形成された円周状の領域は、比較的大きい幅を有する。よって
、図４９（Ａ）は、離散的な分布を示す。また、極微電子線回折パターンにおいて、同心
円状の領域間に明確なスポットとならないものの輝度の高い領域が存在することがわかる
。
また、図４９（Ｂ）に示すように、微結晶酸化物半導体膜の制限視野電子線回折パター
ンにおける電子線回折強度分布は、連続的な強度分布を示す。図４９（Ｂ）は、図４９（
Ａ）に示す電子線回折強度分布を広範囲で観察した結果と近似可能であるため、複数のス
ポットが重なってつながり、連続的な強度分布が得られたものと考察できる。
図４９（Ａ）乃至図４９（Ｃ）に示すように、微結晶酸化物半導体膜は、面方位が不規
則であって且つ大きさの異なる結晶部が複数混在する膜であり、且つ、その結晶部は、制
限視野電子線回折パターンにおいてはスポットが観察されない程度に、極微細であること
が示唆される。
複数のスポットが観察された図４７において、微結晶酸化物半導体膜は５０ｎｍ以下に
薄片化されている。また電子線のビーム径は１ｎｍφに収束されているため、その測定範
囲は５ｎｍ以上１０ｎｍ以下である。よって、微結晶酸化物半導体膜に含まれる結晶部は
、５０ｎｍ以下であり、例えば、１０ｎｍ以下、または５ｎｍ以下であることが推測され
る。
ここで、図５０に、石英ガラス基板における極微電子線回折パターンを示す。測定条件
は、図４７（Ｂ）乃至図４７（Ｄ）に示す電子線回折パターンと同様とした。
図５０より、非晶質構造を有する石英ガラス基板では、特定のスポットを有さずメイン
スポットから輝度が連続的に変化するハローパターンが観測される。このように、非晶質
構造を有する膜においては、極微小な領域の電子線回折を行ったとしても、微結晶酸化物
半導体膜で観察されるような円周状に分布した複数のスポットが観察されない。従って、
図４７（Ｂ）乃至図４７（Ｄ）で観察される円周状に分布した複数のスポットは、微結晶
酸化物半導体膜に特有のものであることが確認される。
また、図５１に、図４７（Ａ）に示すポイント２にビーム径を約１ｎｍφに収束した電
子線を１分間照射した後に、測定を行った電子線回折パターンを示す。
図５１に示す電子線回折パターンは、図４７（Ｃ）に示す電子線回折パターンと同様に
、円周状に分布した複数のスポットが観察され、両者の測定結果に特段の相違点は確認さ
れない。このことは、図４７（Ｃ）の電子線回折パターンで確認された結晶部は、微結晶
酸化物半導体膜の成膜時から存在していることを意味しており、収束電子線を照射したこ
とで結晶部が形成されたものではないことを意味する。
次に、図５２に、図４７（Ａ）に示す断面ＴＥＭ像の部分拡大図を示す。図５２（Ａ）
は、図４７（Ａ）のポイント１近傍（微結晶酸化物半導体膜表面）を、倍率８００万倍で
観察した断面ＴＥＭ像である。また、図５２（Ｂ）は、図４７（Ａ）のポイント２近傍（
微結晶酸化物半導体膜の膜厚方向中央部）を、倍率８００万倍で観察した断面ＴＥＭ像で
ある。
図５２に示す断面ＴＥＭ像からは、微結晶酸化物半導体膜において結晶構造が明確には
確認できない。
また、図４７及び図４８の観察に用いた、石英ガラス基板上に本実施の形態の微結晶酸
化物半導体膜が成膜された試料をＸ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏ
ｎ）を用いて分析した。図５３にｏｕｔ－ｏｆ－ｐｌａｎｅ法を用いてＸＲＤスペクトル
を測定した結果を示す。
図５３において、縦軸はＸ線回折強度（任意単位）であり、横軸は回折角２θ（ｄｅｇ
．）である。なお、ＸＲＤスペクトルの測定は、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置
Ｄ－８ ＡＤＶＡＮＣＥを用いた。
図５３に示すように、２θ＝２０乃至２３°近傍に石英に起因するピークが観察される
ものの、微結晶酸化物半導体膜に含まれる結晶部に起因するピークは確認できない。
図５２及び図５３の結果からも、微結晶酸化物半導体膜に含まれる結晶部は、極微細な
結晶部であることが示唆される。
以上示したように、本実施の形態の微結晶酸化物半導体膜では、測定範囲の広いＸ線回
折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）による分析では配向を示すピークが
検出されず、また、測定範囲の広い制限視野電子線回折によって得られる電子線回折パタ
ーンでは、ハローパターンが観測される。よって、本実施の形態の微結晶酸化物半導体膜
は、巨視的には無秩序な原子配列を有する膜と同等であるといえる。しかしながら、電子
線のビーム径が十分に小さい径（例えば、１０ｎｍφ以下）の極微電子線回折によって微
結晶酸化物半導体膜を測定することで、得られる極微電子線回折パターンではスポット（
輝点）を観測することができる。よって、本実施の形態の微結晶酸化物半導体膜は、面方
位の不規則な極微な結晶部（例えば、粒径が１０ｎｍ以下、または５ｎｍ以下、または３
ｎｍ以下の結晶部）が凝集して形成された膜と推測できる。また、極微細な結晶部を含有
する微結晶領域は、微結晶酸化物半導体膜の膜厚方向の全領域において含まれる。
ここで、結晶状態における酸化物半導体（ＯＳと示す。）およびシリコン半導体（Ｓｉ
と示す。）の対比を表１に示す。
Figure 0007068760000001
酸化物半導体の結晶状態には、例えば、表１に示すように、非晶質酸化物半導体（ａ－
ＯＳ、ａ－ＯＳ：Ｈ）、微結晶酸化物半導体（ｎｃ－ＯＳ、μｃ－ＯＳ）、多結晶酸化物
半導体（多結晶ＯＳ）、連続結晶酸化物半導体（ＣＡＡＣ－ＯＳ）、単結晶酸化物半導体
（単結晶ＯＳ）などがある。なお、シリコンの結晶状態には、例えば、表１に示すように
、非晶質シリコン（ａ－Ｓｉやａ－Ｓｉ：Ｈ）、微結晶シリコン（ｎｃ－Ｓｉ、μｃ－Ｓ
ｉ）、多結晶シリコン（多結晶Ｓｉ）、連続結晶シリコン（ＣＧ（Ｃｏｎｔｉｎｕｏｕｓ
Ｇｒａｉｎ）シリコン）、単結晶シリコン（単結晶Ｓｉ）などがある。
各結晶状態における酸化物半導体に対し、ビーム径を１０ｎｍφ以下に収束させた電子
線を用いる電子線回折（極微電子線回折）を行うと、以下のような電子線回折パターン（
極微電子線回折パターン）が観測される。非晶質酸化物半導体では、ハローパターン（ハ
ローリングまたはハローとも言われる。）が観測される。微結晶酸化物半導体では、スポ
ットまたは／およびリングパターンが観測される。多結晶酸化物半導体では、スポットが
観測される。連続結晶酸化物半導体では、スポットが観測される。単結晶酸化物半導体で
は、スポットが観測される。
なお、極微電子線回折パターンより、微結晶酸化物半導体は、結晶部がナノメートル（
ｎｍ）からマイクロメートル（μｍ）の径であることがわかる。多結晶酸化物半導体は、
結晶部と結晶部との間に粒界を有し、結晶部が不連続であることがわかる。連続結晶酸化
物半導体は、結晶部と結晶部との間に粒界が観測されず、連続的に繋がることがわかる。
各結晶状態における酸化物半導体の密度について説明する。非晶質酸化物半導体の密度
は低い。微結晶酸化物半導体の密度は中程度である。連続結晶酸化物半導体の密度は高い
。即ち、連続結晶酸化物半導体の密度は微結晶酸化物半導体の密度より高く、微結晶酸化
物半導体の密度は非晶質酸化物半導体の密度より高い。
各結晶状態における酸化物半導体に存在するＤＯＳの特徴を説明する。非晶質酸化物半
導体はＤＯＳが高い。微結晶酸化物半導体はＤＯＳがやや低い。連続結晶酸化物半導体は
ＤＯＳが低い。単結晶酸化物半導体はＤＯＳが極めて低い。即ち、単結晶酸化物半導体は
連続結晶酸化物半導体よりＤＯＳが低く、連続結晶酸化物半導体は微結晶酸化物半導体よ
りＤＯＳが低く、微結晶酸化物半導体は非晶質酸化物半導体よりＤＯＳが低い。
（実施の形態８）
本実施の形態では、上記実施の形態で開示された金属膜、酸化物半導体膜、無機絶縁膜
などの形成方法の一例について説明する。
上記実施の形態で開示された、金属膜、酸化物半導体膜、無機絶縁膜など様々な膜はス
パッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。
熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生
成されることが無いという利点を有する。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチ
ャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい
。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以
上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の
原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、
第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスは
キャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入しても
よい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した
後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単
原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の
単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さに
なるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜
の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚
調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示され
た金属膜、酸化物半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉ
ｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガ
リウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（Ｃ
Ｈ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また
、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定
されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）
を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）
を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒
とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラ
キスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤として
オゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの
化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エ
チルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶
媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を
気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチル
アルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（
ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２
，２，６，６－テトラメチル－３，５－ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
クロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ
２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６
ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ
６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代
えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－Ｚｎ－
ＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し
導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入し
てＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを同時に導入してＺｎ
Ｏ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混
ぜてＩｎ－Ｇａ－Ｏ２層やＩｎ－Ｚｎ－Ｏ２層、Ｇａ－Ｉｎ－Ｏ層、Ｚｎ－Ｉｎ－Ｏ層、
Ｇａ－Ｚｎ－Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等
の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３
ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３
ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを
用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いて
も良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態９）
本実施の形態では、酸化物半導体を成膜、及び加熱することができる装置の一例につい
て、図２２乃至図２４を用いて、説明する。
図２２は、本実施の形態で説明する成膜装置２０００の構成を説明するブロック図であ
る。
成膜装置２０００は、ロード室２１０１、第１の成膜室２１１１、第２の成膜室２１１
２、第１の加熱室２１２１、第３の成膜室２１１３、第２の加熱室２１２２、第４の成膜
室２１１４、第３の加熱室２１２３、及びアンロード室２１０２が順に接続される。なお
、ロード室２１０１、アンロード室２１０２を除く各成膜室、及び各加熱室について、そ
れぞれを区別して説明する必要のないときは総称して成膜室と呼ぶこともある。
ロード室２１０１に搬入された基板は、移動手段によって、第１の成膜室２１１１、第
２の成膜室２１１２、第１の加熱室２１２１、第３の成膜室２１１３、第２の加熱室２１
２２、第４の成膜室２１１４、第３の加熱室２１２３の順に送られたのち、アンロード室
２１０２に搬送される。各成膜室では、必ずしも処理を行う必要はなく、工程を省きたい
場合は適宜、処理をせずに次の成膜室に基板を搬送することも出来る。
ロード室２１０１は、装置外から成膜装置２０００に基板の搬入を行う機能を有する。
基板を、水平な状態でロード室２１０１に搬入した後、ロード室２１０１内で水平面に対
して基板を鉛直な状態にする機構を有する。なお、基板を搬入するロボット等の搬入手段
が基板を鉛直な状態にする機構を有している場合、ロード室２１０１は、基板を鉛直な状
態にする機構を有していなくてもよい。なお、本実施の形態において、水平な状態とは、
－１０°以上１０°以下、好ましくは－５°以上５°以下の範囲も含まれることとする。
また、鉛直な状態とは、８０°以上１００°以下、好ましくは８５°以上９５°以下の範
囲も含まれることとする。
アンロード室２１０２は、鉛直な状態の基板を水平の状態にする機構を有する。処理を
終え、移動手段によってアンロード室２１０２に搬入された基板は、アンロード室２１０
２にて鉛直な状態から水平な状態とされ、その後装置外へ基板が搬出される。
また、ロード室２１０１、及びアンロード室２１０２のそれぞれは、室内を真空にする
排気手段と、真空状態から大気圧する際に用いるガス導入手段とを有する。ガス導入手段
から導入されるガスは、空気、若しくは窒素や希ガスなどの不活性ガスなどを適宜用いれ
ばよい。
また、ロード室２１０１は、基板を予備加熱するための加熱手段を有していてもよい。
排気動作と並行して基板に対して予備加熱を行うことで、基板に吸着するガス等の不純物
（水、水酸基などを含む）を脱離させることが出来るため好ましい。排気手段としては、
例えばクライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真
空ポンプ、或いは、ターボ分子ポンプにコールドトラップを加えたものを用いるとよい。
ロード室２１０１、アンロード室２１０２、及びそれぞれの成膜室は、ゲートバルブを
介して連結されている。したがって基板が処理を終えて次の成膜室へ移る際には、ゲート
バルブを開けて基板が搬入される。なお、このゲートバルブは、成膜室間において必要で
なければ設けなくてもよい。また、それぞれの成膜室には、排気手段、圧力調整手段、ガ
ス導入手段などを有し、処理していない状態であっても常に減圧な状態に保つことができ
る。ゲートバルブによって各成膜室が隔離されることにより、他の成膜室からの汚染を抑
制することができる。
また、上記、ロード室２１０１、アンロード室２１０２、およびそれぞれの成膜室は、
必ずしも一直線上に配置する必要はなく、例えば隣接する成膜室の間に搬送室を設け、２
列に配置してもよい。該搬送室１は、ターンテーブル等を有し、搬送室に搬入された基板
の向きを回転させることができ、基板の経路を折り返すことが出来る。
次に、第１の成膜室２１１１、第２の成膜室２１１２、第３の成膜室２１１３及び第４
の成膜室２１１４において、これらに共通する構成について説明する。
第１の成膜室はスパッタリング装置またはＣＶＤ装置が配置される。また、第２の成膜
室、第３の成膜室、第４の成膜室は、それぞれスパッタリング装置が配置される。
上記成膜室で用いるスパッタリング装置には、例えばマイクロ波スパッタリング法、Ｒ
Ｆプラズマスパッタリング法、ＡＣスパッタリング法、もしくはＤＣスパッタリング法な
どのスパッタリング装置を用いることができる。
ここで、ＤＣスパッタリング法を適用した成膜室の一例について、図２３を用いて説明
する。なお、図２３（Ａ）は、基板の進行方向に対して垂直方向の成膜室の断面模式図を
、図２３（Ｂ）は、基板の進行方向に対して水平方向の成膜室の断面模式図を、それぞれ
示す。
基板２１００は、成膜面と鉛直方向との成す角が少なくとも１°以上３０°以内、好ま
しくは５°以上１５°以内に収まるように、基板支持部２１４１によって固定されている
。基板支持部２１４１は移動手段２１４３に固定されている。移動手段２１４３は、処理
中に基板が動かないよう、基板支持部２１４１を固定しておくだけでなく、基板２１００
を移動することが可能であり、ロード室２１０１、アンロード室２１０２、及び各成膜室
において、基板２１００の搬入出を行う機能も有する。
成膜室２１５０には、ターゲット２１５１及び、防着板２１５３が基板２１００に平行
になるように配置される。ターゲット２１５１と基板２１００とを平行に配置することに
より、ターゲットとの距離が異なることに起因するスパッタ膜の膜厚や、スパッタ膜の段
差に対するカバレッジなどのばらつきなどをなくすことができる。
また成膜室２１５０は、基板支持部２１４１の背面に位置するように、基板加熱手段２
１５５を有していてもよい。基板加熱手段２１５５により、基板を加熱しながら成膜処理
を施すことが出来る。基板加熱手段２１５５としては例えば抵抗加熱ヒータや、ランプヒ
ータなどを用いることができる。なお、基板加熱手段２１５５は必要でなければ設けなく
てもよい。
成膜室２１５０は、圧力調整手段２１５７を有し、成膜室２１５０内を所望の圧力に減
圧することが出来る。圧力調整手段２１５７に用いる排気装置としては、例えばクライオ
ポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプ、或い
は、ターボ分子ポンプにコールドトラップを加えたものを用いるとよい。
また、成膜ガス等を導入するためのガス導入手段２１５９を有する。例えば希ガスを主
成分としたガスに酸素を添加したガスを導入して反応性スパッタリング法による成膜を行
うことにより、酸化膜を形成することができる。さらに、ガス導入手段２１５９から導入
されるガスは、水素や水、水酸化物などの不純物が低減された高純度ガスを導入すること
が出来る。例えば、酸素、窒素、希ガス（代表的にはアルゴン）、またはこれらの混合ガ
スを導入することが出来る。
以上のような圧力調整手段２１５７とガス導入手段２１５９を有する成膜室２１５０で
は、水素分子や水（Ｈ２Ｏ）などの水素を含む化合物などが（より好ましくは炭素原子を
含む化合物と共に）除去されるため、成膜室２１５０で成膜した膜中に含まれる不純物の
濃度を低減できる。
成膜室２１５０と隣接する部屋との境界は、ゲートバルブ２１６１で仕切られている。
ゲートバルブ２１６１で室内を隔離することにより、室内の不純物を排気しやすくし、成
膜雰囲気を清浄に保つことが出来る。さらに、室内を清浄な状態にした後にゲートバルブ
２１６１を開放し基板を搬出することにより、隣接する成膜室への汚染を抑制することが
できる。なお、必要でなければ、ゲートバルブ２１６１を設けない構成としてもよい。
次に、第１の加熱室２１２１、第２の加熱室２１２２、及び第３の加熱室２１２３につ
いて、これらに共通する部分について説明する。最後に、それぞれの成膜室における特徴
についての説明を行う。
第１の加熱室２１２１、第２の加熱室２１２２、及び第３の加熱室２１２３は、基板２
１００に対して加熱処理を行うことが出来る。加熱装置には、抵抗加熱ヒータ、ランプ、
または加熱されたガスを用いるものなどを設けるとよい。
図２４（Ａ）、（Ｂ）に棒状のヒータを用いた加熱装置を適用した、加熱室の一例を示
す。なお、図２４（Ａ）は、基板の進行方向に対して垂直方向の加熱室の断面模式図を、
図２４（Ｂ）は、基板の進行方向に対して水平方向の加熱室の断面模式図を、それぞれ示
す。
加熱室２１７０には成膜室２１５０と同様、移動手段２１４３によって基板支持部２１
４１に支持された基板２１００を搬入、搬出することが出来る。
加熱室２１７０には棒状のヒータ２１７１が基板２１００と平行になるように配置され
ている。図２４（Ａ）には、その断面となる形状を模式的に現している。棒状のヒータ２
１７１には、抵抗加熱ヒータ、またはランプヒータを用いることができる、抵抗加熱ヒー
タには、誘導加熱を用いたものも含まれる。また、ランプヒータに用いることのできるラ
ンプは、中心波長が赤外線領域にあるものが好ましい。ヒータ２１７１を基板２１００に
平行に配置することにより、これらの距離を一定にし、均一に加熱することが出来る。ま
た、棒状のヒータ２１７１は、それぞれ個別に温度を制御できることが好ましい。例えば
上部のヒータよりも下部のヒータを高い温度に設定することにより、基板を均一な温度で
加熱することができる。
加熱室２１７０に設ける加熱機構の構成としては、上述した機構に限定されず、例えば
、抵抗発熱体などを用いて加熱する加熱機構、または、加熱されたガスなどの媒体からの
熱伝導または熱輻射によって、加熱する加熱機構、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用い
ることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアーク
ランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプか
ら発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用
いて熱処理を行う。ガスとしては、不活性ガスが用いられる。ＲＴＡ装置を用いることに
よって、処理時間が短縮することができるので、量産する上では好ましい。
また、加熱室２１７０は、ヒータ２１７１と基板２１００の間に、保護板２１７３を設
ける構成としている。保護板２１７３はヒータ２１７１、及び基板２１００の保護のため
に設けられるもので、例えば石英などを用いることができる。保護板２１７３は必要なけ
れば設けない構成としてもよい。
また、加熱室２１７０は、成膜室２１５０と同様の圧力調整手段２１５７及びガス導入
手段２１５９を有する。したがって、加熱処理中や処理を行っていない状態においてもつ
ねに減圧な状態を保持することが出来る。また加熱室２１７０内の水素分子や水（Ｈ２Ｏ
）などの水素を含む化合物などが（より好ましくは炭素原子を含む化合物と共に）除去さ
れるため、当該加熱室で処理した膜中、膜界面、膜表面に含有、もしくは吸着する不純物
の濃度を低減できる。
また、圧力調整手段２１５７及びガス導入手段２１５９により、不活性ガス雰囲気や、
酸素を含む雰囲気での加熱処理が可能である。なお、不活性ガス雰囲気としては、窒素、
または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水
素などが含まれない雰囲気を適用するのが望ましい。例えば、加熱室２１７０に導入する
窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以
上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下
、好ましくは０．１ｐｐｍ以下）とする。
次に、それぞれの成膜室における構成の一例について、説明を行う。
第１の成膜室２１１１では基板に対し酸化絶縁膜を成膜する。成膜装置は、スパッタリ
ング装置、またはＰＥ－ＣＶＤ装置のどちらかであれば、特に限定はされない。第１の成
膜室２１１１で成膜可能な膜には、トランジスタ等の下地層、またはゲート絶縁層として
機能する膜であれば何を用いてもよいが、例えば酸化シリコン、酸化窒化シリコン、窒化
酸化シリコン、酸化アルミニウム、酸化ガリウム、酸化窒化アルミニウム、窒化酸化アル
ミニウム、酸化ハフニウムなどの単膜、またはこれらの混合膜などが挙げられる。
例えば、スパッタリング装置の場合は、用いる膜種によって最適なターゲットを用いれ
ばよく、ＰＥ－ＣＶＤ装置であれば、成膜ガスを適宜選択する。
第２の成膜室２１１２ではスパッタリング法により、酸化膜を成膜することが出来る。
ここで成膜する酸化膜としては、例えば亜鉛とガリウムの酸化物などが挙げられる。成膜
方法としては、マイクロ波プラズマスパッタリング法、ＲＦプラズマスパッタリング法、
ＡＣスパッタリング法、もしくはＤＣスパッタリング法を適用することが出来る。
また、第２の成膜室２１１２では基板加熱手段２１５５により、６００℃以下、好まし
くは４５０℃以下、さらに好ましくは３００℃以下の温度で加熱しながら成膜を行うこと
が出来る。
第１の加熱室２１２１は、２００℃以上７００℃以下の温度で基板を加熱することが出
来る。さらに圧力調整手段２１５７及びガス導入手段２１５９によって、加熱処理中の雰
囲気を例えば１０Ｐａ乃至１気圧とし、酸素雰囲気下、窒素雰囲気下、酸素と窒素の混合
雰囲気下で加熱処理を行うことが出来る。
第３の成膜室２１１３では、基板２１００に酸化物半導体を成膜する。例えば酸化物半
導体としては、少なくともＺｎを含む酸化物半導体であり、Ｉｎ－Ｇａ－Ｚｎ酸化物半導
体などの、先の実施の形態で挙げた酸化物半導体を成膜することが出来る。
また、基板加熱手段２１５５によって、成膜時の温度を２００℃以上６００℃以下で加
熱しながら成膜を行うことが出来る。
第２の加熱室２１２２では、２００℃以上７００℃以下の温度で基板２１００を加熱す
ることが出来る。さらに、圧力調整手段２１５７とガス導入手段２１５９により、酸素も
しくは窒素を含み、水素や水、水酸基などの不純物が極めて低減された雰囲気の下、１０
Ｐａ以上１気圧以下の圧力で加熱処理を行うことが出来る。
第４の成膜室２１１４では、第３の成膜室２１１３と同様、基板２１００に酸化物半導
体を成膜する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物半導体用ターゲットを用いて、Ｉｎ－Ｇ
ａ－Ｚｎ酸化物半導体膜を成膜することが出来る。さらに、基板温度を２００℃以上６０
０℃以下で加熱しながら成膜を行うことが出来る。
第３の加熱室では、２００℃以上７００℃以下の温度で基板２１００に対して加熱処理
を行うことが出来る。
さらに圧力調整手段２１５７、及びガス導入手段２１５９によって、当該加熱処理は窒
素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことが出来る。
なお、第１の加熱室２１２１、第２の加熱室２１２２、及び第３の加熱室２１２３で加
熱する温度は、量産する上では、基板の歪み、またはエネルギー効率の観点から、好まし
くは４５０℃以下、さらに好ましくは３５０℃以下とする。
本実施の形態で示した装置構成は、ロード室から各成膜室、及びアンロード室まで一貫
して大気に触れない構成となっており、また常に減圧な環境下で基板を搬送することが出
来る。したがって本装置構成を用いて成膜した膜の界面への不純物の混入を抑制すること
ができ、界面状態の極めて良好な膜を形成することができる。
なお、本実施の形態においては、ロード室、成膜室、加熱室、アンロード室まで一貫し
た構成について例示したが、これに限定されず、例えば、ロード室、成膜室、アンロード
室で構成された装置（いわゆる成膜装置）、またはロード室、加熱室、アンロード室で構
成された装置（いわゆる加熱装置）を、それぞれ独立して設ける構成としてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施するこ
とができる。
（実施の形態１０）
本実施の形態では、本発明の一態様の半導体装置を適用することのできる、ヒューマン
インターフェースについて説明する。特に、被検知体の近接または接触を検知可能なセン
サ（以降、タッチセンサと呼ぶ）の構成例について説明する。
タッチセンサとしては、静電容量方式、抵抗膜方式、表面弾性方式、赤外線方式、光学
方式など、様々な方式を用いることができる。
静電容量方式のタッチセンサとしては、代表的には表面型静電容量方式、投影型静電容
量方式などがある。また、投影型静電容量方式としては、主に駆動方法の違いから、自己
容量方式、相互容量方式などがある。ここで、相互容量方式を用いると、同時に多点を検
出すること（多点検出（マルチタッチ）ともいう）が可能となるため好ましい。
ここではタッチセンサについて詳細に説明するが、このほかに、カメラ（赤外線カメラ
を含む）等により、被検知体（例えば指や手など）の動作（ジェスチャ）や、使用者の視
点動作などを検知することのできるセンサを、ヒューマンインターフェースとして用いる
こともできる。
＜センサの検知方法の例＞
図２５（Ａ）、（Ｂ）は、相互容量方式のタッチセンサの構成を示す模式図と、入出力
波形の模式図である。タッチセンサは一対の電極を備え、これらの間に容量が形成されて
いる。一対の電極のうち一方の電極に入力電圧が入力される。また、他方の電極に流れる
電流（または、他方の電極の電位）を検出する検出回路を備える。
例えば図２５（Ａ）に示すように、入力電圧の波形として矩形波を用いた場合、出力電
流波形として鋭いピークを有する波形が検出される。
また図２５（Ｂ）に示すように、伝導性を有する被検知体が容量に近接または接触した
場合、電極間の容量値が減少するため、これに応じて出力の電流値が減少する。
このように、入力電圧に対する出力電流（または電位）の変化を用いて、容量の変化を
検出することにより、被検知体の近接、または接触を検知することができる。
＜タッチセンサの構成例＞
図２５（Ｃ）は、マトリクス状に配置された複数の容量を備えるタッチセンサの構成例
を示す。
タッチセンサは、Ｘ方向（紙面横方向）に延在する複数の配線と、これら複数の配線と
交差し、Ｙ方向（紙面縦方向）に延在する複数の配線とを有する。交差する２つの配線間
には容量が形成される。
また、Ｘ方向に延在する配線には、入力電圧または共通電位（接地電位、基準電位を含
む）のいずれか一方が入力される。また、Ｙ方向に延在する配線には、検出回路（例えば
、ソースメータ、センスアンプなど）が電気的に接続され、当該配線に流れる電流（また
は電位）を検出することができる。
タッチセンサは、Ｘ方向に延在する複数の配線に対して順に入力電圧が入力されるよう
に走査し、Ｙ方向に延在する配線に流れる電流（または電位）の変化を検出することで、
被検知体の２次元的なセンシングが可能となる。
＜タッチパネルの構成例＞
以下では、複数の画素を有する表示部とタッチセンサを備えるタッチパネルの構成例と
、該タッチパネルを電子機器に組み込む場合の例について説明する。
図２６（Ａ）は、タッチパネルを備える電子機器の断面概略図である。
電子機器３５３０は、筐体３５３１と、該筐体３５３１内に少なくともタッチパネル３
５３２、バッテリ３５３３、制御部３５３４を有する。またタッチパネル３５３２は制御
部３５３４と配線３５３５を介して電気的に接続される。制御部３５３４により表示部へ
の画像の表示やタッチセンサのセンシングの動作が制御される。またバッテリ３５３３は
制御部３５３４と配線３５３６を介して電気的に接続され、制御部３５３４に電力を供給
することができる。
タッチパネル３５３２はその表示面側が筐体３５３１の外側に露出するように設けられ
る。タッチパネル３５３２の露出した面に画像を表示すると共に、接触または近接する被
検知体を検知することができる。
図２６（Ｂ）乃至（Ｅ）に、タッチパネルの構成例を示す。
図２６（Ｂ）に示すタッチパネル３５３２は、第１の基板３５４１と第２の基板３５４
３の間に表示部３５４２を備える表示パネル３５４０と、タッチセンサ３５４４を備える
第３の基板３５４５と、保護基板３５４６と、を備える。
表示パネル３５４０としては、液晶素子、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓ
ｃｅｎｃｅ）素子が適用された表示装置や、電子ペーパ等、様々な表示装置を適用できる
。なおタッチパネル３５３２は、表示パネル３５４０の構成に応じて、バックライトや偏
光板等を別途備えていてもよい。
保護基板３５４６の一方の面に被検知体が接触または近接するため、少なくともその表
面は、機械的強度が高められていることが好ましい。例えばイオン交換法や風冷強化法等
により物理的、または化学的な処理が施され、その表面に圧縮応力を加えた強化ガラスを
保護基板３５４６に用いることができる。または、表面がコーティングされたプラスチッ
ク等の可撓性基板を用いることもできる。なお、保護基板３５４６上に保護フィルムや光
学フィルムを設けてもよい。
タッチセンサ３５４４は、第３の基板３５４５の少なくとも一方の面に設けられる。ま
たは、タッチセンサ３５４４を構成する一対の電極を第３の基板３５４５の両面に形成し
てもよい。また、タッチパネルの薄型化のため、第３の基板３５４５として可撓性のフィ
ルムを用いてもよい。また、タッチセンサ３５４４は、一対の基板（フィルムを含む）に
挟持された構成としてもよい。
図２６（Ｂ）では、保護基板３５４６とタッチセンサ３５４４を備える第３の基板とが
接着層３５４７で接着されている構成を示しているが、必ずしもこれらは接着されていな
くてもよい。また、第３の基板３５４５と表示パネル３５４０とを接着層により接着する
構成としてもよい。
図２６（Ｂ）に示すタッチパネル３５３２は、表示パネルと、タッチセンサを備える基
板とが独立して設けられている。このような構成を有するタッチパネルを外付け型のタッ
チパネルとも呼べる。このような構成とすることにより、表示パネルとタッチセンサを備
える基板とをそれぞれ別途作製し、これらを重ねることで表示パネルにタッチセンサの機
能を付加することができるため、特別な作製工程を経ることなく容易にタッチパネルを作
製することができる。
図２６（Ｃ）に示すタッチパネル３５３２は、タッチセンサ３５４４が第２の基板３５
４３の保護基板３５４６側の面に設けられている。このような構成を有するタッチパネル
をオンセル型のタッチパネルとも呼べる。このような構成とすることにより、必要な基板
の枚数を低減できるため、タッチパネルの薄型化及び軽量化を実現できる。
図２６（Ｄ）に示すタッチパネル３５３２は、タッチセンサ３５４４が保護基板３５４
６の一方の面に設けられている。このような構成とすることにより、表示パネルとタッチ
センサをそれぞれ別途作製することができるため、容易にタッチパネルを作製することが
できる。さらに、必要な基板の枚数を低減できるため、タッチパネルの薄型化及び軽量化
を実現できる。
図２６（Ｅ）に示すタッチパネル３５３２は、タッチセンサ３５４４が表示パネル３５
４０の一対の基板の内側に設けられている。このような構成を有するタッチパネルをイン
セル型のタッチパネルとも呼べる。このような構成とすることにより、必要な基板の枚数
を低減できるため、タッチパネルの薄型化及び軽量化を実現できる。このようなタッチパ
ネルは、例えば、表示部３５４２が備えるトランジスタや配線、電極などにより第１の基
板３５４１上または第２の基板３５４３上にタッチセンサとして機能する回路を作り込む
ことにより実現できる。また、光学式のタッチセンサを用いる場合には、光電変換素子を
備える構成としてもよい。
＜インセル型のタッチパネルの構成例＞
以下では、複数の画素を有する表示部にタッチセンサを組み込んだタッチパネルの構成
例について説明する。ここでは、画素に設けられる表示素子として、液晶素子を適用した
例を示す。
図２７（Ａ）は、本構成例で例示するタッチパネルの表示部に設けられる画素回路の一
部における等価回路図である。
一つの画素は少なくともトランジスタ３５０３と液晶素子３５０４を有する。またトラ
ンジスタ３５０３のゲートに配線３５０１が、ソースまたはドレインの一方には配線３５
０２が、それぞれ電気的に接続されている。
画素回路は、Ｘ方向に延在する複数の配線（例えば、配線３５１０＿１、配線３５１０
＿２）と、Ｙ方向に延在する複数の配線（例えば、配線３５１１）を有し、これらは互い
に交差して設けられ、その間に容量が形成される。
また、画素回路に設けられる画素のうち、一部の隣接する複数の画素は、それぞれに設
けられる液晶素子の一方の電極が電気的に接続され、一つのブロックを形成する。当該ブ
ロックは、島状のブロック（例えば、ブロック３５１５＿１、ブロック３５１５＿２）と
、Ｙ方向に延在するライン状のブロック（例えば、ブロック３５１６）の、２種類に分類
される。なお、図２７では、画素回路の一部のみを示しているが、実際にはこれら２種類
のブロックがＸ方向及びＹ方向に繰り返し配置される。
Ｘ方向に延在する配線３５１０＿１（または３５１０＿２）は、島状のブロック３５１
５＿１（またはブロック３５１５＿２）と電気的に接続される。なお、図示しないが、Ｘ
方向に延在する配線３５１０＿１は、ライン状のブロックを介してＸ方向に沿って不連続
に配置される複数の島状のブロック３５１５＿１を電気的に接続する。また、Ｙ方向に延
在する配線３５１１は、ライン状のブロック３５１６と電気的に接続される。
図２７（Ｂ）は、Ｘ方向に延在する複数の配線３５１０と、Ｙ方向に延在する複数の配
線３５１１の接続構成を示した等価回路図である。Ｘ方向に延在する配線３５１０の各々
には、入力電圧または共通電位を入力することができる。また、Ｙ方向に延在する配線３
５１１の各々には接地電位を入力する、または配線３５１１と検出回路と電気的に接続す
ることができる。
＜タッチパネルの動作例＞
以下、図２８を用いて、上述したタッチパネルの動作について説明する。
図２８（Ａ）に示すように１フレーム期間を、書き込み期間と検知期間とに分ける。書
き込み期間は画素への画像データの書き込みを行う期間であり、配線３５１０（ゲート線
ともいう）が順次選択される。一方、検知期間は、タッチセンサによるセンシングを行う
期間であり、Ｘ方向に延在する配線３５１０が順次選択され、入力電圧が入力される。
図２８（Ｂ）は、書き込み期間における等価回路図である。書き込み期間では、Ｘ方向
に延在する配線３５１０と、Ｙ方向に延在する配線３５１１の両方に、共通電位が入力さ
れる。
図２８（Ｃ）は、検知期間のある時点における等価回路図である。検知期間では、Ｙ方
向に延在する配線３５１１の各々は、検出回路と電気的に接続する。また、Ｘ方向に延在
する配線３５１０のうち、選択されたものには入力電圧が入力され、それ以外のものには
共通電位が入力される。
このように、画像の書き込み期間とタッチセンサによるセンシングを行う期間とを、独
立して設けることが好ましい。これにより、画素の書き込み時のノイズに起因するタッチ
センサの感度の低下を抑制することができる。
（実施の形態１１）
本発明の一態様である表示装置は、さまざまな電子機器に適用することができる。電子
機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう。）、コ
ンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフ
レーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ
機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の一例を図２９に
示す。
図２９（Ａ）は、携帯電話機９０００を示している。携帯電話機９０００は、筐体９０
３０及び筐体９０３１の二つの筐体を有する。筐体９０３１には、表示パネル９０３２、
スピーカー９０３３、マイクロフォン９０３４、ポインティングデバイス９０３６、カメ
ラ用レンズ９０３７、外部接続端子９０３８などを備えている。また、筐体９０３０には
、携帯型情報端末の充電を行う太陽電池セル９０４０、外部メモリスロット９０４１など
を備えている。また、アンテナは筐体９０３１内部に内蔵されている。上記実施の形態で
示す表示装置を表示パネル９０３２に適用することにより、携帯電話の表示品位を向上さ
せることができる。
また、表示パネル９０３２はタッチパネルを備えており、図２９（Ａ）には映像表示さ
れている複数の操作キー９０３５を点線で示している。なお、太陽電池セル９０４０で出
力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル９０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネ
ル９０３２と同一面上にカメラ用レンズ９０３７を備えているため、テレビ電話が可能で
ある。スピーカー９０３３及びマイクロフォン９０３４は音声通話に限らず、テレビ電話
、録音、再生などが可能である。さらに、筐体９０３０と筐体９０３１は、スライドし、
図２９（Ａ）のように展開している状態から重なり合った状態とすることができ、携帯に
適した小型化が可能である。
外部接続端子９０３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可
能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外
部メモリスロット９０４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応で
きる。
図２９（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００
は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表
示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持し
た構成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリ
モコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キ
ー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示さ
れる映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作
機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図２９（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。
テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、
さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一
方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など
）の情報通信を行うことも可能である。
上記実施の形態に示す表示装置は、表示部９１０３、９１０７に用いることが可能であ
る。それゆえ、テレビジョン装置の表示品位を向上させることができる。
図２９（Ｃ）は、コンピュータ９２００を示している。コンピュータ９２００は、本体
９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０
５、ポインティングデバイス９２０６などを含む。
上記実施の形態に示す表示装置は、表示部９２０３に用いることが可能である。それゆ
え、コンピュータの表示品位を向上させることができる。
表示部９２０３は、タッチ入力機能を有しており、コンピュータ９２００の表示部９２
０３に表示された表示ボタンを指などで触れることで、画面操作や、情報を入力すること
ができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。例えば、上記実施の
形態で説明したタッチパネルを用いれば、表示部９２０３にタッチ入力機能を持たせるこ
とができる。
図３０は２つ折り可能なタブレット型端末９６００である。図３０は、開いた状態であ
り、タブレット型端末９６００は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ
、表示モード切り替えスイッチ９６３４、電源スイッチ９６３５、省電力モード切り替え
スイッチ９６３６、及び留め具９６３３を有する。
上記実施の形態に示す表示装置は、表示部９６３１ａ、表示部９６３１ｂに用いること
が可能である。それゆえ、タブレット型端末９６００の表示品位を向上させることができ
る。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示さ
れた操作キーパネル９６３８にふれることでデータ入力をすることができる。なお、表示
部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半
分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示
部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表
示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１
ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一
部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボー
ド表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれること
で表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時に
タッチ入力することもできる。
また、表示モード切り替えスイッチ９６３４は、縦表示または横表示などの表示の向き
を切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替え
スイッチ９６３６は、タブレット型端末９６００に内蔵している光センサで検出される使
用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端
末９６００は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサな
どの他の検出装置を内蔵させてもよい。
また、図３０では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示してい
るが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品
質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとし
てもよい。
なお、本実施の形態は、他の実施の形態、実施例に記載した構成と適宜組み合わせて実
施することが可能である。
本実施例では、酸化物半導体膜、及び多層膜の抵抗について、図３３及び図３４を用い
て説明する。
はじめに、試料の構造について図３３を用いて説明する。
図３３（Ａ）は、試料１乃至試料４の上面図であり、一点鎖線Ａ１－Ａ２の断面図を図
３３（Ｂ）、（Ｃ）、（Ｄ）に示す。なお、試料１至試料４は、上面図が同一であり、断
面の積層構造が異なるため、断面図が異なる。試料１の断面図を図３３（Ｂ）に、試料２
の断面図を図３３（Ｃ）に、試料３及び試料４の断面図を図３３（Ｄ）に、それぞれ示す
。
試料１は、ガラス基板１９０１上に絶縁膜１９０３が形成され、絶縁膜１９０３上に絶
縁膜１９０４が形成され、絶縁膜１９０４上に酸化物半導体膜１９０５が形成される。ま
た、酸化物半導体膜１９０５の両端を電極として機能する導電膜１９０７、１９０９が覆
い、酸化物半導体膜１９０５及び導電膜１９０７、１９０９を絶縁膜１９１０、１９１１
が覆う。なお、絶縁膜１９１０、１９１１には、開口部１９１３、１９１５が設けられて
おり、それぞれ当該開口部において、導電膜１９０７、１９０９が露出している。
試料２は、ガラス基板１９０１上に絶縁膜１９０３が形成され、絶縁膜１９０３上に絶
縁膜１９０４が形成され、絶縁膜１９０４上に酸化物半導体膜１９０５が形成される。ま
た、酸化物半導体膜１９０５の両端を電極として機能する導電膜１９０７、１９０９が覆
い、酸化物半導体膜１９０５及び導電膜１９０７、１９０９を絶縁膜１９１１が覆う。な
お、絶縁膜１９１１には、開口部１９１７、１９１９が設けられており、それぞれ当該開
口部において、導電膜１９０７、１９０９が露出している。
試料３及び試料４は、ガラス基板１９０１上に絶縁膜１９０３が形成され、絶縁膜１９
０３上に絶縁膜１９０４が形成され、絶縁膜１９０４上に多層膜１９０６が形成される。
また、多層膜１９０６の両端を電極として機能する導電膜１９０７、１９０９が覆い、多
層膜１９０６及び導電膜１９０７、１９０９を絶縁膜１９１１が覆う。なお、絶縁膜１９
１１には、開口部１９１７、１９１９が設けられており、それぞれ当該開口部において、
導電膜１９０７、１９０９が露出している。
このように、試料１乃至試料４は、酸化物半導体膜１９０５、または多層膜１９０６上
に接する絶縁膜の構造が異なる。試料１は、酸化物半導体膜１９０５と絶縁膜１９１０が
接しており、試料２は、酸化物半導体膜１９０５と絶縁膜１９１１が接しており、試料３
及び試料４は、多層膜１９０６と絶縁膜１９１１が接している。
次に、各試料の作製方法について説明する。
はじめに、試料１の作製方法について説明する。
ガラス基板１９０１上に、絶縁膜１９０３として、プラズマＣＶＤ法により厚さ４００
ｎｍの窒化シリコン膜を成膜した。
次に、絶縁膜１９０３上に、絶縁膜１９０４として、プラズマＣＶＤ法により厚さ５０
ｎｍの酸化窒化シリコン膜を成膜した。
次に、絶縁膜１９０４上に、酸化物半導体膜１９０５として、金属酸化物ターゲット（
Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ３５ｎｍのＩｎ－
Ｇａ－Ｚｎ酸化物膜（以下、ＩＧＺＯ膜ともいう。）を成膜した。その後、フォトリソグ
ラフィ工程により形成したマスクを用いてエッチング処理を行い、酸化物半導体膜１９０
５を形成した。
次に、絶縁膜１９０４及び酸化物半導体膜１９０５上に、スパッタリング法により厚さ
５０ｎｍのタングステン膜、厚さ４００ｎｍのアルミニウム膜、及び厚さ１００ｎｍのチ
タン膜を順に積層した後、フォトリソグラフィ工程により形成したマスクを用いてエッチ
ング処理を行い、導電膜１９０７及び導電膜１９０９を形成した。
次に、絶縁膜１９０４、酸化物半導体膜１９０５、導電膜１９０７、及び導電膜１９０
９上に、絶縁膜１９１０として、プラズマＣＶＤ法により厚さ４５０ｎｍの酸化窒化シリ
コン膜を成膜した後、３５０℃の窒素及び酸素の混合雰囲気で１時間の加熱処理を行った
。
次に、絶縁膜１９１０上に、絶縁膜１９１１として、プラズマＣＶＤ法により厚さ５０
ｎｍの窒化シリコン膜を成膜した。
次に、絶縁膜１９１１上に、フォトリソグラフィ工程により形成したマスクを設けた後
、エッチング処理を行い、絶縁膜１９１０、及び絶縁膜１９１１に開口部１９１３、１９
１５を形成した。
以上の工程により試料１を作製した。
次に、試料２の作製方法について説明する。
試料１の絶縁膜１９０３、酸化物半導体膜１９０５、導電膜１９０７、及び導電膜１９
０９上に、絶縁膜１９１０として、プラズマＣＶＤ法により厚さ４５０ｎｍの酸化窒化シ
リコン膜を成膜した後、３５０℃の窒素及び酸素の混合雰囲気で１時間の加熱処理を行っ
た。その後、絶縁膜１９１０の除去を行った。
次に、絶縁膜１９０４、酸化物半導体膜１９０５、導電膜１９０７、及び導電膜１９０
９上に、絶縁膜１９１１として、プラズマＣＶＤ法により厚さ５０ｎｍの窒化シリコン膜
を成膜した。
次に、絶縁膜１９１１上に、フォトリソグラフィ工程により形成したマスクを設けた後
、エッチング処理を行い、絶縁膜１９１１に開口部１９１７、１９１９を形成した。
以上の工程により試料２を作製した。
次に、試料３の作製方法について、説明する。
試料３は、試料２の酸化物半導体膜１９０５の代わりに、多層膜１９０６を用いた。多
層膜１９０６としては、絶縁膜１９０４上に、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ
＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜し、続
けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法
により厚さ１０ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：
Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜し
た。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行
い、多層膜１９０６を形成した。
以上の工程により試料３を作製した。
次に、試料４の作製方法について、説明する。
試料４は、試料２の酸化物半導体膜１９０５の代わりに、多層膜１９０６を用いた。多
層膜１９０６としては、絶縁膜１９０４上に、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ
＝１：３：２）を用い、スパッタリング法により厚さ２０ｎｍのＩＧＺＯ膜を成膜し、続
けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法
により厚さ１５ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：
Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜し
た。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行
い、分離された多層膜１９０６を形成した。
以上の工程により試料４を作製した。
次に、試料１乃至試料４に設けられた酸化物半導体膜１９０５、及び多層膜１９０６の
シート抵抗を測定した。試料１においては、開口部１９１３及び開口部１９１５にプロー
ブを接触させ、酸化物半導体膜１９０５のシート抵抗を測定した。また、試料２乃至試料
４においては、開口部１９１７及び開口部１９１９にプローブを接触させ、酸化物半導体
膜１９０５、及び多層膜１９０６のシート抵抗を測定した。なお、試料１乃至試料４の酸
化物半導体膜１９０５、及び多層膜１９０６において、導電膜１９０７及び導電膜１９０
９が対向する幅を１ｍｍ、距離を１０μｍとした。また、試料１乃至試料４において、導
電膜１９０７を接地電位とし、導電膜１９０９に１Ｖを印加した。
試料１乃至試料４のシート抵抗を図３４に示す。
試料１のシート抵抗は、約１×１０１１Ω／ｓｑであった。また、試料２のシート抵抗
は、２６２０Ω／ｓｑであった。また、試料の３のシート抵抗は、４４１０Ω／ｓｑであ
った。また、試料４のシート抵抗は、２９３０Ω／ｓｑであった。
このように、酸化物半導体膜１９０５、及び多層膜１９０６に接する絶縁膜の違いによ
り、酸化物半導体膜１９０５、及び多層膜１９０６のシート抵抗は、異なる値を示す。
なお、上述した試料１乃至試料４のシート抵抗を抵抗率に換算した場合、試料１は、３
．９×１０５Ωｃｍ、試料２は、９．３×１０－３Ωｃｍ、試料３は、１．３×１０－２
Ωｃｍ、試料４は、１．３×１０－２Ωｃｍであった。
試料１は、酸化物半導体膜１９０５上に接して絶縁膜１９１０として用いる酸化窒化シ
リコン膜が形成されている。酸化物半導体膜１９０５は、絶縁膜１９１１として用いる窒
化シリコン膜と接していない。一方、試料２乃至試料４は、酸化物半導体膜１９０５、及
び多層膜１９０６上に接して絶縁膜１９１１として用いる窒化シリコン膜が形成されてい
る。このように、酸化物半導体膜１９０５、及び多層膜１９０６は、絶縁膜１９１１とし
て用いる窒化シリコン膜に接して設けると、酸化物半導体膜１９０５、及び多層膜１９０
６に欠陥、代表的には酸素欠損が形成されると共に、該窒化シリコン膜に含まれる水素が
、酸化物半導体膜１９０５、及び多層膜１９０６へ移動または拡散し、酸化物半導体膜１
９０５、及び多層膜１９０６の導電性が向上する。
例えば、トランジスタのチャネル形成領域に酸化物半導体膜を用いる場合、試料１に示
すように酸化物半導体膜に接して酸化窒化シリコン膜を設ける構成が好ましい。また、容
量素子の電極に用いる透光性を有する導電膜としては、試料２乃至試料４に示すように酸
化物半導体膜または多層膜に接して窒化シリコン膜を設ける構成が好ましい。このような
構成を用いることによって、トランジスタのチャネル形成領域に用いる酸化物半導体膜ま
たは多層膜と、容量素子の電極に用いる酸化物半導体膜または多層膜と、を同一工程で作
製しても酸化物半導体膜、及び多層膜の抵抗率を変えることができる。
本実施例に示す構成は、他の実施の形態、または実施例に示す構成と適宜組み合わせて
用いることができる。
本実施例は、酸化物半導体膜と、酸化物半導体膜上に形成された絶縁膜との不純物分析
について、図３５を用いて説明する。
本実施例においては、不純物分析用のサンプルとして、２種類のサンプル（以下、試料
５、及び試料６）を作製した。
まず、はじめに試料５の作製方法を以下に示す。
試料５は、ガラス基板上にＩＧＺＯ膜を成膜し、その後窒化シリコン膜を成膜した。そ
の後、窒素雰囲気下で４５０℃、１時間の熱処理を行い、続けて窒素と酸素の混合ガス雰
囲気（窒素＝８０％、酸素＝２０％）下で４５０℃×１時間の熱処理を行った。
なお、ＩＧＺＯ膜の成膜条件としては、スパッタリング法にて、金属酸化物ターゲット
（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、Ａｒ／Ｏ２＝１００／１００ｓｃｃｍ（Ｏ２
＝５０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝１７０℃の条件で１
００ｎｍの厚さＩＧＺＯ膜を成膜した。
また、窒化シリコン膜の成膜条件としては、ＰＥ－ＣＶＤ法にて、ＳｉＨ４／Ｎ２／Ｎ
Ｈ３＝５０／５０００／１００ｓｃｃｍ、圧力＝１００Ｐａ、成膜電力＝１０００Ｗ、基
板温度＝２２０℃の条件で１００ｎｍの厚さの窒化シリコン膜を成膜した。
次に、試料６の作製方法を以下に示す。
ガラス基板上にＩＧＺＯ膜を成膜し、その後酸化窒化シリコン膜及び窒化シリコン膜を
積層して成膜した。その後、窒素雰囲気下で４５０℃、１時間の熱処理を行い、続けて窒
素と酸素の混合ガス雰囲気（窒素＝８０％、酸素＝２０％）下で４５０℃×１時間の熱処
理を行った。
なお、ＩＧＺＯ膜の成膜条件、及び窒化シリコン膜の成膜条件としては、試料５と同様
の条件を用いた。また、酸化窒化シリコン膜の成膜条件としては、ＰＥ－ＣＶＤ法にて、
ＳｉＨ４／Ｎ２Ｏ＝３０／４０００ｓｃｃｍ、圧力＝４０Ｐａ、成膜電力＝１５０Ｗ、基
板温度＝２２０℃の条件で５０ｎｍの厚さの酸化窒化シリコン膜を成膜し、その後、ＰＥ
－ＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝１６０／４０００ｓｃｃｍ、圧力＝２００Ｐａ、成
膜電力＝１５００Ｗ、基板温度＝２２０℃の条件で４００ｎｍの厚さの酸化窒化シリコン
膜を成膜した。
試料５及び試料６の不純物分析結果を図３５に示す。
なお、不純物分析としては、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用い、図３５に示す矢印の方向から分
析を行った。すなわち、ガラス基板側からの測定である。
また、図３５（Ａ）は、試料５の測定により得られた水素（Ｈ）の濃度プロファイルで
ある。図３５（Ｂ）は、試料６の測定により得られた水素（Ｈ）の濃度プロファイルであ
る。
図３５（Ａ）よりＩＧＺＯ膜中の水素（Ｈ）濃度は、１．０×１０２０ａｔｏｍｓ／ｃ
ｍ３であることがわかる。また、窒化シリコン膜中の水素（Ｈ）濃度は、１．０×１０２
３ａｔｏｍｓ／ｃｍ３であることがわかる。また、図３５（Ｂ）よりＩＧＺＯ膜中の水素
（Ｈ）濃度は、５．０×１０１９ａｔｏｍｓ／ｃｍ３であることがわかる。また、酸化窒
化シリコン膜中の水素（Ｈ）濃度は、３．０×１０２１ａｔｏｍｓ／ｃｍ３であることが
わかる。
なお、ＳＩＭＳ分析は、その測定原理上、試料表面近傍や、材質が異なる膜との積層界
面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中におけ
る水素（Ｈ）の厚さ方向の分布を、ＳＩＭＳで分析する場合、対象となる膜の存在する範
囲において、極端な変動が無く、ほぼ一定の強度が得られる領域における平均値を採用す
る。
このように、ＩＧＺＯ膜に接する絶縁膜の構成を変えることにより、ＩＧＺＯ膜中の水
素（Ｈ）濃度に差が確認された。
例えば、トランジスタのチャネル形成領域に上述したＩＧＺＯ膜を用いる場合、試料６
に示すようにＩＧＺＯ膜に接して酸化窒化シリコン膜を設ける構成が好ましい。また、容
量素子の電極に用いる透光性を有する導電膜としては、試料５に示すようにＩＧＺＯ膜に
接して窒化シリコン膜を設ける構成が好ましい。このような構成を用いることによって、
トランジスタのチャネル形成領域に用いるＩＧＺＯ膜と、容量素子の電極に用いるＩＧＺ
Ｏ膜と、を同一工程で作製してもＩＧＺＯ膜中の水素濃度を変えることができる。
本実施例では、酸化物半導体膜及び多層膜の欠陥量について、図３６及び図３７を用い
て説明する。
はじめに、試料の構造について説明する。
試料７は、石英基板上に形成された厚さ３５ｎｍの酸化物半導体膜と、酸化物半導体膜
上に形成された厚さ１００ｎｍの窒化絶縁膜とを有する。
試料８及び試料９は、石英基板上に形成された厚さ３０ｎｍの多層膜と、多層膜上に形
成された厚さ１００ｎｍの窒化絶縁膜とを有する。なお、試料８の多層膜は、厚さ１０ｎ
ｍの第１の酸化物膜、厚さ１０ｎｍの酸化物半導体膜、及び厚さ１０ｎｍの第２の酸化物
膜が順に積層されている。また、試料９は、厚さ２０ｎｍの第１の酸化物膜、厚さ１５ｎ
ｍの酸化物半導体膜、及び厚さ１０ｎｍの第２の酸化物膜が順に積層されている。試料８
及び試料９は、試料７と比較して、酸化物半導体膜の代わりに多層膜を有する点が異なる
。
試料１０は、石英基板上に形成された厚さ１００ｎｍの酸化物半導体膜と、酸化物半導
体膜上に形成された厚さ２５０ｎｍの酸化絶縁膜と、酸化絶縁膜上に形成された厚さ１０
０ｎｍの窒化絶縁膜とを有する。試料１０は、試料７乃至試料９と比較して酸化物半導体
膜が窒化絶縁膜と接しておらず、酸化絶縁膜と接している点が異なる。
次に、各試料の作製方法について説明する。
はじめに、試料７の作製方法について説明する。
石英基板上に、酸化物半導体膜として厚さ３５ｎｍのＩＧＺＯ膜を成膜した。ＩＧＺＯ
膜の成膜条件としては、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚ
ｎ＝１：１：１）を用い、Ａｒ／Ｏ２＝１００ｓｃｃｍ／１００ｓｃｃｍ（Ｏ２＝５０％
）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝１７０℃の条件を用いた。
次に、第１の加熱処理として、４５０℃の窒素雰囲気で１時間の加熱処理を行った後、
４５０℃の窒素と酸素の混合ガス雰囲気（窒素＝８０％、酸素＝２０％）で１時間の加熱
処理を行った。
次に、酸化物半導体膜上に、窒化絶縁膜として厚さ１００ｎｍの窒化シリコン膜を成膜
した。窒化シリコン膜の成膜条件としては、ＰＥ－ＣＶＤ法にて、ＳｉＨ４／Ｎ２／ＮＨ
３＝５０／５０００／１００ｓｃｃｍ、圧力＝１００Ｐａ、成膜電力＝１０００Ｗ、基板
温度＝３５０℃の条件を用いた。
次に、第２の加熱処理として、２５０℃の窒素雰囲気で１時間の加熱処理を行った。
以上の工程により試料７を作製した。
次に、試料８の作製方法について説明する。
試料８は、試料７の酸化物半導体膜の代わりに、多層膜を形成した。多層膜としては、
石英基板上に、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：
３：２）を用い、Ａｒ／Ｏ２＝１８０／２０ｓｃｃｍ（Ｏ２＝１０％）、圧力＝０．６Ｐ
ａ、成膜電力＝５０００Ｗ、基板温度＝２５℃の条件で厚さ１０ｎｍの第１の酸化物膜を
成膜した。次に、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１
：１：１）を用い、Ａｒ／Ｏ２＝１００／１００ｓｃｃｍ（Ｏ２＝５０％）、圧力＝０．
６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝１７０℃の条件で厚さ１０ｎｍの酸化物半導
体膜を成膜した。次に、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚ
ｎ＝１：３：２）を用い、Ａｒ／Ｏ２＝１８０／２０ｓｃｃｍ（Ｏ２＝１０％）、圧力＝
０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝２５℃の条件で厚さ１０ｎｍの第２の酸
化物膜を成膜した。
その他の工程は、試料７と同様である。以上の工程により試料８を形成した。
次に、試料９の作製方法について説明する。
試料９は、試料７の酸化物半導体膜の代わりに、多層膜を形成した。多層膜としては、
石英基板上に、試料８に示す第１の酸化物膜と同じ条件を用いて、厚さ２０ｎｍの第１の
酸化物膜を成膜した。次に、スパッタリング法にて、試料８に示す酸化物半導体膜と同じ
条件を用いて、厚さ１５ｎｍの酸化物半導体膜を成膜した。次に、試料８に示す第２の酸
化物膜と同じ条件を用いて、厚さ１０ｎｍの第２の酸化物膜を成膜した。
その他の工程は、試料７と同様である。以上の工程により試料９を形成した。
次に、試料１０の作製方法について説明する。
試料１０は、試料７と同じ条件を用いて石英基板上に厚さ１００ｎｍの酸化物半導体膜
を形成した。
次に、試料７と同様の条件を用いて、第１の加熱処理を行った。
次に、酸化物半導体膜上に、酸化絶縁膜として、厚さ５０ｎｍの第１の酸化窒化シリコ
ン膜及び厚さ２００ｎｍの第２の酸化窒化シリコン膜を形成した。ここでは、ＰＥ－ＣＶ
Ｄ法にて、ＳｉＨ４／Ｎ２Ｏ＝３０／４０００ｓｃｃｍ、圧力＝４０Ｐａ、成膜電力＝１
５０Ｗ、基板温度＝２２０℃の条件で５０ｎｍの厚さの第１の酸化窒化シリコン膜を成膜
し、その後、ＰＥ－ＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝１６０／４０００ｓｃｃｍ、圧力
＝２００Ｐａ、成膜電力＝１５００Ｗ、基板温度＝２２０℃の条件で２００ｎｍの厚さの
第２の酸化窒化シリコン膜を成膜した。なお、第２の酸化窒化シリコン膜は、化学量論的
組成を満たす酸素よりも多くの酸素を含む膜である。
次に、試料７と同じ条件を用いて、酸化絶縁膜上に厚さ１００ｎｍの窒化シリコン膜を
形成した。
次に、試料７と同様の条件を用いて、第２の加熱処理を行った。
以上の工程により試料１０を形成した。
次に、試料７乃至試料１０についてＥＳＲ測定を行った。ＥＳＲ測定は、所定の温度で
、マイクロ波の吸収の起こる磁場の値（Ｈ０）から、式ｇ＝ｈｖ／βＨ０、を用いてｇ値
というパラメータが得られる。なお、ｖはマイクロ波の周波数である。ｈはプランク定数
であり、βはボーア磁子であり、どちらも定数である。
ここでは、下記の条件でＥＳＲ測定を行った。測定温度を室温（２５℃）とし、８．９
２ＧＨｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料
の膜表面と平行とした。
試料７乃至試料９に含まれる酸化物半導体膜及び多層膜をＥＳＲ測定して得られた一次
微分曲線を図３６に示す。図３６（Ａ）は、試料７の測定結果であり、図３６（Ｂ）は、
試料８の測定結果であり、図３６（Ｃ）は、試料９の測定結果である。
試料１０に含まれる酸化物半導体膜をＥＳＲ測定して得られた一次微分曲線を図３７に
示す。
図３６（Ａ）乃至図３６（Ｃ）において、試料７は、ｇ値が１．９３において、酸化物
半導体膜中の欠陥に起因する対称性を有する信号が検出されている。試料８及び試料９は
、ｇ値が１．９５において、酸化物膜中の欠陥に起因する対称性を有する信号が検出され
ている。試料７におけるｇ値が１．９３のスピン密度は、２．５×１０１９ｓｐｉｎｓ／
ｃｍ３であり、試料８におけるｇ値が１．９３及び１．９５のスピン密度の総和は、１．
６×１０１９ｓｐｉｎｓ／ｃｍ３であり、試料９におけるｇ値が１．９３及び１．９５の
スピン密度の総和は、２．３×１０１９ｓｐｉｎｓ／ｃｍ３であった。即ち、酸化物半導
体膜及び多層膜には、欠陥が含まれることが分かる。なお、酸化物半導体膜及び多層膜の
欠陥の一例としては酸素欠損がある。
図３７において、試料１０は、試料７乃至試料９と比較して、酸化物半導体膜の厚さが
厚いにも関わらず、欠陥に起因する対称性を有する信号が検出されず、即ち、検出下限以
下（ここでは、検出下限を３．７×１０１６ｓｐｉｎｓ／ｃｍ３とする。）であった。こ
のことから、酸化物半導体膜に含まれる欠陥量が検出できないことが分かる。
酸化物半導体膜または多層膜に窒化絶縁膜、ここではＰＥ－ＣＶＤで形成された窒化シ
リコン膜が接すると、酸化物半導体膜または多層膜に欠陥、代表的には酸素欠損が形成さ
れることが分かる。一方、酸化物半導体膜に酸化絶縁膜、ここでは、酸化窒化シリコン膜
を設けると、酸化窒化シリコン膜に含まれる過剰酸素、即ち化学量論的組成を満たす酸素
よりも多くの酸素が酸化物半導体膜に拡散し、酸化物半導体膜中の欠陥が増加しない。
以上のことから、試料７乃至試料９に示すように、窒化絶縁膜に接する酸化物半導体膜
または多層膜は欠陥、代表的には酸素欠損量が多く、導電性が高いため、容量素子の電極
として用いることができる。一方、試料１０に示すように、酸化絶縁膜に接する酸化物半
導体膜または多層膜は、酸素欠損量が少なく、導電性が低いため、トランジスタのチャネ
ル形成領域として用いることができる。

Claims (6)

  1. ＩｎとＧａとＺｎとを含む第１の電極と、画素電極として機能する領域を有する第２の電極と、を有する容量素子と、
    前記第２の電極と電気的に接続され、ＩｎとＧａとＺｎとを含む半導体膜を有するトランジスタと、を有し、
    前記第１の電極及び前記半導体膜のそれぞれは、第１の無機絶縁膜の上面に接する領域を有し、
    前記半導体膜の上面に接する領域を有する第２の無機絶縁膜を有し、
    前記第２の無機絶縁膜上に位置する領域と、前記第１の電極の上面と接する領域と、を有する第３の無機絶縁膜を有し、
    前記第３の無機絶縁膜上の平坦化膜を有し、
    前記第２の電極は、前記平坦化膜上に位置し、前記第３の無機絶縁膜及び前記平坦化膜を介して前記第１の電極と重なる領域を有する表示装置。
  2. ＩｎとＧａとＺｎとを含む第１の電極と、画素電極として機能する領域を有する第２の電極と、を有する容量素子と、
    前記第２の電極と電気的に接続され、ＩｎとＧａとＺｎとを含む半導体膜を有するトランジスタと、を有し、
    前記第１の電極及び前記半導体膜のそれぞれは、第１の無機絶縁膜の上面に接する領域を有し、
    前記半導体膜の上面に接する領域を有する第２の無機絶縁膜を有し、
    前記第２の無機絶縁膜上に位置する領域と、前記第１の電極の上面と接する領域と、を有する第３の無機絶縁膜を有し、
    前記第３の無機絶縁膜上の有機絶縁膜を有し、
    前記第２の電極は、前記有機絶縁膜上に位置し、前記第３の無機絶縁膜及び前記有機絶縁膜を介して前記第１の電極と重なる領域を有し、
    前記第２の電極は、前記有機絶縁膜の開口部を介して、前記トランジスタと電気的に接続される表示装置。
  3. ＩｎとＧａとＺｎとを含む第１の電極と、画素電極として機能する領域を有する第２の電極と、を有する容量素子と、
    前記第２の電極と電気的に接続され、ＩｎとＧａとＺｎとを含む半導体膜を有するトランジスタと、を有し、
    前記第１の電極及び前記半導体膜のそれぞれは、第１の無機絶縁膜の上面に接する領域を有し、
    前記半導体膜の上面に接する領域を有する第２の無機絶縁膜を有し、
    前記第２の無機絶縁膜上に位置する領域と、前記第１の電極の上面と接する領域と、を有する第３の無機絶縁膜を有し、
    前記第３の無機絶縁膜上の平坦化膜を有し、
    前記第２の電極は、前記平坦化膜上に位置し、前記第３の無機絶縁膜及び前記平坦化膜を介して前記第１の電極と重なる第１の領域を有し、
    前記第１の電極と電気的に接続された配線を有し、
    前記配線は、前記第１の領域と重なる領域を有さない表示装置。
  4. ＩｎとＧａとＺｎとを含む第１の電極と、画素電極として機能する領域を有する第２の電極と、を有する容量素子と、
    前記第２の電極と電気的に接続され、ＩｎとＧａとＺｎとを含む半導体膜を有するトランジスタと、を有し、
    前記第１の電極及び前記半導体膜のそれぞれは、第１の無機絶縁膜の上面に接する領域を有し、
    前記半導体膜の上面に接する領域を有する第２の無機絶縁膜を有し、
    前記第２の無機絶縁膜上に位置する領域と、前記第１の電極の上面と接する領域と、を有する第３の無機絶縁膜を有し、
    前記第３の無機絶縁膜上の有機絶縁膜を有し、
    前記第２の電極は、前記有機絶縁膜上に位置し、前記第３の無機絶縁膜及び前記有機絶縁膜を介して前記第１の電極と重なる第１の領域を有し、
    前記第２の電極は、前記有機絶縁膜の開口部を介して、前記トランジスタと電気的に接続され、
    前記第１の電極と電気的に接続された配線を有し、
    前記配線は、前記第１の領域と重なる領域を有さない表示装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記半導体膜は、極微電子線回折パターンにより、円周状に複数のスポットが観察される領域を有し、
    前記半導体膜は、複数の結晶を有し、
    前記複数の結晶の面方位は、不規則である表示装置。
  6. 請求項１乃至請求項４のいずれか一において、
    前記半導体膜は、極微電子線回折パターンにより、円周状に複数のスポットが観察され、制限視野電子回折パターンにより、ハローパターンが観察される領域を有する表示装置。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102241249B1 (ko) 2012-12-25 2021-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저항 소자, 표시 장치, 및 전자기기
TWI651839B (zh) * 2013-02-27 2019-02-21 半導體能源研究所股份有限公司 半導體裝置、驅動電路及顯示裝置
US9269315B2 (en) 2013-03-08 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
US9915848B2 (en) 2013-04-19 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9231002B2 (en) 2013-05-03 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9704894B2 (en) 2013-05-10 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Display device including pixel electrode including oxide
TWI687748B (zh) 2013-06-05 2020-03-11 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
KR102244553B1 (ko) 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
TWI507948B (zh) * 2013-08-28 2015-11-11 Au Optronics Corp 具有觸控功能之基板以及採用此基板之顯示器
TWI749810B (zh) 2013-08-28 2021-12-11 日商半導體能源研究所股份有限公司 顯示裝置
US10008513B2 (en) 2013-09-05 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20240033151A (ko) 2013-09-13 2024-03-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP2015179247A (ja) 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
US9766517B2 (en) 2014-09-05 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Display device and display module
KR102337370B1 (ko) 2014-10-22 2021-12-09 삼성디스플레이 주식회사 반도체 소자 및 반도체 소자의 제조 방법
US10684500B2 (en) 2015-05-27 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Touch panel
WO2017037583A1 (ja) * 2015-09-01 2017-03-09 株式会社半導体エネルギー研究所 表示装置
FR3054734B1 (fr) * 2016-07-27 2018-09-07 Universite Paris Sud Diode laser a retroaction repartie
US20180145096A1 (en) 2016-11-23 2018-05-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
DE112018001296T5 (de) 2017-03-13 2020-01-02 Semiconductor Energy Laboratory Co., Ltd. Verbundoxid und Transistor
CN108573983B (zh) * 2017-03-13 2021-08-17 京东方科技集团股份有限公司 光学探测器及其制备方法、指纹识别传感器、显示装置
KR102637849B1 (ko) * 2017-11-28 2024-02-19 삼성디스플레이 주식회사 도전 패턴, 이를 포함하는 표시장치 및 도전 패턴의 제조 방법
CN108755616B (zh) * 2018-08-22 2024-02-20 江苏省水利勘测设计研究院有限公司 一种光纤传感器埋设保护装置
TWI685086B (zh) * 2019-01-03 2020-02-11 華邦電子股份有限公司 著陸墊結構及其製造方法
CN110189639B (zh) * 2019-06-28 2020-12-04 昆山国显光电有限公司 显示基板、显示面板及显示装置
CN113066802B (zh) * 2021-03-19 2023-04-18 合肥京东方显示技术有限公司 一种显示基板的制备方法、显示基板和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251721A (ja) 2009-03-27 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置、及び電子機器
JP2011076079A (ja) 2009-09-04 2011-04-14 Semiconductor Energy Lab Co Ltd 表示装置、および電子機器
JP2011091385A (ja) 2009-09-24 2011-05-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012216791A (ja) 2011-03-25 2012-11-08 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置

Family Cites Families (241)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2682997B2 (ja) 1987-11-14 1997-11-26 株式会社日立製作所 補助容量付液晶表示装置及び補助容量付液晶表示装置の製造方法
FR2679057B1 (fr) 1991-07-11 1995-10-20 Morin Francois Structure d'ecran a cristal liquide, a matrice active et a haute definition.
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07104312A (ja) 1993-09-30 1995-04-21 Sanyo Electric Co Ltd 液晶表示装置の製造方法
TW347477B (en) 1994-09-30 1998-12-11 Sanyo Electric Co Liquid crystal display with storage capacitors for holding electric charges
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3634089B2 (ja) 1996-09-04 2005-03-30 株式会社半導体エネルギー研究所 表示装置
US6090656A (en) 1998-05-08 2000-07-18 Lsi Logic Linear capacitor and process for making same
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
KR100697413B1 (ko) 1998-07-30 2007-03-19 마츠시타 덴끼 산교 가부시키가이샤 액정 표시 장치, 영상 디스플레이 장치, 정보 처리 장치, 및 그 제조 방법
JP2000105391A (ja) * 1998-07-30 2000-04-11 Matsushita Electric Ind Co Ltd 液晶表示装置、及び、これを用いた受像装置と情報処理装置
US6140198A (en) 1998-11-06 2000-10-31 United Microelectronics Corp. Method of fabricating load resistor
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6593592B1 (en) 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
JP3683463B2 (ja) 1999-03-11 2005-08-17 シャープ株式会社 アクティブマトリクス基板、その製造方法、及び、該基板を用いたイメージセンサ
JP2001051300A (ja) 1999-08-10 2001-02-23 Toshiba Corp 液晶表示装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
WO2001033292A1 (fr) 1999-10-29 2001-05-10 Hitachi, Ltd. Dispositif d'affichage a cristaux liquides
JP4801242B2 (ja) 2000-07-31 2011-10-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
TWI247182B (en) 2000-09-29 2006-01-11 Toshiba Corp Flat panel display device and method for manufacturing the same
JP3931547B2 (ja) * 2000-10-18 2007-06-20 セイコーエプソン株式会社 電気光学装置及びその製造方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7038239B2 (en) 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
JP3989761B2 (ja) 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100852806B1 (ko) 2002-08-01 2008-08-18 비오이 하이디스 테크놀로지 주식회사 액정 표시 장치의 제조 방법
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100930916B1 (ko) 2003-03-20 2009-12-10 엘지디스플레이 주식회사 횡전계형 액정표시장치 및 그 제조방법
JP4417072B2 (ja) 2003-03-28 2010-02-17 シャープ株式会社 液晶表示装置用基板及びそれを用いた液晶表示装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4483235B2 (ja) 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
TWI226712B (en) 2003-12-05 2005-01-11 Au Optronics Corp Pixel structure and fabricating method thereof
KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
KR100689316B1 (ko) 2004-10-29 2007-03-08 엘지.필립스 엘시디 주식회사 유기전계발광다이오드소자 및 그 제조방법
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
KR101139522B1 (ko) 2004-12-04 2012-05-07 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
GB0501733D0 (en) 2005-01-27 2005-03-02 British American Tobacco Co Packages
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4301259B2 (ja) 2005-09-13 2009-07-22 エプソンイメージングデバイス株式会社 液晶表示装置及びその製造方法
JP4900332B2 (ja) 2005-09-13 2012-03-21 ソニー株式会社 液晶表示装置の製造方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
KR101358954B1 (ko) 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015471B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
US20070215945A1 (en) 2006-03-20 2007-09-20 Canon Kabushiki Kaisha Light control device and display
EP1843194A1 (en) 2006-04-06 2007-10-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, semiconductor device, and electronic appliance
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007310334A (ja) 2006-05-19 2007-11-29 Mikuni Denshi Kk ハーフトーン露光法を用いた液晶表示装置の製造法
US7847904B2 (en) 2006-06-02 2010-12-07 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic appliance
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5128792B2 (ja) 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
GB0617726D0 (en) * 2006-09-08 2006-10-18 Atalla Naji A Device (modifications) to improve efficiency of internal combustion engines
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP4544242B2 (ja) 2006-11-27 2010-09-15 ソニー株式会社 表示装置
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101146574B1 (ko) 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR100787464B1 (ko) 2007-01-08 2007-12-26 삼성에스디아이 주식회사 박막 트랜지스터, 및 그 제조방법
KR20080068240A (ko) 2007-01-18 2008-07-23 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
US20080213927A1 (en) 2007-03-02 2008-09-04 Texas Instruments Incorporated Method for manufacturing an improved resistive structure
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
TWI351764B (en) 2007-04-03 2011-11-01 Au Optronics Corp Pixel structure and method for forming the same
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5044273B2 (ja) * 2007-04-27 2012-10-10 三菱電機株式会社 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
KR100873081B1 (ko) 2007-05-29 2008-12-09 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7935964B2 (en) 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
TWI357530B (en) 2007-09-11 2012-02-01 Au Optronics Corp Pixel structure and liquid crystal display panel
JP2010103451A (ja) 2007-11-26 2010-05-06 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた電界発光装置
KR101375831B1 (ko) * 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
WO2009075281A1 (ja) 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101456946B1 (ko) 2008-01-10 2014-10-31 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101425131B1 (ko) * 2008-01-15 2014-07-31 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 장치
JP5540517B2 (ja) 2008-02-22 2014-07-02 凸版印刷株式会社 画像表示装置
JP5182993B2 (ja) 2008-03-31 2013-04-17 株式会社半導体エネルギー研究所 表示装置及びその作製方法
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8039842B2 (en) 2008-05-22 2011-10-18 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device including thin film transistor
TWI491048B (zh) 2008-07-31 2015-07-01 Semiconductor Energy Lab 半導體裝置
JP5602390B2 (ja) 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
WO2010029866A1 (en) 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2010029865A1 (en) 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101722409B1 (ko) 2008-09-19 2017-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102881696A (zh) 2008-09-19 2013-01-16 株式会社半导体能源研究所 显示装置
KR101803720B1 (ko) 2008-10-03 2017-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
CN101719493B (zh) 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
KR101103882B1 (ko) * 2008-11-17 2012-01-12 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
EP2515337B1 (en) 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
WO2010073425A1 (ja) * 2008-12-24 2010-07-01 シャープ株式会社 半導体装置及びその製造方法
JP5590877B2 (ja) 2008-12-26 2014-09-17 株式会社半導体エネルギー研究所 半導体装置
JP2010243594A (ja) 2009-04-01 2010-10-28 Sharp Corp 薄膜トランジスタ基板およびその製造方法
JP2010243741A (ja) 2009-04-06 2010-10-28 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、及びその製造方法、並びに液晶表示装置
JP5663214B2 (ja) 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102011614B1 (ko) * 2009-07-10 2019-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101851403B1 (ko) * 2009-07-18 2018-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
WO2011010542A1 (en) 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102473362B (zh) 2009-07-24 2013-06-05 夏普株式会社 薄膜晶体管基板的制造方法
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN105070761B (zh) 2009-07-31 2019-08-20 株式会社半导体能源研究所 显示装置
KR102526493B1 (ko) 2009-07-31 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
TWI582951B (zh) 2009-08-07 2017-05-11 半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置之電話、錶、和顯示裝置
US8115883B2 (en) 2009-08-27 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
WO2011027702A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011027664A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR101460869B1 (ko) 2009-09-04 2014-11-11 가부시끼가이샤 도시바 박막 트랜지스터 및 그 제조 방법
KR101914026B1 (ko) 2009-09-24 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
EP2486595B1 (en) * 2009-10-09 2019-10-23 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
WO2011043194A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101779349B1 (ko) 2009-10-14 2017-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011048925A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN103746001B (zh) * 2009-12-04 2017-05-03 株式会社半导体能源研究所 显示装置
KR101797253B1 (ko) 2009-12-04 2017-11-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
EP2511896B1 (en) 2009-12-09 2019-05-08 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
WO2011070901A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5727204B2 (ja) 2009-12-11 2015-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN102714221A (zh) 2010-01-21 2012-10-03 夏普株式会社 电路基板、显示装置和电路基板的制造方法
WO2011093151A1 (en) 2010-01-29 2011-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the same
US9537043B2 (en) * 2010-04-23 2017-01-03 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and manufacturing method thereof
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9142573B1 (en) 2010-05-24 2015-09-22 Sharp Kabushiki Kaisha Thin film transistor substrate and method for producing same
KR20110133251A (ko) 2010-06-04 2011-12-12 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US8610180B2 (en) 2010-06-11 2013-12-17 Semiconductor Energy Laboratory Co., Ltd. Gas sensor and method for manufacturing the gas sensor
US9336739B2 (en) * 2010-07-02 2016-05-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP2012018970A (ja) 2010-07-06 2012-01-26 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法、及び液晶表示装置
US9142568B2 (en) * 2010-09-10 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light-emitting display device
US8546161B2 (en) * 2010-09-13 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and liquid crystal display device
US8558960B2 (en) * 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US9230994B2 (en) 2010-09-15 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI432865B (zh) * 2010-12-01 2014-04-01 Au Optronics Corp 畫素結構及其製作方法
KR101630503B1 (ko) 2010-12-20 2016-06-14 샤프 가부시키가이샤 반도체 장치 및 표시 장치
KR101758783B1 (ko) 2010-12-27 2017-07-18 삼성디스플레이 주식회사 게이트 구동부, 이를 포함하는 표시 기판 및 이 표시 기판의 제조 방법
JP5982125B2 (ja) * 2011-01-12 2016-08-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI570809B (zh) * 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW202230814A (zh) 2011-05-05 2022-08-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101881895B1 (ko) 2011-11-30 2018-07-26 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법
US20140014948A1 (en) 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
CN108054175A (zh) 2012-08-03 2018-05-18 株式会社半导体能源研究所 半导体装置
US8937307B2 (en) 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014199899A (ja) 2012-08-10 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
DE102013216824A1 (de) 2012-08-28 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI611511B (zh) 2012-08-31 2018-01-11 半導體能源研究所股份有限公司 半導體裝置
KR102400509B1 (ko) 2012-09-13 2022-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US8981372B2 (en) 2012-09-13 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
KR102241249B1 (ko) 2012-12-25 2021-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저항 소자, 표시 장치, 및 전자기기
US9905585B2 (en) 2012-12-25 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising capacitor
CN110137181A (zh) 2012-12-28 2019-08-16 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
TWI607510B (zh) 2012-12-28 2017-12-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US8981374B2 (en) 2013-01-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9915848B2 (en) 2013-04-19 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9293480B2 (en) 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
JP6613044B2 (ja) 2014-04-22 2019-11-27 株式会社半導体エネルギー研究所 表示装置、表示モジュール、及び電子機器
KR102333604B1 (ko) 2014-05-15 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치를 포함하는 표시 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251721A (ja) 2009-03-27 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置、及び電子機器
JP2011076079A (ja) 2009-09-04 2011-04-14 Semiconductor Energy Lab Co Ltd 表示装置、および電子機器
JP2011091385A (ja) 2009-09-24 2011-05-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012216791A (ja) 2011-03-25 2012-11-08 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置

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