JP6995901B2 - 半導体装置 - Google Patents

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Description

本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、
本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、ま
たはそれらの製造方法に関する。特に、本発明は、例えば、酸化物半導体を有する半導体
装置、表示装置、または発光装置に関する。特に、本発明は、例えば、トランジスタを有
する半導体装置及びその作製方法に関する。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いら
れているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリ
コンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリ
コン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用い
る技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物
半導体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ－Ｇａ－Ｚｎ系酸化物を用いたト
ランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる
技術が開示されている（特許文献１及び特許文献２参照）。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報
酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜に含まれる欠損量が多
いことは、トランジスタの電気特性の不良に繋がると共に、経時変化やストレス試験（例
えば、ＢＴ（Ｂｉａｓ－Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）において、トランジス
タの電気特性、代表的にはしきい値電圧の変動量が増大することの原因となる。
また、欠損に限らず、酸化物半導体膜に含まれる不純物、代表的には絶縁膜の構成元素
であるシリコンや炭素等の不純物が多いと、トランジスタの電気特性の不要の原因となる
。
そこで、本発明の一態様は、酸化物半導体膜を用いた半導体装置などにおいて、酸化物
半導体膜の欠陥を低減することを課題の一とする。または、本発明の一態様は、酸化物半
導体膜を用いた半導体装置などにおいて、酸化物半導体膜の不純物濃度を低減することを
課題の一とする。または、本発明の一態様は、酸化物半導体膜を用いた半導体装置などに
おいて、電気特性を向上させることを課題の一とする。または、本発明の一態様は、酸化
物半導体膜を用いた半導体装置などにおいて、信頼性を向上させることを課題の一とする
。または、本発明の一態様は、オフ電流の低い半導体装置などを提供することを課題とす
る。または、本発明の一態様は、消費電力の低い半導体装置などを提供することを課題と
する。または、本発明の一態様は、目の疲労を軽減することが可能な表示装置などを提供
することを課題とする。または、本発明の一態様は、透明な半導体膜を用いた半導体装置
などを提供することを課題とする。または、本発明の一態様は、新規な半導体装置などを
提供することを課題とする。または、本発明の一態様は、優れた特性を有する半導体装置
などを提供することを課題とする。なお、これらの課題の記載は、他の課題の存在を妨げ
るものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないも
のとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明
らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出
することが可能である。
本発明の一態様は、基板上にゲート電極及びゲート絶縁膜を形成し、ゲート絶縁膜上に
、酸化物半導体膜を形成した後、加熱処理工程を行わずに酸化物半導体膜に接する一対の
電極を形成し、酸化物半導体膜、及び前記一対の電極上に、２８０℃以上４００℃以下の
成膜条件を用いたプラズマＣＶＤ法により第１の酸化物絶縁膜を形成し、第１の酸化物絶
縁膜上に第２の酸化物絶縁膜を形成し、１５０℃以上４００℃以下、好ましくは３００℃
以上４００℃以下、より好ましくは３２０℃以上３７０℃以下で加熱処理を行う半導体装
置の作製方法である。
なお、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ
以下とし、処理室内に設けられる電極に高周波電力を供給することにより、第１の酸化物
絶縁膜を形成することができる。
また、真空排気された処理室内に載置された基板を１８０℃以上２８０℃以下に保持し
、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下と
し、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下の高周波
電力を供給することにより、第２の酸化物絶縁膜を形成することができる。
また、第１の酸化物絶縁膜及び第２の酸化物絶縁膜として、シリコンを含む堆積性気体
及び酸化性気体を原料ガスに用いて、酸化シリコン膜または酸化窒化シリコン膜を形成す
る。
本発明の一態様により、酸化物半導体膜を用いた半導体装置において、酸化物半導体膜
の欠陥を低減することができる。または、本発明の一態様は、酸化物半導体膜を用いた半
導体装置などにおいて、酸化物半導体膜の不純物を低減することができる。または、本発
明の一態様により、酸化物半導体膜を用いた半導体装置において、電気特性を向上させる
ことができる。または、本発明の一態様により、酸化物半導体膜を用いた半導体装置にお
いて、信頼性を向上させることができる。または、本発明の一態様により、オフ電流の低
い半導体装置などを提供することができる。または、本発明の一態様により、消費電力の
低い半導体装置などを提供することができる。または、本発明の一態様により、目の疲労
を軽減することが可能な表示装置などを提供することができる。または、本発明の一態様
により、透明な半導体膜を用いた半導体装置などを提供することができる。または、本発
明の一態様により、新規な半導体装置などを提供することができる。または、本発明の一
態様により、優れた特性を有する半導体装置などを提供することができる。
トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの作製方法の一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタのバンド構造を説明する図である。 半導体装置の一形態を説明する断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの作製方法の一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 半導体装置の一形態を説明するブロック図及び回路図である。 半導体装置の一形態を説明する上面図である。 半導体装置の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の一形態を説明する上面図である。 半導体装置の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 半導体装置の作製方法の一形態を説明する断面図である。 酸化物半導体の極微電子線回折パターンを示す図である。 酸化物半導体の極微電子線回折パターンを示す図である。 実施の形態に係るタッチセンサを説明する図である。 実施の形態に係るタッチパネル及び電子機器の構成例を説明する図である。 実施の形態に係るタッチセンサを備える画素を説明する図である。 実施の形態に係るタッチセンサ及び画素の動作を説明する図である。 液晶表示装置の構成例を示すブロック図である。 液晶表示装置の駆動方法の一例を説明するタイミングチャートである。 本発明の一態様である半導体装置を用いた電子機器を説明する図である。 本発明の一態様である半導体装置を用いた電子機器を説明する図である。 トランジスタのＶｇ－Ｉｄ特性を示す図である。 ＢＴストレス試験及び光ＢＴストレス試験後のトランジスタのしきい値電圧及びシフト値の変動量を示す図である。 しきい値電圧及びシフト値の定義を説明する図である。 ＢＴストレス試験結果を示す図である。 ＴＤＳ測定の結果を示す図である。 ＥＳＲの測定結果を説明する図である。 ＳＩＭＳの測定結果を説明する図である。 Ｈ２Ｏ脱離過程に関する計算のモデル図である。 Ｈ２Ｏ脱離過程に関する計算のモデル図である。 Ｈ２Ｏ脱離過程に関するエネルギー図と模式図である。 ＳＩＭＳの測定結果を説明する図である。 ＳＩＭＳの測定結果を説明する図である。 ＴＤＳ測定の結果を示す図である。 トランジスタのＶｇ－Ｉｄ特性を示す図である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は
、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。また
、以下に説明する実施の形態及び実施例において、同一部分または同様の機能を有する部
分には、同一の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰
り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるた
めに付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を
「第２の」または「第３の」などと適宜置き換えて説明することができる。
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場
合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレ
イン」の用語は、入れ替えて用いることができるものとする。
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場
の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。た
だし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差
のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多
い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし
、電圧を電位と読み替えてもよいこととする。
本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場合は
、フォトリソグラフィ工程で形成したマスクは除去するものとする。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置及びその作製方法について図面を
参照して説明する。
酸化物半導体膜を用いたトランジスタにおいて、トランジスタの電気特性の不良に繋が
る欠陥の一例として酸素欠損がある。例えば、膜中に酸素欠損が含まれている酸化物半導
体膜を用いたトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノーマリー
オン特性となりやすい。これは、酸化物半導体膜に含まれる酸素欠損に起因して電荷が生
じ、低抵抗化するためである。トランジスタがノーマリーオン特性を有すると、動作時に
動作不良が発生しやすくなる、または非動作時の消費電力が高くなるなどの、様々な問題
が生じる。また、経時変化やストレス試験により、トランジスタの電気特性、代表的には
しきい値電圧の変動量が増大するという問題がある。
酸素欠損の発生原因の一つとして、トランジスタの作製工程に生じるダメージがある。
例えば、酸化物半導体膜上にプラズマＣＶＤ法またはスパッタリング法により絶縁膜、導
電膜などを形成する際、その形成条件によっては、当該酸化物半導体膜にダメージが入る
ことがある。
また、酸素欠損の発生原因の一つとして、加熱処理による酸化物半導体膜からの酸素脱
離がある。例えば、酸化物半導体膜に含まれる水素、水等の不純物を除去するために加熱
処理をする場合があるが、酸化物半導体膜が露出された状態で加熱処理をすると、酸化物
半導体膜から酸素が脱離し、酸素欠損が形成される。
また、酸素欠損に限らず、絶縁膜の構成元素であるシリコンや炭素等の不純物も、トラ
ンジスタの電気特性の不良の原因となる。このため、該不純物が、酸化物半導体膜に混入
することにより、当該酸化物半導体膜が低抵抗化してしまい、経時変化やストレス試験に
より、トランジスタの電気特性、代表的にはしきい値電圧の変動量が増大するという問題
がある。
そこで、本実施の形態では、酸化物半導体膜を有するトランジスタを備える半導体装置
において、チャネル領域を有する酸化物半導体膜への酸素欠損、及び酸化物半導体膜の不
純物濃度を低減することを課題の一とする。
一方で、市場で販売されている表示装置は、画面サイズが対角６０インチ以上と大型化
する傾向にあり、さらには、対角１２０インチ以上の画面サイズも視野に入れた開発が行
われている。このため、表示装置に用いられるガラス基板においては、第８世代以上の大
面積化が進んでいる。しかしながら、大面積基板を用いる場合、高温処理、例えば４５０
℃以上の加熱処理をするため加熱装置が大型で高価となってしまい、生産コストが増大し
てしまう。また、高温処理を行うと、基板の反りやシュリンクが生じてしまい、歩留まり
が低減してしまう。
そこで、本実施の形態では、少ない加熱処理工程数、及び大面積基板を用いても可能な
温度の加熱処理を用いて、半導体装置を作製することを課題の一とする。
図１（Ａ）乃至図１（Ｃ）に、半導体装置が有するトランジスタ５０の上面図及び断面
図を示す。図１に示すトランジスタ５０は、チャネルエッチ型のトランジスタである。図
１（Ａ）はトランジスタ５０の上面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ－
Ｂ間の断面図であり、図１（Ｃ）は、図１（Ａ）の一点鎖線Ｃ－Ｄ間の断面図である。な
お、図１（Ａ）では、明瞭化のため、基板１１、トランジスタ５０の構成要素の一部（例
えば、ゲート絶縁膜１７）、酸化物絶縁膜２３、酸化物絶縁膜２４、窒化物絶縁膜２５な
どを省略している。
図１（Ｂ）及び図１（Ｃ）に示すトランジスタ５０は、基板１１上に設けられるゲート
電極１５を有する。また、基板１１及びゲート電極１５上に形成されるゲート絶縁膜１７
と、ゲート絶縁膜１７を介して、ゲート電極１５と重なる酸化物半導体膜１８と、酸化物
半導体膜１８に接する一対の電極２１、２２とを有する。また、ゲート絶縁膜１７、酸化
物半導体膜１８、及び一対の電極２１、２２上には、酸化物絶縁膜２３、酸化物絶縁膜２
４、及び窒化物絶縁膜２５で構成される保護膜２６が形成される。
本実施の形態に示すトランジスタ５０において、酸化物半導体膜１８を有する。また、
酸化物半導体膜１８の一部がチャネル領域として機能する。また、酸化物半導体膜１８に
接するように、酸化物絶縁膜２３が形成されており、酸化物絶縁膜２３に接するように酸
化物絶縁膜２４が形成されている。
酸化物半導体膜１８は、代表的には、Ｉｎ－Ｇａ酸化物膜、Ｉｎ－Ｚｎ酸化物膜、Ｉｎ
－Ｍ－Ｚｎ酸化物膜（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ
）がある。
なお、酸化物半導体膜１８がＩｎ－Ｍ－Ｚｎ酸化物膜であるとき、ＩｎおよびＭの和を
１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は、好ましくは、Ｉｎが２５ａ
ｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍ
ｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物半導体膜１８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上
、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導
体を用いることで、トランジスタ５０のオフ電流を低減することができる。
酸化物半導体膜１８の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１０
０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
酸化物半導体膜１８がＩｎ－Ｍ－Ｚｎ酸化物膜（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌ
ａ、Ｃｅ、ＮｄまたはＨｆ）の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜するために用いるスパ
ッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ま
しい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚ
ｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２が好ましい。なお、成膜される酸化物半導
体膜１８の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる
金属元素の原子数比のプラスマイナス２０％の変動を含む。
酸化物半導体膜１８としては、キャリア密度の低い酸化物半導体膜を用いる。例えば、
酸化物半導体膜１８は、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１
０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは
１×１０１１個／ｃｍ３以下の酸化物半導体膜を用いる。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効
果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とす
るトランジスタの半導体特性を得るために、酸化物半導体膜１８のキャリア密度や不純物
濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとするこ
とが好ましい。
なお、酸化物半導体膜１８として、不純物濃度が低く、欠陥準位密度の低い酸化物半導
体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができ
好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）こと
を高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性で
ある酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができ
る場合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは
、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少
ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、
欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性ま
たは実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅
が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電
極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラ
メータアナライザの測定限界以下、すなわち１×１０－１３Ａ以下という特性を得ること
ができる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電
気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導
体膜のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固
定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体膜
にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純
物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると共に、
酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損が形成される。当該酸素欠
損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部
が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある
。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性
となりやすい。
このため、酸化物半導体膜１８は水素ができる限り低減されていることが好ましい。具
体的には、酸化物半導体膜１８において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎ
ｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、
５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３
以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ
３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１
０１６ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体膜１８において、第１４族元素の一つであるシリコンや炭素が含まれると
、酸化物半導体膜１８において酸素欠損が増加し、ｎ型化してしまう。このため、酸化物
半導体膜１８におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度
）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ
３以下とする。
また、酸化物半導体膜１８において、二次イオン質量分析法により得られるアルカリ金
属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは
２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸
化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大
してしまうことがある。このため、酸化物半導体膜１８のアルカリ金属またはアルカリ土
類金属の濃度を低減することが好ましい。
また、酸化物半導体膜１８に窒素が含まれていると、キャリアである電子が生じ、キャ
リア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用い
たトランジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導体膜におい
て、窒素はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法に
より得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、酸化物半導体膜１８は、例えば非単結晶構造でもよい。非単結晶構造は、例えば
、後述するＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、または
非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡ
ＡＣ－ＯＳは最も欠陥準位密度が低い。
酸化物半導体膜１８は、例えば非晶質構造でもよい。非晶質構造の酸化物半導体膜は、
例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜
は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、酸化物半導体膜１８が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領
域、ＣＡＡＣ－ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい
。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡ
Ｃ－ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する場合がある。また
、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡ
Ｃ－ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有する場合が
ある。
また、本実施の形態に示すトランジスタ５０において、酸化物半導体膜１８に接するよ
うに、酸化物絶縁膜２３が形成されており、酸化物絶縁膜２３に接する酸化物絶縁膜２４
が形成されている。
酸化物絶縁膜２３は、酸素を透過する酸化物絶縁膜である。なお、酸化物絶縁膜２３は
、後に形成する酸化物絶縁膜２４を形成する際の、酸化物半導体膜１８へのダメージ緩和
膜としても機能する。
酸化物絶縁膜２３としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上
５０ｎｍ以下の酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。なお、本
明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量
が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が
多い膜を指す。
また、酸化物絶縁膜２３は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定
により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン
密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、酸化物絶縁
膜２３に含まれる欠陥密度が多いと、当該欠陥に酸素が結合してしまい、酸化物絶縁膜２
３における酸素の透過量が減少してしまうためである。
また、酸化物絶縁膜２３と酸化物半導体膜１８との界面における欠陥量が少ないことが
好ましく、代表的には、ＥＳＲ測定により、酸化物半導体膜１８の欠陥に由来するｇ＝１
．９３に現れる信号のスピン密度が１×１０１７ｓｐｉｎｓ／ｃｍ３以下、さらには検出
下限以下であることが好ましい。
なお、酸化物絶縁膜２３においては、外部から酸化物絶縁膜２３に入った酸素が全て酸
化物絶縁膜２３の外部に移動せず、酸化物絶縁膜２３にとどまる酸素もある。また、酸化
物絶縁膜２３に酸素が入ると共に、酸化物絶縁膜２３に含まれる酸素が酸化物絶縁膜２３
の外部へ移動することで、酸化物絶縁膜２３において酸素の移動が生じる場合もある。
酸化物絶縁膜２３として酸素を透過する酸化物絶縁膜を形成すると、酸化物絶縁膜２３
上に設けられる、酸化物絶縁膜２４から脱離する酸素を、酸化物絶縁膜２３を介して酸化
物半導体膜１８に移動させることができる。
酸化物絶縁膜２３に接するように酸化物絶縁膜２４が形成されている。酸化物絶縁膜２
４は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成す
る。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸
素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜
は、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ
／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜
である。
酸化物絶縁膜２４としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ
以上４００ｎｍ以下の、酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。
また、酸化物絶縁膜２４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定
により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン
密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、更には１×１０１８ｓｐｉｎｓ／ｃｍ
３以下であることが好ましい。なお、酸化物絶縁膜２４は、酸化物絶縁膜２３と比較して
酸化物半導体膜１８から離れているため、酸化物絶縁膜２３より、欠陥密度が多くともよ
い。
以下に、トランジスタ５０の他の構成の詳細について説明する。
基板１１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の
耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板等を、基板１１として用いてもよい。また、シリコンや炭化シリコンなどの単
結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯ
Ｉ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを
、基板１１として用いてもよい。なお、基板１１として、ガラス基板を用いる場合、第６
世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８
世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１
０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置
を作製することができる。
また、基板１１として、可撓性基板を用い、可撓性基板上に直接、トランジスタ５０を
形成してもよい。または、基板１１とトランジスタ５０の間に剥離層を設けてもよい。剥
離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１１より分離し、他
の基板に転載するのに用いることができる。その際、トランジスタ５０は耐熱性の劣る基
板や可撓性の基板にも転載できる。
ゲート電極１５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タン
グステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した
金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコ
ニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電
極１５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むア
ルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン
膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構
造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、
チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成
する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリ
ブデン、クロム、ネオジム、スカンジウムから選ばれた元素の一または複数を組み合わせ
た合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加
したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、ゲート電極１５とゲート絶縁膜１７との間に、Ｉｎ－Ｇａ－Ｚｎ系酸化窒化物膜
、Ｉｎ－Ｓｎ系酸化窒化物膜、Ｉｎ－Ｇａ系酸化窒化物膜、Ｉｎ－Ｚｎ系酸化窒化物膜、
Ｓｎ系酸化窒化物膜、Ｉｎ系酸化窒化物膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けて
もよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物
半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのし
きい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素
子を実現できる。例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化窒化物膜を用いる場合、少なくとも酸
化物半導体膜１８より高い窒素濃度、具体的には７原子％以上のＩｎ－Ｇａ－Ｚｎ系酸化
窒化物膜を用いる。
ゲート絶縁膜１７は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ－Ｚｎ系金属
酸化物などを用いればよく、積層または単層で設ける。
また、ゲート絶縁膜１７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加
されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアル
ミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ－
ｋ材料を用いることでトランジスタのゲートリークを低減できる。
ゲート絶縁膜１７の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上
３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
一対の電極２１、２２は、導電材料として、アルミニウム、チタン、クロム、ニッケル
、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンか
らなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる
。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積
層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅－マグネシウム－
アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、その
チタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその
上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデ
ン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜
を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等が
ある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい
。
さらに、酸化物絶縁膜２４上に、酸素、水素、水、アルカリ金属、アルカリ土類金属等
のブロッキング効果を有する窒化物絶縁膜２５を設けることで、酸化物半導体膜１８から
の酸素の外部への拡散と、外部から酸化物半導体膜１８への水素、水等の侵入を防ぐこと
ができる。窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム
、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類
金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッ
キング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果
を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム等がある。
次に、図１に示すトランジスタ５０の作製方法について、図２を用いて説明する。
図２（Ａ）に示すように、基板１１上にゲート電極１５を形成し、ゲート電極１５上に
ゲート絶縁膜１７を形成する。
ここでは、基板１１としてガラス基板を用いる。
ゲート電極１５の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸
着法等により導電膜を形成し、導電膜上にフォトリソグラフィ工程によりマスクを形成す
る。次に、該マスクを用いて導電膜の一部をエッチングして、ゲート電極１５を形成する
。この後、マスクを除去する。
なお、ゲート電極１５は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジ
ェット法等で形成してもよい。
ここでは、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。次に
、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜を
ドライエッチングして、ゲート電極１５を形成する。
ゲート絶縁膜１７は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
ゲート絶縁膜１７として酸化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコ
ン膜を形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用
いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、
トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素
、二酸化窒素等がある。
また、ゲート絶縁膜１７として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ（Ｍｅｔａ
ｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い
て形成することができる。
次に、図２（Ｂ）に示すように、ゲート絶縁膜１７上に酸化物半導体膜１８を形成する
。
酸化物半導体膜１８の形成方法について、以下に説明する。ゲート絶縁膜１７上に、酸
化物半導体膜１８となる酸化物半導体膜を形成する。次に、酸化物半導体膜上にフォトリ
ソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエ
ッチングすることで、図２（Ｂ）に示すような、素子分離された酸化物半導体膜１８を形
成する。この後、マスクを除去する。
後に酸化物半導体膜１８となる酸化物半導体膜は、スパッタリング法、塗布法、パルス
レーザー蒸着法、レーザーアブレーション法等を用いて形成することができる。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源
装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素ガス、希ガス及び酸素の
混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素の
ガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい
。
高純度真性または実質的に高純度真性である酸化物半導体膜を得るためには、チャンバ
ー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスと
して用いる酸素ガスやアルゴンガスは、露点が－４０℃以下、好ましくは－８０℃以下、
より好ましくは－１００℃以下、より好ましくは－１２０℃以下にまで高純度化したガス
を用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができ
る。
ここでは、Ｉｎ－Ｇａ－Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用
いたスパッタリング法により、酸化物半導体膜として厚さ３５ｎｍのＩｎ－Ｇａ－Ｚｎ酸
化物膜を形成する。次に、酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を
選択的にエッチングすることで、酸化物半導体膜１８を形成する。
次に、図２（Ｃ）に示すように、酸化物半導体膜１８を形成した後加熱処理を行わずに
、一対の電極２１、２２を形成する。
一対の電極２１、２２の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ
法、蒸着法等で導電膜を形成する。次に、該導電膜上にフォトリソグラフィ工程によりマ
スクを形成する。次に、該マスクを用いて導電膜をエッチングして、一対の電極２１、２
２を形成する。この後、マスクを除去する。
ここでは、厚さ５０ｎｍのタングステン膜、厚さ４００ｎｍのアルミニウム膜、及び厚
さ１００ｎｍのチタン膜を順にスパッタリング法により積層する。次に、チタン膜上にフ
ォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜、アル
ミニウム膜、及びチタン膜をドライエッチングして、一対の電極２１、２２を形成する。
次に、図２（Ｄ）に示すように、酸化物半導体膜１８及び一対の電極２１、２２上に、
酸化物絶縁膜２３を形成する。次に、酸化物絶縁膜２３上に酸化物絶縁膜２４を形成する
。
なお、酸化物絶縁膜２３を形成した後、大気に曝すことなく、連続的に酸化物絶縁膜２
４を形成することが好ましい。酸化物絶縁膜２３を形成した後、大気開放せず、原料ガス
の流量、圧力、高周波電力及び基板温度の一以上を調整して、酸化物絶縁膜２４を連続的
に形成することで、酸化物絶縁膜２３及び酸化物絶縁膜２４における界面の大気成分由来
の不純物濃度を低減することができると共に、酸化物絶縁膜２４に含まれる酸素を酸化物
半導体膜１８に移動させることが可能であり、酸化物半導体膜１８の酸素欠損量を低減す
ることができる。
酸化物絶縁膜２３としては、プラズマＣＶＤ装置の真空排気された処理室内に載置され
た基板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内にお
ける圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以
下とし、処理室内に設けられる電極に高周波電力を供給する条件により、酸化物絶縁膜２
３として酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
酸化物絶縁膜２３の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用
いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、
トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素
、二酸化窒素等がある。
上記条件を用いることで、酸化物絶縁膜２３として酸素を透過する酸化物絶縁膜を形成
することができる。また、酸化物膜１９及び酸化物絶縁膜２３を設けることで、後に形成
する酸化物絶縁膜２４の形成工程において、酸化物半導体膜１８へのダメージ低減が可能
である。
なお、酸化物絶縁膜２３は、プラズマＣＶＤ装置の真空排気された処理室内に載置され
た基板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内にお
ける圧力を１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力
を供給する条件により、酸化物絶縁膜２３として、酸化シリコン膜または酸化窒化シリコ
ン膜を形成することができる。
当該成膜条件において、基板温度を上記温度とすることで、シリコン及び酸素の結合力
が強くなる。この結果、酸化物絶縁膜２３として、酸素が透過し、緻密であり、且つ硬い
酸化物絶縁膜、代表的には、２５℃において０．５重量％のフッ酸に対するエッチング速
度が１０ｎｍ／分以下、好ましくは８ｎｍ／分以下である酸化シリコン膜または酸化窒化
シリコン膜を形成することができる。
また、加熱をしながら酸化物絶縁膜２３を形成するため、当該工程において酸化物半導
体膜１８に含まれる水素、水等を脱離させることができる。酸化物半導体膜１８に含まれ
る水素は、プラズマ中で発生した酸素ラジカルと結合し、水となる。酸化物絶縁膜２３の
成膜工程において基板が加熱されているため、酸素及び水素の結合により生成された水は
、酸化物半導体膜から脱離する。即ち、プラズマＣＶＤ法によって酸化物絶縁膜２３を形
成することで、酸化物半導体膜に含まれる水及び水素の含有量を低減することができる。
また、酸化物絶縁膜２３を形成する工程において加熱するため、酸化物半導体膜１８が
露出された状態での加熱時間が少なく、加熱処理による酸化物半導体膜からの酸素の脱離
量を低減することができる。即ち、酸化物半導体膜中に含まれる酸素欠損量を低減するこ
とができる。
さらには、処理室の圧力を１００Ｐａ以上２５０Ｐａ以下とすることで、酸化物絶縁膜
２３に含まれる水の含有量が少なくなるため、トランジスタ５０の電気特性のばらつきを
低減すると共に、しきい値電圧の変動を抑制することができる。
また、処理室の圧力を１００Ｐａ以上２５０Ｐａ以下とすることで、酸化物絶縁膜２３
を成膜する際に、酸化物半導体膜１８へのダメージを低減することが可能であり、酸化物
半導体膜１８に含まれる酸素欠損量を低減することができる。特に、酸化物絶縁膜２３ま
たは後に形成される酸化物絶縁膜２４の成膜温度を高くする、代表的には２２０℃より高
い温度とすることで、酸化物半導体膜１８に含まれる酸素の一部が脱離し、酸素欠損が形
成されやすい。また、トランジスタの信頼性を高めるため、後に形成する酸化物絶縁膜２
４の欠陥量を低減するための成膜条件を用いると、酸素脱離量が低減しやすい。これらの
結果、酸化物半導体膜１８の酸素欠損を低減することが困難な場合がある。しかしながら
、処理室の圧力を１００Ｐａ以上２５０Ｐａ以下とし、酸化物絶縁膜２３の成膜時におけ
る酸化物半導体膜１８へのダメージを低減することで、酸化物絶縁膜２４からの少ない酸
素脱離量でも酸化物半導体膜１８中の酸素欠損を低減することが可能である。
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、
酸化物絶縁膜２３に含まれる水素含有量を低減することが可能である。この結果、酸化物
半導体膜１８に混入する水素量を低減できるため、トランジスタのしきい値電圧のマイナ
スシフトを抑制することができる。
ここでは、酸化物絶縁膜２３として、流量３０ｓｃｃｍのシラン及び流量４０００ｓｃ
ｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃と
し、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を平行平板電極に供給
したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化シリコン膜を形成する。当該条件
により、酸素が透過する酸化窒化シリコン膜を形成することができる。
酸化物絶縁膜２４としては、プラズマＣＶＤ装置の真空排気された処理室内に載置され
た基板を１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持
し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下
、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０
．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上
０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化
窒化シリコン膜を形成する。
酸化物絶縁膜２４の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用
いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、
トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素
、二酸化窒素等がある。
酸化物絶縁膜２４の成膜条件として、上記圧力の処理室において上記パワー密度の高周
波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増
加し、原料ガスの酸化が進むため、酸化物絶縁膜２４中における酸素含有量が化学量論的
組成よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素
の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果
、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離す
る酸化物絶縁膜を形成することができる。また、酸化物半導体膜１８上に酸化物絶縁膜２
３が設けられている。このため、酸化物絶縁膜２４の形成工程において、酸化物絶縁膜２
３が酸化物半導体膜１８の保護膜となる。この結果、酸化物半導体膜１８へのダメージを
低減しつつ、パワー密度の高い高周波電力を用いて酸化物絶縁膜２４を形成することがで
きる。
なお、酸化物絶縁膜２４の成膜条件において、酸化性気体に対するシリコンを含む堆積
性気体の流量を増加することで、酸化物絶縁膜２４の欠陥量を低減することが可能である
。代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．０
０１に現れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×
１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下
である欠陥量の少ない酸化物絶縁膜を形成することができる。この結果トランジスタの信
頼性を高めることができる。
ここでは、酸化物絶縁膜２４として、流量２００ｓｃｃｍのシラン及び流量４０００ｓ
ｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃
とし、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に
供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化シリコン膜を形成する。な
お、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ
装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると０．２５Ｗ
／ｃｍ２である。
次に、加熱処理を行う。該加熱処理の温度は、代表的には、１５０℃以上４００℃以下
、好ましくは３００℃以上４００℃以下、好ましくは３２０℃以上３７０℃以下とする。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いること
で、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱
処理時間を短縮することができる。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐ
ｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）
の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水
等が含まれないことが好ましい。
当該加熱処理により、酸化物絶縁膜２４に含まれる酸素の一部を酸化物半導体膜１８に
移動させ、酸化物半導体膜１８に含まれる酸素欠損量をさらに低減することができる。
また、酸化物絶縁膜２３及び酸化物絶縁膜２４に水、水素等が含まる場合、水、水素等
をブロッキングする機能を有する窒化物絶縁膜２５を後に形成し、加熱処理を行うと、酸
化物絶縁膜２３及び酸化物絶縁膜２４に含まれる水、水素等が、酸化物半導体膜１８に移
動し、酸化物半導体膜１８に欠陥が生じてしまう。しかしながら、当該加熱により、酸化
物絶縁膜２３及び酸化物絶縁膜２４に含まれる水、水素等を脱離させることが可能であり
、トランジスタ５０の電気特性のばらつきを低減すると共に、しきい値電圧の変動を抑制
することができる。
なお、加熱しながら酸化物絶縁膜２４を、酸化物絶縁膜２３上に形成することで、酸化
物半導体膜１８に酸素を移動させ、酸化物半導体膜１８に含まれる酸素欠損を補填するこ
とが可能であるため、当該加熱処理を行わなくともよい。
ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行う。
また、一対の電極２１、２２を形成する際、導電膜のエッチングによって、酸化物半導
体膜１８はダメージを受け、酸化物半導体膜１８のバックチャネル（酸化物半導体膜１８
において、ゲート電極１５と対向する面と反対側の面）側に酸素欠損が生じる。しかし、
酸化物絶縁膜２４に化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を
適用することで、加熱処理によって当該バックチャネル側に生じた酸素欠損を修復するこ
とができる。これにより、酸化物半導体膜１８に含まれる欠陥を低減することができるた
め、トランジスタ５０の信頼性を向上させることができる。
次に、スパッタリング法、ＣＶＤ法等により、窒化物絶縁膜２５を形成する。
なお、窒化物絶縁膜２５をプラズマＣＶＤ法で形成する場合、プラズマＣＶＤ装置の真
空排気された処理室内に載置された基板を３００℃以上４００℃以下、さらに好ましくは
３２０℃以上３７０℃以下とすることで、緻密な窒化物絶縁膜を形成できるため好ましい
。
窒化物絶縁膜２５としてプラズマＣＶＤ法により窒化シリコン膜を形成する場合、シリ
コンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いことが好ましい。原
料ガスとして、窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニ
アが解離し、活性種が発生する。当該活性種が、シリコンを含む堆積性気体に含まれるシ
リコン及び水素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の
結合が促進され、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン
膜を形成することができる。一方、原料ガスにおいて、窒素に対するアンモニアの量が多
いと、シリコンを含む堆積性気体及び窒素それぞれの分解が進まず、シリコン及び水素結
合が残存してしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。こ
れらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５以上５０以下、好
ましくは１０以上５０以下とすることが好ましい。
ここでは、プラズマＣＶＤ装置の処理室に、流量５０ｓｃｃｍのシラン、流量５０００
ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアを原料ガスとし、処理室の圧力を
１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００
Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの窒化
シリコン膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平
行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度
）に換算すると１．７×１０－１Ｗ／ｃｍ２である。
以上の工程により、酸化物絶縁膜２３、酸化物絶縁膜２４、及び窒化物絶縁膜２５で構
成される保護膜２６を形成することができる。
次に、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上４０
０℃以下、好ましくは３００℃以上４００℃以下、好ましくは３２０℃以上３７０℃以下
とする。
以上の工程により、トランジスタ５０を作製することができる。
本実施の形態では、２８０℃以上４００℃以下に加熱をしながら、プラズマＣＶＤ法を
用いて酸化物絶縁膜を形成するため、酸化物半導体膜１８に含まれる水素、水等を脱離さ
せることができる。また、当該工程においては、酸化物半導体膜が露出された状態での加
熱時間が少なく、加熱処理による酸化物半導体の温度が４００℃以下としても、高温で加
熱処理したトランジスタと、しきい値電圧の変動量が同等であるトランジスタを作製する
ことができる。この結果、半導体装置のコスト削減が可能である。
また、チャネル領域として機能する酸化物半導体膜に重畳して、化学量論的組成を満た
す酸素よりも多くの酸素を含む酸化物絶縁膜を形成することで、当該酸化物絶縁膜の酸素
を酸化物半導体膜に移動させることができる。この結果、酸化物半導体膜に含まれる酸素
欠損の含有量を低減することができる。
特に、チャネル領域として機能する酸化物半導体膜と、化学量論的組成を満たす酸素よ
りも多くの酸素を含む酸化物絶縁膜との間に酸素を透過する酸化物絶縁膜を形成すること
で、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を形成する際に、
当該酸化物半導体膜にダメージが入ることを抑制できる。この結果、酸化物半導体膜に含
まれる酸素欠損量を低減することができる。
上記より、酸化物半導体膜を用いた半導体装置において、欠陥量が低減された半導体装
置を得ることができる。また、酸化物半導体膜を用いた半導体装置において電気特性が向
上した半導体装置を得ることができる。
＜酸化物半導体膜に含まれる水素と過剰酸素の反応について＞
ここでは、酸化物絶縁膜をプラズマＣＶＤ法で形成する際に生じる酸素ラジカルと、酸
化物半導体膜に含まれる水素の反応について、以下に説明する。
はじめに、酸素ラジカルを生成させるための原料ガスについて説明する。
酸素ラジカルを生成することが可能な雰囲気の代表例としては、一酸化二窒素雰囲気及
び酸素雰囲気がある。
一酸化二窒素雰囲気で発生させたプラズマ中において、酸素ラジカルが生成される反応
の反応エンタルピーを計算した。計算は、Ｇａｕｓｓｉａｎ ０９で行った。計算方法は
、Ｍｏｌｌｅｒ－Ｐｌｅｓｓｅｔの二次摂動（ＭＰ２）を用い、基底関数には電子相関用
のｃｃ－ｐＶＤＺを用いた。計算結果を数式１に示す。
Figure 0006995901000001
また、酸素雰囲気で発生させたプラズマ中において、酸素ラジカルが生成される反応の
反応エンタルピーを計算した。計算は、Ｇａｕｓｓｉａｎ ０９で行った。計算方法は、
Ｍｏｌｌｅｒ－Ｐｌｅｓｓｅｔの二次摂動（ＭＰ２）を用い、基底関数には電子相関用の
ｃｃ－ｐＶＤＺを用いた。計算結果を数式２に示す。
Figure 0006995901000002
数式１及び数式２に示す計算結果から、酸素雰囲気より、一酸化二窒素雰囲気で発生さ
せたプラズマ中において、酸素ラジカルが生成しやすいことが分かる。
次に、酸化物半導体膜としてＩｎＧａＺｎＯ４を用いて、酸化物半導体膜の表面に位置
するＧａ原子又は酸素原子と結合する過剰酸素（以下、ｅｘＯと示す。）によるＨ２Ｏ脱
離過程を調べた。
ここでは、ＩｎＧａＺｎＯ４の結晶の基本単位格子をａ軸及びｂ軸に２倍ずつにした構
造に対して、（Ｇａ，Ｚｎ）Ｏ層が最表面であり、且つ（Ｇａ，Ｚｎ）Ｏ層、ＩｎＯ２層
、及び（Ｇａ，Ｚｎ）Ｏ層の３層を有する構造となるように、結晶構造を（００１）面で
切り出し、ｃ軸方向に真空領域を設けた表面モデル（原子数：１１２個）を用いて、Ｈ２
Ｏ脱離過程に関する計算を行った。計算に用いたモデルを図４７（Ａ）に示す。図４７（
Ａ）において、ＩｎＧａＺｎＯ４の表面に結合した過剰酸素をｅｘＯと示す。また、ｅｘ
Ｏと離れた位置に２つＨを配置した。なお、図４７（Ｂ）に示すように、ＩｎＧａＺｎＯ
４表面におけるｅｘＯは、Ｇａ－ｅｘＯ－Ｏを形成する時、エネルギー的に安定である。
このため、図４７（Ａ）に示す構造を反応経路の初期構造とした。また、計算条件を表１
に示す。
Figure 0006995901000003
図４８に、ステップ（０）からステップ（８）におけるＩｎＧａＺｎＯ４の構造を示す
。なお、２個のＨ原子をｅｘＯに近づく順にそれぞれ、Ｈ１、Ｈ２と表記する。
ステップ（０）からステップ（１）において、Ｈ１がｅｘＯ付近に拡散する。
ステップ（１）からステップ（２）において、Ｈ１が、ｅｘＯと結合しているＯ（Ｏ１
）と結合する。
ステップ（２）からステップ（３）において、Ｈ１がＯ１の外側へ移動する。
ステップ（３）からステップ（４）において、Ｈ１がｅｘＯと結合して、Ｇａ－ｅｘＯ
－Ｈ１を形成する。
ステップ（４）からステップ（５）において、Ｈ２がＯ１に結合する。
ステップ（５）からステップ（６）において、Ｈ２がＯ１の外側へ移動する。
ステップ（６）からステップ（７）において、Ｈ２がｅｘＯと結合する。
ステップ（７）からステップ（８）において、Ｈ１、ｅｘＯ、及びＨ２で構成されるＨ
２Ｏが脱離する。
次に、ステップ（０）の構造を反応経路のエネルギーの基準（０．００ｅＶ）とし、ス
テップ（１）からステップ（８）におけるエネルギー変化を計算したエネルギー図と、各
ステップにおけるＧａ、Ｏ、及びＨの反応模式図を図４９に示す。
図４９より、ＩｎＧａＺｎＯ４表面にｅｘＯが結合する場合、該ｅｘＯとＩｎＧａＺｎ
Ｏ４中のＨとによるＨ２Ｏの生成反応と、該Ｈ２Ｏ脱離反応により、エネルギーが大きく
低下する。即ち、該反応は、発熱反応であることが分かる。
このことから、プラズマ中に含まれる酸素ラジカルがＩｎ－Ｇａ－Ｚｎ酸化物表面に結
合し、ｅｘＯとして存在する場合、Ｉｎ－Ｇａ－Ｚｎ酸化物中に酸素欠損を形成せず、Ｉ
ｎ－Ｇａ－Ｚｎ酸化物中のＨとｅｘＯが反応し、Ｈ２Ｏが生成されることが可能である。
また、該Ｈ２Ｏが脱離することが可能である。この結果、酸化物半導体膜に含まれる水素
濃度が低減される。
＜変形例１、下地絶縁膜について＞
本実施の形態に示すトランジスタ５０において、必要に応じて、基板１１及びゲート電
極１５の間に下地絶縁膜を設けることができる。下地絶縁膜の材料としては、酸化シリコ
ン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウ
ム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、下地
絶縁膜の材料として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム
、酸化アルミニウム等を用いることで、基板１１から不純物、代表的にはアルカリ金属、
水、水素等の酸化物半導体膜１８への拡散を抑制することができる。
下地絶縁膜は、スパッタリング法、ＣＶＤ法等により形成することができる。
＜変形例２、ゲート絶縁膜について＞
本実施の形態に示すトランジスタ５０において、必要に応じて、ゲート絶縁膜１７を積
層構造とすることができる。ここでは、ゲート絶縁膜１７の構成について、図３を用いて
説明する。
図３（Ａ）に示すように、ゲート絶縁膜１７は、窒化物絶縁膜１７ａ及び酸化物絶縁膜
１７ｂが、ゲート電極１５側から順に積層される積層構造とすることができる。ゲート電
極１５側に窒化物絶縁膜１７ａを設けることで、ゲート電極１５からの不純物、代表的に
は、水素、窒素、アルカリ金属、またはアルカリ土類金属等が酸化物半導体膜１８に移動
することを防ぐことができる。
また、酸化物半導体膜１８側に酸化物絶縁膜１７ｂを設けることで、ゲート絶縁膜１７
及び酸化物半導体膜１８界面における欠陥準位密度を低減することが可能である。この結
果、電気特性の劣化の少ないトランジスタを得ることができる。なお、酸化物絶縁膜１７
ｂとして、酸化物絶縁膜２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を
含む酸化物絶縁膜を用いて形成すると、ゲート絶縁膜１７及び酸化物半導体膜１８界面に
おける欠陥準位密度をさらに低減することが可能であるため、さらに好ましい。
図３（Ｂ）に示すように、ゲート絶縁膜１７は、欠陥の少ない窒化物絶縁膜１７ｃと、
水素ブロッキング性の高い窒化物絶縁膜１７ｄと、酸化物絶縁膜１７ｂとが、ゲート電極
１５側から順に積層される積層構造とすることができる。ゲート絶縁膜１７として、欠陥
の少ない窒化物絶縁膜１７ｃを設けることで、ゲート絶縁膜１７の絶縁耐圧を向上させる
ことができる。また、水素ブロッキング性の高い窒化物絶縁膜１７ｄを設けることで、ゲ
ート電極１５及び窒化物絶縁膜１７ｃからの水素が酸化物半導体膜１８に移動することを
防ぐことができる。
図３（Ｂ）に示す窒化物絶縁膜１７ｃ、１７ｄの作製方法の一例を以下に示す。はじめ
に、シラン、窒素、及びアンモニアの混合ガスを原料ガスとして用いたプラズマＣＶＤ法
により、欠陥の少ない窒化シリコン膜を窒化物絶縁膜１７ｃとして形成する。次に、原料
ガスを、シラン及び窒素の混合ガスに切り替えて、水素濃度が少なく、且つ水素をブロッ
キングすることが可能な窒化シリコン膜を窒化物絶縁膜１７ｄとして成膜する。このよう
な形成方法により、欠陥が少なく、且つ水素のブロッキング性を有する窒化物絶縁膜が積
層されたゲート絶縁膜１７を形成することができる。
図３（Ｃ）に示すように、ゲート絶縁膜１７は、不純物のブロッキング性が高い窒化物
絶縁膜１７ｅと、欠陥の少ない窒化物絶縁膜１７ｃと、水素ブロッキング性の高い窒化物
絶縁膜１７ｄと、酸化物絶縁膜１７ｂとが、ゲート電極１５側から順に積層される積層構
造とすることができる。ゲート絶縁膜１７として、不純物のブロッキング性が高い窒化物
絶縁膜１７ｅを設けることで、ゲート電極１５からの不純物、代表的には、水素、窒素、
アルカリ金属、またはアルカリ土類金属等が酸化物半導体膜１８に移動することを防ぐこ
とができる。
図３（Ｃ）に示す窒化物絶縁膜１７ｅ、１７ｃ、１７ｄの作製方法の一例を以下に示す
。はじめに、シラン、窒素、及びアンモニアの混合ガスを原料ガスとして用いたプラズマ
ＣＶＤ法により、不純物のブロッキング性が高い窒化シリコン膜を窒化物絶縁膜１７ｅと
して形成する。次に、アンモニアの流量を増加させることで、欠陥の少ない窒化シリコン
膜を窒化物絶縁膜１７ｃとして形成する。次に、原料ガスを、シラン及び窒素の混合ガス
に切り替えて、水素濃度が少なく、且つ水素をブロッキングすることが可能な窒化シリコ
ン膜を窒化物絶縁膜１７ｄとして成膜する。このような形成方法により、欠陥が少なく、
且つ不純物のブロッキング性を有する窒化物絶縁膜が積層されたゲート絶縁膜１７を形成
することができる。
＜変形例３、一対の電極について＞
本実施の形態に示すトランジスタ５０に設けられる一対の電極２１、２２として、タン
グステン、チタン、アルミニウム、銅、モリブデン、クロム、またはタンタル単体若しく
は合金等の酸素と結合しやすい導電材料を用いることが好ましい。この結果、酸化物半導
体膜１８に含まれる酸素と一対の電極２１、２２に含まれる導電材料とが結合し、酸化物
半導体膜１８において、酸素欠損領域が形成される。また、酸化物半導体膜１８に一対の
電極２１、２２を形成する導電材料の構成元素の一部が混入する場合もある。これらの結
果、図４に示すように、酸化物半導体膜１８において、一対の電極２１，２２と接する領
域近傍に、低抵抗領域２０ａ、２０ｂが形成される。低抵抗領域２０ａ、２０ｂは、一対
の電極２１、２２に接し、且つゲート絶縁膜１７と、一対の電極２１、２２の間に形成さ
れる。低抵抗領域２０ａ、２０ｂは、導電性が高いため、酸化物半導体膜１８と一対の電
極２１、２２との接触抵抗を低減することが可能であり、トランジスタのオン電流を増大
させることが可能である。
また、一対の電極２１、２２を、上記酸素と結合しやすい導電材料と、窒化チタン、窒
化タンタル、ルテニウム等の酸素と結合しにくい導電材料との積層構造としてもよい。こ
のような積層構造とすることで、一対の電極２１、２２と酸化物絶縁膜２３との界面にお
いて、一対の電極２１、２２の酸化を防ぐことが可能であり、一対の電極２１、２２の高
抵抗化を抑制することが可能である。
＜変形例４、酸化物半導体膜について＞
本実施の形態に示すトランジスタ５０の作製方法において、酸化物半導体膜１８の側面
に、酸化物半導体膜１８の反応により生じる化合物を設けることができる。ここでは、図
１（Ｂ）のトランジスタ５０の酸化物半導体膜１８近傍の拡大図である図５を用いて説明
する。
例えば、図５（Ａ）に示すように、酸化物半導体膜１８のバックチャネル側に、酸化物
半導体膜１８の反応により生じる化合物１８ｃを設けることができる。化合物１８ｃは、
一対の電極２１、２２を形成した後、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕ
ｍ Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、リン酸、硝酸、フッ化水素酸、
塩酸、硫酸、酢酸、シュウ酸などの酸性の溶液に酸化物半導体膜１８を曝すことで、形成
することができる。
なお、当該工程において、酸化物半導体膜１８の一部は、エッチングされると共に、上
記アルカリ性の溶液、酸性の溶液と反応し、反応物が残存する。酸化物半導体膜１８が、
Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃ
ｅ、ＮｄまたはＨｆ）で形成されている場合、当該工程においては、酸化物半導体膜１８
に含まれるＩｎ（酸化インジウム）が優先的に除去されるため、Ｉｎと比較してＧａまた
はＭの割合が酸化物半導体膜１８より多い化合物１８ｃが形成される。
Ｉｎと比較してＧａまたはＭの割合が多い化合物１８ｃは、ＭであるＡｌ、Ｔｉ、Ｇａ
、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆをＩｎより高い原子数比で有する。このため、
外部からの不純物を遮蔽することが可能であるため、外部から酸化物半導体膜１８へ移動
する不純物量を低減することが可能である。この結果、しきい値電圧の変動の少ないトラ
ンジスタを作製することができる。
また、当該処理によって、一対の電極２１、２２の間のエッチング残渣を除去すること
が可能である。この結果、一対の電極２１、２２の間に流れるリーク電流の発生を抑制す
ることができる。
また、図５（Ｂ）に示すように、酸化物半導体膜１８の側面に化合物１８ｄを設けるこ
とができる。化合物１８ｄは、酸化物半導体膜１８を形成する際に、ＴＭＡＨ溶液などの
アルカリ性の溶液、リン酸、硝酸、フッ化水素酸、塩酸、硫酸、酢酸、シュウ酸などの酸
性の溶液を用いたウエットエッチング処理をすることで形成することができる。または、
エッチングガスとして三塩化ホウ素ガス及び塩素ガスを用いたドライエッチング処理をす
ることで、化合物１８ｄを形成することができる。または、酸化物半導体膜１８を形成し
た後、上記溶液に酸化物半導体膜１８を曝すことで、化合物１８ｄを形成することができ
る。
化合物１８ｄは、化合物１８ｃと同様に、Ｉｎと比較してＧａまたはＭの割合が多い。
このため、化合物１８ｄは、外部からの不純物を遮蔽することが可能であるため、外部か
ら酸化物半導体膜１８へ移動する不純物量を低減することが可能である。この結果、しき
い値電圧の変動の少ないトランジスタを作製することができる。
＜変形例５、酸化物半導体膜について＞
本実施の形態に示すトランジスタ５０の作製方法において、一対の電極２１、２２を形
成した後、酸化物半導体膜１８を酸素雰囲気で発生させたプラズマに曝し、酸化物半導体
膜１８に酸素を供給することができる。酸化雰囲気としては、酸素、オゾン、一酸化二窒
素、二酸化窒素等の雰囲気がある。さらに、当該プラズマ処理において、基板１１側にバ
イアスを印加しない状態で発生したプラズマに酸化物半導体膜１８を曝すことが好ましい
。この結果、酸化物半導体膜１８にダメージを与えず、且つ酸素を供給することが可能で
あり、酸化物半導体膜１８に含まれる酸素欠損量を低減することができる。また、エッチ
ング処理により酸化物半導体膜１８の表面に残存する不純物、例えば、フッ素、塩素等の
ハロゲン等を除去することができる。また、当該プラズマ処理を３００℃以上で加熱しな
がら行うことが好ましい。プラズマ中の酸素と酸化物半導体膜１８に含まれる水素が結合
し、水となる。基板が加熱されているため、当該水は酸化物半導体膜１８から脱離する。
この結果、酸化物半導体膜１８に含まれる水素及び水の含有量を低減することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１と比較して、酸化物半導体膜の欠陥量をさらに低減す
ることが可能なトランジスタを有する半導体装置について図面を参照して説明する。本実
施の形態で説明するトランジスタは、実施の形態１と比較して、酸化物半導体膜、及び酸
化物半導体膜に接する酸化物を有する多層膜を有する点が異なる。
図６に、半導体装置が有するトランジスタ６０の上面図及び断面図を示す。図６（Ａ）
はトランジスタ６０の上面図であり、図６（Ｂ）は、図６（Ａ）の一点鎖線Ａ－Ｂ間の断
面図である。なお、図６（Ａ）では、明瞭化のため、基板１１、トランジスタ６０の構成
要素の一部（例えば、ゲート絶縁膜１７）、酸化物絶縁膜２３、酸化物絶縁膜２４、窒化
物絶縁膜２５などを省略している。
図６（Ａ）乃至図６（Ｂ）に示すトランジスタ６０は、基板１１上に設けられるゲート
電極１５を有する。また、ゲート絶縁膜１７を介して、ゲート電極１５と重なる多層膜２
０と、多層膜２０に接する一対の電極２１、２２とを有する。また、ゲート絶縁膜１７、
多層膜２０、及び一対の電極２１、２２上には、酸化物絶縁膜２３、酸化物絶縁膜２４、
及び窒化物絶縁膜２５で構成される保護膜２６が形成される。
本実施の形態に示すトランジスタ６０において、多層膜２０は、酸化物半導体膜１８及
び酸化物膜１９を有する。即ち、多層膜２０は２層構造である。また、酸化物半導体膜１
８の一部がチャネル領域として機能する。また、多層膜２０に接するように、酸化物絶縁
膜２３が形成されており、酸化物絶縁膜２３に接するように酸化物絶縁膜２４が形成され
ている。即ち、酸化物半導体膜１８と酸化物絶縁膜２３との間に、酸化物膜１９が設けら
れている。
酸化物膜１９は、酸化物半導体膜１８を構成する元素の一種以上から構成される酸化物
膜である。なお、酸化物膜１９は、酸化物半導体膜１８を構成する元素の一種以上から構
成されるため、酸化物半導体膜１８と酸化物膜１９との界面において、界面散乱が起こり
にくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの
電界効果移動度が高くなる。
酸化物膜１９は、代表的には、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｍ－Ｚｎ
酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ
酸化物半導体膜１８よりも伝導帯の下端のエネルギーが真空準位に近く、代表的には、酸
化物膜１９の伝導帯の下端のエネルギーと、酸化物半導体膜１８の伝導帯の下端のエネル
ギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５
ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である
。即ち、酸化物膜１９の電子親和力と、酸化物半導体膜１８の電子親和力との差が、０．
０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅ
Ｖ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。
酸化物膜１９として、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆをＩ
ｎより高い原子数比で有することで、以下の効果を有する場合がある（１）酸化物膜１９
のエネルギーギャップを大きくする（２）酸化物膜１９の電子親和力を小さくする（３）
外部からの不純物を遮蔽する（４）酸化物半導体膜１８と比較して、絶縁性が高くなる（
５）Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆは酸素との結合力が強い
金属元素であるため、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆをＩｎ
より高い原子数比で有することで、酸素欠損が生じにくくなる。
酸化物膜１９がＩｎ－Ｍ－Ｚｎ酸化物膜であるとき、ＩｎおよびＭの和を１００ａｔｏ
ｍｉｃ％としたとき、ＩｎとＭの原子数比率は、好ましくは、Ｉｎが５０ａｔｏｍｉｃ％
未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％未満
、Ｍが７５ａｔｏｍｉｃ％以上とする。
また、酸化物半導体膜１８、及び酸化物膜１９がＩｎ－Ｍ－Ｚｎ酸化物膜（ＭはＡｌ、
Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、酸化物半導体膜１８と比
較して、酸化物膜１９に含まれるＭ（Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、
またはＨｆ）の原子数比が大きく、代表的には、酸化物半導体膜１８に含まれる上記原子
と比較して、１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数
比である。
また、酸化物半導体膜１８、及び酸化物膜１９がＩｎ－Ｍ－Ｚｎ酸化物膜（ＭはＡｌ、
Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、酸化物膜１９をＩｎ：Ｍ
：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜１８をＩｎ：Ｍ：Ｚｎ＝ｘ２：
ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きく、好ましくは、
ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上である。さらに好ましくは、ｙ１／ｘ１がｙ
２／ｘ２よりも２倍以上大きく、より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以
上大きい。このとき、酸化物半導体膜において、ｙ２がｘ２以上であると、当該酸化物半
導体膜を用いたトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ
２がｘ２の３倍以上になると、当該酸化物半導体膜を用いたトランジスタの電界効果移動
度が低下してしまうため、ｙ２はｘ２の３倍未満であると好ましい。
酸化物半導体膜１８がＩｎ－Ｍ－Ｚｎ酸化物膜（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌ
ａ、Ｃｅ、ＮｄまたはＨｆ）の場合、Ｉｎ－Ｍ－Ｚｎ酸化物膜を成膜するために用いるス
パッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好
ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：
Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２が好ましい。
酸化物膜１９がＩｎ－Ｍ－Ｚｎ酸化物膜（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃ
ｅ、ＮｄまたはＨｆ）の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜するために用いるスパッタリ
ングターゲットの金属元素の原子数比は、Ｍ＞Ｉｎ、Ｚｎ＞０．５×Ｍ、更にはＺｎ＞Ｍ
を満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比と
して、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚ
ｎ＝１：３：５、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：３：７、Ｉｎ
：Ｇａ：Ｚｎ＝１：３：８、Ｉｎ：Ｇａ：Ｚｎ＝１：３：９、Ｉｎ：Ｇａ：Ｚｎ＝１：３
：１０、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：５、Ｉｎ：Ｇａ：
Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝１：６：７、Ｉｎ：Ｇａ：Ｚｎ＝１：６：８、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：６：９、Ｉｎ：Ｇａ：Ｚｎ＝１：６：１０が好ましい。
なお、酸化物半導体膜１８、及び酸化物膜１９の原子数比はそれぞれ、誤差として上記
の原子数比のプラスマイナス２０％の変動を含む。
酸化物膜１９は、後に形成する酸化物絶縁膜２４を形成する際の、酸化物半導体膜１８
へのダメージ緩和膜としても機能する。
酸化物膜１９の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以
下とする。
また、酸化物膜１９は、酸化物半導体膜１８と同様に、例えば非単結晶構造でもよい。
非単結晶構造は、例えば、後述するＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃ
ｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述
する微結晶構造、または非晶質構造を含む。
酸化物膜１９は、例えば非晶質構造でもよい。非晶質構造の酸化物半導体膜は、例えば
、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例
えば、完全な非晶質構造であり、結晶部を有さない。
なお、酸化物半導体膜１８及び酸化物膜１９によって、非晶質構造の領域、微結晶構造
の領域、多結晶構造の領域、ＣＡＡＣ－ＯＳの領域、単結晶構造の二種以上を有する混合
膜を構成してもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶
構造の領域、ＣＡＡＣ－ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有す
る場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶
構造の領域、ＣＡＡＣ－ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積層
構造を有する場合がある。
ここでは、酸化物半導体膜１８及び酸化物絶縁膜２３の間に、酸化物膜１９が設けられ
ている。このため、酸化物膜１９と酸化物絶縁膜２３の間において、不純物及び欠陥によ
りトラップ準位が形成されても、当該トラップ準位と酸化物半導体膜１８との間には隔た
りがある。この結果、酸化物半導体膜１８を流れる電子がトラップ準位に捕獲されにくく
、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高め
ることができる。また、トラップ準位に電子が捕獲されると、該電子がマイナスの固定電
荷となってしまう。この結果、トランジスタのしきい値電圧が変動してしまう。しかしな
がら、酸化物半導体膜１８とトラップ準位との間に隔たりがあるため、トラップ準位にお
ける電子の捕獲を低減することが可能であり、しきい値電圧の変動を低減することができ
る。
また、酸化物膜１９は、外部からの不純物を遮蔽することが可能であるため、外部から
酸化物半導体膜１８へ移動する不純物量を低減することが可能である。また、酸化物膜１
９は、酸素欠損を形成しにくい。これらのため、酸化物半導体膜１８における不純物濃度
及び酸素欠損量を低減することが可能である。
なお、酸化物半導体膜１８及び酸化物膜１９は、各膜を単に積層するのではなく連続接
合（ここでは特に伝導帯の下端のエネルギーが各膜の間で連続的に変化する構造）が形成
されるように作製する。すなわち、各膜の界面にトラップ中心や再結合中心のような欠陥
準位を形成するような不純物が存在しないような積層構造とする。仮に、積層された酸化
物半導体膜１８及び酸化物膜１９の間に不純物が混在していると、エネルギーバンドの連
続性が失われ、界面でキャリアがトラップされ、あるいは再結合して、消滅してしまう。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装
置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層するこ
とが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体膜にとって
不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポン
プを用いて高真空排気（５×１０－７Ｐａ乃至１×１０－４Ｐａ程度まで）することが好
ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャン
バー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好まし
い。
図６（Ｃ）及び図６（Ｄ）に示すトランジスタ６５のように、ゲート絶縁膜１７を介し
て、ゲート電極１５と重なる多層膜３４と、多層膜３４に接する一対の電極２１、２２と
を有してもよい。
多層膜３４は、酸化物膜３１、酸化物半導体膜１８、及び酸化物膜１９を有する。即ち
、多層膜３４は３層構造である。また、酸化物半導体膜１８がチャネル領域として機能す
る。
また、ゲート絶縁膜１７及び酸化物膜３１が接する。即ち、ゲート絶縁膜１７と酸化物
半導体膜１８との間に、酸化物膜３１が設けられている。
また、多層膜３４及び酸化物絶縁膜２３が接する。また、酸化物絶縁膜２３及び酸化物
絶縁膜２４が接する。即ち、酸化物半導体膜１８と酸化物絶縁膜２３との間に、酸化物膜
１９が設けられている。
酸化物膜３１は、実施の形態１に示す酸化物膜１９と同様の材料及び形成方法を適宜用
いることができる。
酸化物膜３１は、酸化物半導体膜１８より膜厚が小さいと好ましい。酸化物膜３１の厚
さを１ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上３ｎｍ以下とすることで、トランジス
タのしきい値電圧の変動量を低減することが可能である。
また、酸化物膜１９がＩｎ－Ｍ－Ｚｎ酸化物であるとき、ＩｎおよびＭの和を１００ａ
ｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は、好ましくは、Ｉｎが５０ａｔｏｍｉ
ｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％
未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
本実施の形態に示すトランジスタは、酸化物半導体膜１８及び酸化物絶縁膜２３の間に
、酸化物膜１９が設けられている。このため、酸化物膜１９と酸化物絶縁膜２３の間にお
いて、不純物及び欠陥によりトラップ準位が形成されても、当該トラップ準位と酸化物半
導体膜１８との間には隔たりがある。この結果、酸化物半導体膜１８を流れる電子がトラ
ップ準位に捕獲されにくく、トランジスタのオン電流を増大させることが可能であると共
に、電界効果移動度を高めることができる。また、トラップ準位に電子が捕獲されると、
該電子がマイナスの固定電荷となってしまう。この結果、トランジスタのしきい値電圧が
変動してしまう。しかしながら、酸化物半導体膜１８とトラップ準位との間に隔たりがあ
るため、トラップ準位における電子の捕獲を低減することが可能であり、しきい値電圧の
変動を低減することができる。
また、酸化物膜１９は、外部からの不純物を遮蔽することが可能であるため、外部から
酸化物半導体膜１８へ移動する不純物量を低減することが可能である。また、酸化物膜１
９は、酸素欠損を形成しにくい。これらのため、酸化物半導体膜１８における不純物濃度
及び酸素欠損量を低減することが可能である。
また、ゲート絶縁膜１７と酸化物半導体膜１８との間に、酸化物膜３１が設けられてお
り、酸化物半導体膜１８と酸化物絶縁膜２３との間に、酸化物膜１９が設けられているた
め、酸化物膜３１と酸化物半導体膜１８との界面近傍におけるシリコンや炭素の濃度、酸
化物半導体膜１８におけるシリコンや炭素の濃度、または酸化物膜１９と酸化物半導体膜
１８との界面近傍におけるシリコンや炭素の濃度を低減することができる。これらの結果
、多層膜３４において、一定光電流測定法で導出される吸収係数は、１×１０－３／ｃｍ
未満、好ましくは１×１０－４／ｃｍ未満となり、局在準位が極めて少ない。
このような構造を有するトランジスタ６５は、酸化物半導体膜３２を含む多層膜３４に
おいて欠陥が極めて少ないため、トランジスタの電気特性を向上させることが可能であり
、代表的には、オン電流の増大及び電界効果移動度の向上が可能である。また、ストレス
試験の一例であるＢＴストレス試験及び光ＢＴストレス試験におけるしきい値電圧の変動
量が少なく、信頼性が高い。
＜トランジスタのバンド構造＞
次に、図６（Ｂ）に示すトランジスタ６０に設けられる多層膜２０のバンド構造につい
て、図７を用いて説明する。
ここでは、例として、酸化物半導体膜１８としてエネルギーギャップが３．１５ｅＶで
あるＩｎ－Ｇａ－Ｚｎ酸化物を用い、酸化物膜１９としてエネルギーギャップが３．５ｅ
ＶであるＩｎ－Ｇａ－Ｚｎ酸化物を用いる。エネルギーギャップは、分光エリプソメータ
（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ－３００）を用いて測定することができ
る。
酸化物半導体膜１８及び酸化物膜１９の真空準位と価電子帯上端のエネルギー差（イオ
ン化ポテンシャルともいう。）は、それぞれ８ｅＶ及び８．２ｅＶである。なお、真空準
位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏ
ｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 Ｖ
ｅｒｓａＰｒｏｂｅ）を用いて測定できる。
したがって、酸化物半導体膜１８及び酸化物膜１９の真空準位と伝導帯下端のエネルギ
ー差（電子親和力ともいう。）は、それぞれ４．８５ｅＶ及び４．７ｅＶである。
図７（Ａ）は、多層膜２０のバンド構造の一部を模式的に示している。ここでは、多層
膜２０に酸化シリコン膜を接して設けた場合について説明する。なお、図７（Ａ）に表す
ＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜
１８の伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物膜１９の伝導帯下端のエネルギ
ーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１
は、図１（Ｂ）において、ゲート絶縁膜１７に相当し、ＥｃＩ２は、図１（Ｂ）において
、酸化物絶縁膜２３に相当する。
図７（Ａ）に示すように、酸化物半導体膜１８及び酸化物膜１９において、伝導帯下端
のエネルギーは障壁が無くなだらかに変化する。換言すると、連続的に変化するともいう
ことができる。これは、多層膜２０は、酸化物半導体膜１８と共通の元素を含み、酸化物
半導体膜１８及び酸化物膜１９の間で、酸素が相互に移動することで混合層が形成される
ためであるということができる。
図７（Ａ）より、多層膜２０の酸化物半導体膜１８がウェル（井戸）となり、多層膜２
０を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１８に形成されること
がわかる。なお、多層膜２０は、伝導帯下端のエネルギーが連続的に変化しているため、
酸化物半導体膜１８と酸化物膜１９とが連続接合している、ともいえる。
なお、図７（Ａ）に示すように、酸化物膜１９と、酸化物絶縁膜２３との界面近傍には
、不純物や欠陥に起因したトラップ準位が形成され得るものの、酸化物膜１９が設けられ
ることにより、酸化物半導体膜１８と該トラップ準位とを遠ざけることができる。ただし
、ＥｃＳ１とＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体膜１８の電子が該エ
ネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲される
ことで、絶縁膜界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向
にシフトしてしまう。したがって、ＥｃＳ１とＥｃＳ２とのエネルギー差を、０．１ｅＶ
以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減
され、安定した電気特性となるため好適である。
また、図７（Ｂ）は、多層膜２０のバンド構造の一部を模式的に示し、図７（Ａ）に示
すバンド構造の変形例である。ここでは、多層膜２０に酸化シリコン膜を接して設けた場
合について説明する。なお、図７（Ｂ）に表すＥｃＩ１は酸化シリコン膜の伝導帯下端の
エネルギーを示し、ＥｃＳ１は酸化物半導体膜１８の伝導帯下端のエネルギーを示し、Ｅ
ｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図１（Ｂ
）において、ゲート絶縁膜１７に相当し、ＥｃＩ２は、図１（Ｂ）において、酸化物絶縁
膜２３に相当する。
図６（Ｂ）に示すトランジスタにおいて、一対の電極２１、２２の形成時に多層膜２０
の上方、すなわち酸化物膜１９がエッチングされる場合がある。一方、酸化物半導体膜１
８の上面は、酸化物膜１９の成膜時に酸化物半導体膜１８と酸化物膜１９の混合層が形成
される場合がある。
例えば、酸化物半導体膜１８が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ－
Ｇａ－Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ－Ｇａ－Ｚ
ｎ酸化物をスパッタリングターゲットに用いて成膜された酸化物半導体膜であり、酸化物
膜１９が、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物、また
はＩｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物をスパッタリン
グターゲットに用いて成膜された酸化物膜である場合、酸化物半導体膜１８よりも酸化物
膜１９のＧａの含有量が多いため、酸化物半導体膜１８の上面には、ＧａＯｘ層または酸
化物半導体膜１８よりもＧａを多く含む混合層が形成されうる。
したがって、酸化物膜１９がエッチングされた場合においても、ＥｃＳ１のＥｃＩ２側
の伝導帯下端のエネルギーが高くなり、図７（Ｂ）に示すバンド構造のようになる場合が
ある。
図７（Ｂ）に示すバンド構造のようになる場合、チャネル領域の断面観察時において、
多層膜２０は、酸化物半導体膜１８のみと見かけ上観察される場合がある。しかしながら
、実質的には、酸化物半導体膜１８上には、酸化物半導体膜１８よりもＧａを多く含む混
合層が形成されているため、該混合層を１．５層として、捉えることができる。なお、該
混合層は、例えば、ＥＤＸ分析等によって、多層膜２０に含有する元素を測定した場合、
酸化物半導体膜１８の上方の組成を分析することで確認することができる。例えば、酸化
物半導体膜１８の上方の組成が、酸化物半導体膜１８中の組成よりもＧａの含有量が多い
構成となることで確認することができる。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２と比較して、酸化物半導体膜の欠陥
量をさらに低減しつつ、トランジスタのオン電流を高めることが可能なトランジスタを有
する半導体装置について図面を参照して説明する。本実施の形態で説明するトランジスタ
は、実施の形態１と比較して、一対の電極２１、２２と、酸化物絶縁膜２３の間に、酸化
物膜を有する点が異なる。なお、本実施の形態では実施の形態１を用いて説明するが、適
宜実施の形態２に適用可能である。
図９に、半導体装置が有するトランジスタ７０の上面図及び断面図を示す。トランジス
タ７０の上面図を図９（Ａ）に示す。図９（Ａ）において、一点鎖線Ａ－Ｂ間の断面図を
図９（Ｂ）に示し、一点鎖線Ｃ－Ｄ間の断面図を図９（Ｃ）に示す。なお、図９（Ａ）で
は、明瞭化のため、基板１１、トランジスタ７０の構成要素の一部（例えば、ゲート絶縁
膜１７）、酸化物絶縁膜２３、酸化物絶縁膜２４、窒化物絶縁膜２５などを省略している
。
トランジスタ７０は、トランジスタ５０と比較して、一対の電極２１、２２が酸化物半
導体膜１８ａ及び酸化物膜１９ａで囲われている点で異なる。具体的には、トランジスタ
７０は、ゲート絶縁膜１７上に設けられた酸化物半導体膜１８ａと、酸化物半導体膜１８
ａ上に設けられた一対の電極２１、２２と、酸化物半導体膜１８ａ及び一対の電極２１、
２２上に設けられた酸化物膜１９ａとを有する。
トランジスタ７０は、一対の電極２１、２２が酸化物半導体膜１８ａと接していること
から、トランジスタ６０と比較して、酸化物半導体膜１８ａと一対の電極２１、２２との
接触抵抗が低く、トランジスタ６０よりもオン電流が向上したトランジスタである。
また、トランジスタ７０は、一対の電極２１、２２が酸化物半導体膜１８ａと接してい
ることから、酸化物半導体膜１８ａと一対の電極２１、２２との接触抵抗を増大させずに
、酸化物膜１９ａを厚くすることができる。このようにすることで、保護膜２６を形成す
る際のプラズマダメージまたは保護膜２６の構成元素の混入などで生じるトラップ準位が
、酸化物半導体膜１８ａと酸化物膜１９ａとの界面近傍に形成されることを抑制できる。
つまり、トランジスタ７０はオン電流の向上、及びしきい値電圧の変動量の低減を両立す
ることができる。
トランジスタ７０の作製方法を図１０を用いて説明する。まず、図２（Ａ）と同様にし
て、基板１１上にゲート電極及びゲート絶縁膜１７を形成する。
次に、後に酸化物半導体膜１８ａとなる酸化物半導体膜２８を形成し、その後、一対の
電極２１、２２を形成する。次に、後に酸化物膜１９ａとなる酸化物膜２９を形成する（
図１０（Ａ）を参照。）。
酸化物半導体膜２８は、実施の形態１に示す酸化物半導体膜１８と同様の材料及び形成
方法を適宜用いることができる。また、一対の電極２１、２２は、図２（Ｂ）と同様に形
成することができる。なお、一対の電極２１、２２は、酸化物半導体膜２８上に形成され
る。また、酸化物膜２９は実施の形態１に示す酸化物膜１９と同様の材料及び形成方法を
適宜用いることができる。
次に、酸化物半導体膜２８、及び酸化物膜２９のそれぞれ一部をエッチングして、酸化
物半導体膜１８ａ及び酸化物膜１９ａを有する多層膜２０を形成する（図１０（Ｂ）を参
照。）。なお、当該エッチングは、酸化物膜２９となる酸化物膜上にフォトリソグラフィ
工程によりマスクを形成した後、該マスクを用いてエッチングを行うことで実施できる。
また、酸化物半導体膜２８、及び酸化物膜２９を同時にエッチングするため、酸化物半導
体膜１８ａ及び酸化物膜１９ａの端部が略一致している。
次に、ゲート絶縁膜１７、多層膜２０及び一対の電極２１、２２を覆うようにして、保
護膜２６を形成する（図１０（Ｃ）を参照。）。保護膜２６は、実施の形態１と同様にし
て形成することができる。また、トランジスタ７０の作製方法において、実施の形態１を
適宜参照して加熱処理を行うことができる。
また、一対の電極２１、２２を形成するエッチングによって、酸化物半導体膜１８ａに
酸素欠損などの欠陥が生じ、キャリア密度が増大する場合があるため、酸化物膜２９を形
成する前に、当該酸化物半導体膜１８ａを酸素雰囲気で発生させたプラズマに曝し、当該
酸化物半導体膜１８ａに酸素を供給することが好ましい。このようにすることで、トラン
ジスタ７０において、酸化物半導体膜１８ａと酸化物膜１９ａとの界面近傍にトラップ準
位が形成されることを抑制でき、しきい値電圧の変動量を低減することができる。または
、トランジスタ７０において、多層膜２０のうち、酸化物半導体膜１８ａの側面近傍を流
れるリーク電流を低減することができ、オフ電流の増大を抑制することができる。
また、一対の電極２１、２２を形成するエッチングによって、多層膜２０はダメージを
受け、多層膜２０のバックチャネル側に酸素欠損が生じるが、酸化物絶縁膜２４に含まれ
る酸素の一部を酸化物半導体膜１８ａに移動させ、酸化物半導体膜１８ａに含まれる酸素
欠損を補填することが可能である。これにより、トランジスタ７０の信頼性を向上させる
ことができる。
＜変形例１＞
本実施の形態に示すトランジスタ７０において、多層膜２０及び一対の電極２１、２２
の積層構造は適宜変更することができる。例えば、変形例として図１１に示すようなトラ
ンジスタとすることができる。
図１１に示すトランジスタは、トランジスタ６０と比較して、酸化物半導体膜１８ｂ及
び酸化物膜１９ｂを異なる工程で形成する点が異なる。即ち、酸化物半導体膜１８ｂの端
部は、一対の電極２１、２２に覆われており、酸化物膜１９ｂと接しない点が異なる。
図１１に示すトランジスタは、トランジスタ５０と比較して、一対の電極２１、２２及
び酸化物半導体膜１８ｂが直接接しているため、多層膜２０と一対の電極２１、２２との
接触抵抗が低く、トランジスタ５０よりもオン電流が向上したトランジスタである。
また、図１１に示すトランジスタは、一対の電極２１、２２が酸化物半導体膜１８ｂと
直接接していることから、多層膜２０と一対の電極２１、２２との接触抵抗を増大させず
に、酸化物膜１９ｂを厚くすることができる。このようにすることで、保護膜２６を形成
する際のプラズマダメージまたは保護膜２６の構成元素が混入するなどで生じるトラップ
準位が、酸化物半導体膜１８ｂと酸化物膜１９ｂとの界面近傍の形成されることを抑制で
きる。つまり、オン電流の向上としきい値電圧の変動の低減を両立することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３と異なる構造のトランジスタについ
て、図１２を用いて説明する。本実施の形態に示すトランジスタ８０は、酸化物半導体膜
を介して対向する複数のゲート電極を有することを特徴とする。
図１２に示すトランジスタ８０は、基板１１上に設けられるゲート電極１５を有する。
また、基板１１及びゲート電極１５上に形成されるゲート絶縁膜１７と、ゲート絶縁膜１
７を介して、ゲート電極１５と重なる酸化物半導体膜１８と、酸化物半導体膜１８に接す
る一対の電極２１、２２と、を有する。また、ゲート絶縁膜１７、酸化物半導体膜１８、
及び一対の電極２１、２２上には、酸化物絶縁膜２３、酸化物絶縁膜２４、及び窒化物絶
縁膜２５で構成される保護膜２６が形成される。また、保護膜２６を介して酸化物半導体
膜１８と重畳するゲート電極６１を有する。
ゲート電極６１は、ゲート電極１５と同様に形成することができる。
本実施の形態に示すトランジスタ８０は、酸化物半導体膜１８を介して対向するゲート
電極１５及びゲート電極６１を有する。ゲート電極１５とゲート電極６１に異なる電位を
印加することで、トランジスタ８０のしきい値電圧を制御することができる。
また、酸素欠損量が低減された酸化物半導体膜１８を有することで、トランジスタの電
気特性を向上させることが可能である。また、しきい値電圧の変動量が少なく、信頼性の
高いトランジスタとなる。
また、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４と異なる構造のトランジスタについ
て、図１３を用いて説明する。
本実施の形態では、実施の形態１乃至実施の形態４と比較して、酸化物半導体膜の欠陥
量をさらに低減することが可能なトランジスタを有する半導体装置について図面を参照し
て説明する。本実施の形態で説明するトランジスタは、実施の形態１乃至実施の形態４と
比較して、酸化物半導体膜１８のバックチャネル側が保護膜で覆われており、一対の電極
を形成するためのエッチング処理で生じるプラズマに曝されていない点が異なる。
図１３に、半導体装置が有するトランジスタ９０の上面図及び断面図を示す。図１３（
Ａ）はトランジスタ９０の上面図であり、図１３（Ｂ）は、図１３（Ａ）の一点鎖線Ａ－
Ｂ間の断面図であり、図１３（Ｃ）は、図１３（Ａ）の一点鎖線Ｃ－Ｄ間の断面図である
。なお、図１３（Ａ）では、明瞭化のため、基板１１、トランジスタ９０の構成要素の一
部（例えば、ゲート絶縁膜１７）、酸化物絶縁膜２３、酸化物絶縁膜２４、窒化物絶縁膜
２５などを省略している。
図１３に示すトランジスタ９０は、基板１１上に設けられるゲート電極１５を有する。
また、基板１１及びゲート電極１５上に形成されるゲート絶縁膜１７と、ゲート絶縁膜１
７を介して、ゲート電極１５と重なる酸化物半導体膜１８を有する。また、ゲート絶縁膜
１７及び酸化物半導体膜１８上に、酸化物絶縁膜２３、酸化物絶縁膜２４、及び窒化物絶
縁膜２５で構成される保護膜２６と、保護膜２６上に形成され、保護膜２６の開口におい
て酸化物半導体膜１８に接続する一対の電極２１ｂ、２２ｂとを有する。
次に、トランジスタ９０の作製方法を説明する。
実施の形態１と同様に、基板１１上にゲート電極１５を形成し、基板１１及びゲート電
極１５上にゲート絶縁膜１７を形成する。次に、ゲート絶縁膜１７上に酸化物半導体膜１
８を形成する。
次に、実施の形態１と同様に、ゲート絶縁膜１７及び酸化物半導体膜１８上に、２８０
℃以上４００℃以下で加熱しながら酸化物絶縁膜２３を形成した後、酸化物絶縁膜２４、
及び窒化物絶縁膜２５を形成する。なお、酸化物絶縁膜２４を形成した後、加熱処理を行
い、酸化物絶縁膜２４に含まれる酸素の一部を酸化物半導体膜１８に供給する。
次に、酸化物絶縁膜２３、酸化物絶縁膜２４、及び窒化物絶縁膜２５のそれぞれ一部を
エッチングして、酸化物半導体膜１８の一部を露出する開口部を形成する。この後、酸化
物半導体膜１８に接する一対の電極２１ｂ、２２ｂを、実施の形態１と同様に形成する。
本実施の形態においては、一対の電極２１ｂ、２２ｂをエッチングする際、酸化物半導
体膜１８が保護膜２６に覆われているため、一対の電極２１ｂ、２２ｂを形成するエッチ
ングによって、酸化物半導体膜１８、特に酸化物半導体膜１８のバックチャネル領域はダ
メージを受けない。さらに、酸化物絶縁膜２４は、化学量論的組成を満たす酸素よりも多
くの酸素を含む酸化物絶縁膜で形成される。このため、酸化物絶縁膜２４に含まれる酸素
の一部を酸化物半導体膜１８に移動させ、酸化物半導体膜１８に含まれる酸素欠損を補填
することが可能である。これらの結果、酸化物半導体膜１８に含まれる酸素欠損量を低減
することができる。
以上の工程により、酸化物半導体膜１８に含まれる欠陥を低減することが可能であり、
トランジスタ９０の信頼性を向上させることができる。
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５と異なる構造のトランジスタについ
て、図１４を用いて説明する。
本実施の形態では、実施の形態１乃至実施の形態４と比較して、酸化物半導体膜の欠陥
量をさらに低減することが可能なトランジスタを有する半導体装置について図面を参照し
て説明する。本実施の形態で説明するトランジスタは、実施の形態５と同様に、酸化物半
導体膜１８のバックチャネル側が保護膜で覆われており、一対の電極を形成するためのエ
ッチング処理で生じるプラズマに曝されていない点が、実施の形態１乃至実施の形態４と
異なる。
図１４に、半導体装置が有するトランジスタ１００の上面図及び断面図を示す。図１４
に示すトランジスタ１００は、チャネル保護型のトランジスタである。図１４（Ａ）はト
ランジスタ１００の上面図であり、図１４（Ｂ）は、図１４（Ａ）の一点鎖線Ａ－Ｂ間の
断面図であり、図１４（Ｃ）は、図１４（Ａ）の一点鎖線Ｃ－Ｄ間の断面図である。なお
、図１４（Ａ）では、明瞭化のため、基板１１、トランジスタ１００の構成要素の一部（
例えば、ゲート絶縁膜１７など）を省略している。
図１４に示すトランジスタ１００は、基板１１上に設けられるゲート電極１５を有する
。また、基板１１及びゲート電極１５上に形成されるゲート絶縁膜１７と、ゲート絶縁膜
１７を介して、ゲート電極１５と重なる酸化物半導体膜１８とを有する。また、ゲート絶
縁膜１７及び酸化物半導体膜１８上に、酸化物絶縁膜２３ａ、酸化物絶縁膜２４ａ、及び
窒化物絶縁膜２５ａで構成される保護膜２６ａと、ゲート絶縁膜１７、酸化物半導体膜１
８、及び保護膜２６ａ上に形成される一対の電極２１ｃ、２２ｃとを有する。
次に、トランジスタ１００の作製方法を説明する。
実施の形態１と同様に、基板１１上にゲート電極１５を形成し、基板１１及びゲート電
極１５上にゲート絶縁膜１７を形成する。次に、ゲート絶縁膜１７上に酸化物半導体膜１
８を形成する。
次に、実施の形態１と同様に、ゲート絶縁膜１７及び酸化物半導体膜１８上に、２８０
℃以上４００℃以下で加熱しながら酸化物絶縁膜２３を形成した後、酸化物絶縁膜２４、
及び窒化物絶縁膜２５を形成する。なお、酸化物絶縁膜２４を形成した後、加熱処理を行
い、酸化物絶縁膜２４に含まれる酸素の一部を酸化物半導体膜１８に供給する。
次に、酸化物絶縁膜２３、酸化物絶縁膜２４、及び窒化物絶縁膜２５のそれぞれ一部を
エッチングして、酸化物絶縁膜２３ａ、酸化物絶縁膜２４ａ、及び窒化物絶縁膜２５ａで
形成される保護膜２６ａを形成する。
次に、酸化物半導体膜１８に接する一対の電極２１ｃ、２２ｃを、実施の形態１と同様
に形成する。
本実施の形態においては、一対の電極２１ｃ、２２ｃをエッチングする際、酸化物半導
体膜１８が保護膜２６ａに覆われているため、一対の電極２１ｃ、２２ｃを形成するエッ
チングによって、酸化物半導体膜１８はダメージを受けない。さらに、酸化物絶縁膜２４
ａは、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜で形成される。
このため、酸化物絶縁膜２４ａに含まれる酸素の一部を酸化物半導体膜１８に移動させ、
酸化物半導体膜１８に含まれる酸素欠損を補填することが可能である。これらの結果、酸
化物半導体膜１８に含まれる酸素欠損量を低減することができる。
なお、図１４においては、保護膜２６ａとして、窒化物絶縁膜２５ａが形成されるが、
酸化物絶縁膜２３ａ及び酸化物絶縁膜２４ａの積層構造であってもよい。この場合、一対
の電極２１ｃ、２２ｃを形成した後、窒化物絶縁膜２５ａを形成することが好ましい。こ
の結果、外部から酸化物半導体膜１８への水素、水等の侵入を防ぐことができる。
以上の工程により、酸化物半導体膜１８に含まれる欠陥を低減することが可能であり、
トランジスタ１００の信頼性を向上させることができる。
（実施の形態７）
上記実施の形態で開示された金属膜、酸化物半導体膜、無機絶縁膜など様々な膜はスパ
ッタ法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に
より形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱
ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生
成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧
または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい
。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以
上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の
原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、
第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスは
キャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入しても
よい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した
後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層
を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層さ
れて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り
返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入
順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、
微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示され
た金属膜、酸化物半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉ
ｎＧａＺｎＯ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及び
ジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３であ
る。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜
鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリ
メチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いること
もでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いること
もできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒
とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラ
キスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤として
オゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの
化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エ
チルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶
媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を
気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチル
アルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（
ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２
，２，６，６－テトラメチル－３，５－ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
クロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ
２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６
ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ
６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代
えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－Ｚｎ－
Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ
－Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を
形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。
なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ－Ｇａ－
Ｏ層やＩｎ－Ｚｎ－Ｏ層、Ｇａ－Ｚｎ－Ｏ層などの混合化合物層を形成しても良い。なお
、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても
良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにか
えて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、
Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（
Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
（実施の形態８）
本実施の形態では、本発明の一態様である半導体装置について、図面を用いて説明する
。なお、本実施の形態では、表示装置を例にして本発明の一態様である半導体装置を説明
する。
図１５（Ａ）に、半導体装置の一例を示す。図１５（Ａ）に示す半導体装置は、画素部
１０１と、走査線駆動回路１０４と、信号線駆動回路１０６と、各々が平行または略平行
に配設され、且つ走査線駆動回路１０４によって電位が制御されるｍ本の走査線１０７と
、各々が平行または略平行に配設され、且つ信号線駆動回路１０６によって電位が制御さ
れるｎ本の信号線１０９と、を有する。さらに、画素部１０１はマトリクス状に配設され
た複数の画素３０１を有する。また、走査線１０７に沿って、各々が平行または略平行に
配設された容量線１１５を有する。なお、容量線１１５は、信号線１０９に沿って、各々
が平行または略平行に配設されていてもよい。また、走査線駆動回路１０４及び信号線駆
動回路１０６をまとめて駆動回路部という場合がある。
各走査線１０７は、画素部１０１においてｍ行ｎ列に配設された画素３０１のうち、い
ずれかの行に配設されたｎ個の画素３０１と電気的に接続される。また、各信号線１０９
は、ｍ行ｎ列に配設された画素３０１のうち、いずれかの列に配設されたｍ個の画素３０
１に電気的と接続される。ｍ、ｎは、ともに１以上の整数である。また、各容量線１１５
は、ｍ行ｎ列に配設された画素３０１のうち、いずれかの行に配設されたｎ個の画素３０
１と電気的に接続される。なお、容量線１１５が、信号線１０９に沿って、各々が平行ま
たは略平行に配設されている場合は、ｍ行ｎ列に配設された画素３０１のうち、いずれか
の列に配設されたｍ個の画素３０１に電気的と接続される。
図１５（Ｂ）及び図１５（Ｃ）は、図１５（Ａ）に示す表示装置の画素３０１に用いる
ことができる回路構成を示している。
図１５（Ｂ）に示す画素３０１は、液晶素子１３２と、トランジスタ１３１＿１と、容
量素子１３３＿１と、を有する。
液晶素子１３２の一対の電極の一方の電位は、画素３０１の仕様に応じて適宜設定され
る。液晶素子１３２は、書き込まれるデータにより配向状態が設定される。なお、複数の
画素３０１のそれぞれが有する液晶素子１３２の一対の電極の一方に共通の電位（コモン
電位）を与えてもよい。また、各行の画素３０１毎の液晶素子１３２の一対の電極の一方
に異なる電位を与えてもよい。
例えば、液晶素子１３２を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモ
ード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍ
ｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅ
ｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢ
Ａ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい
。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉ
ｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（
Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬ
Ｃ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲスト
ホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として
様々なものを用いることができる。
また、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶とカイラル剤とを含む液晶組成物
により液晶素子を構成してもよい。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と
短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。
ｍ行ｎ列目の画素３０１において、トランジスタ１３１＿１のソース電極及びドレイン
電極の一方は、信号線ＤＬ＿ｎに電気的に接続され、他方は液晶素子１３２の一対の電極
の他方に電気的に接続される。また、トランジスタ１３１＿１のゲート電極は、走査線Ｇ
Ｌ＿ｍに電気的に接続される。トランジスタ１３１＿１は、オン状態またはオフ状態にな
ることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子１３３＿１の一対の電極の一方は、電位が供給される配線（以下、容量線ＣＬ
）に電気的に接続され、他方は、液晶素子１３２の一対の電極の他方に電気的に接続され
る。なお、容量線ＣＬの電位の値は、画素３０１の仕様に応じて適宜設定される。容量素
子１３３＿１は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図１５（Ｂ）の画素３０１を有する表示装置では、走査線駆動回路１０４によ
り各行の画素３０１を順次選択し、トランジスタ１３１＿１をオン状態にしてデータ信号
のデータを書き込む。
データが書き込まれた画素３０１は、トランジスタ１３１＿１がオフ状態になることで
保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図１５（Ｃ）に示す画素３０１は、トランジスタ１３１＿２と、容量素子１３３
＿２と、トランジスタ１３４と、発光素子１３５と、を有する。
トランジスタ１３１＿２のソース電極及びドレイン電極の一方は、データ信号が与えら
れる配線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ
１３１＿２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという
）に電気的に接続される。
トランジスタ１３１＿２は、オン状態またはオフ状態になることにより、データ信号の
データの書き込みを制御する機能を有する。
容量素子１３３＿２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線
ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ１３１＿２のソース電極及
びドレイン電極の他方に電気的に接続される。
容量素子１３３＿２は、書き込まれたデータを保持する保持容量としての機能を有する
。
トランジスタ１３４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電
気的に接続される。さらに、トランジスタ１３４のゲート電極は、トランジスタ１３１＿
２のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子１３５のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続
され、他方は、トランジスタ１３４のソース電極及びドレイン電極の他方に電気的に接続
される。
発光素子１３５としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子とも
いう）などを用いることができる。ただし、発光素子１３５としては、これに限定されず
、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与
えられ、他方には、低電源電位ＶＳＳが与えられる。
図１５（Ｃ）の画素３０１を有する表示装置では、走査線駆動回路１０４により各行の
画素３０１を順次選択し、トランジスタ１３１＿２をオン状態にしてデータ信号のデータ
を書き込む。
データが書き込まれた画素３０１は、トランジスタ１３１＿２がオフ状態になることで
保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ１３４の
ソース電極とドレイン電極の間に流れる電流量が制御され、発光素子１３５は、流れる電
流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
なお、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、または様々
な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置の一例とし
ては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機
ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ
など）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子
、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディス
プレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタ
ルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、Ｍ
ＩＲＡＳＯＬ（商標登録）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子
、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、
コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ
素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用
いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳ
ＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅ
ｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置
の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレ
イ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）など
がある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパな
どがある。
ＥＬ素子の一例としては、陽極と、陰極と、陽極と陰極との間に挟まれたＥＬ層と、を
有する素子などがある。ＥＬ層の一例としては、１重項励起子からの発光（蛍光）を利用
するもの、３重項励起子からの発光（燐光）を利用するもの、１重項励起子からの発光（
蛍光）を利用するものと３重項励起子からの発光（燐光）を利用するものとを含むもの、
有機物によって形成されたもの、無機物によって形成されたもの、有機物によって形成さ
れたものと無機物によって形成されたものとを含むもの、高分子の材料の材料を含むもの
、低分子の材料の材料を含むもの、または高分子の材料と低分子の材料とを含むもの、な
どがある。ただし、これに限定されず、ＥＬ素子として様々なものを用いることができる
。
液晶素子の一例としては、液晶の光学的変調作用によって光の透過または非透過を制御
する素子がある。その素子は一対の電極と液晶層により構造されることが可能である。な
お、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界または斜
め方向の電界を含む）によって制御される。なお、具体的には、液晶素子の一例としては
、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サー
モトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（
ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、バナナ型液晶
などを挙げることができる。
次いで、画素３０１に液晶素子を用いた液晶表示装置の具体的な例について説明する。
ここでは、図１５（Ｂ）に示す画素３０１の上面図を図１６に示す。なお、図１６におい
ては、対向電極及び液晶素子を省略する。
図１６において、走査線として機能する導電膜３０４ｃは、信号線に略直交する方向（
図中左右方向）に延伸して設けられている。信号線として機能する導電膜３１０ｄは、走
査線に略直交する方向（図中上下方向）に延伸して設けられている。容量線として機能す
る導電膜３１０ｆは、信号線と平行方向に延伸して設けられている。なお、走査線として
機能する導電膜３０４ｃは、走査線駆動回路１０４（図１５（Ａ）を参照。）と電気的に
接続されており、信号線として機能する導電膜３１０ｄ及び容量線として機能する導電膜
３１０ｆは、信号線駆動回路１０６（図１５（Ａ）を参照。）に電気的に接続されている
。
トランジスタ１０３は、走査線及び信号線が交差する領域に設けられている。トランジ
スタ１０３は、ゲート電極として機能する導電膜３０４ｃ、ゲート絶縁膜（図１６に図示
せず。）、ゲート絶縁膜上に形成されたチャネル領域が形成される酸化物半導体膜３０８
ｂ、ソース電極及びドレイン電極として機能する導電膜３１０ｄ、３１０ｅにより構成さ
れる。なお、導電膜３０４ｃは、走査線としても機能し、酸化物半導体膜３０８ｂと重畳
する領域がトランジスタ１０３のゲート電極として機能する。また、導電膜３１０ｄは、
信号線としても機能し、酸化物半導体膜３０８ｂと重畳する領域がトランジスタ１０３の
ソース電極またはドレイン電極として機能する。また、図１６において、走査線は、上面
形状において端部が酸化物半導体膜３０８ｂの端部より外側に位置する。このため、走査
線はバックライトなどの光源からの光を遮る遮光膜として機能する。この結果、トランジ
スタに含まれる酸化物半導体膜３０８ｂに光が照射されず、トランジスタの電気特性の変
動を抑制することができる。
また、導電膜３１０ｅは、開口部３６２ｃにおいて、画素電極として機能する透光性を
有する導電膜３１６ｂと電気的に接続されている。
容量素子１０５は、開口部３６２において容量線として機能する導電膜３１０ｆと接続
されている。また、容量素子１０５は、ゲート絶縁膜上に形成される透光性を有する導電
膜３０８ｃと、トランジスタ１０３上に設けられる窒化物絶縁膜で形成される誘電体膜と
、画素電極として機能する透光性を有する導電膜３１６ｂで構成されている。即ち、容量
素子１０５は透光性を有する。
このように容量素子１０５は透光性を有するため、画素３０１内に容量素子１０５を大
きく（大面積に）形成することができる。従って、開口率を高めつつ、５０％以上、好ま
しくは５５％以上、好ましくは６０％以上とすることが可能であると共に、電荷容量を増
大させた半導体装置を得ることができる。例えば、解像度の高い半導体装置、例えば液晶
表示装置においては、画素の面積が小さくなり、容量素子の面積も小さくなる。このため
、解像度の高い半導体装置において、容量素子に蓄積される電荷容量が小さくなる。しか
しながら、本実施の形態に示す容量素子１０５は透光性を有するため、当該容量素子を画
素に設けることで、各画素において十分な電荷容量を得つつ、開口率を高めることができ
る。代表的には、画素密度が２００ｐｐｉ以上、さらには３００ｐｐｉ以上である高解像
度の半導体装置に好適に用いることができる。
また、図１６に示す画素３０１は、信号線として機能する導電膜３１０ｄと平行な辺と
比較して走査線として機能する導電膜３０４ｃと平行な辺の方が長い形状であり、且つ容
量線として機能する導電膜３１０ｆが、信号線として機能する導電膜３１０ｄと平行な方
向に延伸して設けられている。この結果、画素３０１に占める導電膜３１０ｆの面積を低
減することが可能であるため、開口率を高めることができる。また、容量線として機能す
る導電膜３１０ｆが接続電極を用いず、直接透光性を有する導電膜３０８ｃと接するため
、さらに開口率を高めることができる。
また、本発明の一態様は、高解像度の表示装置においても、開口率を高めることができ
るため、バックライトなどの光源の光を効率よく利用することができ、表示装置の消費電
力を低減することができる。
次いで、図１６の一点鎖線Ｃ－Ｄ間における断面図を図１７に示す。なお、図１７にお
いて、走査線駆動回路１０４及び信号線駆動回路１０６を含む駆動回路部（上面図を省略
する。）の断面図をＡ－Ｂに示す。本実施の形態においては、縦電界方式の液晶表示装置
について説明する。
本実施の形態に示す液晶表示装置は、一対の基板（基板３０２と基板３４２）間に液晶
素子３２２が挟持されている。
液晶素子３２２は、基板３０２の上方の透光性を有する導電膜３１６ｂと、配向性を制
御する膜（以下、配向膜３１８、３５２という）と、液晶層３２０と、導電膜３５０と、
を有する。なお、透光性を有する導電膜３１６ｂは、液晶素子３２２の一方の電極として
機能し、導電膜３５０は、液晶素子３２２の他方の電極として機能する。
このように、液晶表示装置とは、液晶素子を有する装置のことをいう。なお、液晶表示
装置は、複数の画素を駆動させる駆動回路等を含む。また、液晶表示装置は、別の基板上
に配置された制御回路、電源回路、信号生成回路及びバックライトモジュール等を含み、
液晶モジュールとよぶこともある。
駆動回路部において、ゲート電極として機能する導電膜３０４ａ、ゲート絶縁膜として
機能する絶縁膜３０５及び絶縁膜３０６、チャネル領域が形成される酸化物半導体膜３０
８ａ、ソース電極及びドレイン電極として機能する導電膜３１０ａ、３１０ｂによりトラ
ンジスタ１０２を構成する。酸化物半導体膜３０８ａは、ゲート絶縁膜上に設けられる。
画素部において、ゲート電極として機能する導電膜３０４ｃ、ゲート絶縁膜として機能
する絶縁膜３０５及び絶縁膜３０６、ゲート絶縁膜上に形成されたチャネル領域が形成さ
れる酸化物半導体膜３０８ｂ、ソース電極及びドレイン電極として機能する導電膜３１０
ｄ、３１０ｅによりトランジスタ１０３を構成する。酸化物半導体膜３０８ｂは、ゲート
絶縁膜上に設けられる。また、導電膜３１０ｄ、３１０ｅ上には、絶縁膜３１２、絶縁膜
３１４が保護膜として設けられている。
また、画素電極として機能する透光性を有する導電膜３１６ｂが、絶縁膜３１２及び絶
縁膜３１４に設けられた開口部において、導電膜３１０ｅと接続する。
また、一方の電極として機能する透光性を有する導電膜３０８ｃ、誘電体膜として機能
する絶縁膜３１４、他方の電極として機能する透光性を有する導電膜３１６ｂにより容量
素子１０５を構成する。透光性を有する導電膜３０８ｃは、ゲート絶縁膜上に設けられる
。
また、駆動回路部において、導電膜３０４ａ、３０４ｃと同時に形成された導電膜３０
４ｂと、導電膜３１０ａ、３１０ｂ、３１０ｄ、３１０ｅと同時に形成された導電膜３１
０ｃとは、透光性を有する導電膜３１６ｂと同時に形成された透光性を有する導電膜３１
６ａで接続される。
導電膜３０４ｂ及び透光性を有する導電膜３１６ａは、絶縁膜３０６及び絶縁膜３１２
に設けられた開口部において接続する。また、導電膜３１０ｃと透光性を有する導電膜３
１６ａは、絶縁膜３１２及び絶縁膜３１４に設けられた開口部において接続する。
ここで、図１７に示す表示装置の構成要素について、以下に説明する。
基板３０２上には、導電膜３０４ａ、３０４ｂ、３０４ｃが形成されている。導電膜３
０４ａは、駆動回路部のトランジスタのゲート電極としての機能を有する。また、導電膜
３０４ｃは、画素部１０１に形成され、画素部のトランジスタのゲート電極として機能す
る。また、導電膜３０４ｂは、走査線駆動回路１０４に形成され、導電膜３１０ｃと接続
する。
基板３０２は、実施の形態１に示す基板１１の材料を適宜用いることができる。
導電膜３０４ａ、３０４ｂ、３０４ｃとしては、実施の形態１に示すゲート電極１５の
材料及び作製方法を適宜用いることができる。
基板３０２、及び導電膜３０４ａ、３０４ｃ、３０４ｂ上には、絶縁膜３０５、絶縁膜
３０６が形成されている。絶縁膜３０５、絶縁膜３０６は、駆動回路部のトランジスタの
ゲート絶縁膜、及び画素部１０１のトランジスタのゲート絶縁膜としての機能を有する。
絶縁膜３０５としては、実施の形態１に示すゲート絶縁膜１７で説明した窒化物絶縁膜
を用いて形成することが好ましい。絶縁膜３０６としては、実施の形態１に示すゲート絶
縁膜１７で説明した酸化物絶縁膜を用いて形成することが好ましい。
絶縁膜３０６上には、酸化物半導体膜３０８ａ、３０８ｂ、透光性を有する導電膜３０
８ｃが形成されている。酸化物半導体膜３０８ａは、導電膜３０４ａと重畳する位置に形
成され、駆動回路部のトランジスタのチャネル領域として機能する。また、酸化物半導体
膜３０８ｂは、導電膜３０４ｃと重畳する位置に形成され、画素部のトランジスタのチャ
ネル領域として機能する。透光性を有する導電膜３０８ｃは、容量素子１０５の一方の電
極として機能する。
酸化物半導体膜３０８ａ、３０８ｂ、及び透光性を有する導電膜３０８ｃは、実施の形
態１に示す酸化物半導体膜１８の材料及び作製方法を適宜用いることができる。
透光性を有する導電膜３０８ｃは、酸化物半導体膜３０８ａ、３０８ｂと同様に、酸化
物半導体膜であり、且つ不純物が含まれていることを特徴とする。不純物としては、水素
がある。なお、水素の代わりに不純物として、ホウ素、リン、スズ、アンチモン、希ガス
元素、アルカリ金属、アルカリ土類金属等が含まれていてもよい。
酸化物半導体膜３０８ａ、３０８ｂ、及び透光性を有する導電膜３０８ｃは共に、ゲー
ト絶縁膜上に形成されるが、不純物濃度が異なる。具体的には、酸化物半導体膜３０８ａ
、３０８ｂと比較して、透光性を有する導電膜３０８ｃの不純物濃度が高い。例えば、酸
化物半導体膜３０８ａ、３０８ｂに含まれる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ
３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１８
ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに
好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下であり、透光性を有する導電膜３０８ｃ
に含まれる水素濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０
ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上である。
また、酸化物半導体膜３０８ａ、３０８ｂと比較して、透光性を有する導電膜３０８ｃに
含まれる水素濃度は２倍、好ましくは１０倍以上である。
また、透光性を有する導電膜３０８ｃは、酸化物半導体膜３０８ａ、３０８ｂより抵抗
率が低い。透光性を有する導電膜３０８ｃの抵抗率が、酸化物半導体膜３０８ａ、３０８
ｂの抵抗率の１×１０－８倍以上１×１０－１倍以下であることが好ましく、代表的には
１×１０－３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好ましくは、抵抗率が１×１０－
３Ωｃｍ以上１×１０－１Ωｃｍ未満であるとよい。
酸化物半導体膜３０８ａ、３０８ｂは、絶縁膜３０６及び絶縁膜３１２等の、酸化物半
導体膜との界面特性を向上させることが可能な材料で形成される膜と接しているため、酸
化物半導体膜３０８ａ、３０８ｂは、半導体として機能し、酸化物半導体膜３０８ａ、３
０８ｂを有するトランジスタは、優れた電気特性を有する。
一方、透光性を有する導電膜３０８ｃは、開口部３６２（図６（Ａ）参照。）において
絶縁膜３１４と接する。絶縁膜３１４は、外部からの不純物、例えば、水、アルカリ金属
、アルカリ土類金属等が、酸化物半導体膜へ拡散するのを防ぐ材料で形成される膜であり
、更には水素を含む。このため、絶縁膜３１４の水素が酸化物半導体膜３０８ａ、３０８
ｂと同時に形成された酸化物半導体膜に拡散すると、該酸化物半導体膜において水素は酸
素と結合し、キャリアである電子が生成される。また、絶縁膜３１４をプラズマＣＶＤ法
またはスパッタリング法で成膜すると、酸化物半導体膜がプラズマに曝され、酸素欠損が
生成される。当該酸素欠損に絶縁膜３１４に含まれる水素が入ることで、キャリアである
電子が生成される。これらの結果、酸化物半導体膜は、導電性が高くなり導体として機能
する。即ち、導電性の高い酸化物半導体膜ともいえる。ここでは、酸化物半導体膜３０８
ａ、３０８ｂと同様の材料を主成分とし、且つ水素濃度が酸化物半導体膜３０８ａ、３０
８ｂより高いことにより、導電性が高められた金属酸化物を、透光性を有する導電膜３０
８ｃとよぶ。
ただし、本発明の実施形態の一態様は、これに限定されず、透光性を有する導電膜３０
８ｃは、場合によっては、絶縁膜３１４と接していないことも可能である。
また、本発明の実施形態の一態様は、これに限定されず、透光性を有する導電膜３０８
ｃは、場合によっては、酸化物半導体膜３０８ａ、３０８ｂと別々の工程で形成されても
よい。その場合には、透光性を有する導電膜３０８ｃは、酸化物半導体膜３０８ａ、３０
８ｂと、異なる材質を有していても良い。例えば、透光性を有する導電膜３０８ｃは、イ
ンジウム錫酸化物（以下、ＩＴＯと示す。）、またはインジウム亜鉛酸化物等を用いて形
成してもよい。
本実施の形態に示す半導体装置は、トランジスタの酸化物半導体膜と同時に、容量素子
の一方となる電極を形成する。また、画素電極として機能する透光性を有する導電膜を容
量素子の他方の電極として用いる。これらのため、容量素子を形成するために、新たに導
電膜を形成する工程が不要であり、半導体装置の作製工程を削減できる。また、容量素子
は、一対の電極が透光性を有する導電膜で形成されているため、透光性を有する。この結
果、容量素子の占有面積を大きくしつつ、画素の開口率を高めることができる。
導電膜３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅは、実施の形態１に示す一
対の電極２１、２２の材料及び作製方法を適宜用いることができる。
絶縁膜３０６、酸化物半導体膜３０８ａ、３０８ｂ、透光性を有する導電膜３０８ｃ、
及び導電膜３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ上には、絶縁膜３１２、
絶縁膜３１４が形成されている。絶縁膜３１２は、絶縁膜３０６と同様に、酸化物半導体
膜との界面特性を向上させることが可能な材料を用いることが好ましく、少なくとも実施
の形態１に示す酸化物絶縁膜２４と同様の材料及び作製方法を適宜用いることができる。
また、実施の形態１に示すように、酸化物絶縁膜２３及び酸化物絶縁膜を積層して形成し
てもよい。
絶縁膜３１４は、絶縁膜３０５と同様に、外部からの不純物、例えば、水、アルカリ金
属、アルカリ土類金属等が、酸化物半導体膜へ拡散するのを防ぐ材料を用いることが好ま
しく、実施の形態１に示す窒化物絶縁膜２５の材料及び作製方法を適宜用いることができ
る。
また、絶縁膜３１４上には透光性を有する導電膜３１６ａ、３１６ｂが形成されている
。透光性を有する導電膜３１６ａは、開口部３６４ａ（図２０（Ｃ）参照。）において導
電膜３０４ｂと電気的に接続され、開口部３６４ｂ（図２０（Ｃ）参照。）において導電
膜３１０ｃと電気的に接続される。即ち、導電膜３０４ｂ及び導電膜３１０ｃを接続する
接続電極として機能する。透光性を有する導電膜３１６ｂは、開口部３６４ｃ（図２０（
Ｃ）参照。）において導電膜３１０ｅと電気的に接続され、画素の画素電極としての機能
を有する。また、透光性を有する導電膜３１６ｂは、容量素子の一対の電極の一方として
機能することができる。
導電膜３０４ｂ及び導電膜３１０ｃが直接接するような接続構造とするには、導電膜３
１０ｃを形成する前に、絶縁膜３０５、絶縁膜３０６に開口部を形成するためにパターニ
ングを行い、マスクを形成する必要があるが、図１７の接続構造には、当該フォトマスク
が不要である。しかしながら、図１７のように、透光性を有する導電膜３１６ａにより、
導電膜３０４ｂ及び導電膜３１０ｃを接続することで、導電膜３０４ｂ及び導電膜３１０
ｃが直接接する接続部を作製する必要が無くなり、フォトマスクを１枚少なくすることが
できる。即ち、半導体装置の作製工程を削減することが可能である。
透光性を有する導電膜３１６ａ、３１６ｂとしては、酸化タングステンを含むインジウ
ム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム
酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができ
る。
また、基板３４２上には、有色性を有する膜（以下、有色膜３４６という。）が形成さ
れている。有色膜３４６は、カラーフィルタとしての機能を有する。また、有色膜３４６
に隣接する遮光膜３４４が基板３４２上に形成される。遮光膜３４４は、ブラックマトリ
クスとして機能する。また、有色膜３４６は、必ずしも設ける必要はなく、例えば、表示
装置が白黒の場合等によって、有色膜３４６を設けない構成としてもよい。
有色膜３４６としては、特定の波長帯域の光を透過する有色膜であればよく、例えば、
赤色の波長帯域の光を透過する赤色（Ｒ）のカラーフィルタ、緑色の波長帯域の光を透過
する緑色（Ｇ）のカラーフィルタ、青色の波長帯域の光を透過する青色（Ｂ）のカラーフ
ィルタなどを用いることができる。
遮光膜３４４としては、特定の波長帯域の光を遮光する機能を有していればよく、金属
膜または黒色顔料等を含んだ有機絶縁膜などを用いることができる。
また、有色膜３４６上には、絶縁膜３４８が形成されている。絶縁膜３４８は、平坦化
層としての機能、または有色膜３４６が含有しうる不純物を液晶素子側へ拡散するのを抑
制する機能を有する。
また、絶縁膜３４８上には、導電膜３５０が形成されている。導電膜３５０は、画素部
の液晶素子が有する一対の電極の他方としての機能を有する。なお、透光性を有する導電
膜３１６ａ、３１６ｂ、及び導電膜３５０上には、配向膜としての機能を有する絶縁膜を
別途形成してもよい。
また、透光性を有する導電膜３１６ａ、３１６ｂと導電膜３５０との間には、液晶層３
２０が形成されている。また液晶層３２０は、シール材（図示しない）を用いて、基板３
０２と基板３４２の間に封止されている。なお、シール材は、外部からの水分等の入り込
みを抑制するために、無機材料と接触する構成が好ましい。
また、透光性を有する導電膜３１６ａ、３１６ｂと導電膜３５０との間に液晶層３２０
の厚さ（セルギャップともいう）を維持するスペーサを設けてもよい。
図１７に示す半導体装置に示す基板３０２上に設けられた素子部の作製方法について、
図１８乃至図２１を用いて説明する。
まず、基板３０２を準備する。ここでは、基板３０２としてガラス基板を用いる。
次に、基板３０２上に導電膜を形成し、該導電膜を所望の領域に加工することで、導電
膜３０４ａ、３０４ｂ、３０４ｃを形成する。なお、導電膜３０４ａ、３０４ｂ、３０４
ｃの形成は、所望の領域に第１のパターニングによるマスクの形成を行い、該マスクに覆
われていない領域をエッチングすることで形成することができる（図１８（Ａ）参照）。
また、導電膜３０４ａ、３０４ｂ、３０４ｃとしては、代表的には、蒸着法、ＣＶＤ法
、スパッタリング法、スピンコート法等を用いて形成することができる。
次に、基板３０２、及び導電膜３０４ａ、３０４ｂ、３０４ｃ上に、絶縁膜３０５を形
成し、絶縁膜３０５上に絶縁膜３０６を形成する（図１８（Ａ）参照）。
絶縁膜３０５及び絶縁膜３０６は、スパッタリング法、ＣＶＤ法等により形成すること
ができる。なお、絶縁膜３０５及び絶縁膜３０６は、真空中で連続して形成すると不純物
の混入が抑制され好ましい。
次に、絶縁膜３０６上に酸化物半導体膜３０７を形成する（図１８（Ｂ）参照）。
酸化物半導体膜３０７は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザ
ーアブレーション法などを用いて形成することができる。
次に、酸化物半導体膜３０７を所望の領域に加工することで、島状の酸化物半導体膜３
０８ａ、３０８ｂ、３０８ｄを形成する。なお、酸化物半導体膜３０８ａ、３０８ｂ、３
０８ｄの形成は、所望の領域に第２のパターニングによるマスクの形成を行い、該マスク
に覆われていない領域をエッチングすることで形成することができる。エッチングとして
は、ドライエッチング、ウエットエッチング、または双方を組み合わせたエッチングを用
いることができる（図１８（Ｃ）参照）。
次に、絶縁膜３０６、及び酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄ上に導電膜３
０９を形成する（図１９（Ａ）参照）。
導電膜３０９としては、例えば、スパッタリング法を用いて形成することができる。
次に、導電膜３０９を所望の領域に加工することで、導電膜３１０ａ、３１０ｂ、３１
０ｃ、３１０ｄ、３１０ｅを形成する。なお、導電膜３１０ａ、３１０ｂ、３１０ｃ、３
１０ｄ、３１０ｅの形成は、所望の領域に第３のパターニングによるマスクの形成を行い
、該マスクに覆われていない領域をエッチングすることで、形成することができる（図１
９（Ｂ）参照）。
次に、絶縁膜３０６、酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄ、及び導電膜３１
０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ上を覆うように、絶縁膜３１１を形成す
る（図１９（Ｃ）参照）。
絶縁膜３１１としては、実施の形態１に示す酸化物絶縁膜２３及び酸化物絶縁膜２４と
同様の条件を用いて積層して形成することができる。実施の形態１に示すように、酸化物
絶縁膜２３を加熱しながら形成することで、酸化物半導体膜３０８ａ、３０８ｂ、３０８
ｄに含まれる水素、水等を脱離させ、高純度化された酸化物半導体膜を形成することがで
きる。
次に、絶縁膜３１１を所望の領域に加工することで、絶縁膜３１２、及び開口部３６２
を形成する。なお、絶縁膜３１１、及び開口部３６２の形成は、所望の領域に第４のパタ
ーニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングするこ
とで、形成することができる（図２０（Ａ）参照）。
なお、開口部３６２は、酸化物半導体膜３０８ｄの表面が露出するように形成する。開
口部３６２の形成方法としては、例えば、ドライエッチング法を用いることができる。た
だし、開口部３６２の形成方法としては、これに限定されず、ウエットエッチング法、ま
たはドライエッチング法とウエットエッチング法を組み合わせた形成方法としてもよい。
こののち、実施の形態１と同様に、加熱処理を行って、絶縁膜３１１に含まれる酸素の
一部を酸化物半導体膜３０８ａ、３０８ｂに酸素を移動させ、酸化物半導体膜３０８ａ、
３０８ｂに含まれる酸素欠損を補填することが可能である。この結果、酸化物半導体膜３
０８ａ、３０８ｂに含まれる酸素欠損量を低減することができる。
次に、絶縁膜３１２及び酸化物半導体膜３０８ｄ上に絶縁膜３１３を形成する（図２０
（Ｂ）参照）。
絶縁膜３１３としては、外部からの不純物、例えば、酸素、水素、水、アルカリ金属、
アルカリ土類金属等が、酸化物半導体膜へ拡散するのを防ぐ材料を用いることが好ましく
、更には水素を含むことが好ましく、代表的には窒素を含む無機絶縁材料、例えば窒化物
絶縁膜を用いることができる。絶縁膜３１３としては、例えば、ＣＶＤ法を用いて形成す
ることができる。
絶縁膜３１４は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等
が、酸化物半導体膜へ拡散するのを防ぐ材料で形成される膜であり、更には水素を含む。
このため、絶縁膜３１４の水素が酸化物半導体膜３０８ｄに拡散すると、該酸化物半導体
膜３０８ｄにおいて水素は酸素と結合し、キャリアである電子が生成される。この結果、
酸化物半導体膜３０８ｄは、導電性が高くなり、透光性を有する導電膜３０８ｃとなる。
また、上記窒化シリコン膜は、ブロック性を高めるために、高温で成膜されることが好
ましく、例えば基板温度１００℃以上４００℃以下、より好ましくは３００℃以上４００
℃以下の温度で加熱して成膜することが好ましい。また高温で成膜する場合は、酸化物半
導体膜３０８ａ、３０８ｂとして用いる酸化物半導体から酸素が脱離し、キャリア濃度が
上昇する現象が発生することがあるため、このような現象が発生しない温度とする。
次に、絶縁膜３１３を所望の領域に加工することで、絶縁膜３１４、及び開口部３６４
ａ、３６４ｂ、３６４ｃを形成する。なお、絶縁膜３１４、及び開口部３６４ａ、３６４
ｂ、３６４ｃは、所望の領域に第５のパターニングによるマスクの形成を行い、該マスク
に覆われていない領域をエッチングすることで形成することができる（図２０（Ｃ）参照
）。
また、開口部３６４ａは、導電膜３０４ｂの表面が露出するように形成する。また、開
口部３６４ｂは、導電膜３１０ｃが露出するように形成する。また、開口部３６４ｃは、
導電膜３１０ｅが露出するように形成する。
なお、開口部３６４ａ、３６４ｂ、３６４ｃの形成方法としては、例えば、ドライエッ
チング法を用いることができる。ただし、開口部３６４ａ、３６４ｂ、３６４ｃの形成方
法としては、これに限定されず、ウエットエッチング法、またはドライエッチング法とウ
エットエッチング法を組み合わせた形成方法としてもよい。
次に、開口部３６４ａ、３６４ｂ、３６４ｃを覆うように絶縁膜３１４上に導電膜３１
５を形成する（図２１（Ａ）参照）。
導電膜３１５としては、例えば、スパッタリング法を用いて形成することができる。
次に、導電膜３１５を所望の領域に加工することで、透光性を有する導電膜３１６ａ、
３１６ｂを形成する。なお、透光性を有する導電膜３１６ａ、３１６ｂの形成は、所望の
領域に第６のパターニングによるマスクの形成を行い、該マスクに覆われていない領域を
エッチングすることで形成することができる（図２１（Ｂ）参照）。
以上の工程で基板３０２上に、トランジスタを有する画素部及び駆動回路部を形成する
ことができる。なお、本実施の形態に示す作製工程においては、第１乃至第６のパターニ
ング、すなわち６枚のマスクでトランジスタ、及び容量素子を同時に形成することができ
る。
なお、本実施の形態では、絶縁膜３１４に含まれる水素を酸化物半導体膜３０８ｄに拡
散させて、酸化物半導体膜３０８ｄの導電性を高めたが、酸化物半導体膜３０８ａ、３０
８ｂをマスクで覆い、酸化物半導体膜３０８ｄに不純物、代表的には、水素、ホウ素、リ
ン、スズ、アンチモン、希ガス元素、アルカリ金属、アルカリ土類金属等を添加して、酸
化物半導体膜３０８ｄの導電性を高めてもよい。酸化物半導体膜３０８ｄに水素、ホウ素
、リン、スズ、アンチモン、希ガス元素等を添加する方法としては、イオンドーピング法
、イオン注入法等がある。一方、酸化物半導体膜３０８ｄにアルカリ金属、アルカリ土類
金属等を添加する方法としては、該不純物を含む溶液を酸化物半導体膜３０８ｄに曝す方
法がある。
次に、基板３０２に対向して設けられる基板３４２上に形成される構造について、以下
説明を行う。
まず、基板３４２を準備する。基板３４２としては、基板３０２に示す材料を援用する
ことができる。次に、基板３４２上に遮光膜３４４、有色膜３４６を形成する（図２２（
Ａ）参照）。
遮光膜３４４及び有色膜３４６は、様々な材料を用いて、印刷法、インクジェット法、
フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ所望の位置に形成する。
次に、遮光膜３４４、及び有色膜３４６上に絶縁膜３４８を形成する（図２２（Ｂ）参
照）。
絶縁膜３４８としては、例えば、アクリル樹脂、エポキシ樹脂、ポリイミド等の有機絶
縁膜を用いることができる。絶縁膜３４８を形成することによって、例えば、有色膜３４
６中に含まれる不純物等を液晶層３２０側に拡散することを抑制することができる。ただ
し、絶縁膜３４８は、必ずしも設ける必要はなく、絶縁膜３４８を形成しない構造として
もよい。
次に、絶縁膜３４８上に導電膜３５０を形成する（図２２（Ｃ）参照）。導電膜３５０
としては、導電膜３１５に示す材料を援用することができる。
以上の工程で基板３４２上に形成される構造を形成することができる。
次に、基板３０２と基板３４２上、より詳しくは基板３０２上に形成された絶縁膜３１
４、透光性を有する導電膜３１６ａ、３１６ｂと、基板３４２上に形成された導電膜３５
０上に、それぞれ配向膜３１８と配向膜３５２を形成する。配向膜３１８、配向膜３５２
は、ラビング法、光配向法等を用いて形成することができる。その後、基板３０２と、基
板３４２との間に液晶層３２０を形成する。液晶層３２０の形成方法としては、ディスペ
ンサ法（滴下法）や、基板３０２と基板３４２とを貼り合わせてから毛細管現象を用いて
液晶を注入する注入法を用いることができる。
以上の工程で、図１７に示す表示装置を作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
＜変形例１＞
画素３０１に液晶素子を用いた液晶表示装置の変形例について説明する。ここでは、図
１５（Ｂ）に示す画素３０１の上面図を図２３に示す。なお、図２３においては、対向電
極及び液晶素子を省略する。なお、実施の形態８と同様の構成については、説明を省略す
る。
＜半導体装置の構成＞
図２３において、開口部３７２ｃの内側に開口部３７４ｃが設けられる点が図１６に示
す画素３０１と異なる。また、開口部３６４の代わりに開口部３７２が設けられる点が図
１７に示す画素と異なる。導電膜３１０ｅは、開口部３７２ｃ及び開口部３７４ｃにおい
て、画素電極として機能する透光性を有する導電膜３１６ｂと電気的に接続されている。
次に、図２３の一点鎖線Ｃ－Ｄ間における断面図を図２４に示す。なお、図２４におい
て、駆動回路部（上面図を省略する。）の断面図をＡ－Ｂに示す。
図２４に示すように、導電膜３０４ａ上には、絶縁膜３０６及び絶縁膜３１２に設けら
れた開口部３７２ａ（図２５（Ａ）参照。）と、絶縁膜３１４に設けられた開口部３７４
ａ（図２５（Ｃ）参照。）とを有する。開口部３７４ａ（図２５（Ｃ）参照。）は、開口
部３７２ａ（図２５（Ａ）参照。）の内側に位置する。開口部３７４ａ（図２５（Ｃ）参
照。）において、導電膜３０４ａと透光性を有する導電膜３１６ａが接続される。
また、導電膜３１０ｃ上には、絶縁膜３１２に設けられた開口部３７２ｂ（図２５（Ａ
）参照。）と、絶縁膜３１４に設けられた開口部３７４ｂ（図２５（Ｃ）参照。）とを有
する。開口部３７４ｂ（図２５（Ｃ）参照。）は、開口部３７２ｂ（図２５（Ａ）参照。
）の内側に位置する。開口部３７４ｂ（図２５（Ｃ）参照。）において、導電膜３１０ｃ
と透光性を有する導電膜３１６ａが接続される。
また、導電膜３１０ｅ上には、絶縁膜３１２に設けられた開口部３７２ｃ（図２５（Ａ
）参照。）と、絶縁膜３１４に設けられた開口部３７４ｃ（図２５（Ｃ）参照。）とを有
する。開口部３７４ｃ（図２５（Ｃ）参照。）は、開口部３７２ｃ（図２５（Ａ）参照。
）の内側に位置する。開口部３７４ｃ（図２５（Ｃ）参照。）において、導電膜３１０ｅ
と透光性を有する導電膜３１６ｂが接続される。
また、透光性を有する導電膜３０８ｃ上には、絶縁膜３１２に設けられた開口部３７２
（図２５（Ａ）参照。）を有する。開口部３７２において、透光性を有する導電膜３０８
ｃは絶縁膜３１４と接する。
導電膜３０４ｂ及び透光性を有する導電膜３１６ａの接続部、導電膜３１０ｃ及び透光
性を有する導電膜３１６ａの接続部、導電膜３１０ｅ及び透光性を有する導電膜３１６ｂ
の接続部はそれぞれ、絶縁膜３０５または／及び絶縁膜３１４で覆われている。絶縁膜３
０５及び絶縁膜３１４は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類
金属等が、酸化物半導体膜へ拡散するのを防ぐ材料で形成される絶縁膜で形成される。ま
た、開口部３７２ａ、３７２ｂ、３７２ｃ、３７２（図２５（Ａ）参照。）の側面が絶縁
膜３０５または／及び絶縁膜３１４で覆われている。絶縁膜３０５及び絶縁膜３１４の内
側には酸化物半導体膜が設けられているため、外部からの不純物、例えば水、アルカリ金
属、アルカリ土類金属等が、導電膜３０４ｂ、導電膜３１０ｃ、３１０ｅ、及び透光性を
有する導電膜３０８ｃ、３１６ａ、３１６ｂの接続部から、トランジスタに含まれる酸化
物半導体膜へ拡散することを防ぐことができる。このため、トランジスタの電気特性の変
動を防ぐことが可能であり、半導体装置の信頼性を高めることができる。
図２４に示す半導体装置に示す基板３０２上に設けられた素子部の作製方法について、
図１９、図２５、及び図２６を用いて説明する。
実施の形態８と同様に、図１８及び図１９の工程を経て、基板３０２上に、ゲート電極
として機能する導電膜３０４ａ、３０４ｂ、３０４ｃ、ゲート絶縁膜として機能する絶縁
膜３０５及び絶縁膜３０６、酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄ、導電膜３１
０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ、絶縁膜３１１を形成する。なお、当該
工程において、第１のパターニング乃至第３のパターニングを行い、それぞれ導電膜３０
４ａ、３０４ｂ、３０４ｃ、酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄ、導電膜３１
０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅを形成している。
この後、実施の形態８と同様に、加熱処理を行って、絶縁膜３１１に含まれる酸素の一
部を酸化物半導体膜３０８ａ、３０８ｂに酸素を移動させ、酸化物半導体膜３０８ａ、３
０８ｂに含まれる酸化物半導体膜中の酸素欠損を補填することが可能である。この結果、
酸化物半導体膜３０８ａ、３０８ｂに含まれる酸素欠損量を低減することができる。
次に、図２５（Ａ）に示すように、絶縁膜３１１を所望の領域に加工することで、絶縁
膜３１２、及び開口部３７２、３７２ｂ、３７２ｃを形成する。さらに、ゲート絶縁膜の
一部である絶縁膜３０６を所望の領域に加工することで、開口部３７２ａを形成する。な
お、絶縁膜３０５、絶縁膜３１２、及び開口部３７２、３７２ａ、３７２ｂ、３７２ｃの
形成は、所望の領域に第４のパターニングによるマスクの形成を行い、該マスクに覆われ
ていない領域をエッチングすることで、形成することができる。開口部３７２、３７２ａ
、３７２ｂ、３７２ｃの形成方法としては、適宜実施の形態８に示す開口部３６２の形成
方法を用いることができる。
当該エッチング工程において、少なくとも開口部３７２ａを形成することで、後に行わ
れる第５のパターニングで形成されたマスクを用いたエッチング工程の際に、エッチング
量を削減することが可能である。
次に、絶縁膜３０５、導電膜３１０ｃ、３１０ｅ、絶縁膜３１２、及び酸化物半導体膜
３０８ｄ上に絶縁膜３１３を形成する（図２５（Ｂ）参照）。
次に、実施の形態８と同様に、絶縁膜３１３を所望の領域に加工することで、絶縁膜３
１４、及び開口部３７４ａ、３７４ｂ、３７４ｃを形成する。なお、絶縁膜３１４、及び
開口部３７４ａ、３７４ｂ、３７４ｃは、所望の領域に第５のパターニングによるマスク
の形成を行い、該マスクに覆われていない領域をエッチングすることで形成することがで
きる（図２５（Ｃ）参照）。
次に、実施の形態８と同様に、開口部３７４ａ、３７４ｂ、３７４ｃを覆うように絶縁
膜３１４上に導電膜３１５を形成する（図２６（Ａ）参照）。
次に、導電膜３１５を所望の領域に加工することで、透光性を有する導電膜３１６ａ、
３１６ｂを形成する。なお、透光性を有する導電膜３１６ａ、３１６ｂの形成は、所望の
領域に第６のパターニングによるマスクの形成を行い、該マスクに覆われていない領域を
エッチングすることで形成することができる（図２６（Ｂ）参照）。
以上の工程で基板３０２上に、トランジスタを有する画素部及び駆動回路部を形成する
ことができる。なお、本実施の形態に示す作製工程においては、第１乃至第６のパターニ
ング、すなわち６枚のマスクでトランジスタ、及び容量素子を同時に形成することができ
る。
図２５（Ａ）において、開口部３７２ａを形成しない工程の場合、図２５（Ｃ）に示す
エッチング工程において、絶縁膜３０５、絶縁膜３０６、絶縁膜３１２、及び絶縁膜３１
４をエッチングしなければならず、他の開口部と比べてエッチング量が増えてしまう。こ
のため、当該エッチング工程においてばらつきが生じてしまい、一部の領域においては、
開口部３７４ａが形成されず、後に形成される透光性を有する導電膜３１６ａと導電膜３
０４ｂのコンタクト不良が生じてしまう。しかしながら、本実施の形態においては、２回
のエッチング工程により開口部３７２ａ及び開口部３７４ａを形成するため、当該開口部
の形成工程においてエッチング不良が生じにくい。この結果、半導体装置の歩留まりを向
上させることが可能である。なお、ここでは、開口部３７２ａを用いて説明したが、開口
部３７４ｂ及び開口部３７４ｃにおいても同様の効果を有する。
＜変形例２＞
画素３０１に液晶素子を用いた液晶表示装置の変形例について説明する。図１７及び図
２４に示す液晶表示装置において、透光性を有する導電膜３０８は、絶縁膜３１４と接し
ているが、絶縁膜３０５と接する構造とすることができる。この場合、図２０に示すよう
な開口部３６２を設ける必要が無いため、透光性を有する導電膜３１６ａ、３１６ｂ表面
の段差を低減することが可能である。このため、液晶層３２０に含まれる液晶材料の配向
乱れを低減することが可能である。また、コントラストの高い半導体装置を作製すること
ができる。
このような構造は、図１８（Ｂ）において、酸化物半導体膜３０７を形成する前に、絶
縁膜３０６を選択的にエッチングして、絶縁膜３０５の一部を露出させればよい。
＜変形例３＞
ここでは、実施の形態１に示す半導体装置の変形例について、図２７乃至図２９を用い
て説明する。図２７において、Ａ－Ｂに駆動回路部の断面図を示し、Ｃ－Ｄに画素部の断
面図を示す。
図２７に示す半導体装置は、実施の形態１に示す半導体装置と比較して、チャネル保護
型のトランジスタを用いている点が異なる。
駆動回路部において、ゲート電極として機能する導電膜３０４ａ、ゲート絶縁膜として
機能する絶縁膜３０５及び絶縁膜３０６、チャネル領域が形成される酸化物半導体膜３０
８ａ、ソース電極及びドレイン電極として機能する導電膜３１０ａ、３１０ｂによりトラ
ンジスタ１０２を構成する。酸化物半導体膜３０８ａと導電膜３１０ａ、３１０ｂの間に
、チャネル保護膜として機能する絶縁膜３１２が設けられる。また、導電膜３１０ａ、３
１０ｂ、３１０ｃ上には、絶縁膜３１４が保護膜として設けられている。
画素部において、ゲート電極として機能する導電膜３０４ｃ、ゲート絶縁膜として機能
する絶縁膜３０５及び絶縁膜３０６、ゲート絶縁膜上に形成されたチャネル領域が形成さ
れる酸化物半導体膜３０８ｂ、ソース電極及びドレイン電極として機能する導電膜３１０
ｄ、３１０ｅによりトランジスタ１０３を構成する。酸化物半導体膜３０８ｂと導電膜３
１０ｄ、３１０ｅの間に、チャネル保護膜として機能する絶縁膜３１２が設けられる。ま
た、導電膜３１０ｄ、３１０ｅ、透光性を有する導電膜３０８ｃ上には、絶縁膜３１４が
保護膜として設けられている。
また、画素電極として機能する透光性を有する導電膜３１６ｂが、絶縁膜３１４に設け
られた開口部において、導電膜３１０ｅと接続する。
また、一方の電極として機能する透光性を有する導電膜３０８ｃ、誘電体膜として機能
する絶縁膜３１４、他方の電極として機能する透光性を有する導電膜３１６ｂにより容量
素子１０５を構成する。
また、駆動回路部において、導電膜３０４ａ、３０４ｃと同時に形成された導電膜３０
４ｂと、導電膜３１０ａ、３１０ｂ、３１０ｄ、３１０ｅと同時に形成された導電膜３１
０ｃとは、透光性を有する導電膜３１６ｂと同時に形成された透光性を有する導電膜３１
６ａで接続される。
本変形例においては、導電膜３１０ａ、３１０ｂ、３１０ｄ、３１０ｅをエッチングす
る際、酸化物半導体膜３０８ａ、３０８ｂが絶縁膜３１２に覆われているため、導電膜３
１０ａ、３１０ｂ、３１０ｄ、３１０ｅを形成するエッチングによって、酸化物半導体膜
３０８ａ、３０８ｂはダメージを受けない。さらに、絶縁膜３１２は、化学量論的組成を
満たす酸素よりも多くの酸素を含む酸化物絶縁膜で形成される。このため、絶縁膜３１２
に含まれる酸素の一部を酸化物半導体膜３０８ａ、３０８ｂに移動させ、酸化物半導体膜
３０８ａ、３０８ｂに含まれる酸素欠損量を低減することができる。
図２７に示す半導体装置に示す基板３０２上に設けられた素子部の作製方法について、
図１９、図２８、及び図２９を用いて説明する。
実施の形態８と同様に、図１８の工程を経て、基板３０２上に、ゲート電極として機能
する導電膜３０４ａ、３０４ｂ、３０４ｃ、ゲート絶縁膜として機能する絶縁膜３０５及
び絶縁膜３０６、酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄを形成する。なお、当該
工程において、第１のパターニング及び第２のパターニングを行い、それぞれ導電膜３０
４ａ、３０４ｂ、３０４ｃ、酸化物半導体膜３０８ａ、３０８ｂ、３０８ｄを形成してい
る。
次に、図２８（Ａ）に示すように、実施の形態８と同様に絶縁膜３１１を形成する。
この後、実施の形態８と同様に、加熱処理を行って、絶縁膜３１１に含まれる酸素の一
部を酸化物半導体膜３０８ａ、３０８ｂに酸素を移動させ、酸化物半導体膜３０８ａ、３
０８ｂに含まれる酸化物半導体膜中の酸素欠損を補填することが可能である。この結果、
酸化物半導体膜３０８ａ、３０８ｂに含まれる酸素欠損量を低減することができる。
次に、図２８（Ｂ）に示すように、絶縁膜３１１を所望の領域に加工することで、酸化
物半導体膜３０８ａ、３０８ｂ上に絶縁膜３１２を形成する。当該工程において、絶縁膜
３１２と同様の材料で絶縁膜３０６が形成される場合、絶縁膜３０６の一部がエッチング
され、酸化物半導体膜３０８ａ、３０８ｂに覆われている領域のみ残存する。なお、絶縁
膜３０６及び絶縁膜３１２の形成は、所望の領域に第３のパターニングによるマスクの形
成を行い、該マスクに覆われていない領域をエッチングすることで、形成することができ
る。
次に、絶縁膜３０５、絶縁膜３０６、酸化物半導体膜３０８ａ、３０８ｂ上に導電膜を
形成した後、実施の形態８と同様の工程を経て導電膜３１０ａ、３１０ｂ、３１０ｃ、３
１０ｄ、３１０ｅを形成する（図２８（Ｃ）参照。）。なお、導電膜３１０ａ、３１０ｂ
、３１０ｃ、３１０ｄ、３１０ｅの形成は、所望の領域に第４のパターニングによるマス
クの形成を行い、該マスクに覆われていない領域をエッチングすることで、形成すること
ができる。
次に、絶縁膜３０５、絶縁膜３１２、酸化物半導体膜３０８ｄ、導電膜３１０ａ、３１
０ｂ、３１０ｃ、３１０ｄ、３１０ｅ上に絶縁膜３１３を形成する（図２９（Ａ）参照）
。
次に、実施の形態８と同様に、絶縁膜３１３を所望の領域に加工することで、絶縁膜３
１４、及び開口部３８４ａ、３８４ｂ、３８４ｃを形成する。なお、絶縁膜３１４、及び
開口部３８４ａ、３８４ｂ、３８４ｃは、所望の領域に第５のパターニングによるマスク
の形成を行い、該マスクに覆われていない領域をエッチングすることで形成することがで
きる（図２９（Ｂ）参照）。
次に、実施の形態８と同様に、開口部３８４ａ、３８４ｂ、３８４ｃを覆うように絶縁
膜３１４上に導電膜を形成した後、導電膜を所望の領域に加工することで、透光性を有す
る導電膜３１６ａ、３１６ｂを形成する（図２９（Ｃ）参照）。なお、透光性を有する導
電膜３１６ａ、３１６ｂの形成は、所望の領域に第６のパターニングによるマスクの形成
を行い、該マスクに覆われていない領域をエッチングすることで形成することができる。
以上の工程で基板３０２上に、トランジスタを有する画素部及び駆動回路部を形成する
ことができる。なお、本実施の形態に示す作製工程においては、第１乃至第６のパターニ
ング、すなわち６枚のマスクでトランジスタ、及び容量素子を同時に形成することができ
る。
＜変形例４＞
本実施の形態及び変形例では、容量素子１０５を構成する一対の電極として、透光性を
有する導電膜３０８ｃ及び透光性を有する導電膜３１６ｂを用いているが、この代わりに
、図８に示すように、絶縁膜３１２及び絶縁膜３１４の間に、透光性を有する導電膜３１
７を形成し、絶縁膜３１４上に透光性を有する導電膜３１６ｃを形成し、透光性を有する
導電膜３１７及び透光性を有する導電膜３１６ｃを、容量素子１０５を形成する一対の電
極として用いることができる。
さらには、絶縁膜３１２上に、アクリル樹脂、エポキシ樹脂、ポリイミド等の有機絶縁
膜を設けてもよい。アクリル系樹脂等の有機絶縁膜は平坦性が高いため、透光性を有する
導電膜３１６ａ表面の段差を低減することが可能である。このため、液晶層３２０に含ま
れる液晶材料の配向乱れを低減することが可能である。また、コントラストの高い半導体
装置を作製することができる。
＜変形例５＞
本実施の形態及び変形例では、容量素子を構成する一対の電極として、透光性を有する
導電膜３０８ｃ及び透光性を有する導電膜３１６ｂを用いているが、導電膜３０４ａ、３
０４ｂ、３０４ｃと同時に形成される導電膜、導電膜３１０ａ、３１０ｂ、３１０ｃ、３
１０ｄ、３１０ｅと同時に形成される導電膜、透光性を有する導電膜３０８ｃ及び透光性
を有する導電膜３１６ｂの２以上を適宜選択することが可能である。
（実施の形態９）
本実施の形態では、上記実施の形態で説明した半導体装置に含まれているトランジスタ
において、酸化物半導体膜１８、多層膜２０及び多層膜３４に適用可能な一態様について
説明する。なお、ここでは、多層膜に含まれる酸化物半導体膜を一例に用いて説明するが
、酸化物膜も同様の構造とすることができる。
酸化物半導体膜は、単結晶構造の酸化物半導体（以下、単結晶酸化物半導体という。）
、多結晶構造の酸化物半導体（以下、多結晶酸化物半導体という。）、微結晶構造の酸化
物半導体（以下、微結晶酸化物半導体という。）、及び非晶質構造の酸化物半導体（以下
、非晶質酸化物半導体という。）の一以上で構成されてもよい。また、酸化物半導体膜は
、ＣＡＡＣ－ＯＳで構成されていてもよい。また、酸化物半導体膜は、非晶質酸化物半導
体及び結晶粒を有する酸化物半導体で構成されていてもよい。以下に、単結晶酸化物半導
体、ＣＡＡＣ－ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体に
ついて説明する。
＜単結晶酸化物半導体＞
単結晶酸化物半導体は、例えば、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が
少ない）ため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体をチ
ャネル領域に用いたトランジスタは、ノーマリーオンの電気特性になることが少ない場合
がある。また、単結晶酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低
くなる場合がある。従って、単結晶酸化物半導体をチャネル領域に用いたトランジスタは
、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。
＜ＣＡＡＣ－ＯＳ＞
ＣＡＡＣ－ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの
結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ－
ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満又は３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ－ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ－ＯＳ膜について詳細な説明を行う
。
ＣＡＡＣ－ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ
Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することがで
きる場合がある。ＣＡＡＣ－ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、
一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ－ＯＳは、
ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また
、ＣＡＡＣ－ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）
を明確に確認できない場合がある。ＣＡＡＣ－ＯＳは、例えば、明確な粒界を有さないた
め、不純物が偏析することが少ない。また、ＣＡＡＣ－ＯＳは、例えば、明確な粒界を有
さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ－ＯＳは、例えば、
明確な粒界を有さないため、電子移動度の低下が小さい。
ＣＡＡＣ－ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被
形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。
そのため、ＣＡＡＣ－ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃ
ｔｉｏｎ）装置を用い、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による分析を行うと、配向を示す２
θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ－ＯＳは、例えば、電子線
回折パターンで、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１
０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折パターンを、極
微電子線回折パターンと呼ぶ。また、ＣＡＡＣ－ＯＳは、例えば、異なる結晶部間で、そ
れぞれａ軸及びｂ軸の向きが揃っていない場合がある。ＣＡＡＣ－ＯＳは、例えば、ｃ軸
配向し、ａ軸または／及びｂ軸はマクロに揃っていない場合がある。
図３０は、ＣＡＡＣ－ＯＳを有する試料の極微電子線回折パターンの一例である。ここ
では、試料を、ＣＡＡＣ－ＯＳの被形成面に垂直な方向に切断し、厚さが４０ｎｍ程度と
なるように薄片化する。また、ここでは、ビーム径が１ｎｍφの電子線を、試料の切断面
に垂直な方向から入射させる。図３０より、ＣＡＡＣ－ＯＳの極微電子線回折パターンは
、スポットが観測されることがわかる。
ＣＡＡＣ－ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ－ＯＳの被形成面の法線
ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な
方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金
属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間
で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と
記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含ま
れることとする。また、単に平行と記載する場合、－１０°以上１０°以下、好ましくは
－５°以上５°以下の範囲も含まれることとする。
ＣＡＡＣ－ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ－ＯＳの被形成面の法線ベクトル
または表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ－ＯＳの形状（
被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがあ
る。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行った
ときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ－ＯＳが形成されたときの被形成
面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ－ＯＳは、例えば、不純物濃度を低減することで形成することができる場合が
ある。ここで、不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主
成分以外の元素である。特に、シリコンなどの元素は、酸化物半導体を構成する金属元素
よりも酸素との結合力が強い。従って、当該元素が酸化物半導体から酸素を奪う場合、酸
化物半導体の原子配列を乱し、結晶性を低下させることがある。また、鉄やニッケルなど
の重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸
化物半導体の原子配列を乱し、酸化物半導体の結晶性を低下させることがある。従って、
ＣＡＡＣ－ＯＳは、不純物濃度の低い酸化物半導体である。また、酸化物半導体に含まれ
る不純物は、キャリア発生源となる場合がある。
なお、ＣＡＡＣ－ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ－ＯＳの形成過程において、酸化物半導体の表面側から結晶成長させる場合、被形成面
の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ
－ＯＳに不純物が混入することにより、当該不純物混入領域において結晶部の結晶性が低
下することがある。
また、ＣＡＡＣ－ＯＳは、例えば、欠陥準位密度を低減することで形成することができ
る。酸化物半導体において、例えば、酸素欠損があると欠陥準位密度が増加する。酸素欠
損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源とな
ることがある。ＣＡＡＣ－ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を
生じさせないことが重要となる。従って、ＣＡＡＣ－ＯＳは、欠陥準位密度の低い酸化物
半導体である。または、ＣＡＡＣ－ＯＳは、酸素欠損の少ない酸化物半導体である。
ＣＡＡＣ－ＯＳにおいて、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏ
ｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）で導出される吸収係数は、１×１０－３／ｃｍ未満、好
ましくは１×１０－４／ｃｍ未満、さらに好ましくは５×１０－５／ｃｍ未満となる。吸
収係数は、酸素欠損及び不純物の混入に由来する局在準位に応じたエネルギー（波長によ
り換算）と正の相関があるため、ＣＡＡＣ－ＯＳにおける欠陥準位が極めて少ない。
なお、ＣＰＭ測定によって得られた吸収係数のカーブからバンドの裾に起因するアーバ
ックテールと呼ばれる吸収係数分を除くことにより、欠陥準位よる吸収係数を以下の式か
ら算出することができる。なお、アーバックテールとは、ＣＰＭ測定によって得られた吸
収係数のカーブにおいて一定の傾きを有する領域をいい、当該傾きをアーバックエネルギ
ーという。
Figure 0006995901000004
ここで、α（Ｅ）は、各エネルギーにおける吸収係数を表し、αｕは、アーバックテー
ルによる吸収係数を表す。
また、高純度真性または実質的に高純度真性であるＣＡＡＣ－ＯＳを用いたトランジス
タは、可視光や紫外光の照射による電気特性の変動が小さい。
＜ＣＡＡＣ－ＯＳの作製方法＞
ＣＡＡＣ－ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ－ＯＳの被形成面の法線ベクトル
または表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ－ＯＳの形状（被形成面の
断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、
結晶部のｃ軸の方向は、ＣＡＡＣ－ＯＳが形成されたときの被形成面の法線ベクトルまた
は表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜
後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ－ＯＳの形成方法としては、三つ挙げられる。
第１の方法は、成膜温度を１００℃以上４５０℃以下として酸化物半導体膜を成膜する
ことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面
の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。なお、本明細書にお
いては、成膜温度を１００℃以上４００℃以下とすることが好ましい。
第２の方法は、酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００℃以下の
加熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。なお
、本明細書においては、加熱温度を２００℃以上４００℃以下とすることが好ましい。
第３の方法は、一層目の酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００
℃以下の加熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半
導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに
平行な方向に揃った結晶部を形成する方法である。なお、本明細書においては、加熱温度
を２００℃以上４００℃以下とすることが好ましい。
ここで、第１の方法を用いて、ＣＡＡＣ－ＯＳを形成する方法について説明する。
＜ターゲット、及びターゲットの作製方法＞
また、ＣＡＡＣ－ＯＳは、例えば多結晶である酸化物半導体スパッタリング用ターゲッ
トを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオ
ンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ－ｂ面から劈開し
、ａ－ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離
することがある。この場合、当該平板状またはペレット状のスパッタリング粒子が、結晶
状態を維持したまま被形成面に到達することで、ＣＡＡＣ－ＯＳを成膜することができる
。
また、ＣＡＡＣ－ＯＳを成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
－８０℃以下、好ましくは－１００℃以下である成膜ガスを用いる。
また、成膜時の被形成面の加熱温度（例えば基板加熱温度）を高めることで、被形成面
に到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、被形成面の温
度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。
成膜時の被形成面の温度を高めることで、平板状のスパッタリング粒子が被形成面に到達
した場合、当該被形成面上でマイグレーションが起こり、スパッタリング粒子の平らな面
が被形成面に付着する。なお、酸化物の種類によっても異なるが、スパッタリング粒子は
、ａ－ｂ面と平行な面の直径（円相当径）が１ｎｍ以上３０ｎｍ以下、または１ｎｍ以上
１０ｎｍ以下程度となる。なお、平板状のスパッタリング粒子は、六角形の面がａ－ｂ面
と平行な面である六角柱状であってもよい。その場合、六角形の面と垂直な方向がｃ軸方
向である。
なお、スパッタリング用ターゲットを酸素の陽イオンを用いてスパッタリングすること
で、成膜時のプラズマダメージを軽減することができる。したがって、イオンがスパッタ
リング用ターゲットの表面に衝突した際に、スパッタリング用ターゲットの結晶性が低下
すること、または非晶質化することを抑制できる。
また、スパッタリング用ターゲットを酸素またはアルゴンの陽イオンを用いてスパッタ
リングすることで、平板状のスパッタリング粒子が六角柱状の場合、六角形状の面におけ
る角部に正の電荷を帯電させることができる。六角形状の面の角部に正の電荷を有するこ
とで、一つのスパッタリング粒子において正の電荷同士が反発し合い、平板状の形状を維
持することができる。
平板状のスパッタリング粒子の面における角部が、正の電荷を有するためには、直流（
ＤＣ）電源を用いることが好ましい。なお、高周波（ＲＦ）電源、交流（ＡＣ）電源を用
いることもできる。ただし、ＲＦ電源は、大面積の基板へ成膜可能なスパッタリング装置
への適用が困難である。また、以下に示す観点からＡＣ電源よりもＤＣ電源が好ましいと
考えられる。
ＡＣ電源を用いた場合、隣接するターゲットが互いにカソード電位とアノード電位を繰
り返す。平板状のスパッタリング粒子が、正に帯電している場合、互いに反発し合うこと
により、平板状の形状を維持することができる。ただし、ＡＣ電源を用いた場合、瞬間的
に電界がかからない時間が生じるため、平板状のスパッタリング粒子に帯電していた電荷
が消失して、スパッタリング粒子の構造が崩れてしまうことがある。したがって、ＡＣ電
源を用いるよりも、ＤＣ電源を用いる方が好ましいことがわかる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ－Ｇａ－Ｚｎ系化合物ターゲットにつ
いて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末、及びＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ－Ｇ
ａ－Ｚｎ系化合物ターゲットとする。なお、当該加圧処理は、冷却（または放冷）しなが
ら行ってもよいし、加熱しながら行ってもよい。なお、Ｘ、Ｙ及びＺは任意の正数である
。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末
が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、３：１：２、１：
３：２、１：６：４、または１：９：６である。なお、粉末の種類、及びその混合するｍ
ｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
以上のような方法でスパッタリング用ターゲットを使用することで、厚さが均一であり
、結晶の配向の揃った酸化物半導体膜を成膜することができる。
＜多結晶酸化物半導体＞
多結晶を有する酸化物半導体を、多結晶酸化物半導体とよぶ。多結晶酸化物半導体は複
数の結晶粒を含む。
多結晶酸化物半導体は、例えば、ＴＥＭによる観察像で、結晶粒を確認することができ
る場合がある。多結晶酸化物半導体に含まれる結晶粒は、例えば、ＴＥＭによる観察像で
、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下
の粒径であることが多い。また、多結晶酸化物半導体は、例えば、ＴＥＭによる観察像で
、結晶粒と結晶粒との境界を確認できる場合がある。また、多結晶酸化物半導体は、例え
ば、ＴＥＭによる観察像で、粒界を確認できる場合がある。
多結晶酸化物半導体は、例えば、複数の結晶粒を有し、当該複数の結晶粒において方位
が異なっている場合がある。また、多結晶酸化物半導体は、例えば、ＸＲＤ装置を用い、
ｏｕｔ－ｏｆ－ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピーク
、または複数種の配向を示すピークが現れる場合がある。また、多結晶酸化物半導体は、
例えば、電子線回折パターンで、スポットが観測される場合がある。
多結晶酸化物半導体は、例えば、高い結晶性を有するため、高い電子移動度を有する場
合がある。従って、多結晶酸化物半導体をチャネル領域に用いたトランジスタは、高い電
界効果移動度を有する。ただし、多結晶酸化物半導体は、粒界に不純物が偏析する場合が
ある。また、多結晶酸化物半導体の粒界は欠陥準位となる。多結晶酸化物半導体は、粒界
がキャリア発生源、トラップ準位となる場合があるため、多結晶酸化物半導体をチャネル
領域に用いたトランジスタは、ＣＡＡＣ－ＯＳをチャネル領域に用いたトランジスタと比
べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
多結晶酸化物半導体は、高温での加熱処理、またはレーザ光処理によって形成すること
ができる。
＜微結晶酸化物半導体＞
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以
下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎ
ｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓ
ｔａｌ）を有する酸化物半導体膜を、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ－ＯＳ膜は、例えば、Ｔ
ＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ－ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、ｎｃ－ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、ｎｃ－ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ
装置を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面を
示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、結晶部よりも大きいプローブ径
（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）
を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対
し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以
下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポッ
トが観測される。また、ｎｃ－ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くよ
うに（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ－ＯＳ膜に対し
ナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合が
ある。
図３１は、ｎｃ－ＯＳ膜を有する試料に対し、測定箇所を変えてナノビーム電子線回折
を行った例である。ここでは、試料を、ｎｃ－ＯＳ膜の被形成面に垂直な方向に切断し、
厚さが１０ｎｍ以下となるように薄片化する。また、ここでは、プローブ径が１ｎｍの電
子線を、試料の切断面に垂直な方向から入射させる。図３１より、ｎｃ－ＯＳ膜を有する
試料に対しナノビーム電子線回折を行うと、結晶面を示す回折パターンが得られるが、特
定方向の結晶面への配向性は見られないことがわかった。
ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ－ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ－
ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比べて欠陥準位密度が高くなる。
従って、ｎｃ－ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比べて、キャリア密度が高くなる場合が
ある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って
、ｎｃ－ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また
、ｎｃ－ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラ
ップが多くなる場合がある。従って、ｎｃ－ＯＳ膜を用いたトランジスタは、ＣＡＡＣ－
ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジ
スタとなる。ただし、ｎｃ－ＯＳ膜は、比較的不純物が多く含まれていても形成すること
ができるため、ＣＡＡＣ－ＯＳ膜よりも形成が容易となり、用途によっては好適に用いる
ことができる場合がある。そのため、ｎｃ－ＯＳ膜を用いたトランジスタを有する半導体
装置は、生産性高く作製することができる場合がある。
＜微結晶酸化物半導体膜の作製方法＞
次に、微結晶酸化物半導体膜の成膜方法について以下に説明する。微結晶酸化物半導体
膜は、室温以上７５℃以下、好ましくは室温以上５０℃以下であって、酸素を含む雰囲気
下にて、スパッタリング法によって成膜される。成膜雰囲気を酸素を含む雰囲気とするこ
とで、微結晶酸化物半導体膜中における酸素欠損を低減し、微結晶領域を含む膜とするこ
とができる。
微結晶酸化物半導体膜において、酸素欠損を低減することで、物性の安定した膜とする
ことができる。特に、微結晶酸化物半導体膜を適用して半導体装置を作製する場合、微結
晶酸化物半導体膜における酸素欠損はドナーとなり、微結晶酸化物半導体膜中にキャリア
である電子を生成してしまい、半導体装置の電気的特性の変動要因となる。よって、酸素
欠損を低減された微結晶酸化物半導体膜を用いて半導体装置を作製することで、信頼性の
高い半導体装置とすることができる。
なお、微結晶酸化物半導体膜において、成膜雰囲気の酸素分圧を高めると、酸素欠損が
より低減されうるため好ましい。より具体的には、成膜雰囲気における酸素分圧を３３％
以上とすることが好ましい。
なお、スパッタリング法により微結晶酸化物半導体膜を形成する際に用いるターゲット
は、ＣＡＡＣ－ＯＳと同様のターゲット及びその作製方法を用いることができる。
また、ｎｃ－ＯＳは、比較的不純物が多く含まれていても形成することができるため、
ＣＡＡＣ－ＯＳよりも形成が容易となり、用途によっては好適に用いることができる場合
がある。例えば、ＡＣ電源を用いたスパッタリング法などの成膜方法によってｎｃ－ＯＳ
を形成してもよい。ＡＣ電源を用いたスパッタリング法は、大型基板へ均一性高く成膜す
ることが可能であるため、ｎｃ－ＯＳをチャネル領域に用いたトランジスタを有する半導
体装置は生産性高く作製することができる。
＜非晶質酸化物半導体＞
非晶質酸化物半導体は、例えば、原子配列が無秩序であり、結晶部を有さない。または
、非晶質酸化物半導体は、例えば、石英のような無定形状態を有し、原子配列に規則性が
見られない。
非晶質酸化物半導体は、例えば、ＴＥＭによる観察像で、結晶部を確認することができ
ない場合がある。
非晶質酸化物半導体は、ＸＲＤ装置を用い、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による分析を
行うと、配向を示すピークが検出されない場合がある。また、非晶質酸化物半導体は、例
えば、電子線回折パターンでハローパターンが観測される場合がある。また、非晶質酸化
物半導体は、例えば、極微電子線回折パターンでスポットを観測することができず、ハロ
ーパターンが観測される場合がある。
非晶質酸化物半導体は、例えば、水素などの不純物を高い濃度で含ませることにより形
成することができる場合がある。従って、非晶質酸化物半導体は、例えば、不純物を高い
濃度で含む酸化物半導体である。
酸化物半導体に不純物が高い濃度で含まれると、酸化物半導体に酸素欠損などの欠陥準
位を形成する場合がある。従って、不純物濃度の高い非晶質酸化物半導体は、欠陥準位密
度が高い。また、非晶質酸化物半導体は、結晶性が低いためＣＡＡＣ－ＯＳやｎｃ－ＯＳ
と比べて欠陥準位密度が高い。
従って、非晶質酸化物半導体は、ｎｃ－ＯＳと比べて、さらにキャリア密度が高くなる
場合がある。そのため、非晶質酸化物半導体をチャネル領域に用いたトランジスタは、ノ
ーマリーオンの電気特性になる場合がある。従って、ノーマリーオンの電気特性が求めら
れるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体は、欠陥
準位密度が高いため、トラップ準位密度も高くなる場合がある。従って、非晶質酸化物半
導体をチャネル領域に用いたトランジスタは、ＣＡＡＣ－ＯＳやｎｃ－ＯＳをチャネル領
域に用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタ
となる場合がある。ただし、非晶質酸化物半導体は、比較的不純物が多く含まれてしまう
成膜方法によっても形成することができるため、形成が容易となり、用途によっては好適
に用いることができる場合がある。例えば、スピンコート法、ゾル－ゲル法、浸漬法、ス
プレー法、スクリーン印刷法、コンタクトプリント法、インクジェット印刷法、ロールコ
ート法、ミストＣＶＤ法などの成膜方法によって非晶質酸化物半導体を形成してもよい。
従って、非晶質酸化物半導体をチャネル領域に用いたトランジスタを有する半導体装置は
生産性高く作製することができる。
なお、酸化物半導体は、例えば、欠陥が少ないと密度が高くなる。また、酸化物半導体
は、例えば、水素などの結晶性が高いと密度が高くなる。また、酸化物半導体は、例えば
、水素などの不純物濃度が低いと密度が高くなる。例えば、単結晶酸化物半導体は、ＣＡ
ＡＣ－ＯＳよりも密度が高い場合がある。また、例えば、ＣＡＡＣ－ＯＳは、微結晶酸化
物半導体よりも密度が高い場合がある。また、例えば、多結晶酸化物半導体は、微結晶酸
化物半導体よりも密度が高い場合がある。また、例えば、微結晶酸化物半導体は、非晶質
酸化物半導体よりも密度が高い場合がある。
（実施の形態１０）
本実施の形態では、本発明の一態様の半導体装置を適用することのできる、ヒューマン
インターフェースについて説明する。特に、被検知体の近接または接触を検知可能なセン
サ（以降、タッチセンサと呼ぶ）の構成例について説明する。
タッチセンサとしては、静電容量方式、抵抗膜方式、表面弾性方式、赤外線方式、光学
方式など、様々な方式を用いることができる。
静電容量方式のタッチセンサとしては、代表的には表面型静電容量方式、投影型静電容
量方式などがある。また、投影型静電容量方式としては、主に駆動方法の違いから、自己
容量方式、相互容量方式などがある。ここで、相互容量方式を用いると、同時に多点を検
出すること（多点検出（マルチタッチ）ともいう）が可能となるため好ましい。
ここではタッチセンサについて詳細に説明するが、このほかに、カメラ（赤外線カメラ
を含む）等により、被検知体（例えば指や手など）の動作（ジェスチャ）や、使用者の視
点動作などを検知することのできるセンサを、ヒューマンインターフェースとして用いる
こともできる。
＜センサの検知方法の例＞
図３２（Ａ）、（Ｂ）は、相互容量方式のタッチセンサの構成を示す模式図と、入出力
波形の模式図である。タッチセンサは一対の電極を備え、これらの間に容量が形成されて
いる。一対の電極のうち一方の電極に入力電圧が入力される。また、他方の電極に流れる
電流（または、他方の電極の電位）を検出する検出回路を備える。
例えば図３２（Ａ）に示すように、入力電圧の波形として矩形波を用いた場合、出力電
流波形として鋭いピークを有する波形が検出される。
また図３２（Ｂ）に示すように、伝導性を有する被検知体が容量に近接または接触した
場合、電極間の容量値が減少するため、これに応じて出力の電流値が減少する。
このように、入力電圧に対する出力電流（または電位）の変化を用いて、容量の変化を
検出することにより、被検知体の近接、または接触を検知することができる。
＜タッチセンサの構成例＞
図３２（Ｃ）は、マトリクス状に配置された複数の容量を備えるタッチセンサの構成例
を示す。
タッチセンサは、Ｘ方向（紙面横方向）に延在する複数の配線と、これら複数の配線と
交差し、Ｙ方向（紙面縦方向）に延在する複数の配線とを有する。交差する２つの配線間
には容量が形成される。
また、Ｘ方向に延在する配線には、入力電圧または共通電位（接地電位、基準電位を含
む）のいずれか一方が入力される。また、Ｙ方向に延在する配線には、検出回路（例えば
、ソースメータ、センスアンプなど）が電気的に接続され、当該配線に流れる電流（また
は電位）を検出することができる。
タッチセンサは、Ｘ方向に延在する複数の配線に対して順に入力電圧が入力されるよう
に走査し、Ｙ方向に延在する配線に流れる電流（または電位）の変化を検出することで、
被検知体の２次元的なセンシングが可能となる。
＜タッチパネルの構成例＞
以下では、複数の画素を有する表示部とタッチセンサを備えるタッチパネルの構成例と
、該タッチパネルを電子機器に組み込む場合の例について説明する。
図３３（Ａ）は、タッチパネルを備える電子機器の断面概略図である。
電子機器３５３０は、筐体３５３１と、該筐体３５３１内に少なくともタッチパネル３
５３２、バッテリー３５３３、制御部３５３４を有する。またタッチパネル３５３２は制
御部３５３４と配線３５３５を介して電気的に接続される。制御部３５３４により表示部
への画像の表示やタッチセンサのセンシングの動作が制御される。またバッテリー３５３
３は制御部３５３４と配線３５３６を介して電気的に接続され、制御部３５３４に電力を
供給することができる。
タッチパネル３５３２はその表示面側が筐体３５３１よりも外側に露出するように設け
られる。タッチパネル３５３２の露出した面に画像を表示すると共に、接触または近接す
る被検知体を検知することができる。
図３３（Ｂ）乃至（Ｅ）に、タッチパネルの構成例を示す。
図３３（Ｂ）に示すタッチパネル３５３２は、第１の基板３５４１と第２の基板３５４
３の間に表示部３５４２を備える表示パネル３５４０と、タッチセンサ３５４４を備える
第３の基板３５４５と、保護基板３５４６と、を備える。
表示パネル３５４０としては、液晶素子、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓ
ｃｅｎｃｅ）素子が適用された表示装置や、電子ペーパ等、様々な表示装置を適用できる
。なおタッチパネル３５３２は、表示パネル３５４０の構成に応じて、バックライトや偏
光板等を別途備えていてもよい。
保護基板３５４６の一方の面に被検知体が接触または近接するため、少なくともその表
面は、機械的強度が高められていることが好ましい。例えばイオン交換法や風冷強化法等
により物理的、または化学的な処理が施され、その表面に圧縮応力を加えた強化ガラスを
保護基板３５４６に用いることができる。または、表面がコーティングされたプラスチッ
ク等の可撓性基板を用いることもできる。なお、保護基板３５４６上に保護フィルムや光
学フィルムを設けてもよい。
タッチセンサ３５４４は、第３の基板３５４５の少なくとも一方の面に設けられる。ま
たは、タッチセンサ３５４４を構成する一対の電極を第３の基板３５４５の両面に形成し
てもよい。また、タッチパネルの薄型化のため、第３の基板３５４５として可撓性のフィ
ルムを用いてもよい。また、タッチセンサ３５４４は、一対の基板（フィルムを含む）に
挟持された構成としてもよい。
図３３（Ｂ）では、保護基板３５４６とタッチセンサ３５４４を備える第３の基板とが
接着層３５４７で接着されている構成を示しているが、必ずしもこれらは接着されていな
くてもよい。また、第３の基板３５４５と表示パネル３５４０とを接着層により接着する
構成としてもよい。
図３３（Ｂ）に示すタッチパネル３５３２は、表示パネルと、タッチセンサを備える基
板とが独立して設けられている。このような構成を有するタッチパネルを外付け型のタッ
チパネルとも呼べる。このような構成とすることにより、表示パネルとタッチセンサを備
える基板とをそれぞれ別途作製し、これらを重ねることで表示パネルにタッチセンサの機
能を付加することができるため、特別な作製工程を経ることなく容易にタッチパネルを作
製することができる。
図３３（Ｃ）に示すタッチパネル３５３２は、タッチセンサ３５４４が第２の基板３５
４３の保護基板３５４６側の面に設けられている。このような構成を有するタッチパネル
をオンセル型のタッチパネルとも呼べる。このような構成とすることにより、必要な基板
の枚数を低減できるため、タッチパネルの薄型化及び軽量化を実現できる。
図３３（Ｄ）に示すタッチパネル３５３２は、タッチセンサ３５４４が保護基板３５４
６の一方の面に設けられている。このような構成とすることにより、表示パネルとタッチ
センサをそれぞれ別途作製することができるため、容易にタッチパネルを作製することが
できる。さらに、必要な基板の枚数を低減できるため、タッチパネルの薄型化及び軽量化
を実現できる。
図３３（Ｅ）に示すタッチパネル３５３２は、タッチセンサ３５４４が表示パネル３５
４０の一対の基板の内側に設けられている。このような構成を有するタッチパネルをイン
セル型のタッチパネルとも呼べる。このような構成とすることにより、必要な基板の枚数
を低減できるため、タッチパネルの薄型化及び軽量化を実現できる。このようなタッチパ
ネルは、例えば、表示部３５４２が備えるトランジスタや配線、電極などにより第１の基
板３５４１上または第２の基板３５４３上にタッチセンサとして機能する回路を作り込む
ことにより実現できる。また、光学式のタッチセンサを用いる場合には、光電変換素子を
備える構成としてもよい。
＜インセル型のタッチパネルの構成例＞
以下では、複数の画素を有する表示部にタッチセンサを組み込んだタッチパネルの構成
例について説明する。ここでは、画素に設けられる表示素子として、液晶素子を適用した
例を示す。
図３４（Ａ）は、本構成例で例示するタッチパネルの表示部に設けられる画素回路の一
部における等価回路図である。
一つの画素は少なくともトランジスタ３５０３と液晶素子３５０４を有する。またトラ
ンジスタ３５０３のゲートに配線３５０１が、ソースまたはドレインの一方には配線３５
０２が、それぞれ電気的に接続されている。
画素回路は、Ｘ方向に延在する複数の配線（例えば、配線３５１０＿１、配線３５１０
＿２）と、Ｙ方向に延在する複数の配線（例えば、配線３５１１）を有し、これらは互い
に交差して設けられ、その間に容量が形成される。
また、画素回路に設けられる画素のうち、一部の隣接する複数の画素は、それぞれに設
けられる液晶素子の一方の電極が電気的に接続され、一つのブロックを形成する。当該ブ
ロックは、島状のブロック（例えば、ブロック３５１５＿１、ブロック３５１５＿２）と
、Ｙ方向に延在するライン状のブロック（例えば、ブロック３５１６）の、２種類に分類
される。なお、図３４では、画素回路の一部のみを示しているが、実際にはこれら２種類
のブロックがＸ方向及びＹ方向に繰り返し配置される。
Ｘ方向に延在する配線３５１０＿１（または３５１０＿２）は、島状のブロック３５１
５＿１（またはブロック３５１５＿２）と電気的に接続される。なお、図示しないが、Ｘ
方向に延在する配線３５１０＿１は、ライン状のブロックを介してＸ方向に沿って不連続
に配置される複数の島状のブロック３５１５＿１を電気的に接続する。また、Ｙ方向に延
在する配線３５１１は、ライン状のブロック３５１６と電気的に接続される。
図３４（Ｂ）は、Ｘ方向に延在する複数の配線３５１０と、Ｙ方向に延在する複数の配
線３５１１の接続構成を示した等価回路図である。Ｘ方向に延在する配線３５１０の各々
には、入力電圧または共通電位を入力することができる。また、Ｙ方向に延在する配線３
５１１の各々には接地電位を入力する、または配線３５１１と検出回路と電気的に接続す
ることができる。
＜タッチパネルの動作例＞
以下、図３５を用いて、上述したタッチパネルの動作について説明する。
図３５（Ａ）に示すように１フレーム期間を、書き込み期間と検知期間とに分ける。書
き込み期間は画素への画像データの書き込みを行う期間であり、配線３５１０（ゲート線
ともいう）が順次選択される。一方、検知期間は、タッチセンサによるセンシングを行う
期間であり、Ｘ方向に延在する配線３５１０が順次選択され、入力電圧が入力される。
図３５（Ｂ）は、書き込み期間における等価回路図である。書き込み期間では、Ｘ方向
に延在する配線３５１０と、Ｙ方向に延在する配線３５１１の両方に、共通電位が入力さ
れる。
図３５（Ｃ）は、検知期間のある時点における等価回路図である。検知期間では、Ｙ方
向に延在する配線３５１１の各々は、検出回路と電気的に接続する。また、Ｘ方向に延在
する配線３５１０のうち、選択されたものには入力電圧が入力され、それ以外のものには
共通電位が入力される。
このように、画像の書き込み期間とタッチセンサによるセンシングを行う期間とを、独
立して設けることが好ましい。これにより、画素の書き込み時のノイズに起因するタッチ
センサの感度の低下を抑制することができる。
（実施の形態１１）
本実施の形態では、表示装置の消費電力を低減するための駆動方法について説明する。
本実施の形態の駆動方法により、画素に酸化物半導体トランジスタを適用した表示装置の
更なる低消費電力化を図ることができる。以下、図３６及び図３７を用いて、表示装置の
一例である液晶表示装置の低消費電力化について説明する。
図３６は、本実施の形態の液晶表示装置の構成例を示すブロック図である。図３６に示
すように、液晶表示装置５００は、表示モジュールとして液晶パネル５０１を有し、更に
、制御回路５１０及びカウンタ回路を有する。
液晶表示装置５００には、デジタルデータである画像信号（Ｖｉｄｅｏ）、及び液晶パ
ネル５０１の画面の書き換えを制御するための同期信号（ＳＹＮＣ）が入力される。同期
信号としては、例えば水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、及び
基準クロック信号（ＣＬＫ）等がある。
液晶パネル５０１は、表示部５３０、走査線駆動回路５４０、及びデータ線駆動回路５
５０を有する。表示部５３０は、複数の画素５３１を有する。同じ行の画素５３１は、共
通の走査線５４１により走査線駆動回路５４０に接続され、同じ列の画素５３１は共通の
データ線５５１によりデータ線駆動回路５５０に接続されている。
液晶パネル５０１には、コモン電圧（Ｖｃｏｍ）、並びに電源電圧として高電源電圧（
ＶＤＤ）及び低電源電圧（ＶＳＳ）が供給される。コモン電圧（Ｖｃｏｍ）は、表示部５
３０の各画素５３１に供給される。
データ線駆動回路５５０は、入力された画像信号を処理し、データ信号を生成し、デー
タ線５５１にデータ信号を出力する。走査線駆動回路５４０は、データ信号が書き込まれ
る画素５３１を選択する走査信号を走査線５４１に出力する。
画素５３１は、走査信号により、データ線５５１との電気的接続が制御されるスイッチ
ング素子を有する。スイッチング素子がオンとなると、データ線５５１から画素５３１に
データ信号が書き込まれる。
Ｖｃｏｍが印加される電極が共通電極に相当する。
制御回路５１０は、液晶表示装置５００全体を制御する回路であり、液晶表示装置５０
０を構成する回路の制御信号を生成する回路を備える。
制御回路５１０は、同期信号（ＳＹＮＣ）から、走査線駆動回路５４０及びデータ線駆
動回路５５０の制御信号を生成する制御信号生成回路を有する。走査線駆動回路５４０の
制御信号として、スタートパルス（ＧＳＰ）、クロック信号（ＧＣＬＫ）等があり、デー
タ線駆動回路５５０の制御信号として、スタートパルス（ＳＳＰ）、クロック信号（ＳＣ
ＬＫ）等がある。例えば、制御回路５１０は、クロック信号（ＧＣＬＫ、ＳＣＬＫ）とし
て、周期が同じで位相がシフトされた複数のクロック信号を生成する。
また、制御回路５１０は、液晶表示装置５００外部から入力される画像信号（Ｖｉｄｅ
ｏ）のデータ線駆動回路５５０への出力を制御する。
データ線駆動回路５５０は、デジタル／アナログ変換回路（以下、Ｄ－Ａ変換回路５５
２と呼ぶ。）を有する。Ｄ－Ａ変換回路５５２は、画像信号をアナログ変換し、データ信
号を生成する。
なお、液晶表示装置５００に入力される画像信号がアナログ信号である場合は、制御回
路５１０でデジタル信号に変換し、液晶パネル５０１へ出力する。
画像信号は、フレーム毎の画像データでなる。制御回路５１０は、画像信号を画像処理
し、その処理で得られた情報を元に、データ線駆動回路５５０への画像信号の出力を制御
する機能を有する。そのため、制御回路５１０は、フレーム毎の画像データから動きを検
出する動き検出部５１１を備える。動き検出部５１１おいて、動きが無いと判定されると
、制御回路５１０はデータ線駆動回路５５０への画像信号の出力を停止し、また動きが有
ると判定すると画像信号の出力を再開する。
動き検出部５１１で行う動き検出のための画像処理としては、特段の制約は無い。例え
ば、動き検出方法としては、例えば、連続する２つフレーム間の画像データから差分デー
タを得る方法がある。得られた差分データから動きの有無を判断することができる。また
、動きベクトルを検出する方法等もある。
また、液晶表示装置５００は、入力された画像信号を補正する画像信号補正回路を設け
ることができる。例えば、画像信号の階調に対応する電圧よりも高い電圧が画素５３１に
書き込まれるように、画像信号を補正する。このような補正を行うことで液晶素子の応答
時間を短くすることができる。このように画像信号を補正処理して制御回路５１０を駆動
する方法は、オーバードライブ駆動と呼ばれている。また、画像信号のフレーム周波数の
整数倍で液晶表示装置５００を駆動する倍速駆動を行う場合には、制御回路５１０で２つ
のフレーム間を補間する画像データを作成する、或いは２つのフレーム間で黒表示を行う
ための画像データを生成すればよい。
以下、図３７に示すタイミングチャートを用いて、動画像のように動きのある画像と、
静止画のように動きの無い画像を表示するための液晶表示装置５００の動作を説明する。
図３７には、垂直同期信号（Ｖｓｙｎｃ）、及びデータ線駆動回路５５０からデータ線５
５１に出力されるデータ信号（Ｖｄａｔａ）の信号波形を示す。
図３７は、３ｍフレーム期間の液晶表示装置５００のタイミングチャートである。ここ
では、はじめのｋフレーム期間及び終わりのｊフレーム期間の画像データには動きがあり
、その他のフレーム期間の画像データには動きが無いとする。なお、ｋ、ｊはそれぞれ１
以上ｍ－２以下の整数である。
最初のｋフレーム期間は、動き検出部５１１において、各フレームの画像データに動き
があると判定される。制御回路５１０では、動き検出部５１１の判定結果に基づき、デー
タ信号（Ｖｄａｔａ）をデータ線５５１に出力する。
そして、動き検出部５１１では、動き検出のための画像処理を行い、第ｋ＋１フレーム
の画像データに動きが無いと判定すると、制御回路５１０では、動き検出部５１１の判定
結果に基づき、第ｋ＋１フレーム期間に、データ線駆動回路５５０への画像信号（Ｖｉｄ
ｅｏ）の出力を停止する。よって、データ線駆動回路５５０からデータ線５５１へのデー
タ信号（Ｖｄａｔａ）の出力が停止される。さらに、表示部５３０の書換えを停止するた
め、走査線駆動回路５４０及びデータ線駆動回路５５０への制御信号（スタートパルス信
号、クロック信号等）の供給を停止する。そして、制御回路５１０では、動き検出部５１
１で、画像データに動きがあるとの判定結果が得られるまで、データ線駆動回路５５０へ
の画像信号の出力、走査線駆動回路５４０及びデータ線駆動回路５５０への制御信号の出
力を停止し、表示部５３０の書換えを停止する。
なお、本明細書において、液晶パネルに信号を「供給しない」とは、当該信号を供給す
る配線へ回路を動作させるための所定の電圧とは異なる電圧を印加すること、または当該
配線を電気的に浮遊状態にすることを指すこととする。
表示部５３０の書換えを停止すると、液晶素子に同じ方向の電界が印加され続けること
になり、液晶素子の液晶が劣化するおそれがある。このような問題が顕在化する場合は、
動き検出部５１１の判定結果に関わらず、所定のタイミングで、制御回路５１０から走査
線駆動回路５４０及びデータ線駆動回路５５０へ信号を供給し、極性を反転させたデータ
信号をデータ線５５１に書き込み、液晶素子に印加される電界の向きを反転させるとよい
。
なお、データ線５５１に入力されるデータ信号の極性はＶｃｏｍを基準に決定される。
その極性は、データ信号の電圧がＶｃｏｍより高い場合は正の極性であり、低い場合は負
の極性である。
具体的には、図３７に示すように、第ｍ＋１フレーム期間になると、制御回路５１０は
、走査線駆動回路５４０及びデータ線駆動回路５５０へ制御信号を出力し、データ線駆動
回路５５０へ画像信号Ｖｉｄｅｏを出力する。データ線駆動回路５５０は、第ｋフレーム
期間においてデータ線５５１に出力されたデータ信号（Ｖｄａｔａ）に対して極性が反転
したデータ信号（Ｖｄａｔａ）をデータ線５５１に出力する。よって、画像データに動き
が検出されない期間である第ｍ＋１フレーム期間、及び第２ｍ＋１フレーム期間に、極性
が反転されたデータ信号（Ｖｄａｔａ）がデータ線５５１に書き込まれる。画像データに
変化が無い期間は、表示部５３０の書換えが間欠的に行われるため、書換えによる電力消
費を削減しつつ、液晶素子の劣化を防止することができる。
そして、動き検出部５１１において、第２ｍ＋１フレーム以降の画像データに動きがあ
ると判定すると、制御回路５１０は、走査線駆動回路５４０及びデータ線駆動回路５５０
を制御し、表示部５３０の書換えを行う。
以上述べたように、図３７の駆動方法によると、画像データ（Ｖｉｄｅｏ）の動きの有
無に関わらず、データ信号（Ｖｄａｔａ）は、ｍフレーム期間毎に極性が反転される。他
方、表示部５３０の書換えについては、動きを含む画像の表示期間は、１フレーム毎に表
示部５３０が書き換えられ、動きがない画像の表示期間は、ｍフレーム毎に表示部５３０
が書き換えられることになる。その結果、表示部の書換えに伴う電力消費を削減すること
ができる。よって、駆動周波数及び画素数の増加による電力消費の増加の抑えることがで
きる。
上述したように、液晶表示装置５００では、動画を表示するモードと、静止画を表示す
るモードで、液晶表示装置の駆動方法を異ならせることで、液晶の劣化を抑制して表示品
位を維持しつつ、省電力な液晶表示装置を提供することが可能になる。
また、静止画を表示する場合、１フレーム毎に画素を書換えると、人の目は画素の書換
えをちらつきとして感じることがあり、それが疲れ目の原因となる。本実施の形態の液晶
表示装置は、静止画の表示期間では画素の書換え頻度が少ないので、疲れ目の軽減に有効
である。
従って、酸化物半導体トランジスタでバックプレーンを形成した液晶パネルを用いるこ
とで、携帯用電子機器に非常に適した、高精細、低消費電力の中小型液晶表示装置を提供
することが可能である。
なお、液晶の劣化を防ぐため、データ信号の極性反転の間隔（ここでは、ｍフレーム期
間）は２秒以下とし、好ましくは１秒以下とするとよい。
また、画像データの動き検出を制御回路５１０の動き検出部５１１で行ったが、動き検
出は動き検出部５１１のみで行う必要は無い。動きの有無のデータを液晶表示装置５００
の外部から制御回路５１０へ入力するようにしてもよい。
また、画像データに動きが無いと判定する条件は連続する２つのフレーム間の画像デー
タによるものではなく、判定に必要なフレーム数は、液晶表示装置５００の使用形態によ
り、適宜決定することができる。例えば、連続するｍフレームの画像データに動きが無い
場合に、表示部５３０の書換えを停止させてもよい。
なお、本実施の形態では、表示装置として、液晶表示装置を用いて説明したが、本実施
の形態の駆動方法を他の表示装置、例えば発光表示装置等に用いることができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
（実施の形態１２）
本発明の一態様である半導体装置は、さまざまな電子機器（遊技機も含む。）に適用す
ることができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受
信機ともいう。）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装
置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子
機器の一例を図３８に示す。
図３８（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は
、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示
することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を
示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
上記実施の形態のいずれかに示す半導体装置は、表示部９００３に用いることが可能で
ある。それゆえ、表示部９００３の表示品位を高くすることができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３
に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力する
ことができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、
画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメー
ジセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせ
ることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して
垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、
大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブル
に表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図３８（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００
は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表
示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持し
た構成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリ
モコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キ
ー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示さ
れる映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作
機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図３８（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。
テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、
さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一
方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など
）の情報通信を行うことも可能である。
上記実施の形態のいずれかに示す半導体装置は、表示部９１０３、９１０７に用いるこ
とが可能である。それゆえ、テレビジョン装置の表示品位を向上させることができる。
図３８（Ｃ）はコンピュータ９２００であり、本体９２０１、筐体９２０２、表示部９
２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０
６などを含む。
上記実施の形態のいずれかに示す半導体装置は、表示部９２０３に用いることが可能で
ある。それゆえ、コンピュータ９２００の表示品位を向上させることができる。
表示部９２０３は、タッチ入力機能を有しており、コンピュータ９２００の表示部９２
０３に表示された表示ボタンを指などで触れることで、画面操作や、情報を入力すること
ができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。
図３９（Ａ）及び図３９（Ｂ）は２つ折り可能なタブレット型端末である。図３９（Ａ
）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示
部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モ
ード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
上記実施の形態のいずれかに示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂ
に用いることが可能である。それゆえ、タブレット端末の表示品位を向上させることがで
きる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示さ
れた操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６
３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領
域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６
３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９
６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表
示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一
部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボー
ド表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれること
で表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時に
タッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向き
を切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替え
スイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外
光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セ
ンサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置
を内蔵させてもよい。
また、図３９（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示
しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表
示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネ
ルとしてもよい。
図３９（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９
６３３、充放電制御回路９６３４を有する。なお、図３９（Ｂ）では充放電制御回路９６
３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成につい
て示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態
にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、
耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図３９（Ａ）及び図３９（Ｂ）に示したタブレット型端末は、様々な
情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻
などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタ
ッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有
することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル
、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は
、筐体９６３０の片面または両面に設けることができ、バッテリー９６３５の充電を効率
的に行う構成とすることができるため好適である。なおバッテリー９６３５としては、リ
チウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図３９（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図３９（
Ｃ）にブロック図を示し説明する。図３９（Ｃ）には、太陽電池９６３３、バッテリー９
６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３
、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３
６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図３９（Ｂ）に示す充放電制御
回路９６３４に対応する箇所となる。
まず、外光により太陽電池９６３３により発電がされる場合の動作の例について説明す
る。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤ
ＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作
に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバー
タ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表
示部９６３１での表示を行わない際には、スイッチＳＷ１をオフにし、スイッチＳＷ２を
オンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお、太陽電池９６３３については、発電手段の一例として示したが、特に限定されず
、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段による
バッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を
送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う
構成としてもよい。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
本実施例では、トランジスタのＶｇ－Ｉｄ特性、及び光ＢＴストレス試験の測定結果に
ついて説明する。
はじめに、試料１に含まれるトランジスタの作製工程について説明する。本実施例では
図２を参照して説明する。
まず、図２（Ａ）に示すように、基板１１としてガラス基板を用い、基板１１上にゲー
ト電極１５を形成した。
スパッタリング法で厚さ１００ｎｍのタングステン膜を形成し、フォトリソグラフィ工
程により該タングステン膜上にマスクを形成し、該マスクを用いて該タングステン膜の一
部をエッチングし、ゲート電極１５を形成した。
次に、ゲート電極１５上にゲート絶縁膜１７（図４０のＧＩに相当）を形成した。
ゲート絶縁膜１７として、厚さ５０ｎｍの第１の窒化シリコン膜、厚さ２００ｎｍの酸
化窒化シリコン膜を積層して形成した。
窒化シリコン膜は、流量５０ｓｃｃｍのシラン及び流量５０００ｓｃｃｍの窒素を原料
ガスとしてプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を６０Ｐａに制御し、
２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して、形成した。
次に、流量２０ｓｃｃｍのシラン、流量３０００ｓｃｃｍの一酸化二窒素を原料ガスと
してプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を４０Ｐａに制御し、２７．
１２ＭＨｚの高周波電源を用いて１００Ｗの電力を供給して、酸化窒化シリコン膜を形成
した。
なお、窒化シリコン膜及び酸化窒化シリコン膜の成膜工程において、基板温度を３５０
℃とした。
次に、ゲート絶縁膜１７を介してゲート電極１５に重なる酸化物半導体膜１８を形成し
た。
ここでは、ゲート絶縁膜１７上に厚さ３５ｎｍの酸化物半導体膜をスパッタリング法で
形成した。次に、フォトリソグラフィ工程により酸化物半導体膜上にマスクを形成し、該
マスクを用いて酸化物半導体膜の一部をエッチングし、酸化物半導体膜１８（図４０のＳ
１に相当）を形成した。
酸化物半導体膜（Ｓ１）は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：
１（原子数比）のターゲットとし、流量１００ｓｃｃｍのアルゴン及び流量１００ｓｃｃ
ｍの酸素をスパッタリングガスとしてスパッタリング装置の処理室内に供給し、処理室内
の圧力を０．６Ｐａに制御し、５ｋＷの直流電力を供給して形成した。なお、酸化物半導
体膜を形成する際の基板温度を１７０℃とした。
ここまでの工程で得られた構成は図２（Ｂ）を参照できる。
次に、ゲート絶縁膜１７の一部をエッチングしてゲート電極を露出した後（図示しない
。）、図２（Ｃ）に示すように、酸化物半導体膜１８に接する一対の電極２１、２２を形
成した。
ここでは、ゲート絶縁膜１７及び酸化物半導体膜１８上に導電膜を形成した。該導電膜
として、厚さ５０ｎｍのタングステン膜上に厚さ４００ｎｍのアルミニウム膜を形成し、
該アルミニウム膜上に厚さ１００ｎｍのチタン膜を形成した。次に、フォトリソグラフィ
工程により該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をウエットエ
ッチングし、一対の電極２１、２２を形成した。
次に、減圧された処理室に基板を移動し、３５０℃で加熱した後、処理室に設けられる
上部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して、一
酸化二窒素雰囲気で発生させた酸素プラズマに酸化物半導体膜１８を曝した。
次に、酸化物半導体膜１８及び一対の電極２１、２２上に保護膜２６を形成した（図２
（Ｄ）参照）。ここでは、保護膜２６として、酸化物絶縁膜２３（図４０のＰ１に相当）
、酸化物絶縁膜２４（図４０のＰ２に相当）を形成した。
まず、上記プラズマ処理の後、大気に曝すことなく、連続的に酸化物絶縁膜２３及び酸
化物絶縁膜２４を形成した。酸化物絶縁膜２３として厚さ１０ｎｍの酸化窒化シリコン膜
を形成し、酸化物絶縁膜２４として厚さ３９０ｎｍの酸化窒化シリコン膜を形成した。
酸化物絶縁膜２３は、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二
窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を３５０℃とし、１００Ｗの
高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。
酸化物絶縁膜２４は、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化
二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５００
Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。当該条件に
より、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱
離する酸化窒化シリコン膜を形成することができる。
次に、加熱処理を行い、酸化物絶縁膜２３及び酸化物絶縁膜２４から水、窒素、水素等
を脱離させると共に、酸化物絶縁膜２４に含まれる酸素の一部を酸化物半導体膜１８へ供
給した。ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行った。
次に、図示しないが、保護膜２６の一部をエッチングして、一対の電極２１、２２の一
部を露出する開口部を形成した。
次に、保護膜２６上に平坦化膜を形成した（図示しない）。ここでは、組成物を保護膜
２６上に塗布した後、露光及び現像を行って、一対の電極の一部を露出する開口部を有す
る平坦化膜を形成した。なお、平坦化膜として厚さ１．５μｍのアクリル樹脂を形成した
。こののち、加熱処理を行った。当該加熱処理は、温度を２５０℃とし、窒素を含む雰囲
気で１時間行った。
次に、一対の電極の一部に接続する導電膜を形成した（図示しない）。ここでは、スパ
ッタリング法により厚さ１００ｎｍの酸化シリコンを含むＩＴＯを形成した。この後、窒
素雰囲気で、２５０℃、１時間の加熱処理を行った。
以上の工程により、トランジスタを有する試料１を作製した。
また、試料１のトランジスタにおいて、ゲート絶縁膜１７として、厚さ５０ｎｍの第１
の窒化シリコン膜、厚さ３００ｎｍの第２の窒化シリコン膜、厚さ５０ｎｍの第３の窒化
シリコン膜、及び厚さ５０ｎｍの酸化窒化シリコン膜を積層して形成した。また、酸化物
半導体膜１８の代わりに、厚さ３５ｎｍの酸化物半導体膜（図４０のＳ１に相当）及び厚
さ１０ｎｍの酸化物膜（図４０のＳ２に相当）が積層された多層膜を形成した。また、一
対の電極を形成した後、８５％のリン酸を１００倍に希釈したリン酸水溶液で多層膜の表
面の洗浄処理を行った。また、保護膜２６として、厚さ１０ｎｍの酸化物絶縁膜２３、厚
さ４００ｎｍの酸化物絶縁膜２４、及び厚さ１００ｎｍの窒化シリコン膜で形成される窒
化物絶縁膜２５（図４０のＰ３に相当）を積層して形成した。このような構造の試料を試
料２とする。
試料２において、ゲート絶縁膜１７を構成する第１の窒化シリコン膜乃至第３の窒化シ
リコン膜の成膜条件を以下に示す。
第１の窒化シリコン膜は、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素
、及び流量１００ｓｃｃｍのアンモニアを原料ガスとしてプラズマＣＶＤ装置の処理室に
供給し、処理室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて
２０００Ｗの電力を供給して形成した。
次に、第１の窒化シリコン膜の原料ガスの条件において、アンモニアの流量を２０００
ｓｃｃｍに変更して、第２の窒化シリコン膜を形成した。
次に、流量２００ｓｃｃｍのシラン及び流量５０００ｓｃｃｍの窒素を原料ガスとして
プラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を１００Ｐａに制御し、２７．１
２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、第３の窒化シリコン膜を形
成した。
試料２において、酸化物半導体膜１８に接する酸化物膜（Ｓ２）の成膜条件を以下に示
す。酸化物膜（Ｓ２）は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：３：２（
原子数比）のターゲットとし、スパッタリングガスとして１８０ｓｃｃｍのＡｒと２０ｓ
ｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに
制御し、５ｋＷの直流電力を供給して形成した。なお、酸化物膜を形成する際の基板温度
を１７０℃とした。
試料２において、窒化物絶縁膜２５（図４０のＰ３に相当）の成膜条件を以下に示す。
窒化物絶縁膜２５は、流量５０ｓｃｃｍのシラン、流量５０００ｓｃｃｍの窒素、及び流
量１００ｓｃｃｍのアンモニアを原料ガスとし、処理室の圧力を１００Ｐａ、基板温度を
３５０℃とし、１０００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法によ
り形成した。
また、試料１のトランジスタにおいて、ゲート絶縁膜１７として、試料２と同様の構造
及び条件を用いて形成した。また、酸化物半導体膜１８を形成した後、４５０℃で加熱処
理をした。また、試料２と同様に、一対の電極を形成した後、８５％のリン酸を１００倍
に希釈したリン酸水溶液で酸化物半導体膜１８の表面に洗浄処理を行った。また、酸化物
絶縁膜２３の膜厚を５０ｎｍとした。また、酸化物絶縁膜２３（図４０のＰ１に相当）の
成膜条件において、成膜温度を２２０℃とした。また、保護膜として、試料２と同様に、
酸化物絶縁膜２３、酸化物絶縁膜２４、及び窒化物絶縁膜２５（図４０のＰ３に相当）を
積層して形成した。このような構造の試料を比較試料１とする。
また、比較試料１において、酸化物半導体膜１８を形成した後の加熱処理温度を３５０
℃とした試料を比較試料２とする。
また、比較試料１において、酸化物半導体膜１８の代わりに、試料２と同様の構造及び
条件を用いて、酸化物半導体膜１８及び酸化物膜の多層膜を設けた試料を比較試料３とす
る。
なお、各試料に含まれるトランジスタは、チャネル長（Ｌ）が６μｍ、チャネル幅（Ｗ
）が５０μｍである。
＜Ｖｇ－Ｉｄ特性＞
次に、試料１及び試料２、並びに比較試料１及び比較試料２に含まれるトランジスタの
初期特性としてＶｇ－Ｉｄ特性を測定した。ここでは、基板温度を２５℃とし、ソース－
ドレイン間の電位差（以下、ドレイン電圧という。）を１Ｖ、１０Ｖとし、ソース－ゲー
ト電極間の電位差（以下、ゲート電圧という。）を－１５Ｖ～＋１５Ｖまで変化させたと
きのソース－ドレイン間に流れる電流（以下、ドレイン電流という。）の変化特性、すな
わちＶｇ－Ｉｄ特性を測定した。
図４０に、それぞれの試料に含まれるトランジスタのＶｇ－Ｉｄ特性を示す。図４０に
示す各グラフにおいて、横軸はゲート電圧Ｖｇ、縦縦軸はドレイン電流Ｉｄを表し、右縦
軸は電界効果移動度を表す。なお、横軸は－１５Ｖから１５Ｖとして示した。また、実線
はそれぞれ、ドレイン電圧Ｖｄが１Ｖ、１０ＶのときのＶｇ－Ｉｄ特性であり、破線はド
レイン電圧Ｖｄを１０Ｖとしたときのゲート電圧に対する電界効果移動度を表す。なお、
当該電界効果移動度は各試料の飽和領域での結果である。
また、各試料において、基板内に同じ構造のトランジスタを２０個作製した。
図４０より、試料１及び試料２、並びに比較試料１及び比較試料２それぞれにおいて、
良好なスイッチング特性が得られていることが分かる。
次に、試料１及び試料２、並びに比較試料１及び比較試料２のＢＴストレス試験及び光
ＢＴストレス試験を行った。ＢＴストレス試験は加速試験の一種であり、長期間の使用に
よって起こるトランジスタの特性変化（即ち、経時変化）を短時間で評価することができ
る。ＢＴストレス試験前後におけるトランジスタの特性の変動量を調べることは、信頼性
を調べるための重要な指標となる。
＜ゲートＢＴストレス試験及び光ゲートＢＴストレス試験＞
はじめに、ゲートＢＴストレス試験及び光ゲートＢＴストレス試験を行った。
ここで、ゲートＢＴストレス試験の測定方法について説明する。はじめに、上記のよう
にトランジスタの初期特性におけるＶｇ－Ｉｄ特性を測定する。
次に、基板温度を任意の温度（以下、ストレス温度という。）を一定に維持し、トラン
ジスタのソース及びドレインとして機能する一対の電極を同電位とし、ソース電極及びド
レイン電極として機能する一対の電極とは異なる電位をゲート電極に一定時間（以下、ス
トレス時間という。）印加する。次に、基板温度を適宜設定し、トランジスタの電気特性
を測定する。この結果、ゲートＢＴストレス試験前後の電気特性における閾値電圧及びシ
フト値の差を、変動量として得ることができる。
なお、ゲート電極に負の電圧を印加するストレス試験をマイナスゲートＢＴストレス試
験（Ｄａｒｋ －ＧＢＴ）といい、正の電圧を印加するストレス試験をプラスゲートＢＴ
ストレス試験（Ｄａｒｋ ＋ＧＢＴ）という。また、光を照射しつつゲート電極に負の電
圧を印加するストレス試験を光マイナスゲートＢＴストレス試験（Ｐｈｏｔｏ －ＧＢＴ
）といい、正の電圧を印加するストレス試験を光プラスゲートＢＴストレス試験（Ｐｈｏ
ｔｏ ＋ＧＢＴ）という。
ここでは、ゲートＢＴストレス条件として、ストレス温度を６０℃、ストレス時間を３
６００秒とし、ゲート電極に－３０Ｖまたは＋３０Ｖ、ソース電極及びドレイン電極に０
Ｖ印加した。このときの、ゲート絶縁膜に印加する電界強度を０．６６ＭＶ／ｃｍとした
。
また、上記ＢＴストレス試験と同様の条件を用い、１００００ｌｘの白色ＬＥＤ光をト
ランジスタに照射して、光ゲートＢＴストレス試験を行った。なお、ＢＴストレス試験後
のトランジスタのＶｇ－Ｉｄ特性の測定温度を６０℃とした。
試料１及び試料２、並びに比較試料１及び比較試料２に含まれるトランジスタの初期特
性のしきい値電圧とＢＴストレス試験後のしきい値電圧の差（即ち、しきい値電圧の変動
量（ΔＶｔｈ））、シフト値の差（即ち、シフト値の変動量（ΔＳｈｉｆｔ））を図４１
（Ａ）に示す。図４１（Ａ）において、プラスゲートＢＴストレス試験（Ｄａｒｋ ＋Ｇ
ＢＴ）、マイナスゲートＢＴストレス試験（Ｄａｒｋ －ＧＢＴ）、光プラスゲートＢＴ
ストレス試験（Ｐｈｏｔｏ ＋ＧＢＴ）、光マイナスゲートＢＴストレス試験（Ｐｈｏｔ
ｏ －ＧＢＴ）それぞれの変動量を示す。
次に、ストレス温度を変えて、ストレス試験を行った。ここでは、上記ゲートＢＴスト
レス試験の条件において、ストレス温度を１２５℃として、ゲートＢＴストレス試験を行
った。なお、ゲートＢＴストレス試験後のトランジスタのＶｇ－Ｉｄ特性の測定温度を４
０℃とした。
試料１及び試料２、並びに比較試料１及び比較試料２に含まれるしきい値電圧の変動量
（ΔＶｔｈ）、シフト値の変動量（ΔＳｈｉｆｔ）を図４１（Ｂ）に示す。図４１（Ｂ）
において、プラスゲートＢＴストレス試験（Ｄａｒｋ ＋ＧＢＴ）、マイナスゲートＢＴ
ストレス試験（Ｄａｒｋ －ＧＢＴ）それぞれの変動量を示す。
ここで、本明細書におけるしきい値電圧及びシフト値について図４２を用いて説明する
。
本明細書中において、しきい値電圧（Ｖｔｈ）は、ゲート電圧（Ｖｇ［Ｖ］）を横軸、
ドレイン電流の平方根（Ｉｄ１／２［Ａ］）を縦軸としてプロットした曲線６１２におい
て、最大傾きであるＩｄ１／２の接線６１４を外挿したときの、接線６１４とＶｇ軸（即
ち、Ｉｄ１／２が０Ａ）との交点のゲート電圧で定義する（図４２（Ａ）参照）。なお、
本明細書中においては、ドレイン電圧Ｖｄを１０Ｖとして、しきい値電圧を算出する。ま
た、本明細書において、しきい値電圧（Ｖｔｈ）は、各試料に含まれる２０個のトランジ
スタそれぞれのＶｔｈの平均値である。
また、本明細書中において、シフト値（Ｓｈｉｆｔ）は、ゲート電圧（Ｖｇ［Ｖ］）を
横軸、ドレイン電流（Ｉｄ［Ａ］）の対数を縦軸にプロットした曲線６１６において、最
大傾きであるＩｄの接線６１８を外挿したときの直線Ｉｄ＝１．０×１０－１２［Ａ］と
の交点のゲート電圧で定義する（図４２（Ｂ）参照）。なお、本明細書中においては、ド
レイン電圧Ｖｄを１０Ｖとして、シフト値を算出する。また、本明細書において、シフト
値は、各試料に含まれる２０個のトランジスタそれぞれのシフト値の平均値である。
図４１（Ａ）より、ストレス温度が６０℃の場合、比較試料１及び比較試料２と比較し
て、試料１及び試料２は、プラスゲートＢＴストレス試験（Ｄａｒｋ ＋ＧＢＴ）及びマ
イナスゲートＢＴストレス試験（Ｄａｒｋ －ＧＢＴ）変動量が少ないことがわかる。
図４１（Ｂ）より、ストレス温度が１２０℃の場合、比較試料１及び比較試料２と比較
して、試料１及び試料２は、プラスゲートＢＴストレス試験（Ｄａｒｋ ＋ＧＢＴ）及び
マイナスゲートＢＴストレス試験（Ｄａｒｋ －ＧＢＴ）変動量が少ないことがわかる。
以上のことから、酸化物半導体膜または多層膜を形成した後、特段加熱処理を行わなく
とも、酸化物半導体膜または多層膜上に形成する酸化物絶縁膜の成膜温度を２８０℃以上
４００℃以下とすることで、酸化物半導体膜または多層膜から不純物を脱離させることが
可能であり、トランジスタ特性の変動量を低減できることが分かる。
また、試料１及び試料２、並びに比較試料１及び比較試料３において、プラスゲートＢ
Ｔストレス試験（Ｄａｒｋ ＋ＧＢＴ）を行った。ここでは、ストレス温度を、６０℃ま
たは１２５℃とし、それぞれにおいてストレス時間を１００秒、５００秒、１５００秒、
２０００秒、３６００秒として、しきい値電圧の変動量を測定した。図４３は各ストレス
時間におけるしきい値電圧の変動量と、各変動量から得た近似曲線を示す。横軸はストレ
ス時間を示し、縦軸はしきい値電圧の変動量（ΔＶｔｈ）を示す。また、図４３（Ａ）は
、ストレス温度が６０℃のときの測定結果であり、図４３（Ｂ）はストレス温度が１２５
℃のときの測定結果である。
図４３（Ａ）より、比較試料１と比較して試料１及び試料２のしきい値電圧の変動量が
小さいことが分かる。このことから、酸化物半導体膜または多層膜を形成した後、特段加
熱処理を行わなくとも、酸化物半導体膜または多層膜上に形成する酸化物絶縁膜の成膜温
度を２８０℃以上４００℃以下とすることで、トランジスタ特性の変動量を低減できるこ
とが分かった。
また、図４３（Ａ）及び図４３（Ｂ）より、試料１及び試料２のトランジスタ特性の変
動量は、比較試料３と比較すると大きいが、比較試料３と同等の変動量であることがわか
る。
本実施例では、実施の形態１に示す酸化物絶縁膜２３及び酸化物絶縁膜２４からの水及
び酸素の脱離量と、膜中の欠陥量とについて説明する。
はじめに、酸化物絶縁膜を有する試料をＴＤＳ測定することで、水及び酸素の脱離量の
評価を行った。
はじめに、試料の作製工程について説明する。
シリコンウェハ上に、実施の形態１に示す酸化物絶縁膜２３の条件を用いて、プラズマ
ＣＶＤ法により酸化窒化シリコン膜を形成した。当該試料を試料３とする。なお、試料３
に含まれる酸化窒化シリコン膜の膜厚は１００ｎｍであった。
試料３に含まれる酸化窒化シリコン膜は、流量２０ｓｃｃｍのシラン、流量３０００ｓ
ｃｃｍ一酸化二窒素を原料ガスとしてプラズマＣＶＤ装置の処理室に供給し、処理室内の
圧力を２００Ｐａに制御し、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を
用いて１００Ｗの電力を供給して、形成した。
また、シリコンウェハ上に、実施の形態１に示す酸化物絶縁膜２４の条件を用いて、プ
ラズマＣＶＤ法により酸化窒化シリコン膜を形成した。当該試料を試料４とする。なお、
試料４に含まれる酸化窒化シリコン膜の膜厚は４００ｎｍであった。
試料４に含まれる酸化窒化シリコン膜は、流量１６０ｓｃｃｍのシラン及び流量４００
０ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２
０℃とし、１５００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形
成した。当該条件により、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱に
より酸素の一部が脱離する酸化窒化シリコン膜を形成することができる。
また、試料３と比較して、成膜圧力及び成膜温度の低い条件を用いて、シリコンウェハ
上に、プラズマＣＶＤ法により酸化窒化シリコン膜を形成した。当該試料を比較試料４と
する。なお、比較試料４に含まれる酸化窒化シリコン膜の膜厚は４００ｎｍであった。
比較試料４に含まれる酸化窒化シリコン膜は、流量３０ｓｃｃｍのシラン、流量４００
０ｓｃｃｍ一酸化二窒素を原料ガスとしてプラズマＣＶＤ装置の処理室に供給し、処理室
内の圧力を４０Ｐａに制御し、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源
を用いて１５０Ｗの電力を供給して、形成した。
＜ＴＤＳ測定＞
試料３及び試料４、並びに比較試料４について、ＴＤＳ測定を行った結果を図４４に示
す。図４４の上段は、水分子の脱離量を表す測定結果を示し、図４４の下段は、酸素分子
の脱離量を表す測定結果を示す。
図４４の上段に示すように、比較試料４において、水分子の質量数に相当するＭ／ｚ＝
１８のピークが確認された。一方、試料３及び試料４は、比較試料４と比較して、基板温
度が５０℃～１５０℃付近におけるピーク強度が小さいことが確認された。このことから
、実施の形態１の酸化物絶縁膜２３及び酸化物絶縁膜２４の条件を用いて形成される膜は
、水の含有量が少ない膜であることが分かる。
図４４の下段に示すように、試料４において、酸素分子の質量数に相当するＭ／ｚ＝３
２のピークが確認された。一方、試料３及び比較試料４は、試料４と比較して、基板温度
が３００℃～４００℃におけるピーク強度が小さいことが確認された。このことから、実
施の形態１の酸化物絶縁膜２４の条件を用いて形成される膜は、酸素の含有量が多いこと
が分かる。
次に、試料３及び試料４、並びに比較試料４に含まれる酸化物絶縁膜中の欠陥量につい
て、ＥＳＲ（電子スピン共鳴）測定結果を用いて説明する。
まず、評価した試料の構造について説明する。
試料３に含まれる酸化窒化シリコン膜を石英基板上に形成した試料を試料５とする。な
お、試料５に含まれる酸化窒化シリコン膜の膜厚は１００ｎｍであった。
試料４に含まれる酸化窒化シリコン膜を石英基板上に形成した試料を試料６とする。な
お、試料６に含まれる酸化窒化シリコン膜の膜厚は４００ｎｍであった。
比較試料４に含まれる酸化窒化シリコン膜を石英基板上に形成した試料を比較試料５と
する。なお、比較試料５に含まれる酸化窒化シリコン膜の膜厚は４００ｎｍであった。
＜ＥＳＲ測定＞
次に、試料５及び試料６、並びに比較試料５についてＥＳＲ測定を行った。ＥＳＲ測定
は、所定の温度で、マイクロ波の吸収の起こる磁場の値（Ｈ０）から、式ｇ＝ｈν／βＨ
０、を用いてｇ値というパラメータが得られる。なお、νはマイクロ波の周波数である。
ｈはプランク定数であり、βはボーア磁子であり、どちらも定数である。
ここでは、下記の条件でＥＳＲ測定を行った。測定温度を－１７０℃とし、８．９２Ｇ
Ｈｚの高周波電力（マイクロ波パワー）を１ｍＷとし、磁場の向きは作製した試料の膜表
面と平行とした。なお、シリコンのダングリングボンドに由来するｇ（ｇ値）＝２に現れ
る信号のスピン密度の検出下限は１．１×１０１１ｓｐｉｎｓであった。スピン数が小さ
いほどシリコンのダングリングボンドである欠損が少ないといえる。
各試料において、ＥＳＲ測定を行って得られた一次微分曲線を図４５の上段に示す。ま
た、各試料において、シリコンのダングリングボンドに由来するｇ（ｇ値）＝２に現れる
信号のスピン密度を図４５の下段に示す。なお、ここでは、測定されたスピン数を単位体
積当たりに換算したスピン密度を示している。
なお、ここでは、加熱処理により生ずる欠陥量の変化を測定するため、加熱処理前後の
試料それぞれにおいて、ＥＳＲ測定した。図４５において、加熱処理前の測定結果をａｓ
－ｄｅｐｏと示し、３５０℃で加熱処理した後の測定結果を３５０℃と示す。
図４５の上段に示すように、試料５に含まれる酸化窒化シリコン膜は、加熱処理前後に
おいて、ｇ値が２において称性を有する信号が検出されていない。このため、試料５に含
まれる酸化窒化シリコン膜には、欠陥量がきわめて少ない、または欠陥が含まれていない
ことが分かる。
一方、試料６及び比較試料５に含まれる酸化窒化シリコン膜は、加熱処理前においては
、ｇ値が２において称性を有する信号が検出されており、欠陥が含まれていることが分か
る。試料６においては、加熱処理後においてｇ値が２において称性を有する信号が検出さ
れているが、比較試料５においては、加熱処理後においてｇ値が２において称性を有する
信号が検出されていない。このことから、比較試料５においては、加熱処理により膜中の
欠陥量が低減されている、または欠陥が含まれていないことが分かる。
以上のことから、実施の形態１に示す酸化物絶縁膜２３の条件を用いることで、欠陥量
の少ない酸化物絶縁膜を形成できることが分かった。
本実施例では、実施例１に示す酸化物絶縁膜２３の成膜温度と、酸化物半導体膜及び酸
化物絶縁膜に含まれる水素濃度の関係について説明する。本実施の形態では、酸化物半導
体膜及び酸化物絶縁膜が積層された試料をＳＩＭＳ測定することで、水素濃度を測定した
。
はじめに、試料の作製工程について説明する。
石英基板上に、厚さ１００ｎｍの酸化物半導体膜（図４６のＯＳに相当）をスパッタリ
ング法で形成した。次に、加熱処理を行った。
ここでは、実施例１に示す試料１に含まれる酸化物半導体膜と同様の条件を用いて、酸
化物半導体膜を形成した。また、窒素雰囲気において３５０℃で１時間加熱処理を行った
後、窒素及び酸素を含む雰囲気において３５０℃で１時間加熱処理を行った。
次に、酸化物半導体膜上に実施の形態１に示す酸化物絶縁膜２３の条件を用いて、厚さ
２０ｎｍの酸化窒化シリコン膜（図４６のＰ１に相当）を形成した後、実施の形態１に示
す酸化物絶縁膜２４の条件を用いて、厚さ２００ｎｍの酸化窒化シリコン膜（図４６のＰ
２に相当）を形成した。
ここでは、実施例１に示す試料１に含まれる酸化物絶縁膜２３と同様の条件を用いて、
酸化窒化シリコン（Ｐ１）を形成した。実施例１に示す試料１に含まれる酸化物絶縁膜２
３と同様の条件を用いて、酸化窒化シリコン（Ｐ２）を形成した。当該試料を試料７とす
る。
また、試料７において、酸化物半導体膜（図４６のＯＳに相当）を形成した後に行う加
熱処理において、加熱処理温度を４５０℃とした。また、試料７と比較して、成膜圧力及
び成膜温度の低い条件を用いて、酸化物半導体膜上に厚さ５０ｎｍの酸窒化シリコン膜（
図４６のＰ１に相当）を形成した。当該試料を比較試料６とする。
比較試料６に含まれる酸化窒化シリコン膜（Ｐ１）は、比較試料４に含まれる酸化窒化
シリコン膜と同様の条件を用いて形成した。
また、比較試料６において、酸化物半導体膜（図４６のＯＳに相当）を形成した後に行
う加熱処理において、加熱処理温度を３５０℃とした試料を比較試料７とする。
＜ＳＩＭＳ測定＞
次に、試料７、比較試料６及び比較試料７のＳＩＭＳ測定し、酸化物半導体膜（ＯＳ）
、酸化窒化シリコン膜（Ｐ１）に含まれる水素濃度を測定した。各試料において、酸化物
半導体膜（ＯＳ）中の水素濃度を図４６の上段に示す。また、各試料において、酸化窒化
シリコン膜（Ｐ１）中の水素濃度を図４６の下段に示す。
なお、ここでは、加熱処理により生ずる水素濃度の変化を測定するため、加熱処理前後
の試料それぞれにおいて、ＳＩＭＳ測定した。図４６において、加熱処理前の測定結果を
破線で示し、３５０℃で加熱処理した後の測定結果を実線で示す。
はじめに、酸化物半導体膜（ＯＳ）中の水素濃度を比較する。酸化物半導体膜（ＯＳ）
を形成した後の加熱処理において、加熱温度を３５０℃とした試料７及び比較試料７は、
比較試料６より水素濃度が高い。しかしながら、比較試料７と比較すると、試料７の方が
酸化物半導体膜中、特に酸化窒化シリコン膜（Ｐ１）側の酸化物半導体膜における水素濃
度が低い。さらには、酸化窒化シリコン膜（Ｐ２）を形成した後の加熱処理を行うことで
、水素濃度が低減していることが分かる。
このことから、試料７に含まれる酸化窒化シリコン膜（Ｐ１）のように、実施の形態１
の酸化物絶縁膜２３に示す条件を用いて酸化窒化シリコン膜を形成することで、膜が緻密
となり、水素ブロッキング効果が得られる。この結果、酸化窒化シリコン膜（Ｐ２）を形
成した後、加熱処理を行っても、酸化窒化シリコン膜（Ｐ２）に含まれる水素が酸化物半
導体膜に移動しにくくなることがわかる。
次に、酸化窒化シリコン膜（Ｐ１）中の水素濃度を比較する。比較試料６及び比較試料
７と比較して、試料７の水素濃度が低い。このことから、実施の形態１の酸化物絶縁膜２
３に示す条件を用いて酸化窒化シリコン膜を形成することで、水素濃度の低い酸化窒化シ
リコン膜を形成することができる。
以上のことから、酸化物半導体膜を形成した後、加熱処理を行わなくとも、酸化物半導
体膜上に実施の形態１に示す酸化物絶縁膜２３の条件を用いて酸化物半導体膜上に酸化物
絶縁膜を形成することで、酸化物半導体膜に含まれる水素濃度を低減することができると
共に、水素濃度の低い酸化物絶縁膜を形成することができる。この結果、酸化物半導体膜
において、キャリアの発生を低減することが可能であり、しきい値電圧の変動が少ない、
優れた電気特性を有するトランジスタを作製することができる。
次に、酸化物半導体膜（ＯＳ）の成膜後の加熱処理を行わずに実施の形態１に示す酸化
物絶縁膜２３を形成した試料において、酸化物半導体膜及び酸化物絶縁膜に含まれる水素
濃度を測定した結果について説明する。
はじめに、試料の作製工程について説明する。
シリコンウェハ上に、厚さ２００ｎｍの酸化窒化シリコン膜（ＳｉＯＮ）を形成した後
、酸化窒化シリコン膜（ＳｉＯＮ）上に、厚さ１００ｎｍの酸化物半導体膜（ＯＳ）をス
パッタリング法で形成した。
ここでは、実施例１に示す試料１に含まれるゲート絶縁膜１７と同様の条件を用いて酸
化窒化シリコン膜（ＳｉＯＮ）を形成した。また、実施例１に示す試料１に含まれる酸化
物半導体膜（Ｓ１）と同様の条件を用いて、酸化物半導体膜（ＯＳ）を形成した。
次に、加熱処理を行わずに、実施の形態１に示す酸化物絶縁膜２３の条件を用いて、厚
さ５０ｎｍの酸化窒化シリコン膜（Ｐ１）を形成した後、実施の形態１に示す酸化物絶縁
膜２４の条件を用いて、厚さ４００ｎｍの酸化窒化シリコン膜（Ｐ２）を形成した。
ここでは、実施例１に示す試料１に含まれる酸化物絶縁膜２３と同様の条件を用いて、
酸化窒化シリコン膜（Ｐ１）を形成した。また、実施例１に示す試料１に含まれる酸化物
絶縁膜２４と同様の条件（成膜温度が３５０℃）を用いて、酸化窒化シリコン膜（Ｐ２）
を形成した。
以上の工程により、試料８を作製した。
なお、試料８に示す酸化窒化シリコン膜（Ｐ１）の代わりに、実施例２に示す比較試料
４に含まれる酸化窒化シリコン膜と同様の条件（成膜温度が２２０℃）を用いて、酸化窒
化シリコン膜（Ｐ１）を形成した試料を比較試料８とする。
＜ＳＩＭＳ測定＞
次に、試料８及び比較試料８のＳＩＭＳ測定し、酸化物半導体膜（ＯＳ）、酸化窒化シ
リコン膜（Ｐ１）に含まれる水素濃度を測定した。
また、試料８及び比較試料８において、窒素及び酸素を含む雰囲気において３５０℃で
１時間加熱処理を行った後、ＳＩＭＳ測定を行った。
加熱処理前後において、試料８及び比較試料８における酸化物半導体膜（ＯＳ）中のＨ
濃度を比較した結果を図５０に示し、酸化窒化シリコン膜（Ｐ１）中のＨ濃度を比較した
結果を図５１に示す。図５０及び図５１において、（Ａ）は加熱処理前の試料８及び比較
試料８のＨ濃度であり、（Ｂ）は加熱処理後の試料８及び比較試料８のＨ濃度である。な
お、図５０及び図５１において、太実線は試料８の測定結果であり、細実線は比較試料８
の測定結果である。
図５０より、酸化物半導体膜（ＯＳ）中において、酸化窒化シリコン膜（Ｐ１）を２２
０℃で形成した比較試料８より、酸化窒化シリコン膜（Ｐ１）を３５０℃で形成した試料
８の方が、水素濃度が低いことが分かる。
また、図５１より、酸化窒化シリコン膜（Ｐ１）中において、酸化窒化シリコン膜（Ｐ
１）を２２０℃で形成した比較試料８より、酸化窒化シリコン膜（Ｐ１）を３５０℃で形
成した試料８の方が、水素濃度が低いことが分かる。
この水素濃度の関係は、図５０及び図５１のそれぞれ（Ａ）及び（Ｂ）において同じ結
果である。即ち、酸化窒化シリコン膜（Ｐ２）を形成した後の加熱処理の有無に関わらず
同じ結果である。
以上のことから、酸化物半導体膜を形成した後、加熱処理を行わなくとも、３５０℃で
酸化窒化シリコン膜を形成することで、酸化物半導体膜に含まれる水素濃度を低減できる
ことがわかる。
本実施例では、酸化物半導体膜表面のプラズマ処理と、酸化物半導体膜に含まれる水素
濃度の関係について、図５２を用いて説明する。
はじめに、試料の作製工程について説明する。
石英基板上に、厚さ３５ｎｍの酸化物半導体膜をスパッタリング法で形成した。次に、
一酸化二窒素雰囲気で発生させた酸素プラズマに酸化物半導体膜を曝した。
酸化物半導体膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子
数比）のターゲットとし、流量１００ｓｃｃｍのアルゴン及び流量１００ｓｃｃｍの酸素
をスパッタリングガスとしてスパッタリング装置の処理室内に供給し、処理室内の圧力を
０．６Ｐａに制御し、３ｋＷの直流電力を供給して形成した。なお、酸化物半導体膜を形
成する際の基板温度を２００℃とした。
次に、流量１００００ｓｃｃｍの一酸化二窒素をプラズマＣＶＤ装置の処理室内に供給
し、処理室内の圧力を２００Ｐａに制御し、１５０Ｗの直流電力を供給して酸素プラズマ
を発生させた。また、当該酸素プラズマに酸化物半導体膜を３００秒曝した。このときの
基板温度を３５０℃とした。
以上の工程により、試料９を作製した。
なお、試料９において、酸素プラズマ処理を行わない試料を比較試料９とする。
また、酸素プラズマ処理の代わりに、真空雰囲気で加熱処理を行った試料を比較試料１
０とする。
比較試料１０において、流量１００００ｓｃｃｍの窒素をプラズマＣＶＤ装置の処理室
内に供給し、処理室内の圧力を１７５Ｐａに制御し、基板温度を３５０℃として、６００
秒の加熱処理を行った。
＜ＴＤＳ測定＞
次に、試料９、比較試料９及び比較試料１０について、ＴＤＳ測定を行った結果を図５
２に示す。図５２（Ａ）は、試料９、比較試料９及び比較試料１０のＴＤＳ測定結果であ
り、図５２（Ｂ）は、図５２（Ａ）において、縦軸に示す強度を、２×１０－１１以上６
×１０－１１以下の範囲で拡大した図である。また、図５２において、太実線は試料９の
ＴＤＳ測定結果であり、破線は比較試料９のＴＤＳ測定結果であり、細実線は比較試料１
０のＴＤＳ測定結果である。図５２において、縦軸は水の脱離量に相当する強度を示し、
横軸は加熱温度を示す。
図５２より、試料９の水の脱離量は、１００℃、及び２５０℃乃至３７０℃において、
比較試料９より少ないことが分かる。また、試料９の水の脱離量は、２５０℃乃至４００
℃の間において比較試料１０より少ないことが分かる。
以上のことから、一酸化二窒素雰囲気で発生させた酸素プラズマに酸化物半導体膜を曝
すことで、酸化物半導体膜からの水の脱離量を低減させることできる。これは、一酸化二
窒素雰囲気で発生した酸素プラズマに酸化物半導体膜が曝されることにより、酸化物半導
体膜に含まれる水素と酸素プラズマ中の酸素が反応し、水となって脱離するためと考えら
れる。
本実施例では、酸化物半導体膜表面のプラズマ処理の有無と、トランジスタのＶｇ－Ｉ
ｄ特性の関係について説明する。
はじめに、試料１０に含まれるトランジスタの作製工程について説明する。本実施例で
は図２及び実施例１を参照して説明する。
実施例１に示す試料１と同様の条件を用いて、図２（Ａ）に示すように、基板１１とし
てガラス基板を用い、基板１１上にゲート電極１５を形成した。
次に、実施例１に示す試料２と同様の条件を用いて、ゲート電極１５上にゲート絶縁膜
１７を形成した。
次に、ゲート絶縁膜１７を介してゲート電極１５に重なる酸化物半導体膜１８を形成し
た。
ここでは、ゲート絶縁膜１７上に厚さ３５ｎｍの酸化物半導体膜をスパッタリング法で
形成した。次に、フォトリソグラフィ工程により酸化物半導体膜上にマスクを形成し、該
マスクを用いて酸化物半導体膜の一部をエッチングし、酸化物半導体膜１８を形成した。
なお、酸化物半導体膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１
（原子数比）のターゲットとし、流量６０ｓｃｃｍのアルゴン及び流量１４０ｓｃｃｍの
酸素をスパッタリングガスとしてスパッタリング装置の処理室内に供給し、処理室内の圧
力を０．６Ｐａに制御し、３ｋＷの直流電力を供給して形成した。なお、酸化物半導体膜
を形成する際の基板温度を２００℃とした。
ここまでの工程で得られた構成は図２（Ｂ）を参照できる。
次に、ゲート絶縁膜１７の一部をエッチングしてゲート電極を露出した後（図示しない
。）、実施例１に示す試料１と同様の条件を用いて、図２（Ｃ）に示すように、酸化物半
導体膜１８に接する一対の電極２１、２２を形成した。この後、８５％のリン酸を１００
倍に希釈したリン酸水溶液で酸化物半導体膜の表面の洗浄処理を行った。
次に、酸化物半導体膜１８を酸素プラズマに曝すことなく、酸化物半導体膜１８及び一
対の電極２１、２２上に、実施例１に示す試料１と同様に、酸化物絶縁膜２３及び酸化物
絶縁膜２４を形成した。
次に、実施例１に示す試料１と同様の条件を用いて加熱処理行い、酸化物絶縁膜２３及
び酸化物絶縁膜２４から水、窒素、水素等を脱離させると共に、酸化物絶縁膜２４に含ま
れる酸素の一部を酸化物半導体膜１８へ供給した。
次に、実施例１に示す試料２と同様の条件を用いて、窒化物絶縁膜２５を形成した（図
２（Ｄ）参照）。
次に、実施例１に示す試料１と同様の条件を用いて、一対の電極２１、２２の一部を露
出する開口部の形成、平坦化膜の形成、一対の電極の一部に接続する導電膜の形成、及び
加熱処理を行い、トランジスタを有する試料１０を作製した。
また、試料１０において、一対の電極２１、２２を形成し、８５％のリン酸を１００倍
に希釈したリン酸水溶液で酸化物半導体膜の表面の洗浄処理を行った後、一酸化二窒素雰
囲気で発生させた酸素プラズマに酸化物半導体膜を曝した試料を、試料１１とする。
酸素プラズマの発生条件は、実施例４に示す試料９と同様とした。また、当該酸素プラ
ズマに酸化物半導体膜を３００秒曝した。このときの基板温度を３５０℃とした。
なお、各試料に含まれるトランジスタは、チャネル長（Ｌ）が６μｍ、チャネル幅（Ｗ
）が５０μｍである。
＜Ｖｇ－Ｉｄ特性＞
次に、試料１０及び試料１１に含まれるトランジスタの初期特性としてＶｇ－Ｉｄ特性
を測定した。ここでは、基板温度を２５℃とし、ソース－ドレイン間の電位差（以下、ド
レイン電圧という。）を１Ｖ、１０Ｖとし、ソース－ゲート電極間の電位差（以下、ゲー
ト電圧という。）を－１５Ｖ～＋２０Ｖまで変化させたときのソース－ドレイン間に流れ
る電流（以下、ドレイン電流という。）の変化特性、すなわちＶｇ－Ｉｄ特性を測定した
。
図５３に、それぞれの試料に含まれるトランジスタのＶｇ－Ｉｄ特性を示す。図５３に
示す各グラフにおいて、横軸はゲート電圧Ｖｇ、左縦軸はドレイン電流Ｉｄを表し、右縦
軸は電界効果移動度を表す。また、実線はそれぞれ、ドレイン電圧Ｖｄが１Ｖ、１０Ｖの
ときのＶｇ－Ｉｄ特性であり、破線はドレイン電圧Ｖｄを１０Ｖとしたときのゲート電圧
に対する電界効果移動度を表す。なお、当該電界効果移動度は各試料の飽和領域での結果
である。
また、各試料において、基板内に同じ構造のトランジスタを２０個作製した。
図５３より、試料１０及び試料１１において、良好なスイッチング特性が得られている
ことが分かる。また、試料１０と比べて、試料１１の方が、しきい値電圧がプラス側にシ
フトしていることが分かる。図５３に示す結果、及び実施例４のＴＤＳの水脱離量の結果
から、酸化物半導体膜の表面を一酸化二窒素雰囲気で発生させた酸素プラズマに曝すこと
により、酸化物半導体膜への酸素供給量が増加し、酸化物半導体膜に含まれる水を脱離さ
せ、トランジスタのＶｇ－Ｉｄ特性をさらに優れた特性とすることが可能であることが分
かる。
なお、酸化物絶縁膜２３をプラズマＣＶＤ法で成膜する際に、原料ガスの一酸化二窒素
の一部がプラズマ中で酸素ラジカルとなり、当該ラジカルが酸化物半導体膜に供給される
ため、試料１０のように、酸化物半導体膜の表面を一酸化二窒素雰囲気で発生させた酸素
プラズマに曝すプラズマ処理を行わなくとも、優れたＶｇ－Ｉｄ特性が得られる。

Claims (1)

  1. トランジスタと容量素子とを有する画素を有し、
    前記トランジスタは、ゲート電極として機能する第１の導電膜を有し、
    前記トランジスタは、前記第１の導電膜上に位置し、ゲート絶縁膜として機能する第１の絶縁膜を有し、
    前記トランジスタは、前記第１の絶縁膜上に位置し、チャネル領域を有する第１の島状の酸化物半導体膜を有し、
    前記トランジスタは、前記第１の島状の酸化物半導体膜の上面と接する領域を有する第２の導電膜を有し、
    前記トランジスタは、前記第１の島状の酸化物半導体膜の上面と接する領域を有する第３の導電膜を有し、
    前記第１の島状の酸化物半導体膜の上面、前記第２の導電膜の上面および前記第３の導電膜の上面と接する領域を有する第２の絶縁膜を有し、
    前記第２の絶縁膜上に位置する第３の絶縁膜を有し、
    前記第３の絶縁膜上に位置し、前記第２の導電膜の上面と接し且つ画素電極としての機能する透光性を有する第４の導電膜を有し、
    前記容量素子は、第２の島状の酸化物半導体膜と、前記第２の島状の酸化物半導体膜上に位置する前記第３の絶縁膜と、前記第３の絶縁膜上に位置する前記第４の導電膜とを有し、
    前記第２の島状の酸化物半導体膜は、前記チャネル領域よりも導電性が高く、
    平面視において、前記第２の島状の酸化物半導体膜は、前記第１の島状の酸化物半導体膜よりも面積が大きく、
    前記第１の島状の酸化物半導体膜と前記第２の島状の酸化物半導体膜とは、前記第１の絶縁膜の上面と接し、
    前記第１の島状の酸化物半導体膜と前記第２の島状の酸化物半導体膜とは、ＩｎとＧａとＺｎとを有する半導体装置。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI611567B (zh) * 2013-02-27 2018-01-11 半導體能源研究所股份有限公司 半導體裝置、驅動電路及顯示裝置
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102456654B1 (ko) * 2014-11-26 2022-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US9640228B2 (en) * 2014-12-12 2017-05-02 Globalfoundries Inc. CMOS device with reading circuit
DE112016000607T5 (de) 2015-02-04 2017-11-16 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen der Halbleitervorrichtung oder Anzeigevorrichtung, die die Halbleitervorrichtung umfasst
US10249644B2 (en) 2015-02-13 2019-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US10002970B2 (en) 2015-04-30 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the same, or display device including the same
US20180047595A1 (en) * 2015-05-22 2018-02-15 Hitachi High-Technologies Corporation Plasma processing device and plasma processing method using same
JP2017049762A (ja) 2015-09-01 2017-03-09 株式会社東芝 システム及び方法
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6878820B2 (ja) * 2015-11-17 2021-06-02 株式会社リコー 電界効果型トランジスタ、表示素子、表示装置、システム、及び電界効果型トランジスタの製造方法
US11049976B2 (en) * 2015-11-25 2021-06-29 Ulvac, Inc. Thin-film transistor, oxide semiconductor film, and sputtering target
JP6548586B2 (ja) 2016-02-03 2019-07-24 東京エレクトロン株式会社 成膜方法
JP6584347B2 (ja) * 2016-03-02 2019-10-02 東京エレクトロン株式会社 成膜方法
US11302717B2 (en) 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
CN109075206B (zh) * 2016-04-13 2022-08-16 株式会社半导体能源研究所 半导体装置及包括该半导体装置的显示装置
FR3050338B1 (fr) * 2016-04-15 2023-01-06 Enerbee Generateur d'electricite comprenant un convertisseur magneto-electrique et procede de fabrication associe
JP6733516B2 (ja) 2016-11-21 2020-08-05 東京エレクトロン株式会社 半導体装置の製造方法
KR102638779B1 (ko) * 2017-01-03 2024-02-22 삼성전자주식회사 이미지 센서
US10957801B2 (en) * 2017-02-07 2021-03-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI778959B (zh) 2017-03-03 2022-10-01 日商半導體能源硏究所股份有限公司 半導體裝置及半導體裝置的製造方法
CN107172337B (zh) * 2017-06-29 2019-08-27 京东方科技集团股份有限公司 一种智能画框及其中的图像采集装置的切换方法
JP2018045707A (ja) * 2017-11-27 2018-03-22 株式会社東芝 システム、方法及びセンサ装置
JP7245788B2 (ja) * 2018-02-01 2023-03-24 株式会社半導体エネルギー研究所 表示装置
CN111128679A (zh) * 2019-12-18 2020-05-08 北京无线电测量研究所 一种功分微波基板以及制作方法
CN111725072B (zh) * 2020-06-30 2022-12-30 吉林大学 一种电子浓度稳定的高质量氧化镓薄膜及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090141203A1 (en) 2007-12-03 2009-06-04 Samsung Electronics Co., Ltd. Display devices including an oxide semiconductor thin film transistor
JP2011100091A (ja) 2009-11-04 2011-05-19 Samsung Mobile Display Co Ltd 有機電界発光表示装置の製造方法
JP2012083738A (ja) 2010-09-15 2012-04-26 Semiconductor Energy Lab Co Ltd 液晶表示装置
US20120138932A1 (en) 2010-12-01 2012-06-07 Au Optronics Corporation Pixel structure and manufacturing method thereof

Family Cites Families (191)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
US8212953B2 (en) * 2005-12-26 2012-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
WO2009034953A1 (ja) * 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US8258511B2 (en) 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
EP2146379B1 (en) * 2008-07-14 2015-01-28 Samsung Electronics Co., Ltd. Transistor comprising ZnO based channel layer
JP5345359B2 (ja) * 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI633605B (zh) * 2008-10-31 2018-08-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9047815B2 (en) 2009-02-27 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
KR101906751B1 (ko) 2009-03-12 2018-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
TWI556323B (zh) * 2009-03-13 2016-11-01 半導體能源研究所股份有限公司 半導體裝置及該半導體裝置的製造方法
WO2011001881A1 (en) * 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102503687B1 (ko) 2009-07-03 2023-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011007682A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR20120084751A (ko) 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101763959B1 (ko) 2009-10-08 2017-08-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 및 전자 기기
KR20170143023A (ko) * 2009-10-21 2017-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
CN104867982B (zh) 2009-10-30 2018-08-03 株式会社半导体能源研究所 半导体装置及其制造方法
WO2011055626A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102068463B1 (ko) * 2009-11-28 2020-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법
WO2011070929A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR101768433B1 (ko) 2009-12-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
TWI535028B (zh) 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體
WO2011108346A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor film and manufacturing method of transistor
KR102112065B1 (ko) 2010-03-26 2020-06-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20220119771A (ko) * 2010-04-02 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9190522B2 (en) 2010-04-02 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor
US9196739B2 (en) * 2010-04-02 2015-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor film and metal oxide film
KR20130055607A (ko) 2010-04-23 2013-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR102434906B1 (ko) 2010-04-23 2022-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132769A1 (ja) * 2010-04-23 2011-10-27 株式会社日立製作所 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN105321961B (zh) 2010-04-23 2018-10-02 株式会社半导体能源研究所 半导体装置的制造方法
KR101748404B1 (ko) 2010-04-23 2017-06-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN106057907B (zh) 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法
WO2011142467A1 (en) 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011155302A1 (en) 2010-06-11 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101995851B1 (ko) 2010-07-02 2019-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2013009285A (ja) 2010-08-26 2013-01-10 Semiconductor Energy Lab Co Ltd 信号処理回路及びその駆動方法
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US9142568B2 (en) 2010-09-10 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light-emitting display device
US8816425B2 (en) 2010-11-30 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101763052B1 (ko) 2010-12-03 2017-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5977523B2 (ja) 2011-01-12 2016-08-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
JP5685989B2 (ja) 2011-02-28 2015-03-18 ソニー株式会社 表示装置および電子機器
TWI521612B (zh) 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI658516B (zh) 2011-03-11 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8709922B2 (en) 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9105749B2 (en) 2011-05-13 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI575751B (zh) * 2011-06-16 2017-03-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102108572B1 (ko) 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2013054823A1 (en) 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9082861B2 (en) 2011-11-11 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with oxide semiconductor channel having protective layer
US8969130B2 (en) 2011-11-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Insulating film, formation method thereof, semiconductor device, and manufacturing method thereof
US8785258B2 (en) 2011-12-20 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8748240B2 (en) 2011-12-22 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI584383B (zh) 2011-12-27 2017-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102100425B1 (ko) 2011-12-27 2020-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102103913B1 (ko) 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20130187150A1 (en) 2012-01-20 2013-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20220088814A (ko) 2012-01-25 2022-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9006733B2 (en) 2012-01-26 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI604609B (zh) 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9859114B2 (en) 2012-02-08 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device with an oxygen-controlling insulating layer
US9349849B2 (en) 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP2013236068A (ja) 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9006024B2 (en) 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9048265B2 (en) 2012-05-31 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising oxide semiconductor layer
KR20200019269A (ko) 2012-06-29 2020-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20220013471A (ko) 2012-06-29 2022-02-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 디바이스
KR20230003262A (ko) 2012-07-20 2023-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
CN108305895B (zh) 2012-08-10 2021-08-03 株式会社半导体能源研究所 半导体装置及其制造方法
US9929276B2 (en) 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6021586B2 (ja) 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5951442B2 (ja) 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
JP2014082388A (ja) 2012-10-17 2014-05-08 Semiconductor Energy Lab Co Ltd 半導体装置
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
KR102279459B1 (ko) 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI637517B (zh) 2012-10-24 2018-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9287411B2 (en) 2012-10-24 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6320009B2 (ja) 2012-12-03 2018-05-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
DE112013006219T5 (de) 2012-12-25 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und deren Herstellungsverfahren
KR102241249B1 (ko) 2012-12-25 2021-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저항 소자, 표시 장치, 및 전자기기

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090141203A1 (en) 2007-12-03 2009-06-04 Samsung Electronics Co., Ltd. Display devices including an oxide semiconductor thin film transistor
JP2011100091A (ja) 2009-11-04 2011-05-19 Samsung Mobile Display Co Ltd 有機電界発光表示装置の製造方法
JP2012083738A (ja) 2010-09-15 2012-04-26 Semiconductor Energy Lab Co Ltd 液晶表示装置
US20120138932A1 (en) 2010-12-01 2012-06-07 Au Optronics Corporation Pixel structure and manufacturing method thereof

Also Published As

Publication number Publication date
KR102391366B1 (ko) 2022-04-26
KR20140094448A (ko) 2014-07-30
KR20210043535A (ko) 2021-04-21
TW201430962A (zh) 2014-08-01
JP2022046546A (ja) 2022-03-23
KR20220054775A (ko) 2022-05-03
US20180026139A1 (en) 2018-01-25
US20240113229A1 (en) 2024-04-04
US11888071B2 (en) 2024-01-30
KR102242288B1 (ko) 2021-04-19
US11380802B2 (en) 2022-07-05
JP2018166220A (ja) 2018-10-25
JP2014199918A (ja) 2014-10-23
JP2020080426A (ja) 2020-05-28
JP2023181230A (ja) 2023-12-21
JP6371061B2 (ja) 2018-08-08
TWI614813B (zh) 2018-02-11
US20140206133A1 (en) 2014-07-24
JP6853219B2 (ja) 2021-03-31
US20210184040A1 (en) 2021-06-17
US20180350996A1 (en) 2018-12-06
US20220328692A1 (en) 2022-10-13
US10964821B2 (en) 2021-03-30
US9768314B2 (en) 2017-09-19
US10050153B2 (en) 2018-08-14

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