KR20220054775A - 반도체 장치의 제작 방법 - Google Patents

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KR20220054775A
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insulating film
oxide
semiconductor film
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준이치 코에주카
유키노리 시마
스즈노스케 히라이시
켄이치 오카자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 산화물 반도체막을 이용한 반도체 장치에서 산화물 반도체막의 결함을 저감하는 것을 과제로 한다. 또한, 산화물 반도체막을 이용한 반도체 장치에서 전기 특성을 향상시키는 것을 과제로 한다. 또한, 산화물 반도체막을 이용한 반도체 장치에서 신뢰성을 향상시키는 것을 과제로 한다.
기판 위에 게이트 전극 및 게이트 절연막을 형성하고, 게이트 절연막 위에, 산화물 반도체막을 형성하고, 산화물 반도체막에 접하는 한쌍의 전극을 형성하고, 산화물 반도체막, 및 상기 한쌍의 전극 위에, 280℃ 이상 400℃ 이하의 성막 조건을 이용한 플라즈마 CVD법에 의해 제 1 산화물 절연막을 형성하고, 제 1 산화물 절연막 위에 제 2 산화물 절연막을 형성하고, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하에서 가열 처리를 행하는 반도체 장치의 제작 방법이다.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명은 프로세스(process), 머신(machine), 매뉴팩처(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은, 예를 들면, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 그들의 구동 방법, 또는 그들의 제조 방법에 관한 것이다. 특히, 본 발명은 예를 들면, 산화물 반도체를 가지는 반도체 장치, 표시 장치, 또는 발광 장치에 관한 것이다. 특히, 본 발명은 예를 들면, 트랜지스터를 가지는 반도체 장치 및 그 제작 방법에 관한 것이다.
액정 표시 장치나 발광 표시 장치로 대표되는 플랫 패널 디스플레이의 대부분에 이용되고 있는 트랜지스터는, 유리 기판 위에 형성된 어모퍼스(amorphous) 실리콘, 단결정 실리콘 또는 다결정 실리콘 등의 실리콘 반도체에 의해 구성되어 있다. 또한, 이 실리콘 반도체를 이용한 트랜지스터는 집적회로(IC) 등에도 이용되고 있다.
근년, 실리콘 반도체 대신에, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 이용하는 기술이 주목받고 있다. 또한, 본 명세서 중에서는 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다.
예를 들면, 산화물 반도체로서, 산화 아연, 또는 In-Ga-Zn계 산화물을 이용한 트랜지스터를 제작하고, 이 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 이용하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보
산화물 반도체막을 이용한 트랜지스터에 있어서, 산화물 반도체막에 포함되는 결손량이 많은 것은 트랜지스터의 전기 특성의 불량으로 이어짐과 동시에, 경시 변화나 스트레스 시험(예를 들면, BT(Bias-Temperature) 스트레스 시험)에 있어서, 트랜지스터의 전기 특성, 대표적으로는, 문턱 전압의 변동량이 증가하는 것의 원인이 된다.
또한, 결손에 한정하지 않고, 산화물 반도체막에 포함되는 불순물, 대표적으로는, 절연막의 구성 원소인 실리콘이나 탄소 등의 불순물이 많으면, 트랜지스터의 전기 특성 불량의 원인이 된다.
따라서, 본 발명의 일 양태는, 산화물 반도체막을 이용한 반도체 장치 등에서 산화물 반도체막의 결함을 저감하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태는, 산화물 반도체막을 이용한 반도체 장치 등에서 산화물 반도체막의 불순물 농도를 저감하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태는, 산화물 반도체막을 이용한 반도체 장치 등에서 전기 특성을 향상시키는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태는, 산화물 반도체막을 이용한 반도체 장치 등에서 신뢰성을 향상시키는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태는, 오프 전류가 낮은 반도체 장치 등을 제공하는 것을 과제로 한다. 또는 본 발명의 일 양태는, 소비 전력이 낮은 반도체 장치 등을 제공하는 것을 과제로 한다. 또는 본 발명의 일 양태는, 눈의 피로를 경감하는 것이 가능한 표시 장치 등을 제공하는 것을 과제로 한다. 또는 본 발명의 일 양태는, 투명한 반도체막을 이용한 반도체 장치 등을 제공하는 것을 과제로 한다. 또는 본 발명의 일 양태는, 신규 반도체 장치 등을 제공하는 것을 과제로 한다. 또는 본 발명의 일 양태는, 뛰어난 특성을 가지는 반도체 장치 등을 제공하는 것을 과제로 한다. 또한, 이러한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 양태는 이러한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이것들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터, 저절로 분명해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이것들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 양태는 기판 위에 게이트 전극 및 게이트 절연막을 형성하고, 게이트 절연막 위에 산화물 반도체막을 형성한 후, 가열 처리 공정을 행하지 않고 산화물 반도체막에 접하는 한쌍의 전극을 형성하고, 산화물 반도체막, 및 상기 한쌍의 전극 위에 280℃ 이상 400℃ 이하의 성막 조건을 이용한 플라즈마 CVD법에 의해 제 1 산화물 절연막을 형성하고, 제 1 산화물 절연막 위에 제 2 산화물 절연막을 형성하고, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 보다 바람직하게는 320℃ 이상 370℃ 이하에서 가열 처리를 행하는 반도체 장치의 제작 방법이다.
또한, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100 Pa 이상 250 Pa 이하로 하고, 처리실 내에 제공되는 전극에 고주파 전력을 공급함으로써, 제 1 산화물 절연막을 형성할 수 있다.
또, 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 280℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100 Pa 이상 250 Pa 이하로 하고, 처리실 내에 제공되는 전극에 0.17 W/cm2 이상 0.5 W/cm2 이하의 고주파 전력을 공급함으로써, 제 2 산화물 절연막을 형성할 수 있다.
또, 제 1 산화물 절연막 및 제 2 산화물 절연막으로서, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 원료 가스로 이용하여, 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
본 발명의 일 양태에 의해, 산화물 반도체막을 이용한 반도체 장치에서, 산화물 반도체막의 결함을 저감할 수 있다. 또는 본 발명의 일 양태는 산화물 반도체막을 이용한 반도체 장치 등에서 산화물 반도체막의 불순물을 저감할 수 있다. 또는, 본 발명의 일 양태에 의해, 산화물 반도체막을 이용한 반도체 장치에서, 전기 특성을 향상시킬 수 있다. 또는 본 발명의 일 양태에 의해, 산화물 반도체막을 이용한 반도체 장치에 있어서, 신뢰성을 향상시킬 수 있다. 또는 본 발명의 일 양태에 의해, 오프 전류가 낮은 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 양태에 의해, 소비 전력이 낮은 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 양태에 의해, 눈의 피로를 경감하는 것이 가능한 표시 장치 등을 제공할 수 있다. 또는 본 발명의 일 양태에 의해, 투명한 반도체막을 이용한 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 양태에 의해, 신규 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 양태에 의해, 뛰어난 특성을 가지는 반도체 장치 등을 제공할 수 있다.
도 1은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도이다.
도 2는 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도이다.
도 3은 트랜지스터의 일 형태를 설명하는 단면도이다.
도 4는 트랜지스터의 일 형태를 설명하는 단면도이다.
도 5는 트랜지스터의 일 형태를 설명하는 단면도이다.
도 6은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도이다.
도 7은 트랜지스터의 밴드 구조를 설명하는 도면이다.
도 8은 반도체 장치의 일 형태를 설명하는 단면도이다.
도 9는 트랜지스터의 일 형태를 설명하는 상면도 및 단면도이다.
도 10은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도이다.
도 11은 트랜지스터의 일 형태를 설명하는 단면도이다.
도 12는 트랜지스터의 일 형태를 설명하는 단면도이다.
도 13은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도이다.
도 14는 트랜지스터의 일 형태를 설명하는 상면도 및 단면도이다.
도 15는 반도체 장치의 일 형태를 설명하는 블럭도 및 회로도이다.
도 16은 반도체 장치의 일 형태를 설명하는 상면도이다.
도 17은 반도체 장치의 일 형태를 설명하는 단면도이다.
도 18은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 19는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 20은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 21은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 22는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 23은 반도체 장치의 일 형태를 설명하는 상면도이다.
도 24는 반도체 장치의 일 형태를 설명하는 단면도이다.
도 25는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 26은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 27은 반도체 장치의 일 형태를 설명하는 단면도이다.
도 28은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 29는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 30은 산화물 반도체의 나노빔 전자선 회절 패턴을 나타내는 도면이다.
도 31은 산화물 반도체의 나노빔 전자선 회절 패턴을 나타내는 도면이다.
도 32는 실시형태에 따른 터치 센서를 설명하는 도면이다.
도 33은 실시형태에 따른 터치 패널 및 전자기기의 구성예를 설명하는 도면이다.
도 34는 실시형태에 따른 터치 센서를 구비하는 화소를 설명하는 도면이다.
도 35는 실시형태에 따른 터치 센서 및 화소의 동작을 설명하는 도면이다.
도 36은 액정 표시 장치의 구성예를 나타내는 블럭도이다.
도 37은 액정 표시 장치의 구동 방법의 일례를 설명하는 타이밍 차트이다.
도 38은 본 발명의 일 양태인 반도체 장치를 이용한 전자기기를 설명하는 도면이다.
도 39는 본 발명의 일 양태인 반도체 장치를 이용한 전자기기를 설명하는 도면이다.
도 40은 트랜지스터의 Vg-Id 특성을 나타내는 도면이다.
도 41은 BT 스트레스 시험 및 광 BT 스트레스 시험 후의 트랜지스터의 문턱 전압 및 시프트값의 변동량을 나타내는 도면이다.
도 42는 문턱 전압 및 시프트값의 정의를 설명하는 도면이다.
도 43은 BT 스트레스 시험 결과를 나타내는 도면이다.
도 44는 TDS 측정의 결과를 나타내는 도면이다.
도 45는 ESR의 측정 결과를 설명하는 도면이다.
도 46은 SIMS의 측정 결과를 설명하는 도면이다.
도 47은 H2O 이탈 과정에 관한 계산의 모델도이다.
도 48은 H2O 이탈 과정에 관한 계산의 모델도이다.
도 49는 H2O 이탈 과정에 관한 에너지도와 모식도이다.
도 50은 SIMS의 측정 결과를 설명하는 도면이다.
도 51은 SIMS의 측정 결과를 설명하는 도면이다.
도 52는 TDS 측정의 결과를 나타내는 도면이다.
도 53은 트랜지스터의 Vg-Id 특성을 나타내는 도면이다.
이하에서는 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시예의 기재 내용으로 한정하여 해석되는 것은 아니다. 또, 이하에 설명하는 실시형태 및 실시예에 있어서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호 또는 동일한 해치 패턴을 다른 도면 간에 공통으로 이용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
또, 본 명세서에서 이용하는 제 1, 제 2, 제 3 등의 용어는 구성 요소의 혼동을 피하기 위해 붙인 것이고, 수적으로 한정하는 것은 아니다. 따라서, 예를 들면, 「제 1」을 「제 2」 또는 「제 3」 등과 적절히 치환하여 설명할 수 있다.
또, 「소스」나 「드레인」의 기능은 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 따라서, 본 명세서에서는 「소스」나 「드레인」이라는 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
또, 전압이란 2점 간에서의 전위차를 말하고, 전위란 어느 일점에서의 정전장 내에 있는 단위 전하가 가지는 정전 에너지(전기적인 위치 에너지)를 말한다. 단, 일반적으로, 어느 일점에서의 전위와 기준이 되는 전위(예를 들면 접지 전위)와의 전위차를, 간단히 전위 혹은 전압이라고 부르고, 전위와 전압이 동의어로서 이용되는 일이 많다. 이 때문에, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압으로 바꾸어 이해해도 좋고, 전압을 전위로 바꾸어 이해해도 좋은 것으로 한다.
본 명세서에서, 포토리소그래피 공정을 행한 후에 에칭 공정을 행하는 경우는 포토리소그래피 공정에서 형성한 마스크는 제거하는 것으로 한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 양태인 반도체 장치 및 그 제작 방법에 대하여 도면을 참조하여 설명한다.
산화물 반도체막을 이용한 트랜지스터에 있어서, 트랜지스터의 전기 특성의 불량으로 이어지는 결함의 일례로서 산소 결손이 있다. 예를 들면, 막 중에 산소 결손이 포함되어 있는 산화물 반도체막을 이용한 트랜지스터는 문턱 전압이 마이너스 방향으로 변동하기 쉽고, 노멀리 온(normally-on) 특성이 되기 쉽다. 이것은 산화물 반도체막에 포함되는 산소 결손에 기인하여 전하가 생기고, 저저항화하기 때문이다. 트랜지스터가 노멀리 온 특성을 가지면, 동작 시에 동작 불량이 발생하기 쉬워지거나, 또는 비동작시의 소비 전력이 높아지는 등의 다양한 문제가 생긴다. 또, 경시 변화나 스트레스 시험에 의해, 트랜지스터의 전기 특성, 대표적으로는, 문턱 전압의 변동량이 증가한다는 문제가 있다.
산소 결손의 발생 원인의 하나로서, 트랜지스터의 제작 공정에 생기는 손상이 있다. 예를 들면, 산화물 반도체막 위에 플라즈마 CVD법 또는 스퍼터링법에 의해 절연막, 도전막 등을 형성할 때, 그 형성 조건에 따라서는 이 산화물 반도체막이 손상을 입는 일이 있다.
또, 산소 결손의 발생 원인의 하나로서, 가열 처리에 의한 산화물 반도체막으로부터의 산소 이탈이 있다. 예를 들면, 산화물 반도체막에 포함되는 수소, 물 등의 불순물을 제거하기 위해서 가열 처리를 하는 경우가 있지만, 산화물 반도체막이 노출된 상태로 가열 처리를 하면, 산화물 반도체막으로부터 산소가 이탈하여, 산소 결손이 형성된다.
또, 산소 결손에 한정하지 않고, 절연막의 구성 원소인 실리콘이나 탄소 등의 불순물도 트랜지스터의 전기 특성의 불량의 원인이 된다. 이 때문에, 이 불순물이 산화물 반도체막에 혼입함으로써, 이 산화물 반도체막이 저저항화하게 되어, 경시 변화나 스트레스 시험에 의해, 트랜지스터의 전기 특성, 대표적으로는, 문턱 전압의 변동량이 증가한다는 문제가 있다.
따라서, 본 실시형태에서는 산화물 반도체막을 가지는 트랜지스터를 구비하는 반도체 장치에 있어서, 채널 영역을 가지는 산화물 반도체막에 대한 산소 결손, 및 산화물 반도체막의 불순물 농도를 저감하는 것을 과제의 하나로 한다.
한편, 시장에서 판매되고 있는 표시 장치는 화면 사이즈가 대각 60 인치 이상으로 대형화하는 경향이 있고, 또, 대각 120 인치 이상의 화면 사이즈도 염두에 둔 개발을 하고 있다. 이 때문에, 표시 장치에 이용되는 유리 기판에서는 제 8 세대 이상의 대면적화가 진행되고 있다. 그러나, 대면적 기판을 이용하는 경우, 고온 처리, 예를 들면 450℃ 이상의 가열 처리를 하기 때문에, 가열 장치가 대형이고, 고가가 되어, 생산 비용이 증가하게 된다. 또, 고온 처리를 행하면 기판의 휨이나 쉬링크가 발생하게 되어, 수율이 저감하게 된다.
따라서, 본 실시형태에서는 적은 가열 처리 공정수, 및 대면적 기판의 이용도 가능한 온도의 가열 처리를 이용하여, 반도체 장치를 제작하는 것을 과제의 하나로 한다.
도 1(A) 내지 도 1(C)에, 반도체 장치가 가지는 트랜지스터(50)의 상면도 및 단면도를 나타낸다. 도 1에 나타내는 트랜지스터(50)는 채널 에치형의 트랜지스터이다. 도 1(A)은 트랜지스터(50)의 상면도이며, 도 1(B)은 도 1(A)의 일점 쇄선 A-B 간의 단면도이며, 도 1(C)은 도 1(A)의 일점 쇄선 C-D 간의 단면도이다. 또한, 도 1(A)에서는 명료화를 위해, 기판(11), 트랜지스터(50)의 구성 요소의 일부(예를 들면, 게이트 절연막(17)), 산화물 절연막(23), 산화물 절연막(24), 질화물 절연막(25) 등을 생략하였다.
도 1(B) 및 도 1(C)에 나타내는 트랜지스터(50)는 기판(11) 위에 제공되는 게이트 전극(15)을 가진다. 또, 기판(11) 및 게이트 전극(15) 위에 형성되는 게이트 절연막(17)과, 게이트 절연막(17)을 통하여 게이트 전극(15)과 중첩되는 산화물 반도체막(18)과, 산화물 반도체막(18)에 접하는 한쌍의 전극(21, 22)을 가진다. 또, 게이트 절연막(17), 산화물 반도체막(18), 및 한쌍의 전극(21, 22) 위에는 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(25)으로 구성되는 보호막(26)이 형성된다.
본 실시형태에 나타내는 트랜지스터(50)는 산화물 반도체막(18)을 가진다. 또, 산화물 반도체막(18)의 일부가 채널 영역으로서 기능한다. 또, 산화물 반도체막(18)에 접하도록, 산화물 절연막(23)이 형성되어 있고, 산화물 절연막(23)에 접하도록 산화물 절연막(24)이 형성되어 있다.
산화물 반도체막(18)은, 대표적으로는, In-Ga 산화물막, In-Zn 산화물막, In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이 있다.
또한, 산화물 반도체막(18)이 In-M-Zn 산화물막일 때, In 및 M의 합을 100 atomic%로 했을 때, In과 M의 원자수 비율은 바람직하게는 In이 25 atomic% 이상, M이 75 atomic% 미만, 더욱 바람직하게는 In이 34 atomic% 이상, M이 66 atomic% 미만으로 한다.
산화물 반도체막(18)은 에너지 갭이 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 이용하여, 트랜지스터(50)의 오프 전류를 저감할 수 있다.
산화물 반도체막(18)의 두께는 3 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 100 nm 이하, 더욱 바람직하게는 3 nm 이상 50 nm 이하로 한다.
산화물 반도체막(18)이 In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)인 경우, In-M-Zn 산화물을 성막하기 위해 이용하는 스퍼터링 타겟의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타겟의 금속 원소의 원자수비로서 In：M：Zn = 1：1：1, In：M：Zn = 3：1：2가 바람직하다. 또한, 성막되는 산화물 반도체막(18)의 원자수비는 각각, 오차로서 상기의 스퍼터링 타겟에 포함되는 금속 원소의 원자수비의 ±20%의 변동을 포함한다.
산화물 반도체막(18)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 이용한다. 예를 들면, 산화물 반도체막(18)은 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더 바람직하게는 1×1013개/cm3 이하, 더욱 바람직하게는 1×1011개/cm3 이하의 산화물 반도체막을 이용한다.
또한, 이것들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해, 산화물 반도체막(18)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자 간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체막(18)으로서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 이용함으로써, 더욱 뛰어난 전기 특성을 가지는 트랜지스터를 제작할 수 있어 바람직하다. 여기에서는 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 이 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 가지는 일이 적은 경우가 있다. 또, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저히 작고, 채널폭이 1×106μm이고, 채널 길이 L이 10μm의 소자인 경우에도, 소스 전극과 드레인 전극 간의 전압(드레인 전압)이 1 V에서 10 V의 범위에서, 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13 A 이하라는 특성을 얻을 수 있다. 따라서, 이 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 되는 경우가 있다. 또한, 산화물 반도체막의 트랩 준위에 포획된 전하는 소실하기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 행동하는 경우가 있다. 따라서, 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다. 불순물로서는, 수소, 질소, 알칼리 금속, 또는 알칼리토류 금속 등이 있다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 이탈한 격자(또는 산소가 이탈한 부분)에 산소 결손이 형성된다. 이 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또, 수소의 일부가 금속 원자와 결합하는 산소와 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체를 이용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
이 때문에, 산화물 반도체막(18)은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(18)에 있어서, 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도를 5×1019 atoms/cm3 이하, 보다 바람직하게는 1×1019 atoms/cm3 이하, 5×1018 atoms/cm3 이하, 바람직하게는 1×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하, 더욱 바람직하게는 1×1016 atoms/cm3 이하로 한다.
산화물 반도체막(18)에 있어서, 제 14 족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(18)에서 산소 결손이 증가하여, n형화하게 된다. 이 때문에, 산화물 반도체막(18)에서의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를, 2×1018 atoms/cm3 이하, 바람직하게는 2×1017 atoms/cm3 이하로 한다.
또한, 산화물 반도체막(18)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리토류 금속의 농도를, 1×1018 atoms/cm3 이하, 바람직하게는 2×1016 atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리토류 금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증가하는 경우가 있다. 이 때문에, 산화물 반도체막(18)의 알칼리 금속 또는 알칼리토류 금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체막(18)에 질소가 포함되어 있으면, 캐리어인 전자가 생기고, 캐리어 밀도가 증가되어, n형화하기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 이용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 이 산화물 반도체막에서, 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들면, 2차 이온 질량 분석법에 의해 얻어지는 질소 농도는 5×1018 atoms/cm3 이하로 하는 것이 바람직하다.
또, 산화물 반도체막(18)은, 예를 들면 비단결정 구조여도 좋다. 비단결정 구조는, 예를 들면, 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
산화물 반도체막(18)은 예를 들면 비정질 구조여도 좋다. 비정질 구조의 산화물 반도체막은, 예를 들면, 원자 배열이 무질서하고, 결정 성분을 갖지 않는다. 또는 비정질 구조의 산화물막은, 예를 들면, 완전한 비정질 구조이며, 결정부를 갖지 않는다.
또한, 산화물 반도체막(18)이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역의 2종 이상을 가지는 혼합막이어도 좋다. 혼합막은 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 가지는 경우가 있다. 또, 혼합막은 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역의 적층 구조를 가지는 경우가 있다.
또, 본 실시형태에 나타내는 트랜지스터(50)에서는, 산화물 반도체막(18)에 접하도록 산화물 절연막(23)이 형성되어 있고, 산화물 절연막(23)에 접하는산화물 절연막(24)이 형성되어 있다.
산화물 절연막(23)은 산소를 투과하는 산화물 절연막이다. 또한, 산화물 절연막(23)은 후에 형성하는 산화물 절연막(24)을 형성할 때의 산화물 반도체막(18)에 대한 손상 완화막으로서도 기능한다.
산화물 절연막(23)으로서는, 두께가 5 nm 이상 150 nm 이하, 바람직하게는 5 nm 이상 50 nm 이하의 산화 실리콘막, 산화 질화 실리콘막 등을 이용할 수 있다. 또한, 본 명세서 중에서, 산화 질화 실리콘막이란, 그 조성으로서 질소보다 산소의 함유량이 많은 막을 가리키고, 질화 산화 실리콘막이란, 그 조성으로서 산소보다 질소의 함유량이 많은 막을 가리킨다.
또, 산화물 절연막(23)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g = 2.001에 나타나는 신호의 스핀 밀도가 3×1017 spins/cm3 이하인 것이 바람직하다. 이것은 산화물 절연막(23)에 포함되는 결함 밀도가 높으면 이 결함에 산소가 결합하게 되어, 산화물 절연막(23)에서의 산소의 투과량이 감소하게 되기 때문이다.
또, 산화물 절연막(23)과 산화물 반도체막(18)의 계면에서의 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 산화물 반도체막(18)의 결함에 유래하는 g = 1.93에 나타나는 신호의 스핀 밀도가 1×1017 spins/cm3 이하, 더욱 바람직하게는 검출 하한 이하인 것이 바람직하다.
또한, 산화물 절연막(23)에 있어서는 외부로부터 산화물 절연막(23)에 들어온 산소가 모두 산화물 절연막(23)의 외부로 이동하지 않고, 산화물 절연막(23)에 머무르는 산소도 있다. 또, 산화물 절연막(23)에 산소가 들어감과 동시에, 산화물 절연막(23)에 포함되는 산소가 산화물 절연막(23)의 외부로 이동함으로써, 산화물 절연막(23)에서 산소의 이동이 생기는 경우도 있다.
산화물 절연막(23)으로서 산소를 투과하는 산화물 절연막을 형성하면, 산화물 절연막(23) 위에 형성되는 산화물 절연막(24)으로부터 이탈하는 산소를, 산화물 절연막(23)을 통하여 산화물 반도체막(18)으로 이동시킬 수 있다.
산화물 절연막(23)에 접하도록 산화물 절연막(24)이 형성되어 있다. 산화물 절연막(24)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 이용하여 형성한다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 가열에 의해 산소의 일부가 이탈한다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 TDS 분석에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018 atoms/cm3 이상, 바람직하게는 3.0×1020 atoms/cm3 이상인 산화물 절연막이다.
산화물 절연막(24)으로서는, 두께가 30 nm 이상 500 nm 이하, 바람직하게는 50 nm 이상 400 nm 이하의 산화 실리콘막, 산화 질화 실리콘막 등을 이용할 수 있다.
또, 산화물 절연막(24)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g = 2.001에 나타나는 신호의 스핀 밀도가 1.5×1018 spins/cm3 미만, 더욱 바람직하게는 1×1018 spins/cm3 이하인 것이 바람직하다. 또한, 산화물 절연막(24)은 산화물 절연막(23)과 비교하여 산화물 반도체막(18)으로부터 떨어져 있기 때문에, 산화물 절연막(23)보다 결함 밀도가 높아도 좋다.
이하에, 트랜지스터(50) 이외의 구성의 상세한 사항에 대하여 설명한다.
기판(11)의 재질 등에 큰 제한은 없지만, 적어도, 후의 열 처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(11)으로서 이용해도 좋다. 또, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이러한 기판 위에 반도체 소자가 제공된 것을 기판(11)으로서 이용해도 좋다. 또한, 기판(11)으로서 유리 기판을 이용하는 경우, 제 6 세대(1500 mm×1850 mm), 제 7 세대(1870 mm×2200 mm), 제 8 세대(2200 mm×2400 mm), 제 9 세대(2400 mm×2800 mm), 제 10 세대(2950 mm×3400 mm) 등의 대면적 기판을 이용하여, 대형의 표시 장치를 제작할 수 있다.
또, 기판(11)으로서, 가요성 기판을 이용하여, 가요성 기판 위에 직접 트랜지스터(50)를 형성해도 좋다. 또는 기판(11)과 트랜지스터(50)의 사이에 박리층을 형성해도 좋다. 박리층은 그 위에 반도체 장치를 일부 혹은 전부 완성시킨 후, 기판(11)으로부터 분리하여, 다른 기판에 전재(轉載)하는 데 이용할 수 있다. 그 때, 트랜지스터(50)는 내열성이 떨어지는 기판이나 가요성의 기판에도 전재할 수 있다.
게이트 전극(15)은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 이용하여 형성할 수 있다. 또, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 이용해도 좋다. 또한, 게이트 전극(15)은 단층 구조로 해도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티탄막과, 그 티탄막 위에 알루미늄막을 적층하고, 그 위에 티탄막을 더 형성하는 3층 구조 등이 있다. 또한, 알루미늄에 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 하나 또는 복수를 조합한 합금막, 혹은 질화막을 이용해도 좋다.
또, 게이트 전극(15)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 또, 상기 투광성을 가지는 도전성 재료와 상기 금속 원소의 적층 구조로 할 수도 있다.
또, 게이트 전극(15)과 게이트 절연막(17)과의 사이에, In-Ga-Zn계 산화 질화물막, In-Sn계 산화 질화물막, In-Ga계 산화 질화물막, In-Zn계 산화 질화물막, Sn계 산화 질화물막, In계 산화 질화물막, 금속 질화막(InN, ZnN 등) 등을 제공해도 좋다. 이러한 막은 5 eV 이상, 바람직하게는 5.5 eV 이상의 일 함수를 가지고 산화물 반도체의 전자 친화력보다 큰 값이기 때문에, 산화물 반도체를 이용한 트랜지스터의 문턱 전압을 플러스로 시프트할 수 있고, 소위 노멀리 오프(normally-off) 특성의 스위칭 소자를 실현할 수 있다. 예를 들면, In-Ga-Zn계 산화 질화물막을 이용하는 경우, 적어도 산화물 반도체막(18)보다 높은 질소 농도, 구체적으로는 7 원자% 이상의 In-Ga-Zn계 산화 질화물막을 이용한다.
게이트 절연막(17)은, 예를 들면, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn계 금속 산화물 등을 이용하면 좋고, 적층 또는 단층으로 형성한다.
또, 게이트 절연막(17)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용함으로써 트랜지스터의 게이트 리크를 저감할 수 있다.
게이트 절연막(17)의 두께는 5 nm 이상 400 nm 이하, 보다 바람직하게는 10 nm 이상 300 nm 이하, 보다 바람직하게는 50 nm 이상 250 nm 이하로 하면 좋다.
한쌍의 전극(21, 22)은 도전 재료로서, 알루미늄, 티탄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐으로 이루어지는 단체 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 이용한다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 텅스텐막 위에 티탄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티탄막 또는 질화 티탄막과, 그 티탄막 또는 질화 티탄막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 그 위에 티탄막 또는 질화 티탄막을 더 형성하는 3층 구조, 몰리브덴막 또는 질화 몰리브덴막과, 그 몰리브덴막 또는 질화 몰리브덴막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브덴막 또는 질화 몰리브덴막을 더 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 포함하는 투명 도전 재료를 이용해도 좋다.
또한, 산화물 절연막(24) 위에, 산소, 수소, 물, 알칼리 금속, 알칼리토류 금속 등의 차단 효과를 가지는 질화물 절연막(25)을 형성함으로써, 산화물 반도체막(18)으로부터 산소가 외부로 확산하는 것과, 외부로부터 산화물 반도체막(18)으로 수소, 물 등이 들어오는 것을 막을 수 있다. 질화물 절연막으로서는, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리토류 금속 등의 차단 효과를 가지는 질화물 절연막 대신에, 산소, 수소, 물 등의 차단 효과를 가지는 산화물 절연막을 형성해도 좋다. 산소, 수소, 물 등의 차단 효과를 가지는 산화물 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
다음에, 도 1에 나타내는 트랜지스터(50)의 제작 방법에 대하여, 도 2를 이용하여 설명한다.
도 2(A)에 나타낸 바와 같이, 기판(11) 위에 게이트 전극(15)을 형성하고, 게이트 전극(15) 위에 게이트 절연막(17)을 형성한다.
여기에서는 기판(11)으로서 유리 기판을 이용한다.
게이트 전극(15)의 형성 방법을 이하에 나타낸다. 처음에, 스퍼터링법, CVD법, 증착법 등에 의해 도전막을 형성하고, 도전막 위에 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막의 일부를 에칭하여, 게이트 전극(15)을 형성한다. 이 후, 마스크를 제거한다.
또한, 게이트 전극(15)은 상기 형성 방법 대신에, 전해 도금법, 인쇄법, 잉크젯법 등으로 형성해도 좋다.
여기에서는 두께 100 nm의 텅스텐막을 스퍼터링법에 의해 형성한다. 다음에, 포토리소그래피 공정에 의해 마스크를 형성하고, 이 마스크를 이용하여 텅스텐막을 건식 에칭하여, 게이트 전극(15)을 형성한다.
게이트 절연막(17)은 스퍼터링법, CVD법, 증착법 등으로 형성한다.
게이트 절연막(17)으로서 산화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막을 형성하는 경우, 원료 가스로서는 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 기체로서는 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
또, 게이트 절연막(17)으로서 산화 갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용하여 형성할 수 있다.
다음에, 도 2(B)에 나타낸 바와 같이, 게이트 절연막(17) 위에 산화물 반도체막(18)을 형성한다.
산화물 반도체막(18)의 형성 방법에 대하여, 이하에 설명한다. 게이트 절연막(17) 위에, 산화물 반도체막(18)이 되는 산화물 반도체막을 형성한다. 다음에, 산화물 반도체막 위에 포토리소그래피 공정에 의해 마스크를 형성한 후, 이 마스크를 이용하여 산화물 반도체막의 일부를 에칭하여, 도 2(B)에 나타낸 바와 같은 소자 분리된 산화물 반도체막(18)을 형성한다. 이 후, 마스크를 제거한다.
후에 산화물 반도체막(18)이 되는 산화물 반도체막은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법(laser ablation method) 등을 이용하여 형성할 수 있다.
스퍼터링법으로 산화물 반도체막을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다.
스퍼터링 가스는, 희가스(대표적으로는, 아르곤), 산소 가스, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다.
또, 타겟은 형성하는 산화물 반도체막의 조성에 맞추어, 적절히 선택하면 좋다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 얻기 위해서는 체임버 내를 고진공 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 이용하는 산소 가스나 아르곤 가스는 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하, 보다 바람직하게는 -120℃ 이하까지 고순도화한 가스를 이용함으로써 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 막을 수 있다.
여기에서는 In-Ga-Zn 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용한 스퍼터링법에 의해, 산화물 반도체막으로서 두께 35 nm의 In-Ga-Zn 산화물막을 형성한다. 다음에, 산화물 반도체막 위에 마스크를 형성하고, 산화물 반도체막의 일부를 선택적으로 에칭함으로써, 산화물 반도체막(18)을 형성한다.
다음에, 도 2(C)에 나타낸 바와 같이, 산화물 반도체막(18)을 형성한 후 가열 처리를 행하지 않고, 한쌍의 전극(21, 22)을 형성한다.
한쌍의 전극(21, 22)의 형성 방법을 이하에 나타낸다. 처음에, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한다. 다음에, 이 도전막 위에 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막을 에칭하여, 한쌍의 전극(21, 22)을 형성한다. 이 후, 마스크를 제거한다.
여기에서는 두께 50 nm의 텅스텐막, 두께 400 nm의 알루미늄막, 및 두께 100 nm의 티탄막을 순차로 스퍼터링법에 의해 적층한다. 다음에, 티탄막 위에 포토리소그래피 공정에 의해 마스크를 형성하고, 이 마스크를 이용하여 텅스텐막, 알루미늄막, 및 티탄막을 건식 에칭하여, 한쌍의 전극(21, 22)을 형성한다.
다음에, 도 2(D)에 나타낸 바와 같이, 산화물 반도체막(18) 및 한쌍의 전극(21, 22) 위에, 산화물 절연막(23)을 형성한다. 다음에, 산화물 절연막(23) 위에 산화물 절연막(24)을 형성한다.
또한, 산화물 절연막(23)을 형성한 후, 대기에 노출시키지 않고, 연속적으로 산화물 절연막(24)을 형성하는 것이 바람직하다. 산화물 절연막(23)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도 중 하나 이상을 조정하여, 산화물 절연막(24)을 연속적으로 형성함으로써, 산화물 절연막(23) 및 산화물 절연막(24)에서의 계면의 대기 성분에 유래한 불순물 농도를 저감할 수 있음과 동시에, 산화물 절연막(24)에 포함되는 산소를 산화물 반도체막(18)으로 이동시키는 것이 가능하고, 산화물 반도체막(18)의 산소 결손량을 저감할 수 있다.
산화물 절연막(23)으로서는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 20 Pa 이상 250 Pa 이하, 더욱 바람직하게는 100 Pa 이상 250 Pa 이하로 하고, 처리실 내에 제공되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화물 절연막(23)으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
산화물 절연막(23)의 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
상기 조건을 이용하여, 산화물 절연막(23)으로서 산소를 투과하는 산화물 절연막을 형성할 수 있다. 또, 산화물막(19) 및 산화물 절연막(23)을 형성함으로써, 후에 형성하는 산화물 절연막(24)의 형성 공정에서, 산화물 반도체막(18)에 대한 손상 저감이 가능하다.
또한, 산화물 절연막(23)은 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100 Pa 이상 250 Pa 이하로 하고, 처리실 내에 제공되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화물 절연막(23)으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
이 성막 조건에 있어서, 기판 온도를 상기 온도로 함으로써, 실리콘 및 산소의 결합력이 강해진다. 이 결과, 산화물 절연막(23)으로서, 산소가 투과되고, 치밀하고, 경질인 산화물 절연막, 대표적으로는, 25℃에서 0.5 중량%의 불화수소산에 대한 에칭 속도가 10 nm/분 이하, 바람직하게는 8 nm/분 이하인 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
또한, 가열을 하면서 산화물 절연막(23)을 형성하기 때문에, 이 공정에서 산화물 반도체막(18)에 포함되는 수소, 물 등을 이탈시킬 수 있다. 산화물 반도체막(18)에 포함되는 수소는 플라즈마 중에서 발생한 산소 라디칼과 결합하여, 물이 된다. 산화물 절연막(23)의 성막 공정에서 기판이 가열되기 때문에, 산소 및 수소의 결합에 의해 생성된 물은 산화물 반도체막으로부터 이탈한다. 즉, 플라즈마 CVD법에 의해 산화물 절연막(23)을 형성함으로써, 산화물 반도체막에 포함되는 물 및 수소의 함유량을 저감할 수 있다.
또한, 산화물 절연막(23)을 형성하는 공정에서 가열하기 때문에, 산화물 반도체막(18)이 노출된 상태에서의 가열 시간이 적고, 가열 처리에 의한 산화물 반도체막으로부터의 산소의 이탈량을 저감할 수 있다. 즉, 산화물 반도체막 중에 포함되는 산소 결손량을 저감할 수 있다.
또, 처리실의 압력을 100 Pa 이상 250 Pa 이하로 함으로써, 산화물 절연막(23)에 포함되는 물의 함유량이 적어지기 때문에, 트랜지스터(50)의 전기 특성의 편차를 저감함과 동시에, 문턱 전압의 변동을 억제할 수 있다.
또, 처리실의 압력을 100 Pa 이상 250 Pa 이하로 함으로써, 산화물 절연막(23)을 성막할 때에, 산화물 반도체막(18)에 대한 손상을 저감하는 것이 가능하고, 산화물 반도체막(18)에 포함되는 산소 결손량을 저감할 수 있다. 특히, 산화물 절연막(23) 또는 후에 형성되는 산화물 절연막(24)의 성막 온도를 높게 한다. 대표적으로는, 220℃보다 높은 온도로 함으로써, 산화물 반도체막(18)에 포함되는 산소의 일부가 이탈되어, 산소 결손이 형성되기 쉽다. 또, 트랜지스터의 신뢰성을 높이기 위해, 후에 형성하는 산화물 절연막(24)의 결함량을 저감하기 위한 성막 조건을 이용하면, 산소 이탈량이 저감하기 쉽다. 이 결과, 산화물 반도체막(18)의 산소 결손을 저감하는 것이 곤란한 경우가 있다. 그러나, 처리실의 압력을 100 Pa 이상 250 Pa 이하로 하고, 산화물 절연막(23)의 성막 시의 산화물 반도체막(18)에 대한 손상을 저감함으로써, 산화물 절연막(24)으로부터의 산소 이탈량이 적은 경우에도 산화물 반도체막(18) 중의 산소 결손을 저감하는 것이 가능하다.
또한, 실리콘을 포함하는 퇴적성 기체에 대한 산화성 기체량을 100배 이상으로 함으로써, 산화물 절연막(23)에 포함되는 수소 함유량을 저감하는 것이 가능하다. 이 결과, 산화물 반도체막(18)에 혼입하는 수소량을 저감할 수 있기 때문에, 트랜지스터의 문턱 전압의 마이너스 시프트를 억제할 수 있다.
여기에서는 산화물 절연막(23)으로서, 유량 30 sccm의 실레인 및 유량 4000 sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200 Pa, 기판 온도를 220℃로 하고, 27.12 MHz의 고주파 전원을 이용하여 150 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 50 nm의 산화 질화 실리콘막을 형성한다. 이 조건에 의해, 산소가 투과하는 산화 질화 실리콘막을 형성할 수 있다.
산화물 절연막(24)으로서는 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 280℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100 Pa 이상 250 Pa 이하, 더욱 바람직하게는 100 Pa 이상 200 Pa 이하로 하고, 처리실 내에 제공되는 전극에 0.17 W/cm2 이상 0.5 W/cm2 이하, 더욱 바람직하게는 0.25 W/cm2 이상 0.35 W/cm2 이하의 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
산화물 절연막(24)의 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 기체로서는 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
산화물 절연막(24)의 성막 조건으로서, 상기 압력의 처리실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가하여, 원료 가스의 산화가 진행되기 때문에, 산화물 절연막(24) 중에서의 산소 함유량이 화학량론적 조성보다 많아진다. 한편, 기판 온도가 상기 온도로 형성된 막에서는 실리콘과 산소의 결합력이 약하기 때문에, 후의 공정의 가열 처리에 의해 막 중의 산소의 일부가 이탈한다. 이 결과, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하여, 가열에 의해 산소의 일부가 이탈하는 산화물 절연막을 형성할 수 있다. 또, 산화물 반도체막(18) 위에 산화물 절연막(23)이 형성되어 있다. 이 때문에, 산화물 절연막(24)의 형성 공정에서, 산화물 절연막(23)이 산화물 반도체막(18)의 보호막이 된다. 이 결과, 산화물 반도체막(18)에 대한 손상을 저감하면서, 파워 밀도가 높은 고주파 전력을 이용하여 산화물 절연막(24)을 형성할 수 있다.
또한, 산화물 절연막(24)의 성막 조건에서, 산화성 기체에 대한 실리콘을 포함하는 퇴적성 기체의 유량을 증가함으로써, 산화물 절연막(24)의 결함량을 저감하는 것이 가능하다. 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g = 2.001에 나타나는 신호의 스핀 밀도가 6×1017 spins/cm3 미만, 바람직하게는 3×1017 spins/cm3 이하, 바람직하게는 1.5×1017 spins/cm3 이하인 결함량이 적은 산화물 절연막을 형성할 수 있다. 이 결과 트랜지스터의 신뢰성을 높일 수 있다.
여기에서는 산화물 절연막(24)으로서, 유량 200 sccm의 실레인 및 유량 4000 sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200 Pa, 기판 온도를 220℃로 하고, 27.12 MHz의 고주파 전원을 이용하여, 1500 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 400 nm의 산화 질화 실리콘막을 형성한다. 또한, 플라즈마 CVD 장치는 전극 면적이 6000 cm2인 평행 평판형의 플라즈마 CVD 장치이며, 공급한 전력을 단위 면적당의 전력(전력 밀도)으로 환산하면 0.25 W/cm2이다.
다음에, 가열 처리를 행한다. 이 가열 처리의 온도는 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다.
이 가열 처리는 전기로, RTA 장치 등을 이용할 수 있다. RTA 장치를 이용함으로써, 단시간에 한하여, 기판의 변형점 이상의 온도로 열 처리를 행할 수 있다. 따라서, 가열 처리 시간을 단축할 수 있다.
가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다.
이 가열 처리에 의해, 산화물 절연막(24)에 포함되는 산소의 일부를 산화물 반도체막(18)으로 이동시켜, 산화물 반도체막(18)에 포함되는 산소 결손량을 더욱 저감할 수 있다.
또, 산화물 절연막(23) 및 산화물 절연막(24)에 물, 수소 등이 포함되는 경우, 물, 수소 등을 차단하는 기능을 가지는 질화물 절연막(25)을 후에 형성하고, 가열 처리를 행하면, 산화물 절연막(23) 및 산화물 절연막(24)에 포함되는 물, 수소 등이 산화물 반도체막(18)으로 이동하여, 산화물 반도체막(18)에 결함이 생기게 된다. 그러나, 이 가열에 의해, 산화물 절연막(23) 및 산화물 절연막(24)에 포함되는 물, 수소 등을 이탈시키는 것이 가능하고, 트랜지스터(50)의 전기 특성의 편차를 저감함과 동시에, 문턱 전압의 변동을 억제할 수 있다.
또한, 가열하면서 산화물 절연막(24)을 산화물 절연막(23) 위에 형성함으로써, 산화물 반도체막(18)으로 산소를 이동시켜, 산화물 반도체막(18)에 포함되는 산소 결손을 보충하는 것이 가능하기 때문에, 이 가열 처리를 행하지 않아도 좋다.
여기에서는 질소 및 산소 분위기에서, 350℃, 1시간의 가열 처리를 행한다.
또, 한쌍의 전극(21, 22)을 형성할 때, 도전막의 에칭에 의해, 산화물 반도체막(18)은 손상을 받고, 산화물 반도체막(18)의 백 채널(산화물 반도체막(18)에서, 게이트 전극(15)과 대향하는 면과 반대측의 면)측에 산소 결손이 생긴다. 그러나, 산화물 절연막(24)에 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 적용함으로써, 가열 처리에 의해 이 백 채널측에 생긴 산소 결손을 수복할 수 있다. 이것에 의해, 산화물 반도체막(18)에 포함되는 결함을 저감할 수 있기 때문에, 트랜지스터(50)의 신뢰성을 향상시킬 수 있다.
다음에, 스퍼터링법, CVD법 등에 의해, 질화물 절연막(25)을 형성한다.
또한, 질화물 절연막(25)을 플라즈마 CVD법으로 형성하는 경우, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 300℃ 이상 400℃ 이하, 더욱 바람직하게는 320℃ 이상 370℃ 이하로 함으로써, 치밀한 질화물 절연막을 형성할 수 있기 때문에 바람직하다.
질화물 절연막(25)으로서 플라즈마 CVD법에 의해 질화 실리콘막을 형성하는 경우, 실리콘을 포함하는 퇴적성 기체, 질소, 및 암모니아를 원료 가스로서 이용하는 것이 바람직하다. 원료 가스로서, 질소와 비교하여 소량의 암모니아를 이용함으로써, 플라즈마 중에서 암모니아가 해리하여, 활성종이 발생한다. 이 활성종이 실리콘을 포함하는 퇴적성 기체에 포함되는 실리콘 및 수소의 결합, 및 질소의 삼중 결합을 절단한다. 이 결과, 실리콘 및 질소의 결합이 촉진되어, 실리콘 및 수소의 결합이 적고, 결함이 적고, 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 원료 가스에서, 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함하는 퇴적성 기체 및 질소 각각의 분해가 진행되지 않고, 실리콘 및 수소 결합이 잔존하게 되어, 결함이 증가하고, 또한 엉성한(sparse) 질화 실리콘막이 형성되게 된다. 따라서, 원료 가스에서, 암모니아에 대한 질소의 유량비를 5 이상 50 이하, 바람직하게는 10 이상 50 이하로 하는 것이 바람직하다.
여기에서는 플라즈마 CVD 장치의 처리실에, 유량 50 sccm의 실레인, 유량 5000 sccm의 질소, 및 유량 100 sccm의 암모니아를 원료 가스로 하고, 처리실의 압력을 100 Pa, 기판 온도를 350℃로 하고, 27.12 MHz의 고주파 전원을 이용하여, 1000 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 50 nm의 질화 실리콘막을 형성한다. 또한, 플라즈마 CVD 장치는 전극 면적이 6000 cm2인 평행 평판형의 플라즈마 CVD 장치이며, 공급한 전력을 단위 면적당의 전력(전력 밀도)으로 환산하면 1.7×10-1 W/cm2이다.
이상의 공정에 의해, 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(25)으로 구성되는 보호막(26)을 형성할 수 있다.
다음에, 가열 처리를 행하여도 좋다. 이 가열 처리의 온도는, 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다.
이상의 공정에 의해, 트랜지스터(50)를 제작할 수 있다.
본 실시형태에서는 280℃ 이상 400℃ 이하에서 가열을 하면서, 플라즈마 CVD법을 이용하여 산화물 절연막을 형성하기 때문에, 산화물 반도체막(18)에 포함되는 수소, 물 등을 이탈시킬 수 있다. 또, 이 공정에서는 산화물 반도체막이 노출된 상태에서의 가열 시간이 적고, 가열 처리에 의한 산화물 반도체의 온도가 400℃ 이하라고 해도, 고온에서 가열 처리한 트랜지스터와, 문턱 전압의 변동량이 동등한 트랜지스터를 제작할 수 있다. 이 결과, 반도체 장치의 비용 삭감이 가능하다.
또, 채널 영역으로서 기능하는 산화물 반도체막에 중첩하여, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 형성함으로써, 이 산화물 절연막의 산소를 산화물 반도체막으로 이동시킬 수 있다. 이 결과, 산화물 반도체막에 포함되는 산소 결손의 함유량을 저감할 수 있다.
특히, 채널 영역으로서 기능하는 산화물 반도체막과, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막과의 사이에 산소를 투과하는 산화물 절연막을 형성함으로써, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 형성할 때에, 이 산화물 반도체막이 손상을 입는 것을 억제할 수 있다. 이 결과, 산화물 반도체막에 포함되는 산소 결손량을 저감할 수 있다.
상기로부터, 산화물 반도체막을 이용한 반도체 장치에 있어서, 결함량이 저감된 반도체 장치를 얻을 수 있다. 또, 산화물 반도체막을 이용한 반도체 장치에서 전기 특성이 향상된 반도체 장치를 얻을 수 있다.
＜산화물 반도체막에 포함되는 수소와 과잉 산소의 반응에 대하여＞
여기에서는 산화물 절연막을 플라즈마 CVD법으로 형성할 때에 생기는 산소 라디칼과 산화물 반도체막에 포함되는 수소의 반응에 대하여, 이하에 설명한다.
처음에, 산소 라디칼을 생성시키기 위한 원료 가스에 대하여 설명한다.
산소 라디칼을 생성하는 것이 가능한 분위기의 대표예로서는, 일산화이질소 분위기 및 산소 분위기가 있다.
일산화이질소 분위기에서 발생시킨 플라즈마 중에서, 산소 라디칼이 생성되는 반응의 반응 엔탈피를 계산했다. 계산은 Gaussian 09를 이용했다. 계산 방법은 Moller-Plesset의 2차 섭동(MP2)을 이용하고, 기저 함수에는 전자 상관용의 cc-pVDZ를 이용했다. 계산 결과를 수학식 1에 나타낸다.
[수학식 1]
Figure pat00001
또, 산소 분위기에서 발생시킨 플라즈마 중에서, 산소 라디칼이 생성되는 반응의 반응 엔탈피를 계산했다. 계산은 Gaussian 09를 이용했다. 계산 방법은 Moller-Plesset의 2차 섭동(MP2)을 이용하고, 기저 함수에는 전자 상관용의 cc-pVDZ를 이용했다. 계산 결과를 수학식 2에 나타낸다.
[수학식 2]
Figure pat00002
수학식 1 및 수학식 2에 나타내는 계산 결과로부터, 산소 분위기보다 일산화이질소 분위기에서 발생시킨 플라즈마 중에서, 산소 라디칼이 생성되기 쉽다는 것을 알 수 있다.
다음에, 산화물 반도체막으로서 InGaZnO4를 이용하여, 산화물 반도체막의 표면에 위치하는 Ga 원자 또는 산소 원자와 결합하는 과잉 산소(이하, exO라고 나타냄)에 의한 H2O 이탈 과정을 조사했다.
여기에서는 InGaZnO4의 결정의 기본 단위 격자를 a축 및 b축에 2배씩으로 한 구조에 대하여, (Ga, Zn)O층이 최표면이며, 또한 (Ga, Zn)O층, InO2층, 및 (Ga, Zn)O층의 3층을 가지는 구조가 되도록, 결정 구조를 (001)면을 따라 잘라내고, c축 방향으로 진공 영역을 제공한 표면 모델(원자수：112개)을 이용하여, H2O 이탈 과정에 관한 계산을 행하였다. 계산에 이용한 모델을 도 47(A)에 나타낸다. 도 47(A)에서, InGaZnO4의 표면에 결합한 과잉 산소를 exO라고 나타낸다. 또, exO와 멀어진 위치에 2개의 H를 배치했다. 또한, 도 47(B)에 나타낸 바와 같이, InGaZnO4 표면에서의 exO는 Ga-exO-O를 형성할 때, 에너지적으로 안정적이다. 이 때문에, 도 47(A)에 나타내는 구조를 반응 경로의 초기 구조로 했다. 또, 계산 조건을 표 1에 나타낸다.
소프트웨어 VASP*
범함수 PAW
의사 포텐셜 GGA/PBE
컷오프 에너지 500 eV
K점 2×2×1
도 48에, 스텝 (0)으로부터 스텝 (8)에서의 InGaZnO4의 구조를 나타낸다. 또한, 2개의 H 원자를 exO에 가까워지는 순으로 각각, H1, H2라고 표기한다.스텝 (0)으로부터 스텝 (1)에서 H1이 exO 부근으로 확산된다.
스텝 (1)로부터 스텝 (2)에서 H1이 exO와 결합되어 있는 O(O1)와 결합한다.
스텝 (2)으로부터 스텝 (3)에서 H1이 O1의 외측으로 이동한다.
스텝 (3)으로부터 스텝 (4)에서 H1이 exO와 결합하여, Ga-exO-H1를 형성한다.
스텝 (4)로부터 스텝 (5)에서 H2가 O1에 결합한다.
스텝 (5)로부터 스텝 (6)에서 H2가 O1의 외측으로 이동한다.
스텝 (6)으로부터 스텝 (7)에서 H2가 exO와 결합한다.
스텝 (7)로부터 스텝 (8)에서 H1, exO, 및 H2로 구성되는 H2O가 이탈된다.
다음에, 스텝 (0)의 구조를 반응 경로의 에너지의 기준(0.00 eV)으로 하고, 스텝 (1)로부터 스텝 (8)에서의 에너지 변화를 계산한 에너지도와, 각 스텝에서의 Ga, O, 및 H의 반응 모식도를 도 49에 나타낸다.
도 49로부터, InGaZnO4 표면에 exO가 결합하는 경우, 이 exO와 InGaZnO4 중의 H에 의한 H2O의 생성 반응과, 이 H2O 이탈 반응에 의해 에너지가 크게 저하된다. 즉, 이 반응은 발열 반응인 것을 알 수 있다.
이것으로부터, 플라즈마 중에 포함되는 산소 라디칼이 In-Ga-Zn 산화물 표면에 결합하여, exO로서 존재하는 경우, In-Ga-Zn 산화물 중에 산소 결손을 형성하지 않고, In-Ga-Zn 산화물 중의 H와 exO가 반응하여, H2O가 생성되는 것이 가능하다. 또, 이 H2O가 이탈하는 것이 가능하다. 이 결과, 산화물 반도체막에 포함되는 수소 농도가 저감된다.
＜변형예 1, 하지 절연막에 대하여＞
본 실시형태에 나타내는 트랜지스터(50)에 있어서, 필요에 따라, 기판(11) 및 게이트 전극(15)의 사이에 하지 절연막을 형성할 수 있다. 하지 절연막의 재료로서는, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄 등이 있다. 또한, 하지 절연막의 재료로서, 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등을 이용함으로써, 기판(11)으로부터 불순물, 대표적으로는, 알칼리 금속, 물, 수소 등이 산화물 반도체막(18)으로 확산되는 것을 억제할 수 있다.
하지 절연막은 스퍼터링법, CVD법 등에 의해 형성할 수 있다.
＜변형예 2, 게이트 절연막에 대하여＞
본 실시형태에 나타내는 트랜지스터(50)에서, 필요에 따라, 게이트 절연막(17)을 적층 구조로 할 수 있다. 여기에서는 게이트 절연막(17)의 구성에 대하여, 도 3을 이용하여 설명한다.
도 3(A)에 나타낸 바와 같이, 게이트 절연막(17)은 질화물 절연막(17a) 및 산화물 절연막(17b)이 게이트 전극(15)측으로부터 순차로 적층되는 적층 구조로 할 수 있다. 게이트 전극(15)측에 질화물 절연막(17a)을 형성함으로써, 게이트 전극(15)으로부터의 불순물, 대표적으로는, 수소, 질소, 알칼리 금속, 또는 알칼리토류 금속 등이 산화물 반도체막(18)으로 이동하는 것을 막을 수 있다.
또, 산화물 반도체막(18)측에 산화물 절연막(17b)을 형성함으로써, 게이트 절연막(17) 및 산화물 반도체막(18) 계면에서의 결함 준위 밀도를 저감하는 것이 가능하다. 이 결과, 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다. 또한, 산화물 절연막(17b)으로서, 산화물 절연막(24)과 마찬가지로, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 이용하여 형성하면, 게이트 절연막(17) 및 산화물 반도체막(18) 계면에서의 결함 준위 밀도를 더욱 저감하는 것이 가능하기 때문에, 더욱 바람직하다.
도 3(B)에 나타낸 바와 같이, 게이트 절연막(17)은 결함이 적은 질화물 절연막(17c)과, 수소 차단성이 높은 질화물 절연막(17d)과, 산화물 절연막(17b)이 게이트 전극(15)측으로부터 순차로 적층되는 적층 구조로 할 수 있다. 게이트 절연막(17)으로서, 결함이 적은 질화물 절연막(17c)을 형성함으로써, 게이트 절연막(17)의 절연 내압을 향상시킬 수 있다. 또, 수소 차단성이 높은 질화물 절연막(17d)을 형성함으로써, 게이트 전극(15) 및 질화물 절연막(17c)로부터의 수소가 산화물 반도체막(18)으로 이동하는 것을 막을 수 있다.
도 3(B)에 나타내는 질화물 절연막(17c, 17d)의 제작 방법의 일례를 이하에 나타낸다. 처음에, 실레인, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 이용한 플라즈마 CVD법에 의해, 결함이 적은 질화 실리콘막을 질화물 절연막(17c)으로서 형성한다. 다음에, 원료 가스를, 실레인 및 질소의 혼합 가스로 전환하여, 수소 농도가 적고, 수소를 차단할 수 있는 질화 실리콘막을 질화물 절연막(17d)으로서 성막한다. 이러한 형성 방법에 의해, 결함이 적고, 또한 수소의 차단성을 가지는 질화물 절연막이 적층된 게이트 절연막(17)을 형성할 수 있다.
도 3(C)에 나타낸 바와 같이, 게이트 절연막(17)은 불순물의 차단성이 높은 질화물 절연막(17e)과, 결함이 적은 질화물 절연막(17c)과, 수소 차단성이 높은 질화물 절연막(17d)과, 산화물 절연막(17b)이 게이트 전극(15)측으로부터 순차로 적층되는 적층 구조로 할 수 있다. 게이트 절연막(17)으로서, 불순물의 차단성이 높은 질화물 절연막(17e)을 형성함으로써, 게이트 전극(15)으로부터의 불순물, 대표적으로는, 수소, 질소, 알칼리 금속, 또는 알칼리토류 금속 등이 산화물 반도체막(18)으로 이동하는 것을 막을 수 있다.
도 3(C)에 나타내는 질화물 절연막(17e, 17c, 17d)의 제작 방법의 일례를 이하에 나타낸다. 먼저, 실레인, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 이용한 플라즈마 CVD법에 의해, 불순물의 차단성이 높은 질화 실리콘막을 질화물 절연막(17e)으로서 형성한다. 다음에, 암모니아의 유량을 증가시킴으로써, 결함이 적은 질화 실리콘막을 질화물 절연막(17c)으로서 형성한다. 다음에, 원료 가스를 실레인 및 질소의 혼합 가스로 전환하여, 수소 농도가 적고, 또한 수소를 차단할 수 있는 질화 실리콘막을 질화물 절연막(17d)으로서 성막한다. 이러한 형성 방법에 의해, 결함이 적고, 또한 불순물의 차단성을 가지는 질화물 절연막이 적층된 게이트 절연막(17)을 형성할 수 있다.
＜변형예 3, 한쌍의 전극에 대하여＞
본 실시형태에 나타내는 트랜지스터(50)에 제공되는 한쌍의 전극(21, 22)으로서, 텅스텐, 티탄, 알루미늄, 구리, 몰리브덴, 크롬, 또는 탄탈 단체 혹은 합금 등의 산소와 결합하기 쉬운 도전 재료를 이용하는 것이 바람직하다. 이 결과, 산화물 반도체막(18)에 포함되는 산소와 한쌍의 전극(21, 22)에 포함되는 도전 재료가 결합하여, 산화물 반도체막(18)에서, 산소 결손 영역이 형성된다. 또, 산화물 반도체막(18)에 한쌍의 전극(21, 22)을 형성하는 도전 재료의 구성 원소의 일부가 혼입하는 경우도 있다. 이 결과, 도 4에 나타낸 바와 같이, 산화물 반도체막(18)에서, 한쌍의 전극(21, 22)과 접하는 영역 근방에, 저저항 영역(20a, 20b)이 형성된다. 저저항 영역(20a, 20b)은 한쌍의 전극(21, 22)에 접하고, 게이트 절연막(17)과 한쌍의 전극(21, 22)의 사이에 형성된다. 저저항 영역(20a, 20b)은 도전성이 높기 때문에, 산화물 반도체막(18)과 한쌍의 전극(21, 22)과의 접촉 저항을 저감하는 것이 가능하고, 트랜지스터의 온 전류를 증가시키는 것이 가능하다.
또, 한쌍의 전극(21, 22)을, 상기 산소와 결합하기 쉬운 도전 재료와, 질화 티탄, 질화 탄탈, 루테늄 등의 산소와 결합하기 어려운 도전 재료와의 적층 구조로 해도 좋다. 이러한 적층 구조로 함으로써, 한쌍의 전극(21, 22)과 산화물 절연막(23)과의 계면에 있어서, 한쌍의 전극(21, 22)의 산화를 막는 것이 가능하고, 한쌍의 전극(21, 22)의 고저항화를 억제하는 것이 가능하다.
＜변형예 4, 산화물 반도체막에 대하여＞
본 실시형태에 나타내는 트랜지스터(50)의 제작 방법에 있어서, 산화물 반도체막(18)의 측면에, 산화물 반도체막(18)의 반응에 의해 생기는 화합물을 형성할 수 있다. 여기에서는 도 1(B)의 트랜지스터(50)의 산화물 반도체막(18) 근방의 확대도인 도 5를 이용하여 설명한다.
예를 들면, 도 5(A)에 나타낸 바와 같이, 산화물 반도체막(18)의 백 채널측에, 산화물 반도체막(18)의 반응에 의해 생기는 화합물(18c)을 형성할 수 있다. 화합물(18c)은 한쌍의 전극(21, 22)을 형성한 후, TMAH(Tetramethylammonium Hydroxide) 용액 등의 알칼리성의 용액, 인산, 질산, 불화 수소산, 염산, 황산, 초산, 옥살산 등의 산성의 용액에 산화물 반도체막(18)을 노출하여 형성할 수 있다.
또한, 이 공정에서, 산화물 반도체막(18)의 일부는 에칭됨과 동시에, 상기 알칼리성의 용액, 산성의 용액과 반응하여, 반응물이 잔존한다. 산화물 반도체막(18)이 In-Ga 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)로 형성되어 있는 경우, 이 공정에서는 산화물 반도체막(18)에 포함되는 In(산화 인듐)이 우선적으로 제거되기 때문에, In과 비교하여 Ga 또는 M의 비율이 산화물 반도체막(18)보다 많은 화합물(18c)이 형성된다.
In과 비교하여 Ga 또는 M의 비율이 많은 화합물(18c)은 M인 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf를 In보다 높은 원자수비로 가진다. 이 때문에, 외부로부터의 불순물을 차폐하는 것이 가능하기 때문에, 외부로부터 산화물 반도체막(18)으로 이동하는 불순물량을 저감하는 것이 가능하다. 이 결과, 문턱 전압의 변동이 적은 트랜지스터를 제작할 수 있다.
또, 이 처리에 의해, 한쌍의 전극(21, 22) 사이의 에칭 잔사(殘渣)를 제거하는 것이 가능하다. 이 결과, 한쌍의 전극(21, 22) 사이에 흐르는 리크 전류의 발생을 억제할 수 있다.
또한, 도 5(B)에 나타낸 바와 같이, 산화물 반도체막(18)의 측면에 화합물(18d)을 형성할 수 있다. 화합물(18d)은 산화물 반도체막(18)을 형성할 때에, TMAH 용액 등의 알칼리성의 용액, 인산, 질산, 불화 수소산, 염산, 황산, 초산, 옥살산 등의 산성의 용액을 이용한 습식 에칭 처리를 함으로써 형성할 수 있다. 또는 에칭 가스로서 삼염화 붕소 가스 및 염소 가스를 이용한 건식 에칭 처리를 함으로써, 화합물(18d)을 형성할 수 있다. 또는 산화물 반도체막(18)을 형성한 후, 상기 용액에 산화물 반도체막(18)을 노출함으로써, 화합물(18d)을 형성할 수 있다.
화합물(18d)은 화합물(18c)과 마찬가지로, In과 비교하여 Ga 또는 M의 비율이 많다. 이 때문에, 화합물(18d)은 외부로부터의 불순물을 차폐하는 것이 가능하기 때문에, 외부로부터 산화물 반도체막(18)으로 이동하는 불순물량을 저감하는 것이 가능하다. 이 결과, 문턱 전압의 변동이 적은 트랜지스터를 제작할 수 있다.
＜변형예 5, 산화물 반도체막에 대하여＞
본 실시형태에 나타내는 트랜지스터(50)의 제작 방법에 있어서, 한쌍의 전극(21, 22)을 형성한 후, 산화물 반도체막(18)을 산소 분위기에서 발생시킨 플라즈마에 노출하여, 산화물 반도체막(18)에 산소를 공급할 수 있다. 산화 분위기에서서는, 산소, 오존, 일산화이질소, 이산화질소 등의 분위기가 있다. 또한, 이 플라즈마 처리에 있어서, 기판(11)측에 바이어스를 인가하지 않는 상태에서 발생한 플라즈마에 산화물 반도체막(18)을 노출하는 것이 바람직하다. 이 결과, 산화물 반도체막(18)에 손상을 주지 않고, 또한 산소를 공급하는 것이 가능하고, 산화물 반도체막(18)에 포함되는 산소 결손량을 저감할 수 있다. 또한, 에칭 처리에 의해 산화물 반도체막(18)의 표면에 잔존하는 불순물, 예를 들면, 불소, 염소 등의 할로겐 등을 제거할 수 있다. 또한, 이 플라즈마 처리를 300℃ 이상으로 가열하면서 행하는 것이 바람직하다. 플라즈마 중의 산소와 산화물 반도체막(18)에 포함되는 수소가 결합하여 물이 된다. 기판이 가열되어 있기 때문에, 이 물은 산화물 반도체막(18)으로부터 이탈한다. 이 결과, 산화물 반도체막(18)에 포함되는 수소 및 물의 함유량을 저감할 수 있다.
또한, 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과 비교하여, 산화물 반도체막의 결함량을 더욱 저감할 수 있는 트랜지스터를 가지는 반도체 장치에 대하여 도면을 참조하여 설명한다. 본 실시형태에 설명하는 트랜지스터는 실시형태 1과 비교하여, 산화물 반도체막, 및 산화물 반도체막에 접하는 산화물을 가지는 다층막을 가지는 점이 다르다.
도 6에, 반도체 장치가 가지는 트랜지스터(60)의 상면도 및 단면도를 나타낸다. 도 6(A)은 트랜지스터(60)의 상면도이며, 도 6(B)은 도 6(A)의 일점 쇄선 A-B 간의 단면도이다. 또한, 도 6(A)에서는 명료화를 위해, 기판(11), 트랜지스터(60)의 구성 요소의 일부(예를 들면, 게이트 절연막(17)), 산화물 절연막(23), 산화물 절연막(24), 질화물 절연막(25) 등을 생략하였다.
도 6(A) 내지 도 6(B)에 나타내는 트랜지스터(60)는 기판(11) 위에 제공되는 게이트 전극(15)을 가진다. 또, 게이트 절연막(17)을 통하여, 게이트 전극(15)과 중첩되는 다층막(20)과, 다층막(20)에 접하는 한쌍의 전극(21, 22)을 가진다. 또, 게이트 절연막(17), 다층막(20), 및 한쌍의 전극(21, 22) 위에는 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(25)으로 구성되는 보호막(26)이 형성된다.
본 실시형태에 나타내는 트랜지스터(60)에서, 다층막(20)은 산화물 반도체막(18) 및 산화물막(19)을 가진다. 즉, 다층막(20)은 2층 구조이다. 또, 산화물 반도체막(18)의 일부가 채널 영역으로서 기능한다. 또, 다층막(20)에 접하도록, 산화물 절연막(23)이 형성되어 있고, 산화물 절연막(23)에 접하도록 산화물 절연막(24)이 형성되어 있다. 즉, 산화물 반도체막(18)과 산화물 절연막(23)과의 사이에, 산화물막(19)이 형성되어 있다.
산화물막(19)은 산화물 반도체막(18)을 구성하는 원소의 일종 이상으로 구성되는 산화물막이다. 또한, 산화물막(19)은 산화물 반도체막(18)을 구성하는 원소의 일종 이상으로 구성되기 때문에, 산화물 반도체막(18)과 산화물막(19)과의 계면에서, 계면 산란이 일어나기 어렵다. 따라서, 이 계면에서는 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
산화물막(19)은, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)이며, 또한 산화물 반도체막(18)보다 전도대의 하단의 에너지가 진공 준위에 가깝고, 대표적으로는, 산화물막(19)의 전도대의 하단의 에너지와, 산화물 반도체막(18)의 전도대의 하단의 에너지와의 차이가 0.05 eV 이상, 0.07eV 이상, 0.1 eV 이상, 또는 0.15 eV 이상이며, 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하이다. 즉, 산화물막(19)의 전자 친화력과 산화물 반도체막(18)의 전자 친화력의 차이가 0.05 eV 이상, 0.07eV 이상, 0.1 eV 이상, 또는 0.15 eV 이상이며, 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하이다.
산화물막(19)은 In을 포함함으로써, 캐리어 이동도(전자 이동도)가 높아지기 때문에 바람직하다.
산화물막(19)으로서, Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf를 In보다 높은 원자수비로 가짐으로써, 이하의 효과를 가지는 경우가 있다. 즉, (1) 산화물막(19)의 에너지 갭을 크게 한다, (2) 산화물막(19)의 전자 친화력을 작게 한다, (3) 외부로부터의 불순물을 차폐한다, (4) 산화물 반도체막(18)과 비교하여, 절연성이 높아진다, (5) Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf는 산소와의 결합력이 강한 금속 원소이기 때문에, Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf를 In보다 높은 원자수비로 가짐으로써, 산소 결손이 생기기 어려워진다.
산화물막(19)이 In-M-Zn 산화물막일 때, In 및 M의 합을 100 atomic%로 했을 때, In과 M의 원자수비율은 바람직하게는, In이 50 atomic% 미만, M이 50 atomic% 이상, 더욱 바람직하게는, In이 25 atomic% 미만, M이 75 atomic% 이상으로 한다.
또, 산화물 반도체막(18), 및 산화물막(19)이 In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)인 경우, 산화물 반도체막(18)과 비교하여, 산화물막(19)에 포함되는 M(Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)의 원자수비가 크고, 대표적으로는, 산화물 반도체막(18)에 포함되는 상기 원자와 비교하여, 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비이다.
또, 산화물 반도체막(18), 및 산화물막(19)이 In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)인 경우, 산화물막(19)을 In：M：Zn = x1：y1：z1[원자수비], 산화물 반도체막(18)을 In：M：Zn = x2：y2：z2[원자수비]로 하면, y1/x1이 y2/x2보다 크고, 바람직하게는 y1/x1이 y2/x2보다 1.5배 이상이다. 더욱 바람직하게는 y1/x1이 y2/x2보다 2배 이상 크고, 보다 바람직하게는 y1/x1이 y2/x2보다 3배 이상 크다. 이 때, 산화물 반도체막에 있어서, y2가 x2 이상이면, 이 산화물 반도체막을 이용한 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다. 단, y2가 x2의 3배 이상이 되면, 이 산화물 반도체막을 이용한 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만이면 바람직하다.
산화물 반도체막(18)이 In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)인 경우, In-M-Zn 산화물막을 성막하기 위해서 이용하는 스퍼터링 타겟의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타겟의 금속 원소의 원자수비로서, In：M：Zn = 1：1：1, In：M：Zn = 3：1：2가 바람직하다.
산화물막(19)이 In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)인 경우, In-M-Zn 산화물을 성막하기 위해 이용하는 스퍼터링 타겟의 금속 원소의 원자수비는 M＞In, Zn＞0.5×M, 또한 Zn＞M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타겟의 금속 원소의 원자수비로서, In：Ga：Zn = 1：3：2, In：Ga：Zn = 1：3：4, In：Ga：Zn = 1：3：5, In：Ga：Zn = 1：3：6, In：Ga：Zn = 1：3：7, In：Ga：Zn = 1：3：8, In：Ga：Zn = 1：3：9, In：Ga：Zn = 1：3：10, In：Ga：Zn = 1：6：4, In：Ga：Zn = 1：6：5, In：Ga：Zn = 1：6：6, In：Ga：Zn = 1：6：7, In：Ga：Zn = 1：6：8, In：Ga：Zn = 1：6：9, In：Ga：Zn = 1：6：10이 바람직하다.
또한, 산화물 반도체막(18), 및 산화물막(19)의 원자수비는 각각 오차로서 상기의 원자수비의 ±20%의 변동을 포함한다.
산화물막(19)은 후에 형성하는 산화물 절연막(24)을 형성할 때의 산화물 반도체막(18)에 대한 손상 완화막으로서도 기능한다.
산화물막(19)의 두께는 3 nm 이상 100 nm 이하, 바람직하게는 3 nm 이상 50 nm 이하로 한다.
또, 산화물막(19)은 산화물 반도체막(18)과 마찬가지로, 예를 들면 비단결정 구조여도 좋다. 비단결정 구조는, 예를 들면, 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다.
산화물막(19)은, 예를 들면, 비정질 구조여도 좋다. 비정질 구조의 산화물 반도체막은, 예를 들면, 원자 배열이 무질서하고, 결정 성분을 갖지 않는다. 또는 비정질 구조의 산화물막은, 예를 들면, 완전한 비정질 구조이며, 결정부를 갖지 않는다.
또한, 산화물 반도체막(18) 및 산화물막(19)에 의해, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 2종 이상을 가지는 혼합막을 구성해도 좋다. 혼합막은, 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 가지는 경우가 있다. 또, 혼합막은, 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역의 적층 구조를 가지는 경우가 있다.
여기에서는 산화물 반도체막(18) 및 산화물 절연막(23)의 사이에, 산화물막(19)이 형성되어 있다. 따라서, 산화물막(19)과 산화물 절연막(23)의 사이에서, 불순물 및 결함에 의해 트랩 준위가 형성되어도, 이 트랩 준위와 산화물 반도체막(18)과의 사이에는 거리가 있다. 이 결과, 산화물 반도체막(18)을 흐르는 전자가 트랩 준위에 포획되기 어렵고, 트랜지스터의 온 전류를 증가시키는 것이 가능함과 동시에, 전계 효과 이동도를 높일 수 있다. 또, 트랩 준위에 전자가 포획되면, 이 전자가 마이너스의 고정 전하가 된다. 이 결과, 트랜지스터의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(18)과 트랩 준위와의 사이에 거리가 있기 때문에, 트랩 준위에 있어서의 전자의 포획을 저감하는 것이 가능하고, 문턱 전압의 변동을 저감할 수 있다.
또한, 산화물막(19)은 외부로부터의 불순물을 차폐하는 것이 가능하기 때문에, 외부로부터 산화물 반도체막(18)으로 이동하는 불순물량을 저감하는 것이 가능하다. 또, 산화물막(19)은 산소 결손을 형성하기 어렵다. 따라서, 산화물 반도체막(18)에서의 불순물 농도 및 산소 결손량을 저감하는 것이 가능하다.
또한, 산화물 반도체막(18) 및 산화물막(19)은 각 막을 단지 적층하는 것이 아니라 연속 접합(여기에서는 특히 전도대의 하단의 에너지가 각 막의 사이에 연속적으로 변화하는 구조)이 형성되도록 제작한다. 즉, 각 막의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 것 같은 불순물이 존재하지 않는 적층 구조로 한다. 만일, 적층된 산화물 반도체막(18) 및 산화물막(19)의 사이에 불순물이 혼재하고 있으면, 에너지 밴드의 연속성을 잃어, 계면에서 캐리어가 트랩되거나, 혹은 재결합하여, 소멸하게 된다.
연속 접합을 형성하기 위해서는 로드락실을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 이용하여 각 막을 대기에 접하게 않게 연속하여 적층하는 것이 필요하다. 스퍼터링 장치에서의 각 체임버는 산화물 반도체막에서 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 이용하여, 고진공 배기(5×10-7 Pa∼1×10-4 Pa 정도까지)하는 것이 바람직하다. 또는 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 체임버 내에 기체, 특히 탄소 또는 수소를 포함하는 기체가 역류하지 않게 해 두는 것이 바람직하다.
도 6(C) 및 도 6(D)에 나타내는 트랜지스터(65)와 같이, 게이트 절연막(17)을 통하여, 게이트 전극(15)과 중첩되는 다층막(34)과 다층막(34)에 접하는 한쌍의 전극(21, 22)을 가져도 좋다.
다층막(34)은 산화물막(31), 산화물 반도체막(18), 및 산화물막(19)을 가진다. 즉, 다층막(34)은 3층 구조이다. 또, 산화물 반도체막(18)이 채널 영역으로서 기능한다.
또, 게이트 절연막(17) 및 산화물막(31)이 접한다. 즉, 게이트 절연막(17)과 산화물 반도체막(18)과의 사이에, 산화물막(31)이 형성되어 있다.
또, 다층막(34) 및 산화물 절연막(23)이 접한다. 또, 산화물 절연막(23) 및 산화물 절연막(24)이 접한다. 즉, 산화물 반도체막(18)과 산화물 절연막(23)과의 사이에, 산화물막(19)이 형성되어 있다.
산화물막(31)은 실시형태 1에 나타내는 산화물막(19)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다.
산화물막(31)은 산화물 반도체막(18)보다 막두께가 작으면 바람직하다. 산화물막(31)의 두께를 1 nm 이상 5 nm 이하, 바람직하게는 1 nm 이상 3 nm 이하로 함으로써, 트랜지스터의 문턱 전압의 변동량을 저감하는 것이 가능하다.
또, 산화물막(19)이 In-M-Zn 산화물일 때, In 및 M의 합을 100 atomic%로 했을 때, In과 M의 원자수 비율은 바람직하게는 In이 50 atomic% 미만, M이 50 atomic% 이상, 더욱 바람직하게는 In이 25 atomic% 미만, M이 75 atomic% 이상으로 한다.
본 실시형태에 나타내는 트랜지스터는 산화물 반도체막(18) 및 산화물 절연막(23)의 사이에, 산화물막(19)이 형성되어 있다. 따라서, 산화물막(19)과 산화물 절연막(23)의 사이에서, 불순물 및 결함에 의해 트랩 준위가 형성되어도, 이 트랩 준위와 산화물 반도체막(18)과의 사이에는 거리가 있다. 이 결과, 산화물 반도체막(18)을 흐르는 전자가 트랩 준위에 포획되기 어렵고, 트랜지스터의 온 전류를 증가시키는 것이 가능함과 동시에, 전계 효과 이동도를 높일 수 있다. 또, 트랩 준위에 전자가 포획되면, 이 전자가 마이너스의 고정 전하가 된다. 이 결과, 트랜지스터의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(18)과 트랩 준위와의 사이에 거리가 있기 때문에, 트랩 준위에서의 전자의 포획을 저감하는 것이 가능하고, 문턱 전압의 변동을 저감할 수 있다.
또, 산화물막(19)은 외부로부터의 불순물을 차폐하는 것이 가능하기 때문에, 외부로부터 산화물 반도체막(18)으로 이동하는 불순물량을 저감하는 것이 가능하다. 또, 산화물막(19)은 산소 결손을 형성하기 어렵다. 따라서, 산화물 반도체막(18)에서의 불순물 농도 및 산소 결손량을 저감하는 것이 가능하다.
또, 게이트 절연막(17)과 산화물 반도체막(18)과의 사이에, 산화물막(31)이 형성되어 있고, 산화물 반도체막(18)과 산화물 절연막(23)과의 사이에, 산화물막(19)이 형성되어 있기 때문에, 산화물막(31)과 산화물 반도체막(18)과의 계면 근방에서의 실리콘이나 탄소의 농도, 산화물 반도체막(18)에서의 실리콘이나 탄소의 농도, 또는 산화물막(19)과 산화물 반도체막(18)과의 계면 근방에서의 실리콘이나 탄소의 농도를 저감할 수 있다. 이 결과, 다층막(34)에서 일정 광전류 측정법으로 도출되는 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만이 되어, 국재 준위가 매우 낮다.
이러한 구조를 가지는 트랜지스터(65)는 산화물 반도체막(32)을 포함하는 다층막(34)에서 결함이 매우 적기 때문에, 트랜지스터의 전기 특성을 향상시키는 것이 가능하고, 대표적으로는, 온 전류의 증가 및 전계 효과 이동도의 향상이 가능하다. 또, 스트레스 시험의 일례인 BT 스트레스 시험 및 광 BT 스트레스 시험에서의 문턱 전압의 변동량이 적고, 신뢰성이 높다.
＜트랜지스터의 밴드 구조＞
다음에, 도 6(B)에 나타내는 트랜지스터(60)에 형성되는 다층막(20)의 밴드 구조에 대하여, 도 7을 이용하여 설명한다.
여기에서는, 예로서 산화물 반도체막(18)으로서 에너지 갭이 3.15 eV인 In-Ga-Zn 산화물을 이용하고, 산화물막(19)으로서 에너지 갭이 3.5 eV인 In-Ga-Zn 산화물을 이용한다. 에너지 갭은 분광 타원 해석기(HORIBA JOBIN YVON사, UT-300)를 이용하여 측정할 수 있다.
산화물 반도체막(18) 및 산화물막(19)의 진공 준위와 가전자대 상단의 에너지차(이온화 퍼텐셜이라고도 함)는 각각 8 eV 및 8.2 eV이다. 또한, 진공 준위와 가전자대 상단의 에너지차는 자외선 광전자 분광 분석(UPS：Ultraviolet Photoelectron Spectroscopy) 장치(PHI사(ULVAC-PHI, Inc.), VersaProbe)를 이용하여 측정할 수 있다.
따라서, 산화물 반도체막(18) 및 산화물막(19)의 진공 준위와 전도대 하단의 에너지차(전자 친화력이라고도 함)는 각각 4.85 eV 및 4.7eV이다.
도 7(A)은 다층막(20)의 밴드 구조의 일부를 모식적으로 나타내고 있다. 여기에서는 다층막(20)에 산화 실리콘막을 접하여 형성한 경우에 대하여 설명한다. 또한, 도 7(A)에 나타내는 EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체막(18)의 전도대 하단의 에너지를 나타내고, EcS2는 산화물막(19)의 전도대 하단의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또, EcI1은 도 1(B)에서, 게이트 절연막(17)에 상당하고, EcI2는 도 1(B)에서, 산화물 절연막(23)에 상당한다.
도 7(A)에 나타낸 바와 같이, 산화물 반도체막(18) 및 산화물막(19)에 있어서, 전도대 하단의 에너지는 장벽이 없고 완만하게 변화한다. 바꿔 말하면, 연속적으로 변화한다고도 할 수 있다. 이것은 다층막(20)이 산화물 반도체막(18)과 공통의 원소를 포함하고, 산화물 반도체막(18) 및 산화물막(19)의 사이에서, 산소가 서로 이동함으로써 혼합층이 형성되기 때문이라고 할 수 있다.
도 7(A)로부터, 다층막(20)의 산화물 반도체막(18)이 웰(우물)이 되고, 다층막(20)을 이용한 트랜지스터에서, 채널 영역이 산화물 반도체막(18)에 형성되는 것을 알 수 있다. 또한, 다층막(20)은 전도대 하단의 에너지가 연속적으로 변화하고 있기 때문에, 산화물 반도체막(18)과 산화물막(19)이 연속 접합하고 있다고도 할 수 있다.
또한, 도 7(A)에 나타낸 바와 같이, 산화물막(19)과 산화물 절연막(23)과의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있지만, 산화물막(19)이 형성됨으로써, 산화물 반도체막(18)과 이 트랩 준위를 멀리할 수 있다. 단, EcS1과 EcS2와의 에너지차가 작은 경우, 산화물 반도체막(18)의 전자가 이 에너지차를 넘어 트랩 준위에 이르는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막 계면에 마이너스의 전하가 생겨, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트하게 된다. 따라서, EcS1과 EcS2와의 에너지차를 0.1 eV 이상, 바람직하게는 0.15 eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어, 안정된 전기 특성을 얻을 수 있기 때문에 적합하다.
또, 도 7(B)은 다층막(20)의 밴드 구조의 일부를 모식적으로 나타내고, 도 7(A)에 나타내는 밴드 구조의 변형예이다. 여기에서는 다층막(20)에 산화 실리콘막을 접하여 형성한 경우에 대하여 설명한다. 또한, 도 7(B)에 나타내는 EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체막(18)의 전도대 하단의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또, EcI1은 도 1(B)에서, 게이트 절연막(17)에 상당하고, EcI2는 도 1(B)에서, 산화물 절연막(23)에 상당한다.
도 6(B)에 나타내는 트랜지스터에서, 한쌍의 전극(21, 22)의 형성 시에 다층막(20)의 상방, 즉 산화물막(19)이 에칭되는 경우가 있다. 한편, 산화물 반도체막(18)의 상면은 산화물막(19)의 성막 시에 산화물 반도체막(18)과 산화물막(19)의 혼합층이 형성되는 경우가 있다.
예를 들면, 산화물 반도체막(18)이 In：Ga：Zn = 1：1：1[원자수비]의 In-Ga-Zn 산화물, 또는 In：Ga：Zn = 3：1：2[원자수비]의 In-Ga-Zn 산화물을 스퍼터링 타겟으로 이용하여 성막된 산화물 반도체막이며, 산화물막(19)이 In：Ga：Zn = 1：3：2[원자수비]의 In-Ga-Zn 산화물, 또는 In：Ga：Zn = 1：6：4[원자수비]의 In-Ga-Zn 산화물을 스퍼터링 타겟으로 이용하여 성막된 산화물막인 경우, 산화물 반도체막(18)보다 산화물막(19)의 Ga의 함유량이 많기 때문에, 산화물 반도체막(18)의 상면에는 GaOx층 또는 산화물 반도체막(18)보다 Ga를 많이 포함하는 혼합층이 형성될 수 있다.
따라서, 산화물막(19)이 에칭된 경우에도, EcS1의 EcI2측의 전도대 하단의 에너지가 높아져, 도 7(B)에 나타내는 밴드 구조와 같이 되는 경우가 있다.
도 7(B)에 나타내는 밴드 구조와 같이 되는 경우, 채널 영역의 단면 관찰 시에, 다층막(20)은 외관상 산화물 반도체막(18)으로만 관찰되는 경우가 있다. 그러나, 실질적으로는 산화물 반도체막(18) 위에는 산화물 반도체막(18)보다 Ga를 많이 포함하는 혼합층이 형성되어 있기 때문에, 이 혼합층을 1.5층으로서 파악할 수 있다. 또한, 이 혼합층은 예를 들면, EDX 분석 등에 의해, 다층막(20)에 함유하는 원소를 측정한 경우, 산화물 반도체막(18)의 상방의 조성을 분석함으로써 확인할 수 있다. 예를 들면, 산화물 반도체막(18)의 상방의 조성이 산화물 반도체막(18) 중의 조성보다 Ga의 함유량이 많은 구성이 됨으로써 확인할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2와 비교하여, 산화물 반도체막의 결함량을 더욱 저감하면서, 트랜지스터의 온 전류를 높일 수 있는 트랜지스터를 가지는 반도체 장치에 대하여 도면을 참조하여 설명한다. 본 실시형태에 설명하는 트랜지스터는 실시형태 1과 비교하여, 한쌍의 전극(21, 22)과 산화물 절연막(23)의 사이에, 산화물막을 가지는 점이 다르다. 또한, 본 실시형태에서는 실시형태 1을 이용하여 설명하지만, 실시형태 2에 적절히 적용할 수 있다.
도 9에, 반도체 장치가 가지는 트랜지스터(70)의 상면도 및 단면도를 나타낸다. 트랜지스터(70)의 상면도를 도 9(A)에 나타낸다. 도 9(A)에서, 일점 쇄선 A-B 간의 단면도를 도 9(B)에 나타내고, 일점 쇄선 C-D 간의 단면도를 도 9(C)에 나타낸다. 또한, 도 9(A)에서는 명료화를 위해, 기판(11), 트랜지스터(70)의 구성 요소의 일부(예를 들면, 게이트 절연막(17)), 산화물 절연막(23), 산화물 절연막(24), 질화물 절연막(25) 등을 생략하였다.
트랜지스터(70)는 트랜지스터(50)와 비교하여, 한쌍의 전극(21, 22)이 산화물 반도체막(18a) 및 산화물막(19a)으로 둘러싸여 있는 점에서 다르다. 구체적으로는, 트랜지스터(70)는 게이트 절연막(17) 위에 형성된 산화물 반도체막(18a)과, 산화물 반도체막(18a) 위에 제공된 한쌍의 전극(21, 22)과, 산화물 반도체막(18a) 및 한쌍의 전극(21, 22) 위에 형성된 산화물막(19a)을 가진다.
트랜지스터(70)는 한쌍의 전극(21, 22)이 산화물 반도체막(18a)과 접하고 있기 때문에, 트랜지스터(60)와 비교하여, 산화물 반도체막(18a)과 한쌍의 전극(21, 22)과의 접촉 저항이 낮고, 트랜지스터(60)보다 온 전류가 향상된 트랜지스터이다.
또, 트랜지스터(70)는 한쌍의 전극(21, 22)이 산화물 반도체막(18a)과 접하고 있으므로, 산화물 반도체막(18a)과 한쌍의 전극(21, 22)의 접촉 저항을 증가시키지 않고, 산화물막(19a)을 두껍게 할 수 있다. 이와 같이 함으로써, 보호막(26)을 형성할 때의 플라즈마 손상 또는 보호막(26)의 구성 원소의 혼입 등에 의해 생기는 트랩 준위가 산화물 반도체막(18a)과 산화물막(19a)의 계면 근방에 형성되는 것을 억제할 수 있다. 즉, 트랜지스터(70)는 온 전류의 향상, 및 문턱 전압의 변동량의 저감을 양립할 수 있다.
트랜지스터(70)의 제작 방법을 도 10을 이용하여 설명한다. 먼저, 도 2(A)와 마찬가지로 하여, 기판(11) 위에 게이트 전극 및 게이트 절연막(17)을 형성한다.
다음에, 후에 산화물 반도체막(18a)이 되는 산화물 반도체막(28)을 형성하고, 그 후, 한쌍의 전극(21, 22)을 형성한다. 다음에, 후에 산화물막(19a)이 되는 산화물막(29)을 형성한다(도 10(A)을 참조).
산화물 반도체막(28)은 실시형태 1에 나타내는 산화물 반도체막(18)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다. 또, 한쌍의 전극(21, 22)은 도 2(B)와 마찬가지로 형성할 수 있다. 또한, 한쌍의 전극(21, 22)은 산화물 반도체막(28) 위에 형성된다. 또, 산화물막(29)은 실시형태 1에 나타내는 산화물막(19)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다.
다음에, 산화물 반도체막(28), 및 산화물막(29)의 각각 일부를 에칭하여, 산화물 반도체막(18a) 및 산화물막(19a)을 가지는 다층막(20)을 형성한다(도 10(B)을 참조). 또한, 이 에칭은 산화물막(29)이 되는 산화물막 위에 포토리소그래피 공정에 의해 마스크를 형성한 후, 이 마스크를 이용하여 에칭을 행함으로써 실시할 수 있다. 또, 산화물 반도체막(28), 및 산화물막(29)을 동시에 에칭하기 때문에, 산화물 반도체막(18a) 및 산화물막(19a)의 단부가 대략 일치한다.
다음에, 게이트 절연막(17), 다층막(20) 및 한쌍의 전극(21, 22)을 덮도록 하여, 보호막(26)을 형성한다(도 10(C)을 참조). 보호막(26)은 실시형태 1과 마찬가지로 형성할 수 있다. 또, 트랜지스터(70)의 제작 방법에 있어서, 실시형태 1을 적절히 참조하여 가열 처리를 행할 수 있다.
또, 한쌍의 전극(21, 22)을 형성하는 에칭에 의해, 산화물 반도체막(18a)에 산소 결손 등의 결함이 생겨, 캐리어 밀도가 증가하는 경우가 있기 때문에, 산화물막(29)을 형성하기 전에, 이 산화물 반도체막(18a)을 산소 분위기에서 발생시킨 플라즈마에 노출하고, 이 산화물 반도체막(18a)에 산소를 공급하는 것이 바람직하다. 이와 같이 함으로써, 트랜지스터(70)에 있어서, 산화물 반도체막(18a)과 산화물막(19a)의 계면 근방에 트랩 준위가 형성되는 것을 억제할 수 있고 문턱 전압의 변동량을 저감할 수 있다. 또는 트랜지스터(70)에서, 다층막(20) 중, 산화물 반도체막(18a)의 측면 근방을 흐르는 리크 전류를 저감할 수 있어, 오프 전류의 증가를 억제할 수 있다.
또한, 한쌍의 전극(21, 22)을 형성하는 에칭에 의해, 다층막(20)은 손상을 입어, 다층막(20)의 백 채널측에 산소 결손이 생기지만, 산화물 절연막(24)에 포함되는 산소의 일부를 산화물 반도체막(18a)으로 이동시켜, 산화물 반도체막(18a)에 포함되는 산소 결손을 보충하는 것이 가능하다. 이것에 의해, 트랜지스터(70)의 신뢰성을 향상시킬 수 있다.
＜변형예 1＞
본 실시형태에 나타내는 트랜지스터(70)에 있어서, 다층막(20) 및 한쌍의 전극(21, 22)의 적층 구조는 적절히 변경할 수 있다. 예를 들면, 변형예로서 도 11에 나타내는 바와 같은 트랜지스터로 할 수 있다.
도 11에 나타내는 트랜지스터는 트랜지스터(60)와 비교하여, 산화물 반도체막(18b) 및 산화물막(19b)을 다른 공정으로 형성하는 점이 다르다. 즉, 산화물 반도체막(18b)의 단부는 한쌍의 전극(21, 22)으로 덮여 있고, 산화물막(19b)과 접하지 않는 점이 다르다.
도 11에 나타내는 트랜지스터는 트랜지스터(50)와 비교하여, 한쌍의 전극(21, 22) 및 산화물 반도체막(18b)이 직접 접하고 있기 때문에, 다층막(20)과 한쌍의 전극(21, 22)과의 접촉 저항이 낮고, 트랜지스터(50)보다 온 전류가 향상된 트랜지스터이다.
또, 도 11에 나타내는 트랜지스터는 한쌍의 전극(21, 22)이 산화물 반도체막(18b)과 직접 접하고 있으므로, 다층막(20)과 한쌍의 전극(21, 22)의 접촉 저항을 증가시키지 않고, 산화물막(19b)을 두껍게 할 수 있다. 이와 같이 함으로써, 보호막(26)을 형성할 때의 플라즈마 손상 또는 보호막(26)의 구성 원소의 혼입 등으로 생기는 트랩 준위가, 산화물 반도체막(18b)과 산화물막(19b)과의 계면 근방에 형성되는 것을 억제할 수 있다. 즉, 온 전류의 향상으로 문턱 전압의 변동의 저감을 양립할 수 있다.
또한, 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 내지 실시형태 3과 다른 구조의 트랜지스터에 대하여, 도 12를 이용하여 설명한다. 본 실시형태에 나타내는 트랜지스터(80)는 산화물 반도체막을 통하여 대향하는 복수의 게이트 전극을 가지는 것을 특징으로 한다.
도 12에 나타내는 트랜지스터(80)는 기판(11) 위에 제공되는 게이트 전극(15)을 가진다. 또, 기판(11) 및 게이트 전극(15) 위에 형성되는 게이트 절연막(17)과, 게이트 절연막(17)을 통하여, 게이트 전극(15)과 중첩되는 산화물 반도체막(18)과, 산화물 반도체막(18)에 접하는 한쌍의 전극(21, 22)을 가진다. 또, 게이트 절연막(17), 산화물 반도체막(18), 및 한쌍의 전극(21, 22) 위에는 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(25)으로 구성되는 보호막(26)이 형성된다. 또, 보호막(26)을 통하여 산화물 반도체막(18)과 중첩하는 게이트 전극(61)을 가진다.
게이트 전극(61)은 게이트 전극(15)과 마찬가지로 형성할 수 있다.
본 실시형태에 나타내는 트랜지스터(80)는 산화물 반도체막(18)을 통하여 대향하는 게이트 전극(15) 및 게이트 전극(61)을 가진다. 게이트 전극(15)과 게이트 전극(61)에 다른 전위를 인가함으로써, 트랜지스터(80)의 문턱 전압을 제어할 수 있다.
또, 산소 결손량이 저감된 산화물 반도체막(18)을 가짐으로써, 트랜지스터의 전기 특성을 향상시키는 것이 가능하다. 또, 문턱 전압의 변동량이 적고, 신뢰성이 높은 트랜지스터가 된다.
또, 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1 내지 실시형태 4와 다른 구조의 트랜지스터에 대하여, 도 13을 이용하여 설명한다.
본 실시형태에서는 실시형태 1 내지 실시형태 4와 비교하여, 산화물 반도체막의 결함량을 더욱 저감할 수 있는 트랜지스터를 가지는 반도체 장치에 대하여 도면을 참조하여 설명한다. 본 실시형태에 설명하는 트랜지스터는 실시형태 1 내지 실시형태 4와 비교하여, 산화물 반도체막(18)의 백 채널측이 보호막으로 덮여 있고, 한쌍의 전극을 형성하기 위한 에칭 처리에 의해 생기는 플라즈마에 노출되지 않는 점이 다르다.
도 13에, 반도체 장치가 가지는 트랜지스터(90)의 상면도 및 단면도를 나타낸다. 도 13(A)은 트랜지스터(90)의 상면도이며, 도 13(B)은 도 13(A)의 일점 쇄선 A-B 간의 단면도이며, 도 13(C)은 도 13(A)의 일점 쇄선 C-D 간의 단면도이다. 또한, 도 13(A)에서는 명료화를 위해, 기판(11), 트랜지스터(90)의 구성 요소의 일부(예를 들면, 게이트 절연막(17)), 산화물 절연막(23), 산화물 절연막(24), 질화물 절연막(25) 등을 생략하였다.
도 13에 나타내는 트랜지스터(90)는 기판(11) 위에 제공되는 게이트 전극(15)을 가진다. 또, 기판(11) 및 게이트 전극(15) 위에 형성되는 게이트 절연막(17)과, 게이트 절연막(17)을 통하여, 게이트 전극(15)과 중첩되는 산화물 반도체막(18)을 가진다. 또, 게이트 절연막(17) 및 산화물 반도체막(18) 위에, 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(25)으로 구성되는 보호막(26)과, 보호막(26) 위에 형성되고, 보호막(26)의 개구에서 산화물 반도체막(18)에 접속하는 한쌍의 전극(21b, 22b)을 가진다.
다음에, 트랜지스터(90)의 제작 방법을 설명한다.
실시형태 1과 마찬가지로, 기판(11) 위에 게이트 전극(15)을 형성하고, 기판(11) 및 게이트 전극(15) 위에 게이트 절연막(17)을 형성한다. 다음에, 게이트 절연막(17) 위에 산화물 반도체막(18)을 형성한다.
다음에, 실시형태 1과 마찬가지로, 게이트 절연막(17) 및 산화물 반도체막(18) 위에, 280℃ 이상 400℃ 이하에서 가열하면서 산화물 절연막(23)을 형성한 후, 산화물 절연막(24), 및 질화물 절연막(25)을 형성한다. 또한, 산화물 절연막(24)을 형성한 후, 가열 처리를 행하여, 산화물 절연막(24)에 포함되는 산소의 일부를 산화물 반도체막(18)에 공급한다.
다음에, 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(25)의 각각 일부를 에칭하여, 산화물 반도체막(18)의 일부를 노출하는 개구부를 형성한다. 이 후, 산화물 반도체막(18)에 접하는 한쌍의 전극(21b, 22b)을 실시형태 1과 마찬가지로 형성한다.
본 실시형태에서는 한쌍의 전극(21b, 22b)을 에칭할 때, 산화물 반도체막(18)이 보호막(26)으로 덮여 있기 때문에, 한쌍의 전극(21b, 22b)을 형성하는 에칭에 의해, 산화물 반도체막(18), 특히 산화물 반도체막(18)의 백 채널 영역은 손상을 받지 않는다. 또한, 산화물 절연막(24)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막으로 형성된다. 따라서, 산화물 절연막(24)에 포함되는 산소의 일부를 산화물 반도체막(18)으로 이동시켜, 산화물 반도체막(18)에 포함되는 산소 결손을 보충하는 것이 가능하다. 이 결과, 산화물 반도체막(18)에 포함되는 산소 결손량을 저감할 수 있다.
이상의 공정에 의해, 산화물 반도체막(18)에 포함되는 결함을 저감하는 것이 가능하고, 트랜지스터(90)의 신뢰성을 향상시킬 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 1 내지 실시형태 5와 다른 구조의 트랜지스터에 대하여, 도 14를 이용하여 설명한다.
본 실시형태에서는 실시형태 1 내지 실시형태 4와 비교하여, 산화물 반도체막의 결함량을 더욱 저감하는 것이 가능한 트랜지스터를 가지는 반도체 장치에 대하여 도면을 참조하여 설명한다. 본 실시형태에 설명하는 트랜지스터는 실시형태 5와 마찬가지로, 산화물 반도체막(18)의 백 채널측이 보호막으로 덮여 있고, 한쌍의 전극을 형성하기 위한 에칭 처리에서 생기는 플라즈마에 노출되지 않는 점이 실시형태 1 내지 실시형태 4와 다르다.
도 14에, 반도체 장치가 가지는 트랜지스터(100)의 상면도 및 단면도를 나타낸다. 도 14에 나타내는 트랜지스터(100)는 채널 보호형의 트랜지스터이다. 도 14(A)는 트랜지스터(100)의 상면도이며, 도 14(B)는 도 14(A)의 일점 쇄선 A-B 간의 단면도이며, 도 14(C)는 도 14(A)의 일점 쇄선 C-D 간의 단면도이다. 또한, 도 14(A)에서는 명료화를 위해, 기판(11), 트랜지스터(100)의 구성 요소의 일부(예를 들면, 게이트 절연막(17) 등)를 생략하였다.
도 14에 나타내는 트랜지스터(100)는 기판(11) 위에 제공되는 게이트 전극(15)을 가진다. 또, 기판(11) 및 게이트 전극(15) 위에 형성되는 게이트 절연막(17)과, 게이트 절연막(17)을 통하여, 게이트 전극(15)과 중첩되는 산화물 반도체막(18)을 가진다. 또, 게이트 절연막(17) 및 산화물 반도체막(18) 위에, 산화물 절연막(23a), 산화물 절연막(24a), 및 질화물 절연막(25a)으로 구성되는 보호막(26a)과, 게이트 절연막(17), 산화물 반도체막(18), 및 보호막(26a) 위에 형성되는 한쌍의 전극(21c, 22c)을 가진다.
다음에, 트랜지스터(100)의 제작 방법을 설명한다.
실시형태 1과 마찬가지로, 기판(11) 위에 게이트 전극(15)을 형성하고, 기판(11) 및 게이트 전극(15) 위에 게이트 절연막(17)을 형성한다. 다음에, 게이트 절연막(17) 위에 산화물 반도체막(18)을 형성한다.
다음에, 실시형태 1과 마찬가지로, 게이트 절연막(17) 및 산화물 반도체막(18) 위에, 280℃ 이상 400℃ 이하에서 가열하면서 산화물 절연막(23)을 형성한 후, 산화물 절연막(24), 및 질화물 절연막(25)을 형성한다. 또한, 산화물 절연막(24)을 형성한 후, 가열 처리를 행하여, 산화물 절연막(24)에 포함되는 산소의 일부를 산화물 반도체막(18)에 공급한다.
다음에, 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(25)의 각각 일부를 에칭하여, 산화물 절연막(23a), 산화물 절연막(24a), 및 질화물 절연막(25a)으로 형성되는 보호막(26a)을 형성한다.
다음에, 산화물 반도체막(18)에 접하는 한쌍의 전극(21c, 22c)을 실시형태 1과 마찬가지로 형성한다.
본 실시형태에서는 한쌍의 전극(21c, 22c)을 에칭할 때, 산화물 반도체막(18)이 보호막(26a)으로 덮여 있기 때문에, 한쌍의 전극(21c, 22c)을 형성하는 에칭에 의해, 산화물 반도체막(18)은 손상을 받지 않는다. 또한, 산화물 절연막(24a)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막으로 형성된다. 따라서, 산화물 절연막(24a)에 포함되는 산소의 일부를 산화물 반도체막(18)으로 이동시켜, 산화물 반도체막(18)에 포함되는 산소 결손을 보충하는 것이 가능하다. 이 결과, 산화물 반도체막(18)에 포함되는 산소 결손량을 저감할 수 있다.
또한, 도 14에서는 보호막(26a)으로서 질화물 절연막(25a)이 형성되지만, 산화물 절연막(23a) 및 산화물 절연막(24a)의 적층 구조여도 좋다. 이 경우, 한쌍의 전극(21c, 22c)을 형성한 후, 질화물 절연막(25a)을 형성하는 것이 바람직하다. 이 결과, 외부로부터 산화물 반도체막(18)으로 수소, 물 등이 들어오는 것을 막을 수 있다.
이상의 공정에 의해, 산화물 반도체막(18)에 포함되는 결함을 저감하는 것이 가능하고, 트랜지스터(100)의 신뢰성을 향상시킬 수 있다.
(실시형태 7)
상기 실시형태에 개시된 금속막, 산화물 반도체막, 무기 절연막 등 다양한 막은 스퍼터링법이나 플라즈마 CVD(Chemical Vapor Deposition)법에 의해 형성할 수 있지만, 다른 방법, 예를 들면, 열 CVD법에 의해 형성해도 좋다. 열 CVD법의 예로서, MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용해도 좋다.
열 CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에, 플라즈마 손상에 의해 결함이 생성되는 일이 없다는 이점을 가진다.
열 CVD법은 원료 가스와 산화제를 동시에 체임버 내에 보내, 체임버 내를 대기압 또는 감압 하로 하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 행하여도 좋다.
또, ALD법은 체임버 내를 대기압 또는 감압 하로 하고, 반응을 위한 원료 가스가 순차로 체임버에 도입되어, 그 가스 도입의 순서를 반복함으로써 성막을 행하여도 좋다. 예를 들면, 각각의 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 차례로 체임버에 공급하여, 복수종의 원료 가스가 섞이지 않도록 제 1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 혹은 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고, 또, 제 2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입해도 좋다. 또, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입해도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 층을 성막하고, 나중에 도입되는 제 2 원료 가스와 반응하고, 제 2 층이 제 1 층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 따라 조절할 수 있기 때문에, 정밀한 막두께 조절이 가능하고, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은 지금까지 기재한 실시형태에 개시된 금속막, 산화물 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있고, 예를 들면, InGaZnO막을 성막하는 경우에는, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 이용한다. 또한, 트라이메틸인듐의 화학식은 In(CH3)3이다. 또한, 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 또한, 다이메틸아연의 화학식은 Zn(CH3)2이다. 또한, 이러한 조합으로 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 Ga(C2H5)3)을 이용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 Zn(C2H5)2)을 이용할 수도 있다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕시드 용액, 대표적으로는, 테트라키스 다이메틸아미드 하프늄(TDMAH))을 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 이용한다. 또한, 테트라키스 다이메틸아미드 하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료액으로서는 테트라키스(에틸메틸아미드)하프늄 등이 있다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화 알루미늄막을 형성하는 경우에는 용매와 알루미늄 전구체 화합물을 포함하는 액체(트라이메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 이용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는, 트리스(다이메틸아미드)알루미늄, 트라이이소부틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화 실리콘막을 형성하는 경우에는 헥사클로로다이실레인을 피성막면에 흡착시키고, 흡착물에 포함되는 염소를 제거하여, 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들면, ALD를 이용하는 성막 장치에 의해 텅스텐막을 성막하는 경우에는 WF6 가스와 B2H6 가스를 순차로 반복 도입하여 초기 텅스텐막을 형성하고, 그 후, WF6 가스와 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 이용해도 좋다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화물 반도체막, 예를 들면 In-Ga-Zn-O막을 성막하는 경우에는 In(CH3)3 가스와 O3 가스를 순차로 반복 도입하여 In-O층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 GaO층을 형성하고, 또한 그 후 Zn(CH3)2와 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순번은 이 예에 한정되지 않는다. 또, 이들 가스를 혼합하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성해도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 이용해도 좋지만, H를 포함하지 않는 O3 가스를 이용하는 것이 바람직하다. 또, In(CH3)3 가스 대신에, In(C2H5)3 가스를 이용해도 좋다. 또, Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 이용해도 좋다. 또, In(CH3)3 가스 대신에, In(C2H5)3 가스를 이용해도 좋다. 또, Zn(CH3)2 가스를 이용해도 좋다.
(실시형태 8)
본 실시형태에서는 본 발명의 일 양태인 반도체 장치에 대하여, 도면을 이용하여 설명한다. 또한, 본 실시형태에서는 표시 장치를 예로 하여 본 발명의 일 양태인 반도체 장치를 설명한다.
도 15(A)에, 반도체 장치의 일례를 나타낸다. 도 15(A)에 나타내는 반도체 장치는 화소부(101)와, 주사선 구동 회로(104)와, 신호선 구동 회로(106)와, 각각이 평행 또는 대략 평행하게 배치되고, 주사선 구동 회로(104)에 의해 전위가 제어되는 m개의 주사선(107)과, 각각이 평행 또는 대략 평행하게 배치되고, 신호선 구동 회로(106)에 의해 전위가 제어되는 n개의 신호선(109)을 가진다. 또한, 화소부(101)는 매트릭스 형상으로 배치된 복수의 화소(301)를 가진다. 또, 주사선(107)을 따라, 각각이 평행 또는 대략 평행하게 배치된 용량선(115)을 가진다. 또한, 용량선(115)은 신호선(109)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있어도 좋다. 또, 주사선 구동 회로(104) 및 신호선 구동 회로(106)를 총괄하여 구동 회로부라고 부르는 경우가 있다.
각 주사선(107)은 화소부(101)에서 m행 n열에 배치된 화소(301) 중, 어느 행에 배치된 n개의 화소(301)와 전기적으로 접속된다. 또, 각 신호선(109)은 m행 n열에 배치된 화소(301) 중, 어느 열에 배치된 m개의 화소(301)에 전기적으로 접속된다. m, n은 모두 1 이상의 정수이다. 또한, 각 용량선(115)은 m행 n열에 배치된 화소(301) 중, 어느 행에 배치된 n개의 화소(301)와 전기적으로 접속된다. 또한, 용량선(115)이 신호선(109)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있는 경우는, m행 n열에 배치된 화소(301) 중, 어느 열에 배치된 m개의 화소(301)에 전기적으로 접속된다.
도 15(B) 및 도 15(C)는 도 15(A)에 나타내는 표시 장치의 화소(301)에 이용할 수 있는 회로 구성을 나타내고 있다.
도 15(B)에 나타내는 화소(301)는 액정 소자(132)와 트랜지스터(131_1)와 용량 소자(133_1)를 가진다.
액정 소자(132)의 한쌍의 전극의 한쪽의 전위는 화소(301)의 사양에 따라 적절히 설정된다. 액정 소자(132)는 기입되는 데이터에 따라 배향 상태가 설정된다. 또한, 복수의 화소(301) 각각이 가지는 액정 소자(132)의 한쌍의 전극의 한쪽에 공통의 전위(코먼 전위)를 부여해도 좋다. 또한, 각 행의 화소(301)마다 액정 소자(132)의 한쌍의 전극의 한쪽에 다른 전위를 부여해도 좋다.
예를 들면, 액정 소자(132)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 이용해도 좋다. 또, 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 단, 이것으로 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 이용할 수 있다.
또한, 블루상(Blue Phase)을 나타내는 액정과 카이럴제를 포함하는 액정 조성물에 의해 액정 소자를 구성해도 좋다. 블루상을 나타내는 액정은 응답 속도가 1 msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다.
m행 n번째의 화소(301)에 있어서, 트랜지스터(131_1)의 소스 전극 및 드레인 전극의 한쪽은 신호선 DL_n에 전기적으로 접속되고, 다른 한쪽은 액정 소자(132)의 한쌍의 전극의 다른 한쪽에 전기적으로 접속된다. 또한, 트랜지스터(131_1)의 게이트 전극은 주사선 GL_m에 전기적으로 접속된다. 트랜지스터(131_1)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기입을 제어하는 기능을 가진다.
용량 소자(133_1)의 한쌍의 전극의 한쪽은 전위가 공급되는 배선(이하, 용량선 CL)에 전기적으로 접속되고, 다른 한쪽은 액정 소자(132)의 한쌍의 전극의 다른 한쪽에 전기적으로 접속된다. 또한, 용량선 CL의 전위의 값은 화소(301)의 사양에 따라 적절히 설정된다. 용량 소자(133_1)는 기입된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
예를 들면, 도 15(B)의 화소(301)를 가지는 표시 장치에서는 주사선 구동 회로(104)에 의해 각 행의 화소(301)를 순차 선택하고, 트랜지스터(131_1)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소(301)는 트랜지스터(131_1)가 오프 상태가 됨으로써 유지 상태가 된다. 이것을 행마다 순차 행함으로써, 화상을 표시할 수 있다.
또한, 도 15(C)에 나타내는 화소(301)는 트랜지스터(131_2)와, 용량 소자(133_2)와, 트랜지스터(134)와, 발광 소자(135)를 가진다.
트랜지스터(131_2)의 소스 전극 및 드레인 전극의 한쪽은 데이터 신호가 부여되는 배선(이하, 신호선 DL_n이라고 함)에 전기적으로 접속된다. 또한, 트랜지스터(131_2)의 게이트 전극은 게이트 신호가 부여되는 배선(이하, 주사선 GL_m라고 함)에 전기적으로 접속된다.
트랜지스터(131_2)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기입을 제어하는 기능을 가진다.
용량 소자(133_2)의 한쌍의 전극의 한쪽은 전위가 부여되는 배선(이하, 전위 공급선 VL_a라고 함)에 전기적으로 접속되고, 다른 한쪽은 트랜지스터(131_2)의 소스 전극 및 드레인 전극의 다른 한쪽에 전기적으로 접속된다.
용량 소자(133_2)는 기입된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
트랜지스터(134)의 소스 전극 및 드레인 전극의 한쪽은 전위 공급선 VL_a에 전기적으로 접속된다. 또한, 트랜지스터(134)의 게이트 전극은 트랜지스터(131_2)의 소스 전극 및 드레인 전극의 다른 한쪽에 전기적으로 접속된다.
발광 소자(135)의 애노드 및 캐소드의 한쪽은 전위 공급선 VL_b에 전기적으로 접속되고, 다른 한쪽은 트랜지스터(134)의 소스 전극 및 드레인 전극의 다른 한쪽에 전기적으로 접속된다.
발광 소자(135)로서는, 예를 들면 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 이용할 수 있다. 단, 발광 소자(135)로서는 이것으로 한정되지 않고, 무기 재료로 이루어지는 무기 EL 소자를 이용해도 좋다.
또한, 전위 공급선 VL_a 및 전위 공급선 VL_b의 한쪽에는 고전원 전위 VDD가 부여되고, 다른 한쪽에는 저전원 전위 VSS가 부여된다.
도 15(C)의 화소(301)를 가지는 표시 장치에서는 주사선 구동 회로(104)에 의해 각 행의 화소(301)를 순차 선택하고, 트랜지스터(131_2)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소(301)는 트랜지스터(131_2)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 기입된 데이터 신호의 전위에 따라 트랜지스터(134)의 소스 전극과 드레인 전극의 사이에 흐르는 전류량이 제어되고, 발광 소자(135)는 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 순차 행함으로써, 화상을 표시할 수 있다.
또한, 본 명세서 등에 있어서, 표시 소자, 표시 소자를 가지는 장치인 표시 장치, 발광 소자, 및 발광 소자를 가지는 장치인 발광 장치는 다양한 형태를 이용하는 것, 또는 다양한 소자를 가지는 것이 가능하다. 표시 소자, 표시 장치, 발광 소자 또는 발광 장치의 일례로서는, EL(electroluminescent) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 회절 광 밸브(GLV：grating light valve), 플라즈마 디스플레이(PDP), MEMS(micro electro mechanical system), 디지털 마이크로미러 디바이스(DMD：digital micromirror device), DMS(digital micro shutter), MIRASOL(상표 등록), IMOD(interferometric modulator display) 소자, 압전 세라믹 디스플레이, 카본 나노 튜브 등, 전기 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 가지는 것이 있다. EL 소자를 이용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 이용한 표시 장치의 일례로서는, 필드 에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED：Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 이용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 이용한 표시 장치의 일례로서는 전자 페이퍼 등이 있다.
EL 소자의 일례로서는, 양극, 음극, 양극과 음극과의 사이에 끼워진 EL층을 가지는 소자 등이 있다. EL층의 일례로서는 일중항 여기자로부터의 발광(형광)을 이용하는 것, 삼중항 여기자로부터의 발광(인광)을 이용하는 것, 일중항 여기자로부터의 발광(형광)을 이용하는 것과 삼중항 여기자로부터의 발광(인광)을 이용하는 것을 포함하는 것, 유기물에 의해 형성된 것, 무기물에 의해 형성된 것, 유기물에 의해 형성된 것과 무기물에 의해 형성된 것을 포함하는 것, 고분자의 재료를 포함하는 것, 저분자의 재료를 포함하는 것, 또는 고분자의 재료와 저분자의 재료를 포함하는 것, 등이 있다. 단, 이것에 한정되지 않고, EL 소자로서 다양한 것을 이용할 수 있다.
액정 소자의 일례로서는, 액정의 광학적 변조 작용에 의해 광의 투과 또는 비투과를 제어하는 소자가 있다. 그 소자는 한쌍의 전극과 액정층에 의해 구조되는 것이 가능하다. 또한, 액정의 광학적 변조 작용은 액정에 가해지는 전계(수평 방향의 전계, 수직 방향의 전계 또는 경사 방향의 전계를 포함함)에 의해 제어된다. 또한, 구체적으로는 액정 소자의 일례로서는, 네마틱 액정, 콜레스테릭 액정, 스멕틱 액정, 디스코틱 액정, 서모트로픽 액정, 리오트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC), 강유전 액정, 반강유전 액정, 주쇄형 액정, 측쇄형 고분자 액정, 바나나형 액정 등을 들 수 있다.
다음에, 화소(301)에 액정 소자를 이용한 액정 표시 장치의 구체적인 예에 대하여 설명한다. 여기에서는 도 15(B)에 나타내는 화소(301)의 상면도를 도 16에 나타낸다. 또한, 도 16에서는 대향 전극 및 액정 소자를 생략한다.
도 16에서, 주사선으로서 기능하는 도전막(304c)은 신호선에 대략 직교 하는 방향(도면 중 좌우 방향)으로 연장되어 제공되어 있다. 신호선으로서 기능하는 도전막(310d)은 주사선에 대략 직교하는 방향(도면 중 상하 방향)으로 연장되어 제공되어 있다. 용량선으로서 기능하는 도전막(310f)은 신호선과 평행 방향으로 연장되어 제공되어 있다. 또한, 주사선으로서 기능하는 도전막(304c)은 주사선 구동 회로(104)(도 15(A)를 참조)와 전기적으로 접속되어 있고, 신호선으로서 기능하는 도전막(310d)) 및 용량선으로서 기능하는 도전막(310f)은 신호선 구동 회로(106)(도 15(A)를 참조)에 전기적으로 접속되어 있다.
트랜지스터(103)는 주사선 및 신호선이 교차하는 영역에 제공되어 있다. 트랜지스터(103)는 게이트 전극으로서 기능하는 도전막(304c), 게이트 절연막(도 16에 도시하지 않음), 게이트 절연막 위에 형성된 채널 영역이 형성되는 산화물 반도체막(308b), 소스 전극 및 드레인 전극으로서 기능하는 도전막(310d, 310e)에 의해 구성된다. 또한, 도전막(304c)은 주사선으로서도 기능하고, 산화물 반도체막(308b)과 중첩하는 영역이 트랜지스터(103)의 게이트 전극으로서 기능한다. 또, 도전막(310d))은 신호선으로서도 기능하고, 산화물 반도체막(308b)과 중첩하는 영역이 트랜지스터(103)의 소스 전극 또는 드레인 전극으로서 기능한다. 또, 도 16에서, 주사선은 상면 형상에서 단부가 산화물 반도체막(308b)의 단부보다 외측에 위치한다. 따라서, 주사선은 백 라이트 등의 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 이 결과, 트랜지스터에 포함되는 산화물 반도체막(308b)에 광이 조사되지 않고, 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
또, 도전막(310e)은 개구부(362c)에 있어서, 화소 전극으로서 기능하는 투광성을 가지는 도전막(316b)과 전기적으로 접속되어 있다.
용량 소자(105)는 개구부(362)에 있어서 용량선으로서 기능하는 도전막(310f)과 접속되어 있다. 또, 용량 소자(105)는 게이트 절연막 위에 형성되는 투광성을 가지는 도전막(308c)과, 트랜지스터(103) 위에 형성되는 질화물 절연막으로 형성되는 유전체막과, 화소 전극으로서 기능하는 투광성을 가지는 도전막(316b)으로 구성되어 있다. 즉, 용량 소자(105)는 투광성을 가진다.
이와 같이 용량 소자(105)는 투광성을 가지기 때문에, 화소(301) 내에 용량 소자(105)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 50% 이상, 바람직하게는 55% 이상, 바람직하게는 60% 이상으로 하는 것이 가능함과 동시에, 전하 용량을 증가시킨 반도체 장치를 얻을 수 있다. 예를 들면, 해상도가 높은 반도체 장치, 예를 들면 액정 표시 장치에서는 화소의 면적이 작아지고, 용량 소자의 면적도 작아진다. 따라서, 해상도가 높은 반도체 장치에서, 용량 소자에 축적되는 전하 용량이 작아진다. 그러나, 본 실시형태에 나타내는 용량 소자(105)는 투광성을 가지기 때문에, 이 용량 소자를 화소에 형성함으로써, 각 화소에서 충분한 전하 용량을 얻으면서, 개구율을 높일 수 있다. 대표적으로는, 화소 밀도가 200 ppi 이상, 또 300 ppi 이상인 고해상도의 반도체 장치에 적합하게 이용할 수 있다.
또, 도 16에 나타내는 화소(301)는 신호선으로서 기능하는 도전막(310d))과 평행한 변과 비교하여 주사선으로서 기능하는 도전막(304c)과 평행한 변이 긴 형상이며, 용량선으로서 기능하는 도전막(310f)이 신호선으로서 기능하는 도전막(310d))과 평행한 방향으로 연장되어 제공되어 있다. 이 결과, 화소(301)에 차지하는 도전막(310f)의 면적을 저감하는 것이 가능하기 때문에, 개구율을 높일 수 있다. 또, 용량선으로서 기능하는 도전막(310f)이 접속 전극을 이용하지 않고, 직접 투광성을 가지는 도전막(308c)과 접하기 때문에, 더욱 개구율을 높일 수 있다.
또, 본 발명의 일 양태는 고해상도의 표시 장치에서도 개구율을 높일 수 있기 때문에, 백 라이트 등의 광원의 광을 효율적으로 이용할 수 있어, 표시 장치의 소비 전력을 저감할 수 있다.
다음에, 도 16의 일점 쇄선 C-D 사이에서의 단면도를 도 17에 나타낸다. 또한, 도 17에서, 주사선 구동 회로(104) 및 신호선 구동 회로(106)를 포함하는 구동 회로부(상면도를 생략함)의 단면도를 A-B에 나타낸다. 본 실시형태에서는 세로 전계 방식의 액정 표시 장치에 대하여 설명한다.
본 실시형태에 나타내는 액정 표시 장치는 한쌍의 기판(기판(302)과 기판(342)) 사이에 액정 소자(322)가 협지되어 있다.
액정 소자(322)는 기판(302)의 상방의 투광성을 가지는 도전막(316b)과, 배향성을 제어하는 막(이하, 배향막(318, 352)이라고 함)과, 액정층(320)과, 도전막(350)을 가진다. 또한, 투광성을 가지는 도전막(316b)은 액정 소자(322)의 한쪽의 전극으로서 기능하고, 도전막(350)은 액정 소자(322)의 다른 한쪽의 전극으로서 기능한다.
이와 같이, 액정 표시 장치란, 액정 소자를 가지는 장치를 말한다. 또한, 액정 표시 장치는 복수의 화소를 구동시키는 구동 회로 등을 포함한다. 또, 액정 표시 장치는 다른 기판 위에 배치된 제어 회로, 전원 회로, 신호 생성 회로 및 백 라이트 모듈 등을 포함하고, 액정 모듈이라고 부르는 경우도 있다.
구동 회로부에 있어서, 게이트 전극으로서 기능하는 도전막(304a), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 채널 영역이 형성되는 산화물 반도체막(308a), 소스 전극 및 드레인 전극으로서 기능하는 도전막(310a, 310b)에 의해 트랜지스터(102)를 구성한다. 산화물 반도체막(308a)은 게이트 절연막 위에 형성된다.
화소부에 있어서, 게이트 전극으로서 기능하는 도전막(304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 게이트 절연막 위에 형성된 채널 영역이 형성되는 산화물 반도체막(308b), 소스 전극 및 드레인 전극으로서 기능하는 도전막(310d, 310e)에 의해 트랜지스터(103)를 구성한다. 산화물 반도체막(308b)은 게이트 절연막 위에 형성된다. 또, 도전막(310d, 310e) 위에는 절연막(312), 절연막(314)이 보호막으로서 형성되어 있다.
또, 화소 전극으로서 기능하는 투광성을 가지는 도전막(316b)이 절연막(312) 및 절연막(314)에 형성된 개구부에서, 도전막(310e)과 접속한다.
또, 한쪽의 전극으로서 기능하는 투광성을 가지는 도전막(308c), 유전체막으로서 기능하는 절연막(314), 다른 한쪽의 전극으로서 기능하는 투광성을 가지는 도전막(316b)에 의해 용량 소자(105)를 구성한다. 투광성을 가지는 도전막(308c)은 게이트 절연막 위에 형성된다.
또, 구동 회로부에 있어서, 도전막(304a, 304c)과 동시에 형성된 도전막(304b)과, 도전막(310a, 310b, 310d, 310e)과 동시에 형성된 도전막(310c)은 투광성을 가지는 도전막(316b)과 동시에 형성된 투광성을 가지는 도전막(316a)에서 접속된다.
도전막(304b) 및 투광성을 가지는 도전막(316a)은 절연막(306) 및 절연막(312)에 형성된 개구부에서 접속한다. 또, 도전막(310c)과 투광성을 가지는 도전막(316a)은 절연막(312) 및 절연막(314)에 형성된 개구부에서 접속한다.
여기서, 도 17에 나타내는 표시 장치의 구성 요소에 대하여, 이하에 설명한다.
기판(302) 위에는 도전막(304a, 304b, 304c)이 형성되어 있다. 도전막(304a)은 구동 회로부의 트랜지스터의 게이트 전극으로서의 기능을 가진다. 또한, 도전막(304c)은 화소부(101)에 형성되고, 화소부의 트랜지스터의 게이트 전극으로서 기능한다. 또한, 도전막(304b)은 주사선 구동 회로(104)에 형성되고, 도전막(310c)과 접속한다.
기판(302)은 실시형태 1에 나타내는 기판(11)의 재료를 적절히 이용할 수 있다.
도전막(304a, 304b, 304c)으로서는 실시형태 1에 나타내는 게이트 전극(15)의 재료 및 제작 방법을 적절히 이용할 수 있다.
기판(302), 및 도전막(304a, 304c, 304b) 위에는 절연막(305), 절연막(306)이 형성되어 있다. 절연막(305), 절연막(306)은 구동 회로부의 트랜지스터의 게이트 절연막, 및 화소부(101)의 트랜지스터의 게이트 절연막으로서의 기능을 가진다.
절연막(305)으로서는 실시형태 1에 나타내는 게이트 절연막(17)으로 설명한 질화물 절연막을 이용하여 형성하는 것이 바람직하다. 절연막(306)으로서는 실시형태 1에 나타내는 게이트 절연막(17)으로 설명한 산화물 절연막을 이용하여 형성하는 것이 바람직하다.
절연막(306) 위에는 산화물 반도체막(308a, 308b), 투광성을 가지는 도전막(308c)이 형성되어 있다. 산화물 반도체막(308a)은 도전막(304a)과 중첩하는 위치에 형성되고, 구동 회로부의 트랜지스터의 채널 영역으로서 기능한다. 또한, 산화물 반도체막(308b)은 도전막(304c)과 중첩하는 위치에 형성되고, 화소부의 트랜지스터의 채널 영역으로서 기능한다. 투광성을 가지는 도전막(308c)은 용량 소자(105)의 한쪽의 전극으로서 기능한다.
산화물 반도체막(308a, 308b), 및 투광성을 가지는 도전막(308c)은 실시형태 1에 나타내는 산화물 반도체막(18)의 재료 및 제작 방법을 적절히 이용할 수 있다.
투광성을 가지는 도전막(308c)은 산화물 반도체막(308a, 308b)과 마찬가지로, 산화물 반도체막이며, 또한 불순물이 포함되어 있는 것을 특징으로 한다. 불순물로서는 수소가 있다. 또한, 수소 대신에 불순물로서 붕소, 인, 주석, 안티몬, 희가스 원소, 알칼리 금속, 알칼리토류 금속 등이 포함되어 있어도 좋다.
산화물 반도체막(308a, 308b), 및 투광성을 가지는 도전막(308c)은 모두 게이트 절연막 위에 형성되지만, 불순물 농도가 다르다. 구체적으로는 산화물 반도체막(308a, 308b)과 비교하여, 투광성을 가지는 도전막(308c)의 불순물 농도가 높다. 예를 들면, 산화물 반도체막(308a, 308b)에 포함되는 수소 농도는 5×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 미만, 보다 바람직하게는 1×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하, 더욱 바람직하게는 1×1016 atoms/cm3 이하이며, 투광성을 가지는 도전막(308c)에 포함되는 수소 농도는 8×1019 atoms/cm3 이상, 바람직하게는 1×1020 atoms/cm3 이상, 보다 바람직하게는 5×1020 atoms/cm3 이상이다. 또한, 산화물 반도체막(308a, 308b)과 비교하여, 투광성을 가지는 도전막(308c)에 포함되는 수소 농도는 2배, 바람직하게는 10배 이상이다.
또한, 투광성을 가지는 도전막(308c)은 산화물 반도체막(308a, 308b)보다 저항율이 낮다. 투광성을 가지는 도전막(308c)의 저항율이 산화물 반도체막(308a, 308b)의 저항율의 1×10-8배 이상 1×10-1배 이하인 것이 바람직하고, 대표적으로는, 1×10-3 Ωcm 이상 1×104 Ωcm 미만, 더욱 바람직하게는 저항율이 1×10-3 Ωcm 이상 1×10-1 Ωcm 미만이면 좋다.
산화물 반도체막(308a, 308b)은 절연막(306) 및 절연막(312) 등의 산화물 반도체막과의 계면 특성을 향상시키는 것이 가능한 재료로 형성되는 막과 접하고 있기 때문에, 산화물 반도체막(308a, 308b)은 반도체로서 기능하고, 산화물 반도체막(308a, 308b)을 가지는 트랜지스터는 뛰어난 전기 특성을 가진다.
한편, 투광성을 가지는 도전막(308c)은 개구부(362)(도 6(A) 참조)에서 절연막(314)과 접한다. 절연막(314)은 외부로부터의 불순물, 예를 들면, 물, 알칼리 금속, 알칼리토류 금속 등이 산화물 반도체막으로 확산하는 것을 막는 재료로 형성되는 막이며, 더는 수소를 포함한다. 따라서, 절연막(314)의 수소가 산화물 반도체막(308a, 308b)과 동시에 형성된 산화물 반도체막으로 확산하면, 이 산화물 반도체막에서 수소는 산소와 결합하여, 캐리어인 전자가 생성된다. 또, 절연막(314)을 플라즈마 CVD법 또는 스퍼터링법으로 성막하면, 산화물 반도체막이 플라즈마에 노출되어, 산소 결손이 생성된다. 이 산소 결손에 절연막(314)에 포함되는 수소가 들어가는 것에 의해, 캐리어인 전자가 생성된다. 이 결과, 산화물 반도체막은 도전성이 높아져 도체로서 기능한다. 즉, 도전성이 높은 산화물 반도체막이라고도 할 수 있다. 여기에서는 산화물 반도체막(308a, 308b)과 같은 재료를 주성분으로 하고, 또한 수소 농도가 산화물 반도체막(308a, 308b)보다 높은 것에 의해, 도전성이 높여진 금속 산화물을, 투광성을 가지는 도전막(308c)이라고 부른다.
단, 본 발명의 실시형태의 일 양태는 이것으로 한정되지 않고, 투광성을 가지는 도전막(308c)은 경우에 따라서는 절연막(314)과 접하지 않는 것도 가능하다.
또, 본 발명의 실시형태의 일 양태는 이것으로 한정되지 않고, 투광성을 가지는 도전막(308c)은 경우에 따라서는 산화물 반도체막(308a), 또는 부호 308b와 다른 공정으로 형성되어도 좋다. 그 경우, 투광성을 가지는 도전막(308c)은 산화물 반도체막(308a, 308b)과 다른 재질을 가지고 있어도 좋다. 예를 들면, 투광성을 가지는 도전막(308c)은 인듐 주석 산화물(이하, ITO라고 나타냄), 또는 인듐 아연 산화물 등을 이용하여 형성해도 좋다.
본 실시형태에 나타내는 반도체 장치는 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극을 형성한다. 또, 화소 전극으로서 기능하는 투광성을 가지는 도전막을 용량 소자의 다른 한쪽의 전극으로서 이용한다. 따라서 용량 소자를 형성하기 위해, 새로 도전막을 형성하는 공정이 불필요하고, 반도체 장치의 제작 공정을 삭감할 수 있다. 또, 용량 소자는 한쌍의 전극이 투광성을 가지는 도전막으로 형성되어 있기 때문에, 투광성을 가진다. 이 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
도전막(310a, 310b, 310c, 310d, 310e)은 실시형태 1에 나타내는 한쌍의 전극(21, 22)의 재료 및 제작 방법을 적절히 이용할 수 있다.
절연막(306), 산화물 반도체막(308a, 308b), 투광성을 가지는 도전막(308c), 및 도전막(310a, 310b, 310c, 310d, 310e) 위에는 절연막(312), 절연막(314)이 형성되어 있다. 절연막(312)은 절연막(306)과 마찬가지로, 산화물 반도체막과의 계면 특성을 향상시키는 것이 가능한 재료를 이용하는 것이 바람직하고, 적어도 실시형태 1에 나타내는 산화물 절연막(24)과 같은 재료 및 제작 방법을 적절히 이용할 수 있다. 또, 실시형태 1에 나타낸 바와 같이, 산화물 절연막(23) 및 산화물 절연막을 적층하여 형성해도 좋다.
절연막(314)은 절연막(305)과 마찬가지로, 외부로부터의 불순물, 예를 들면, 물, 알칼리 금속, 알칼리토류 금속 등이 산화물 반도체막으로 확산하는 것을 막는 재료를 이용하는 것이 바람직하고, 실시형태 1에 나타내는 질화물 절연막(25)의 재료 및 제작 방법을 적절히 이용할 수 있다.
또, 절연막(314) 위에는 투광성을 가지는 도전막(316a, 316b)이 형성되어 있다. 투광성을 가지는 도전막(316a)은 개구부(364a)(도 20(C) 참조)에서 도전막(304b)과 전기적으로 접속되고, 개구부(364b)(도 20(C) 참조)에서 도전막(310c)과 전기적으로 접속된다. 즉, 도전막(304b) 및 도전막(310c)을 접속하는 접속 전극으로서 기능한다. 투광성을 가지는 도전막(316b)은 개구부(364c)(도 20(C) 참조)에서 도전막(310e)과 전기적으로 접속되고, 화소의 화소 전극으로서의 기능을 가진다. 또, 투광성을 가지는 도전막(316b)은 용량 소자의 한쌍의 전극의 한쪽으로서 기능할 수 있다.
도전막(304b) 및 도전막(310c)이 직접 접하는 접속 구조로 하기 위해서는, 도전막(310c)을 형성하기 전에, 절연막(305), 절연막(306)에 개구부를 형성하기 위해 패터닝을 행하고, 마스크를 형성할 필요가 있지만, 도 17의 접속 구조에는 이 포토마스크가 불필요하다. 그러나, 도 17과 같이, 투광성을 가지는 도전막(316a)에 의해, 도전막(304b) 및 도전막(310c)을 접속함으로써, 도전막(304b) 및 도전막(310c)이 직접 접하는 접속부를 제작할 필요가 없어져, 포토마스크를 1장 줄일 수 있다. 즉, 반도체 장치의 제작 공정을 삭감하는 것이 가능하다.
투광성을 가지는 도전막(316a, 316b)으로서는 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, ITO, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수 있다.
또, 기판(342) 위에는 유색성을 가지는 막(이하, 유색막(346)이라고 함)이 형성되어 있다. 유색막(346)은 컬러 필터로서의 기능을 가진다. 또, 유색막(346)에 인접하는 차광막(344)이 기판(342) 위에 형성된다. 차광막(344)은 블랙 매트릭스로서 기능한다. 또, 유색막(346)은 반드시 형성할 필요는 없고, 예를 들면, 표시 장치가 흑백인 경우 등에, 유색막(346)을 제공하지 않는 구성으로 해도 좋다.
유색막(346)으로서는 특정 파장 대역의 광을 투과하는 유색막이면 좋고, 예를 들면, 적색의 파장 대역의 광을 투과하는 적색(R)의 컬러 필터, 녹색의 파장 대역의 광을 투과하는 녹색(G)의 컬러 필터, 청색의 파장 대역의 광을 투과하는 청색(B)의 컬러 필터 등을 이용할 수 있다.
차광막(344)으로서는 특정 파장 대역의 광을 차광하는 기능을 가지고 있으면 좋고, 금속막 또는 흑색 안료 등을 포함하는 유기 절연막 등을 이용할 수 있다.
또한, 유색막(346) 위에는 절연막(348)이 형성되어 있다. 절연막(348)은 평탄화층으로서의 기능, 또는 유색막(346)이 함유할 수 있는 불순물을 액정 소자측으로 확산하는 것을 억제하는 기능을 가진다.
또한, 절연막(348) 위에는 도전막(350)이 형성되어 있다. 도전막(350)은 화소부의 액정 소자가 가지는 한쌍의 전극의 다른 한쪽으로서의 기능을 가진다. 또한, 투광성을 가지는 도전막(316a, 316b), 및 도전막(350) 위에는 배향막으로서의 기능을 가지는 절연막을 별도 형성해도 좋다.
또한, 투광성을 가지는 도전막(316a, 316b)과 도전막(350)의 사이에는 액정층(320)이 형성되어 있다. 또한 액정층(320)은 실재(도시하지 않음)를 이용하여, 기판(302)과 기판(342)의 사이에 밀봉되어 있다. 또한, 실재는 외부로부터의 수분 등이 들어오는 것을 억제하기 위해, 무기 재료와 접촉하는 구성이 바람직하다.
또한, 투광성을 가지는 도전막(316a, 316b)과 도전막(350)의 사이에 액정층(320)의 두께(셀 갭이라고도 함)를 유지하는 스페이서를 제공해도 좋다.
도 17에 나타내는 반도체 장치에 나타내는 기판(302) 위에 제공된 소자부의 제작 방법에 대하여, 도 18 내지 도 21을 이용하여 설명한다.
우선, 기판(302)을 준비한다. 여기에서는 기판(302)으로서 유리 기판을 이용한다.
다음에, 기판(302) 위에 도전막을 형성하고, 이 도전막을 원하는 영역에 가공함으로써, 도전막(304a, 304b, 304c)을 형성한다. 또한, 도전막(304a, 304b, 304c)의 형성은 원하는 영역에 제 1 패터닝에 의한 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써 형성할 수 있다(도 18(A) 참조).
또, 도전막(304a, 304b, 304c)으로서는, 대표적으로는, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등을 이용하여 형성할 수 있다.
다음에, 기판(302), 및 도전막(304a, 304b, 304c) 위에, 절연막(305)을 형성하고, 절연막(305) 위에 절연막(306)을 형성한다(도 18(A) 참조).
절연막(305) 및 절연막(306)은 스퍼터링법, CVD법 등에 의해 형성할 수 있다. 또한, 절연막(305) 및 절연막(306)은 진공 중에서 연속하여 형성하면 불순물의 혼입이 억제되어 바람직하다.
다음에, 절연막(306) 위에 산화물 반도체막(307)을 형성한다(도 18(B) 참조).
산화물 반도체막(307)은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법 등을 이용하여 형성할 수 있다.
다음에, 산화물 반도체막(307)을 원하는 영역에 가공함으로써, 섬 형상의 산화물 반도체막(308a, 308b, 308d)을 형성한다. 또한, 산화물 반도체막(308a, 308b, 308d)의 형성은 원하는 영역에 제 2 패터닝에 의한 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭하여 형성할 수 있다. 에칭으로서는 건식 에칭, 습식 에칭, 또는 쌍방을 조합한 에칭을 이용할 수 있다(도 18(C) 참조).
다음에, 절연막(306), 및 산화물 반도체막(308a, 308b, 308d) 위에 도전막(309)을 형성한다(도 19(A) 참조).
도전막(309)으로서는, 예를 들면, 스퍼터링법을 이용하여 형성할 수 있다.
다음에, 도전막(309)을 원하는 영역에 가공함으로써, 도전막(310a, 310b, 310c, 310d, 310e)을 형성한다. 또한, 도전막(310a, 310b, 310c, 310d, 310e)의 형성은 원하는 영역에 제 3 패터닝에 의한 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭하여, 형성할 수 있다(도 19(B) 참조).
다음에, 절연막(306), 산화물 반도체막(308a, 308b, 308d), 및 도전막(310a, 310b, 310c, 310d, 310e) 위를 덮도록, 절연막(311)을 형성한다(도 19(C) 참조).
절연막(311)으로서는, 실시형태 1에 나타내는 산화물 절연막(23) 및 산화물 절연막(24)과 같은 조건을 이용하여 적층하여 형성할 수 있다. 실시형태 1에 나타낸 바와 같이, 산화물 절연막(23)을 가열하면서 형성함으로써, 산화물 반도체막(308a, 308b, 308d)에 포함되는 수소, 물 등을 이탈시켜, 고순도화된 산화물 반도체막을 형성할 수 있다.
다음에, 절연막(311)을 원하는 영역에 가공함으로써, 절연막(312), 및 개구부(362)를 형성한다. 또한, 절연막(311), 및 개구부(362)의 형성은 원하는 영역에 제 4 패터닝에 의한 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭하여, 형성할 수 있다(도 20(A) 참조).
또한, 개구부(362)는 산화물 반도체막(308d)의 표면이 노출하도록 형성한다. 개구부(362)의 형성 방법으로서는, 예를 들면, 건식 에칭법을 이용할 수 있다. 단, 개구부(362)의 형성 방법으로서는 이것에 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 좋다.
이 후, 실시형태 1과 마찬가지로, 가열 처리를 행하여, 절연막(311)에 포함되는 산소의 일부를 산화물 반도체막(308a, 308b)으로 이동시키고, 산화물 반도체막(308a, 308b)에 포함되는 산소 결손을 보충하는 것이 가능하다. 이 결과, 산화물 반도체막(308a, 308b)에 포함되는 산소 결손량을 저감할 수 있다.
다음에, 절연막(312) 및 산화물 반도체막(308d) 위에 절연막(313)을 형성한다(도 20(B) 참조).
절연막(313)으로서는 외부로부터의 불순물, 예를 들면, 산소, 수소, 물, 알칼리 금속, 알칼리토류 금속 등이, 산화물 반도체막으로 확산되는 것을 막는 재료를 이용하는 것이 바람직하고, 더는 수소를 포함하는 것이 바람직하고, 대표적으로는, 질소를 포함하는 무기 절연 재료, 예를 들면 질화물 절연막을 이용할 수 있다. 절연막(313)으로서는, 예를 들면, CVD법을 이용하여 형성할 수 있다.
절연막(314)은 외부로부터의 불순물, 예를 들면, 물, 알칼리 금속, 알칼리토류 금속 등이, 산화물 반도체막으로 확산되는 것을 막는 재료로 형성되는 막이며, 더는 수소를 포함한다. 따라서, 절연막(314)의 수소가 산화물 반도체막(308d)으로 확산되면, 이 산화물 반도체막(308d)에서 수소는 산소와 결합하여, 캐리어인 전자가 생성된다. 이 결과, 산화물 반도체막(308d)은 도전성이 높아져, 투광성을 가지는 도전막(308c)이 된다.
또한, 상기 질화 실리콘막은 블록성을 높이기 위해, 고온에서 성막되는 것이 바람직하고, 예를 들면 기판 온도 100℃ 이상 400℃ 이하, 더욱 바람직하게는 300℃ 이상 400℃ 이하의 온도에서 가열하여 성막하는 것이 바람직하다. 또한 고온에서 성막하는 경우는, 산화물 반도체막(308a, 308b)으로서 이용하는 산화물 반도체로부터 산소가 이탈하여, 캐리어 농도가 상승하는 현상이 발생하는 경우가 있기 때문에, 이러한 현상이 발생하지 않는 온도로 한다.
다음에, 절연막(313)을 원하는 영역에 가공함으로써, 절연막(314), 및 개구부(364a, 364b, 364c)를 형성한다. 또한, 절연막(314), 및 개구부(364a, 364b, 364c)는 원하는 영역에 제 5 패터닝에 의한 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭하여 형성할 수 있다(도 20(C) 참조).
개구부(364a)는 도전막(304b)의 표면이 노출하도록 형성한다. 개구부(364b)는 도전막(310c)이 노출하도록 형성한다. 개구부(364c)는 도전막(310e)이 노출하도록 형성한다.
개구부(364a, 364b, 364c)의 형성 방법으로서는, 예를 들면, 건식 에칭법을 이용할 수 있다. 단, 개구부(364a, 364b, 364c)의 형성 방법으로서는 이것으로 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 좋다.
다음에, 개구부(364a, 364b, 364c)를 덮도록 절연막(314) 위에 도전막(315)을 형성한다(도 21(A) 참조).
도전막(315)으로서는, 예를 들면, 스퍼터링법을 이용하여 형성할 수 있다.
다음에, 도전막(315)을 원하는 영역에 가공함으로써, 투광성을 가지는 도전막(316a, 316b)을 형성한다. 또한, 투광성을 가지는 도전막(316a, 316b)의 형성은 원하는 영역에 제 6 패터닝에 의한 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭하여 형성할 수 있다(도 21(B) 참조).
이상의 공정으로 기판(302) 위에, 트랜지스터를 가지는 화소부 및 구동 회로부를 형성할 수 있다. 또한, 본 실시형태에 나타내는 제작 공정에서는 제 1 내지 제 6 패터닝, 즉 6장의 마스크로 트랜지스터, 및 용량 소자를 동시에 형성할 수 있다.
또한, 본 실시형태에서는 절연막(314)에 포함되는 수소를 산화물 반도체막(308d)으로 확산시켜, 산화물 반도체막(308d)의 도전성을 높였지만, 산화물 반도체막(308a, 308b)을 마스크로 덮고, 산화물 반도체막(308d)에 불순물, 대표적으로는, 수소, 붕소, 인, 주석, 안티몬, 희가스 원소, 알칼리 금속, 알칼리토류 금속 등을 첨가하여, 산화물 반도체막(308d)의 도전성을 높여도 좋다. 산화물 반도체막(308d)에 수소, 붕소, 인, 주석, 안티몬, 희가스 원소 등을 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법 등이 있다. 한편, 산화물 반도체막(308d)에 알칼리 금속, 알칼리토류 금속 등을 첨가하는 방법으로서는, 이 불순물을 포함하는 용액을 산화물 반도체막(308d)에 노출하는 방법이 있다.
다음에, 기판(302)에 대향하여 제공되는 기판(342) 위에 형성되는 구조에 대하여, 이하에 설명을 한다.
먼저, 기판(342)을 준비한다. 기판(342)으로서는, 기판(302)에 이용할 수 있는 재료로서 나타낸 재료를 원용할 수 있다. 다음에, 기판(342) 위에 차광막(344), 유색막(346)을 형성한다(도 22(A) 참조).
차광막(344) 및 유색막(346)은 다양한 재료를 이용하여, 인쇄법, 잉크젯법, 포토리소그래피 기술을 이용한 에칭 방법 등으로 각각 원하는 위치에 형성한다.
다음에, 차광막(344), 및 유색막(346) 위에 절연막(348)을 형성한다(도 22(B) 참조).
절연막(348)으로서는, 예를 들면, 아크릴 수지, 에폭시 수지, 폴리이미드 등의 유기 절연막을 이용할 수 있다. 절연막(348)을 형성함으로써, 예를 들면, 유색막(346) 중에 포함되는 불순물 등을 액정층(320)측으로 확산하는 것을 억제할 수 있다. 단, 절연막(348)은 반드시 형성할 필요는 없고, 절연막(348)을 형성하지 않는 구조로 해도 좋다.
다음에, 절연막(348) 위에 도전막(350)을 형성한다(도 22(C) 참조). 도전막(350)으로서는, 도전막(315)에 나타내는 재료를 원용할 수 있다.
이상의 공정으로 기판(342) 위에 형성되는 구조를 형성할 수 있다.
다음에, 기판(302)과 기판(342) 위, 보다 자세하게는 기판(302) 위에 형성된 절연막(314), 투광성을 가지는 도전막(316a, 316b)과, 기판(342) 위에 형성된 도전막(350) 위에, 각각 배향막(318)과 배향막(352)을 형성한다. 배향막(318), 배향막(352)은 러빙법, 광 배향법 등을 이용하여 형성할 수 있다. 그 후, 기판(302)과 기판(342)의 사이에 액정층(320)을 형성한다. 액정층(320)의 형성 방법으로서는 디스펜서법(적하법)이나, 기판(302)과 기판(342)을 부착시키고 나서 모세관 현상을 이용하여 액정을 주입하는 주입법을 이용할 수 있다.
이상의 공정으로, 도 17에 나타내는 표시 장치를 제작할 수 있다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
＜변형예 1＞
화소(301)에 액정 소자를 이용한 액정 표시 장치의 변형예에 대하여 설명한다. 여기에서는, 도 15(B)에 나타내는 화소(301)의 상면도를 도 23에 나타낸다. 또한, 도 23에서는 대향 전극 및 액정 소자를 생략한다. 또한, 실시형태 8과 같은 구성에 대해서는 설명을 생략한다.
＜반도체 장치의 구성＞
도 23에서, 개구부(372c)의 내측에 개구부(374c)가 제공되는 점이 도 16에 나타내는 화소(301)와 다르다. 또, 개구부(364) 대신에 개구부(372)가 제공되는 점이 도 17에 나타내는 화소와 다르다. 도전막(310e)은 개구부(372c) 및 개구부(374c)에서, 화소 전극으로서 기능하는 투광성을 가지는 도전막(316b)과 전기적으로 접속되어 있다.
다음에, 도 23의 일점 쇄선 C-D 사이에서의 단면도를 도 24에 나타낸다. 또한, 도 24에서, 구동 회로부(상면도를 생략함)의 단면도를 A-B에 나타낸다.
도 24에 나타낸 바와 같이, 도전막(304a) 위에는 절연막(306) 및 절연막(312)에 형성된 개구부(372a)(도 25(A) 참조)와, 절연막(314)에 형성된 개구부(374a)(도 25(C) 참조)를 가진다. 개구부(374a)(도 25(C) 참조)는 개구부(372a)(도 25(A) 참조)의 내측에 위치한다. 개구부(374a)(도 25(C) 참조)에서, 도전막(304a)과 투광성을 가지는 도전막(316a)이 접속된다.
또한, 도전막(310c) 위에는 절연막(312)에 형성된 개구부(372b)(도 25(A) 참조)와, 절연막(314)에 형성된 개구부(374b)(도 25(C) 참조)를 가진다. 개구부(374b)(도 25(C) 참조)는 개구부(372b)(도 25(A) 참조)의 내측에 위치한다. 개구부(374b)(도 25(C) 참조)에서 도전막(310c)과 투광성을 가지는 도전막(316a)이 접속된다.
또한, 도전막(310e) 위에는 절연막(312)에 형성된 개구부(372c)(도 25(A) 참조)와 절연막(314)에 형성된 개구부(374c)(도 25(C) 참조)를 가진다. 개구부(374c)(도 25(C) 참조)는 개구부(372c)(도 25(A) 참조)의 내측에 위치한다. 개구부(374c)(도 25(C) 참조)에서 도전막(310e)과 투광성을 가지는 도전막(316b)이 접속된다.
또한, 투광성을 가지는 도전막(308c) 위에는 절연막(312)에 형성된 개구부(372)(도 25(A) 참조)를 가진다. 개구부(372)에서 투광성을 가지는 도전막(308c)은 절연막(314)과 접한다.
도전막(304b) 및 투광성을 가지는 도전막(316a)의 접속부, 도전막(310c) 및 투광성을 가지는 도전막(316a)의 접속부, 도전막(310e) 및 투광성을 가지는 도전막(316b)의 접속부는 각각, 절연막(305) 또는/및 절연막(314)으로 덮여 있다. 절연막(305) 및 절연막(314)은 외부로부터의 불순물, 예를 들면, 물, 알칼리 금속, 알칼리토류 금속 등이 산화물 반도체막으로 확산하는 것을 막는 재료로 형성되는 절연막으로 형성된다. 또, 개구부(372a, 372b, 372c, 372)(도 25(A) 참조)의 측면이 절연막(305) 또는/및 절연막(314)으로 덮여 있다. 절연막(305) 및 절연막(314)의 내측에는 산화물 반도체막이 형성되어 있기 때문에, 외부로부터의 불순물, 예를 들면, 물, 알칼리 금속, 알칼리토류 금속 등이 도전막(304b), 도전막(310c, 310e), 및 투광성을 가지는 도전막(308c, 316a, 316b)의 접속부로부터, 트랜지스터에 포함되는 산화물 반도체막으로 확산하는 것을 막을 수 있다. 따라서, 트랜지스터의 전기 특성의 변동을 막는 것이 가능하고, 반도체 장치의 신뢰성을 높일 수 있다.
도 24에 나타내는 반도체 장치에 나타내는 기판(302) 위에 제공된 소자부의 제작 방법에 대하여, 도 19, 도 25, 및 도 26을 이용하여 설명한다.
실시형태 8과 마찬가지로, 도 18 및 도 19의 공정을 거쳐, 기판(302) 위에, 게이트 전극으로서 기능하는 도전막(304a, 304b, 304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 산화물 반도체막(308a, 308b, 308d), 도전막(310a, 310b, 310c, 310d, 310e), 절연막(311)을 형성한다. 또한, 이 공정에 있어서, 제 1 패터닝 내지 제 3 패터닝을 행하여, 각각 도전막(304a, 304b, 304c), 산화물 반도체막(308a, 308b, 308d), 도전막(310a, 310b, 310c, 310d, 310e)을 형성하고 있다.
이 후, 실시형태 8과 마찬가지로, 가열 처리를 행하여, 절연막(311)에 포함되는 산소의 일부를 산화물 반도체막(308a, 308b)으로 이동시켜, 산화물 반도체막(308a, 308b)에 포함되는 산화물 반도체막 중의 산소 결손을 보충하는 것이 가능하다. 이 결과, 산화물 반도체막(308a, 308b)에 포함되는 산소 결손량을 저감할 수 있다.
다음에, 도 25(A)에 나타낸 바와 같이, 절연막(311)을 원하는 영역에 가공함으로써, 절연막(312), 및 개구부(372, 372b, 372c)를 형성한다. 또한, 게이트 절연막의 일부인 절연막(306)을 원하는 영역에 가공함으로써, 개구부(372a)를 형성한다. 또한, 절연막(305), 절연막(312), 및 개구부(372, 372a, 372b, 372c)의 형성은 원하는 영역에 제 4 패터닝에 의한 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭하여 형성할 수 있다. 개구부(372, 372a, 372b, 372c)의 형성 방법으로서는, 적절히 실시형태 8에 나타내는 개구부(362)의 형성 방법을 이용할 수 있다.
이 에칭 공정에 있어서, 적어도 개구부(372a)를 형성함으로써, 후에 행해지는 제 5 패터닝으로 형성된 마스크를 이용한 에칭 공정 시에, 에칭량을 삭감하는 것이 가능하다.
다음에, 절연막(305), 도전막(310c, 310e), 절연막(312), 및 산화물 반도체막(308d) 위에 절연막(313)을 형성한다(도 25(B) 참조).
다음에, 실시형태 8과 마찬가지로, 절연막(313)을 원하는 영역에 가공함으로써, 절연막(314), 및 개구부(374a, 374b, 374c)를 형성한다. 또한, 절연막(314), 및 개구부(374a, 374b, 374c)는 원하는 영역에 제 5 패터닝에 의한 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭하여 형성할 수 있다(도 25(C) 참조).
다음에, 실시형태 8과 마찬가지로, 개구부(374a, 374b, 374c)를 덮도록 절연막(314) 위에 도전막(315)을 형성한다(도 26(A) 참조).
다음에, 도전막(315)을 원하는 영역에 가공함으로써, 투광성을 가지는 도전막(316a, 316b)을 형성한다. 또한, 투광성을 가지는 도전막(316a, 316b)의 형성은 원하는 영역에 제 6 패터닝에 의한 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭하여 형성할 수 있다(도 26(B) 참조).
이상의 공정으로 기판(302) 위에, 트랜지스터를 가지는 화소부 및 구동 회로부를 형성할 수 있다. 또한, 본 실시형태에 나타내는 제작 공정에서는 제 1 내지 제 6 패터닝, 즉 6장의 마스크로 트랜지스터, 및 용량 소자를 동시에 형성할 수 있다.
도 25(A)에서, 개구부(372a)를 형성하지 않는 공정의 경우, 도 25(C)에 나타내는 에칭 공정에서, 절연막(305), 절연막(306), 절연막(312), 및 절연막(314)을 에칭해야 하고, 다른 개구부와 비교하여 에칭량이 증가하게 된다. 따라서, 이 에칭 공정에 있어서 편차가 생기고, 일부 영역에서는 개구부(374a)가 형성되지 않고, 후에 형성되는 투광성을 가지는 도전막(316a)과 도전막(304b)의 콘택트 불량이 생기게 된다. 그러나, 본 실시형태에서는 2회의 에칭 공정에 의해 개구부(372a) 및 개구부(374a)를 형성하기 때문에, 이 개구부의 형성 공정에서 에칭 불량이 생기기 어렵다. 이 결과, 반도체 장치의 수율을 향상시키는 것이 가능하다. 또한, 여기에서는 개구부(372a)를 이용하여 설명했지만, 개구부(374b) 및 개구부(374c)에서도 같은 효과를 가진다.
＜변형예 2＞
화소(301)에 액정 소자를 이용한 액정 표시 장치의 변형예에 대하여 설명한다. 도 17 및 도 24에 나타내는 액정 표시 장치에 있어서, 투광성을 가지는 도전막(308)은 절연막(314)과 접하고 있지만, 절연막(305)과 접하는 구조로 할 수 있다. 이 경우, 도 20에 나타내는 바와 같은 개구부(362)를 형성할 필요가 없기 때문에, 투광성을 가지는 도전막(316a, 316b) 표면의 단차를 저감하는 것이 가능하다. 따라서, 액정층(320)에 포함되는 액정 재료의 배향의 흐트러짐을 저감하는 것이 가능하다. 또, 콘트라스트가 높은 반도체 장치를 제작할 수 있다.
이러한 구조는 도 18(B)에서, 산화물 반도체막(307)을 형성하기 전에, 절연막(306)을 선택적으로 에칭하여, 절연막(305)의 일부를 노출시키면 좋다.
＜변형예 3＞
여기에서는 실시형태 1에 나타내는 반도체 장치의 변형예에 대하여, 도 27 내지 도 29를 이용하여 설명한다. 도 27에서, A-B에 구동 회로부의 단면도를 나타내고, C-D에 화소부의 단면도를 나타낸다.
도 27에 나타내는 반도체 장치는 실시형태 1에 나타내는 반도체 장치와 비교하여, 채널 보호형의 트랜지스터를 이용하고 있는 점이 다르다.
구동 회로부에 있어서, 게이트 전극으로서 기능하는 도전막(304a), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 채널 영역이 형성되는 산화물 반도체막(308a), 소스 전극 및 드레인 전극으로서 기능하는 도전막(310a, 310b)에 의해 트랜지스터(102)를 구성한다. 산화물 반도체막(308a)과 도전막(310a, 310b)의 사이에, 채널 보호막으로서 기능하는 절연막(312)이 형성된다. 또한, 도전막(310a, 310b, 310c) 위에는 절연막(314)이 보호막으로서 형성되어 있다.
화소부에 있어서, 게이트 전극으로서 기능하는 도전막(304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 게이트 절연막 위에 형성된 채널 영역이 형성되는 산화물 반도체막(308b), 소스 전극 및 드레인 전극으로서 기능하는 도전막(310d, 310e)에 의해 트랜지스터(103)를 구성한다. 산화물 반도체막(308b)과 도전막(310d, 310e)의 사이에, 채널 보호막으로서 기능하는 절연막(312)이 형성된다. 또한, 도전막(310d, 310e), 투광성을 가지는 도전막(308c) 위에는 절연막(314)이 보호막으로서 형성되어 있다.
또한, 화소 전극으로서 기능하는 투광성을 가지는 도전막(316b)이 절연막(314)에 형성된 개구부에서, 도전막(310e)과 접속한다.
또한, 한쪽의 전극으로서 기능하는 투광성을 가지는 도전막(308c), 유전체막으로서 기능하는 절연막(314), 다른 한쪽의 전극으로서 기능하는 투광성을 가지는 도전막(316b)에 의해 용량 소자(105)를 구성한다.
또한, 구동 회로부에 있어서, 도전막(304a, 304c)과 동시에 형성된 도전막(304b)과, 도전막(310a, 310b, 310d, 310e)과 동시에 형성된 도전막(310c)은 투광성을 가지는 도전막(316b)과 동시에 형성된 투광성을 가지는 도전막(316a)과 접속된다.
본 변형예에서는 도전막(310a, 310b, 310d, 310e)을 에칭할 때, 산화물 반도체막(308a, 308b)이 절연막(312)으로 덮여 있기 때문에, 도전막(310a, 310b, 310d, 310e)을 형성하는 에칭에 의해, 산화물 반도체막(308a, 308b)은 손상을 받지 않는다. 또한, 절연막(312)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막으로 형성된다. 따라서, 절연막(312)에 포함되는 산소의 일부를 산화물 반도체막(308a, 308b)으로 이동시켜, 산화물 반도체막(308a, 308b)에 포함되는 산소 결손량을 저감할 수 있다.
도 27에 나타내는 반도체 장치에 나타내는 기판(302) 위에 형성된 소자부의 제작 방법에 대하여, 도 19, 도 28, 및 도 29를 이용하여 설명한다.
실시형태 8과 마찬가지로, 도 18의 공정을 거쳐, 기판(302) 위에 게이트 전극으로서 기능하는 도전막(304a, 304b, 304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 산화물 반도체막(308a, 308b, 308d)을 형성한다. 또한, 이 공정에서, 제 1 패터닝 및 제 2 패터닝을 행하여, 각각 도전막(304a, 304b, 304c), 산화물 반도체막(308a, 308b, 308d)을 형성하고 있다.
다음에, 도 28(A)에 나타낸 바와 같이, 실시형태 8과 마찬가지로 절연막(311)을 형성한다.
이 후, 실시형태 8과 마찬가지로, 가열 처리를 행하여, 절연막(311)에 포함되는 산소의 일부를 산화물 반도체막(308a, 308b)으로 이동시키고, 산화물 반도체막(308a, 308b)에 포함되는 산화물 반도체막 중의 산소 결손을 보충하는 것이 가능하다. 이 결과, 산화물 반도체막(308a, 308b)에 포함되는 산소 결손량을 저감할 수 있다.
다음에, 도 28(B)에 나타낸 바와 같이, 절연막(311)을 원하는 영역에 가공함으로써, 산화물 반도체막(308a, 308b) 위에 절연막(312)을 형성한다. 이 공정에서, 절연막(312)과 같은 재료로 절연막(306)이 형성되는 경우, 절연막(306)의 일부가 에칭되어 산화물 반도체막(308a, 308b)으로 덮여 있는 영역만 잔존한다. 또한, 절연막(306) 및 절연막(312)의 형성은 원하는 영역에 제 3 패터닝에 의한 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭하여 형성할 수 있다.
다음에, 절연막(305), 절연막(306), 산화물 반도체막(308a, 308b) 위에 도전막을 형성한 후, 실시형태 8과 같은 공정을 거쳐 도전막(310a, 310b, 310c, 310d, 310e)을 형성한다(도 28(C) 참조). 또한, 도전막(310a, 310b, 310c, 310d, 310e)의 형성은 원하는 영역에 제 4 패터닝에 의한 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭하여 형성할 수 있다.
다음에, 절연막(305), 절연막(312), 산화물 반도체막(308d), 도전막(310a, 310b, 310c, 310d, 310e) 위에 절연막(313)을 형성한다(도 29(A) 참조).
다음에, 실시형태 8과 마찬가지로, 절연막(313)을 원하는 영역에 가공함으로써, 절연막(314), 및 개구부(384a, 384b, 384c)를 형성한다. 또한, 절연막(314), 및 개구부(384a, 384b, 384c)는 원하는 영역에 제 5 패터닝에 의한 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭하여 형성할 수 있다(도 29(B) 참조).
다음에, 실시형태 8과 마찬가지로, 개구부(384a, 384b, 384c)를 덮도록 절연막(314) 위에 도전막을 형성한 후, 도전막을 원하는 영역에 가공함으로써, 투광성을 가지는 도전막(316a, 316b)을 형성한다(도 29(C) 참조). 또한, 투광성을 가지는 도전막(316a, 316b)의 형성은 원하는 영역에 제 6 패터닝에 의한 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭하여 형성할 수 있다.
이상의 공정으로 기판(302) 위에, 트랜지스터를 가지는 화소부 및 구동 회로부를 형성할 수 있다. 또한, 본 실시형태에 나타내는 제작 공정에서는 제 1 내지 제 6 패터닝, 즉 6장의 마스크로 트랜지스터, 및 용량 소자를 동시에 형성할 수 있다.
＜변형예 4＞
본 실시형태 및 변형예에서는 용량 소자(105)를 구성하는 한쌍의 전극으로서 투광성을 가지는 도전막(308c) 및 투광성을 가지는 도전막(316b)을 이용하고 있지만, 이 대신에, 도 8에 나타낸 바와 같이, 절연막(312) 및 절연막(314)의 사이에, 투광성을 가지는 도전막(317)을 형성하고, 절연막(314) 위에 투광성을 가지는 도전막(316c)을 형성하고, 투광성을 가지는 도전막(317) 및 투광성을 가지는 도전막(316c)을, 용량 소자(105)를 형성하는 한쌍의 전극으로서 이용할 수 있다.
또, 절연막(312) 위에, 아크릴 수지, 에폭시 수지, 폴리이미드 등의 유기 절연막을 형성해도 좋다. 아크릴계 수지 등의 유기 절연막은 평탄성이 높기 때문에, 투광성을 가지는 도전막(316a) 표면의 단차를 저감하는 것이 가능하다. 따라서, 액정층(320)에 포함되는 액정 재료의 배향의 흐트러짐을 저감하는 것이 가능하다. 또한, 콘트라스트가 높은 반도체 장치를 제작할 수 있다.
＜변형예 5＞
본 실시형태 및 변형예에서는 용량 소자를 구성하는 한쌍의 전극으로서 투광성을 가지는 도전막(308c) 및 투광성을 가지는 도전막(316b)을 이용하고 있지만, 도전막(304a, 304b, 304c)과 동시에 형성되는 도전막, 도전막(310a, 310b, 310c, 310d, 310e)과 동시에 형성되는 도전막, 투광성을 가지는 도전막(308c) 및 투광성을 가지는 도전막(316b)의 2 이상을 적절히 선택하는 것이 가능하다.
(실시형태 9)
본 실시형태에서는 상기 실시형태에 설명한 반도체 장치에 포함되어 있는 트랜지스터에 있어서, 산화물 반도체막(18), 다층막(20) 및 다층막(34)에 적용할 수 있는 일 양태에 대하여 설명한다. 또한, 여기에서는 다층막에 포함되는 산화물 반도체막을 일례로 이용하여 설명하지만, 산화물막도 마찬가지 구조로 할 수 있다.
산화물 반도체막은 단결정 구조의 산화물 반도체(이하, 단결정 산화물 반도체라고 함), 다결정 구조의 산화물 반도체(이하, 다결정 산화물 반도체라고 함), 미결정 구조의 산화물 반도체(이하, 미결정 산화물 반도체라고 함), 및 비정질 구조의 산화물 반도체(이하, 비정질 산화물 반도체라고 함) 중 하나 이상으로 구성되어도 좋다. 또, 산화물 반도체막은 CAAC-OS로 구성되어 있어도 좋다. 또, 산화물 반도체막은 비정질 산화물 반도체 및 결정립을 가지는 산화물 반도체로 구성되어 있어도 좋다. 이하에, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체에 대하여 설명한다.
＜단결정 산화물 반도체＞
단결정 산화물 반도체는, 예를 들면, 불순물 농도가 낮고, 결함 준위 밀도가 낮기(산소 결손이 적기) 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 단결정 산화물 반도체를 채널 영역에 이용한 트랜지스터는 노멀리 온의 전기 특성이 되는 일이 적은 경우가 있다. 또, 단결정 산화물 반도체는 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 따라서, 단결정 산화물 반도체를 채널 영역에 이용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 되는 경우가 있다.
＜CAAC-OS＞
CAAC-OS막은 복수의 결정부를 가지는 산화물 반도체막의 하나이며, 대부분의 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10 nm 미만, 5 nm 미만 또는 3 nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세한 설명을 행한다.
CAAC-OS는 예를 들면, 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의한 관찰상에서, 결정부를 확인할 수 있는 경우가 있다. CAAC-OS에 포함되는 결정부는, 예를 들면, TEM에 의한 관찰상에서, 한 변 100 nm의 입방체 내에 들어가는 크기인 것이 많다. 또, CAAC-OS는 TEM에 의한 관찰상에서, 결정부와 결정부와의 경계를 명확하게 확인할 수 없는 경우가 있다. 또, CAAC-OS는 TEM에 의한 관찰상에서, 입계(그레인 바운더리(grain boundary)라고도 함)를 명확하게 확인할 수 없는 경우가 있다. CAAC-OS는 예를 들면, 명확한 입계를 갖지 않기 때문에, 불순물이 편석(偏析)하는 일이 적다. 또, CAAC-OS는 예를 들면, 명확한 입계를 갖지 않기 때문에, 결함 준위 밀도가 높아지는 일이 적다. 또, CAAC-OS는 예를 들면, 명확한 입계를 갖지 않기 때문에, 전자 이동도의 저하가 작다.
CAAC-OS는, 예를 들면, 복수의 결정부를 가지고, 이 복수의 결정부에서 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되어 있는 경우가 있다. 따라서, CAAC-OS는 예를 들면, X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 out-of-plane법에 의한 분석을 행하면 배향을 나타내는 2θ가 31° 근방일 때 피크가 나타나는 경우가 있다. 또, CAAC-OS는 예를 들면, 전자선 회절 패턴에서 스폿(휘점)이 관측되는 경우가 있다. 또한, 특히, 빔 직경이 10 nmφ 이하, 또는 5 nmφ 이하의 전자선을 이용하여 얻어지는 전자선 회절 패턴을 나노빔 전자선 회절 패턴(nanobeam electron diffraction pattern)이라고 부른다. 또, CAAC-OS는 예를 들면, 다른 결정부 간에서, 각각 a축 및 b축의 방향이 정렬되지 않는 경우가 있다. CAAC-OS는 예를 들면, c축 배향하고, a축 또는/및 b축은 거시적으로 정렬되지 않는 경우가 있다.
도 30은 CAAC-OS를 가지는 시료의 나노빔 전자선 회절 패턴의 일례이다. 여기에서는 시료를 CAAC-OS의 피형성면에 수직인 방향으로 절단하고, 두께가 40 nm 정도가 되도록 박편화한다. 또, 여기에서는 빔 직경이 1 nmφ인 전자선을 시료의 절단면에 수직인 방향으로부터 입사시킨다. 도 30으로부터, CAAC-OS의 나노빔 전자선 회절 패턴은 스폿이 관측되는 것을 알 수 있다.
CAAC-OS에 포함되는 결정부는 예를 들면, c축이 CAAC-OS의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 되도록 정렬되고, 또한 ab면에 수직인 방향에서 볼 때 금속 원자가 삼각 형상 또는 육각 형상으로 배열되고, c축에 수직인 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 다른 결정부 간에서, 각각 a축 및 b축의 방향이 상이하여도 좋다. 본 명세서에서, 단지 수직이라고 기재하는 경우, 80° 이상 100° 이하, 바람직하게는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또, 단지 평행이라고 기재하는 경우, -10° 이상 10° 이하, 바람직하게는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
CAAC-OS에 포함되는 결정부의 c축은 CAAC-OS의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 되도록 정렬되기 때문에, CAAC-OS의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 일이 있다. 또, 결정부는 성막했을 때, 또는 성막 후에 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 따라서, 결정부의 c축은 CAAC-OS가 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 되도록 정렬된다.
CAAC-OS는 예를 들면, 불순물 농도를 저감하여 형성할 수 있는 경우가 있다. 여기서, 불순물은 수소, 탄소, 실리콘, 천이 금속 원소 등의 산화물 반도체의 주성분 이외의 원소이다. 특히, 실리콘 등의 원소는 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강하다. 따라서, 이 원소가 산화물 반도체로부터 산소를 빼앗는 경우, 산화물 반도체의 원자 배열을 흐트러뜨려, 결정성을 저하시키는 일이 있다. 또, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러뜨려, 산화물 반도체의 결정성을 저하시키는 일이 있다. 따라서, CAAC-OS는 불순물 농도가 낮은 산화물 반도체이다. 또, 산화물 반도체에 포함되는 불순물은 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS에 있어서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC-OS의 형성 과정에서, 산화물 반도체의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또, CAAC-OS에 불순물이 혼입함으로써, 이 불순물 혼입 영역에서 결정부의 결정성이 저하되는 경우가 있다.
또, CAAC-OS는 예를 들면, 결함 준위 밀도를 저감함으로써 형성할 수 있다. 산화물 반도체에 있어서, 예를 들면, 산소 결손이 있으면 결함 준위 밀도가 증가한다. 산소 결손은 캐리어 트랩이 되는 것이나, 수소를 포획하는 것에 의해 캐리어 발생원이 되는 일이 있다. CAAC-OS를 형성하기 위해서는 예를 들면, 산화물 반도체에 산소 결손을 일으키지 않게 하는 것이 중요해진다. 따라서, CAAC-OS는 결함 준위 밀도가 낮은 산화물 반도체이다. 또는 CAAC-OS는 산소 결손이 적은 산화물 반도체이다.
CAAC-OS에 있어서, 일정 광전류 측정법(CPM：Constant Photocurrent Method)으로 도출되는 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만, 더욱 바람직하게는 5×10-5/cm 미만이 된다. 흡수 계수는 산소 결손 및 불순물의 혼입에 유래하는 국재 준위에 따른 에너지(파장에 의해 환산)와 양의 상관 관계(positive correlation)가 있기 때문에, CAAC-OS에서의 결함 준위가 매우 적다.
또한, CPM 측정에 의해 얻어진 흡수 계수의 커브로부터 밴드 테일(band tail)에 기인한 우바흐 테일(urbach tail)이라고 불리는 흡수 계수분을 제거한 것에 의해, 결함 준위에 의한 흡수 계수를 이하의 식으로부터 산출할 수 있다. 또한, 우바흐 테일이란, CPM 측정에 의해 얻어진 흡수 계수의 커브에서 일정한 기울기를 가지는 영역을 가리키고, 이 기울기를 우바흐 에너지라고 한다.
[수학식 3]
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여기서, α(E)는 각 에너지에서의 흡수 계수를 나타내고, αu는 우바흐 테일에 의한 흡수 계수를 나타낸다.
또, 고순도 진성 또는 실질적으로 고순도 진성인 CAAC-OS를 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
＜CAAC-OS의 제작 방법＞
CAAC-OS에 포함되는 결정부의 c축은 CAAC-OS의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 일이 있다. 또한, 결정부의 c축의 방향은 CAAC-OS가 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행하는 것에 의해 형성된다.
CAAC-OS의 형성 방법으로서는 3가지를 들고 있다.
제 1 방법은 성막 온도를 100℃ 이상 450℃ 이하로 하여 산화물 반도체막을 성막함으로써, 산화물 반도체막에 포함되는 결정부의 c축이, 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다. 또한, 본 명세서에서는 성막 온도를 100℃ 이상 400℃ 이하로 하는 것이 바람직하다.
제 2 방법은 산화물 반도체막을 얇은 두께로 성막한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이, 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다. 또한, 본 명세서에서는 가열 온도를 200℃ 이상 400℃ 이하로 하는 것이 바람직하다.
제 3 방법은 1번째층의 산화물 반도체막을 얇은 두께로 성막한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하고, 2번째층의 산화물 반도체막의 성막을 더 행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이, 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다. 또한, 본 명세서에서는 가열 온도를 200℃ 이상 400℃ 이하로 하는 것이 바람직하다.
여기서, 제 1 방법을 이용하여, CAAC-OS를 형성하는 방법에 대하여 설명한다.
＜타겟, 및 타겟의 제작 방법＞
또, CAAC-OS는, 예를 들면, 다결정인 산화물 반도체 스퍼터링용 타겟을 이용하여 스퍼터링법에 의해 성막한다. 이 스퍼터링용 타겟에 이온이 충돌하면, 스퍼터링용 타겟에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)하고, a-b면에 평행한 면을 가지는 평판 모양 또는 펠릿 모양의 스퍼터링 입자로서 박리하는 일이 있다. 이 경우, 이 평판 모양 또는 펠릿 모양의 스퍼터링 입자가 결정 상태를 유지한 채로 피형성면에 도달함으로써, CAAC-OS를 성막할 수 있다.
또, CAAC-OS를 성막하기 위해, 이하의 조건을 적용하는 것이 바람직하다.
성막시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들면, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감하면 좋다. 또, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
또, 성막시의 피형성면의 가열 온도(예를 들면, 기판 가열 온도)를 높임으로써, 피형성면에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 피형성면의 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막시의 피형성면의 온도를 높임으로써, 평판 모양의 스퍼터링 입자가 피형성면에 도달한 경우, 이 피형성면 위에서 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 피형성면에 부착된다. 또한, 산화물의 종류에 따라서도 다르지만, 스퍼터링 입자는 a-b면과 평행한 면의 직경(원 상당 직경)이 1 nm 이상 30 nm 이하, 또는 1 nm 이상 10 nm 이하 정도가 된다. 또한, 평판 모양의 스퍼터링 입자는 육각형의 면이 a-b면과 평행한 면인 육각 기둥 모양이어도 좋다. 그 경우, 육각형의 면과 수직인 방향이 c축 방향이다.
또한, 스퍼터링용 타겟을 산소의 양이온을 이용하여 스퍼터링함으로써, 성막시의 플라즈마 손상을 경감할 수 있다. 따라서, 이온이 스퍼터링용 타겟의 표면에 충돌했을 때에, 스퍼터링용 타겟의 결정성이 저하되는 것, 또는 비정질화하는 것을 억제할 수 있다.
또, 스퍼터링용 타겟을 산소 또는 아르곤의 양이온을 이용하여 스퍼터링 함으로써, 평판 모양의 스퍼터링 입자가 육각 기둥 모양을 가지는 경우, 육각 형상의 면에서의 각부(角部)에 양의 전하를 대전시킬 수 있다. 육각 형상의 면의 각부에 양의 전하를 가짐으로써, 하나의 스퍼터링 입자에서 양의 전하들끼리 서로 반발하여, 평판 모양의 형상을 유지할 수 있다.
평판 모양의 스퍼터링 입자의 면에서의 각부가 양의 전하를 가지기 위해서는 직류(DC) 전원을 이용하는 것이 바람직하다. 또한, 고주파(RF) 전원, 교류(AC) 전원을 이용할 수도 있다. 단, RF 전원은 대면적의 기판에 성막할 수 있는 스퍼터링 장치에의 적용이 곤란하다. 또, 이하에 나타내는 관점으로부터 AC 전원보다 DC 전원이 바람직하다고 생각된다.
AC 전원을 이용한 경우, 인접하는 타겟이 서로 캐소드 전위와 애노드 전위를 반복한다. 평판 모양의 스퍼터링 입자가 양으로 대전하고 있는 경우, 서로 반발하여, 평판 모양의 형상을 유지할 수 있다. 단, AC 전원을 이용한 경우, 순간적으로 전계가 가해지지 않는 시간이 생기기 때문에, 평판 모양의 스퍼터링 입자에 대전하고 있던 전하가 소실되어, 스퍼터링 입자의 구조가 무너져 버리는 일이 있다. 따라서, AC 전원을 이용하는 것보다, DC 전원을 이용하는 것이 바람직하다는 것을 알 수 있다.
또, 성막 가스 중의 산소 비율을 높여 전력을 최적화함으로써 성막 시의 플라즈마 손상을 경감하면 바람직하다. 성막 가스 중의 산소 비율은 30 체적% 이상, 바람직하게는 100 체적%로 한다.
스퍼터링용 타겟의 일례로서, In-Ga-Zn계 화합물 타겟에 대하여 이하에 나타낸다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol수로 혼합하여, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 함으로써 다결정의 In-Ga-Zn계 화합물 타겟으로 한다. 또한, 이 가압 처리는 냉각(또는 방랭)하면서 행하여도 좋고, 가열하면서 행하여도 좋다. 또한, X, Y 및 Z는 임의의 양수(positive number)이다. 여기서, 소정의 mol수비는 예를 들면, InOX 분말, GaOY 분말 및 ZnOZ 분말이, 2：2：1, 8：4：3, 3：1：1, 1：1：1, 4：2：3, 3：1：2, 1：3：2, 1：6：4, 또는 1：9：6이다. 또한, 분말의 종류, 및 그 혼합하는 mol수비는, 제작하는 스퍼터링용 타겟에 따라 적절히 변경하면 좋다.
이상과 같은 방법으로 스퍼터링용 타겟을 사용함으로써, 두께가 균일하고, 결정의 배향이 정렬된 산화물 반도체막을 성막할 수 있다.
＜다결정 산화물 반도체＞
다결정을 가지는 산화물 반도체를, 다결정 산화물 반도체라고 부른다. 다결정 산화물 반도체는 복수의 결정립을 포함한다.
다결정 산화물 반도체는 예를 들면, TEM에 의한 관찰상에서, 결정립을 확인할 수 있는 경우가 있다. 다결정 산화물 반도체에 포함되는 결정립은 예를 들면, TEM에 의한 관찰상에서, 2 nm 이상 300 nm 이하, 3 nm 이상 100 nm 이하 또는 5 nm 이상 50 nm 이하의 입경인 것이 많다. 또한, 다결정 산화물 반도체는 예를 들면, TEM에 의한 관찰상에서, 결정립과 결정립과의 경계를 확인할 수 있는 경우가 있다. 또한, 다결정 산화물 반도체는 예를 들면, TEM에 의한 관찰상에서, 입계를 확인할 수 있는 경우가 있다.
다결정 산화물 반도체는 예를 들면, 복수의 결정립을 가지고, 이 복수의 결정립에 있어서 방위가 상이한 경우가 있다. 또, 다결정 산화물 반도체는 예를 들면, XRD 장치를 이용하여 out-of-plane법에 의한 분석을 행하면, 배향을 나타내는 2θ가 31° 근방의 피크, 또는 복수종의 배향을 나타내는 피크가 나타나는 경우가 있다. 또한, 다결정 산화물 반도체는 예를 들면, 전자선 회절 패턴에서 스폿이 관측되는 경우가 있다.
다결정 산화물 반도체는 예를 들면, 높은 결정성을 가지기 때문에, 높은 전자 이동도를 가지는 경우가 있다. 따라서, 다결정 산화물 반도체를 채널 영역에 이용한 트랜지스터는 높은 전계 효과 이동도를 가진다. 단, 다결정 산화물 반도체는 입계에 불순물이 편석하는 경우가 있다. 또, 다결정 산화물 반도체의 입계는 결함 준위가 된다. 다결정 산화물 반도체는 입계가 캐리어 발생원, 트랩 준위가 되는 경우가 있기 때문에, 다결정 산화물 반도체를 채널 영역에 이용한 트랜지스터는 CAAC-OS를 채널 영역에 이용한 트랜지스터와 비교하여, 전기 특성의 변동이 크고, 신뢰성이 낮은 트랜지스터가 되는 경우가 있다.
다결정 산화물 반도체는 고온에서의 가열 처리, 또는 레이저광 처리에 의해 형성할 수 있다.
＜미결정 산화물 반도체＞
미결정 산화물 반도체막은 TEM에 의한 관찰상에서는 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1 nm 이상 100 nm 이하, 또는 1 nm 이상 10 nm 이하의 크기인 것이 많다. 특히, 1 nm 이상 10 nm 이하, 또는 1 nm 이상 3 nm 이하의 미결정인 나노 결정(nc：nanocrystal)을 가지는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또, nc-OS막은 예를 들면, TEM에 의한 관찰상에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들면, 1 nm 이상 10 nm 이하의 영역, 특히 1 nm 이상 3 nm 이하의 영역)에 있어서 원자 배열에 주기성을 가진다. 또, nc-OS막은 다른 결정부 간에서 결정 방위에 규칙성을 볼 수 없다. 따라서, 막 전체에서 배향성을 볼 수 없다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별이 되지 않는 경우가 있다. 예를 들면, nc-OS막에 대하여, 결정부보다 큰 직경의 X선을 이용하는 XRD 장치를 이용하여 구조 해석을 행하면 out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또, nc-OS막에 대하여, 결정부보다 큰 프로브 직경(예를 들면 50 nm 이상)의 전자선을 이용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 행하면, 달무리 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경(예를 들면 1 nm 이상 30 nm 이하)의 전자선을 이용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)을 행하면 스폿이 관측된다. 또, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면 원을 그리듯이(링 상태로) 휘도가 높은 영역이 관측되는 경우가 있다. 또, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면 링 상태의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
도 31은 nc-OS막을 가지는 시료에 대하여, 측정 개소를 바꾸어 나노 빔 전자선 회절을 행한 예이다. 여기에서는 시료를, nc-OS막의 피형성면에 수직인 방향으로 절단하여, 두께가 10 nm 이하가 되도록 박편화한다. 또, 여기에서는 프로브 직경이 1 nm인 전자선을, 시료의 절단면에 수직인 방향으로부터 입사시킨다. 도 31로부터, nc-OS막을 가지는 시료에 대하여 나노 빔 전자선 회절을 행하면, 결정면을 나타내는 회절 패턴이 얻어지지만, 특정 방향의 결정면에의 배향성은 볼 수 없다는 것을 알 수 있었다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮아진다. 단, nc-OS막은 다른 결정부 간에서 결정 방위에 규칙성을 볼 수 없다. 따라서, nc-OS막은 CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다.
따라서, nc-OS막은 CAAC-OS막과 비교하여, 캐리어 밀도가 높아지는 경우가 있다. 캐리어 밀도가 높은 산화물 반도체막은 전자 이동도가 높아지는 경우가 있다. 따라서, nc-OS막을 이용한 트랜지스터는 높은 전계 효과 이동도를 가지는 경우가 있다. 또, nc-OS막은 CAAC-OS막과 비교하여, 결함 준위 밀도가 높기 때문에, 캐리어 트랩이 많아지는 경우가 있다. 따라서, nc-OS막을 이용한 트랜지스터는 CAAC-OS막을 이용한 트랜지스터와 비교하여, 전기 특성의 변동이 크고, 신뢰성이 낮은 트랜지스터가 된다. 단, nc-OS막은 비교적 불순물이 많이 포함되어 있어도 형성할 수 있기 때문에, CAAC-OS막보다 형성이 용이해지고, 용도에 따라서는 적합하게 이용할 수 있는 경우가 있다. 따라서, nc-OS막을 이용한 트랜지스터를 가지는 반도체 장치는 생산성 높게 제작할 수 있는 경우가 있다.
＜미결정 산화물 반도체막의 제작 방법＞
다음에, 미결정 산화물 반도체막의 성막 방법에 대하여 이하에 설명한다. 미결정 산화물 반도체막은 실온 이상 75℃ 이하, 바람직하게는 실온 이상 50℃ 이하이며, 산소를 포함하는 분위기 하에서, 스퍼터링법에 의해 성막된다. 성막 분위기를 산소를 포함하는 분위기로 함으로써, 미결정 산화물 반도체막 중에서의 산소 결손을 저감하여, 미결정 영역을 포함하는 막으로 할 수 있다.
미결정 산화물 반도체막에 있어서, 산소 결손을 저감함으로써, 물성이 안정된 막으로 할 수 있다. 특히, 미결정 산화물 반도체막을 적용하여 반도체 장치를 제작하는 경우, 미결정 산화물 반도체막에서의 산소 결손은 도너가 되고, 미결정 산화물 반도체막 중에 캐리어인 전자를 생성하게 되어, 반도체 장치의 전기적 특성의 변동 요인이 된다. 따라서, 산소 결손이 저감된 미결정 산화물 반도체막을 이용하여 반도체 장치를 제작함으로써, 신뢰성이 높은 반도체 장치로 할 수 있다.
또한, 미결정 산화물 반도체막에 있어서, 성막 분위기의 산소 분압을 높이면, 산소 결손이 보다 저감될 수 있기 때문에 바람직하다. 보다 구체적으로는 성막 분위기에서의 산소 분압을 33% 이상으로 하는 것이 바람직하다.
또한, 스퍼터링법에 의해 미결정 산화물 반도체막을 형성할 때에 이용하는 타겟은 CAAC-OS와 같은 타겟 및 그 제작 방법을 이용할 수 있다.
또, nc-OS는 비교적 불순물이 많이 포함되어 있어도 형성할 수 있기 때문에, CAAC-OS보다 형성이 용이하게 되어, 용도에 따라서는 적합하게 이용할 수 있는 경우가 있다. 예를 들면, AC 전원을 이용한 스퍼터링법 등의 성막 방법에 의해 nc-OS를 형성해도 좋다. AC 전원을 이용한 스퍼터링법은 대형 기판에 균일성 높게 성막하는 것이 가능하기 때문에, nc-OS를 채널 영역에 이용한 트랜지스터를 가지는 반도체 장치는 생산성 높게 제작할 수 있다.
＜비정질 산화물 반도체＞
비정질 산화물 반도체는 예를 들면, 원자 배열이 무질서하고, 결정부를 갖지 않는다. 또는 비정질 산화물 반도체는 예를 들면, 석영과 같은 무정형 상태를 가지고 원자 배열에 규칙성을 볼 수 없다.
비정질 산화물 반도체는 예를 들면, TEM에 의한 관찰상에서, 결정부를 확인할 수가 없는 경우가 있다.
비정질 산화물 반도체는 XRD 장치를 이용하여, out-of-plane법에 의한 분석을 행하면, 배향을 나타내는 피크가 검출되지 않는 경우가 있다. 또, 비정질 산화물 반도체는 예를 들면, 전자선 회절 패턴에서 달무리 패턴이 관측되는 경우가 있다. 또, 비정질 산화물 반도체는 예를 들면, 나노빔 전자선 회절 패턴에서 스폿을 관측하지 못하고, 달무리 패턴이 관측되는 경우가 있다.
비정질 산화물 반도체는 예를 들면, 수소 등의 불순물을 높은 농도로 포함시킴으로써 형성할 수 있는 경우가 있다. 따라서, 비정질 산화물 반도체는 예를 들면, 불순물을 높은 농도로 포함하는 산화물 반도체이다.
산화물 반도체에 불순물이 높은 농도로 포함되면, 산화물 반도체에 산소 결손 등의 결함 준위를 형성하는 경우가 있다. 따라서, 불순물 농도가 높은 비정질 산화물 반도체는 결함 준위 밀도가 높다. 또, 비정질 산화물 반도체는 결정성이 낮기 때문에 CAAC-OS나 nc-OS와 비교하여 결함 준위 밀도가 높다.
따라서, 비정질 산화물 반도체는 nc-OS와 비교하여, 캐리어 밀도가 더욱 높아지는 경우가 있다. 그 때문에, 비정질 산화물 반도체를 채널 영역에 이용한 트랜지스터는 노멀리 온의 전기 특성이 되는 경우가 있다. 따라서, 노멀리 온의 전기 특성이 요구되는 트랜지스터에 적합하게 이용할 수 있는 경우가 있다. 비정질 산화물 반도체는 결함 준위 밀도가 높기 때문에, 트랩 준위 밀도도 높아지는 경우가 있다. 따라서, 비정질 산화물 반도체를 채널 영역에 이용한 트랜지스터는 CAAC-OS나 nc-OS를 채널 영역에 이용한 트랜지스터와 비교하여, 전기 특성의 변동이 크고, 신뢰성이 낮은 트랜지스터가 되는 경우가 있다. 단, 비정질 산화물 반도체는 비교적 불순물이 많이 포함되는 성막 방법에 따라서도 형성할 수 있기 때문에, 형성이 용이하게 되어, 용도에 따라서는 적합하게 이용할 수 있는 경우가 있다. 예를 들면, 스핀 코트법, 졸겔법, 침지법, 스프레이법, 스크린 인쇄법, 콘택트 프린트법, 잉크젯 인쇄법, 롤 코트법, 미스트 CVD법 등의 성막 방법에 의해 비정질 산화물 반도체를 형성해도 좋다. 따라서, 비정질 산화물 반도체를 채널 영역에 이용한 트랜지스터를 가지는 반도체 장치는 생산성 높게 제작할 수 있다.
또한, 산화물 반도체는, 예를 들면, 결함이 적으면 밀도가 높아진다. 또, 산화물 반도체는, 예를 들면, 수소 등의 결정성이 높으면 밀도가 높아진다. 또, 산화물 반도체는, 예를 들면, 수소 등의 불순물 농도가 낮으면 밀도가 높아진다. 예를 들면, 단결정 산화물 반도체는 CAAC-OS보다 밀도가 높은 경우가 있다. 또, 예를 들면, CAAC-OS는 미결정 산화물 반도체보다 밀도가 높은 경우가 있다. 또, 예를 들면, 다결정 산화물 반도체는 미결정 산화물 반도체보다 밀도가 높은 경우가 있다. 또, 예를 들면, 미결정 산화물 반도체는 비정질 산화물 반도체보다 밀도가 높은 경우가 있다.
(실시형태 10)
본 실시형태에서는 본 발명의 일 양태의 반도체 장치를 적용할 수 있는 휴먼 인터페이스에 대하여 설명한다. 특히, 피검지체의 근접 또는 접촉을 검지할 수 있는 센서(이후, 터치 센서라고 부름)의 구성예에 대하여 설명한다.
터치 센서로서는, 정전 용량 방식, 저항막 방식, 표면 탄성 방식, 적외선 방식, 광학 방식 등, 다양한 방식을 이용할 수 있다.
정전 용량 방식의 터치 센서로서는 대표적으로는, 표면형 정전 용량 방식, 투영형 정전 용량 방식 등이 있다. 또, 투영형 정전 용량 방식으로서는 주로 구동 방법의 차이에 따라, 자기 용량 방식, 상호 용량 방식 등이 있다. 여기서, 상호 용량 방식을 이용하면, 동시에 다점을 검출하는 것(다점 검출(멀티 터치)이라고도 함)이 가능해지기 때문에 바람직하다.
여기에서는 터치 센서에 대하여 상세하게 설명하지만, 이 밖에, 카메라(적외선 카메라를 포함함) 등에 의해, 피검지체(예를 들면 손가락이나 손 등)의 동작(제스처)이나, 사용자의 시점 동작 등을 검지할 수 있는 센서를 휴먼 인터페이스로서 이용할 수도 있다.
＜센서의 검지 방법의 예＞
도 32(A), 도 32(B)는 상호 용량 방식의 터치 센서의 구성을 나타내는 모식도와 입출력 파형의 모식도이다. 터치 센서는 한쌍의 전극을 구비하고, 이들 사이에 용량이 형성되어 있다. 한쌍의 전극 중 한쪽의 전극에 입력 전압이 입력된다. 또, 다른 한쪽의 전극에 흐르는 전류(또는 다른 한쪽의 전극의 전위)를 검출하는 검출 회로를 구비한다.
예를 들면 도 32(A)에 나타낸 바와 같이, 입력 전압의 파형으로서 직사각형파(rectangular wave)를 이용한 경우, 출력 전류 파형으로서 날카로운 피크를 가지는 파형이 검출된다.
또 도 32(B)에 나타낸 바와 같이, 전도성을 가지는 피검지체가 용량에 근접 또는 접촉한 경우, 전극 간의 용량값이 감소하기 때문에, 이것에 따라 출력의 전류값이 감소한다.
이와 같이, 입력 전압에 대한 출력 전류(또는 전위)의 변화를 이용하여, 용량의 변화를 검출함으로써, 피검지체의 근접, 또는 접촉을 검지할 수 있다.
＜터치 센서의 구성예＞
도 32(C)는 매트릭스 형상으로 배치된 복수의 용량을 구비하는 터치 센서의 구성예를 나타낸다.
터치 센서는 X 방향(지면 수평 방향)으로 연장되는 복수의 배선과, 이들 복수의 배선과 교차하고, Y 방향(지면 수직 방향)으로 연장되는 복수의 배선을 가진다. 교차하는 2개의 배선 사이에는 용량이 형성된다.
또한, X 방향으로 연장되는 배선에는 입력 전압 또는 공통 전위(접지 전위, 기준 전위를 포함함) 중 어느 한쪽이 입력된다. 또한, Y 방향으로 연장되는 배선에는 검출 회로(예를 들면, 소스 미터, 센스 증폭기 등)가 전기적으로 접속되고, 이 배선에 흐르는 전류(또는 전위)를 검출할 수 있다.
터치 센서는 X 방향으로 연장되는 복수의 배선에 대하여 순차로 입력 전압이 입력되도록 주사하고, Y 방향으로 연장되는 배선에 흐르는 전류(또는 전위)의 변화를 검출함으로써, 피검지체의 2 차원적인 센싱이 가능하게 된다.
＜터치 패널의 구성예＞
이하에서는 복수의 화소를 가지는 표시부와 터치 센서를 구비하는 터치 패널의 구성예와, 이 터치 패널을 전자기기에 조립하는 경우의 예에 대하여 설명한다.
도 33(A)은 터치 패널을 구비하는 전자기기의 단면 개략도이다.
전자기기(3530)는 하우징(3531)과, 이 하우징(3531) 내에 적어도 터치 패널(3532), 배터리(3533), 제어부(3534)를 가진다. 또한 터치 패널(3532)은 제어부(3534)와 배선(3535)을 통하여 전기적으로 접속된다. 제어부(3534)에 의해 표시부의 화상의 표시나 터치 센서의 센싱의 동작이 제어된다. 또 배터리(3533)는 제어부(3534)와 배선(3536)을 통하여 전기적으로 접속되어, 제어부(3534)에 전력을 공급할 수 있다.
터치 패널(3532)은 그 표시면측이 하우징(3531)보다 외측으로 노출되도록 제공된다. 터치 패널(3532)의 노출된 면에 화상을 표시함과 동시에, 접촉 또는 근접하는 피검지체를 검지할 수 있다.
도 33(B) 내지 도 33(E)에, 터치 패널의 구성예를 나타낸다.
도 33(B)에 나타내는 터치 패널(3532)은 제 1 기판(3541)과 제 2 기판(3543)의 사이에 표시부(3542)를 구비하는 표시 패널(3540)과, 터치 센서(3544)를 구비하는 제 3 기판(3545)과, 보호 기판(3546)을 구비한다.
표시 패널(3540)로서는 액정 소자, 유기 EL(Electro Luminescence) 소자가 적용된 표시 장치나, 전자 페이퍼 등, 다양한 표시 장치를 적용할 수 있다. 또한 터치 패널(3532)은 표시 패널(3540)의 구성에 따라, 백 라이트나 편광판 등을 별도 구비하고 있어도 좋다.
보호 기판(3546)의 한쪽 면에 피검지체가 접촉 또는 근접하기 때문에, 적어도 그 표면은 기계적 강도를 높일 수 있는 것이 바람직하다. 예를 들면, 이온 교환법이나 풍랭 강화법 등에 의해 물리적, 또는 화학적인 처리가 실시되고, 그 표면에 압축 응력을 더한 강화 유리를 보호 기판(3546)에 이용할 수 있다. 또는 표면이 코팅된 플라스틱 등의 가요성 기판을 이용할 수도 있다. 또한, 보호 기판(3546) 위에 보호 필름이나 광학 필름을 제공해도 좋다.
터치 센서(3544)는 제 3 기판(3545)의 적어도 한쪽의 면에 제공된다. 또는 터치 센서(3544)를 구성하는 한쌍의 전극을 제 3 기판(3545)의 양면에 형성해도 좋다. 또, 터치 패널의 박형화를 위해, 제 3 기판(3545)으로서 가요성의 필름을 이용해도 좋다. 또, 터치 센서(3544)는 한쌍의 기판(필름을 포함함)에 협지된 구성으로 해도 좋다.
도 33(B)에서는 보호 기판(3546)과 터치 센서(3544)를 구비하는 제 3 기판이 접착층(3547)에서 접착되어 있는 구성을 나타내고 있지만, 이것들이 반드시 접착되어 있을 필요는 없다. 또, 제 3 기판(3545)과 표시 패널(3540)을 접착층에 의해 접착하는 구성으로 해도 좋다.
도 33(B)에 나타내는 터치 패널(3532)은 표시 패널과 터치 센서를 구비하는 기판이 독립적으로 제공되어 있다. 이러한 구성을 가지는 터치 패널을 외부부착형의 터치 패널이라고도 부를 수 있다. 이러한 구성으로 함으로써, 표시 패널과 터치 센서를 구비하는 기판을 각각 별도 제작하고, 이것들을 중첩함으로써 표시 패널에 터치 센서의 기능을 부가할 수 있기 때문에, 특별한 제작 공정을 거치지 않고 용이하게 터치 패널을 제작할 수 있다.
도 33(C)에 나타내는 터치 패널(3532)은 터치 센서(3544)가 제 2 기판(3543)의 보호 기판(3546)측의 면에 제공되어 있다. 이러한 구성을 가지는 터치 패널을 온 셀형의 터치 패널이라고도 부를 수 있다. 이러한 구성으로 함으로써, 필요한 기판의 장수를 저감할 수 있기 때문에, 터치 패널의 박형화 및 경량화를 실현할 수 있다.
도 33(D)에 나타내는 터치 패널(3532)은 터치 센서(3544)가 보호 기판(3546)의 한쪽의 면에 제공되어 있다. 이러한 구성으로 함으로써, 표시 패널과 터치 센서를 각각 별도 제작할 수 있기 때문에, 용이하게 터치 패널을 제작할 수 있다. 또한, 필요한 기판의 장수를 저감할 수 있기 때문에, 터치 패널의 박형화 및 경량화를 실현할 수 있다.
도 33(E)에 나타내는 터치 패널(3532)은 터치 센서(3544)가 표시 패널(3540)의 한쌍의 기판의 내측에 제공되어 있다. 이러한 구성을 가지는 터치 패널을 인 셀형의 터치 패널이라고도 부를 수 있다. 이러한 구성으로 함으로써, 필요한 기판의 장수를 저감할 수 있기 때문에, 터치 패널의 박형화 및 경량화를 실현할 수 있다. 이러한 터치 패널은 예를 들면, 표시부(3542)가 구비하는 트랜지스터나 배선, 전극 등에 의해 제 1 기판(3541) 위 또는 제 2 기판(3543) 위에 터치 센서로서 기능하는 회로를 만들어 실현할 수 있다. 또, 광학식의 터치 센서를 이용하는 경우에는 광전 변환 소자를 구비하는 구성으로 해도 좋다.
＜인 셀형의 터치 패널의 구성예＞
이하에서는 복수의 화소를 가지는 표시부에 터치 센서를 조립한 터치 패널의 구성예에 대하여 설명한다. 여기에서는 화소에 제공되는 표시 소자로서 액정 소자를 적용한 예를 나타낸다.
도 34(A)는 본 구성예에 예시하는 터치 패널의 표시부에 제공되는 화소 회로의 일부에서의 등가 회로도이다.
하나의 화소는 적어도 트랜지스터(3503)와 액정 소자(3504)를 가진다. 또 트랜지스터(3503)의 게이트에 배선(3501)이, 소스 또는 드레인의 한쪽에는 배선(3502)이, 각각 전기적으로 접속되어 있다.
화소 회로는 X 방향으로 연장되는 복수의 배선(예를 들면, 배선(3510_1), 배선(3510_2))과 Y 방향으로 연장되는 복수의 배선(예를 들면, 배선(3511))을 가지고, 이것들은 서로 교차하여 제공되고, 그 사이에 용량이 형성된다.
또, 화소 회로에 제공되는 화소 중, 일부의 인접하는 복수의 화소는 각각에 형성되는 액정 소자의 한쪽의 전극이 전기적으로 접속되어 하나의 블록을 형성한다. 이 블록은 섬 형상의 블록(예를 들면, 블록(3515_1), 블록(3515_2))과, Y 방향으로 연장되는 라인 형상의 블록(예를 들면, 블록(3516))의, 2종류로 분류된다. 또한, 도 34에서는 화소 회로의 일부만을 나타내고 있지만, 실제로는 이들 2종류의 블록이 X 방향 및 Y 방향으로 반복하여 배치된다.
X 방향으로 연장되는 배선(3510_1)(또는 배선(3510_2))은 섬 형상의 블록(3515_1)(또는 블록(3515_2))과 전기적으로 접속된다. 또한, 도시하지 않았지만, X 방향으로 연장되는 배선(3510_1)은 라인 형상의 블록을 통하여 X 방향을 따라 불연속적으로 배치되는 복수의 섬 형상의 블록(3515_1)을 전기적으로 접속한다. 또한, Y 방향으로 연장되는 배선(3511)은 라인 형상의 블록(3516)과 전기적으로 접속된다.
도 34(B)는 X 방향으로 연장되는 복수의 배선(3510)과, Y 방향으로 연장되는 복수의 배선(3511)의 접속 구성을 나타낸 등가 회로도이다. X 방향으로 연장되는 배선(3510)의 각각에는 입력 전압 또는 공통 전위를 입력할 수 있다. 또, Y 방향으로 연장되는 배선(3511)의 각각에는 접지 전위를 입력하거나, 또는 배선(3511)과 검출 회로와 전기적으로 접속할 수 있다.
＜터치 패널의 동작예＞
이하, 도 35를 이용하여, 상술한 터치 패널의 동작에 대하여 설명한다.
도 35(A)에 나타낸 바와 같이, 게 1 프레임 기간을 기입 기간과 검지 기간으로 나눈다. 기입 기간은 화소에 화상 데이터의 기입을 행하는 기간이며, 배선(3510)(게이트선이라고도 함)이 순차 선택된다. 한편, 검지 기간은 터치 센서에 의한 센싱을 행하는 기간이며, X 방향으로 연장되는 배선(3510)이 순차 선택되어 입력 전압이 입력된다.
도 35(B)는 기입 기간에서의 등가 회로도이다. 기입 기간에는 X 방향으로 연장되는 배선(3510)과 Y 방향으로 연장되는 배선(3511)의 양쪽 모두에, 공통 전위가 입력된다.
도 35(C)는 검지 기간의 어느 시점에서의 등가 회로도이다. 검지 기간에서는 Y 방향으로 연장되는 배선(3511)의 각각은 검출 회로와 전기적으로 접속한다. 또, X 방향으로 연장되는 배선(3510) 중, 선택된 것에는 입력 전압이 입력되고, 그 이외의 것에는 공통 전위가 입력된다.
이와 같이, 화상의 기입 기간과 터치 센서에 의한 센싱을 행하는 기간을 독립적으로 형성하는 것이 바람직하다. 이것에 의해, 화소의 기입 시의 노이즈에 기인하는 터치 센서의 감도의 저하를 억제할 수 있다.
(실시형태 11)
본 실시형태에서는 표시 장치의 소비 전력을 저감하기 위한 구동 방법에 대하여 설명한다. 본 실시형태의 구동 방법에 의해, 화소에 산화물 반도체 트랜지스터를 적용한 표시 장치의 저소비 전력화를 더욱 도모할 수 있다. 이하, 도 36 및 도 37을 이용하여, 표시 장치의 일례인 액정 표시 장치의 저소비 전력화에 대하여 설명한다.
도 36은 본 실시형태의 액정 표시 장치의 구성예를 나타내는 블럭도이다. 도 36에 나타낸 바와 같이, 액정 표시 장치(500)는 표시 모듈로서 액정 패널(501)을 가지고, 제어 회로(510) 및 카운터 회로를 더 가진다.
액정 표시 장치(500)에는 디지털 데이터인 화상 신호(Video), 및 액정 패널(501)의 화면의 재기입을 제어하기 위한 동기 신호(SYNC)가 입력된다. 동기 신호로서는, 예를 들면, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 및 기준 클록 신호(CLK) 등이 있다.
액정 패널(501)은 표시부(530), 주사선 구동 회로(540), 및 데이터선 구동 회로(550)를 가진다. 표시부(530)는 복수의 화소(531)를 가진다. 같은 행의 화소(531)는 공통의 주사선(541)에 의해 주사선 구동 회로(540)에 접속되고, 같은 열의 화소(531)는 공통의 데이터선(551)에 의해 데이터선 구동 회로(550)에 접속되어 있다.
액정 패널(501)에는 코먼 전압(Vcom), 및 전원 전압으로서 고전원 전압(VDD) 및 저전원 전압(VSS)이 공급된다. 코먼 전압(Vcom)은 표시부(530)의 각 화소(531)에 공급된다.
데이터선 구동 회로(550)는 입력된 화상 신호를 처리하고, 데이터 신호를 생성하여, 데이터선(551)에 데이터 신호를 출력한다. 주사선 구동 회로(540)는 데이터 신호가 기입되는 화소(531)를 선택하는 주사 신호를 주사선(541)에 출력한다.
화소(531)는 주사 신호에 의해, 데이터선(551)과의 전기적 접속이 제어되는 스위칭 소자를 가진다. 스위칭 소자가 온이 되면, 데이터선(551)으로부터 화소(531)에 데이터 신호가 기입된다.
Vcom이 인가되는 전극이 공통 전극에 상당한다.
제어 회로(510)는 액정 표시 장치(500) 전체를 제어하는 회로이며, 액정 표시 장치(500)를 구성하는 회로의 제어 신호를 생성하는 회로를 구비한다.
제어 회로(510)는 동기 신호(SYNC)로부터, 주사선 구동 회로(540) 및 데이터선 구동 회로(550)의 제어 신호를 생성하는 제어 신호 생성 회로를 가진다. 주사선 구동 회로(540)의 제어 신호로서, 스타트 펄스(GSP), 클록 신호(GCLK) 등이 있고, 데이터선 구동 회로(550)의 제어 신호로서, 스타트 펄스(SSP), 클록 신호(SCLK) 등이 있다. 예를 들면, 제어 회로(510)는 클록 신호(GCLK, SCLK)로서, 주기가 같고 위상이 시프트된 복수의 클록 신호를 생성한다.
또한, 제어 회로(510)는 액정 표시 장치(500)의 외부로부터 입력되는 화상 신호(Video)의 데이터선 구동 회로(550)에 대한 출력을 제어한다.
데이터선 구동 회로(550)는 디지털/아날로그 변환 회로(이하, D-A 변환 회로(552)라고 부름)를 가진다. D-A 변환 회로(552)는 화상 신호를 아날로그 변환하여, 데이터 신호를 생성한다.
또한, 액정 표시 장치(500)에 입력되는 화상 신호가 아날로그 신호인 경우는 제어 회로(510)에서 디지털 신호로 변환하여, 액정 패널(501)에 출력한다.
화상 신호는 각 프레임에 대한 화상 데이터로 이루어진다. 제어 회로(510)는 화상 신호를 화상 처리하고, 그 처리에 의해 얻어진 정보를 바탕으로, 데이터선 구동 회로(550)에 대한 화상 신호의 출력을 제어하는 기능을 가진다. 따라서, 제어 회로(510)는 각 프레임에 대한 화상 데이터로부터 움직임을 검출하는 움직임 검출부(511)를 구비한다. 움직임 검출부(511)에서, 움직임이 없다고 판정되면, 제어 회로(510)는 데이터선 구동 회로(550)에 대한 화상 신호의 출력을 정지하고, 또 움직임이 있다고 판정하면 화상 신호의 출력을 재개한다.
움직임 검출부(511)에서 행하는 움직임 검출을 위한 화상 처리로서는 특별한 제약은 없다. 예를 들면, 움직임 검출 방법으로서는, 예를 들면, 연속하는 2개의 프레임 간의 화상 데이터로부터 차분(差分) 데이터를 얻는 방법이 있다. 얻어진 차분 데이터로부터 움직임의 유무를 판단할 수 있다. 또한, 움직임 벡터를 검출하는 방법 등도 있다.
또, 액정 표시 장치(500)는 입력된 화상 신호를 보정하는 화상 신호 보정 회로를 제공할 수 있다. 예를 들면, 화상 신호의 계조에 대응한 전압보다 높은 전압이 화소(531)에 기입되도록, 화상 신호를 보정한다. 이러한 보정을 행함으로써 액정 소자의 응답 시간을 짧게 할 수 있다. 이와 같이 화상 신호를 보정 처리하여 제어 회로(510)를 구동하는 방법은 오버 드라이브 구동이라고 불린다. 또한, 화상 신호의 프레임 주파수의 정수배로 액정 표시 장치(500)를 구동하는 배속 구동을 행하는 경우에는 제어 회로(510)에서 2개의 프레임 간을 보간하는 화상 데이터를 작성하거나, 혹은 2개의 프레임 사이에서 흑 표시를 행하기 위한 화상 데이터를 생성하면 좋다.
이하, 도 37에 나타내는 타이밍 차트를 이용하여, 동영상과 같이 움직임이 있는 화상과 정지 화면과 같이 움직임이 없는 화상을 표시하기 위한 액정 표시 장치(500)의 동작을 설명한다. 도 37에는 수직 동기 신호(Vsync), 및 데이터선 구동 회로(550)로부터 데이터선(551)에 출력되는 데이터 신호(Vdata)의 신호 파형을 나타낸다.
도 37은 3m 프레임 기간의 액정 표시 장치(500)의 타이밍 차트이다. 여기에서는, 처음의 k 프레임 기간 및 마지막의 j 프레임 기간의 화상 데이터에는 움직임이 있고, 그 외의 프레임 기간의 화상 데이터에는 움직임이 없다. 또한, k, j는 각각 1 이상 m-2 이하의 정수이다.
최초의 k 프레임 기간은 움직임 검출부(511)에서, 각 프레임의 화상 데이터에 움직임이 있다고 판정된다. 제어 회로(510)에서는 움직임 검출부(511)의 판정 결과에 기초하여, 데이터 신호(Vdata)를 데이터선(551)에 출력한다.
그리고, 움직임 검출부(511)에서는 움직임 검출을 위한 화상 처리를 행하고, 제 k＋1 프레임의 화상 데이터에 움직임이 없다고 판정하면, 제어 회로(510)에서는 움직임 검출부(511)의 판정 결과에 기초하여, 제 k＋1 프레임 기간에, 데이터선 구동 회로(550)에 대한 화상 신호(Video)의 출력을 정지한다. 따라서, 데이터선 구동 회로(550)로부터 데이터선(551)에 대한 데이터 신호(Vdata)의 출력이 정지된다. 또한, 표시부(530)의 재기입을 정지하기 위해, 주사선 구동 회로(540) 및 데이터선 구동 회로(550)에 대한 제어 신호(스타트 펄스 신호, 클록 신호 등)의 공급을 정지한다. 그리고, 제어 회로(510)에서는 움직임 검출부(511)에서, 화상 데이터에 움직임이 있다는 판정 결과가 얻어질 때까지, 데이터선 구동 회로(550)에 대한 화상 신호의 출력, 주사선 구동 회로(540) 및 데이터선 구동 회로(550)에 대한 제어 신호의 출력을 정지하고, 표시부(530)의 재기입을 정지한다.
또한, 본 명세서에서, 액정 패널에 신호를 「공급하지 않는다」란, 이 신호를 공급하는 배선으로 회로를 동작시키기 위한 소정의 전압과는 다른 전압을 인가하는 것, 또는 이 배선을 전기적으로 부유 상태로 하는 것을 가리키는 것으로 한다.
표시부(530)의 재기입을 정지하면, 액정 소자에 계속하여 같은 방향의 전계가 인가되게 되어, 액정 소자의 액정이 열화(劣化)할 우려가 있다. 이러한 문제가 표면화하는 경우는 움직임 검출부(511)의 판정 결과에 상관없이, 소정의 타이밍에서, 제어 회로(510)로부터 주사선 구동 회로(540) 및 데이터선 구동 회로(550)에 신호를 공급하여, 극성을 반전시킨 데이터 신호를 데이터선(551)에 기입하여, 액정 소자에 인가되는 전계의 방향을 반전시키면 좋다.
또한, 데이터선(551)에 입력되는 데이터 신호의 극성은 Vcom을 기준으로 결정된다. 그 극성은 데이터 신호의 전압이 Vcom보다 높은 경우는 양의 극성이며, 낮은 경우는 음의 극성이다.
구체적으로는 도 37에 나타낸 바와 같이, 제 m＋1 프레임 기간이 되면, 제어 회로(510)는 주사선 구동 회로(540) 및 데이터선 구동 회로(550)에 제어 신호를 출력하고, 데이터선 구동 회로(550)에 화상 신호 Video를 출력한다. 데이터선 구동 회로(550)는 제 k 프레임 기간에서 데이터선(551)에 출력된 데이터 신호(Vdata)에 대하여 극성이 반전된 데이터 신호(Vdata)를 데이터선(551)에 출력한다. 따라서, 화상 데이터에 움직임이 검출되지 않는 기간인 제 m＋1 프레임 기간, 및 제 2 m＋1 프레임 기간에, 극성이 반전된 데이터 신호(Vdata)가 데이터선(551)에 기입된다. 화상 데이터에 변화가 없는 기간은 표시부(530)의 재기입이 간헐적으로 행해지기 때문에, 재기입에 의한 전력 소비를 삭감하면서, 액정 소자의 열화를 방지할 수 있다.
그리고, 움직임 검출부(511)에서, 제 2 m＋1 프레임 이후의 화상 데이터에 움직임이 있다고 판정하면, 제어 회로(510)는 주사선 구동 회로(540) 및 데이터선 구동 회로(550)를 제어하고, 표시부(530)의 재기입을 행한다.
이상에 설명한 바와 같이, 도 37의 구동 방법에 의하면, 화상 데이터(Video)의 움직임의 유무에 상관없이, 데이터 신호(Vdata)는 m 프레임 기간마다 극성이 반전된다. 한편, 표시부(530)의 재기입에 대해서는 움직임을 포함하는 화상의 표시 기간은 1 프레임마다 표시부(530)가 재기입되고, 움직임이 없는 화상의 표시 기간은 m 프레임마다 표시부(530)가 재기입되게 된다. 그 결과, 표시부의 재기입에 따른 전력 소비를 삭감할 수 있다. 따라서, 구동 주파수 및 화소수의 증가에 의한 전력 소비의 증가를 억제할 수 있다.
상술한 바와 같이, 액정 표시 장치(500)에서는 동영상을 표시하는 모드와 정지 화면을 표시하는 모드에서, 액정 표시 장치의 구동 방법을 다르게 함으로써, 액정의 열화를 억제하여 표시 품질을 유지하면서, 전력 절약형의 액정 표시 장치를 제공하는 것이 가능하게 된다.
또, 정지 화면을 표시하는 경우, 1 프레임마다 화소를 재기입하면, 사람의 눈은 화소의 재기입을 깜박임으로 느끼는 일이 있고, 그것이 눈의 피로의 원인이 된다. 본 실시형태의 액정 표시 장치는 정지 화면의 표시 기간에서는 화소의 재기입 빈도가 적기 때문에, 눈의 피로의 경감에 효과적이다.
따라서, 산화물 반도체 트랜지스터로 백플레인(backplane)을 형성한 액정 패널을 이용함으로써, 휴대용 전자기기에 매우 적합한, 고정세(高精細), 저소비 전력의 중소형 액정 표시 장치를 제공하는 것이 가능하다.
또한, 액정의 열화를 막기 위해, 데이터 신호의 극성 반전의 간격(여기에서는 m 프레임 기간)은 2초 이하로 하고, 바람직하게는 1초 이하로 하면 좋다.
또, 화상 데이터의 움직임 검출을 제어 회로(510)의 움직임 검출부(511)에서 행하였지만, 움직임 검출은 움직임 검출부(511)에서만 행할 필요는 없다. 움직임의 유무의 데이터를 액정 표시 장치(500)의 외부로부터 제어 회로(510)에 입력하도록 해도 좋다.
또, 화상 데이터에 움직임이 없다고 판정하는 조건은 연속하는 2개의 프레임 간의 화상 데이터에 의한 것은 아니고, 판정에 필요한 프레임수는 액정 표시 장치(500)의 사용 형태에 의해, 적절히 결정할 수 있다. 예를 들면, 연속하는 m 프레임의 화상 데이터에 움직임이 없는 경우에, 표시부(530)의 재기입을 정지시켜도 좋다.
또한, 본 실시형태에서는 표시 장치로서 액정 표시 장치를 이용하여 설명했지만, 본 실시형태의 구동 방법을 다른 표시 장치, 예를 들면 발광 표시 장치 등에 이용할 수 있다.
또한, 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 12)
본 발명의 일 양태인 반도체 장치는 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 유기기(파칭코기, 슬롯 머신 등), 게임 하우징을 들 수 있다. 이러한 전자기기의 일례를 도 38에 나타낸다.
도 38(A)은 표시부를 가지는 테이블(9000)을 나타낸다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 조립되어 있어, 표시부(9003)에 의해 영상을 표시하는 것이 가능하다. 또한, 4개의 다리부(9002)에 의해 하우징(9001)을 지지한 구성을 나타내고 있다. 또, 전력 공급을 위한 전원 코드(9005)를 하우징(9001)에 가지고 있다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9003)에 이용하는 것이 가능하다. 그러므로, 표시부(9003)의 표시 품질을 높게 할 수 있다.
표시부(9003)는 터치 입력 기능을 가지고 있고, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면 조작이나, 정보를 입력할 수 있고, 또 다른 가전제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전제품을 컨트롤하는 제어장치로 해도 좋다. 예를 들면, 이미지 센서 기능을 가지는 반도체 장치를 이용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또, 하우징(9001)에 설치된 경첩에 의해, 표시부(9003)의 화면을 바닥에 대하여 수직으로 세울 수도 있어, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 큰 화면의 텔레비전 장치를 설치하면 자유로운 공간이 좁아지게 되지만, 테이블에 표시부가 내장되어 있으면, 방의 공간을 효율적으로 이용할 수 있다.
도 38(B)은 텔레비전 장치(9100)를 나타낸다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 조립되어 있고, 표시부(9103)에 의해 영상을 표시하는 것이 가능하다. 또한, 여기에서는 스탠드(9105)에 의해 하우징(9101)을 지지한 구성을 나타내고 있다.
텔레비전 장치(9100)의 조작은 하우징(9101)이 구비하는 조작 스위치나, 별체의 리모콘 조작기(9110)에 의해 행할 수 있다. 리모콘 조작기(9110)가 구비하는 조작 키(9109)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또, 리모콘 조작기(9110)에, 이 리모콘 조작기(9110)로부터 출력하는 정보를 표시하는 표시부(9107)를 형성하는 구성으로 해도 좋다.
도 38(B)에 나타내는 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비하고 있다. 텔레비전 장치(9100)는 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간, 혹은 수신자들 간 등)의 정보통신을 행하는 것도 가능하다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9103, 9107)에 이용하는 것이 가능하다. 그러므로, 텔레비전 장치의 표시 품질을 향상시킬 수 있다.
도 38(C)은 컴퓨터(9200)이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9203)에 이용하는 것이 가능하다. 그러므로, 컴퓨터(9200)의 표시 품질을 향상시킬 수 있다.
표시부(9203)는 터치 입력 기능을 가지고 있고, 컴퓨터(9200)의 표시부(9203)에 표시된 표시 버튼을 손가락 등으로 터치함으로써, 화면 조작이나, 정보를 입력할 수 있고, 또 다른 가전제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전제품을 컨트롤하는 제어 장치로 해도 좋다.
도 39(A) 및 도 39(B)는 반으로 접을 수 있는 태블릿형 단말이다. 도 39(A)는 연 상태이며, 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금구(9033), 조작 스위치(9038)를 가진다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9631a), 표시부(9631b)에 이용하는 것이 가능하다. 그러므로, 태블릿 단말의 표시 품질을 향상시킬 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)에 터치함으로써 데이터 입력을 할 수 있다. 또한, 표시부(9631a)에서는, 일례로서 절반의 영역이 표시 기능만을 가지는 구성, 다른 절반의 영역이 터치 패널의 기능을 가지는 구성을 나타내고 있지만 이 구성으로 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 가지는 구성으로 해도 좋다. 예를 들면, 표시부(9631a)의 전면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수 있다.
또, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼 표시할 수 있다.
또, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수도 있다.
또, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향의 전환, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말에 내장되어 있는 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적으로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 좋다.
또, 도 39(A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만 특별히 한정되지 않고, 한쪽의 사이즈와 다른 한쪽의 사이즈가 상이하여도 좋고, 표시의 품질도 상이하여도 좋다. 예를 들면, 한쪽이 다른 한쪽보다 고정세한 표시를 행할 수 있는 표시 패널로 해도 좋다.
도 39(B)는 닫은 상태이며, 태블릿형 단말은 하우징(9630), 태양전지(9633), 충방전 제어 회로(9634)를 가진다. 또한, 도 39(B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 가지는 구성에 대하여 나타내고 있다.
또한, 태블릿형 단말은 반으로 접을 수 있기 때문에, 미사용시에 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에, 내구성이 뛰어나 장기 사용의 관점에서도 신뢰성이 뛰어난 태블릿형 단말을 제공할 수 있다.
또, 이 밖에도 도 39(A) 및 도 39(B)에 나타낸 태블릿형 단말은 다양한 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한, 태양전지(9633)는 하우징(9630)의 한 면 또는 양면에 형성할 수 있고, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있기 때문에 적합하다. 또한 배터리(9635)로서는 리튬 이온 배터리를 이용하면, 소형화를 도모할 수 있다는 등의 이점이 있다.
또, 도 39(B)에 나타내는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 39(C)에 블럭도를 참조하여 설명한다. 도 39(C)에는 태양전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치 SW1 내지 스위치 SW3, 표시부(9631)에 대하여 나타내고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치 SW1 내지 스위치 SW3가 도 39(B)에 나타내는 충방전 제어 회로(9634)에 대응하는 개소가 된다.
먼저, 외광을 이용하여 태양전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양전지로 발전한 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)에 의해 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양전지(9633)로부터의 전력이 이용될 때에는 스위치 SW1를 온으로 하고, 컨버터(9637)에 의해 표시부(9631)에 필요한 전압으로 승압 또는 강압을 하게 된다. 또, 표시부(9631)에서의 표시를 행하지 않을 때는 스위치 SW1를 오프로 하고, 스위치 SW2를 온으로 하여, 배터리(9635)의 충전을 행하는 구성으로 하면 좋다.
또한, 태양전지(9633)에 대해서는 발전 수단의 일례로서 나타냈지만, 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전변환 소자(페르티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들면, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또 다른 충전 수단을 조합하여 행하는 구성으로 해도 좋다.
또한, 본 실시형태에 나타내는 구성 등은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
[실시예 1]
본 실시예에서는 트랜지스터의 Vg-Id 특성, 및 광 BT 스트레스 시험의 측정 결과에 대하여 설명한다.
처음에, 시료 1에 포함되는 트랜지스터의 제작 공정에 대하여 설명한다. 본 실시예에서는 도 2를 참조하여 설명한다.
먼저, 도 2(A)에 나타낸 바와 같이, 기판(11)으로서 유리 기판을 이용하여, 기판(11) 위에 게이트 전극(15)을 형성했다.
스퍼터링법으로 두께 100 nm의 텅스텐막을 형성하고, 포토리소그래피 공정에 의해 이 텅스텐막 위에 마스크를 형성하고, 이 마스크를 이용하여 이 텅스텐막의 일부를 에칭하여, 게이트 전극(15)을 형성했다.
다음에, 게이트 전극(15) 위에 게이트 절연막(17)(도 40의 GI에 상당)을 형성했다.
게이트 절연막(17)으로서, 두께 50 nm의 제 1 질화 실리콘막, 두께 200 nm의 산화 질화 실리콘막을 적층하여 형성했다.
질화 실리콘막은 유량 50 sccm의 실레인 및 유량 5000 sccm의 질소를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 60 Pa로 제어하고, 27.12 MHz의 고주파 전원을 이용하여 150 W의 전력을 공급하여 형성했다.
다음에, 유량 20 sccm의 실레인, 유량 3000 sccm의 일산화이질소를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 40 Pa로 제어하고, 27.12 MHz의 고주파 전원을 이용하여 100 W의 전력을 공급하여, 산화 질화 실리콘막을 형성했다.
또한, 질화 실리콘막 및 산화 질화 실리콘막의 성막 공정에서, 기판 온도를 350℃로 했다.
다음에, 게이트 절연막(17)을 통하여 게이트 전극(15)과 중첩되는 산화물 반도체막(18)을 형성했다.
여기에서는, 게이트 절연막(17) 위에 두께 35 nm의 산화물 반도체막을 스퍼터링법으로 형성했다. 다음에, 포토리소그래피 공정에 의해 산화물 반도체막 위에 마스크를 형성하고, 이 마스크를 이용하여 산화물 반도체막의 일부를 에칭하여, 산화물 반도체막(18)(도 40의 S1에 상당)을 형성했다.
산화물 반도체막(S1)은 스퍼터링 타겟을 In：Ga：Zn = 1：1：1(원자수비)의 타겟으로 하고, 유량 100 sccm의 아르곤 및 유량 100 sccm의 산소를 스퍼터링 가스로서 스퍼터링 장치의 처리실 내에 공급하고, 처리실 내의 압력을 0.6 Pa로 제어하고, 5 kW의 직류 전력을 공급하여 형성했다. 또한, 산화물 반도체막을 형성할 때의 기판 온도를 170℃로 했다.
여기까지의 공정으로 얻어진 구성은 도 2(B)를 참조할 수 있다.
다음에, 게이트 절연막(17)의 일부를 에칭하여 게이트 전극을 노출한 후 (도시하지 않음), 도 2(C)에 나타낸 바와 같이, 산화물 반도체막(18)에 접하는 한쌍의 전극(21, 22)을 형성했다.
여기에서는 게이트 절연막(17) 및 산화물 반도체막(18) 위에 도전막을 형성했다. 이 도전막으로서 두께 50 nm의 텅스텐막 위에 두께 400 nm의 알루미늄막을 형성하고, 이 알루미늄막 위에 두께 100 nm의 티탄막을 형성했다. 다음에, 포토리소그래피 공정에 의해 이 도전막 위에 마스크를 형성하고, 이 마스크를 이용하여 이 도전막의 일부를 습식 에칭하여, 한쌍의 전극(21, 22)을 형성했다.
다음에, 감압된 처리실에 기판을 이동하여, 350℃에서 가열한 후, 처리실에 제공되는 상부 전극에 27.12 MHz의 고주파 전원을 이용하여 150 W의 고주파 전력을 공급하고, 일산화이질소 분위기에서 발생시킨 산소 플라즈마에 산화물 반도체막(18)을 노출했다.
다음에, 산화물 반도체막(18) 및 한쌍의 전극(21, 22) 위에 보호막(26)을 형성했다(도 2(D) 참조). 여기에서는 보호막(26)으로서 산화물 절연막(23)(도 40의 P1에 상당), 산화물 절연막(24)(도 40의 P2에 상당)을 형성했다.
먼저, 상기 플라즈마 처리 후, 대기에 노출하지 않고, 연속적으로 산화물 절연막(23) 및 산화물 절연막(24)을 형성했다. 산화물 절연막(23)으로서 두께 10 nm의 산화 질화 실리콘막을 형성하고, 산화물 절연막(24)으로서 두께 390 nm의 산화 질화 실리콘막을 형성했다.
산화물 절연막(23)은 유량 20 sccm의 실레인 및 유량 3000 sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200 Pa, 기판 온도를 350℃로 하고, 100 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해 형성했다.
산화물 절연막(24)은 유량 160 sccm의 실레인 및 유량 4000 sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200 Pa, 기판 온도를 220℃로 하고, 1500 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해 형성했다. 이 조건에 의해, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의해 산소의 일부가 이탈하는 산화 질화 실리콘막을 형성할 수 있다.
다음에, 가열 처리를 행하고, 산화물 절연막(23) 및 산화물 절연막(24)으로부터 물, 질소, 수소 등을 이탈시킴과 동시에, 산화물 절연막(24)에 포함되는 산소의 일부를 산화물 반도체막(18)에 공급했다. 여기에서는 질소 및 산소 분위기에서, 350℃, 1시간의 가열 처리를 행하였다.
다음에, 도시하지 않았지만, 보호막(26)의 일부를 에칭하여, 한쌍의 전극(21, 22)의 일부를 노출하는 개구부를 형성했다.
다음에, 보호막(26) 위에 평탄화막을 형성했다(도시하지 않음). 여기에서는 조성물을 보호막(26) 위에 도포한 후, 노광 및 현상을 행하여, 한쌍의 전극의 일부를 노출하는 개구부를 가지는 평탄화막을 형성했다. 또한, 평탄화막으로서 두께 1.5μm의 아크릴 수지를 형성했다. 이 후, 가열 처리를 행하였다. 이 가열 처리는 온도를 250℃로 하고, 질소를 포함하는 분위기에서 1시간 행하였다.
다음에, 한쌍의 전극의 일부에 접속하는 도전막을 형성했다(도시하지 않음). 여기에서는 스퍼터링법에 의해 두께 100 nm의 산화 실리콘을 포함하는 ITO를 형성했다. 이 후, 질소 분위기에서, 250℃, 1시간의 가열 처리를 행하였다.
이상의 공정에 의해, 트랜지스터를 가지는 시료 1을 제작했다.
또, 시료 1의 트랜지스터에 있어서, 게이트 절연막(17)으로서 두께 50 nm의 제 1 질화 실리콘막, 두께 300 nm의 제 2 질화 실리콘막, 두께 50 nm의 제 3 질화 실리콘막, 및 두께 50 nm의 산화 질화 실리콘막을 적층하여 형성했다. 또, 산화물 반도체막(18) 대신에, 두께 35 nm의 산화물 반도체막(도 40의 S1에 상당) 및 두께 10 nm의 산화물막(도 40의 S2에 상당)이 적층된 다층막을 형성했다. 또, 한쌍의 전극을 형성한 후, 85%의 인산을 100배로 희석한 인산 수용액으로 다층막의 표면의 세정 처리를 행하였다. 또, 보호막(26)으로서 두께 10 nm의 산화물 절연막(23), 두께 400 nm의 산화물 절연막(24), 및 두께 100 nm의 질화 실리콘막으로 형성되는 질화물 절연막(25)(도 40의 P3에 상당)을 적층하여 형성했다. 이러한 구조의 시료를 시료 2로 한다.
시료 2에서, 게이트 절연막(17)을 구성하는 제 1 질화 실리콘막 내지 제 3 질화 실리콘막의 성막 조건을 이하에 나타낸다.
제 1 질화 실리콘막은 유량 200 sccm의 실레인, 유량 2000 sccm의 질소, 및 유량 100 sccm의 암모니아를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 100 Pa로 제어하고, 27.12 MHz의 고주파 전원을 이용하여 2000 W의 전력을 공급하여 형성했다.
다음에, 제 1 질화 실리콘막의 원료 가스의 조건에서, 암모니아의 유량을 2000 sccm로 변경하여, 제 2 질화 실리콘막을 형성했다.
다음에, 유량 200 sccm의 실레인 및 유량 5000 sccm의 질소를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 100 Pa로 제어하고, 27.12 MHz의 고주파 전원을 이용하여 2000 W의 전력을 공급하여, 제 3 질화 실리콘막을 형성했다.
시료 2에서, 산화물 반도체막(18)에 접하는 산화물막(S2)의 성막 조건을 이하에 나타낸다. 산화물막(S2)은 스퍼터링 타겟을 In：Ga：Zn = 1：3：2(원자수비)의 타겟으로 하고, 스퍼터링 가스로서 180 sccm의 Ar과 20 sccm의 산소를 스퍼터링 장치의 처리실 내에 공급하고, 처리실 내의 압력을 0.6 Pa로 제어하고, 5 kW의 직류 전력을 공급하여 형성했다. 또한, 산화물막을 형성할 때의 기판 온도를 170℃로 했다.
시료 2에서, 질화물 절연막(25)(도 40의 P3에 상당)의 성막 조건을 이하에 나타낸다. 질화물 절연막(25)은 유량 50 sccm의 실레인, 유량 5000 sccm의 질소, 및 유량 100 sccm의 암모니아를 원료 가스로 하고, 처리실의 압력을 100 Pa, 기판 온도를 350℃로 하고, 1000 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해 형성했다.
또한, 시료 1의 트랜지스터에서, 게이트 절연막(17)으로서 시료 2와 같은 구조 및 조건을 이용하여 형성했다. 또한, 산화물 반도체막(18)을 형성한 후, 450℃에서 가열 처리를 했다. 또한, 시료 2와 마찬가지로, 한쌍의 전극을 형성한 후, 85%의 인산을 100배로 희석한 인산 수용액으로 산화물 반도체막(18)의 표면에 세정 처리를 행하였다. 또한, 산화물 절연막(23)의 막두께를 50 nm로 했다. 또한, 산화물 절연막(23)(도 40의 P1에 상당)의 성막 조건에서, 성막 온도를 220℃로 했다. 또한, 보호막으로서 시료 2와 마찬가지로, 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(25)(도 40의 P3에 상당)을 적층하여 형성했다. 이러한 구조의 시료를 비교 시료 1로 한다.
비교 시료 1에서, 산화물 반도체막(18)을 형성한 후의 가열 처리 온도를 350℃로 한 시료를 비교 시료 2로 한다.
또, 비교 시료 1에서, 산화물 반도체막(18) 대신에, 시료 2와 같은 구조 및 조건을 이용하여, 산화물 반도체막(18) 및 산화물막의 다층막을 형성한 시료를 비교 시료 3으로 한다.
또한, 각 시료에 포함되는 트랜지스터는 채널 길이(L)가 6μm, 채널 폭(W)이 50μm 이다.
＜Vg-Id 특성＞
다음에, 시료 1 및 시료 2, 및 비교 시료 1 및 비교 시료 2에 포함되는 트랜지스터의 초기 특성으로서 Vg-Id 특성을 측정했다. 여기에서는 기판 온도를 25℃로 하고, 소스-드레인 간의 전위차(이하, 드레인 전압이라고 함)를 1 V, 10 V로 하고, 소스-게이트 전극 간의 전위차(이하, 게이트 전압이라고 함)를 -15 V∼＋20 V까지 변화시켰을 때의 소스-드레인 간에 흐르는 전류(이하, 드레인 전류라고 함)의 변화 특성, 즉 Vg-Id 특성을 측정했다.
도 40에, 각각의 시료에 포함되는 트랜지스터의 Vg-Id 특성을 나타낸다. 도 40에 나타내는 각 그래프에서, 가로축은 게이트 전압 Vg, 세로축은 드레인 전류 Id를 나타내고, 오른쪽 세로축은 전계 효과 이동도를 나타낸다. 또한, 가로축은 -15 V에서 15 V로 나타냈다. 또, 실선은 각각 드레인 전압 Vd가 1 V, 10 V일 때의 Vg-Id 특성이며, 파선은 드레인 전압 Vd를 10 V로 했을 때의 게이트 전압에 대한 전계 효과 이동도를 나타낸다. 또한, 이 전계 효과 이동도는 각 시료의 포화 영역에서의 결과이다.
또, 각 시료에서, 기판 내에 같은 구조의 트랜지스터를 20개 제작했다.
도 40으로부터, 시료 1 및 시료 2, 및 비교 시료 1 및 비교 시료 2의 각각에 있어서, 양호한 스위칭 특성이 얻어지고 있는 것을 알 수 있다.
다음에, 시료 1 및 시료 2, 및 비교 시료 1 및 비교 시료 2의 BT 스트레스 시험 및 광 BT 스트레스 시험을 행하였다. BT 스트레스 시험은 가속 시험의 일종이며, 장기간의 사용에 의해 일어나는 트랜지스터의 특성 변화(즉, 경시 변화)를 단시간에 평가할 수 있다. BT 스트레스 시험 전후에서의 트랜지스터의 특성의 변동량을 조사하는 것은 신뢰성을 조사하기 위한 중요한 지표가 된다.
＜게이트 BT 스트레스 시험 및 광게이트 BT 스트레스 시험＞
먼저, 게이트 BT 스트레스 시험 및 광게이트 BT 스트레스 시험을 행하였다.
여기서, 게이트 BT 스트레스 시험의 측정 방법에 대하여 설명한다. 처음에, 상기와 같이 트랜지스터의 초기 특성에서의 Vg-Id 특성을 측정한다.
다음에, 기판 온도를 임의의 온도(이하, 스트레스 온도라고 함)를 일정하게 유지하고, 트랜지스터의 소스 및 드레인으로서 기능하는 한쌍의 전극을 같은 전위로 하고, 소스 전극 및 드레인 전극으로서 기능하는 한쌍의 전극과는 다른 전위를 게이트 전극에 일정 시간(이하, 스트레스 시간이라고 함) 인가한다. 다음에, 기판 온도를 적절히 설정하여, 트랜지스터의 전기 특성을 측정한다. 이 결과, 게이트 BT 스트레스 시험 전후의 전기 특성에서의 문턱 전압 및 시프트값의 차이를 변동량으로서 얻을 수 있다.
또한, 게이트 전극에 음의 전압을 인가하는 스트레스 시험을 마이너스 게이트 BT 스트레스 시험(Dark -GBT)이라고 하고, 양의 전압을 인가하는 스트레스 시험을 플러스 게이트 BT 스트레스 시험(Dark ＋GBT)이라고 한다. 또, 광을 조사하면서 게이트 전극에 음의 전압을 인가하는 스트레스 시험을 광 마이너스 게이트 BT 스트레스 시험(Photo -GBT)이라고 하고, 양의 전압을 인가하는 스트레스 시험을 광 플러스 게이트 BT 스트레스 시험(Photo ＋GBT)이라고 한다.
여기에서는 게이트 BT 스트레스 조건으로서, 스트레스 온도를 60℃, 스트레스 시간을 3600초로 하고, 게이트 전극에 -30 V 또는 ＋30 V, 소스 전극 및 드레인 전극에 0 V 인가했다. 이 때의, 게이트 절연막에 인가하는 전계 강도를 0.66 MV/cm로 했다.
또, 상기 BT 스트레스 시험과 같은 조건을 이용하여 10000 lx의 백색 LED광을 트랜지스터에 조사하여, 광게이트 BT 스트레스 시험을 행하였다. 또한, BT 스트레스 시험 후의 트랜지스터의 Vg-Id 특성의 측정 온도를 60℃로 했다.
시료 1 및 시료 2, 및 비교 시료 1 및 비교 시료 2에 포함되는 트랜지스터의 초기 특성의 문턱 전압과 BT 스트레스 시험 후의 문턱 전압의 차이(즉, 문턱 전압의 변동량(ΔVth)), 시프트값의 차이(즉, 시프트값의 변동량(ΔShift))를 도 41(A)에 나타낸다. 도 41(A)에서, 플러스 게이트 BT 스트레스 시험(Dark ＋GBT), 마이너스 게이트 BT 스트레스 시험(Dark -GBT), 광플러스 게이트 BT 스트레스 시험(Photo ＋GBT), 광 마이너스 게이트 BT 스트레스 시험(Photo -GBT) 각각의 변동량을 나타낸다.
다음에, 스트레스 온도를 바꾸어, 스트레스 시험을 행하였다. 여기에서는 상기 게이트 BT 스트레스 시험의 조건에서, 스트레스 온도를 125℃로 하여 게이트 BT 스트레스 시험을 행하였다. 또한, 게이트 BT 스트레스 시험 후의 트랜지스터의 Vg-Id 특성의 측정 온도를 40℃로 했다.
시료 1 및 시료 2, 및 비교 시료 1 및 비교 시료 2에 포함되는 문턱 전압의 변동량(ΔVth), 시프트값의 변동량(ΔShift)을 도 41(B)에 나타낸다. 도 41(B)에서, 플러스 게이트 BT 스트레스 시험(Dark ＋GBT), 마이너스 게이트 BT 스트레스 시험(Dark -GBT) 각각의 변동량을 나타낸다.
여기서, 본 명세서에서의 문턱 전압 및 시프트값에 대하여 도 42를 이용하여 설명한다.
본 명세서 중에서, 문턱 전압(Vth)은 게이트 전압(Vg[V])을 가로축, 드레인 전류의 평방근(Id1/2[A])을 세로축으로서 플롯한 곡선(612)에 있어서, 최대 기울기인 Id1/2의 접선(614)을 외삽(外揷)했을 때의, 접선(614)과 Vg축(즉, Id1/2가 0 A)과의 교점의 게이트 전압으로 정의한다(도 42(A) 참조). 또한, 본 명세서 중에서는 드레인 전압 Vd를 10 V로서 문턱 전압을 산출한다. 또, 본 명세서에서, 문턱 전압(Vth)은 각 시료에 포함되는 20개의 트랜지스터 각각의 Vth의 평균값이다.
또, 본 명세서 중에서, 시프트값(Shift)은 게이트 전압(Vg[V])을 가로축, 드레인 전류(Id[A])의 로그를 세로축에 나타낸 곡선(616)에 있어서, 최대 기울기인 Id의 접선(618)을 외삽했을 때의 직선 Id = 1.0×10-12[A]와의 교점의 게이트 전압으로 정의한다(도 42(B) 참조). 또한, 본 명세서 중에서는 드레인 전압 Vd를 10 V로 하여 시프트값을 산출한다. 또, 본 명세서에서, 시프트값은 각 시료에 포함되는 20개의 트랜지스터 각각의 시프트값의 평균값이다.
도 41(A)로부터, 스트레스 온도가 60℃인 경우, 비교 시료 1 및 비교 시료 2와 비교하여, 시료 1 및 시료 2는 플러스 게이트 BT 스트레스 시험(Dark ＋GBT) 및 마이너스 게이트 BT 스트레스 시험(Dark -GBT)의 변동량이 적은 것을 알 수 있다.
도 41(B)로부터, 스트레스 온도가 120℃인 경우, 비교 시료 1 및 비교 시료 2와 비교하여, 시료 1 및 시료 2는 플러스 게이트 BT 스트레스 시험(Dark ＋GBT) 및 마이너스 게이트 BT 스트레스 시험(Dark -GBT) 변동량이 적은 것을 알 수 있다.
이상으로부터, 산화물 반도체막 또는 다층막을 형성한 후, 특별히 가열 처리를 행하지 않아도, 산화물 반도체막 또는 다층막 위에 형성하는 산화물 절연막의 성막 온도를 280℃ 이상 400℃ 이하로 함으로써, 산화물 반도체막 또는 다층막으로부터 불순물을 이탈시키는 것이 가능하고, 트랜지스터 특성의 변동량을 저감할 수 있는 것을 알 수 있다.
또, 시료 1 및 시료 2, 및 비교 시료 1 및 비교 시료 3에서, 플러스 게이트 BT 스트레스 시험(Dark ＋GBT)을 행하였다. 여기에서는 스트레스 온도를 60℃ 또는 125℃로 하고, 각각에 있어서 스트레스 시간을 100초, 500초, 1500초, 2000초, 3600초로 하여 문턱 전압의 변동량을 측정했다. 도 43은 각 스트레스 시간에서의 문턱 전압의 변동량과, 각 변동량으로부터 얻은 근사 곡선을 나타낸다. 가로축은 스트레스 시간을 나타내고, 세로축은 문턱 전압의 변동량(ΔVth)을 나타낸다. 또한, 도 43(A)은 스트레스 온도가 60℃일 때의 측정 결과이며, 도 43(B)은 스트레스 온도가 125℃일 때의 측정 결과이다.
도 43(A)으로부터, 비교 시료 1과 비교하여 시료 1 및 시료 2의 문턱 전압의 변동량이 작은 것을 알 수 있다. 이것으로부터, 산화물 반도체막 또는 다층막을 형성한 후, 특별히 가열 처리를 행하지 않아도, 산화물 반도체막 또는 다층막 위에 형성하는 산화물 절연막의 성막 온도를 280℃ 이상 400℃ 이하로 함으로써, 트랜지스터 특성의 변동량을 저감할 수 있다는 것을 알 수 있었다.
또, 도 43(A) 및 도 43(B)으로부터, 시료 1 및 시료 2의 트랜지스터 특성의 변동량은 비교 시료 3과 비교하면 크지만, 비교 시료 3과 동등한 변동량인 것을 알 수 있다.
[실시예 2]
본 실시예에서는 실시형태 1에 나타내는 산화물 절연막(23) 및 산화물 절연막(24)으로부터의 물 및 산소의 이탈량과 막 중의 결함량에 대하여 설명한다.
처음에, 산화물 절연막을 가지는 시료를 TDS 측정함으로써, 물 및 산소의 이탈량의 평가를 행하였다.
처음에, 시료의 제작 공정에 대하여 설명한다.
실리콘 웨이퍼 위에, 실시형태 1에 나타내는 산화물 절연막(23)의 조건을 이용하여, 플라즈마 CVD법에 의해 산화 질화 실리콘막을 형성했다. 이 시료를 시료 3으로 한다. 또한, 시료 3에 포함되는 산화 질화 실리콘막의 막두께는 100 nm였다.
시료 3에 포함되는 산화 질화 실리콘막은 유량 20 sccm의 실레인, 유량 3000 sccm 일산화이질소를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 200 Pa로 제어하고, 기판 온도를 350℃로 하고, 27.12 MHz의 고주파 전원을 이용하여 100 W의 전력을 공급하여 형성했다.
또한, 실리콘 웨이퍼 위에, 실시형태 1에 나타내는 산화물 절연막(24)의 조건을 이용하여, 플라즈마 CVD법에 의해 산화 질화 실리콘막을 형성했다. 이 시료를 시료 4로 한다. 또한, 시료 4에 포함되는 산화 질화 실리콘막의 막두께는 400 nm였다.
시료 4에 포함되는 산화 질화 실리콘막은 유량 160 sccm의 실레인 및 유량 4000 sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200 Pa, 기판 온도를 220℃로 하고, 1500 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해 형성했다. 이 조건에 의해, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의해 산소의 일부가 이탈하는 산화 질화 실리콘막을 형성할 수 있다.
또, 시료 3과 비교하여, 성막 압력 및 성막 온도가 낮은 조건을 이용하여, 실리콘 웨이퍼 위에, 플라즈마 CVD법에 의해 산화 질화 실리콘막을 형성했다. 이 시료를 비교 시료 4로 한다. 또한, 비교 시료 4에 포함되는 산화 질화 실리콘막의 막두께는 400 nm였다.
비교 시료 4에 포함되는 산화 질화 실리콘막은 유량 30 sccm의 실레인, 유량 4000 sccm의 일산화이질소를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 40 Pa로 제어하고, 기판 온도를 220℃로 하고, 27.12 MHz의 고주파 전원을 이용하여 150 W의 전력을 공급하여 형성했다.
＜TDS 측정＞
시료 3 및 시료 4, 및 비교 시료 4에 대하여, TDS 측정을 행한 결과를 도 44에 나타낸다. 도 44의 상단은 물분자의 이탈량을 나타내는 측정 결과를 나타내고, 도 44의 하단은 산소 분자의 이탈량을 나타내는 측정 결과를 나타낸다.
도 44의 상단에 나타낸 바와 같이, 비교 시료 4에서, 물 분자의 질량수에 상당하는 M/z = 18의 피크가 확인되었다. 한편, 시료 3 및 시료 4는 비교 시료 4와 비교하여, 기판 온도가 50℃∼150℃ 부근에서의 피크 강도가 작다는 것이 확인되었다. 이것으로부터, 실시형태 1의 산화물 절연막(23) 및 산화물 절연막(24)의 조건을 이용하여 형성되는 막은 물의 함유량이 적은 막인 것을 알 수 있다.
도 44의 하단에 나타낸 바와 같이, 시료 4에서, 산소 분자의 질량수에 상당하는 M/z = 32의 피크가 확인되었다. 한편, 시료 3 및 비교 시료 4는 시료 4와 비교하여, 기판 온도가 300℃∼400℃에서의 피크 강도가 작다는 것이 확인되었다. 이것으로부터, 실시형태 1의 산화물 절연막(24)의 조건을 이용하여 형성되는 막은 산소의 함유량이 많다는 것을 알 수 있다.
다음에, 시료 3 및 시료 4, 및 비교 시료 4에 포함되는 산화물 절연막 중의 결함량에 대하여, ESR(전자 스핀 공명) 측정 결과를 이용하여 설명한다.
먼저, 평가한 시료의 구조에 대하여 설명한다.
시료 3에 포함되는 산화 질화 실리콘막을 석영 기판 위에 형성한 시료를 시료 5로 한다. 또한, 시료 5에 포함되는 산화 질화 실리콘막의 막두께는 100 nm였다.
시료 4에 포함되는 산화 질화 실리콘막을 석영 기판 위에 형성한 시료를 시료 6으로 한다. 또한, 시료 6에 포함되는 산화 질화 실리콘막의 막두께는 400 nm였다.
비교 시료 4에 포함되는 산화 질화 실리콘막을 석영 기판 위에 형성한 시료를 비교 시료 5로 한다. 또한, 비교 시료 5에 포함되는 산화 질화 실리콘막의 막두께는 400 nm였다.
＜ESR 측정＞
다음에, 시료 5 및 시료 6, 및 비교 시료 5에 대하여 ESR 측정을 행하였다. ESR 측정은 소정의 온도에서, 마이크로파의 흡수가 일어나는 자장의 값(H0)으로부터, 식 g = hν／βH0를 이용하여 g값이라는 파라미터를 얻을 수 있다. 또한, ν는 마이크로파의 주파수이다. h는 플랑크 상수이며, β는 보어 자자이며, 양쪽 모두 상수이다.
여기에서는 하기 조건으로 ESR 측정을 행하였다. 측정 온도를 -170℃로 하고, 8.92 GHz의 고주파 전력(마이크로파 파워)을 1 mW로 하고, 자장의 방향은 제작한 시료의 막 표면과 평행하게 했다. 또한, 실리콘의 댕글링 본드에 유래하는 g(g값) = 2에 나타나는 신호의 스핀 밀도의 검출 하한은 1.1×1011 spins였다. 스핀수가 작을수록 실리콘의 댕글링 본드인 결손이 적다고 할 수 있다.
각 시료에서, ESR 측정을 행하여 얻어진 일차 미분 곡선을 도 45의 상단에 나타낸다. 또한, 각 시료에서, 실리콘의 댕글링 본드에 유래하는 g(g값) = 2에 나타나는 신호의 스핀 밀도를 도 45의 하단에 나타낸다. 또한, 여기에서는 측정된 스핀수를 단위 체적당으로 환산한 스핀 밀도를 나타내고 있다.
또한, 여기에서는 가열 처리에 의해 발생하는 결함량의 변화를 측정하기 위해, 가열 처리 전후의 시료 각각에서 ESR 측정을 행하였다. 도 45에서, 가열 처리 전의 측정 결과를 as-depo라고 나타내고, 350℃에서 가열 처리한 후의 측정 결과를 350℃라고 나타낸다.
도 45의 상단에 나타낸 바와 같이, 시료 5에 포함되는 산화 질화 실리콘막은 가열 처리 전후에서, g값이 2에서 대칭성을 가지는 신호가 검출되지 않았다. 따라서, 시료 5에 포함되는 산화 질화 실리콘막에는 결함량이 극히 적거나 또는 결함이 포함되지 않는다는 것을 알 수 있다.
한편, 시료 6 및 비교 시료 5에 포함되는 산화 질화 실리콘막은 가열 처리 전에는 g값이 2에서 대칭성을 가지는 신호가 검출되고, 결함이 포함되어 있는 것을 알 수 있다. 시료 6에서는 가열 처리 후에서 g값이 2에서 대칭성을 가지는 신호가 검출되었지만, 비교 시료 5에서는 가열 처리 후에서 g값이 2에서 대칭성을 가지는 신호가 검출되지 않았다. 이것으로부터, 비교 시료 5에서는 가열 처리에 의해 막 중의 결함량이 저감되거나, 또는 결함이 포함되지 않은 것을 알 수 있다.
이상으로부터, 실시형태 1에 나타내는 산화물 절연막(23)의 조건을 이용하여, 결함량이 적은 산화물 절연막을 형성할 수 있는 것을 알 수 있다.
[실시예 3]
본 실시예에서는 실시예 1에 나타내는 산화물 절연막(23)의 성막 온도와 산화물 반도체막 및 산화물 절연막에 포함되는 수소 농도의 관계에 대하여 설명한다. 본 실시형태에서는 산화물 반도체막 및 산화물 절연막이 적층된 시료를 SIMS 측정하여, 수소 농도를 측정했다.
처음에, 시료의 제작 공정에 대하여 설명한다.
석영 기판 위에, 두께 100 nm의 산화물 반도체막(도 46의 OS에 상당)을 스퍼터링법으로 형성했다. 다음에, 가열 처리를 행하였다.
여기에서는 실시예 1에 나타내는 시료 1에 포함되는 산화물 반도체막과 같은 조건을 이용하여, 산화물 반도체막을 형성했다. 또, 질소 분위기에서 350℃에서 1시간 가열 처리를 행한 후, 질소 및 산소를 포함하는 분위기에서 350℃에서 1시간 가열 처리를 행하였다.
다음에, 산화물 반도체막 위에 실시형태 1에 나타내는 산화물 절연막(23)의 조건을 이용하여, 두께 20 nm의 산화 질화 실리콘막(도 46의 P1에 상당)을 형성한 후, 실시형태 1에 나타내는 산화물 절연막(24)의 조건을 이용하여, 두께 200 nm의 산화 질화 실리콘막(도 46의 P2에 상당)을 형성했다.
여기에서는 실시예 1에 나타내는 시료 1에 포함되는 산화물 절연막(23)과 같은 조건을 이용하여, 산화 질화 실리콘(P1)을 형성했다. 실시예 1에 나타내는 시료 1에 포함되는 산화물 절연막(23)과 같은 조건을 이용하여, 산화 질화 실리콘(P2)을 형성했다. 이 시료를 시료 7로 한다.
또한, 시료 7에서, 산화물 반도체막(도 46의 OS에 상당)을 형성한 후에 행하는 가열 처리에서, 가열 처리 온도를 450℃로 했다. 또한, 시료 7과 비교하여, 성막 압력 및 성막 온도가 낮은 조건을 이용하여, 산화물 반도체막 위에 두께 50 nm의 산질화 실리콘막(도 46의 P1에 상당)을 형성했다. 이 시료를 비교 시료 6으로 한다.
비교 시료 6에 포함되는 산화 질화 실리콘막(P1)은 비교 시료 4에 포함되는 산화 질화 실리콘막과 같은 조건을 이용하여 형성했다.
또, 비교 시료 6에서, 산화물 반도체막(도 46의 OS에 상당)을 형성한 후에 행하는 가열 처리에서, 가열 처리 온도를 350℃로 한 시료를 비교 시료 7로 한다.
＜SIMS 측정＞
다음에, 시료 7, 비교 시료 6 및 비교 시료 7의 SIMS 측정하고, 산화물 반도체막(OS), 산화 질화 실리콘막(P1)에 포함되는 수소 농도를 측정했다. 각 시료에서, 산화물 반도체막(OS) 중의 수소 농도를 도 46의 상단에 나타낸다. 또한, 각 시료에서, 산화 질화 실리콘막(P1) 중의 수소 농도를 도 46의 하단에 나타낸다.
또한, 여기에서는 가열 처리에 의해 발생하는 수소 농도의 변화를 측정하기 위해, 가열 처리 전후의 시료 각각에서 SIMS 측정했다. 도 46에서, 가열 처리 전의 측정 결과를 파선으로 나타내고, 350℃에서 가열 처리한 후의 측정 결과를 실선으로 나타낸다.
처음에, 산화물 반도체막(OS) 중의 수소 농도를 비교한다. 산화물 반도체막(OS)을 형성한 후의 가열 처리에서, 가열 온도를 350℃로 한 시료 7 및 비교 시료 7은 비교 시료 6보다 수소 농도가 높다. 그러나, 비교 시료 7과 비교하면, 시료 7이 산화물 반도체막 중, 특히 산화 질화 실리콘막(P1)측의 산화물 반도체막에서의 수소 농도가 낮다. 또, 산화 질화 실리콘막(P2)을 형성한 후의 가열 처리를 행함으로써, 수소 농도가 저감되어 있는 것을 알 수 있다.
이것으로부터, 시료 7에 포함되는 산화 질화 실리콘막(P1)과 마찬가지로, 실시형태 1의 산화물 절연막(23)에 나타내는 조건을 이용하여 산화 질화 실리콘막을 형성함으로써, 막이 치밀하게 되어, 수소 차단 효과가 얻어진다. 이 결과, 산화 질화 실리콘막(P2)을 형성한 후, 가열 처리를 행하여도, 산화 질화 실리콘막(P2)에 포함되는 수소가 산화물 반도체막으로 이동하기 어려워지는 것을 알 수 있다.
다음에, 산화 질화 실리콘막(P1) 중의 수소 농도를 비교한다. 비교 시료 6 및 비교 시료 7과 비교하여, 시료 7의 수소 농도가 낮다. 이것으로부터, 실시형태 1의 산화물 절연막(23)에 나타내는 조건을 이용하여 산화 질화 실리콘막을 형성함으로써, 수소 농도가 낮은 산화 질화 실리콘막을 형성할 수 있다.
이상으로부터, 산화물 반도체막을 형성한 후, 가열 처리를 행하지 않아도, 산화물 반도체막 위에 실시형태 1에 나타내는 산화물 절연막(23)의 조건을 이용하여 산화물 반도체막 위에 산화물 절연막을 형성함으로써, 산화물 반도체막에 포함되는 수소 농도를 저감할 수 있음과 동시에, 수소 농도가 낮은 산화물 절연막을 형성할 수 있다. 이 결과, 산화물 반도체막에서, 캐리어의 발생을 저감하는 것이 가능하고, 문턱 전압의 변동이 적은, 뛰어난 전기 특성을 가지는 트랜지스터를 제작할 수 있다.
다음에, 산화물 반도체막(OS)의 성막 후의 가열 처리를 행하지 않고 실시형태 1에 나타내는 산화물 절연막(23)을 형성한 시료에서, 산화물 반도체막 및 산화물 절연막에 포함되는 수소 농도를 측정한 결과에 대하여 설명한다.
처음에, 시료의 제작 공정에 대하여 설명한다.
실리콘 웨이퍼 위에, 두께 200 nm의 산화 질화 실리콘막(SiON)을 형성한 후, 산화 질화 실리콘막(SiON) 위에, 두께 100 nm의 산화물 반도체막(OS)을 스퍼터링법으로 형성했다.
여기에서는 실시예 1에 나타내는 시료 1에 포함되는 게이트 절연막(17)과 같은 조건을 이용하여 산화 질화 실리콘막(SiON)을 형성했다. 또, 실시예 1에 나타내는 시료 1에 포함되는 산화물 반도체막(S1)과 같은 조건을 이용하여, 산화물 반도체막(OS)을 형성했다.
다음에, 가열 처리를 행하지 않고, 실시형태 1에 나타내는 산화물 절연막(23)의 조건을 이용하여, 두께 50 nm의 산화 질화 실리콘막(P1)을 형성한 후, 실시형태 1에 나타내는 산화물 절연막(24)의 조건을 이용하여, 두께 400 nm의 산화 질화 실리콘막(P2)을 형성했다.
여기에서는 실시예 1에 나타내는 시료 1에 포함되는 산화물 절연막(23)과 같은 조건을 이용하여, 산화 질화 실리콘막(P1)을 형성했다. 또한, 실시예 1에 나타내는 시료 1에 포함되는 산화물 절연막(24)과 같은 조건(성막 온도가 350℃)을 이용하여, 산화 질화 실리콘막(P2)을 형성했다.
이상의 공정에 의해, 시료 8을 제작했다.
또한, 시료 8에 나타내는 산화 질화 실리콘막(P1) 대신에, 실시예 2에 나타내는 비교 시료 4에 포함되는 산화 질화 실리콘막과 같은 조건(성막 온도가 220℃)을 이용하여, 산화 질화 실리콘막(P1)을 형성한 시료를 비교 시료 8로 한다.
＜SIMS 측정＞
다음에, 시료 8 및 비교 시료 8의 SIMS 측정하여, 산화물 반도체막(OS), 산화 질화 실리콘막(P1)에 포함되는 수소 농도를 측정했다.
또, 시료 8 및 비교 시료 8에서, 질소 및 산소를 포함하는 분위기에서 350℃에서 1시간 가열 처리를 행한 후, SIMS 측정을 행하였다.
가열 처리 전후에 있어서, 시료 8 및 비교 시료 8에서의 산화물 반도체막(OS) 중의 H 농도를 비교한 결과를 도 50에 나타내고, 산화 질화 실리콘막(P1) 중의 H 농도를 비교한 결과를 도 51에 나타낸다. 도 50 및 도 51에서, (A)는 가열 처리 전의 시료 8 및 비교 시료 8의 H 농도이며, (B)는 가열 처리 후의 시료 8 및 비교 시료 8의 H 농도이다. 또한, 도 50 및 도 51에서, 굵은 실선은 시료 8의 측정 결과이며, 가는 실선은 비교 시료 8의 측정 결과이다.
도 50으로부터, 산화물 반도체막(OS) 중에 있어서, 산화 질화 실리콘막(P1)을 220℃에서 형성한 비교 시료 8보다, 산화 질화 실리콘막(P1)을 350℃에서 형성한 시료 8이, 수소 농도가 낮은 것을 알 수 있다.
또, 도 51로부터, 산화 질화 실리콘막(P1) 중에서, 산화 질화 실리콘막(P1)을 220℃에서 형성한 비교 시료 8보다, 산화 질화 실리콘막(P1)을 350℃에서 형성한 시료 8이 수소 농도가 낮은 것을 알 수 있다.
이 수소 농도의 관계는 도 50 및 도 51의 각각 (A) 및 (B)에서 같은 결과이다. 즉, 산화 질화 실리콘막(P2)을 형성한 후의 가열 처리의 유무에 상관없이 같은 결과이다.
이상으로부터, 산화물 반도체막을 형성한 후, 가열 처리를 행하지 않아도, 350℃에서 산화 질화 실리콘막을 형성함으로써, 산화물 반도체막에 포함되는 수소 농도를 저감할 수 있는 것을 알 수 있다.
[실시예 4]
본 실시예에서는 산화물 반도체막 표면의 플라즈마 처리와 산화물 반도체막에 포함되는 수소 농도의 관계에 대하여, 도 52를 이용하여 설명한다.
처음에, 시료의 제작 공정에 대하여 설명한다.
석영 기판 위에, 두께 35 nm의 산화물 반도체막을 스퍼터링법으로 형성했다. 다음에, 일산화이질소 분위기에서 발생시킨 산소 플라즈마에 산화물 반도체막을 노출했다.
산화물 반도체막은 스퍼터링 타겟을 In：Ga：Zn = 1：1：1(원자수비)의 타겟으로 하고, 유량 100 sccm의 아르곤 및 유량 100 sccm의 산소를 스퍼터링 가스로서 스퍼터링 장치의 처리실 내에 공급하고, 처리실 내의 압력을 0.6 Pa로 제어하고, 3 kW의 직류 전력을 공급하여 형성했다. 또한, 산화물 반도체막을 형성할 때의 기판 온도를 200℃로 했다.
다음에, 유량 10000 sccm의 일산화이질소를 플라즈마 CVD 장치의 처리실 내에 공급하고, 처리실 내의 압력을 200 Pa로 제어하고, 150 W의 직류 전력을 공급하여 산소 플라즈마를 발생시켰다. 또, 이 산소 플라즈마에 산화물 반도체막을 300초 노출했다. 이 때의 기판 온도를 350℃로 했다.
이상의 공정에 의해, 시료 9를 제작했다.
또한, 시료 9에서, 산소 플라즈마 처리를 행하지 않는 시료를 비교 시료 9로 한다.
또한, 산소 플라즈마 처리 대신에, 진공 분위기에서 가열 처리를 행한 시료를 비교 시료 10으로 한다.
비교 시료 10에서, 유량 10000 sccm의 질소를 플라즈마 CVD 장치의 처리실 내에 공급하고, 처리실 내의 압력을 175 Pa로 제어하고, 기판 온도를 350℃로 하고, 600초의 가열 처리를 행하였다.
＜TDS 측정＞
다음에, 시료 9, 비교 시료 9 및 비교 시료 10에 대하여, TDS 측정을 실시한 결과를 도 52에 나타낸다. 도 52(A)는 시료 9, 비교 시료 9 및 비교 시료 10의 TDS 측정 결과이며, 도 52(B)는 도 52(A)에서, 세로축에 나타내는 강도를 2×10-11 이상 6×10-11 이하의 범위에서 확대한 도면이다. 또한, 도 52에서, 굵은 실선은 시료 9의 TDS 측정 결과이며, 파선은 비교 시료 9의 TDS 측정 결과이며, 가는 실선은 비교 시료 10의 TDS 측정 결과이다. 도 52에서, 세로축은 물의 이탈량에 상당하는 강도를 나타내고, 가로축은 가열 온도를 나타낸다.
도 52로부터, 시료 9의 물의 이탈량은 100℃, 및 250℃ 내지 370℃에서, 비교 시료 9보다 적은 것을 알 수 있다. 또, 시료 9의 물의 이탈량은 250℃ 내지 400℃의 사이에서 비교 시료 10보다 적은 것을 알 수 있다.
이상으로부터, 일산화이질소 분위기에서 발생시킨 산소 플라즈마에 산화물 반도체막을 노출시킴으로써, 산화물 반도체막으로부터의 물의 이탈량을 저감시킬 수 있다. 이것은 일산화이질소 분위기에서 발생한 산소 플라즈마에 산화물 반도체막이 노출됨으로써, 산화물 반도체막에 포함되는 수소와 산소 플라즈마 중의 산소가 반응하여, 물이 되어 이탈하기 때문이라고 생각된다.
[실시예 5]
본 실시예에서는 산화물 반도체막 표면의 플라즈마 처리의 유무와 트랜지스터의 Vg-Id 특성의 관계에 대하여 설명한다.
처음에, 시료 10에 포함되는 트랜지스터의 제작 공정에 대하여 설명한다. 본 실시예에서는 도 2 및 실시예 1을 참조하여 설명한다.
실시예 1에 나타내는 시료 1과 같은 조건을 이용하여, 도 2(A)에 나타낸 바와 같이, 기판(11)으로서 유리 기판을 이용하여 기판(11) 위에 게이트 전극(15)을 형성했다.
다음에, 실시예 1에 나타내는 시료 2와 같은 조건을 이용하여, 게이트 전극(15) 위에 게이트 절연막(17)을 형성했다.
다음에, 게이트 절연막(17)을 통하여 게이트 전극(15)과 중첩되는 산화물 반도체막(18)을 형성했다.
여기에서는 게이트 절연막(17) 위에 두께 35 nm의 산화물 반도체막을 스퍼터링법으로 형성했다. 다음에, 포토리소그래피 공정에 의해 산화물 반도체막 위에 마스크를 형성하고, 이 마스크를 이용하여 산화물 반도체막의 일부를 에칭하여, 산화물 반도체막(18)을 형성했다.
또한, 산화물 반도체막은 스퍼터링 타겟을 In：Ga：Zn = 1：1：1(원자수비)의 타겟으로 하고, 유량 60 sccm의 아르곤 및 유량 140 sccm의 산소를 스퍼터링 가스로서 스퍼터링 장치의 처리실 내에 공급하고, 처리실 내의 압력을 0.6 Pa로 제어하고, 3 kW의 직류 전력을 공급하여 형성했다. 또한, 산화물 반도체막을 형성할 때의 기판 온도를 200℃로 했다.
여기까지의 공정으로 얻어진 구성은 도 2(B)를 참조할 수 있다.
다음에, 게이트 절연막(17)의 일부를 에칭하여 게이트 전극을 노출한 후 (도시하지 않음), 실시예 1에 나타내는 시료 1과 같은 조건을 이용하여, 도 2(C)에 나타낸 바와 같이, 산화물 반도체막(18)에 접하는 한쌍의 전극(21, 22)을 형성했다. 이 후, 85%의 인산을 100배로 희석한 인산 수용액으로 산화물 반도체막의 표면의 세정 처리를 행하였다.
다음에, 산화물 반도체막(18)을 산소 플라즈마에 노출하지 않고, 산화물 반도체막(18) 및 한쌍의 전극(21, 22) 위에, 실시예 1에 나타내는 시료 1과 마찬가지로, 산화물 절연막(23) 및 산화물 절연막(24)을 형성했다.
다음에, 실시예 1에 나타내는 시료 1과 같은 조건을 이용하여 가열 처리를 행하고, 산화물 절연막(23) 및 산화물 절연막(24)으로부터 물, 질소, 수소 등을 이탈시킴과 동시에, 산화물 절연막(24)에 포함되는 산소의 일부를 산화물 반도체막(18)에 공급했다.
다음에, 실시예 1에 나타내는 시료 2와 같은 조건을 이용하여, 질화물 절연막(25)을 형성했다(도 2(D) 참조).
다음에, 실시예 1에 나타내는 시료 1과 같은 조건을 이용하여, 한쌍의 전극(21, 22)의 일부를 노출하는 개구부의 형성, 평탄화막의 형성, 한쌍의 전극의 일부에 접속하는 도전막의 형성, 및 가열 처리를 행하여, 트랜지스터를 가지는 시료 10을 제작했다.
또, 시료 10에서, 한쌍의 전극(21, 22)을 형성하고, 85%의 인산을 100배로 희석한 인산 수용액으로 산화물 반도체막의 표면의 세정 처리를 행한 후, 일산화이질소 분위기에서 발생시킨 산소 플라즈마에 산화물 반도체막을 노출한 시료를 시료 11로 한다.
산소 플라즈마의 발생 조건은 실시예 4에 나타내는 시료 9와 마찬가지로 했다. 또, 이 산소 플라즈마에 산화물 반도체막을 300초 노출했다. 이 때의 기판 온도를 350℃로 했다.
또한, 각 시료에 포함되는 트랜지스터는 채널 길이(L)가 6μm, 채널 폭(W)이 50μm 이다.
＜Vg-Id 특성＞
다음에, 시료 10 및 시료 11에 포함되는 트랜지스터의 초기 특성으로서 Vg-Id 특성을 측정했다. 여기에서는 기판 온도를 25℃로 하고, 소스-드레인 간의 전위차(이하, 드레인 전압이라고 함)를 1 V, 10 V로 하고, 소스-게이트 전극 간의 전위차(이하, 게이트 전압이라고 함)를 -15 V∼＋20 V까지 변화시켰을 때의 소스-드레인 간에 흐르는 전류(이하, 드레인 전류라고 함)의 변화 특성, 즉 Vg-Id 특성을 측정했다.
도 53에, 각각의 시료에 포함되는 트랜지스터의 Vg-Id 특성을 나타낸다. 도 53에 나타내는 각 그래프에서, 가로축은 게이트 전압 Vg, 왼쪽 세로축은 드레인 전류 Id를 나타내고, 오른쪽 세로축은 전계 효과 이동도를 나타낸다. 또, 실선은 각각, 드레인 전압 Vd가 1 V, 10 V일 때의 Vg-Id 특성이며, 파선은 드레인 전압 Vd를 10 V로 했을 때의 게이트 전압에 대한 전계 효과 이동도를 나타낸다. 또한, 이 전계 효과 이동도는 각 시료의 포화 영역에서의 결과이다.
또, 각 시료에 있어서, 기판 내에 같은 구조의 트랜지스터를 20개 제작했다.
도 53으로부터, 시료 10 및 시료 11에서, 양호한 스위칭 특성이 얻어지는 것을 알 수 있다. 또, 시료 10과 비교하여, 시료 11의 문턱 전압이 플러스측으로 시프트하고 있는 것을 알 수 있다. 도 53에 나타내는 결과, 및 실시예 4의 TDS의 물 이탈량의 결과로부터, 산화물 반도체막의 표면을 일산화이질소 분위기에서 발생시킨 산소 플라즈마에 노출시킴으로써, 산화물 반도체막에의 산소 공급량이 증가되고, 산화물 반도체막에 포함되는 물을 이탈시켜, 트랜지스터의 Vg-Id 특성을 더욱 뛰어난 특성으로 하는 것이 가능하다는 것을 알 수 있다.
또한, 산화물 절연막(23)을 플라즈마 CVD법으로 성막할 때에, 원료 가스의 일산화이질소의 일부가 플라즈마 중에서 산소 라디칼이 되고, 이 라디칼이 산화물 반도체막에 공급되기 때문에, 시료 10과 같이, 산화물 반도체막의 표면을 일산화이질소 분위기에서 발생시킨 산소 플라즈마에 노출하는 플라즈마 처리를 행하지 않아도, 뛰어난 Vg-Id 특성을 얻을 수 있다.
11：기판
15：게이트 전극
17：게이트 절연막
17a：질화물 절연막
17b：산화물 절연막
17c：질화물 절연막
17d：질화물 절연막
17e：질화물 절연막
18：산화물 반도체막
18a：산화물 반도체막
18b：산화물 반도체막
18c：화합물
18d：화합물
19：산화물막
19a：산화물막
19b：산화물막
19d：화합물
20：다층막
20a：저저항 영역
20b：저저항 영역
21：전극
21b：전극
21c：전극
22：전극
22b：전극
22c：전극
23：산화물 절연막
23a：산화물 절연막
24：산화물 절연막
24a：산화물 절연막
25：질화물 절연막
25a：질화물 절연막
26：보호막
26a：보호막
26c：보호막
28：산화물 반도체막
29：산화물막
31：산화물막
32：산화물 반도체막
33：산화물막
34：다층막
50：트랜지스터
60：트랜지스터
61：게이트 전극
65：트랜지스터
70：트랜지스터
80：트랜지스터
90：트랜지스터
100：트랜지스터
101：화소부
103：트랜지스터
104：주사선 구동 회로
105：용량 소자
106：신호선 구동 회로
106b：산화물 반도체층
107：주사선
109：신호선
111：화소 회로
115：용량선
131_1：트랜지스터
131_2：트랜지스터
132：액정 소자
133_1：용량 소자
133_2：용량 소자
134：트랜지스터
135：발광 소자
211b：산화물막
301：화소
302：기판
304a：도전막
304b：도전막
304c：도전막
304f：도전막
305：절연막
306：절연막
307：산화물 반도체막
308：도전막
308a：산화물 반도체막
308b：산화물 반도체막
308c：도전막
308d：산화물 반도체막
309：도전막
310a：도전막
310b：도전막
310c：도전막
310d：도전막
310e：도전막
310f：도전막
311：절연막
312：절연막
313：절연막
314：절연막
315：도전막
316a：도전막
316b：도전막
316c：도전막
317：도전막
318：배향막
320：액정층
322：액정 소자
342：기판
344：차광막
346：유색막
348：절연막
350：도전막
352：배향막
362：개구부
362c：개구부
364：개구부
364a：개구부
364b：개구부
364c：개구부
372：개구부
372a：개구부
372b：개구부
372c：개구부
374a：개구부
374b：개구부
374c：개구부
384a：개구부
384b：개구부
384c：개구부
500：액정 표시 장치
501：액정 패널
510：제어 회로
511：검출부
530：표시부
531：화소
540：주사선 구동 회로
541：주사선
550：데이터선 구동 회로
551：데이터선
552：D-A 변환 회로
612：곡선
614：접선
616：곡선
618：접선
3501：배선
3502：배선
3503：트랜지스터
3504：액정 소자
3510：배선
3510_1：배선
3510_2：배선
3511：배선
3515_1：블록
3515_2：블록
3516：블록
3530：전자기기
3531：하우징
3532：터치 패널
3533：배터리
3534：제어부
3535：배선
3536：배선
3540：표시 패널
3541：기판
3542：표시부
3543：기판
3544：터치 센서
3545：기판
3546：보호 기판
3547：접착층
9000：테이블
9001：하우징
9002：다리부
9003：표시부
9004：표시 버튼
9005：전원 코드
9033：도구
9034：스위치
9035：전원 스위치
9036：스위치
9038：조작 스위치
9100：텔레비전 장치
9101：하우징
9103：표시부
9105：스탠드
9107：표시부
9109：조작 키
9110：리모콘 조작기
9200：컴퓨터
9201：본체
9202：하우징
9203：표시부
9204：키보드
9205：외부 접속 포트
9206：포인팅 디바이스
9630：하우징
9631：표시부
9631a：표시부
9631b：표시부
9632a：영역
9632b：영역
9633：태양전지
9634：충방전 제어 회로
9635：배터리
9636：DCDC 컨버터
9637：컨버터
9638：조작 키
9639：버튼

Claims (3)

  1. 반도체 장치로서,
    트랜지스터와 용량 소자를 가지는 화소를 가지고,
    상기 트랜지스터는 게이트 전극으로서 기능하는 제 1 도전막을 가지고,
    상기 트랜지스터는 상기 제 1 도전막 위에 위치하고, 게이트 절연막으로서 기능하는 제 1 절연막을 가지고,
    상기 트랜지스터는 상기 제 1 절연막 위에 위치하고, 제 1 산화물 반도체막을 가지고,
    상기 트랜지스터는 상기 제 1 산화물 반도체막의 상면과 접하는 영역을 가지는 제 2 도전막을 가지고,
    상기 트랜지스터는 상기 제 1 산화물 반도체막의 상면과 접하는 영역을 가지는 제 3 도전막을 가지고,
    상기 제 1 산화물 반도체막의 상면, 상기 제 2 도전막의 상면 및 상기 제 3 도전막의 상면과 접하는 영역을 가지는 제 2 절연막을 가지고,
    상기 제 2 절연막의 상면과 접하는 영역을 가지는 제 3 절연막을 가지고,
    상기 제 3 절연막의 상면과 접하는 영역을 가지고, 상기 제 2 도전막의 상면과 접하는 영역을 가지고, 또한 화소 전극으로서 기능하는 투광성을 가지는 제 4 도전막을 가지고,
    상기 용량 소자는 제 2 산화물 반도체막, 상기 제 2 산화물 반도체막 위에 위치하는 상기 제 3 절연막, 및 상기 제 3 절연막 위에 위치하는 상기 제 4 도전막을 가지고,
    평면에서 봤을 때, 상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막보다 면적이 크고,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 상기 제 1 절연막의 상면과 접하는 영역을 가지고,
    상기 제 2 절연막은 상기 제 1 절연막과 접하는 영역을 가지고,
    상기 제 2 절연막은 상기 제 2 산화물 반도체막의 상면 및 측면과 접하는 영역을 가지는, 반도체 장치.
  2. 반도체 장치로서,
    트랜지스터와 용량 소자를 가지는 화소를 가지고,
    상기 트랜지스터는 게이트 전극으로서 기능하는 제 1 도전막을 가지고,
    상기 트랜지스터는 상기 제 1 도전막 위에 위치하고, 게이트 절연막으로서 기능하는 제 1 절연막을 가지고,
    상기 트랜지스터는 상기 제 1 절연막 위에 위치하고, 제 1 산화물 반도체막을 가지고,
    상기 트랜지스터는 상기 제 1 산화물 반도체막의 상면과 접하는 영역을 가지는 제 2 도전막을 가지고,
    상기 트랜지스터는 상기 제 1 산화물 반도체막의 상면과 접하는 영역을 가지는 제 3 도전막을 가지고,
    상기 제 1 산화물 반도체막의 상면, 상기 제 2 도전막의 상면 및 상기 제 3 도전막의 상면과 접하는 영역을 가지는 제 2 절연막을 가지고,
    상기 제 2 절연막의 상면과 접하는 영역을 가지는 제 3 절연막을 가지고,
    상기 제 3 절연막의 상면과 접하는 영역을 가지고, 상기 제 2 도전막의 상면과 접하는 영역을 가지고, 또한 화소 전극으로서 기능하는 투광성을 가지는 제 4 도전막을 가지고,
    상기 용량 소자는 제 2 산화물 반도체막, 상기 제 2 산화물 반도체막 위에 위치하는 상기 제 3 절연막, 및 상기 제 3 절연막 위에 위치하는 상기 제 4 도전막을 가지고,
    평면에서 봤을 때, 상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막보다 면적이 크고,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 상기 제 1 절연막의 상면과 접하는 영역을 가지고,
    상기 제 2 절연막은 상기 제 1 절연막과 접하는 영역을 가지고,
    상기 제 2 절연막은 상기 제 2 산화물 반도체막의 상면 및 측면과 접하는 영역을 가지고,
    상기 제 1 도전막은 구리, 티탄 또는 몰리브덴을 가지고,
    상기 제 2 도전막 및 상기 제 3 도전막은 구리, 티탄 또는 몰리브덴을 가지고,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 In과 Ga와 Zn을 가지는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 기재된 반도체 장치를 가지는, 전자 기기.
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