JP2020102819A - 撮像装置および撮像装置の制御方法 - Google Patents

Abstract

【課題】電源の負荷変動を低減し、画質の劣化を抑えることができる撮像装置を提供する。【解決手段】行列状に配列され、各々が光電変換に基づく信号を生成する複数の画素（１０７）と、複数の入力部とを有し、複数の画素は、各々が２行以上かつ２列以上の行列状に配列された複数の画素を有する複数の分割領域（２０１，２０２）に分割され、複数の分割領域は、それぞれ、分割領域の中の複数の画素のうちのいずれか１つの画素の信号を複数の入力部に出力し、複数の分割領域の各々は、分割領域の中の複数の画素のうちの第１の画素の信号を入力部に出力する場合には第１の電流が流れ、分割領域の中の複数の画素のうちの第２の画素の信号を入力部に出力する場合には第１の電流とは異なる第２の電流が流れ、第１の分割領域が第１の画素の信号を第１の入力部に出力すると同時に、第２の分割領域が第２の画素の信号を第２の入力部に出力する。【選択図】図２

Description

本発明は、撮像装置および撮像装置の制御方法に関する。

デジタルカメラに用いられる固体撮像素子には、高画質化と読み出しの高速化が求められている。高速化を可能にする固体撮像素子として、アナログデジタル（ＡＤ）変換器を内蔵する固体撮像素子が知られている。例えば、高画質化を可能にする固体撮像素子として、特許文献１には、色毎に読み出し時の電流を変えることで、同色の画素信号の混合時の偽色の発生を低減し、高画質化を実現する固体撮像素子が開示されている。

特開２０１５−２０７９１６号公報

近年、信号読み出し速度をさらに高速化するために、複数の画素を備えた画素部が行方向および列方向の複数の領域に分割され、分割領域毎にＡＤ変換器を設けた撮像素子が開発されている。このようにＡＤ変換器が分割領域毎に設けられている固体撮像素子において、特許文献１のように、色毎に画素を読み出す電流を変え、各分割領域で同じ色の画素を同時に読み出した場合、時系列で読み出す色が変化するため、電源の負荷変動が増加する。この電源の負荷変動により、電源電圧が変動し、画質が劣化してしまう。

本発明の目的は、電源の負荷変動を低減し、画質の劣化を抑えることができる撮像装置および撮像装置の制御方法を提供することである。

本発明の撮像装置は、行列状に配列され、各々が光電変換に基づく信号を生成する複数の画素と、複数の入力部とを有し、前記複数の画素は、各々が２行以上かつ２列以上の行列状に配列された複数の画素を有する複数の分割領域に分割され、前記複数の分割領域は、それぞれ、前記分割領域の中の複数の画素のうちのいずれか１つの画素の信号を前記複数の入力部に出力し、前記複数の分割領域の各々は、前記分割領域の中の複数の画素のうちの第１の画素の信号を前記入力部に出力する場合には第１の電流が流れ、前記分割領域の中の複数の画素のうちの第２の画素の信号を前記入力部に出力する場合には前記第１の電流とは異なる第２の電流が流れ、前記複数の分割領域のうちの第１の分割領域が前記第１の画素の信号を前記複数の入力部のうちの第１の入力部に出力すると同時に、前記複数の分割領域のうちの第２の分割領域が前記第２の画素の信号を前記複数の入力部のうちの第２の入力部に出力する。

本発明によれば、電源の負荷変動を低減し、画質の劣化を抑えることができる。

固体撮像素子の構成例を示す斜視図である。 画素の分割領域の構成例を示す図である。 固体撮像素子の構成例を示す回路図である。 ＡＤ変換部の構成例を示す図である。 固体撮像素子の制御方法を示すタイミングチャートである。 固体撮像素子の電流変動を示すタイミングチャートである。 画素の分割領域の構成例を示す図である。 固体撮像素子の構成例を示す回路図である。 撮像システムの構成例を示す図である。

（第１の実施形態）
図１は、本発明の第１の実施形態による固体撮像素子１００の構成例を示す斜視図である。固体撮像素子１００は、例えばＣＭＯＳ撮像装置であり、第１の基板１０１と第２の基板１０２の積層構造を有する。第１の基板１０１は、画素部１０３と、制御回路１０４とを有する。画素部１０３は、行列状に配列された複数の画素１０７を有する。制御回路１０４は、複数の画素１０７を制御し、複数の画素１０７の信号を読み出す。

第２の基板１０２は、アナログデジタル（ＡＤ）変換部１０５と、出力部１０６とを有する。ＡＤ変換部１０５は、画素１０７の信号を入力する入力部であり、画素１０７の信号をＡＤ変換する。出力部１０６は、ＡＤ変換部１０５のＡＤ変換結果を出力する。ＡＤ変換部１０５は、画素部１０３を行方向および列方向に分割された分割領域毎に配置される。

図２は、図１の画素部１０３の構成例を示す図である。画素部１０３は、行列状に配列された複数の画素１０７を有する。複数の画素１０７の各々は、光電変換に基づく信号を生成する。画素部１０３は、行方向に２行以上かつ列方向に２列以上のｍ行ｎ列の行列状に配列されている複数の分割領域２０１，２０２に分割される。複数の分割領域２０１，２０２の各々は、２行以上かつ２列以上の行列状に配列された複数の画素１０７を有する。

分割領域２０１は、偶数列の分割領域である。分割領域２０２は、奇数列の分割領域である。分割領域２０１および２０２は、それぞれ、例えば１６行１１列の画素１０７を有する。複数の画素１０７には、赤（Ｒ），緑（Ｇｒ），緑（Ｇｂ），青（Ｂ）のベイヤ配列の色フィルタが設けられる。Ｒ画素は、赤（Ｒ）の色フィルタが設けられた画素１０７を示す。Ｇｒ画素は、緑（Ｇｒ）の色フィルタが設けられた画素１０７を示す。Ｇｂ画素は、緑（Ｇｂ）の色フィルタが設けられた画素１０７を示す。Ｂ画素は、青（Ｂ）の色フィルタが設けられた画素１０７を示す。

図１に示すように複数のＡＤ変換部１０５は、それぞれ、複数の分割領域２０１，２０２毎に設けられる。複数のＡＤ変換部１０５の各々は、それぞれ、複数の分割領域２０１および２０２の各々の中で、左上の画素１０７から右方向の画素１０７に向けて順次、ＡＤ変換を行う。第１行の１１画素のＡＤ変換が完了すると、複数のＡＤ変換部１０５の各々は、次行の左端の画素１０７から右端の画素１０７に向けて、ＡＤ変換を繰り返し、分割領域内の全画素１０７のＡＤ変換を行う。複数のＡＤ変換部１０５は、複数の分割領域２０１，２０２の画素１０７の信号のＡＤ変換を同時に行う。なお、図２中の画素１０７のＲ，Ｇｒ，Ｇｂ，Ｂの下に記載した数字は、ＡＤ変換を行う順序を示している。

固体撮像素子１００は、高フレームレートの低画素化のため、同じ色の画素１０７の信号を混合するモードを有する。このモードでは、混合する複数の画素１０７の出力差が大きくなるほど、入力に対する出力の線形性が保てなくなり、偽色が発生してしまう。入出力の線形性が保てない場合に、信号出力を行う画素１０７の電流値を全画素１０７で一律に増加させる手法が考えられるが、この手法では消費電力の増加を招くことになる。そこで、例えば、Ｇｒ画素およびＧｂ画素の信号を読み出す際の電流は、Ｒ画素およびＢ画素の信号を読み出す電流の２倍になるようにする。これにより、偽色の発生を低減し、高画質化を実現しつつ、消費電力の増加を抑制することができる。その場合、全ての分割領域２０１，２０２で同じ色の画素１０７の信号を同時に読み出すと、Ｇｒ画素またはＧｂ画素の信号を読み出す時と、Ｒ画素またはＢ画素の信号を読み出す時とで電流が異なるため、読み出しにかかる負荷が変動する。これにより、電源電圧が変動し、画質が劣化してしまう。

そこで、本実施形態では、各分割領域の１行の画素数を奇数にする。例えば、複数の分割領域２０１，２０２の各々は、各行が１１画素であり、各列が１６画素である１７６個の画素１０７を有する。画素部１０３は、ｍ行ｎ列の分割領域２０１，２０２を有する。分割領域２０１は、偶数列の分割領域である。分割領域２０２は、奇数列の分割領域である。すると、偶数列の分割領域２０１内の左上の画素１０７は、Ｒ画素である。奇数列の分割領域２０２内の左上の画素１０７は、Ｇｒ画素である。

制御回路１０４は、上記のように、分割領域２０１，２０２の各々で、左上の画素から順次読み出しを行う。例えば、制御回路１０４は、偶数列の分割領域２０１内の左上のＲ画素の信号と、奇数列の分割領域２０２内の左上のＧｒ画素の信号とを同時に読み出す。偶数列の分割領域２０１と奇数列の分割領域２０２とでは、異なる色の画素の信号が同時に読み出される。この場合、偶数列の分割領域２０１と奇数列の分割領域２０２の読み出しにかかる負荷を合わせたトータルの負荷の変動を抑えることができ、電源電圧の変動を低減することができる。つまり、画質の劣化を低減することが可能となる。読み出しの負荷についての詳細は、図６を用いて後述する。

図３は、図２の偶数列の分割領域２０１の構成例を示す回路図である。ここでは、偶数列の分割領域２０１の構成例を説明するが、奇数列の分割領域２０２の構成は、偶数列の分割領域２０２の構成と同様であり、色の配列のみが異なる。

分割領域２０１は、１６行１１列の複数の画素１０７を有する。複数の画素１０７の各々は、フォトダイオード３０１、転送スイッチ３０２、フローティングディフュージョン部（以下、ＦＤと記す）３０３、増幅トランジスタ３０４、行選択スイッチ３０５、列選択スイッチ３０６、およびリセットスイッチ３０７を有する。

フォトダイオード３０１は、入射する光を電荷に変換する光電変換部である。転送スイッチ３０２は、そのゲート端子に入力される転送パルスＴＸ[ｘ，ｙ]に応じて、フォトダイオード３０１により変換された電荷をＦＤ３０３に転送する。制御回路１０４は、転送パルスＴＸ[ｘ，ｙ]を生成する。ｘは１〜１１であり、ｙは１〜１６である。第１行の１１列の転送スイッチ３０２は、それぞれ、１１個の転送パルスＴＸ[１，１]〜ＴＸ[１１，１]に応じて、転送する。第１６行の１１列の転送スイッチ３０２は、それぞれ、１１個の転送パルスＴＸ[１，１６]〜ＴＸ[１１，１６]に応じて、転送する。

ＦＤ３０３は、電荷を蓄積するとともに、蓄積した電荷を電圧に変換する電荷電圧変換部である。増幅トランジスタ３０４は、そのゲートがＦＤ３０３に接続され、そのドレインが電源線ＶＤＤに接続され、そのソースが行選択スイッチ３０５に接続される。また、増幅トランジスタ３０４は、ソースフォロアとして機能し、ＦＤ３０３に蓄積されている電荷量に応じた電圧を出力する。

行選択スイッチ３０５は、そのゲートに入力される行選択パルスＳＥＬＹ[ｙ]（ｙ＝１〜１６）によって駆動され、そのドレインが増幅トランジスタ３０４に接続され、そのソースが列選択スイッチ３０６に接続される。制御回路１０４は、行選択パルスＳＥＬＹ[ｙ]を生成する。１６行の画素１０７内の行選択スイッチ３０５は、それぞれ、１６個の行選択パルスＳＥＬＹ[１]〜ＳＥＬＹ[１６]を入力する。

列選択スイッチ３０６は、そのゲートに入力される列選択パルスＳＥＬＸ[ｘ]（ｘ＝１〜１１）よって駆動され、そのドレインが行選択スイッチ３０５に接続され、そのソースが信号線３０８に接続される。制御回路１０４は、列選択パルスＳＥＬＸ[ｘ]を生成する。１１列の画素１０７内の列選択スイッチ３０６は、それぞれ、１１個の列選択パルスＳＥＬＸ[１]〜ＳＥＬＸ[１１]を入力する。

各画素１０７では、行選択スイッチ３０５および列選択スイッチ３０６は、行選択パルスＳＥＬＹおよび列選択パルスＳＥＬＸがアサートされると、増幅トランジスタ３０４のソースを信号線３０８に接続する。すると、増幅トランジスタ３０４は、ＦＤ３０３に蓄積されている電荷量に応じた電圧を、信号線３０８を介して、ＡＤ変換部１０５に出力する。

リセットスイッチ３０７は、そのドレインが電源線ＶＤＤに接続され、そのソースがＦＤ３０３に接続され、そのゲートに入力されるリセットパルスＲＳＴ[ｙ]（ｙ＝１〜１６）に応じて、ＦＤ３０３に蓄積されている電荷をリセットする。制御回路１０４は、リセットパルスＲＳＴ[ｙ]を生成する。１６行の画素１０７内のリセットスイッチ３０７は、それぞれ、１６個のリセットパルスＲＳＴ[１]〜ＲＳＴ[１６]を入力する。

定電流源３０９は、信号線３０８に接続され、信号線３０８に定電流を供給する。ＦＤ３０３、増幅トランジスタ３０４および定電流源３０９は、ソースフォロアアンプを構成する。なお、定電流源３０９は、電流切り替え信号により、信号線３０８に供給する電流を切り替える。制御回路１０４は、電流切り替え信号を生成する。例えば、Ｇｒ画素およびＧｂ画素の信号を読み出す際の電流は、Ｒ画素およびＢ画素の信号を読み出す電流の２倍である。これにより、偽色の発生を低減し、高画質化を実現しつつ、消費電力の増加を抑制することができる。

図４は、図１のＡＤ変換部１０５の構成例を示す図である。ＡＤ変換部１０５は、比較器４０１、ランプ（ＲＡＭＰ）回路４０２、ラッチ部４０３、カウンタ４０４、Ｓ信号用メモリ（以下、Ｓメモリ）４０５、Ｎ信号用メモリ（以下、Ｎメモリ）４０６、および差分回路４０７を有する。

ランプ回路４０２は、時間に対して変化するランプ信号（参照信号）を生成し、ランプ信号を比較器４０１に出力する。比較器４０１は、ランプ信号と信号線３０８からの画素信号を比較し、ランプ信号と画素信号の大小関係が逆転すると、出力信号を反転させる。カウンタ４０４は、制御回路１０４から供給されるクロック信号を基にカウント動作を行う。カウンタ４０４は、比較器４０１が画素信号とランプ信号との比較を開始したタイミングからカウント動作を開始し、比較器４０１の出力信号が反転したときのカウント値をラッチ部４０３に出力する。このカウント値は、信号線３０８の画素信号をアナログからデジタルに変換したデジタル値である。ラッチ部４０３は、比較器４０１が出力するカウント値をラッチする。

画素１０７は、ＦＤ３０３のリセット解除に基づくＮ信号を出力し、その後、フォトダイオード３０１により変換された電荷に基づくＳ信号を出力する。画素１０７がＮ信号を出力した場合、ラッチ部４０３は、Ｎ信号のカウント値を出力し、Ｎメモリ４０６は、Ｎ信号のカウント値を保持する。画素１０７がＳ信号を出力した場合、ラッチ部４０３は、Ｓ信号のカウント値を出力し、Ｓメモリ４０５は、Ｓ信号のカウント値を保持する。差分回路４０７は、Ｓメモリ４０５が保持しているＳ信号のカウント値から、Ｎメモリ４０６が保持しているＮ信号のカウント値を減算し、その減算結果を画像信号として出力部１０６へ出力する。

図５（ａ）〜（ｃ）は、固体撮像素子１００の制御方法を示すタイミングチャートである。図５（ａ）は、制御回路１０４が生成する列選択パルスＳＥＬＸ、行選択パルスＳＥＬＹ、リセットパルスＲＳＴ、転送パルスＴＸのタイミングチャートである。図５（ｂ）は、ランプ回路４０２が出力するランプ信号（電圧）Ｖｒａｍｐと信号線３０８の画素信号（電圧）ＶＣｏｍｐのタイミングチャートである。図５（ｃ）は、カウンタ４０４のカウント値を示すタイミングチャートである。

まず、時刻Ｔ１では、制御回路１０４は、ＡＤ変換を行う左上の画素１０７を選択するため、行選択パルスＳＥＬＹ[１]および列選択パルスＳＥＬＸ[１]をアサートする（図５（ａ））。すると、偶数列の分割領域２０１では、左上のＲ１画素１０７の行選択スイッチ３０５および列選択スイッチ３０６がオンになる。奇数列の分割領域２０２では、左上のＧｒ１画素１０７の行選択スイッチ３０５および列選択スイッチ３０６がオンになる。

また、時刻Ｔ１では、制御回路１０４は、リセットパルスＲＳＴ[１]をアサートする。すると、分割領域２０１および２０２内の第１行のリセットスイッチ３０７は、ＦＤ３０３に蓄積されている電荷をリセットする。これにより、分割領域２０１の左上のＲ１画素１０７および分割領域２０２の左上のＧｒ１画素１０７は、リセットレベルの画素信号ＶＣｏｍｐを信号線３０８に出力する。

時刻Ｔ２では、制御回路１０４は、リセットパルスＲＳＴ[１]をネゲートし（図５（ａ））、ランプ回路４０２は、ランプ信号ＶＲａｍｐのレベル変化を開始し（図５（ｂ））、カウンタ４０４は、カウント値のカウント動作を開始する（図５（ｃ））。分割領域２０１および２０２内の第１行のリセットスイッチ３０７は、ＦＤ３０３のリセットを解除する。これにより、分割領域２０１の左上のＲ１画素１０７および分割領域２０２の左上のＧｒ１画素１０７は、ＦＤ３０３のリセット解除に基づくＮ信号を画素信号ＶＣｏｍｐとして信号線３０８に出力する。

時刻Ｔ３では、各ＡＤ変換部１０５の比較器４０１は、ランプ信号Ｖｒａｍｐと画素信号（Ｎ信号）ＶＣｏｍｐとの大小関係が逆転すると（図５（ｂ））、出力信号を反転させ、カウンタ４０４は、カウント値のカウント動作を停止する（図５（ｃ））。ラッチ部４０３は、カウンタ４０４のカウント値をラッチし、Ｎメモリ４０６は、ラッチ部４０３がラッチしたカウント値をＮ信号のカウント値として保持する。Ｎ信号のカウント値は、信号線３０８のＮ信号をアナログからデジタルに変換したデジタル値である。その後、ランプ回路４０２は、ランプ信号Ｖｒａｍｐを初期状態にリセットする（図５（ｂ））。

時刻Ｔ４では、制御回路１０４は、転送パルスＴＸ[１，１]をアサートする（図５（ａ））。すると、分割領域２０１の左上のＲ１画素１０７および分割領域２０２の左上のＧｒ１画素１０７では、転送スイッチ３０２は、フォトダイオード３０１により変換された電荷をＦＤ３０３に転送する。これにより、分割領域２０１の左上のＲ１画素１０７および分割領域２０２の左上のＧｒ１画素１０７は、フォトダイオード３０１により変換された電荷に基づくＳ信号を画素信号ＶＣｏｍｐとして信号線３０８に出力する。画素信号（Ｓ信号）ＶＣｏｍｐは、変化を開始し、やがて安定する（図５（ｂ））。

時刻Ｔ５では、ランプ回路４０２は、ランプ信号ＶＲａｍｐのレベル変化を開始し（図５（ｂ））、カウンタ４０４は、カウント値のカウント動作を開始する（図５（ｃ））。

時刻Ｔ６では、各ＡＤ変換部１０５の比較器４０１は、ランプ信号Ｖｒａｍｐと画素信号（Ｓ信号）ＶＣｏｍｐとの大小関係が逆転すると（図５（ｂ））、出力信号を反転させ、カウンタ４０４は、カウント値のカウント動作を停止する（図５（ｃ））。ラッチ部４０３は、カウンタ４０４のカウント値をラッチし、Ｓメモリ４０５は、ラッチ部４０３がラッチしたカウント値をＳ信号のカウント値として保持する。Ｓ信号のカウント値は、信号線３０８のＳ信号をアナログからデジタルに変換したデジタル値である。

時刻Ｔ７では、制御回路１０４は、転送パルスＴＸ[１，１]をネゲートし、行選択パルスＳＥＬＹ[１]および列選択パルスＳＥＬＸ[１]をネゲートする（図５（ａ））。分割領域２０１の左上のＲ１画素１０７および分割領域２０２の左上のＧｒ１画素１０７では、転送スイッチ３０２は、上記の電荷の転送を終了し、行選択スイッチ３０５および列選択スイッチ３０６は、オフになる。この後、差分回路４０７は、Ｓメモリ４０５のＳ信号のカウント値とＮメモリ４０６のカウント値との差分を画像信号として出力部１０６に出力する。出力部１０６は、分割領域２０１の左上のＲ１画素１０７と分割領域２０２の左上のＧｒ１画素１０７の画像信号を出力する。

以上により、左上のＲ１画素１０７とＧｒ画素１０７のＡＤ変換が終了し、以降、右隣の画素１０７を選択し、ＡＤ変換の動作を繰り返す。

時刻Ｔ８では、制御回路１０４は、行選択パルスＳＥＬＹ[１]および列選択パルスＳＥＬＸ[２]をアサートする（図５（ａ））。すると、偶数列の分割領域２０１では、Ｇｒ２画素１０７の行選択スイッチ３０５および列選択スイッチ３０６がオンになる。奇数列の分割領域２０２では、Ｒ２画素１０７の行選択スイッチ３０５および列選択スイッチ３０６がオンになる。

また、時刻Ｔ８では、制御回路１０４は、リセットパルスＲＳＴ[１]をアサートする。すると、分割領域２０１および２０２内の第１行のリセットスイッチ３０７は、ＦＤ３０３に蓄積されている電荷をリセットする。

時刻Ｔ９では、制御回路１０４は、リセットパルスＲＳＴ[１]をネゲートし（図５（ａ））、ランプ回路４０２は、ランプ信号ＶＲａｍｐのレベル変化を開始し（図５（ｂ））、カウンタ４０４は、カウント値のカウント動作を開始する（図５（ｃ））。分割領域２０１のＧｒ２画素１０７および分割領域２０２のＲ２画素１０７は、ＦＤ３０３のリセット解除に基づくＮ信号を画素信号ＶＣｏｍｐとして信号線３０８に出力する。

各ＡＤ変換部１０５の比較器４０１は、ランプ信号Ｖｒａｍｐと画素信号（Ｎ信号）ＶＣｏｍｐとの大小関係が逆転すると、出力信号を反転させ、カウンタ４０４は、カウント値のカウント動作を停止する（図５（ｃ））。ラッチ部４０３は、カウンタ４０４のカウント値をラッチし、Ｎメモリ４０６は、ラッチ部４０３がラッチしたカウント値をＮ信号のカウント値として保持する。

時刻Ｔ１０では、制御回路１０４は、転送パルスＴＸ[２，１]をアサートする（図５（ａ））。すると、分割領域２０１のＧｒ２画素１０７および分割領域２０２のＲ２画素１０７では、転送スイッチ３０２は、フォトダイオード３０１により変換された電荷をＦＤ３０３に転送する。これにより、分割領域２０１の左上のＲ１画素１０７および分割領域２０２の左上のＧｒ１画素１０７は、フォトダイオード３０１により変換された電荷に基づくＳ信号を画素信号ＶＣｏｍｐとして信号線３０８に出力する。

その後、ランプ回路４０２は、ランプ信号ＶＲａｍｐのレベル変化を開始し、カウンタ４０４は、カウント値のカウント動作を開始する。各ＡＤ変換部１０５の比較器４０１は、ランプ信号Ｖｒａｍｐと画素信号（Ｓ信号）ＶＣｏｍｐとの大小関係が逆転すると、出力信号を反転させ、カウンタ４０４は、カウント値のカウント動作を停止する。ラッチ部４０３は、カウンタ４０４のカウント値をラッチし、Ｓメモリ４０５は、ラッチ部４０３がラッチしたカウント値をＳ信号のカウント値として保持する。

時刻Ｔ１１では、出力部１０６は、分割領域２０１のＲ１画素１０７と分割領域２０２のＧｒ１画素１０７の画像信号の出力を終了する。

時刻Ｔ１２では、制御回路１０４は、転送パルスＴＸ[２，１]をネゲートし、行選択パルスＳＥＬＹ[１]および列選択パルスＳＥＬＸ[２]をネゲートする（図５（ａ））。分割領域２０１のＧｒ２画素１０７および分割領域２０２のＲ２画素１０７では、転送スイッチ３０２は、上記の電荷の転送を終了し、行選択スイッチ３０５および列選択スイッチ３０６は、オフになる。この後、差分回路４０７は、Ｓメモリ４０５のＳ信号のカウント値とＮメモリ４０６のカウント値との差分を画像信号として出力部１０６に出力する。出力部１０６は、分割領域２０１のＧｒ２画素１０７と分割領域２０２のＲ２画素１０７の画像信号を出力する。

図６（ａ）〜（ｄ）は、読み出しの負荷を示すタイミングチャートである。図６（ａ）は、制御回路１０４が生成する行選択パルスＳＥＬＸおよび列選択パルスＳＥＬＹのタイミングチャートである。図６（ｂ）は、偶数列の分割領域２０１の画素信号の読み出し時の電流のタイミングチャートである。図６（ｃ）は、奇数列の分割領域２０２の画素信号の読み出し時の電流のタイミングチャートである。図６（ｄ）は、偶数列の分割領域２０１の画素信号の読み出し時の電流と奇数列の分割領域２０２の画素信号の読み出し時の電流との合計の電流のタイミングチャートである。

時刻Ｔ１では、制御回路１０４は、ＡＤ変換を行う左上のＲ１画素１０７とＧｒ１画素１０７を選択するため、行選択パルスＳＥＬＹ[１]および列選択パルスＳＥＬＸ[１]をアサートする（図６（ａ））。分割領域２０１では、定電流源３０９は、Ｒ１画素１０７のＦＤ３０３と増幅トランジスタ３０４と信号線３０８に定電流を供給する。分割領域２０２では、定電流源３０９は、Ｇｒ１画素１０７のＦＤ３０３と増幅トランジスタ３０４と信号線３０８に定電流を供給する。定電流源３０９は、電流切り替え信号により、電流を切り替え可能である。

図６（ｂ）〜（ｄ）では、Ｇｒ画素とＧｂ画素の信号を読み出す際の電流が、Ｒ画素とＢ画素の信号を読み出す際の電流の２倍である場合を示す。説明の簡便化のために、相対的に、Ｒ画素とＢ画素の電流値を１とし、Ｇｒ画素とＧｂ画素の電流値を２とする。偶数列の分割領域２０１の左上のＲ１画素は、電流が１まで増加する（図６（ｂ））。一方、奇数列の分割領域２０２の左上のＧｒ１画素は、電流が２まで増加する（図６（ｃ））。したがって、偶数列の分割領域２０１のＲ１画素の電流と奇数列の分割領域２０２のＧｒ１画素の電流との合計の電流は３となる（図６（ｄ））。この電流は、行選択パルスＳＥＬＹ[１]および列選択パルスＳＥＬＸ[１]がアサートされている間、流れ続けるため、ＡＤ変換が完了し、行選択パルスＳＥＬＹ[１]および列選択パルスＳＥＬＸ[１]がネゲートされる時刻Ｔ７まで流れる。

時刻Ｔ８では、制御回路１０４は、ＡＤ変換を行うＧｒ２画素１０７とＲ２画素１０７を選択するため、行選択パルスＳＥＬＹ[１]および列選択パルスＳＥＬＸ[２]をアサートする（図６（ａ））。分割領域２０１では、定電流源３０９は、Ｇｒ２画素１０７のＦＤ３０３と増幅トランジスタ３０４と信号線３０８に定電流を供給する。分割領域２０２では、定電流源３０９は、Ｒ２画素１０７のＦＤ３０３と増幅トランジスタ３０４と信号線３０８に定電流を供給する。

偶数列の分割領域２０１のＧｒ２画素は、電流が２まで増加する（図６（ｂ））。一方、奇数列の分割領域２０２のＲ２画素は、電流が１まで減少する（図６（ｃ））。したがって、偶数列の分割領域２０１のＧｒ２画素の電流と奇数列の分割領域２０２のＲ２画素の電流との合計の電流は３となり、時刻Ｔ７以前と同じである（図６（ｄ））。この電流は、行選択パルスＳＥＬＹ[１]および列選択パルスＳＥＬＸ[２]がアサートされている間、流れ続けるため、ＡＤ変換が完了し、行選択パルスＳＥＬＹ[１]および列選択パルスＳＥＬＸ[２]がネゲートされる時刻Ｔ９まで流れる。

以上のように、固体撮像素子１００は、偽色の発生を低減しつつ消費電力の増加を抑制するため、画素１０７の色フィルタの色毎に、画素１０７の信号の読み出す電流の大きさを変える。その場合、各分割領域２０１および２０２の読み出す画素１０７の色フィルタの色が順次変わるため、電流も変化する。固体撮像素子１００は、分割領域２０１および２０２の各行の画素数を奇数にすることで、全ての分割領域２０１および２０２の合計の電流の変動を抑えることができる。これにより、固体撮像素子１００は、電源の負荷変動を低減し、画質の劣化を抑えることができる。また、固体撮像素子１００は、分割領域２０１および２０２の各行の画素数を奇数にするだけで実現可能であり、固体撮像素子１００の後段回路での信号の並び替え等を行うことが必要ない。

なお、本実施形態では各分割領域２０１および２０２の各行の画素数が奇数である場合の例を示したが、各列の画素数が奇数であってもよい。その場合、固体撮像素子１００は、第１列の上の画素から下の画素に向けて順次、信号を読み出し、その後、第２列の上の画素から下の画素に向けて順次、信号を読み出す。

以上のように、固体撮像素子１００の複数の画素１０７には、複数の色フィルタがそれぞれ設けられる。固体撮像素子１００の複数の画素１０７の色フィルタの配列は、図２に示すように、ベイヤ配列である。複数の分割領域２０１，２０２の各々は、各行の画素数または各列の画素数が奇数である。分割領域２０１の中の複数の画素１０７の色フィルタの配列は、分割領域２０２の中の複数の画素１０７の色フィルタの配列とは異なる。

分割領域２０１が分割領域２０１の中の複数の画素１０７のうちのＧｒ画素またはＧｂ画素の信号をＡＤ変換部１０５に出力する場合には、第１の電流が流れる。分割領域２０１が分割領域２０１の中の複数の画素１０７のうちのＲ画素またはＢ画素の信号をＡＤ変換部１０５に出力する場合には、第１の電流とは異なる第２の電流が流れる。第１の電流は、第２の電流より大きく、例えば第２の電流の２倍である。

分割領域２０２が分割領域２０２の中の複数の画素１０７のうちのＧｒ画素またはＧｂ画素の信号をＡＤ変換部１０５に出力する場合には、第１の電流が流れる。分割領域２０２が分割領域２０２の中の複数の画素１０７のうちのＲ画素またはＢ画素の信号をＡＤ変換部１０５に出力する場合には、第１の電流とは異なる第２の電流が流れる。第１の電流は、第２の電流より大きく、例えば第２の電流の２倍である。

複数の信号線３０８は、複数の分割領域２０１，２０２と複数のＡＤ変換部１０５をそれぞれ接続する。複数の定電流源３０９は、複数の信号線３０８にそれぞれ接続される。複数の定電流源３０９の各々は、Ｇｒ画素またはＧｂ画素の信号がＡＤ変換部１０５に出力される場合には第１の電流を流し、Ｒ画素またはＢ画素の信号がＡＤ変換部１０５に出力される場合には第２の電流を流す。

分割領域２０１がＧｒ画素またはＧｂ画素の信号を分割領域２０１に対応するＡＤ変換部１０５に出力すると同時に、分割領域２０２がＲ画素またはＢ画素の信号を分割領域２０２に対応するＡＤ変換部１０５に出力する。また、分割領域２０１がＲ画素またはＢ画素の信号を分割領域２０１に対応するＡＤ変換部１０５に出力すると同時に、分割領域２０２がＧｒ画素またはＧｂ画素の信号を分割領域２０２に対応するＡＤ変換部１０５に出力する。

分割領域２０１と分割領域２０２は、異なる色フィルタが設けられた画素１０７の信号をそれぞれに対応するＡＤ変換部１０５に同時に出力する。また、分割領域２０１と分割領域２０２は、出力時に異なる電流が流れる画素１０７の信号をそれぞれに対応するＡＤ変換部１０５に同時に出力する。

（第２の実施形態）
図７は、本発明の第２の実施形態による画素部１０３の構成例を示す図である。本実施形態では、分割領域５０１および５０２の各行の画素数が偶数の場合であっても、偶数列の分割領域５０１の画素１０７と奇数列の分割領域５０２の画素１０７とで、信号を読み出す順番を変えることで、電源の負荷変動を低減する。以下、本実施形態が第１の実施形態と異なる点を説明する。

画素部１０３は、行方向および列方向に分割された複数の分割領域５０１，５０２を有する。画素部１０３は、ｍ行ｎ列の分割領域５０１，５０２を有する。分割領域５０１は、偶数列の分割領域である。分割領域５０２は、奇数列の分割領域である。分割領域５０１および５０２は、それぞれ、例えば１６行１０列の画素１０７を有する。複数の画素１０７には、赤（Ｒ），緑（Ｇｒ），緑（Ｇｂ），青（Ｂ）のベイヤ配列の色フィルタが設けられる。Ｒ画素は、Ｒの色フィルタが設けられた画素１０７を示す。Ｇｒ画素は、Ｇｒの色フィルタが設けられた画素１０７を示す。Ｇｂ画素は、Ｇｂの色フィルタが設けられた画素１０７を示す。Ｂ画素は、Ｂの色フィルタが設けられた画素１０７を示す。

複数のＡＤ変換部１０５は、それぞれ、複数の分割領域５０１，５０２毎に設けられる。偶数列のＡＤ変換部１０５は、偶数列の分割領域５０１の各々の中で、左上の画素１０７から右方向の画素１０７に向けて順次、ＡＤ変換を行う。第１行の１０画素のＡＤ変換が完了すると、偶数列のＡＤ変換部１０５は、次行の左端の画素１０７から右端の画素１０７に向けて、ＡＤ変換を繰り返し、分割領域５０１内の全画素１０７のＡＤ変換を行う。図７中の画素１０７のＲ，Ｇｒ，Ｇｂ，Ｂの下に記載した数字は、ＡＤ変換を行う順序を示している。

一方、奇数列のＡＤ変換部１０５は、奇数列の分割領域５０２内の偶数列の画素１０７と奇数列の画素１０７との順番を入れ替えて、ＡＤ変換を行う。つまり、奇数列のＡＤ変換部１０５は、まず、奇数列の分割領域５０２内の左上のＲ２画素の右隣のＧｒ１画素の信号をＡＤ変換し、続いて、左上のＲ２画素の信号をＡＤ変換する。以降、奇数列のＡＤ変換部１０５は、奇数列の分割領域５０２内の偶数列の画素１０７と奇数列の画素１０７の順番を入れ替えて、ＡＤ変換を順次行う。奇数列のＡＤ変換部１０５は、Ｇｒ９画素とＲ１０画素のＡＤ変換を完了すると、次行へ移り、Ｂ１１画素とＧｂ１２画素のＡＤ変換を行い、分割領域５０２内の全画素のＡＤ変換を行う。また、偶数列のＡＤ変換部１０５と奇数列のＡＤ変換部１０５は、偶数列の分割領域５０１と奇数列の分割領域５０２の信号のＡＤ変換を同時に行う。

例えば、Ｇｒ画素およびＧｂ画素を読み出す際の電流は、Ｒ画素およびＢ画素を読み出す際の電流の２倍である。偶数列のＡＤ変換部１０５が偶数列の分割領域５０１のＲ画素の信号を読み出している時には、奇数列のＡＤ変換部１０５は、奇数列の分割領域５０２のＧｒ画素の信号を読み出している。また、偶数列のＡＤ変換部１０５が偶数列の分割領域５０１のＧｒ画素の信号を読み出している時には、奇数列のＡＤ変換部１０５は、奇数列の分割領域５０２のＲ画素の信号を読み出している。
また、偶数列のＡＤ変換部１０５が偶数列の分割領域５０１のＧｂ画素の信号を読み出している時には、奇数列のＡＤ変換部１０５は、奇数列の分割領域５０２のＢ画素の信号を読み出している。また、偶数列のＡＤ変換部１０５が偶数列の分割領域５０１のＢ画素の信号を読み出している時には、奇数列のＡＤ変換部１０５は、奇数列の分割領域５０２のＧｂ画素の信号を読み出している。
したがって、偶数列の分割領域５０１の画素信号の読み出し時の電流と、奇数列の分割領域５０２の画素信号の読み出し時の電流との合計の電流の変動を抑え、読み出し時の負荷の変動を抑えることができ、電源電圧の変動を低減することができる。つまり、画質の劣化を低減することができる。

図８は、図７の奇数列の分割領域５０２の構成例を示す回路図である。分割領域５０２は、１６行１０列の複数の画素１０７を有する。各画素１０７は、図３と同様の構成を有する。図８では、図３と同じ番号を付している部分は、図３と同様のため、説明を省略する。偶数列の分割領域５０１は、図３の偶数列の分割領域２０１に対して、各行の画素数が１１画素から１０画素に変わったのみであるため、説明を省略する。

奇数列の分割領域５０２の読み出し順序は、分割領域５０２内の偶数列の画素１０７と奇数列の画素１０７とを入れ替えて読み出す。列選択スイッチ３０６に接続する列選択パルスＳＥＬＸ[ｘ]（ｘ＝１〜１０）が列選択スイッチ３０６に入力される関係と、転送パルスＴＸ［ｘ，ｙ］が転送スイッチ３０２に入力される関係が、奇数列の分割領域５０２と偶数列の分割領域５０１とで異なる。

第１行第２列のＧｒ１画素の列選択スイッチ３０６および転送スイッチ３０２のゲート端子に、列選択パルスＳＥＬＸ[１]および転送パルスＴＸ［１，１］が入力される。列選択パルスＳＥＬＸ[１]および転送パルスＴＸ［１，１］がアサートされると、偶数列の分割領域５０１のＲ１画素と奇数列の分割領域５０２のＧｒ１画素の信号が読み出される。

第１行第１列のＲ２画素の列選択スイッチ３０６および転送スイッチ３０２のゲート端子に、列選択パルスＳＥＬＸ[２]および転送パルスＴＸ［２，１］が入力される。列選択パルスＳＥＬＸ[２]および転送パルスＴＸ［２，１］がアサートされると、偶数列の分割領域５０１のＧｒ２画素と奇数列の分割領域５０２のＲ２画素の信号が読み出される。

他の画素も同様に、偶数列の画素と奇数列の画素の順序を入れ替えて、列選択パルスＳＥＬＸ[ｘ]および転送パルスＴＸ[ｘ，ｙ]が入力される。

このように、奇数列の分割領域５０２において、列選択パルスＳＥＬＸ[ｘ]と転送パルスＴＸ[ｘ，ｙ]を偶数列の画素と奇数列の画素の順序を入れ替えて入力することで、読み出す順序も入れ替えることができる。

以上のように、固体撮像素子１００は、偽色の発生を低減しつつ消費電力の増加を抑制するため、画素１０７の色フィルタの色毎に、画素１０７の信号の読み出す電流の大きさを変える。その際、固体撮像素子１００は、偶数列の分割領域５０１と奇数列の分割領域５０２とで、画素１０７の信号を読み出す順序を変えることで、全ての分割領域５０１および５０２の合計の電流の変動を抑えることができる。これにより、固体撮像素子１００は、電源の負荷変動を低減し、画質の劣化を抑えることができる。

また、固体撮像素子１００は、偶数列の分割領域５０１と奇数列の分割領域５０２とで、列選択パルスＳＥＬＸ[ｘ]および転送パルス[ｘ，ｙ]の入力の順序を変えるだけで実現可能である。固体撮像素子１００の後段回路は、信号の並び替え等を行う必要がない。

分割領域５０１は、分割領域５０１の中の複数の画素１０７の信号をＡＤ変換部１０５に順に出力する。分割領域５０２は、分割領域５０２の中の複数の画素１０７の信号をＡＤ変換部１０５に順に出力する。分割領域５０１が分割領域５０１の中の複数の画素１０７の信号をＡＤ変換部１０５に出力する順番は、分割領域５０２が分割領域５０２の中の複数の画素１０７の信号をＡＤ変換部１０５に出力する順番とは異なる。

（第３の実施形態）
図９は、本発明の第３の実施形態による撮像システム９００の構成例を示す図である。撮像システム９００は、例えばデジタルカメラであり、レンズ部９０１と、レンズ駆動装置９０２と、シャッタ９０３と、シャッタ駆動装置９０４と、第１または第２の実施形態の固体撮像素子１００と、信号処理回路９０６とを有する。さらに、撮像システム９００は、タイミング発生部９０７と、メモリ部９０８と、全体制御部９０９と、記録媒体Ｉ／Ｆ部９１０と、記録媒体９１１と、表示部９１２とを有する。

レンズ部９０１は、被写体の光学像を固体撮像素子１００に結像させるレンズ部である。レンズ駆動装置９０２は、レンズ部９０１のズーム制御、フォーカス制御、絞り制御などを行う。シャッタ９０３は、メカニカルシャッタである。シャッタ駆動装置９０４は、シャッタ９０３を制御する。固体撮像素子１００は、例えばＣＭＯＳイメージセンサであり、レンズ部９０１により結像された被写体を画像信号に変換する。信号処理回路９０６は、固体撮像素子１００より出力される画像信号に対して、各種の補正やデータ圧縮等の信号処理を行う。

タイミング発生部９０７は、固体撮像素子１００および信号処理回路９０６に対して、各種タイミング信号を出力する。メモリ部９０８は、画像データを一時的に記憶する。全体制御部９０９は、各種演算と撮像システム９００の全体を制御する。記録媒体Ｉ／Ｆ部９１０は、記録媒体９１１に対して、記録または読み出しを行うためのインターフェースである。記録媒体９１１は、画像データの記録または読み出しを行う半導体メモリ等の着脱可能な記録媒体である。表示部９１２は、各種情報や画像を表示する。

次に、撮像システム９００の動作について説明する。撮像システム９００は、メイン電源がオンされると、制御系の電源がオンし、更に信号処理回路９０６などの撮像系回路の電源がオンされる。その後、撮像システム９００は、レリーズボタンが押されると、撮影動作を開始し、固体撮像素子１００が画像信号を生成する。撮影動作が終了すると、信号処理回路９０６は、固体撮像素子１００から出力された画像信号に対して、補正演算や画像処理を行う。全体制御部９０９は、信号処理回路９０６が出力する画像データをメモリ部９０８に書き込む。そして、全体制御部９０９は、メモリ部９０８に書き込まれたデータを、記録媒体Ｉ／Ｆ部９１０を介して、記録媒体９１１に記録する。また、全体制御部９０９が外部のコンピュータ等に出力し、そのコンピュータ等が画像の加工を行うことができる。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形および変更が可能である。固体撮像素子１００は、デジタルカメラ、ビデオカメラの他、スマートフォン、タブレット、工業用カメラ、医療用カメラ、車載カメラ等に適用可能である。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０３ 画素部、１０５ ＡＤ変換部、１０７ 画素、２０１ 偶数列の分割領域、２０２ 奇数列の分割領域、３０１ フォトダイオード、３０２ 転送スイッチ、３０３ フローティングディフュージョン、３０４ 増幅トランジスタ、３０５ 行選択スイッチ、３０６ 列選択スイッチ、３０７ リセットスイッチ、３０８ 信号線、３０９ 定電流源

Claims (19)

1. 行列状に配列され、各々が光電変換に基づく信号を生成する複数の画素と、
   複数の入力部とを有し、
   前記複数の画素は、各々が２行以上かつ２列以上の行列状に配列された複数の画素を有する複数の分割領域に分割され、
   前記複数の分割領域は、それぞれ、前記分割領域の中の複数の画素のうちのいずれか１つの画素の信号を前記複数の入力部に出力し、
   前記複数の分割領域の各々は、前記分割領域の中の複数の画素のうちの第１の画素の信号を前記入力部に出力する場合には第１の電流が流れ、前記分割領域の中の複数の画素のうちの第２の画素の信号を前記入力部に出力する場合には前記第１の電流とは異なる第２の電流が流れ、
   前記複数の分割領域のうちの第１の分割領域が前記第１の画素の信号を前記複数の入力部のうちの第１の入力部に出力すると同時に、前記複数の分割領域のうちの第２の分割領域が前記第２の画素の信号を前記複数の入力部のうちの第２の入力部に出力することを特徴とする撮像装置。
2. 前記複数の分割領域は、２行以上かつ２列以上の行列状に配列されていることを特徴とする請求項１に記載の撮像装置。
3. 前記複数の分割領域の各々は、各行の画素数または各列の画素数が奇数であることを特徴とする請求項１または２に記載の撮像装置。
4. 前記撮像装置の前記複数の画素には複数の色フィルタがそれぞれ設けられ、
   前記第１の分割領域の中の複数の画素の色フィルタの配列は、前記第２の分割領域の中の複数の画素の色フィルタの配列とは異なることを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
5. 前記撮像装置の前記複数の画素の色フィルタの配列は、ベイヤ配列であることを特徴とする請求項４に記載の撮像装置。
6. 前記第１の画素には、第１の色フィルタが設けられ、
   前記第２の画素には、前記第１の色フィルタとは異なる第２の色フィルタが設けられていることを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。
7. 前記撮像装置の前記複数の画素には複数の色フィルタがそれぞれ設けられ、
   前記第１の分割領域と前記第２の分割領域は、異なる色フィルタが設けられた画素の信号をそれぞれ前記第１の入力部と前記第２の入力部に同時に出力することを特徴とする請求項１〜６のいずれか１項に記載の撮像装置。
8. 前記第１の分割領域と前記第２の分割領域は、出力時に異なる電流が流れる画素の信号をそれぞれ前記第１の入力部と前記第２の入力部に同時に出力することを特徴とする請求項１〜７のいずれか１項に記載の撮像装置。
9. 前記第１の色フィルタは、緑の色フィルタであり、
   前記第２の色フィルタは、赤または青の色フィルタであることを特徴とする請求項６に記載の撮像装置。
10. 前記第１の電流は、前記第２の電流より大きいことを特徴とする請求項９に記載の撮像装置。
11. 前記第１の分割領域が前記第１の分割領域の中の複数の画素の信号を前記第１の入力部に出力する順番は、前記第２の分割領域が前記第２の分割領域の中の複数の画素の信号を前記第２の入力部に出力する順番とは異なることを特徴とする請求項１〜１０のいずれか１項に記載の撮像装置。
12. 前記撮像装置は、
    前記複数の分割領域と前記複数の入力部をそれぞれ接続する複数の信号線と、
    前記複数の信号線にそれぞれ接続される複数の電流源とを有し、
    前記複数の電流源の各々は、前記第１の画素の信号が前記入力部に出力される場合には前記第１の電流を流し、前記第２の画素の信号が前記入力部に出力される場合には前記第２の電流を流すことを特徴とする請求項１〜１１のいずれか１項に記載の撮像装置。
13. 行列状に配列され、各々が光電変換に基づく信号を生成する複数の画素と、
    複数の入力部とを有し、
    前記複数の画素は、各々が２行以上かつ２列以上の行列状に配列された複数の画素を有する複数の分割領域に分割され、
    前記複数の分割領域は、それぞれ、前記分割領域の中の複数の画素のうちのいずれか１つの画素の信号を前記複数の入力部に出力し、
    前記複数の分割領域の各々は、各行の画素数または各列の画素数が奇数であることを特徴とする撮像装置。
14. 行列状に配列され、各々が光電変換に基づく信号を生成する複数の画素と、
    複数の入力部とを有し、
    前記複数の画素には、複数の色フィルタがそれぞれ設けられ、
    前記複数の画素は、各々が２行以上かつ２列以上の行列状に配列された複数の画素を有する複数の分割領域に分割され、
    前記複数の分割領域は、それぞれ、前記分割領域の中の複数の画素のうちのいずれか１つの画素の信号を前記複数の入力部に出力し、
    前記複数の分割領域のうちの第１の分割領域の中の複数の画素の色フィルタの配列は、前記複数の分割領域のうちの第２の分割領域の中の複数の画素の色フィルタの配列とは異なることを特徴とする撮像装置。
15. 行列状に配列され、各々が光電変換に基づく信号を生成する複数の画素と、
    複数の入力部とを有し、
    前記複数の画素は、各々が２行以上かつ２列以上の行列状に配列された複数の画素を有する複数の分割領域に分割され、
    前記複数の分割領域は、それぞれ、前記分割領域の中の複数の画素のうちのいずれか１つの画素の信号を前記複数の入力部に出力し、
    前記複数の分割領域の各々の中の複数の画素は、第１の色フィルタが設けられた第１の画素と、前記第１の色フィルタとは異なる第２の色フィルタが設けられた第２の画素とを有し、
    前記複数の分割領域のうちの第１の分割領域が前記第１の画素の信号を前記複数の入力部のうちの第１の入力部に出力すると同時に、前記複数の分割領域のうちの第２の分割領域が前記第２の画素の信号を前記複数の入力部のうちの第２の入力部に出力することを特徴とする撮像装置。
16. 行列状に配列され、各々が光電変換に基づく信号を生成する複数の画素と、
    複数の入力部とを有し、
    前記複数の画素は、各々が２行以上かつ２列以上の行列状に配列された複数の画素を有する複数の分割領域に分割され、
    前記複数の分割領域は、それぞれ、前記分割領域の中の複数の画素のうちのいずれか１つの画素の信号を前記複数の入力部に出力し、
    前記複数の分割領域のうちの第１の分割領域が前記第１の分割領域の中の複数の画素の信号を前記第１の入力部に出力する順番は、前記複数の分割領域のうちの第２の分割領域が前記第２の分割領域の中の複数の画素の信号を前記第２の入力部に出力する順番とは異なることを特徴とする撮像装置。
17. 行列状に配列され、各々が光電変換に基づく信号を生成する複数の画素と、
    複数の入力部とを有する撮像装置の制御方法であって、
    前記複数の画素は、各々が２行以上かつ２列以上の行列状に配列された複数の画素を有する複数の分割領域に分割され、
    前記複数の分割領域が、それぞれ、前記分割領域の中の複数の画素のうちのいずれか１つの画素の信号を前記複数の入力部に出力し、
    前記複数の分割領域の各々は、前記分割領域の中の複数の画素のうちの第１の画素の信号を前記入力部に出力する場合には第１の電流が流れ、前記分割領域の中の複数の画素のうちの第２の画素の信号を前記入力部に出力する場合には前記第１の電流とは異なる第２の電流が流れ、
    前記複数の分割領域のうちの第１の分割領域が前記第１の画素の信号を前記複数の入力部のうちの第１の入力部に出力すると同時に、前記複数の分割領域のうちの第２の分割領域が前記第２の画素の信号を前記複数の入力部のうちの第２の入力部に出力することを特徴とする撮像装置の制御方法。
18. 行列状に配列され、各々が光電変換に基づく信号を生成する複数の画素と、
    複数の入力部とを有する撮像装置の制御方法であって、
    前記複数の画素は、各々が２行以上かつ２列以上の行列状に配列された複数の画素を有する複数の分割領域に分割され、
    前記複数の分割領域の各々の中の複数の画素は、第１の色フィルタが設けられた第１の画素と、前記第１の色フィルタとは異なる第２の色フィルタが設けられた第２の画素とを有し、
    前記複数の分割領域が、それぞれ、前記分割領域の中の複数の画素のうちのいずれか１つの画素の信号を前記複数の入力部に出力し、
    前記複数の分割領域のうちの第１の分割領域が前記第１の画素の信号を前記複数の入力部のうちの第１の入力部に出力すると同時に、前記複数の分割領域のうちの第２の分割領域が前記第２の画素の信号を前記複数の入力部のうちの第２の入力部に出力することを特徴とする撮像装置の制御方法。
19. 行列状に配列され、各々が光電変換に基づく信号を生成する複数の画素と、
    複数の入力部とを有する撮像装置の制御方法であって、
    前記複数の画素は、各々が２行以上かつ２列以上の行列状に配列された複数の画素を有する複数の分割領域に分割され、
    前記複数の分割領域が、それぞれ、前記分割領域の中の複数の画素のうちのいずれか１つの画素の信号を前記複数の入力部に出力し、
    前記複数の分割領域のうちの第１の分割領域が前記第１の分割領域の中の複数の画素の信号を前記第１の入力部に出力する順番が、前記複数の分割領域のうちの第２の分割領域が前記第２の分割領域の中の複数の画素の信号を前記第２の入力部に出力する順番とは異なるように、前記第１の分割領域と前記第２の分割領域が、前記第１の入力部と前記第２の入力部にそれぞれ信号を出力することを特徴とする撮像装置の制御方法。

Images