JP2002050877A

JP2002050877A - 多層配線基板

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Publication number: JP2002050877A
Application number: JP2000233111A
Authority: JP
Inventors: Yoshihiro Nabe; 義博鍋
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2000-08-01
Filing date: 2000-08-01
Publication date: 2002-02-15
Anticipated expiration: 2020-08-01
Also published as: JP3796104B2

Abstract

(57)【要約】【課題】直交させた平行配線群を有する多層配線基板
において、半導体素子の同時スイッチングによる電位変
動により発生する電源／接地ノイズを低減する。【解決手段】第１の平行配線群Ｌ１を有する第１の絶
縁層Ｉ４上に、第１の平行配線群Ｌ１と直交する第２の
平行配線群Ｌ２を有する第２の絶縁層Ｉ２を積層し、第
１および第２の平行配線群Ｌ１・Ｌ２を貫通導体群Ｔ２
で電気的に接続して成る積層配線体を具備して成り、第
１および第２の平行配線群Ｌ１・Ｌ２はそれぞれ信号配
線Ｓ１・Ｓ２、電源配線Ｐ１・Ｐ２および接地配線Ｇ１
・Ｇ２を有するとともに、電源配線Ｐ１・Ｐ２および／
または接地配線Ｇ１・Ｇ２の導電率を信号配線Ｓ１・Ｓ
２の導電率よりも小さくしてある多層配線基板である。
半導体素子の同時スイッチングによる電源配線Ｐ１・Ｐ
２および／または接地配線Ｇ１・Ｇ２の電位変動を減衰
させ、電源／接地ノイズを低減させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路素子
等の半導体素子を収納するための半導体素子収納用パッ
ケージや半導体素子が搭載される電子回路基板等に使用
される多層配線基板に関し、より詳細には高速動作およ
び高密度実装に対応すると同時に優れたノイズ抑制効果
を持つ配線構造を有する多層配線基板に関するものであ
る。

【０００２】

【従来の技術】従来、半導体素子収納用パッケージや電
子回路基板等に使用される多層配線基板においては、内
部配線用の配線導体の形成にあたって、アルミナ等のセ
ラミックスからなる絶縁層とタングステン（Ｗ）等の高
融点金属からなる配線導体とを交互に積層して多層配線
基板を形成していた。

【０００３】従来の多層配線基板においては、内部配線
用配線導体のうち信号配線は通常、ストリップ配線構造
とされており、信号配線として形成された配線導体の上
下に絶縁層を介していわゆるベタパターン形状の広面積
の接地（グランド）層または電源層が形成されていた。

【０００４】また、多層配線基板が取り扱う電気信号の
高速化に伴い、絶縁層を比誘電率が10程度であるアルミ
ナセラミックスに代えて比誘電率が3.5〜５と比較的小
さいポリイミド樹脂やエポキシ樹脂を用いて形成し、こ
の絶縁層上に蒸着法やスパッタリング法等の気相成長法
による薄膜形成技術を用いて銅（Ｃｕ）からなる内部配
線用導体層を形成し、フォトリソグラフィ法により微細
なパターンの配線導体を形成して、この絶縁層と配線導
体とを多層化することにより高密度・高機能でかつ半導
体素子の高速作動が可能となる多層配線基板を得ること
も行なわれていた。

【０００５】一方、多層配線基板の内部配線の配線構造
として、配線のインピーダンスの整合によるリンギング
ノイズの低減や信号配線間のクロストークの低減等を図
り、しかも高密度配線を実現するために、各絶縁層の上
面に平行配線群を形成し、これを多層化して各層の配線
群のうち所定の配線同士をビア導体やスルーホール導体
等の貫通導体を介して電気的に接続する構造が提案され
ている。

【０００６】このような平行配線群を有する多層配線基
板においては、この多層配線基板に搭載される半導体素
子とこの多層配線基板が実装される実装ボードとを電気
的に接続するために、多層配線基板内で各平行配線群の
うちから適当な配線を選択し、異なる配線層間における
配線同士の接続はビア導体等の貫通導体を介して行なわ
れる。

【０００７】そして、このような多層配線基板によれ
ば、信号線をストリップ線路で構成する場合に比べて配
線層の層数を削減できるとともに、平行配線群内および
平行配線群間において、信号配線間のクロストークを低
減することができるものである。

【０００８】

【発明が解決しようとする課題】近年の半導体素子の高
速化・高密度化に伴い、多層配線基板の内部に発生する
ノイズがこの多層配線基板に搭載される半導体素子や周
囲の電子機器の動作に悪影響を及ぼすことが大きな問題
となってきている。

【０００９】この多層配線基板の内部で発生するノイズ
には、例えばインピーダンスの不整合に起因するリンギ
ングノイズや隣接の信号配線との電磁気的な結合で生じ
るクロストークノイズ、多層配線基板に搭載される半導
体素子のスイッチング時に発生する電源（パワー）／接
地（グランド）ノイズ、多層配線基板の内部の配線や電
源／接地配線あるいは電源／接地面から放射されるＥＭ
Ｉ（Electro MagneticInterference：電磁的干渉）ノイ
ズが挙げられる。

【００１０】中でも、多層配線基板における近年の多機
能化・高速化を考慮したときには、これに搭載される半
導体素子の同時スイッチングにより半導体素子の貫通電
流が多層配線基板中の電源配線および接地配線に流れ込
んで大きな電位変動を引き起こすために発生する電源／
接地ノイズがますます増大することとなり、これについ
ては例えばチップコンデンサをデカップリングコンデン
サとして多層配線基板上に搭載することによるノイズ対
策だけでは不充分となる場合があるという解決すべき課
題が生じてきている。

【００１１】本発明は上記従来技術の問題点に鑑み案出
されたものであり、その目的は、内部の配線構造を電磁
界的に閉じた（電磁波を放射しにくい）構造として信号
伝搬特性を向上させると同時に、搭載される半導体素子
の同時スイッチングによる電源配線や接地配線の電位変
動を減衰させ・安定化することによって電源／接地ノイ
ズをより低減させることができ、ＧＨｚ帯以上の周波数
帯の高周波信号にも対応可能な多層配線基板を提供する
ことにある。

【００１２】

【課題を解決するための手段】本発明の多層配線基板
は、第１の平行配線群を有する第１の絶縁層上に、前記
第１の平行配線群と直交する第２の平行配線群を有する
第２の絶縁層を積層し、前記第１および第２の平行配線
群を貫通導体群で電気的に接続して成る積層配線体を具
備して成り、前記第１および第２の平行配線群はそれぞ
れ信号配線、電源配線および接地配線を有するととも
に、前記電源配線および／または接地配線の導電率を前
記信号配線の導電率よりも小さくしてあることを特徴と
するものである。

【００１３】また、本発明の多層配線基板は、上記構成
において、前記電源配線および／または接地配線の導電
率を前記信号配線の導電率の0.7倍以下に小さくしてあ
ることを特徴とするものである。

【００１４】また、本発明の多層配線基板は、上記各構
成において、前記電源配線および／または接地配線の導
電率が５×10⁵〜３×10⁷（Ｓ／ｍ）であることを特徴と
するものである。

【００１５】また、本発明の多層配線基板は、上記構成
において、前記第ｌおよび第２の平行配線群は、それぞ
れ複数の前記信号配線と、各信号配線に隣接する前記電
源配線または接地配線とを有することを特徴とするもの
である。

【００１６】本発明の多層配線基板によれば、平行配線
群同士を互いに直交配置して貫通導体群で接続して成る
積層配線体において、各平行配線群がそれぞれ信号配
線、電源配線および接地配線を有するとともに、これら
電源配線および／または接地配線の導電率を信号配線の
導電率よりも小さくしてあることから、この多層配線基
板に搭載される半導体素子のスイッチング時に発生する
貫通電流が引き起こす電源配線および接地配線の電位変
動を抵抗を高めたこれらの配線において減衰させて電位
を安定化することができるので、多層配線基板内部にお
ける電源／接地ノイズの発生を抑制してそのノイズ量を
充分に低減させることができる。この結果、ＧＨｚ帯以
上の周波数帯の高周波信号による高速動作および高密度
実装にも対応可能な多層配線基板となる。

【００１７】

【発明の実施の形態】以下、本発明の多層配線基板につ
いて添付図面に示す実施例に基づき詳細に説明する。

【００１８】図１〜図６はそれぞれ本発明の多層配線基
板の実施の形態の他の例を示す各絶縁層毎の平面図であ
り、図１は多層配線基板の最上面に位置する、ＭＰＵ等
の半導体素子をフリップチップ実装により搭載するため
のフリップチップパッド配設層が形成された第１層目の
絶縁層の上面図、図２はその下に位置する広面積の接地
導体層が形成された第２層目の絶縁層の上面図、図３は
その下に位置する信号配線展開部としてのストリップ線
路部の上部導体層を兼ねた広面積の電源導体層が形成さ
れた第３層目の絶縁層の上面図、図４はその下に位置す
る、中央部に配置された信号配線展開部としてのストリ
ップ線路部を構成する多数の線路導体と、その周囲に配
置された平行配線部を構成する所定の区分領域にそれぞ
れ中央部から周辺へ向かう多数の平行配線群とから成る
第１の配線層とが形成された第４層目の絶縁層（第１の
絶縁層に相当する）の上面図、図５はその下に位置す
る、中央部に配置された信号配線展開部としてのストリ
ップ線路部を構成する電源または接地導体層としての下
部導体層と、その周囲に配置された平行配線部を構成す
る前記所定の区分領域でそれぞれ第１の配線層の平行配
線群と直交するように配設された平行配線群とから成る
第２の配線層とが形成された第５層目の絶縁層（第２の
絶縁層に相当する）の上面図、図６は多層配線基板の最
下面に位置し、この多層配線基板を外部電気回路基板に
搭載実装するためのＬＧＡパッド配設層が形成された第
５層目の絶縁層の下面図を示している。

【００１９】これらの図において、Ｉ１〜Ｉ５はそれぞ
れ第１層目〜第５層目の絶縁層であり、この例では、第
１層目の絶縁層Ｉ１は多層配線基板の最上面を構成する
最上層となり、第５層目の絶縁層Ｉ５は最下面を構成す
る最下層となっている。また、集積回路素子等の半導体
素子（図示せず）が、第１層目の絶縁層Ｉ１の上面、す
なわちこの多層配線基板の上面側の表面の中央部に設け
られた、フリップチップパッドＦＰ等の接続パッドが配
設された搭載領域Ｍに搭載される。

【００２０】ＧＬは搭載領域Ｍの下部で第２層目の絶縁
層Ｉ２の上面に配設された接地導体層、ＰＬは同じく第
３層目の絶縁層Ｉ３の上面に配設された上側導体層とし
ての電源導体層、ＣＬは第４層目の絶縁層Ｉ４の上面に
配設された複数の線路導体Ｃから成る線路配線層、ＧＬ
２は第５層目の絶縁層Ｉ５の上面に配設された下側導体
層としての接地導体層であり、これら電源導体層ＰＬ・
線路配線層ＣＬ・接地導体層ＧＬ２により信号配線展開
部が形成されている。

【００２１】また、複数の線路導体Ｃはそれぞれ第１の
貫通導体群Ｔ１を介して多層配線基板表面の搭載領域Ｍ
に導出されてそれぞれ対応するフリップチップパッドＦ
Ｐに電気的に接続され、これを介して、搭載される半導
体素子の各端子電極に電気的に接続される。なお、図１
〜図６中において、第１の貫通導体群Ｔ１および後述す
る第２の貫通導体群Ｔ２・第３の貫通導体群Ｔ３のうち
の主な貫通導体については、いずれも丸印で示してい
る。これらの貫通導体群Ｔ１・Ｔ２・Ｔ３は、通常はス
ルーホール導体やビア導体等が用いられ、接続に必要な
箇所に形成される。

【００２２】ＧＬは第２の絶縁層Ｉ２の表面に形成され
た接地導体層である。この接地導体層ＧＬは、半導体素
子を第１の平行配線群Ｌ１に線路導体Ｃを介して効率よ
く電気的に接続するための再配列を可能にするととも
に、搭載される半導体素子の周波数に応じた接地導体層
の面積を最適化し、半導体素子への電位の供給を安定化
させることにより電磁ノイズに対するシールド効果を有
するものである。この接地導体層ＧＬは、多層配線基板
において第２層目の絶縁層Ｉ２の上面に、下方に形成さ
れる各線路導体Ｃおよび各平行配線群Ｌ１・Ｌ２の仕様
に応じて適宜形成される。このような接地導体層ＧＬを
形成することにより、半導体素子と第１の平行配線群Ｌ
１との間で接地配線を効率的に接続できるように再配列
させることができ、また電磁ノイズに対して良好なシー
ルド効果を有する多層配線基板を得ることができる。

【００２３】ＰＬは第３の絶縁層Ｉ３の表面に形成され
た電源導体層である。この電源導体層ＰＬは、複数の線
路導体Ｃから成る線路配線層ＣＬおよび接地導体層ＧＬ
２とともに信号配線展開部を構成して、半導体素子を後
述する第１の配線層Ｌ１の平行配線群に効率よく電気的
に接続するための再配列を可能にするとともに、電磁気
ノイズに対するシールド効果をも有するものである。こ
のような電源導体層ＰＬは、多層配線基板において、例
えば第１層目の接地導体層ＧＬとともに、第２層目の導
体層として、下方に形成される信号配線展開部および平
行配線部の各導体層・各配線層のほぼ全領域を覆うよう
に、多層配線基板の仕様に応じて適宜形成される。この
ような電源導体層ＰＬを形成することにより、半導体素
子と第１の配線層Ｌ１との間で接地配線を効率的に接続
できるように再配列させることができ、また電磁気ノイ
ズに対して良好なシールド効果を有する多層配線基板を
得ることができる。

【００２４】ＣＬは搭載領域Ｍの下部で電源導体層ＰＬ
の下方に形成された、複数の線路導体Ｃから成る線路配
線層である。この線路配線層ＣＬは、電源導体層ＰＬお
よび接地導体層ＧＬ２とともに信号配線展開部を構成し
て、半導体素子を後述する第１の配線層Ｌ１の平行配線
群に効率よく電気的に接続するための再配列を可能にす
るものである。この線路配線層ＣＬの各線路導体Ｃは、
前述のように、接地導体層ＧＬおよび電源導体層ＰＬと
は電気的に絶縁されてこれらの層を貫通している第１の
貫通導体群Ｔ１を介して、搭載領域Ｍに搭載される半導
体素子の対応する各電極と電気的に接続される。

【００２５】ＧＬ２は搭載領域Ｍの下部で線路配線層Ｃ
の下方に位置するように形成された、第５の絶縁層Ｉ５
の表面に形成された接地導体層である。この接地導体層
ＧＬ２は、電源導体層ＰＬおよび複数の線路導体Ｃから
成る線路配線層ＣＬとともに信号配線展開部を構成し
て、半導体素子を後述する第１の配線層Ｌ１の平行配線
群に効率よく電気的に接続するための再配列を可能にす
るものである。このような接地導体層ＧＬ２は、多層配
線基板の信号配線展開部の各線路導体Ｃが配設されるほ
ぼ全領域を覆うように、多層配線基板の仕様に応じて適
宜形成される。

【００２６】次に、Ｌ１およびＬ２は、それぞれ第４お
よび第５の絶縁層Ｉ４・Ｉ５の上面に形成された第１お
よび第２の配線層である。また、Ｐ１およびＰ２はそれ
ぞれ第１および第２の配線層Ｌ１・Ｌ２中の電源配線、
Ｇ１およびＧ２はそれぞれ第１および第２配線層Ｌ１・
Ｌ２中の接地配線、Ｓ１およびＳ２はそれぞれ第１およ
び第２の配線層Ｌ１・Ｌ２中の信号配線を示している。

【００２７】ここで、同じ平面に配設された複数の信号
配線Ｓ１・Ｓ２は、それぞれ異なる信号を伝送するもの
としてもよく、同じ平面に配設された複数の電源配線Ｐ
１・Ｐ２はそれぞれ異なる電源を供給するものとしても
よい。

【００２８】第４の絶縁層Ｉ４上の第１の配線層Ｌ１
は、絶縁層Ｉ４の中央部に対応する搭載領域Ｍ内に交点
を有する、図４中に一点鎖線で示した２本の直線で中心
角が略等しくなるように区分された各区分領域におい
て、それぞれ交点側すなわち絶縁層Ｉ４の中央部の搭載
領域Ｍ側に向かう平行配線群で構成されている。ここで
は、略正方形状の絶縁層Ｉ４の対角線に沿った、交点が
搭載領域Ｍ内に位置する２本の直線で中心角が約90度に
なるように区分された４つの区分領域を設定した場合の
例を示している。

【００２９】また、第５の絶縁層Ｉ５上の第２の配線層
Ｌ２は、この各区分領域（図５中にも同じく一点鎖線で
示す）においてそれぞれ第１の配線層Ｌ１の平行配線群
と直交する平行配線群で構成されている。そして、ここ
では、第２の配線層Ｌ２のうち各区分領域の平行配線群
の電源配線Ｐ２および接地配線Ｇ２が接続されて、略正
方形状の第５の絶縁層Ｉ５の各辺に平行な配線を有する
略正方形状の環状配線を形成している場合の例を示して
いる。

【００３０】本発明の多層配線基板によれば、このよう
に区分領域を設定し、各区分領域においてそれぞれ互い
に直交する平行配線群が形成された積層配線体を具備す
ることにより、第２の配線層Ｌ２を構成する平行配線群
の接地配線Ｇ２および電源配線Ｐ２は第５の絶縁層Ｉ５
の中央部を取り囲むようにほぼ環状の配線構造をとるこ
ととなり、これら接地配線Ｇ２および電源配線Ｐ２を最
適化することにより、外部からの電磁気ノイズの侵入や
外部への不要な電磁波ノイズの放射をシールドする効果
を有するものとなり、配線間のクロストークノイズを低
減させることができるとともに、ＥＭＩ対策としても効
果を有するものとなる。

【００３１】さらに、この第２の配線層Ｌ２は、その配
線層中の最外周側の環状配線が接地配線Ｇ２である場合
には、この環状の接地配線Ｇ２により非常に効果的に電
磁気ノイズに対してシールド効果を有するものとなり、
さらに有効なＥＭＩ対策を施すことができる。

【００３２】本発明の多層配線基板においては、平行配
線部を構成する各区分領域の設定として、上述の例の他
にも、第４の絶縁層Ｉ４の中央部に対応する搭載領域Ｍ
内に交点を有する、略正方形状の第４の絶縁層Ｉ４の辺
のほぼ中央を通る辺に平行な直線に沿った２本の直線で
中心角が約90度になるように区分された４つの区分領域
を設定してもよく、３本の直線で中心角が約60度と略等
しくなるように区分された６つの区分領域を設定しても
よく、さらに、４本の直線で中心角が約45度と略等しく
なるように区分された８つの区分領域を設定してもよ
い。

【００３３】これらいずれの場合であっても、上述の例
と同様に、同じ平面上の左右の信号配線Ｓ１・Ｓ２間の
クロストークノイズを良好に低減することができ、電源
配線Ｐ１・Ｐ２および接地配線Ｇ１・Ｇ２のインダクタ
ンスを減少させることができて、電源ノイズおよび接地
ノイズを効果的に低減することができる。また、第２の
配線層Ｌ２を構成する平行配線群の配線がそれらが形成
された絶縁層の中央部を取り囲むように環状の配線構造
をとっており、これにより、外部からの電磁気ノイズの
侵入や外部への不要な電磁波ノイズの放射をシールドす
る効果を有し、配線間のクロストークノイズを低減させ
ることができるとともに、ＥＭＩ対策としても効果を有
する。また、第２の配線層Ｌ２を各区分領域の平行配線
群の配線を接続して形成した環状配線を有するものとし
たときには、その環状配線によってその内側の領域につ
いてＥＭＩ対策の効果を高めることができ、より有効な
ＥＭＩ対策を施すことができる。この第２の配線層Ｌ２
の最外周側の環状配線を接地配線Ｇ２としたときには、
この環状の接地配線Ｇ２により非常に効果的に電磁気ノ
イズに対してシールド効果を有するものとなり、さらに
有効なＥＭＩ対策を施すことができる。

【００３４】そして、これら第１の配線層Ｌ１の平行配
線群と第２の配線層Ｌ２の平行配線群とは、第４の絶縁
層Ｉ４に形成された第２の貫通導体群Ｔ２により対応す
る配線同士が適当な箇所において電気的に接続されてお
り、これにより各区分領域毎に直交する平行配線群が形
成された積層配線体である平行配線部を構成している。

【００３５】このような平行配線部における第１の配線
層Ｌ１は第４の絶縁層Ｉ４上に、すなわちストリップ線
路部の複数の線路導体Ｃから成る線路配線層ＣＬとそれ
ぞれ同一面内に形成されており、例えばそのうちの信号
配線Ｓ１が信号配線である複数の線路導体Ｃのそれぞれ
とその面内で搭載領域Ｍの周辺において接続されてい
る。また、第２の配線層Ｌ２は第５の絶縁層Ｉ５上に、
すなわち信号配線展開部の接地導体層ＧＬ２と同一面内
に形成されており、第１の配線層Ｌ１とは第２の貫通導
体群Ｔ２で電気的に接続されている。これにより、搭載
領域Ｍに搭載される半導体素子の各端子電極と平行配線
部の第１または第２の配線層Ｌ１・Ｌ２とが、信号配線
展開部の線路導体Ｃを介して電気的に接続されている。

【００３６】このような配線構造とした本発明の多層配
線基板によれば、狭ピッチで極めて高密度に配設された
半導体素子の入出力電極に接続された配線を信号配線展
開部において線路導体Ｃの配線ピッチ（配線間隔）を拡
げ、また信号配線・電源配線・接地配線を再配列して、
平行配線部に適した広ピッチの配線に展開し再配列して
接続することができるので、平行配線部が有する優れた
電気的特性を活かしつつ高密度化された入出力電極を有
する半導体素子と効率よく電気的接続を行なうことがで
きる。しかも、このような信号配線展開部の線路配線層
ＣＬを信号配線がすべて展開されるまで複数積層して設
け、それぞれに対応した平行配線部を併設することによ
り、半導体素子からの信号配線・電源配線・接地配線を
効率よく再配列してその周囲の平行配線部との接続に最
適な配線に設定して平行配線部に展開することができる
ので、半導体素子の高密度化に対応して多層化を図る場
合にも、配線設計を最適化してその積層数を低減させる
ことが可能となる。

【００３７】また、この例では第１および第２の配線層
Ｌ１・Ｌ２は、信号配線Ｓ１・Ｓ２に電源配線Ｐ１・Ｐ
２または接地配線Ｇ１・Ｇ２がそれぞれ隣接するように
配設されている。これにより、同じ絶縁層上の信号配線
Ｓ１・Ｓ２間を電磁気的に遮断して、同じ平面上の左右
の信号配線Ｓ１・Ｓ２間のクロストークノイズを良好に
低減することができる。さらに、信号配線Ｓ１・Ｓ２に
必ず電源配線Ｐ１・Ｐ２または接地配線Ｇ１・Ｇ２を隣
接させることで、同じ平面上の電源配線Ｐ１・Ｐ２と信
号配線Ｓ１・Ｓ２および接地配線Ｇ１・Ｇ２と信号配線
Ｓ１・Ｓ２との相互結合が最大となり、信号配線Ｓ１・
Ｓ２の電流経路を最短にすることができる。このため、
信号配線Ｓ１・Ｓ２から電源配線Ｐ１・Ｐ２および接地
配線Ｇ１・Ｇ２のインダクタンス値を減少させることが
できる。このインダクタンス値の減少により、電源ノイ
ズおよび接地ノイズを効果的に低減することができる。

【００３８】なお、このことは、第１の平行配線群Ｌ１
の上方または第２の平行配線群Ｌ２の下方の配線層とし
て同様に直交する平行配線群を積層して用いた場合に
は、これらについても同様に該当するものである。

【００３９】以上のような多層配線基板と外部電気回路
との接続は、第２の配線層Ｌ２または第１の配線層Ｌ１
の各配線から第３の貫通導体群Ｔ３を介してそれぞれ電
気的に接続された、第５の絶縁層Ｉ５の下面に配設され
たＬＧＡパッドＬＰ等の接続ランドに、それぞれ半田バ
ンプ等の接続導体を取着し、これらを外部電気回路の接
続電極に電気的に接続することによって行なわれる。な
お、これら多数のＬＧＡパッドＬＰのうちＬＰＰは電源
配線Ｐ１またはＰ２が接続された電源用接続ランドを、
ＬＰＧは接地配線Ｇ１またはＧ２が接続された接地用接
続ランドを、ＬＰＳは信号配線Ｓ１またはＳ２が接続さ
れた信号用接続ランドを示している。また、ＬＧＡパッ
ドＬＰには、必要に応じて接地導体層ＧＬ・電源導体層
ＰＬ・線路導体Ｃ・接地導体層ＧＬ２・フリップチップ
パッドＦＰ等がそれぞれ貫通導体を介して電気的に接続
されることもある。

【００４０】そして、本発明の多層配線基板において
は、第１および第２の平行配線群Ｌ１・Ｌ２の電源配線
Ｐ１・Ｐ２および／または接地配線Ｇ１・Ｇ２の導電率
を、信号配線Ｓ１・Ｓ２の導電率よりも小さくしてお
り、これにより、この多層配線基板に搭載される半導体
素子のスイッチング時に発生する貫通電流が引き起こす
電源配線Ｐ１・Ｐ２および接地配線Ｇ１・Ｇ２の電位変
動をこれらの配線において減衰させて電源電位および／
または接地電位を安定化することができるので、多層配
線基板内部における電源／接地ノイズの発生を抑制して
そのノイズ量を充分に低減させることができる。

【００４１】このように電源配線Ｐ１・Ｐ２および／ま
たは接地配線Ｇ１・Ｇ２の導電率を信号配線Ｓ１・Ｓ２
の導電率よりも小さくする場合、特に電源配線Ｐ１・Ｐ
２における直流電圧降下がこの多層配線基板に搭載され
る半導体素子の高速動作を妨げることのない範囲となる
ように電源配線Ｐ１・Ｐ２の抵抗値を設定するように制
御することが好ましい。

【００４２】具体的には、電源配線Ｐ１・Ｐ２および／
または接地配線Ｇ１・Ｇ２の導電率を信号配線Ｓ１・Ｓ
２の導電率の0.7倍以下に小さくしておくことが好まし
い。これら電源配線Ｐ１・Ｐ２および／または接地配線
Ｇ１・Ｇ２の導電率が信号配線Ｓ１・Ｓ２の導電率の0.
7倍を超えて大きくなると、充分な電位変動の安定化効
果が得られなくなる傾向にある。

【００４３】また、電源配線Ｐ１・Ｐ２および／または
接地配線Ｇ１・Ｇ２の導電率は、あまり小さい値に設定
すると半導体素子のスイッチングに必要な電位差が得ら
れず高速動作が正常に行なわれなくなる可能性があるた
め、特に電源配線Ｐ１・Ｐ２の導電率に関してはその導
体材料や配線のデザインを適切に制御して高速動作の妨
げにならないような値に設定することが好ましく、実用
的には５×10⁵〜３×10⁷（Ｓ／ｍ）の範囲に設定してお
くことが好ましい。この導電率が５×10⁵（Ｓ／ｍ）よ
り小さくなり過ぎると半導体素子のスイッチングに必要
な電位差が得られず高速動作が正常に行なわれなくなる
といった不具合が生じ易くなる傾向にあり、他方、３×
10⁷（Ｓ／ｍ）より大きくなり過ぎると電源／接地の電
位変動に対する抑制効果がほとんど得られないものとな
る傾向にある。

【００４４】ちなみに、導電率を好適範囲における下限
値である５×10⁵（Ｓ／ｍ）とする場合であれば、この
配線の導体厚みを15μｍとしたときには、そのシート抵
抗は約0.13Ω／□となる。ここで仮に多層配線基板に対
する直流抵抗の要求仕様を２Ω以下とした場合は、配線
導体の幅が100μｍであれば配線長を1.5ｍｍ程度は確保
することができ、高密度配線の多層配線基板に充分適用
可能な電源配線Ｐ１・Ｐ２および接地配線Ｇ１・Ｇ２を
配設することができる。

【００４５】このような本発明の多層配線基板には、例
えばその表面にＭＰＵ（Micro Processing Unit）・Ａ
ＳＩＣ（Application Specific Integrated Circuit）
・ＤＳＰ（Digital Signal Processor）のような半導体
素子が搭載される。そして、半導体素子収納用パッケー
ジや電子回路基板、多数の半導体集積回路素子が搭載さ
れるいわゆるマルチチップモジュールやマルチチップパ
ッケージ、あるいはマザーボード等として使用される。
これらの半導体素子は、例えばいわゆるバンプ電極によ
りこの多層配線基板の表面に実装されて、あるいは接着
剤・ろう材等により搭載部に取着されるとともにボンデ
ィングワイヤ等を介して、第１の貫通導体Ｔ１等により
例えば第１の平行配線群Ｌ１と電気的に接続される。

【００４６】また、本発明の多層配線基板においては、
直交させて積層した平行配線群を有する積層配線体の上
下には種々の配線構造の多層配線部を積層して多層配線
基板を構成することができる。例えば、積層配線体と同
様に平行配線群を直交させて積層した構成の配線構造、
あるいはストリップ線路構造の配線構造、その他、マイ
クロストリップ線路構造・コプレーナ線路構造等を多層
配線基板に要求される仕様等に応じて適宜選択して用い
ることができる。

【００４７】また、例えば、ポリイミド絶縁層と銅蒸着
による導体層といったものを積層して、電子回路を構成
してもよい。また、チップ抵抗・薄膜抵抗・コイルイン
ダクタ・クロスコンデンサ・チップコンデンサ・電解コ
ンデンサといったものを取着して半導体素子収納用パッ
ケージを構成してもよい。

【００４８】また、第１および第２の絶縁層Ｉ４・Ｉ５
を始めとする各絶縁層の形状は、図示したような略正方
形状のものに限られるものではなく、長方形状や菱形状
・多角形状等の形状であってもよい。

【００４９】なお、第１および第２の平行配線群Ｌ１・
Ｌ２は、第１および第２の絶縁層Ｉ４・Ｉ５の表面に形
成するものに限られず、それぞれの絶縁層Ｉ４・Ｉ５の
内部に形成したものであってもよい。

【００５０】本発明の多層配線基板において、第１およ
び第２の絶縁層Ｉ４・Ｉ５を始めとする各絶縁層は、例
えばセラミックグリーンシート積層法によって、酸化ア
ルミニウム質焼結体や窒化アルミニウム質焼結体・炭化
珪素質焼結体・窒化珪素質焼結体・ムライト質焼結体・
ガラスセラミックス等の無機絶縁材料を使用して、ある
いはポリイミド・エポキシ樹脂・フッ素樹脂・ポリノル
ボルネン・ベンゾシクロブテン等の有機絶縁材料を使用
して、あるいはセラミックス粉末等の無機絶縁物粉末を
エポキシ系樹脂等の熱硬化性樹脂で結合して成る複合絶
縁材料等の電気絶縁材料を使用して形成される。

【００５１】これら絶縁層は、それぞれの絶縁層の特性
に応じて、グリーンシート積層法やビルドアップ法等の
方法により所望の多層配線基板を構成するように形成す
ればよい。これら絶縁層の厚みとしては、使用する材料
の特性に応じて、また要求される仕様に対応する機械的
強度や電気的特性・貫通導体群の形成の容易さ等の条件
を満たすように適宜設定される。

【００５２】第１および第２の平行配線群Ｌ１・Ｌ２や
その他の配線層ならびに各貫通導体群Ｔ１・Ｔ２・Ｔ３
等は、例えばタングステンやモリブデン・モリブデン−
マンガン・銅・銀・銀−パラジウム等の金属粉末メタラ
イズ、あるいは銅・銀・ニッケル・クロム・チタン・金
・ニオブやそれらの合金等の金属材料の薄膜等から成
る。

【００５３】これら配線導体および貫通導体は、それぞ
れの材料の特性や絶縁層への形成方法に従って、例えば
厚膜印刷法により、あるいはスパッタリング法・真空蒸
着法またはメッキ法により金属層を形成した後フォトリ
ソグラフィ法により、所定のパターン形状・大きさに設
定されて形成され、各絶縁層に配設される。

【００５４】第１および第２の平行配線群Ｌ１・Ｌ２の
各配線の幅および配線間の間隔は、使用する材料の特性
に応じて、要求される仕様に対応する電気的特性や絶縁
層Ｉ４・Ｉ５への配設の容易さ等の条件を満たすように
適宜設定される。

【００５５】なお、各平行配線群Ｌ１・Ｌ２の厚みは１
〜20μｍ程度とすることが好ましい。この厚みが１μｍ
未満となると配線の抵抗が大きくなるため、配線群によ
る半導体素子への良好な電源供給や安定したグランドの
確保・良好な信号の伝搬が困難となる傾向が見られる。
他方、20μｍを超えるとその上に積層される絶縁層によ
る被覆が不十分となって絶縁不良となる場合がある。

【００５６】そして、電源配線Ｐ１・Ｐ２および／また
は接地配線Ｇ１・Ｇ２の導電率を信号配線Ｓ１・Ｓ２よ
りも小さくし、さらに電源配線Ｐ１・Ｐ２および／また
は接地配線Ｐ１・Ｐ２を信号配線Ｓ１・Ｓ２よりも高抵
抗なものとするには、例えば、導体材料として高抵抗
（低導電率）のものを用いる、信号配線Ｓ１・Ｓ２より
も電源配線Ｐ１・Ｐ２および／または接地配線Ｐ１・Ｐ
２の導体幅を細くする、信号配線Ｓ１・Ｓ２よりも電源
配線Ｐ１・Ｐ２および／または接地配線Ｐ１・Ｐ２の薄
体厚みを薄くするといった手法を採用すればよい。

【００５７】貫通導体群Ｔ１・Ｔ２・Ｔ３の各貫通導体
は、横断面形状が円形のものの他にも楕円形や正方形・
長方形等の矩形、その他の異形状のものを用いてもよ
い。その位置や大きさは、使用する材料の特性に応じ
て、要求される仕様に対応する電気的特性や絶縁層への
形成・配設の容易さ等の条件を満たすように適宜設定さ
れる。

【００５８】なお、本発明は以上の実施の形態の例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
で種々の変更を加えることは何ら差し支えない。例え
ば、絶縁層を、放熱を考慮した窒化アルミニウム質焼結
体・炭化珪素質焼結体や、低誘電率を考慮したガラスセ
ラミックス質焼結体を用いたものとしてもよい。

【００５９】

【発明の効果】本発明の多層配線基板によれば、第１お
よび第２の平行配線群を互いに直交配置して上下に積層
し、貫通導体群で電気的に接続して成る積層配線体にお
いて、各平行配線群がそれぞれ信号配線、電源配線およ
び接地配線を有するとともに、これら電源配線および／
または接地配線の導電率を信号配線の導電率よりも小さ
くしてあることから、この多層配線基板に搭載される半
導体素子のスイッチング時に発生する貫通電流が引き起
こす電源配線および接地配線の電位変動を抵抗を高めた
これらの配線において減衰させて電位を安定化すること
ができるので、多層配線基板内部における電源／接地ノ
イズの発生を抑制してそのノイズ量を充分に低減させる
ことができ、ＧＨｚ帯以上の周波数帯の高周波信号によ
る高速動作および高密度実装にも対応可能な多層配線基
板となる。

【００６０】以上により、本発明によれば、内部の配線
構造を電磁界的に閉じた（電磁波を放射しにくい）構造
として信号伝搬特性を向上させると同時に、搭載される
半導体素子の同時スイッチングによる電源配線や接地配
線の電位変動を減衰させ・安定化することによって電源
／接地ノイズをより低減させることができ、ＧＨｚ帯以
上の周波数帯の高周波信号にも対応可能な多層配線基板
を提供することができた。

【図面の簡単な説明】

【図１】本発明の多層配線基板の実施の形態の一例を示
す、第１層目の絶縁層の上面図である。

【図２】本発明の多層配線基板の実施の形態の一例を示
す、第２層目の絶縁層の上面図である。

【図３】本発明の多層配線基板の実施の形態の一例を示
す、第３層目の絶縁層の上面図である。

【図４】本発明の多層配線基板の実施の形態の一例を示
す、第４層目の絶縁層の上面図である。

【図５】本発明の多層配線基板の実施の形態の一例を示
す、第５層目の絶縁層の上面図である。

【図６】本発明の多層配線基板の実施の形態の一例を示
す、第５層目の絶縁層の下面図である。

【符号の説明】Ｉ４、Ｉ５・・・・絶縁層Ｌ１、Ｌ２・・・・平行配線群Ｐ１、Ｐ２・・・・電源配線Ｇ１、Ｇ２・・・・接地配線Ｓ１、Ｓ２・・・・信号配線Ｔ２・・・・・・・貫通導体群

Claims

【特許請求の範囲】

【請求項１】第１の平行配線群を有する第１の絶縁層
上に、前記第１の平行配線群と直交する第２の平行配線
群を有する第２の絶縁層を積層し、前記第１および第２
の平行配線群を貫通導体群で電気的に接続して成る積層
配線体を具備して成り、前記第１および第２の平行配線
群はそれぞれ信号配線、電源配線および接地配線を有す
るとともに、前記電源配線および／または接地配線の導
電率を前記信号配線の導電率よりも小さくしてあること
を特徴とする多層配線基板。
【請求項２】前記電源配線および／または接地配線の
導電率を前記信号配線の導電率の０．７倍以下に小さく
してあることを特徴とする請求項１記載の多層配線基
板。
【請求項３】前記電源配線および／または接地配線の
導電率が５×１０⁵〜３×１０⁷（Ｓ／ｍ）であることを
特徴とする請求項１または請求項２記載の多層配線基
板。
【請求項４】前記第ｌおよび第２の平行配線群は、そ
れぞれ複数の前記信号配線と、各信号配線に隣接する前
記電源配線または接地配線とを有することを特徴とする
請求項１記載の多層配線基板。