JP2002527909A - 相互接続された接地平面を有するテープボールグリッドアレイ - Google Patents

相互接続された接地平面を有するテープボールグリッドアレイ

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JP2002527909A
JP2002527909A JP2000576492A JP2000576492A JP2002527909A JP 2002527909 A JP2002527909 A JP 2002527909A JP 2000576492 A JP2000576492 A JP 2000576492A JP 2000576492 A JP2000576492 A JP 2000576492A JP 2002527909 A JP2002527909 A JP 2002527909A
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conductive
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ランドルフ・ディ・シューラー
ドナルド・ケイ・ラーソン
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ミネソタ マイニング アンド マニュファクチャリング カンパニー
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Abstract

(57)【要約】 可撓性回路システムは、第１面に第１導電性層と、第２面に第２導電性層とを有する可撓性誘電体層を備える。非導電性の閉鎖端部通路は、この誘電体層を貫通して第１面から第２面に延在する。第１導電性層は、第１面において通路の開放端部に隣接し、第２導電性層は、第２面に通路の閉鎖端部を形成する。スティフナー部材は、第２導電性層に接合される。はんだボールは、第１導電性層と第２導電性層との間に導電性経路を形成するように接続される。

Description

【発明の詳細な説明】
【０００１】 技術分野 本明細書の開示事項は、一般にテープボールグリッドアレイ（ＴＢＧＡ）に関
し、詳細には、テープ上の接地平面に対する相互接続が、はんだボールを使って
行われるＴＢＧＡコンピュータチップパッケージに関する。
【０００２】 背景技術 テープボールグリッドアレイ（ＴＢＧＡ）パッケージは、プラスチックのＢＧ
ＡＳと同じ多くの利点、つまり優れた耐久性、回路板空間の利用の改善、並びに
表面実装の容易さおよび関連する歩留まりの改善を提供する。しかし、ＴＢＧＡ
パッケージは一歩先まで踏み込み、信号の完全性の改善、より良好な熱の散逸、
およびより多数のピン数への拡張性という追加の利点を提供する。高速デバイス
におけるノイズ減少を最大にするため、接地平面として作用する追加の金属層を
ＴＢＧＡパッケージに組み込む必要がある。この追加の金属層は、従来の２金属
可撓性回路を使用するか、またはスティフナー部材自体を電気的に接続して形成
される。
【０００３】 産業界における２金属製可撓性回路は、薄い金属層（通常は銅）を薄いポリマ
ーフィルムの両面にめっきするかまたは積層し、両面を金属化バイアで相互接続
して製造する。このバイアは、一般に、穿孔、レーザによる機械加工、または化
学的エッチングにより形成する。次に、これらバイアを金属化するため、先ず金
属の種層をバイア内に付着させ（スパッタリングまたは無電解めっき）、これら
バイアをめっきする。あらゆる場合に、こうして種層を付着させてから、バイア
をめっきする追加のステップは、時間がかかる上、コストがかさむ。
【０００４】 テープ上の接地平面に電気的に相互接続するために、様々な試みが行われてき
た。こうした１つの試みとして、ボールグリッドアレイパッケージおよびその製
造方法を開示している米国特許第５，５８３，３７８号が挙げられる。このボー
ルグリッドアレイパッケージは、相互接続基板内の線形同延の外側層であるとと
もに、ボールグリッドアレイパッケージの外面を形成する熱導体を備える。集積
回路チップは、くぼみ領域内のパッケージの下側に配置される。このくぼみ領域
は、相互接続基板に直接形成されるか、または堰堤を応用して形成される。次に
、くぼみ領域の予め決められたレベルまで、絶縁用封入材を充填する。このデバ
イスでは、めっきされたスルーホールが、ボールグリッドアレイ内の各層を相互
接続する。
【０００５】 米国特許第５，５１９，９３６号および米国特許第５，５６１，３２３号は各
々、パッケージの半導体チップおよび回路化基板部材の両方が接合される剛性支
持部材、たとえば銅シートを備える電子部品パッケージを開示している。チップ
は、熱伝導性接着剤を使用して接合されるが、回路化基板、好ましくは可撓性回
路は、電気絶縁性接着剤を使用して結合される。チップは、好ましくはワイヤボ
ンディング、熱圧着ボンディングまたは超音波併用熱圧着ボンディング（ｔｈｅ
ｒｍｏｓｏｎｉｃ ｂｏｎｄｉｎｇ）により、基板の回路の指定部分に電気的に
結合される。封入材を使用すると、チップと基板との間の接続部を被覆して保護
することができる。次に、このパッケージは、ＰＣＢなどのような別個の第２基
板に電気的に結合される。
【０００６】 米国特許第５，４３５，７３２号には、複数の開口を内部に有する誘電体材料
の回路化基板を備える可撓性回路部材が開示されている。選択した開口内には導
電体が位置するか、および／または選択した開口を導電体が架橋し、導電体には
んだ部材が固定される。枠も使用され、回路化基板は、この枠に固定される。こ
れらデバイスの各々は、ＴＢＧＡ上の各々の層を相互接続するために使用される
金属化スルーホールを露出させている。
【０００７】 米国特許第５，５８５，１６２号には、接地平面の他の部分から分離している
第１バイアを形成することにより、はんだボールを両面可撓性回路の接地平面に
マスリフロー接合することを可能にするが、この接地平面に対向する可撓性回路
の面の回路トレースにより、第１バイアからある距離で第２バイアを介して接地
平面に電気的に接続される可撓性回路構造が開示されている。このデバイスでは
、金属化スルーホールまたは金属化ブラインドバイアが、ＴＢＧＡ上の複数の層
を相互接続する。
【０００８】 米国特許第５，３９７，９２１号および米国特許第５，４０９，８６５号には
、ＴＡＢテープ、スティフナー構造、およびはんだボールを備えた集積回路パッ
ケージが、ＴＡＢテープの導電性トレースを介して接続された半導体ダイに対す
る外部接続を提供する装置および方法が開示されている。ＴＡＢテープは、半導
体ダイを収容するための開口を各々有する上部および下部誘電体層を有する。さ
らに、下部誘電体層には、ＴＡＢテープ内の導電性パッドの配列に一致する開口
部の配列が形成され、はんだボールを導電性パッドに取り付けることができるよ
うになっている。半導体ダイは、内部リードボンディングまたはワイヤボンディ
ングによりＴＡＢテープに接続することができる。これらデバイスでは、はんだ
ボールは、ＴＢＧＡ上のスティフナーに接触する。
【０００９】 米国特許第５，３７６，５８８号には、可撓性回路が導電性本体上に積層され
る表面実装パッケージが開示されている。この可撓性回路は、パッケージ内に収
納された集積回路ダイのシグナルボンディングパッドに接続される配線パターン
を備える。この可撓性回路は、たとえば、ＴＡＢフレームまたはプリント回路板
で良い。集積回路ダイの接地ボンディングパッドは、接地バーか、または導電性
本体上のワイヤボンディング可能な仕上げを介して導電性本体に結合される。こ
のデバイスでは、導電性接着剤が、ＴＢＧＡのスティフナーに接触する。
【００１０】 したがって、コンピュータチップに対する速度要件が２００ＭＨｚを超えて上
昇すると、システム内の電気的ノイズを最小限にするために電気的に結合された
接地平面を含むとともに、金属化バイアを使用する必要がないＴＢＧＡパッケー
ジが必要になる。
【００１１】 発明の開示 したがって、一実施態様は、回路の一方の側を回路の他方の側に相互接続する
ために金属化バイアを使用する必要がない２金属可撓性回路を製造する装置およ
び方法を提供する。このため、電子部品パッケージは、第１面に第１導電性層と
、第２面に第２導電性層とを有する可撓性誘電体層を含む。非導電性通路は、誘
電体層を貫通して第１面から第２面に延在する。第１導電性層は、第１面におい
て通路の開放端部に隣接し、第２導電性層は、第２面に通路の閉鎖端部を形成す
る。はんだボールは、第１導電性層と第２導電性層との間に導電性経路を形成す
るように接続される。
【００１２】 この実施態様の主な利点は、非常に低価格の２金属可撓性回路を提供すること
である。低価格の要因は、主に、可撓性回路の一方の導電性面を他方の面に相互
接続する金属化バイアが不要になることである。はんだボールは、接地平面との
間に必要な接点を形成する接続部を完成するために使用される。
【００１３】 好適な実施態様の詳細な説明 図１によると、第１スティフナー部材１２は、市販の接着剤１６により第２ス
ティフナー部材１４に結合されている。スティフナー部材１２および１４は、一
般に銅材料から形成され、熱を散逸させるとともに、概して１８で表される可撓
性回路を含む電子部品パッケージ１０に対する支持を追加する機能を果たす。ス
ティフナー部材１２および１４により提供される支持は、以下に説明するとおり
、はんだボールをプリント回路板１９に取り付ける時の平面性を強化する。
【００１４】 図１および図３の可撓性回路１８は、第１面２４に第１導電体層２２を有する
ととともに、第１面２４の反対側の第２面２８に第２導電体層２６を有する可撓
性誘電体層２０を備える。通路つまりバイア３０は、可撓性誘電体層２０を貫通
して第１面２４から第２面２８に延在する。通路３０は、公知の用途に使用され
る金属化側壁がないため、非導電性である。したがって、通路３０は、第１面２
４と第２面２８との間に信号を伝道することができない。
【００１５】 通路３０は、適切なエッチング工程、好ましくは十分に周知されている湿式エ
ッチング工程により可撓性誘電体層２０内に形成されたテーパ付き側壁３１を備
える。通路３０は、レーザアブレーション工程、プラズマエッチングなどのよう
な乾式エッチング工程、またはレーザ孔あけにより形成することもできる。第１
導電性層２２は、十分に周知されている適切な工程によりパターン化され、一般
に信号トレース２２ａおよび電力トレース２２ｂを形成する。第１層２２は、第
１面２４において通路３０の開放端部３２に隣接する。しかし、第２導電性層２
６は、定電圧を有する接地または電力基準平面として機能し、第２面２８を被覆
して、通路３０の閉鎖端部を形成する。
【００１６】 図１に示す第１スティフナー部材１２は、上記のとおり接着剤１６により可撓
性回路１８に接合される。スルーボア３６の形態の開口部は、第１スティフナー
部材１２を貫通して形成される。半導体デバイス３８は、従来の適切な接着剤な
どのような適切な手段により第２スティフナー部材１４に上に実装される。半導
体デバイス３８は、スルーボア３６内に突出し、第２導電性層２６に直接ワイヤ
ボンディングされ、４２において第２導電性層２２に同様にワイヤボンディング
される。カバーコート４４は、第１導電性層２２上に形成され、はんだが、ある
トレース２２ａから隣接するトレース２２ｂに毛管作用で流れる（ｗｉｃｋ ｏ
ｖｅｒ）傾向を防ぐ。また、封入材４６は、半導体デバイス３８並びにワイヤボ
ンド接続部４０および４２を包封するために与えられる。
【００１７】 上記の２ピーススティフナーの代わりである図１ａの代替例として、単一ステ
ィフナー１２ａには、スティフナー１２ａの中心付近内部にキャビティ３６ａを
形成し、半導体デバイス３８ａをキャビティ内に配置し、回路１８ａに接続する
ことができる。
【００１８】 図１および図３に示す第１はんだボール４８は、通路３０内に着座させること
ができる。したがって、はんだボール４８は、開放端部３２部分の第１導電性層
２２および閉鎖端部３４部分の第２導電性層２６の両方に係合するように、通路
３０内に着座する。この方法では、はんだボール４８は、第１導電性層２２と第
２導電性層２６との間に導電性経路を形成する。第２はんだボール５０は、第１
導電性層２２のパッド領域に直接リフロー接合され、第２導電性層２６に電気的
に接触しない。
【００１９】 あるいは、図１ｂに示すはんだボール４８ｂは、通路３０ｂ内に着座され、第
１導電性層２２ｂに接触せずに第２導電性層２６ｂに直接リフロー接合される。
したがって、プリント回路板１９ｂと第２導電性層２６ｂとの間に、電気接点が
形成される。
【００２０】 図２には、代替実施態様を示す。第１スティフナー部材１１２は、市販の接着
剤１１６により第２スティフナー部材１１４に結合されている。スティフナー部
材１１２および１１４は、熱を散逸させる銅材料から形成され、可撓性回路１１
８を含む電子部品パッケージ１１０を支持する。スティフナー部材１１２および
１１４により提供される支持は、以下に説明するように、プリント回路板１１９
にはんだボールを接合する時の平面性を強化する。
【００２１】 図２および図４の可撓性回路１１８は、第１面１２４に第１導電性層１２２を
有するとともに、第１面の反対側の第２面１２８に第２導電性層１２６を有する
可撓性誘電体層１２０を備える。通路つまりバイア１３０は、可撓性誘電体層１
２０を貫通して面１２４から面１２８に延在する。通路１３０は、金属化側壁が
ないために非導電性である。したがって、通路１３０は、第１面１２４と第２面
１２８との間に信号を伝えることができない。
【００２２】 通路１３０は、上記のエッチング工程により可撓性誘電体層１２０内に形成さ
れたテーパ付き壁１３１を備える。第１導電性層１２２は、上記のとおりパター
ン化され、信号トレースおよび電力トレースを一般に形成する。第１層１２２は
、第１面１２４において通路１３０の開放端部１３２に隣接する。しかし、第２
導電性層１２６は、定電圧を有する接地平面または電力基準平面として機能し、
第２面１２８を被覆して、通路１３０の閉鎖端部１３４を形成する。
【００２３】 図２の第１スティフナー部材１１２は、上記のとおり、接着剤１１６により可
撓性回路１１８に取り付けられる。スルーボア１３６の形態の開口部は、第１ス
ティフナー部材１１２を貫通して形成される。半導体デバイス１３８は、上記の
とおり第２スティフナー部材１１４上に実装される。半導体デバイス１３８は、
スルーボア１３６内に突出し、１４０において第２導電性層１２６に直接ワイヤ
ボンディングされ、同様に１４２において第１導電性層１２２にワイヤボンディ
ングされる。カバーコート１４４は、第１導電性層１２２上に形成され、あるト
レースが隣接するトレースに毛管作用で流れる（ｗｉｃｋ ｏｖｅｒ）傾向を防
ぐ。また、封入材４６は、半導体デバイス１３８並びにワイヤボンド接続部１４
０および１４２を包封するために与えられる。
【００２４】 図２および図４の第１はんだボール１４８は、隣接通路１３０に着座する。し
たがって、はんだボール１４８は、開放端部１３２に隣接する第１導電性層１２
２上に着座する。導電性リード１２２ａは、第１導電性層１２２から通路１３０
を貫通して延在し、第２導電性層１２６に電気的に接触する端部１２２ｂにおい
て終端する。リード１２２ａは、超音波溶接、熱圧着ボンディング、またはその
他の公知の方法などのような手段により第２導電性層に接合される。第２はんだ
ボール１５０は、第１層１２２のパッド領域に直接リフロー接合され、第２導電
性層１２６に電気的に接触しない。
【００２５】 本明細書に記載する実施態様は、実施する際、多金属層構造を有するＴＢＧＡ
パッケージを提供する。ある金属層は基準層として機能し、隣接する層は信号層
として機能する。これら隣接層は、高速度パッケージ化用途においてノイズを減
少させるのに役立つ。
【００２６】 可撓性誘電体層は、第１面に第１導電性層を備え、第２面に第２導電性層を備
える。第１導電性層は、第２導電性層から電気的に絶縁されている信号トレース
を備える。スティフナー部材は、第２導電性層に接合される。通路は、誘電体層
の第１面から誘電体層を貫通して延在し、第２導電性層は通路内で露出する。こ
れら実施態様の一態様は、信号トレースを備えるように第１導電性層のみをパタ
ーン化することである。こうしたパターン化を一方の導電性層のみ限定すると、
両方の導電性層が重複する領域を最大限にするのに役立つ。
【００２７】 したがって、一実施態様は、第１面に第１導電性層と、第２面に第２導電性層
とを有する可撓性誘電体層を備える電子部品パッケージを提供する。非導電性通
路は、誘電体層を貫通して第１面から第２面に延在する。第１導電性層は、第１
面において通路の開放端部に隣接し、第２導電性層は、第２面に通路の閉鎖端部
を形成する。はんだボールは、第１導電性層と第２導電性層との間に導電性経路
を形成するように接続される。
【００２８】 もう１つの実施態様は、第１面に第１導電性層と第２面に第２導電性層とを有
する可撓性誘電体層を備える可撓性電子部品パッケージを提供する。非導電性通
路は、誘電体層を貫通して第１面から第２面に延在する。第１導電性層は、第１
面において通路の開放端部に隣接し、第２導電性層は、第２面に通路の閉鎖端部
を形成する。スティフナー部材は、第２導電性層に接合される。はんだボールは
、第１導電性層および第２導電性層に接続される。
【００２９】 もう１つの実施態様は、第１面に第１導電性層と第２面に第２導電性層とを有
する可撓性誘電体層を備える低プロファイルの可撓性電子部品パッケージを提供
する。閉鎖端部の非導電性通路は、誘電体層を貫通して第１面から第２面に延在
する。第１導電性層は、第１面において通路の開放端部に隣接し、第２導電性層
は、第２面に通路の閉鎖端部を形成する。第１スティフナー部材は、第２導電性
層に接合され、スルーボアを備える。第２スティフナー部材は、第１スティフナ
ー部材に接合され、半導体デバイスが上に取り付けられて、スルーボア内に延在
する。はんだボールは、第１導電性層および第２導電性層に接続される。
【００３０】 もう１つの実施態様は、低プロファイルの可撓性回路パッケージを提供する方
法を開示する。内部に開口部が形成された第１スティフナー部材は、この開口部
内に突出する半導体デバイスを備える第２スティフナー部材に接続される。可撓
性誘電体層は、第１スティフナー部材に接合され、第１面に第１導電性層を備え
るとともに、第２面に第２導電性層を備える。第２導電性層は、第１スティフナ
ー部材に係合する。非導電性通路は、誘電体層を貫通して第１面から第２面に形
成され、第１導電性層は、第１面において通路の開放端部に隣接し、第２導電性
層は、第２面に通路の閉鎖端部を形成する。はんだボールは、第１導電性層およ
び第２導電性層に接続される。はんだボールは、通路内に着座して、第１導電性
層と第２導電性層との間に導電性経路を形成する。あるいは、はんだボールを第
１導電性層と係合させ、導電性リードを第１導電性層から通路を貫通して延在さ
せて、第２導電性層に接触する端部で終端させても良い。
【００３１】 もう１つの実施態様は、一方の面にパターン化された第１導電性層を有すると
ともに、反対側の面に第２導電性層を有する薄い誘電体層を供える電子部品パッ
ケージを提供する。非導電性通路は、誘電体層を貫通して一方の面から、通路の
閉鎖端部を形成する反対側の面に延在する。導電性材料は、第２導電性層に接触
する通路内に付着される。スティフナー部材は、接着剤を使用して第２導電性層
に接合され、半導体は、この導電性層に電気的に接続される。
【００３２】 さらに他の電子部品パッケージ実施態様は、非導電性通路を介して第２導電性
層に結合された第１導電性層上にパターン化されたトレースを形成する。このト
レースは、上にはんだボールが接合される第１導電性層内に配置されたパッドに
接続される。
【００３３】 さらに他の方法の実施態様は、一方の面にパターン化された第１導電性層を有
するとともに、反対側の面に第２導電性層を有する可撓性誘電体層を備える低プ
ロファイルの回路パッケージを提供する。少なくとも１つの非導電性通路が誘電
体層内に形成され、第２導電性層は通路の閉鎖端部を形成する。スティフナー部
材は、接着剤により反対側に接合される。半導体は、スティフナー部材のキャビ
ティ内に取り付けられ、第１導電性層および第２導電性層に電気的に接続される
。はんだボールは、各々の通路内に配置され、はんだボールが融解するのに十分
な温度まで加熱されて、第２導電性層に接合される。
【００３４】 さらに他の電子部品パッケージ実施態様は、第１面にパターン化された第１導
電性層と第２面に第２導電性層とを有する誘電体層を提供する。第１導電性層は
、パッド領域を備える。非導電性通路は、誘電体層を貫通して延在し、第２面に
通路の閉鎖端部を形成する。第１はんだボールは、通路内に実装され、第２導電
性層との電気的接続を提供する。第２の隣接するはんだボールは、パッド領域に
実装され、第１導電性層との電気的接続を提供する。第１はんだボールは、隣接
する第２はんだボールと実質的に同じ隔離高さになるように実装される。
【００３５】 図示のとおり、これら実施態様の主な主な利点は、実質的に単純化された２金
属可撓性回路を使用して、高性能の半導体パッケージを形成できることである。
現在周知されている、導電性バイアを備える２金属可撓性回路は、２つの対向す
る導電性層を電気的に相互接続するために使用され、つまりバイアは導電性の側
壁を有する。これら従来の２金属可撓性回路は、金属化バイアを形成するために
必要な多くの特殊な工程により、コストが高い。さらに、金属化バイアは、望ま
しくない電気インダクタンスを増加させる。本明細書に開示する実施態様は、優
れた電気的性能を有するパッケージを著しく低いコストで提供する。
【００３６】 より低いコストのほかに、本発明の実施態様によるパッケージのもう１つの利
点は、図５の第２導電性層２６が、ＥＭＩ領域５２（１つのみ図示する）に関連
して生じる１つトレース２２ａから隣接トレース２２ｂへのクロストークを減少
させる接地平面として役立つ点である。クロストークは、隣接トレース２２ａ上
のＥＭＩ領域５２によって生じる１つのトレース２２ｂに関連する電圧である。
領域５２の半径は、第１導電性層２２から第２導電性層２６までの距離にほぼ等
しい。第２導電性層２６が第１導電性層２２に近くなればなるほど、トレース２
２ａおよび２２ｂは、クロストークが生じない状態で互いにより近づけることが
できる。上記のとおり、第２導電性層２６は、接着剤１６によりスティフナー部
材１２に結合される。
【００３７】 先行技術の装置と違って、本発明の実施態様によるパッケージ構造は、第２導
電性層２６と第１導電性層２２との間に一貫した距離を提供する。さらに、第２
導電性層２６は、誘電体層２０に直接隣接し、２つの導電性層２２と２６との間
の距離は、特定の厚さの誘電体層２０について最小限である。２つの導電性層２
２と２６との間の確実かつ予測可能な距離は、誘電体層２０の一貫した予測可能
な厚さによって可能である。
【００３８】 平面性の問題は、図１および図２にｈ１で示される隔離高さに関する。高さｈ １ は、はんだボールが可撓性回路から、プリント回路板を含む接触平面まで延在
する高さである。高さｈ１は、はんだボールが通路内に着座するか、または第１
導電性層上に着座するかに関係なく、隔離高さｈ１が実質的に一定であるように
調節することが望ましい。高さｈ１を一定にするには、いくつかの方法がある。
たとえば、少量の導電性材料を使用して第１導電性層のレベルまで通路を充填し
、可撓性回路上に同じサイズのはんだボールを使用するための平面を確立する。
もう１つの方法として、第１導電性層内の開口部の直径より小さい直径を有する
通路を提供し、同じサイズのはんだボールを使用することが挙げられる。さらに
他の方法としては、直径がより大きいはんだボールを通路内に使用し、直径がよ
り小さいはんだボールを第１導電性層上に着座する方法が挙げられる。
【００３９】 図２および図４の実施態様では、このパッケージによって、使用者は、トレー
スの特定の集合のみを接地平面に相互接続することにより、均一に配置された回
路構成を形成することを可能にする。これは、ある回路構造を数種類の半導体に
使用することを可能にする。このパッケージは、はんだボールを２金属層可撓性
回路の接地平面にマスリフロー接合することを可能にする。誘電体層を貫通する
非金属化通路は、接地平面と誘電体層の反対側にあるトレース層との間を相互接
続することを容易にする。はんだボールは、通路を介して接地平面に直接接合さ
れる。あるいは、リードは、はんだボールに隣接するトレース層から通路を貫通
して延在させて、接地平面に接触させることができる。
【００４０】 具体的な実施態様を図示して説明してきたが、上記の開示事項には、広範な変
形、変更および代用が考えられ、場合によっては、各実施態様のいくつかの特徴
は、対応して他の特徴を使用せずに使用することができる。したがって、添付の
請求の範囲は、広範に、かつ本明細書に開示する実施態様の範囲に一致するよう
に解釈すべきである。
【図面の簡単な説明】
【図１】 電子部品パッケージの実施態様を示す略図である。
【図１ａ】 スティフナー部材内に着座した半導体デバイスの実施態様を示
す略図である。
【図１ｂ】 可撓性回路の通路内に着座したはんだボールの実施態様を示す
略図である。
【図２】 電子部品パッケージのもう１つの実施態様を示す略図である。
【図３】 可撓性回路の通路内に着座したはんだボールの実施態様を示す略
図である。
【図４】 可撓性回路の通路に隣接して着座したはんだボールの実施態様、
および通路を貫通して延在するリードを示す略図である。
【図５】 隣接するトレースおよび関連するＥＭＩ領域の実施態様を示す略
図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ， ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ， ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，Ｕ Ａ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 第１面に第１導電性層と、前記第１面の反対側の第２面に第
    ２導電性層とを有する可撓性誘電体層と、 前記誘電体層を貫通して前記第１面から前記第２面に延在する非導電性通路で
    あって、前記第１導電性層が、前記第１面において前記通路の開放端部に隣接し
    、前記第２導電性層が、前記第２面に前記通路の閉鎖端部を形成する非導電性通
    路と、 前記第１導電性層と前記第２導電性層との間に導電性経路を形成するように接
    続されたはんだボールと、 を含む電子部品パッケージ。
  2. 【請求項２】 前記第１導電性層がパターン化される、請求項１記載の電子
    部品パッケージ。
  3. 【請求項３】 前記第１導電性層が電力トレースおよび信号トレースを備え
    る、請求項１記載の電子部品パッケージ。
  4. 【請求項４】 前記はんだボールが前記通路内に着座し、前記第１導電性層
    と前記第２導電性層との間に導電性経路を形成する、請求項１記載の電子部品パ
    ッケージ。
  5. 【請求項５】 前記はんだボールが前記第１導電性層に係合し、導電性リー
    ドが、前記第１導電性層から前記通路を貫通して延在し、前記第２導電性層に接
    触する端部で終端する、請求項１記載の電子部品パッケージ。
  6. 【請求項６】 第１面に第１導電性層を有し、前記第１面の反対側の第２面
    に第２導電性層を有する可撓性誘電体層と、 前記誘電体層を貫通して前記第１面から前記第２面に延在する非導電性通路で
    あって、前記第１導電性層が、前記第１面において前記通路の開放端部に隣接し
    、前記第２導電性層が、前記第２面に前記通路の閉鎖端部を形成する非導電性通
    路と、 前記第２導電性層に接合されたスティフナー部材と、 前記第１導電性層および前記第２導電性層に接続されたはんだボールと、 を含む可撓性回路システム。
  7. 【請求項７】 前記第１導電性層がパターン化される、請求項６記載のシス
    テム。
  8. 【請求項８】 前記第１導電性層が電力トレースおよび信号トレースを備え
    る、請求項６記載のシステム。
  9. 【請求項９】 前記はんだボールが前記通路内に着座し、前記第１導電性層
    と前記第２導電性層との間に導電性経路を形成する、請求項６記載のシステム。
  10. 【請求項１０】 前記はんだボールが前記第１導電性層に係合し、導電性リ
    ードが、前記第１導電性層から前記通路を貫通して延在し、前記第２導電性層に
    接触する端部で終端する、請求項６記載のシステム。
  11. 【請求項１１】 前記スティフナー部材が、接着剤により前記導電性層に接
    合される、請求項６記載のシステム。
  12. 【請求項１２】 低プロファイルの可撓性回路パッケージであって、 第１面に第１導電性層を有するとともに、前記第１面の反対側の第２面に第２
    導電性層を有する可撓性誘電体層と、 前記誘電体層を貫通して前記第１面から前記第２面に延在する閉鎖端部の非導
    電性通路であって、前記第１導電性層が、前記第１面において前記通路の開放端
    部に隣接し、前記第２導電性層が、前記第２面に前記通路の前記閉鎖端部を形成
    する非導電性通路と、 前記第２導電性層に接合され、内部に形成されたスルーボアを含む第１スティ
    フナー部材と、 前記第１スティフナー部材に接合され、上に半導体デバイスが実装され、前記
    スルーボア内に延在する第２スティフナー部材と、 前記第１導電性層および前記第２導電性層に接続されたはんだボールと、 を含む低プロファイルの可撓性回路パッケージ。
  13. 【請求項１３】 前記第１導電性層がパターン化される、請求項１２記載の
    回路。
  14. 【請求項１４】 前記第１導電性層が電力トレースおよび信号トレースを備
    える、請求項１２記載の回路。
  15. 【請求項１５】 前記はんだボールが前記通路内に着座し、前記第１導電性
    層と前記第２導電性層との間に導電性経路を形成する、請求項１２記載の回路。
  16. 【請求項１６】 前記はんだボールが前記第１導電性層に係合し、導電性リ
    ードが、前記第１導電性層から前記通路を貫通して延在し、前記第２導電性層に
    接触する端部で終端する、請求項１２記載の回路。
  17. 【請求項１７】 前記第１スティフナー部材が、接着剤により前記導電性層
    に接合される、請求項１２記載の回路。
  18. 【請求項１８】 前記第１スティフナー部材が、接着剤により前記第２ステ
    ィフナー部材に接合される、請求項１２記載の回路。
  19. 【請求項１９】 前記半導体デバイスが、ワイヤボンディングにより前記第
    １導電性層に接続される、請求項１２記載の回路。
  20. 【請求項２０】 低プロファイルの可撓性回路パッケージを提供する方法で
    あって、 開口部が内部に形成された第１スティフナー部材を、半導体デバイスを備える
    第２スティフナー部材に対し、前記半導体デバイスが前記開口部内に突出するよ
    うに接合するステップと、 第１面に第１導電性層と、第２面に第２導電性層とを有する可撓性誘電体層を
    前記第１スティフナー部材に対し、前記第２導電性層が前記第１スティフナー部
    材と係合するように接合するステップと、 前記誘電体層を貫通して前記第１面から前記第２面に非導電性通路を形成し、
    前記第１導電性層が前記第１面において前記通路の開放端部に隣接し、前記第２
    導電性層が、前記第２面に前記通路の閉鎖端部を形成するようにするステップと
    、 はんだボールを前記第１導電性層および前記第２導電性層に接続するステップ
    と、 を含む方法。
  21. 【請求項２１】 前記はんだボールを接続するステップが、前記はんだボー
    ルを前記通路内に着座して、前記第１導電性層と前記第２導電性層との間に導電
    性経路を形成するステップをさらに含む、請求項２０記載の方法。
  22. 【請求項２２】 前記はんだボールを接続するステップが、前記はんだボー
    ルを前記第１導電性層に係合させ、導電性リードを前記第１導電性層から前記通
    路を貫通して延在させて、前記第２導電性層に接触する端部で終端するステップ
    をさらに含む、請求項２１記載の方法。
  23. 【請求項２３】 パターン化された第１導電性層を第１面に有するとともに
    、前記第１面の反対側の第２面に第２導電性層を有する薄い誘電体層と、 前記誘電体層を貫通して前記第１面から前記第２面に延在する非導電性通路で
    あって、前記第２導電性層が、前記第２面に前記通路の閉鎖端部を形成する非導
    電性通路と、 前記第２導電性層に接触するように前記非導電性通路内に配置された導電性材
    料と、 接着剤を使用して前記第２導電性層に接合されたスティフナー部材と、 前記第１導電性層および前記第２導電性層に電気的に接続された半導体と、 を含む電子部品パッケージ。
  24. 【請求項２４】 前記導電性材料が、前記第１導電性層および前記第２導電
    性層の両方に接触する、請求項２３記載のパッケージ。
  25. 【請求項２５】 前記導電性材料がはんだボールを含む、請求項２３記載の
    パッケージ。
  26. 【請求項２６】 前記スティフナー部材が、内部にキャビティが形成されて
    、前記キャビティ内に半導体が配置される中実の銅部分を含む、請求項２３記載
    のパッケージ。
  27. 【請求項２７】 前記スティフナー部材の内部にボアが形成され、第２ステ
    ィフナー部材が第１スティフナー部材に接合され、半導体デバイスが、前記第１
    スティフナー部材上に実装されて、前記第１スティフナー部材の前記ボア内に延
    在する、請求項２３記載のパッケージ。
  28. 【請求項２８】 前記誘電体層が可撓性ポリイミド材料を含む、請求項２３
    記載のパッケージ。
  29. 【請求項２９】 第１面にパターン化された第１導電性層と、前記第１面の
    反対側の第２面に第２導電性層とを有する薄い誘電体層と、 前記誘電体層を貫通して前記第１面から前記第２面に延在する非導電性通路で
    あって、前記第２導電性層が前記第２面に前記通路の閉鎖端部を形成する非導電
    性通路と、 前記非導電性通路を介して前記第２導電性層に結合された前記第１導電性層上
    のパターン化トレースであって、はんだボールが上に接合される前記第１導電性
    層上に配置されたパッドに接続されるパターン化トレースと、 接着剤を使用して前記第２導電性層に接合されるスティフナー部材と、 前記第１導電性層および前記第２導電性層に電気的に接続された半導体と、 を含む電子部品パッケージ。
  30. 【請求項３０】 前記スティフナー部材が、前記半導体を収容するためにキ
    ャビティが内部に形成された中実の銅部分を含む、請求項２９記載のパッケージ
    。
  31. 【請求項３１】 前記スティフナー部材の内部にボアが形成され、第２ステ
    ィフナーが第１スティフナー部材に接合され、半導体デバイスが前記第１スティ
    フナー部材上に実装されて、前記第１スティフナー部材の前記ボア内に延在する
    、請求項２９記載のパッケージ。
  32. 【請求項３２】 前記誘電体層が可撓性ポリイミド材料を含む、請求項２９
    記載のパッケージ。
  33. 【請求項３３】 低プロファイルの回路パッケージを提供する方法であって
    、 第１面にパターン化された第１導電性層を有するとともに、第２面に第２導電
    性層を有する可撓性誘電体層であって、内部に少なくとも１つの非導電性通路が
    形成され、前記第２導電性層が、前記第２面に前記通路の閉鎖端部を形成する可
    撓性誘電体層を提供するステップと、 接着剤を使用して、スティフナー部材を前記可撓性誘電体層の前記第２面に接
    合するステップと、 前記スティフナー部材のキャビティ内に半導体を取り付けて、前記半導体を前
    記第１導電性層および前記第２導電性層に電気的に接続するステップと、 はんだボールを各々の通路内に配置して、前記はんだボールが融解するのに十
    分な温度まで前記はんだボールを加熱し、前記はんだボールを前記第２導電性層
    に接合するステップと、 を含む方法。
  34. 【請求項３４】 前記はんだボールを配置するステップが、前記はんだボー
    ルを前記通路内に着座して、前記第１導電性層と前記第２導電性層との間に導電
    性経路を形成するステップをさらに含む、請求項３３記載の方法。
  35. 【請求項３５】 前記はんだボールを配置するステップが、前記はんだボー
    ルを前記第１導電性層に係合させて、導電性リードを前記第１導電性層から前記
    通路を貫通して延在させ、前記第２導電性層に接触する端部で終端させるステッ
    プをさらに含む、請求項３４記載の方法。
  36. 【請求項３６】 第１面にパターン化された第１導電性層と、第２面に第２
    導電性層とを有する誘電体層であって、前記第１面の反対側の前記第２面および
    前記パターン化された第１導電性層がパッド領域を備える誘電体層と、 前記誘電体層を貫通して前記第１面から前記第２面に延在する非導電性通路で
    あって、前記第２導電性層が、前記第２面に前記通路の閉鎖端部を形成する非導
    電性通路と、 前記通路に取り付けられ、前記第２導電性層との電気的接続を提供する第１は
    んだボールと、 前記パッド領域に取り付けられ、前記第１導電性層に対する電気的接続を提供
    する第２の隣接はんだボールと、 前記第２の隣接はんだボールと実質的に同じ隔離高さを形成するように取り付
    けられる前記第１のはんだボールと、 を含む電子部品パッケージ。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016175A (ja) * 2000-06-29 2002-01-18 Hitachi Cable Ltd スティフナ付きｔａｂテープ及びそれを用いた半導体装置
US6507118B1 (en) 2000-07-14 2003-01-14 3M Innovative Properties Company Multi-metal layer circuit
WO2002045164A2 (en) 2000-12-01 2002-06-06 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US6906414B2 (en) * 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US6853070B2 (en) * 2001-02-15 2005-02-08 Broadcom Corporation Die-down ball grid array package with die-attached heat spreader and method for making the same
US6377475B1 (en) 2001-02-26 2002-04-23 Gore Enterprise Holdings, Inc. Removable electromagnetic interference shield
US7259448B2 (en) * 2001-05-07 2007-08-21 Broadcom Corporation Die-up ball grid array package with a heat spreader and method for making the same
US6879039B2 (en) * 2001-12-18 2005-04-12 Broadcom Corporation Ball grid array package substrates and method of making the same
US6825108B2 (en) * 2002-02-01 2004-11-30 Broadcom Corporation Ball grid array package fabrication with IC die support structures
US7550845B2 (en) * 2002-02-01 2009-06-23 Broadcom Corporation Ball grid array package with separated stiffener layer
US6876553B2 (en) * 2002-03-21 2005-04-05 Broadcom Corporation Enhanced die-up ball grid array package with two substrates
US7196415B2 (en) * 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
KR20030077784A (ko) * 2002-03-27 2003-10-04 주식회사 칩팩코리아 테이프 볼 그리드 어레이 패키지
US6744640B2 (en) 2002-04-10 2004-06-01 Gore Enterprise Holdings, Inc. Board-level EMI shield with enhanced thermal dissipation
KR100833941B1 (ko) * 2002-06-08 2008-05-30 삼성테크윈 주식회사 티비지에이 반도체 패키지
US7061085B2 (en) * 2003-09-19 2006-06-13 Micron Technology, Inc. Semiconductor component and system having stiffener and circuit decal
US7122462B2 (en) * 2003-11-21 2006-10-17 International Business Machines Corporation Back end interconnect with a shaped interface
US6982491B1 (en) * 2004-01-20 2006-01-03 Asat Ltd. Sensor semiconductor package and method of manufacturing the same
US7286325B2 (en) * 2004-02-26 2007-10-23 Sae Magnetics (H.K.) Ltd Method and apparatus for connecting metal structures on opposing sides of a circuit
US20050195528A1 (en) * 2004-03-05 2005-09-08 Bennin Jeffry S. Coined ground features for integrated lead suspensions
US7482686B2 (en) * 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
US7411281B2 (en) * 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US7786591B2 (en) 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
CN1832658A (zh) * 2005-03-10 2006-09-13 3M创新有限公司 一种双层金属的柔性印刷电路板及其制造方法
US8183680B2 (en) * 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
US7948093B2 (en) * 2006-12-28 2011-05-24 Samgsung Electronics Co., Ltd. Memory IC package assembly having stair step metal layer and apertures
US8082656B1 (en) * 2007-09-04 2011-12-27 Hutchinson Technology Incorporated Method for manufacturing a disk drive head suspension
US9930789B2 (en) * 2010-04-12 2018-03-27 Seagate Technology Llc Flexible printed circuit cable with multi-layer interconnection and method of forming the same
WO2015117954A2 (en) * 2014-02-06 2015-08-13 Billerudkorsnäs Ab Stand-up pouches of stretchable paper

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5261155A (en) 1991-08-12 1993-11-16 International Business Machines Corporation Method for bonding flexible circuit to circuitized substrate to provide electrical connection therebetween using different solders
US5468994A (en) 1992-12-10 1995-11-21 Hewlett-Packard Company High pin count package for semiconductor device
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
TW258829B (ja) 1994-01-28 1995-10-01 Ibm
US5583378A (en) 1994-05-16 1996-12-10 Amkor Electronics, Inc. Ball grid array integrated circuit package with thermal conductor
US5585162A (en) * 1995-06-16 1996-12-17 Minnesota Mining And Manufacturing Company Ground plane routing
US5844168A (en) * 1995-08-01 1998-12-01 Minnesota Mining And Manufacturing Company Multi-layer interconnect sutructure for ball grid arrays
US6011694A (en) 1996-08-01 2000-01-04 Fuji Machinery Mfg. & Electronics Co., Ltd. Ball grid array semiconductor package with solder ball openings in an insulative base
US5990545A (en) * 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
US5895967A (en) * 1997-07-07 1999-04-20 Texas Instruments Incorporated Ball grid array package having a deformable metal layer and method

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