JPH09237854A - 半導体用パッケージ - Google Patents
半導体用パッケージInfo
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/0298—Multilayer circuits
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Abstract
(57)【要約】
【課題】 半導体用のセラミックスパッケージにおい
て、内部信号配線の高密度化を図った上で、抵抗やイン
ダクタンスの増大を抑制する。 【解決手段】 複数のセラミックス層２ａ、２ｂ、２
ｃ、２ｄが積層一体化された多層セラミックス基板２
と、セラミックス層２ｂ、２ｃ上に印刷形成された導体
エレメント４および導電性材料が充填されたバイアホー
ル５とを有する内部信号配線とを具備する半導体用パッ
ケージである。内部信号配線は、隣接する少なくとも 2
つのセラミックス層２ｂ、２ｃ上にそれぞれ形成された
複数の導体エレメント４ａ、４ｂ間を、バイアホール５
ａで電気的に接続した並列接続信号線を有している。
て、内部信号配線の高密度化を図った上で、抵抗やイン
ダクタンスの増大を抑制する。 【解決手段】 複数のセラミックス層２ａ、２ｂ、２
ｃ、２ｄが積層一体化された多層セラミックス基板２
と、セラミックス層２ｂ、２ｃ上に印刷形成された導体
エレメント４および導電性材料が充填されたバイアホー
ル５とを有する内部信号配線とを具備する半導体用パッ
ケージである。内部信号配線は、隣接する少なくとも 2
つのセラミックス層２ｂ、２ｃ上にそれぞれ形成された
複数の導体エレメント４ａ、４ｂ間を、バイアホール５
ａで電気的に接続した並列接続信号線を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、セラミックス多層
配線基板を用いた半導体用パッケージに関する。
配線基板を用いた半導体用パッケージに関する。
【０００２】
【従来の技術】高性能、高集積なＬＳＩを搭載するパッ
ケージには、絶縁性および放熱性に優れ、高速な信号を
扱うことができ、かつ入出力端子を多端子・狭ピッチ化
することが可能であること等が要求されている。このよ
うな要求特性を満足するパッケージとしてセラミックス
パッケージ知られており、なかでも窒化アルミニウム製
パッケージは小形化が可能な高放熱性パッケージとして
期待されている。
ケージには、絶縁性および放熱性に優れ、高速な信号を
扱うことができ、かつ入出力端子を多端子・狭ピッチ化
することが可能であること等が要求されている。このよ
うな要求特性を満足するパッケージとしてセラミックス
パッケージ知られており、なかでも窒化アルミニウム製
パッケージは小形化が可能な高放熱性パッケージとして
期待されている。
【０００３】上記したようなセラミックスパッケージ
は、通常、多層セラミックス基板との同時焼成により形
成した内部導体層を用いて信号配線を取り回している。
内部導体層は、主としてセラミックス層に設けられたス
ルーホールに導電性材料を充填形成したバイアホール
と、セラミックス層上に印刷形成した導体エレメントと
から構成されている。
は、通常、多層セラミックス基板との同時焼成により形
成した内部導体層を用いて信号配線を取り回している。
内部導体層は、主としてセラミックス層に設けられたス
ルーホールに導電性材料を充填形成したバイアホール
と、セラミックス層上に印刷形成した導体エレメントと
から構成されている。
【０００４】このような内部導体層を同時焼成法で形成
する場合には、まずセラミックスグリーンシートに所望
の配線パターンに応じてスルーホールを形成し、このス
ルーホール内にＷやＭｏ等の高融点金属を含む導電性ペ
ーストを充填すると共に、シート上にも配線パターンに
応じて導電性ペーストを印刷する。このようなセラミッ
クスグリーンシートを必要枚数重ね、一定の圧力で積
層、圧着した後、脱脂およびセラミックスグリーンシー
トと導体ペーストとの同時焼成を行う。このようにし
て、パッケージ基体として用いられるセラミックス多層
配線基板が得られる。 ところで、近年、半導体素子の
高性能化や高集積化に伴って、 1素子当りの入出力信号
数は増加する傾向にある。そこで、半導体用のセラミッ
クスパッケージには、入出力信号数の増加への対応を図
るために、内部信号配線となる内部導体層の配線密度を
高密度化することが求められている。さらに、半導体素
子の動作周波数は、動作速度の高速化を図るために高周
波化する傾向が強く、このためにセラミックスパッケー
ジには高周波信号の伝送特性を向上させることが求めら
れている。
する場合には、まずセラミックスグリーンシートに所望
の配線パターンに応じてスルーホールを形成し、このス
ルーホール内にＷやＭｏ等の高融点金属を含む導電性ペ
ーストを充填すると共に、シート上にも配線パターンに
応じて導電性ペーストを印刷する。このようなセラミッ
クスグリーンシートを必要枚数重ね、一定の圧力で積
層、圧着した後、脱脂およびセラミックスグリーンシー
トと導体ペーストとの同時焼成を行う。このようにし
て、パッケージ基体として用いられるセラミックス多層
配線基板が得られる。 ところで、近年、半導体素子の
高性能化や高集積化に伴って、 1素子当りの入出力信号
数は増加する傾向にある。そこで、半導体用のセラミッ
クスパッケージには、入出力信号数の増加への対応を図
るために、内部信号配線となる内部導体層の配線密度を
高密度化することが求められている。さらに、半導体素
子の動作周波数は、動作速度の高速化を図るために高周
波化する傾向が強く、このためにセラミックスパッケー
ジには高周波信号の伝送特性を向上させることが求めら
れている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たような同時焼成による内部導体層を信号配線として利
用したセラミックスパッケージの場合、内部導体層自体
の電気抵抗が比較的大きいことからに、配線密度の増大
を図るために配線幅を狭くすると、内部信号配線の電気
抵抗がさらに増大してしまい、出力信号の電圧レベルが
低下する等の問題を招いてしまう。
たような同時焼成による内部導体層を信号配線として利
用したセラミックスパッケージの場合、内部導体層自体
の電気抵抗が比較的大きいことからに、配線密度の増大
を図るために配線幅を狭くすると、内部信号配線の電気
抵抗がさらに増大してしまい、出力信号の電圧レベルが
低下する等の問題を招いてしまう。
【０００６】すなわち、配線密度を高めるために内部導
体層の幅を狭くした場合、一般的には厚さも薄くなるた
めに、内部導体層の断面積が大幅に減少してしまい、配
線抵抗は急増してしまう。ここで、内部導体層の断面積
を確保する方法として、内部導体層特に導体エレメント
の縦横比を増大させることが考えられるが、印刷導体層
の場合には単純に縦横比を増大させることは困難であ
り、また多層セラミックス基板の積層信頼性も低下して
しまう。
体層の幅を狭くした場合、一般的には厚さも薄くなるた
めに、内部導体層の断面積が大幅に減少してしまい、配
線抵抗は急増してしまう。ここで、内部導体層の断面積
を確保する方法として、内部導体層特に導体エレメント
の縦横比を増大させることが考えられるが、印刷導体層
の場合には単純に縦横比を増大させることは困難であ
り、また多層セラミックス基板の積層信頼性も低下して
しまう。
【０００７】さらに、動作周波数を高周波化した場合に
は、表皮効果等により内部信号配線の抵抗が増大するこ
とから、抵抗増大による問題が顕著となる。また、表皮
効果による内部信号配線の抵抗やインダクタンスの増加
は、出力信号の電圧レベルの低下のみならず、半導体素
子の誤動作等の発生原因となる。
は、表皮効果等により内部信号配線の抵抗が増大するこ
とから、抵抗増大による問題が顕著となる。また、表皮
効果による内部信号配線の抵抗やインダクタンスの増加
は、出力信号の電圧レベルの低下のみならず、半導体素
子の誤動作等の発生原因となる。
【０００８】このようなことから、従来の半導体用のセ
ラミックスパッケージにおいては、内部信号配線の高密
度化を図った上で、抵抗やインダクタンスの増大を抑制
することが課題とされていた。
ラミックスパッケージにおいては、内部信号配線の高密
度化を図った上で、抵抗やインダクタンスの増大を抑制
することが課題とされていた。
【０００９】本発明は、このような課題に対処してなさ
れたもので、内部信号配線の高密度化を図った上で、抵
抗やインダクタンスの増大を抑制することを可能にした
半導体用パッケージを提供することを目的としている。
れたもので、内部信号配線の高密度化を図った上で、抵
抗やインダクタンスの増大を抑制することを可能にした
半導体用パッケージを提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明の半導体用パッケ
ージは、複数のセラミックス層が積層一体化された多層
セラミックス基板と、前記多層セラミックス基板のセラ
ミックス層上に印刷形成された導体エレメントおよび導
電性材料が充填されたバイアホールとを有する内部信号
配線とを具備する半導体用パッケージにおいて、前記内
部信号配線は隣接する少なくとも 2つのセラミックス層
上にそれぞれ形成された複数の導体エレメント間を、前
記バイアホールで電気的に接続した並列接続信号線を有
することを特徴としている。
ージは、複数のセラミックス層が積層一体化された多層
セラミックス基板と、前記多層セラミックス基板のセラ
ミックス層上に印刷形成された導体エレメントおよび導
電性材料が充填されたバイアホールとを有する内部信号
配線とを具備する半導体用パッケージにおいて、前記内
部信号配線は隣接する少なくとも 2つのセラミックス層
上にそれぞれ形成された複数の導体エレメント間を、前
記バイアホールで電気的に接続した並列接続信号線を有
することを特徴としている。
【００１１】本発明の半導体用パッケージにおいては、
複数の導体エレメント間をバイアホールで並列に接続し
た並列接続信号線を使用している。このような並列接続
信号線では、導体エレメント部分の配線抵抗が複数の導
体エレメントの断面積の和によって決定されるため、 1
つ当たりの導体エレメントの幅を十分に狭くした上で低
抵抗を実現することができる。すなわち、配線幅を高密
度配線が可能なように狭くした上で、内部信号配線の配
線抵抗の増大を抑制することができる。
複数の導体エレメント間をバイアホールで並列に接続し
た並列接続信号線を使用している。このような並列接続
信号線では、導体エレメント部分の配線抵抗が複数の導
体エレメントの断面積の和によって決定されるため、 1
つ当たりの導体エレメントの幅を十分に狭くした上で低
抵抗を実現することができる。すなわち、配線幅を高密
度配線が可能なように狭くした上で、内部信号配線の配
線抵抗の増大を抑制することができる。
【００１２】また、上述した並列接続信号線において
は、断面積が同じであるとすれば 1つの導体エレメント
で信号線を構成した場合に比べて導体エレメントの表面
積を増大することができる。これによって、信号の高周
波化に伴って表皮効果が増大した場合においても、配線
抵抗の増加を抑制することが可能となる。さらに、信号
配線の並列接続区間では、内部信号配線層中のビアホー
ルが 1配線当り複数個となるため、内部配線の高密度化
に悪影響を与えることなく、ビアホールによる配線抵抗
やインピーダンスを低減することが可能となる。
は、断面積が同じであるとすれば 1つの導体エレメント
で信号線を構成した場合に比べて導体エレメントの表面
積を増大することができる。これによって、信号の高周
波化に伴って表皮効果が増大した場合においても、配線
抵抗の増加を抑制することが可能となる。さらに、信号
配線の並列接続区間では、内部信号配線層中のビアホー
ルが 1配線当り複数個となるため、内部配線の高密度化
に悪影響を与えることなく、ビアホールによる配線抵抗
やインピーダンスを低減することが可能となる。
【００１３】
【発明の実施の形態】以下、本発明を実施するための形
態について説明する。
態について説明する。
【００１４】図１は本発明の半導体用パッケージの一実
施形態の要部構成を示す断面図であり、図２はその内部
信号配線のみを示した斜視図である。
施形態の要部構成を示す断面図であり、図２はその内部
信号配線のみを示した斜視図である。
【００１５】これらの図に示す半導体用パッケージ１
は、絶縁層である複数のセラミックス層２ａ、２ｂ、２
ｃ、２ｄを多層一体化した多層セラミックス基板２をパ
ッケージ基体として有しており、この多層セラミックス
基板２内には内部信号配線を構成する内部導体層３が形
成されている。
は、絶縁層である複数のセラミックス層２ａ、２ｂ、２
ｃ、２ｄを多層一体化した多層セラミックス基板２をパ
ッケージ基体として有しており、この多層セラミックス
基板２内には内部信号配線を構成する内部導体層３が形
成されている。
【００１６】多層セラミックス基板２の構成材料は特に
限定されるものではなく、酸化アルミニウムのような酸
化物系セラミックスから窒化アルミニウム、窒化ケイ素
等の非酸化物系セラミックスまで種々のセラミックス材
料を適用することができるが、特に窒化アルミニウムの
ように、高放熱特性を生かしてパッケージサイズの小形
化が可能なセラミックス材料を使用する場合に本発明は
効果的である。これは、パッケージサイズを小形化する
ほど高密度配線が必要となるためである。
限定されるものではなく、酸化アルミニウムのような酸
化物系セラミックスから窒化アルミニウム、窒化ケイ素
等の非酸化物系セラミックスまで種々のセラミックス材
料を適用することができるが、特に窒化アルミニウムの
ように、高放熱特性を生かしてパッケージサイズの小形
化が可能なセラミックス材料を使用する場合に本発明は
効果的である。これは、パッケージサイズを小形化する
ほど高密度配線が必要となるためである。
【００１７】内部導体層３は、多層セラミックス基板２
のセラミックス層２ｂ、２ｃ上に印刷形成した導体エレ
メント４と、各セラミックス層２ａ、２ｂ、２ｃ、２ｄ
に設けられたスルーホール内に導電性材料を充填して形
成したバイアホール５とを有している。これら導体エレ
メント４およびバイアホール５を有する内部導体層３
は、所望の信号配線パターンに応じて形成されており、
多層セラミックス基板２の表面側に形成された第１およ
び第２の入出力端子としての機能を有する電極パッド
６、７間を電気的に接続している。
のセラミックス層２ｂ、２ｃ上に印刷形成した導体エレ
メント４と、各セラミックス層２ａ、２ｂ、２ｃ、２ｄ
に設けられたスルーホール内に導電性材料を充填して形
成したバイアホール５とを有している。これら導体エレ
メント４およびバイアホール５を有する内部導体層３
は、所望の信号配線パターンに応じて形成されており、
多層セラミックス基板２の表面側に形成された第１およ
び第２の入出力端子としての機能を有する電極パッド
６、７間を電気的に接続している。
【００１８】第１の入出力端子としての電極パッド６
は、半導体素子との電気的な接続端子（内部用入出力端
子）として機能し、第２の入出力端子としての電極パッ
ド７上には、外部接続用端子となるピンや半田バンプ等
が接合形成される。このような電極パッド６、７間の電
気的な接続経路を形成する内部導体層３は、内部信号配
線として機能するものである。
は、半導体素子との電気的な接続端子（内部用入出力端
子）として機能し、第２の入出力端子としての電極パッ
ド７上には、外部接続用端子となるピンや半田バンプ等
が接合形成される。このような電極パッド６、７間の電
気的な接続経路を形成する内部導体層３は、内部信号配
線として機能するものである。
【００１９】上述した導体エレメント４およびバイアホ
ール５を有する内部導体層３は、例えば多層セラミック
ス基板２との同時焼成により形成される。同時焼成を適
用してセラミックス多層配線基板、すなわち半導体用パ
ッケージ１を作製する場合、まず各セラミックス層２
ａ、２ｂ、２ｃ、２ｄに対応するほぼ同等の厚さのセラ
ミックスグリーンシートを形成し、これらセラミックス
グリーンシートに内部信号配線パターンに応じてスルー
ホールを形成する。
ール５を有する内部導体層３は、例えば多層セラミック
ス基板２との同時焼成により形成される。同時焼成を適
用してセラミックス多層配線基板、すなわち半導体用パ
ッケージ１を作製する場合、まず各セラミックス層２
ａ、２ｂ、２ｃ、２ｄに対応するほぼ同等の厚さのセラ
ミックスグリーンシートを形成し、これらセラミックス
グリーンシートに内部信号配線パターンに応じてスルー
ホールを形成する。
【００２０】次に、上記スルーホール内にＷやＭｏ等の
高融点金属を主とする導体ペーストを充填すると共に、
導体エレメント４および電極パッド６、７の形状に応じ
てセラミックスグリーンシート上に導体ペーストを印刷
する。このような複数のセラミックスグリーンシートを
必要枚数積層し、これを圧着した後に脱脂、焼成して、
セラミックス基材と導体とを同時に焼結させる。このよ
うにして、半導体用パッケージ１が得られる。
高融点金属を主とする導体ペーストを充填すると共に、
導体エレメント４および電極パッド６、７の形状に応じ
てセラミックスグリーンシート上に導体ペーストを印刷
する。このような複数のセラミックスグリーンシートを
必要枚数積層し、これを圧着した後に脱脂、焼成して、
セラミックス基材と導体とを同時に焼結させる。このよ
うにして、半導体用パッケージ１が得られる。
【００２１】ここで、内部導体層３からなる内部信号配
線は、 1本の信号線当たり隣接する2つのセラミックス
層２ｂ、２ｃ上にそれぞれ形成された 2つの導体エレメ
ント４ａ、４ｂを有し、これら導体エレメント４ａ、４
ｂ間を並列にエレメント接続用バイアホール５ａ、５ａ
で接続した並列接続信号線を有している。すなわち、図
１および図２に示す電極パッド６、７間を接続する信号
線は、多層セラミックス基板２の積層方向に並列形成さ
れた 2つの導体エレメント４ａ、４ｂ間を、エレメント
接続用バイアホール５ａ、５ａで並列に接続した並列接
続エレメント部８を有し、並列接続エレメント部８と通
常のバイアホール５、５とで電極パッド６、７間を電気
的に接続している。
線は、 1本の信号線当たり隣接する2つのセラミックス
層２ｂ、２ｃ上にそれぞれ形成された 2つの導体エレメ
ント４ａ、４ｂを有し、これら導体エレメント４ａ、４
ｂ間を並列にエレメント接続用バイアホール５ａ、５ａ
で接続した並列接続信号線を有している。すなわち、図
１および図２に示す電極パッド６、７間を接続する信号
線は、多層セラミックス基板２の積層方向に並列形成さ
れた 2つの導体エレメント４ａ、４ｂ間を、エレメント
接続用バイアホール５ａ、５ａで並列に接続した並列接
続エレメント部８を有し、並列接続エレメント部８と通
常のバイアホール５、５とで電極パッド６、７間を電気
的に接続している。
【００２２】上記した並列接続エレメント部８を構成す
る 2つの導体エレメント４ａ、４ｂは、図２に示すよう
に、多層セラミックス基板２の積層方向に対して同一パ
ターンで形成することが好ましい。
る 2つの導体エレメント４ａ、４ｂは、図２に示すよう
に、多層セラミックス基板２の積層方向に対して同一パ
ターンで形成することが好ましい。
【００２３】これは、例えば図３（ａ）に示すように、
2つの導体エレメント４ａ、４ｂを積層方向に対して同
一パターンで形成した場合、 2つの導体エレメント４
ａ、４ｂとグランド層等との間の容量Ｃは、これら導体
エレメント４ａ、４ｂとそれぞれが近接するグランド層
ＧＮＤ１、ＧＮＤ２との間に生じる容量Ｃ1 、Ｃ2 と、
導体エレメント４ａ、４ｂ間の容量Ｃ3 との合計となる
が、 2つの導体エレメント４ａ、４ｂは同電位となるた
め、容量Ｃ3 はほぼ無視することができる。ここで、導
体エレメント４ａとグランド層ＧＮＤ２との間の容量、
および導体エレメント４ｂとグランド層ＧＮＤ１との間
の容量は、他方の導体エレメント（４ｂ、４ａ）がシー
ルドするため、ほとんど影響しない値となる。従って、
2つの導体エレメント４ａ、４ｂを並列形成した場合に
おいても、内部信号配線の容量Ｃは通常の 1つの導体エ
レメントを用いた場合と同等となり、容量Ｃの増大によ
る信号遅延の発生等を抑制することができる。
2つの導体エレメント４ａ、４ｂを積層方向に対して同
一パターンで形成した場合、 2つの導体エレメント４
ａ、４ｂとグランド層等との間の容量Ｃは、これら導体
エレメント４ａ、４ｂとそれぞれが近接するグランド層
ＧＮＤ１、ＧＮＤ２との間に生じる容量Ｃ1 、Ｃ2 と、
導体エレメント４ａ、４ｂ間の容量Ｃ3 との合計となる
が、 2つの導体エレメント４ａ、４ｂは同電位となるた
め、容量Ｃ3 はほぼ無視することができる。ここで、導
体エレメント４ａとグランド層ＧＮＤ２との間の容量、
および導体エレメント４ｂとグランド層ＧＮＤ１との間
の容量は、他方の導体エレメント（４ｂ、４ａ）がシー
ルドするため、ほとんど影響しない値となる。従って、
2つの導体エレメント４ａ、４ｂを並列形成した場合に
おいても、内部信号配線の容量Ｃは通常の 1つの導体エ
レメントを用いた場合と同等となり、容量Ｃの増大によ
る信号遅延の発生等を抑制することができる。
【００２４】一方、図３（ｂ）に示すように、 2つの導
体エレメント４ａ、４ｂを積層方向に対して異なる位置
に形成した場合、導体エレメント４ａとグランド層ＧＮ
Ｄ２との間の容量Ｃ4 、および導体エレメント４ｂとグ
ランド層ＧＮＤ１との間の容量Ｃ5 が具体的な値を持つ
ようになるため、容量Ｃの増大を招くことになる。この
ような構成では、場合によっては信号遅延等が問題とな
るおそれがある。
体エレメント４ａ、４ｂを積層方向に対して異なる位置
に形成した場合、導体エレメント４ａとグランド層ＧＮ
Ｄ２との間の容量Ｃ4 、および導体エレメント４ｂとグ
ランド層ＧＮＤ１との間の容量Ｃ5 が具体的な値を持つ
ようになるため、容量Ｃの増大を招くことになる。この
ような構成では、場合によっては信号遅延等が問題とな
るおそれがある。
【００２５】上述したように、内部信号配線を複数の導
体エレメント４ａ、４ｂ間をエレメント接続用バイアホ
ール５ａ、５ａで並列に接続した並列接続信号線で構成
した場合、導体エレメント部分の配線抵抗は 2つの導体
エレメント４ａ、４ｂの断面積の和によって決定される
ため、 1つ当たりの導体エレメント４ａ、４ｂの幅を狭
くした上で導体エレメント４の低抵抗化を実現すること
ができる。すなわち、導体エレメント４ａ、４ｂの幅
（配線幅）を高密度配線が可能なように狭くした上で、
内部信号配線の配線抵抗の増大を抑制することが可能と
なる。また、同様に内部信号配線のインダクタンスの増
大を抑制することもできる。このように、並列接続信号
線により内部信号配線の高密度化と配線抵抗およびイン
ダクタンスの低減を両立させることが可能となる。
体エレメント４ａ、４ｂ間をエレメント接続用バイアホ
ール５ａ、５ａで並列に接続した並列接続信号線で構成
した場合、導体エレメント部分の配線抵抗は 2つの導体
エレメント４ａ、４ｂの断面積の和によって決定される
ため、 1つ当たりの導体エレメント４ａ、４ｂの幅を狭
くした上で導体エレメント４の低抵抗化を実現すること
ができる。すなわち、導体エレメント４ａ、４ｂの幅
（配線幅）を高密度配線が可能なように狭くした上で、
内部信号配線の配線抵抗の増大を抑制することが可能と
なる。また、同様に内部信号配線のインダクタンスの増
大を抑制することもできる。このように、並列接続信号
線により内部信号配線の高密度化と配線抵抗およびイン
ダクタンスの低減を両立させることが可能となる。
【００２６】さらに、扱う信号が高周波数になると、表
皮効果により導体エレメント４の表面に電流分布が集中
し、高周波信号になるほど電流分布が集中する表面から
の厚みが薄くなり、抵抗が高くなる。このような信号の
高周波数化による抵抗の増加に対して、上述した並列接
続信号線においては、断面積が同じであるとすれば1つ
の導体エレメントで信号線を構成した場合に比べて導体
エレメント４ａ、４ｂの表面積を増大することができ
る。従って、並列接続信号線によれば、表皮効果による
抵抗の増大を抑制することが可能となる。
皮効果により導体エレメント４の表面に電流分布が集中
し、高周波信号になるほど電流分布が集中する表面から
の厚みが薄くなり、抵抗が高くなる。このような信号の
高周波数化による抵抗の増加に対して、上述した並列接
続信号線においては、断面積が同じであるとすれば1つ
の導体エレメントで信号線を構成した場合に比べて導体
エレメント４ａ、４ｂの表面積を増大することができ
る。従って、並列接続信号線によれば、表皮効果による
抵抗の増大を抑制することが可能となる。
【００２７】このように、内部信号配線を並列接続信号
線で構成することによって、半導体用パッケージの配線
抵抗やインダクタンス、特に高周波信号を扱う場合の配
線抵抗やインダクタンスを低減することが可能となるた
め、出力信号の電圧レベルの低下等が抑制できると共
に、高周波信号の減衰、同時スイッチングノイズのよう
な高周波信号に伴うノイズ等を抑制することができる。
従って、これら信号の減衰やノイズ等に起因する誤動作
を抑制することが可能となるため、例えば高速動作型の
半導体素子を安定に動作させることができる。さらに、
並列接続信号線とすることで、信号線の信頼性を高める
ことも可能となる。
線で構成することによって、半導体用パッケージの配線
抵抗やインダクタンス、特に高周波信号を扱う場合の配
線抵抗やインダクタンスを低減することが可能となるた
め、出力信号の電圧レベルの低下等が抑制できると共
に、高周波信号の減衰、同時スイッチングノイズのよう
な高周波信号に伴うノイズ等を抑制することができる。
従って、これら信号の減衰やノイズ等に起因する誤動作
を抑制することが可能となるため、例えば高速動作型の
半導体素子を安定に動作させることができる。さらに、
並列接続信号線とすることで、信号線の信頼性を高める
ことも可能となる。
【００２８】なお、図１および図２は、内部信号配線の
一部のみを図示したものであり、内部信号配線の全てを
並列接続信号線で構成しなければならないものではな
く、信号配線の取回しパターン等に応じて、通常の信号
線と適宜組合せて使用することができる。
一部のみを図示したものであり、内部信号配線の全てを
並列接続信号線で構成しなければならないものではな
く、信号配線の取回しパターン等に応じて、通常の信号
線と適宜組合せて使用することができる。
【００２９】上述した実施形態の半導体用パッケージ
は、多層セラミックス多層基板２の表面側に形成された
電極パッド６、７上にＮｉ／Ａｕめっき等を施した後、
第２の入出力端子としての電極パッド７上へのピンや半
田バンプ等の外部接続用端子の形成、半導体素子の接合
搭載、半導体素子の電極と電極パッド６との電気的な接
続（フリップチップの場合には搭載時に接続）、セラミ
ックス製キャップ等による半導体素子の気密封止等を経
て、ＰＧＡパッケージやＢＧＡパッケージ等として使用
される。
は、多層セラミックス多層基板２の表面側に形成された
電極パッド６、７上にＮｉ／Ａｕめっき等を施した後、
第２の入出力端子としての電極パッド７上へのピンや半
田バンプ等の外部接続用端子の形成、半導体素子の接合
搭載、半導体素子の電極と電極パッド６との電気的な接
続（フリップチップの場合には搭載時に接続）、セラミ
ックス製キャップ等による半導体素子の気密封止等を経
て、ＰＧＡパッケージやＢＧＡパッケージ等として使用
される。
【００３０】次に、本発明の第２の実施形態について図
４を参照して説明する。図４に示す半導体用パッケージ
１１は、基本的な構成要素は図１および図２に示した半
導体用パッケージ１と同様であるが、並列形成された 2
つの導体エレメント４ａ、４ｂに挟まれるセラミックス
層、すなわち導体エレメント４ａの形成層となるセラミ
ックス層２ｂの厚さを、他のセラミックス層２ａ、２
ｃ、２ｄの厚さより薄くしている。これは、 2つの導体
エレメント４ａ、４ｂは基本的に同電位となるために、
その間に存在するセラミックス層２ｂは薄くすることが
できると共に、導体エレメント４ａ、４ｂの厚さが薄い
ために、セラミックス層２ｂを薄くしても多層セラミッ
クス基板２の信頼性を確保できるためである。
４を参照して説明する。図４に示す半導体用パッケージ
１１は、基本的な構成要素は図１および図２に示した半
導体用パッケージ１と同様であるが、並列形成された 2
つの導体エレメント４ａ、４ｂに挟まれるセラミックス
層、すなわち導体エレメント４ａの形成層となるセラミ
ックス層２ｂの厚さを、他のセラミックス層２ａ、２
ｃ、２ｄの厚さより薄くしている。これは、 2つの導体
エレメント４ａ、４ｂは基本的に同電位となるために、
その間に存在するセラミックス層２ｂは薄くすることが
できると共に、導体エレメント４ａ、４ｂの厚さが薄い
ために、セラミックス層２ｂを薄くしても多層セラミッ
クス基板２の信頼性を確保できるためである。
【００３１】このように、 2つの導体エレメント４ａ、
４ｂに挟まれるセラミックス層２ｂの厚さを薄くするこ
とによって、多層セラミックス基板２すなわち半導体用
パッケージ１の厚さの増大を抑制することができる。
４ｂに挟まれるセラミックス層２ｂの厚さを薄くするこ
とによって、多層セラミックス基板２すなわち半導体用
パッケージ１の厚さの増大を抑制することができる。
【００３２】次に、本発明の第３の実施形態について図
５を参照して説明する。図５に示す半導体用パッケージ
２１は、 1本の信号線当たり隣接する 3つのセラミック
ス層２ｂ、２ｃ、２ｄ上にそれぞれ積層方向に並列形成
された 3つの導体エレメント４ａ、４ｂ、４ｃ間を、エ
レメント接続用バイアホール５ａで並列に接続した並列
接続エレメント部８を並列接続信号線で内部信号配線を
構成している。また、並列形成された 3つの導体エレメ
ント４ａ、４ｂ、４ｃに挟まれる 2つのセラミックス層
２ｂ、２ｃの厚さは、他のセラミックス層２ａ、２ｄ、
２ｅの厚さより薄くしている。なお、それ以外の構成要
素は図１および図２に示した半導体用パッケージ１と同
様とされている。
５を参照して説明する。図５に示す半導体用パッケージ
２１は、 1本の信号線当たり隣接する 3つのセラミック
ス層２ｂ、２ｃ、２ｄ上にそれぞれ積層方向に並列形成
された 3つの導体エレメント４ａ、４ｂ、４ｃ間を、エ
レメント接続用バイアホール５ａで並列に接続した並列
接続エレメント部８を並列接続信号線で内部信号配線を
構成している。また、並列形成された 3つの導体エレメ
ント４ａ、４ｂ、４ｃに挟まれる 2つのセラミックス層
２ｂ、２ｃの厚さは、他のセラミックス層２ａ、２ｄ、
２ｅの厚さより薄くしている。なお、それ以外の構成要
素は図１および図２に示した半導体用パッケージ１と同
様とされている。
【００３３】このように、並列接続信号線は 3つ以上の
導体エレメント４ａ、４ｂ、４ｃ間をエレメント接続用
バイアホール５ａで並列に接続して構成することもでき
る。このような構成とすることによって、より一層配線
抵抗等の低減を図ることができる。
導体エレメント４ａ、４ｂ、４ｃ間をエレメント接続用
バイアホール５ａで並列に接続して構成することもでき
る。このような構成とすることによって、より一層配線
抵抗等の低減を図ることができる。
【００３４】
【発明の効果】以上説明したように、本発明の半導体用
パッケージによれば、内部信号配線の高密度化を図った
上で、抵抗やインダクタンスの増大を抑制することがで
きる。従って、パッケージサイズを小形化した上で、入
出力信号数の増加等への対応を図った半導体用パッケー
ジを提供することが可能となる。
パッケージによれば、内部信号配線の高密度化を図った
上で、抵抗やインダクタンスの増大を抑制することがで
きる。従って、パッケージサイズを小形化した上で、入
出力信号数の増加等への対応を図った半導体用パッケー
ジを提供することが可能となる。
【図１】 本発明の第１の実施形態による半導体用パッ
ケージの要部構成を示す断面図である。
ケージの要部構成を示す断面図である。
【図２】 図１に示す半導体用パッケージの内部信号配
線のみ示す斜視図である。
線のみ示す斜視図である。
【図３】 本発明の半導体用パッケージにおける並列形
成された 2の導体エレメントの形成パターンと配線容量
との関係を説明するための図である。
成された 2の導体エレメントの形成パターンと配線容量
との関係を説明するための図である。
【図４】 本発明の第２の実施形態による半導体用パッ
ケージの要部構成を示す断面図である。
ケージの要部構成を示す断面図である。
【図５】 本発明の第３の実施形態による半導体用パッ
ケージの要部構成を示す断面図である。
ケージの要部構成を示す断面図である。
１、１１、２１……半導体用パッケージ ２……多層セラミックス基板 ２ａ、２ｂ、２ｃ、２ｄ……セラミックス層 ３……内部導体層 ４……導体エレメント ４ａ、４ｂ……並列形成された導体エレメント ５……ビアホール ５ａ……エレメント接続用ビアホール ８……並列接続エレメント部
Claims (3)
- 【請求項１】 複数のセラミックス層が積層一体化され
た多層セラミックス基板と、前記多層セラミックス基板
のセラミックス層上に印刷形成された導体エレメントお
よび導電性材料が充填されたバイアホールとを有する内
部信号配線とを具備する半導体用パッケージにおいて、 前記内部信号配線は、隣接する少なくとも 2つのセラミ
ックス層上にそれぞれ形成された複数の導体エレメント
間を、前記バイアホールで電気的に接続した並列接続信
号線を有することを特徴とする半導体用パッケージ。 - 【請求項２】 請求項１記載の半導体用パッケージにお
いて、 前記バイアホールで接続された前記複数の導体エレメン
トは、同一パターンで形成されていることを特徴とする
半導体用パッケージ。 - 【請求項３】 請求項１記載の半導体用パッケージにお
いて、 前記バイアホールで接続された前記複数の導体エレメン
トに挟まれるセラミックス層の厚さは、他のセラミック
ス層より薄いことを特徴とする半導体用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4262596A JPH09237854A (ja) | 1996-02-29 | 1996-02-29 | 半導体用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4262596A JPH09237854A (ja) | 1996-02-29 | 1996-02-29 | 半導体用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237854A true JPH09237854A (ja) | 1997-09-09 |
Family
ID=12641208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4262596A Abandoned JPH09237854A (ja) | 1996-02-29 | 1996-02-29 | 半導体用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09237854A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1193770A2 (en) * | 2000-09-04 | 2002-04-03 | Sumitomo Electric Industries, Ltd. | Sealed airtight container for optical-semiconductors and optical-semiconductor module |
| JP2002324868A (ja) * | 2001-04-24 | 2002-11-08 | Kyocera Corp | セラミック端子および半導体素子収納用パッケージ |
| JP2002324867A (ja) * | 2001-04-24 | 2002-11-08 | Kyocera Corp | セラミック端子および半導体素子収納用パッケージ |
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| CN108093554A (zh) * | 2016-11-21 | 2018-05-29 | 鹏鼎控股(深圳)股份有限公司 | 高频信号传输结构及其制作方法 |
| WO2019172336A1 (ja) * | 2018-03-08 | 2019-09-12 | 京セラ株式会社 | 発光素子搭載用基板および発光装置 |
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| US11784459B2 (en) | 2016-08-10 | 2023-10-10 | Kyocera Corporation | Electrical element mounting package, array package, and electrical device |
-
1996
- 1996-02-29 JP JP4262596A patent/JPH09237854A/ja not_active Abandoned
Cited By (21)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040917 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040928 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20041014 |