JP4502543B2 - セラミック端子および半導体素子収納用パッケージ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＣ，ＬＳＩ等の半導体素子を収納するための半導体素子収納用パッケージに用いられるセラミック端子および半導体素子収納用パッケージに関するものである。
【０００２】
【従来の技術】
近時の無線通信に代表される通信機器の発達に伴って、高周波帯域において高出力で作動するＩＣ，ＬＳＩ等の半導体素子の需要が大幅に伸びている。特に携帯電話の基地局に用いられるような情報機器では、限られた電力で高出力が得られ長時間の信号変換ができるように高効率で動作する高出力用の半導体素子と、これを収納する半導体素子収納用パッケージ（以下、半導体パッケージという）が重要となってきている。即ち、半導体素子内部での電力損失が小さく、印加する直流電力を効率よく高周波電力に変換する半導体素子と、この半導体素子を収納して、その性能を最大限引き出すことができる半導体パッケージが望まれている。
【０００３】
このようなことから、ガリウム・砒素（ＧａＡｓ）化合物半導体を用いたＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor:金属半導体電界効果トランジスタ）の開発が進められてきたが、低電圧時の特性、変換効率、大電流を流せないという点で問題を有していた。しかしながら、近年、ＧａＡｓ化合物半導体系ＨＢＴ（Heterojunction Bipolar Transistor：ヘテロ接合バイポーラトランジスタ）などの半導体素子が、ＭＥＳＦＥＴに比し優れた低電圧時の特性を有し、また大きな直流電力を効率よく高周波電力に変換することのできる半導体素子として注目されるようになってきている。
【０００４】
このような半導体素子を収納する半導体パッケージを図４に示す。同図に示す半導体パッケージＤは、筒状の外周導体である金属管１１１ａの中心軸に絶縁体としてのガラス１１１ｂを介して取着された中心導体１１１ｃを有する入出力端子（同軸コネクタ）１１１が、側部１０９ａに設けた貫通孔または切欠き部から成る取付部１１０に嵌着される。この入出力端子１１１は、取付部１１０において内部に収納される半導体素子Ｅを気密に封止するように嵌着される。また、入出力端子１１１は、半導体素子Ｅに大きな直流電力を入力するとともに半導体素子Ｅから出力される高周波電力を外部電気回路装置（図示せず）に伝達することを可能にしている。
【０００５】
入出力端子１１１は、直流電力や高周波電力が流れる円柱状、板状等の中心導体１１１ｃが、金属基体１０９の側部１０９ａに設けた取付部１１０に充填されたガラス１１１ｂを貫いて設けられるものであり、側部１０９ａから電気的に絶縁された状態となっている。そして、この入出力端子１１１は例えば半導体素子Ｅを作動させるための数Ａ〜十数Ａの大きな直流電力が流れるような半導体パッケージに用いられる（特開平９−１８１２０７号公報参照）。
【０００６】
しかしながら、入出力端子１１１は、中心導体１１１ｃがガラス１１１ｂで固定されている構造であるため、半導体パッケージＤ内の中心導体１１１ｃの端部にワイヤボンダーでボンディングワイヤ（図示せず）を接合して半導体素子Ｅに接続する際に、中心導体１１１ｃの端部がワイヤボンダーのキャピラリー（Capillary：ワイヤ供給用細管）によって下方に押さえつけられる。その結果、中心導体１１１ｃを固定するガラス１１１ｂにマイクロクラックが発生する場合がある。このマイクロクラックが、半導体素子Ｅの作動時に発する熱による中心導体１１１ｃとガラス１１１ｂとの熱膨張差に起因した熱応力によって次第に大きくなり、最終的に半導体パッケージＤ内部の気密性が損なわれるという問題点を有していた。
【０００７】
そこで、図４の入出力端子１１１に代えて、図５に示すようなセラミック端子Ｃを用いた半導体パッケージＤも特開平９−１８１２０７号公報に開示されている。このセラミック端子Ｃは、セラミックグリーンシート積層法によって作製された縦断面形状が凸型状であり、セラミックスからなる平板部１０１、および平板部１０１上に線路導体１０３を挟んで取着されたセラミックスからなる立壁部１０２とで構成されている。
【０００８】
なお、図４および図５の従来例の説明において、同様の部材については同じ符号を付した。
【０００９】
【発明が解決しようとする課題】
しかしながら、図５のような従来のセラミック端子Ｃにおいて、大きな直流電力を流すために線路導体１０３の抵抗を小さくすることが望まれるが、線路導体１０３の厚さは５〜２０μｍ程度と非常に薄いため、その抵抗を小さくすることがきわめて困難である。従って、半導体素子Ｅの作動に必要な十数Ａ〜数十Ａ程度の大きな直流電力をセラミック端子Ｃに流すと、大きなジュール熱が発生していた。そして、この熱により、線路導体１０３が断線したり、また半導体パッケージＤ内部の温度が上昇して内部の半導体素子Ｅに誤作動を発生させたり、最終的に半導体素子Ｅを熱破壊させてしまうという問題があった。
【００１０】
そこで、線路導体１０３の抵抗を小さくする構成として、線路導体１０３の幅を広げることが考えられるが、線路導体１０３の幅を十分に抵抗が低下するような幅にまで広げると、必然的にセラミック端子Ｃの大きさを数倍以上に大きくしなければならない。そのため、半導体パッケージＤの側部１０９ａに嵌着できなくなるという問題点があった。
【００１１】
また、線路導体１０３の厚さを厚くすることにより抵抗を小さくすることができるが、その場合例えば厚さが従来の数倍〜十数倍程度の線路導体１０３を形成する必要があり、そうするとセラミック端子Ｃの平板部１０１と立壁部１０２との接合部において、線路導体１０３の幅方向の端部付近でセラミックグリーンシート間に積層のための圧力がかかり難くなってセラミックグリーンシート同士の良好な接合状態が得られない。そのため、セラミック端子Ｃの平板部１０１と立壁部１０２との間に剥れ（デラミネーション）が生じることがあり、半導体パッケージＤ内部の気密性が損なわれ易いという問題点があった。
【００１２】
また、抵抗の小さい銅（Ｃｕ）から成る線路導体１０３を用いることも考えられるが、Ｃｕの融点が約１０８３℃と低いため、一般的に用いられている１５００〜１６００℃で焼成されるアルミナ（Ａｌ2Ｏ3）セラミックから成るセラミック端子Ｃ上に、同時焼成によって線路導体１０３を形成しようとすると、Ｃｕが融解し流れて所望の形状の線路導体１０３を形成できないという問題点があった。
【００１３】
従って、本発明は上記問題点に鑑み完成されたものであり、その目的は、セラミック端子の線路導体の抵抗を小さくすることにより、大きな直流電力を半導体素子に供給することができ、従って半導体素子の作動性を損なうことなく、また半導体パッケージの気密性を損なうことのないセラミック端子、およびこのセラミック端子を用いた半導体パッケージを提供することにある。
【００１４】
【課題を解決するための手段】
本発明のセラミック端子は、上面の一辺側から対向する他辺側にかけて形成された線路導体を有するセラミックスから成る平板部および該平板部の上面に前記線路導体を間に挟んで接合されたセラミックスから成る立壁部から構成され、かつ前記平板部の下面と前記立壁部の上面ならびに前記平板部および前記立壁部の前記線路導体の線路方向に略平行な両側面に接地導体層が形成されているセラミック端子において、前記平板部は、複数のセラミック層が積層されて成るとともに前記線路方向に略垂直な両側面間にわたる内層導体層が設けられ、かつ前記線路方向に略垂直な両側面に前記線路導体の端および前記内層導体層の端を接続する導体層がそれぞれ形成されていることを特徴とする。
【００１５】
本発明は、平板部が、複数のセラミック層が積層されて成るとともに線路方向に略垂直な両側面間にわたる内層導体層が設けられ、かつ線路方向に略垂直な両側面に線路導体の端および内層導体層の端を接続する導体層がそれぞれ形成されていることにより、内層導体層が線路導体に並列に接続されることとなり、従って線路導体の両端間の抵抗を数分の１程度以下に小さくすることができる。よって大きな直流電力を流すことが可能なセラミック端子が得られる。なお、内層導体層の層数、幅、長さを調整することにより、線路導体の両端間の抵抗を制御することができる。
【００１６】
本発明において、好ましくは、前記内層導体層が複数の配線導体から形成されており、該複数の配線導体は前記導体層の間で並列接続されていることを特徴とする。
【００１７】
本発明は、上記の構成とすることにより、さらに線路導体の両端間の抵抗を小さくすることができ、よってさらに大きな直流電力を流すことができるセラミック端子が得られる。
【００１８】
また本発明の半導体パッケージは、略直方体とされ、上側主面に形成された凹部の底面に半導体素子を載置する載置部が設けられるとともに一側部から前記凹部にかけて形成された貫通孔または切欠き部から成るセラミック端子の取付部が形成された基体と、前記取付部に嵌着された本発明のセラミック端子とを具備したことを特徴とする。
【００１９】
本発明の半導体パッケージは、上記の構成により、半導体素子の作動性を損なうことがなく、また半導体パッケージの気密性を損なうことのない信頼性の高いものとなる。
【００２０】
【発明の実施の形態】
本発明のセラミック端子および半導体パッケージを以下に詳細に説明する。図１（ａ）は、半導体パッケージＤに設けられた本発明のセラミック端子Ｆについて実施の形態の例の拡大断面図を示し、（ｂ）はセラミック端子Ｆの上面図を示す。また、図２の（ａ）は本発明の半導体パッケージＤの断面図であり、（ｂ）はセラミック端子Ｆの斜視図である。また、図３は本発明のセラミック端子Ｆについて実施の形態の他の例を示し、平板部のセラミック層１ａに形成された内層導体層の平面図である。なお、本発明の半導体パッケージには従来例の図４，図５の半導体パッケージに付した符号と同じ符号Ｄを付した。
【００２１】
図１〜図３において、１は複数のセラミック層１ａを積層して成る平板部、２は平板部１上に接合された立壁部、３は平板部１の上面に形成された線路導体、３ａおよび３ｂは、立壁部２の線路方向の両側に露出した線路導体３の一方側および他方側である。４は平板部１の下面に形成された下部接地導体層、５は平板部１の側面から立壁部２の側面にかけて形成された側部接地導体層、６は平板部１内部の複数のセラミック層１ａの層間に形成されるとともに線路導体３に並列接続された内層導体層である。６ａは、内層導体層６であって、線路導体３の両端にそれぞれ接続される導体層との接続部間を並列接続するように形成された複数の配線導体、Ａは線路導体３の一方側の端と内層導体層６の一方側の端とを電気的に接続するキャスタレーション導体等から成る一方側の導体層、Ｂは線路導体３の他方側の端と内層導体層６の他方側の端とを電気的に接続するキャスタレーション導体等から成る他方側の導体層である。７は立壁部２の上面に形成された上部接地導体層、８は半導体素子Ｅの載置部、９は金属製の基体、９ａは側部、１０はセラミック端子Ｆの取付部である。
【００２２】
本発明のセラミック端子Ｆの基本構成は、上面の一辺側から対向する他辺側にかけて形成された線路導体３を有するセラミックスから成る平板部１および平板部１の上面に線路導体３を間に挟んで接合されたセラミックスから成る立壁部２から構成され、かつ平板部１の下面と立壁部２の上面ならびに平板部１および立壁部２の線路導体３の線路方向に略平行な両側面に接地導体層が形成されているものである。そして、本発明のセラミック端子Ｆにおいて、平板部１は、複数のセラミック層１ａが積層されて成るとともに線路方向３に略垂直な両側面間にわたる内層導体層６が設けら、かつ線路方向３に略垂直な両側面に線路導体３の端および内層導体層６の端を接続する導体層がそれぞれ形成されている。
【００２３】
本発明のセラミック端子Ｆは、図１，図２に示すように下部接地導体層４、側部接地導体層５および上部接地導体層７が設けられており、図２（ａ）に示すように、半導体パッケージＤの側部９ａに設けた貫通孔または切欠き部から成る取付部１０に嵌着されろう付けされる。これにより、セラミック端子Ｆは、半導体パッケージＤを取付部１０において気密に封止するとともに、外部電気回路装置からの大きな直流電力を半導体パッケージＤの内部に収容されている半導体素子Ｅにボンディングワイヤ（図示せず）を介して伝達する機能を有している。
【００２４】
また、セラミック端子Ｆの平板部１および立壁部２は電気的な絶縁体であるセラミックスから成り、立壁部２によって線路導体３が中央部で区分され、一方側３ａと他方側３ｂが露出するように構成されている。
【００２５】
セラミック端子Ｆは、例えばセラミック母基板を多数個に分割する作製法、所謂従来公知の多数個取りによる作製法によって作製され、平板部１や立壁部２がアルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、ムライト（３Ａｌ2Ｏ3・２ＳｉＯ2）等のセラミックスから成る。
【００２６】
セラミック端子Ｆが例えばＡｌ2Ｏ3セラミックスから成る場合、以下のようにして作製される。まずＡｌ2Ｏ3の粉末と、焼結助材としての酸化カルシウム（ＳｉＯ2）、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）などの粉末と、適当なバインダー及び溶剤とを混合してスラリーとなし、これを従来周知のドクターブレード法などのテープ成形法によって所定厚さのセラミックグリーンシートに成形する。次に、焼成後にセラミック層１ａとなる厚さ０．１５ｍｍのセラミックグリーンシートを４枚準備し、最下層となるセラミックグリーンシートを除くセラミックグリーンシートに、導体層Ａ、導体層Ｂとなる貫通孔を周知の金型打抜き法で打抜いて形成する。そのれらの貫通孔内部に、例えばタングステン（Ｗ）を主成分とし、バインダーおよび有機溶剤が添加混合されて成る導体ペーストが周知のスクリーン印刷法などで埋め込まれるか、または貫通孔の内面に被着されて電気的な導電路が形成される。
【００２７】
これらの貫通孔は、セラミックグリーンシートを積層後に切断分割することによって、縦方向（上下方向）二分されるように切断され、横断面形状が略半円形のキャスタレーション導体等から成る導体層Ａ，Ｂとなる。導体層Ａ，Ｂとなる貫通孔の直径は０．３〜１ｍｍが好適であり、０．３ｍｍ未満では、大電流を流すことで発生するジュール熱により断線し易くなる。１ｍｍを超える場合、貫通孔の内面に被着した導体層により導通路が形成されるが、その際貫通孔の内面に導体ペーストを被着形成することが困難になる。
【００２８】
次に、導体ペーストを、焼成後の幅が例えば０．２〜１ｍｍ程度、厚さが５〜２０μｍ程度の線路導体３となるように、最上層のセラミックグリーンシート上に印刷塗布する。また、導体ペーストを、焼成後の厚さが５〜２０μｍ程度、幅が０．２〜１ｍｍ程度の内層導体層６となるように、セラミック層１ａとなるセラミックグリーンシートの上面に印刷塗布する。このとき、図３に示すように導体層Ａ，Ｂとなる両貫通孔にかけて導体ペーストを印刷塗布する。また、内層導体層６は単層とされるか、または図３に示すように並列接続された複数層から成るようにしてもよい。さらに、導体ペーストを、焼成後の厚さが５〜２０μｍ程度の下部接地導体層４となるように、最下層のセラミックグリーンシートの下面に印刷塗布する。
【００２９】
これらのセラミックグリーンシートを所定の順序で積層し、平板部１となる多層構造のセラミックグリーンシート積層体を得る。
【００３０】
さらに、焼成後に立壁部２となる厚さ１ｍｍ程度のセラミックグリーンシートを準備する。このセラミックグリーンシートにおいて、平面視形状が細長い長方形状の貫通孔が複数略平行に形成されるように打ち抜くことにより、幅が１ｍｍ、長さが数十ｍｍの複数の細長い帯状部を略平行に形成する。その帯状部の上面に上部接地導体層７となる導体ペーストを、焼成後に５〜２０μｍの厚さとなるように印刷塗布する。
【００３１】
次に、上記セラミックグリーンシート積層体上に、上記帯状部を有するセラミックグリーンシートを積層圧着し、帯状部の両側にある長方形状の貫通孔を長手方向に平行な中心線において切断することにより、断面が凸型状のセラミックグリーンシートの積層体を得る。さらに、この積層体を長手方向に対して垂直方向に複数個に切断してセラミック端子Ｆとなる個片の積層体を得、得られた個片の積層体の側面に側部接地導体層５となるメタライズ層を焼成後に５〜２０μｍ程度の厚さになるように印刷塗布し、最後に１５００〜１６００℃程度の高温で焼成することにより、セラミック端子Ｆが得られる。
【００３２】
こうして得られたセラミック端子Ｆは、図２に示すように半導体パッケージＤの側部９ａに形成された貫通孔または切欠き部から成る取付部１０に嵌着され、半導体パッケージＤに収納される半導体素子Ｅに対する直流電力の入力用端子として機能する。また、高周波電力の出力用として他の取付部１０に嵌着されるセラミック端子（図示せず）は、内層導体層６が形成されることはない。これは、高周波電力の出力用として特性インピーダンスを所定の値に整合する必要があり、その場合内層導体層６があると特性インピーダンス整合が困難になるからである。
【００３３】
本発明のセラミック端子Ｆは、線路導体３と内層導体層６とで並列回路が構成されていること、また好ましくは内層導体層６が並列接続されるように形成された配線導体６ａで構成されていることから、線路導体３の一方側３ａに入力された大きな直流電力は、導体層Ａを介して線路導体３と内層導体層６とに分かれて伝達され、内層導体層６を流れる直流電力は導体層Ｂによって線路導体３の他方側３ｂに至り、線路導体３を流れる直流電力と合流して半導体パッケージＤの載置部８に載置されている半導体素子Ｅに送られる。半導体素子Ｅで高周波電力に変換され、出力用のセラミック端子から外部電気回路装置へと出力される。
【００３４】
このように、本発明のセラミック端子Ｆによれば、外部電気回路装置からの大きな直流電力が、平板部１に形成された、線路導体３および内層導体層６により構成された並列回路を流れることにより、線路導体３を流れる電流が小さくなるため抵抗も小さくなり、大きな熱が発生することがなくなる。また、従来のセラミック端子Ｃでは、線路導体３の幅を広げようとするとセラミック端子Ｃの大きさが数倍程度に大きくなり、半導体パッケージＤの側部９ａに嵌着できなくなるという問題があり、また線路導体３を厚くしようとするとセラミックグリーンシート同士に接合不良が生じることから、線路導体３の抵抗を低下させることが困難であったものが、本発明のセラミック端子Ｆにより、線路導体３の幅や厚さを大きくせずにセラミック端子Ｆの大きさを従来通りとすることができる。また、平板部１と立壁部２との接合部に接合不良が発生することがないものとなる。
【００３５】
本発明のセラミック端子Ｆにおいて、内層導体層６は単層または複数層設けることができるが、複数層設ける場合１０層以下がよい。１０層を超えると、抵抗値が減少しなくなる。また、内層導体層６の厚さは５〜２５μｍがよく、５μｍ未満では、抵抗を下げることが困難になる。２５μｍを超えると、層間に剥離が発生し易くなる。
【００３６】
さらに、セラミック層１ａの厚さは１００〜６３５μｍ程度がよく、１００μｍ未満では、位置合せしたり積層すること自体が困難となり、実用性がなくなる。６３５μｍを超えると、貫通孔への導体ペーストの充填や被着が困難となる。
【００３７】
また本発明において、図３に示すように、内層導体層６が複数の配線導体から形成されており、複数の配線導体は導体層Ａ，Ｂの間で並列接続されていることが好ましい。これにより、さらに線路導体３の両端間の抵抗を小さくすることができ、よってさらに大きな直流電力を流すことができるセラミック端子Ｆが得られる。この場合、複数の配線導体６ａの本数は２〜１０本がよく、２本未満では、導体層Ａ，Ｂ間の抵抗の減少が小さくジュール熱の発生が大きくなり易い。１０本を超えると、抵抗減少効果が小さくなっていく。
【００３８】
また、複数の配線導体６ａは、導体層Ａ，Ｂとの接続部より離れたものほど配線長が長くなり抵抗が増大するので、導体層Ａ，Ｂとの接続部から離れるに従って幅広に形成し抵抗を小さくするのがよく、全体として同程度の抵抗の配線導体６ａから成るものとすることができる。
【００３９】
そして、本発明の半導体パッケージＤは、本発明のセラミック端子Ｆを基体９の側部９ａに設けた取付部１０に例えばＡｇロウなどのロウ材で嵌着した構成であり、さらに半導体素子Ｅを載置部８に載置して、半導体素子Ｅ上の電極（図示せず）とセラミック端子Ｆの線路導体３の他方側３ｂとをボンディングワイヤを介して電気的に接続し、基体９の上面にＦｅ−Ｎｉ−Ｃｏ合金等から成る蓋体（図示せず）を接合することにより、半導体装置となる。
【００４０】
かくして、本発明のセラミック端子Ｆを有する半導体パッケージＤは、大きな直流電力で作動させる半導体素子Ｅを高い信頼性をもって収納し得るものとなる。
【００４１】
尚、本発明は上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、線路導体３の端および内層導体層６の端を接続する導体層Ａ，Ｂは外部に露出しているため、好ましくはその表面にＮｉメッキやＡｕメッキ等を施すことがよい。その場合、導体層Ａ，Ｂの抵抗を下げることができるので、さらなる大電流を流すことが可能となる。また、導体層Ａ，Ｂは、図１（ｂ）に示すようにその幅を線路導体３の幅より広くすることが好ましい。この場合、導体層Ａ，Ｂの抵抗が低下し、またその断面積をビアホール等の貫通導体の数倍以上と大きくできることから、さらなる大電流を流すことが可能となる。上記実施の形態では、本発明のセラミック端子Ｆを半導体パッケージＤに適用した場合について説明したが、混成集積回路基板の入出力端子として本発明のセラミック端子Ｆを適用してもよい。
【００４２】
【発明の効果】
本発明は、セラミック端子の平板部は、複数のセラミック層が積層されて成るとともに線路方向に略垂直な両側面間にわたる内層導体層が設けられ、かつ線路方向に略垂直な両側面に線路導体の端および内層導体層の端を接続する導体層がそれぞれ形成されていることにより、内層導体層が線路導体に並列に接続されることとなり、従って線路導体の両端間の抵抗を数分の１程度以下に小さくすることができる。よって大きな直流電力を流すことが可能なセラミック端子が得られる。また、半導体素子の熱による誤作動を防ぐことができる。
【００４３】
また、線路導体の幅および厚さを大きくすることなく抵抗を小さくすることができるので、セラミック端子を大型化する必要がないことから、半導体パッケージを大型化することなく、さらにセラミック端子の立壁部と平板部との接合部における剥れの発生を皆無とした信頼性の高い半導体パッケージを得ることができる。
【００４４】
本発明は、好ましくは内層導体層が複数の配線導体から形成されており、複数の配線導体は導体層の間で並列接続されていることにより、さらに線路導体の両端間の抵抗を小さくすることができ、よってさらに大きな直流電力を流すことができるセラミック端子が得られる。
【００４５】
本発明の半導体パッケージは、略直方体とされ、上側主面に形成された凹部の底面に半導体素子を載置する載置部が設けられるとともに一側部から凹部にかけて形成された貫通孔または切欠き部から成るセラミック端子の取付部が形成された基体と、取付部に嵌着された本発明のセラミック端子とを具備したことにより、半導体素子の作動性を損なうことがなく、また半導体パッケージの気密性を損なうことのない信頼性の高いものとなる。
【図面の簡単な説明】
【図１】本発明のセラミック端子について実施の形態の例を示すものであり、（ａ）はセラミック端子の拡大断面図、（ｂ）はセラミック端子の上面図である。
【図２】（ａ）は本発明の半導体パッケージの断面図、（ｂ）は本発明のセラミック端子の斜視図である。
【図３】本発明のセラミック端子について実施の形態の他の例を示し、平板部を構成する内層導体層が形成されたセラミック層１ａの平面図である。
【図４】従来の入出力端子を側部に有する半導体パッケージの断面図である。
【図５】従来のセラミック端子を側部に有する半導体パッケージの断面図である。
【符号の説明】
１：平板部
１ａ：セラミック層
２：立壁部
３：線路導体
３ａ：線路導体の一方側
３ｂ：線路導体の他方側
４：下部接地導体層
５：側部接地導体層
６：内層導体層
６ａ：配線導体
７：上部接地導体層
８：載置部
９：基体
１０：取付部
Ａ，Ｂ：導体層
Ｄ：半導体パッケージ
Ｅ：半導体素子
Ｆ：セラミック端子
【発明の属する技術分野】
本発明は、ＩＣ，ＬＳＩ等の半導体素子を収納するための半導体素子収納用パッケージに用いられるセラミック端子および半導体素子収納用パッケージに関するものである。
【０００２】
【従来の技術】
近時の無線通信に代表される通信機器の発達に伴って、高周波帯域において高出力で作動するＩＣ，ＬＳＩ等の半導体素子の需要が大幅に伸びている。特に携帯電話の基地局に用いられるような情報機器では、限られた電力で高出力が得られ長時間の信号変換ができるように高効率で動作する高出力用の半導体素子と、これを収納する半導体素子収納用パッケージ（以下、半導体パッケージという）が重要となってきている。即ち、半導体素子内部での電力損失が小さく、印加する直流電力を効率よく高周波電力に変換する半導体素子と、この半導体素子を収納して、その性能を最大限引き出すことができる半導体パッケージが望まれている。
【０００３】
このようなことから、ガリウム・砒素（ＧａＡｓ）化合物半導体を用いたＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor:金属半導体電界効果トランジスタ）の開発が進められてきたが、低電圧時の特性、変換効率、大電流を流せないという点で問題を有していた。しかしながら、近年、ＧａＡｓ化合物半導体系ＨＢＴ（Heterojunction Bipolar Transistor：ヘテロ接合バイポーラトランジスタ）などの半導体素子が、ＭＥＳＦＥＴに比し優れた低電圧時の特性を有し、また大きな直流電力を効率よく高周波電力に変換することのできる半導体素子として注目されるようになってきている。
【０００４】
このような半導体素子を収納する半導体パッケージを図４に示す。同図に示す半導体パッケージＤは、筒状の外周導体である金属管１１１ａの中心軸に絶縁体としてのガラス１１１ｂを介して取着された中心導体１１１ｃを有する入出力端子（同軸コネクタ）１１１が、側部１０９ａに設けた貫通孔または切欠き部から成る取付部１１０に嵌着される。この入出力端子１１１は、取付部１１０において内部に収納される半導体素子Ｅを気密に封止するように嵌着される。また、入出力端子１１１は、半導体素子Ｅに大きな直流電力を入力するとともに半導体素子Ｅから出力される高周波電力を外部電気回路装置（図示せず）に伝達することを可能にしている。
【０００５】
入出力端子１１１は、直流電力や高周波電力が流れる円柱状、板状等の中心導体１１１ｃが、金属基体１０９の側部１０９ａに設けた取付部１１０に充填されたガラス１１１ｂを貫いて設けられるものであり、側部１０９ａから電気的に絶縁された状態となっている。そして、この入出力端子１１１は例えば半導体素子Ｅを作動させるための数Ａ〜十数Ａの大きな直流電力が流れるような半導体パッケージに用いられる（特開平９−１８１２０７号公報参照）。
【０００６】
しかしながら、入出力端子１１１は、中心導体１１１ｃがガラス１１１ｂで固定されている構造であるため、半導体パッケージＤ内の中心導体１１１ｃの端部にワイヤボンダーでボンディングワイヤ（図示せず）を接合して半導体素子Ｅに接続する際に、中心導体１１１ｃの端部がワイヤボンダーのキャピラリー（Capillary：ワイヤ供給用細管）によって下方に押さえつけられる。その結果、中心導体１１１ｃを固定するガラス１１１ｂにマイクロクラックが発生する場合がある。このマイクロクラックが、半導体素子Ｅの作動時に発する熱による中心導体１１１ｃとガラス１１１ｂとの熱膨張差に起因した熱応力によって次第に大きくなり、最終的に半導体パッケージＤ内部の気密性が損なわれるという問題点を有していた。
【０００７】
そこで、図４の入出力端子１１１に代えて、図５に示すようなセラミック端子Ｃを用いた半導体パッケージＤも特開平９−１８１２０７号公報に開示されている。このセラミック端子Ｃは、セラミックグリーンシート積層法によって作製された縦断面形状が凸型状であり、セラミックスからなる平板部１０１、および平板部１０１上に線路導体１０３を挟んで取着されたセラミックスからなる立壁部１０２とで構成されている。
【０００８】
なお、図４および図５の従来例の説明において、同様の部材については同じ符号を付した。
【０００９】
【発明が解決しようとする課題】
しかしながら、図５のような従来のセラミック端子Ｃにおいて、大きな直流電力を流すために線路導体１０３の抵抗を小さくすることが望まれるが、線路導体１０３の厚さは５〜２０μｍ程度と非常に薄いため、その抵抗を小さくすることがきわめて困難である。従って、半導体素子Ｅの作動に必要な十数Ａ〜数十Ａ程度の大きな直流電力をセラミック端子Ｃに流すと、大きなジュール熱が発生していた。そして、この熱により、線路導体１０３が断線したり、また半導体パッケージＤ内部の温度が上昇して内部の半導体素子Ｅに誤作動を発生させたり、最終的に半導体素子Ｅを熱破壊させてしまうという問題があった。
【００１０】
そこで、線路導体１０３の抵抗を小さくする構成として、線路導体１０３の幅を広げることが考えられるが、線路導体１０３の幅を十分に抵抗が低下するような幅にまで広げると、必然的にセラミック端子Ｃの大きさを数倍以上に大きくしなければならない。そのため、半導体パッケージＤの側部１０９ａに嵌着できなくなるという問題点があった。
【００１１】
また、線路導体１０３の厚さを厚くすることにより抵抗を小さくすることができるが、その場合例えば厚さが従来の数倍〜十数倍程度の線路導体１０３を形成する必要があり、そうするとセラミック端子Ｃの平板部１０１と立壁部１０２との接合部において、線路導体１０３の幅方向の端部付近でセラミックグリーンシート間に積層のための圧力がかかり難くなってセラミックグリーンシート同士の良好な接合状態が得られない。そのため、セラミック端子Ｃの平板部１０１と立壁部１０２との間に剥れ（デラミネーション）が生じることがあり、半導体パッケージＤ内部の気密性が損なわれ易いという問題点があった。
【００１２】
また、抵抗の小さい銅（Ｃｕ）から成る線路導体１０３を用いることも考えられるが、Ｃｕの融点が約１０８３℃と低いため、一般的に用いられている１５００〜１６００℃で焼成されるアルミナ（Ａｌ2Ｏ3）セラミックから成るセラミック端子Ｃ上に、同時焼成によって線路導体１０３を形成しようとすると、Ｃｕが融解し流れて所望の形状の線路導体１０３を形成できないという問題点があった。
【００１３】
従って、本発明は上記問題点に鑑み完成されたものであり、その目的は、セラミック端子の線路導体の抵抗を小さくすることにより、大きな直流電力を半導体素子に供給することができ、従って半導体素子の作動性を損なうことなく、また半導体パッケージの気密性を損なうことのないセラミック端子、およびこのセラミック端子を用いた半導体パッケージを提供することにある。
【００１４】
【課題を解決するための手段】
本発明のセラミック端子は、上面の一辺側から対向する他辺側にかけて形成された線路導体を有するセラミックスから成る平板部および該平板部の上面に前記線路導体を間に挟んで接合されたセラミックスから成る立壁部から構成され、かつ前記平板部の下面と前記立壁部の上面ならびに前記平板部および前記立壁部の前記線路導体の線路方向に略平行な両側面に接地導体層が形成されているセラミック端子において、前記平板部は、複数のセラミック層が積層されて成るとともに前記線路方向に略垂直な両側面間にわたる内層導体層が設けられ、かつ前記線路方向に略垂直な両側面に前記線路導体の端および前記内層導体層の端を接続する導体層がそれぞれ形成されていることを特徴とする。
【００１５】
本発明は、平板部が、複数のセラミック層が積層されて成るとともに線路方向に略垂直な両側面間にわたる内層導体層が設けられ、かつ線路方向に略垂直な両側面に線路導体の端および内層導体層の端を接続する導体層がそれぞれ形成されていることにより、内層導体層が線路導体に並列に接続されることとなり、従って線路導体の両端間の抵抗を数分の１程度以下に小さくすることができる。よって大きな直流電力を流すことが可能なセラミック端子が得られる。なお、内層導体層の層数、幅、長さを調整することにより、線路導体の両端間の抵抗を制御することができる。
【００１６】
本発明において、好ましくは、前記内層導体層が複数の配線導体から形成されており、該複数の配線導体は前記導体層の間で並列接続されていることを特徴とする。
【００１７】
本発明は、上記の構成とすることにより、さらに線路導体の両端間の抵抗を小さくすることができ、よってさらに大きな直流電力を流すことができるセラミック端子が得られる。
【００１８】
また本発明の半導体パッケージは、略直方体とされ、上側主面に形成された凹部の底面に半導体素子を載置する載置部が設けられるとともに一側部から前記凹部にかけて形成された貫通孔または切欠き部から成るセラミック端子の取付部が形成された基体と、前記取付部に嵌着された本発明のセラミック端子とを具備したことを特徴とする。
【００１９】
本発明の半導体パッケージは、上記の構成により、半導体素子の作動性を損なうことがなく、また半導体パッケージの気密性を損なうことのない信頼性の高いものとなる。
【００２０】
【発明の実施の形態】
本発明のセラミック端子および半導体パッケージを以下に詳細に説明する。図１（ａ）は、半導体パッケージＤに設けられた本発明のセラミック端子Ｆについて実施の形態の例の拡大断面図を示し、（ｂ）はセラミック端子Ｆの上面図を示す。また、図２の（ａ）は本発明の半導体パッケージＤの断面図であり、（ｂ）はセラミック端子Ｆの斜視図である。また、図３は本発明のセラミック端子Ｆについて実施の形態の他の例を示し、平板部のセラミック層１ａに形成された内層導体層の平面図である。なお、本発明の半導体パッケージには従来例の図４，図５の半導体パッケージに付した符号と同じ符号Ｄを付した。
【００２１】
図１〜図３において、１は複数のセラミック層１ａを積層して成る平板部、２は平板部１上に接合された立壁部、３は平板部１の上面に形成された線路導体、３ａおよび３ｂは、立壁部２の線路方向の両側に露出した線路導体３の一方側および他方側である。４は平板部１の下面に形成された下部接地導体層、５は平板部１の側面から立壁部２の側面にかけて形成された側部接地導体層、６は平板部１内部の複数のセラミック層１ａの層間に形成されるとともに線路導体３に並列接続された内層導体層である。６ａは、内層導体層６であって、線路導体３の両端にそれぞれ接続される導体層との接続部間を並列接続するように形成された複数の配線導体、Ａは線路導体３の一方側の端と内層導体層６の一方側の端とを電気的に接続するキャスタレーション導体等から成る一方側の導体層、Ｂは線路導体３の他方側の端と内層導体層６の他方側の端とを電気的に接続するキャスタレーション導体等から成る他方側の導体層である。７は立壁部２の上面に形成された上部接地導体層、８は半導体素子Ｅの載置部、９は金属製の基体、９ａは側部、１０はセラミック端子Ｆの取付部である。
【００２２】
本発明のセラミック端子Ｆの基本構成は、上面の一辺側から対向する他辺側にかけて形成された線路導体３を有するセラミックスから成る平板部１および平板部１の上面に線路導体３を間に挟んで接合されたセラミックスから成る立壁部２から構成され、かつ平板部１の下面と立壁部２の上面ならびに平板部１および立壁部２の線路導体３の線路方向に略平行な両側面に接地導体層が形成されているものである。そして、本発明のセラミック端子Ｆにおいて、平板部１は、複数のセラミック層１ａが積層されて成るとともに線路方向３に略垂直な両側面間にわたる内層導体層６が設けら、かつ線路方向３に略垂直な両側面に線路導体３の端および内層導体層６の端を接続する導体層がそれぞれ形成されている。
【００２３】
本発明のセラミック端子Ｆは、図１，図２に示すように下部接地導体層４、側部接地導体層５および上部接地導体層７が設けられており、図２（ａ）に示すように、半導体パッケージＤの側部９ａに設けた貫通孔または切欠き部から成る取付部１０に嵌着されろう付けされる。これにより、セラミック端子Ｆは、半導体パッケージＤを取付部１０において気密に封止するとともに、外部電気回路装置からの大きな直流電力を半導体パッケージＤの内部に収容されている半導体素子Ｅにボンディングワイヤ（図示せず）を介して伝達する機能を有している。
【００２４】
また、セラミック端子Ｆの平板部１および立壁部２は電気的な絶縁体であるセラミックスから成り、立壁部２によって線路導体３が中央部で区分され、一方側３ａと他方側３ｂが露出するように構成されている。
【００２５】
セラミック端子Ｆは、例えばセラミック母基板を多数個に分割する作製法、所謂従来公知の多数個取りによる作製法によって作製され、平板部１や立壁部２がアルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、ムライト（３Ａｌ2Ｏ3・２ＳｉＯ2）等のセラミックスから成る。
【００２６】
セラミック端子Ｆが例えばＡｌ2Ｏ3セラミックスから成る場合、以下のようにして作製される。まずＡｌ2Ｏ3の粉末と、焼結助材としての酸化カルシウム（ＳｉＯ2）、酸化カルシウム（ＣａＯ）、酸化マグネシウム（ＭｇＯ）などの粉末と、適当なバインダー及び溶剤とを混合してスラリーとなし、これを従来周知のドクターブレード法などのテープ成形法によって所定厚さのセラミックグリーンシートに成形する。次に、焼成後にセラミック層１ａとなる厚さ０．１５ｍｍのセラミックグリーンシートを４枚準備し、最下層となるセラミックグリーンシートを除くセラミックグリーンシートに、導体層Ａ、導体層Ｂとなる貫通孔を周知の金型打抜き法で打抜いて形成する。そのれらの貫通孔内部に、例えばタングステン（Ｗ）を主成分とし、バインダーおよび有機溶剤が添加混合されて成る導体ペーストが周知のスクリーン印刷法などで埋め込まれるか、または貫通孔の内面に被着されて電気的な導電路が形成される。
【００２７】
これらの貫通孔は、セラミックグリーンシートを積層後に切断分割することによって、縦方向（上下方向）二分されるように切断され、横断面形状が略半円形のキャスタレーション導体等から成る導体層Ａ，Ｂとなる。導体層Ａ，Ｂとなる貫通孔の直径は０．３〜１ｍｍが好適であり、０．３ｍｍ未満では、大電流を流すことで発生するジュール熱により断線し易くなる。１ｍｍを超える場合、貫通孔の内面に被着した導体層により導通路が形成されるが、その際貫通孔の内面に導体ペーストを被着形成することが困難になる。
【００２８】
次に、導体ペーストを、焼成後の幅が例えば０．２〜１ｍｍ程度、厚さが５〜２０μｍ程度の線路導体３となるように、最上層のセラミックグリーンシート上に印刷塗布する。また、導体ペーストを、焼成後の厚さが５〜２０μｍ程度、幅が０．２〜１ｍｍ程度の内層導体層６となるように、セラミック層１ａとなるセラミックグリーンシートの上面に印刷塗布する。このとき、図３に示すように導体層Ａ，Ｂとなる両貫通孔にかけて導体ペーストを印刷塗布する。また、内層導体層６は単層とされるか、または図３に示すように並列接続された複数層から成るようにしてもよい。さらに、導体ペーストを、焼成後の厚さが５〜２０μｍ程度の下部接地導体層４となるように、最下層のセラミックグリーンシートの下面に印刷塗布する。
【００２９】
これらのセラミックグリーンシートを所定の順序で積層し、平板部１となる多層構造のセラミックグリーンシート積層体を得る。
【００３０】
さらに、焼成後に立壁部２となる厚さ１ｍｍ程度のセラミックグリーンシートを準備する。このセラミックグリーンシートにおいて、平面視形状が細長い長方形状の貫通孔が複数略平行に形成されるように打ち抜くことにより、幅が１ｍｍ、長さが数十ｍｍの複数の細長い帯状部を略平行に形成する。その帯状部の上面に上部接地導体層７となる導体ペーストを、焼成後に５〜２０μｍの厚さとなるように印刷塗布する。
【００３１】
次に、上記セラミックグリーンシート積層体上に、上記帯状部を有するセラミックグリーンシートを積層圧着し、帯状部の両側にある長方形状の貫通孔を長手方向に平行な中心線において切断することにより、断面が凸型状のセラミックグリーンシートの積層体を得る。さらに、この積層体を長手方向に対して垂直方向に複数個に切断してセラミック端子Ｆとなる個片の積層体を得、得られた個片の積層体の側面に側部接地導体層５となるメタライズ層を焼成後に５〜２０μｍ程度の厚さになるように印刷塗布し、最後に１５００〜１６００℃程度の高温で焼成することにより、セラミック端子Ｆが得られる。
【００３２】
こうして得られたセラミック端子Ｆは、図２に示すように半導体パッケージＤの側部９ａに形成された貫通孔または切欠き部から成る取付部１０に嵌着され、半導体パッケージＤに収納される半導体素子Ｅに対する直流電力の入力用端子として機能する。また、高周波電力の出力用として他の取付部１０に嵌着されるセラミック端子（図示せず）は、内層導体層６が形成されることはない。これは、高周波電力の出力用として特性インピーダンスを所定の値に整合する必要があり、その場合内層導体層６があると特性インピーダンス整合が困難になるからである。
【００３３】
本発明のセラミック端子Ｆは、線路導体３と内層導体層６とで並列回路が構成されていること、また好ましくは内層導体層６が並列接続されるように形成された配線導体６ａで構成されていることから、線路導体３の一方側３ａに入力された大きな直流電力は、導体層Ａを介して線路導体３と内層導体層６とに分かれて伝達され、内層導体層６を流れる直流電力は導体層Ｂによって線路導体３の他方側３ｂに至り、線路導体３を流れる直流電力と合流して半導体パッケージＤの載置部８に載置されている半導体素子Ｅに送られる。半導体素子Ｅで高周波電力に変換され、出力用のセラミック端子から外部電気回路装置へと出力される。
【００３４】
このように、本発明のセラミック端子Ｆによれば、外部電気回路装置からの大きな直流電力が、平板部１に形成された、線路導体３および内層導体層６により構成された並列回路を流れることにより、線路導体３を流れる電流が小さくなるため抵抗も小さくなり、大きな熱が発生することがなくなる。また、従来のセラミック端子Ｃでは、線路導体３の幅を広げようとするとセラミック端子Ｃの大きさが数倍程度に大きくなり、半導体パッケージＤの側部９ａに嵌着できなくなるという問題があり、また線路導体３を厚くしようとするとセラミックグリーンシート同士に接合不良が生じることから、線路導体３の抵抗を低下させることが困難であったものが、本発明のセラミック端子Ｆにより、線路導体３の幅や厚さを大きくせずにセラミック端子Ｆの大きさを従来通りとすることができる。また、平板部１と立壁部２との接合部に接合不良が発生することがないものとなる。
【００３５】
本発明のセラミック端子Ｆにおいて、内層導体層６は単層または複数層設けることができるが、複数層設ける場合１０層以下がよい。１０層を超えると、抵抗値が減少しなくなる。また、内層導体層６の厚さは５〜２５μｍがよく、５μｍ未満では、抵抗を下げることが困難になる。２５μｍを超えると、層間に剥離が発生し易くなる。
【００３６】
さらに、セラミック層１ａの厚さは１００〜６３５μｍ程度がよく、１００μｍ未満では、位置合せしたり積層すること自体が困難となり、実用性がなくなる。６３５μｍを超えると、貫通孔への導体ペーストの充填や被着が困難となる。
【００３７】
また本発明において、図３に示すように、内層導体層６が複数の配線導体から形成されており、複数の配線導体は導体層Ａ，Ｂの間で並列接続されていることが好ましい。これにより、さらに線路導体３の両端間の抵抗を小さくすることができ、よってさらに大きな直流電力を流すことができるセラミック端子Ｆが得られる。この場合、複数の配線導体６ａの本数は２〜１０本がよく、２本未満では、導体層Ａ，Ｂ間の抵抗の減少が小さくジュール熱の発生が大きくなり易い。１０本を超えると、抵抗減少効果が小さくなっていく。
【００３８】
また、複数の配線導体６ａは、導体層Ａ，Ｂとの接続部より離れたものほど配線長が長くなり抵抗が増大するので、導体層Ａ，Ｂとの接続部から離れるに従って幅広に形成し抵抗を小さくするのがよく、全体として同程度の抵抗の配線導体６ａから成るものとすることができる。
【００３９】
そして、本発明の半導体パッケージＤは、本発明のセラミック端子Ｆを基体９の側部９ａに設けた取付部１０に例えばＡｇロウなどのロウ材で嵌着した構成であり、さらに半導体素子Ｅを載置部８に載置して、半導体素子Ｅ上の電極（図示せず）とセラミック端子Ｆの線路導体３の他方側３ｂとをボンディングワイヤを介して電気的に接続し、基体９の上面にＦｅ−Ｎｉ−Ｃｏ合金等から成る蓋体（図示せず）を接合することにより、半導体装置となる。
【００４０】
かくして、本発明のセラミック端子Ｆを有する半導体パッケージＤは、大きな直流電力で作動させる半導体素子Ｅを高い信頼性をもって収納し得るものとなる。
【００４１】
尚、本発明は上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、線路導体３の端および内層導体層６の端を接続する導体層Ａ，Ｂは外部に露出しているため、好ましくはその表面にＮｉメッキやＡｕメッキ等を施すことがよい。その場合、導体層Ａ，Ｂの抵抗を下げることができるので、さらなる大電流を流すことが可能となる。また、導体層Ａ，Ｂは、図１（ｂ）に示すようにその幅を線路導体３の幅より広くすることが好ましい。この場合、導体層Ａ，Ｂの抵抗が低下し、またその断面積をビアホール等の貫通導体の数倍以上と大きくできることから、さらなる大電流を流すことが可能となる。上記実施の形態では、本発明のセラミック端子Ｆを半導体パッケージＤに適用した場合について説明したが、混成集積回路基板の入出力端子として本発明のセラミック端子Ｆを適用してもよい。
【００４２】
【発明の効果】
本発明は、セラミック端子の平板部は、複数のセラミック層が積層されて成るとともに線路方向に略垂直な両側面間にわたる内層導体層が設けられ、かつ線路方向に略垂直な両側面に線路導体の端および内層導体層の端を接続する導体層がそれぞれ形成されていることにより、内層導体層が線路導体に並列に接続されることとなり、従って線路導体の両端間の抵抗を数分の１程度以下に小さくすることができる。よって大きな直流電力を流すことが可能なセラミック端子が得られる。また、半導体素子の熱による誤作動を防ぐことができる。
【００４３】
また、線路導体の幅および厚さを大きくすることなく抵抗を小さくすることができるので、セラミック端子を大型化する必要がないことから、半導体パッケージを大型化することなく、さらにセラミック端子の立壁部と平板部との接合部における剥れの発生を皆無とした信頼性の高い半導体パッケージを得ることができる。
【００４４】
本発明は、好ましくは内層導体層が複数の配線導体から形成されており、複数の配線導体は導体層の間で並列接続されていることにより、さらに線路導体の両端間の抵抗を小さくすることができ、よってさらに大きな直流電力を流すことができるセラミック端子が得られる。
【００４５】
本発明の半導体パッケージは、略直方体とされ、上側主面に形成された凹部の底面に半導体素子を載置する載置部が設けられるとともに一側部から凹部にかけて形成された貫通孔または切欠き部から成るセラミック端子の取付部が形成された基体と、取付部に嵌着された本発明のセラミック端子とを具備したことにより、半導体素子の作動性を損なうことがなく、また半導体パッケージの気密性を損なうことのない信頼性の高いものとなる。
【図面の簡単な説明】
【図１】本発明のセラミック端子について実施の形態の例を示すものであり、（ａ）はセラミック端子の拡大断面図、（ｂ）はセラミック端子の上面図である。
【図２】（ａ）は本発明の半導体パッケージの断面図、（ｂ）は本発明のセラミック端子の斜視図である。
【図３】本発明のセラミック端子について実施の形態の他の例を示し、平板部を構成する内層導体層が形成されたセラミック層１ａの平面図である。
【図４】従来の入出力端子を側部に有する半導体パッケージの断面図である。
【図５】従来のセラミック端子を側部に有する半導体パッケージの断面図である。
【符号の説明】
１：平板部
１ａ：セラミック層
２：立壁部
３：線路導体
３ａ：線路導体の一方側
３ｂ：線路導体の他方側
４：下部接地導体層
５：側部接地導体層
６：内層導体層
６ａ：配線導体
７：上部接地導体層
８：載置部
９：基体
１０：取付部
Ａ，Ｂ：導体層
Ｄ：半導体パッケージ
Ｅ：半導体素子
Ｆ：セラミック端子
Claims (3)
- 上面の一辺側から対向する他辺側にかけて形成された線路導体を有するセラミックスから成る平板部および該平板部の上面に前記線路導体を間に挟んで接合されたセラミックスから成る立壁部から構成され、かつ前記平板部の下面と前記立壁部の上面ならびに前記平板部および前記立壁部の前記線路導体の線路方向に略平行な両側面に接地導体層が形成されているセラミック端子において、前記平板部は、複数のセラミック層が積層されて成るとともに前記線路方向に略垂直な両側面間にわたる内層導体層が設けられ、かつ前記線路方向に略垂直な両側面に前記線路導体の端および前記内層導体層の端を接続する導体層がそれぞれ形成されていることを特徴とするセラミック端子。
- 前記内層導体層が複数の配線導体から形成されており、該複数の配線導体は前記導体層の間で並列接続されていることを特徴とする請求項１記載のセラミック端子。
- 略直方体とされ、上側主面に形成された凹部の底面に半導体素子を載置する載置部が設けられるとともに一側部から前記凹部にかけて形成された貫通孔または切欠き部から成るセラミック端子の取付部が形成された基体と、前記取付部に嵌着された請求項１または請求項２記載のセラミック端子とを具備したことを特徴とする半導体素子収納用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001126384A JP4502543B2 (ja) | 2001-04-24 | 2001-04-24 | セラミック端子および半導体素子収納用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001126384A JP4502543B2 (ja) | 2001-04-24 | 2001-04-24 | セラミック端子および半導体素子収納用パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002324868A JP2002324868A (ja) | 2002-11-08 |
| JP4502543B2 true JP4502543B2 (ja) | 2010-07-14 |
Family
ID=18975432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001126384A Expired - Fee Related JP4502543B2 (ja) | 2001-04-24 | 2001-04-24 | セラミック端子および半導体素子収納用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4502543B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5812671B2 (ja) * | 2011-04-28 | 2015-11-17 | 京セラ株式会社 | 素子収納用パッケージおよびこれを備えた半導体装置 |
| JP7038492B2 (ja) * | 2017-05-29 | 2022-03-18 | 京セラ株式会社 | 半導体素子収納用パッケージおよび半導体装置 |
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2001
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2002324868A (ja) | 2002-11-08 |
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| A61 | First payment of annual fees (during grant procedure) |
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