JPS62206860A - 超高周波素子用パツケ−ジ - Google Patents

超高周波素子用パツケ−ジ

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JPS62206860A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 キャビティ内に半導体素子が搭載され、半導体素子の電
極が外部リードに電気的に接続されている超高周波素子
用パッケージに関する。
〔従来の技術〕
従来、この種の超高周波素子用パッケージは、第３図に
示すようにキャビティ内に半導体１１を内蔵し各電極を
ポンディング線１２で積層セラミック１３上のメタライ
ズ配線パターン１４の一端に接続し、他端のメタライズ
配線パターン１４の外部リード取付部分１５に外部リー
ド１Ｂを取付はキャップシール川金属部材１７で被われ
るようになっていた。
キャビティ内に搭載される半導体素子１１として、シリ
コンより電子の移動度の大きなＧａＡｓ結晶を使用した
ＧａＡｓＦＥＴやＧａＡｓ　ＩＣといった高速デバイス
が実用化されてきているため、第３図に示されるように
パッケージ材料の積層セラミック１３として一般的にア
ルミナ（εｒ−１０）を使用し、積層セラミック１３の
下層部の厚さと配線パターン１４の幅とかは１″１対１
になるように設定されている。
したがって、この場合特性インピーダンスは約５０Ωと
なり、超高周波信号に対する反射損が比較的少ない良好
な特性を持っていることを利用したマイクロストリップ
ライン型のパッケージとなっており、一般的なセラミッ
クケースとは異なってＧａＡｓ素子のパッケージに安求
される超高開信号の反射損、通過用の最小化、所望高周
波領域における共振の除去、入出力端子間のクロストー
クの最小化をも図っている。しかしながら、ＧａＡｓ１
Ｇのような多数の電極をもつ半導体素子が現われてきた
ため、この従来のパッケージは、パッケージ外形が必然
的に大きくなり、共振周波数が低周波側にシフトしてし
まうようになっていた。
〔発明が解決しようとする問題点〕
Ｆ述した従来の超高周波素子用パッケージは、パッケー
ジの外周長を見、信号の波長を人、信号の周波数を「、
光速をＣとすると、パッケージの外周長文が信号の波長
人の１／４程度と等しい周波数で求められるようなパッ
ケージの外寸から比較的低い周波数に規定される共振周
波数をもつため、外部リード数が少ないときはパッケー
ジサイズを小さくし高周波化に対応できたが外部リード
数が多くなってくると、パッケージサイズを必然的に大
きくせざるを得ず、共振周波数を低下させ高周波域での
使用を困難にさせる欠点があり、また、この欠点に対処
するためのリード間ピッチの縮少化が考えられたが、製
造上あるいはデバイスの組付、実装時の取扱いの困難性
から縮少化にも限度があるという欠点がある。
〔問題点を解決するための手段〕
本発明の超高周波用パッケージは、半導体素子の電極と
外部リードとを電気的に接続する手段として、直方体の
積層セラミック、材料の上面と底面との間に底面に平行
な帯状のメタライズパターンであって、その長手方向か
ら見たとき両端が対向する１組の側面のはＣ左右等分の
位置に位置するメタライズパターンを内蔵し、メタライ
ズパターンが垂直に交わる該１組の側面以外の面に金属
膜を形成し、メタライズパターンの両端を配線のだめに
露出するべく積層セラミック材料の一部分を切り欠いた
中心導体同軸型の積層セラミック素子を並列に配列し接
合したものを有する。
従って、外部リードから見た超高周波用パッケージの特
性は、はとんど積層セラミック素子のもつ特性で決まり
、超高周波用パッケージ全体の影響はほとんど受けない
こととなる。
〔実施例〕
次に１本発明の実施例について図面を参照して説明する
。
第１図は本発明の超高周波素子用パッケージの一実施例
を示す平面図、第２図（ａ）は第１図に用いられる積層
セラミック素子３の斜視図、第２図（ｂ）は積層セラミ
ック素子３を製造する一工程例を示す斜視図である。
本実施例では超高周波素子用パッケージは第１図に示す
ように第２図（ａ）の積層セラミック素子３を並列に３
個Ａｇ−Ｃｕろうで接合したものがパッケージの一面と
その面に対向するもう一面に組付けられており、積層セ
ラミック素子３の下面は外壁金属部材８に、北面はキャ
ップシール用金屈部材７にＡｇ−Ｃｕろうで接合され、
また積層セラミック３のメタライズ配線パターン４の一
端はパッケージのキャビティ内にマウントされた半導体
素子１の電極にポンディング線２で接続され、他端には
外部リード６がＡｇＣｕろうで接合されている構造とな
っている。
本実施例の超高周波素子用パッケージに使用されている
積層セラミック素子３は第２図（ａ）に示されるように
、その下層部分、上層部分は形は違うがともに直方体の
形状をしており、下層部分のは一中心位置にメタライズ
配線パターン４がセラミックの積層技術を用いて形成さ
れている。この積層セラミック素子３の材料は第２図（
ｂ）に示されるように、後にメタライズ配線パターン４
となるメタライズ層以外に上面および不図示の下面にメ
タライズ層ｌＯをもち、シート状に焼成されたセラミッ
クをグイシングツ−等で、ｘ、Ｙの二方向に切断して作
られる。このように切断された積層セラミック素子３の
材料のＸ方向の２つの切断面は凸状の形をしているが、
この２つの切断面にさらにメタライズ層１１を形成した
ものが積層セラミック素子となるのであって、量産性が
よく安価に製造することができる。
北述したように、本実施例の超高周波素子用パッケージ
に組付けられた積層セラミック素子３は同軸ラインとし
て働き、共振周波数は第２図（ａ）で示される積層セラ
ミック素子３の幅Ｗで規定され、超高周波用パッケージ
全体のサイズとは無関係となる。１１１層セラミック素
子３の＠Ｗを任意に小さくすることにより半導体素子の
一層の高層化および多ビン化に対応できる。
−例として、積層セラミック素子３の幅Ｗｔ−１゜３１
とし、並列に３個並べたパッケージにおける実験結果で
は、２０ＧＨ２まで共振はなかった。また、特性インピ
ーダンスを５０Ωにすることは、マイクロストリップラ
イン型パッケージと同様程度に可能で、高周波のリター
ンロスも１７ＧＨ２で約１８ｄＢと良好であった。
〔発明の効果〕
以を説明したように未発１ｕＪは、直方体の形状をした
中心導体同軸型の積層セラミック素子と外部リードとキ
ャビティ内の半導体素子の電極との接続に使用すること
により、外部リードから見た特性は超高周波素子用パッ
ケージ全体の影響は受けず積層セラミック素子特性のみ
によって決定できる効果があり、多数の電極を持つ半導
体素子に対しても積層セラモック素子を並列に直接接合
して使用することにより容易に対応できる効果がある。
【図面の簡単な説明】
第１図は本発明の超高周波素子用のパッケージの一実施
例を示す平面図、第２図（ａ）は第１図に用いられる積
層セラミック素子３の斜視図、第２図（ｂ）は積層セラ
ミック素子３を製造する一丁程例を示す斜視図であり、
第３図は従来の超高周波素子用のパッケージを示す平面
図である。 １・・・・・・半導体素子。 ２・・・・・・ボンディング線、 ３・・・・・・積層セラミック素子、 ４・・・・・・メタライズ配線パターン、５・・・・・
・メタライズパターン４のリード取付部分６・・・・・
・外部リード、 ７・・・・・・キャップシール用金属部材。 ８・・・・・・外壁金属部材、 １０．１１・・・メタライズ層。

Claims (1)

  1. 【特許請求の範囲】 キャビティ内に半導体素子が搭載され、半導体素子の電
    極が外部リードに電気的に接続されている超高周波素子
    用パッケージにおいて、 半導体素子の電極と外部リードとを電気的に接続する手
    段として、直方体の積層セラミック材料の上面と底面と
    の間に底面に平行な帯状のメタライズパターンであって
    、その長手方向から見たとき両端が対向する１組の側面
    のほゞ左右等分の位置に位置するメタライズパターンを
    内蔵し、メタライズパターンが垂直に交わる該１組の側
    面以外の面に金属膜を形成し、メタライズパターンの両
    端を配線のために露出するべく積層セラミック材料の一
    部分を切り欠いた中心導体同軸型の積層セラミック素子
    を並列に配列し接合したものを含むことを特徴とする超
    高周波素子用パッケージ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324868A (ja) * 2001-04-24 2002-11-08 Kyocera Corp セラミック端子および半導体素子収納用パッケージ
US9041208B2 (en) 2011-11-02 2015-05-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Laminate interconnect having a coaxial via structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58190046A (ja) * 1982-04-30 1983-11-05 Fujitsu Ltd 半導体装置
JPS6189651A (ja) * 1984-10-08 1986-05-07 Fujitsu Ltd 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58190046A (ja) * 1982-04-30 1983-11-05 Fujitsu Ltd 半導体装置
JPS6189651A (ja) * 1984-10-08 1986-05-07 Fujitsu Ltd 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324868A (ja) * 2001-04-24 2002-11-08 Kyocera Corp セラミック端子および半導体素子収納用パッケージ
JP4502543B2 (ja) * 2001-04-24 2010-07-14 京セラ株式会社 セラミック端子および半導体素子収納用パッケージ
US9041208B2 (en) 2011-11-02 2015-05-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Laminate interconnect having a coaxial via structure

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