JP2009010118A - 半導体パッケージ - Google Patents
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Abstract
【課題】接地用導体層の面積を十分に確保でき、信号用端子電極および信号用配線から接地用導体層への信号電流のリークを防止でき、信号品質に優れる半導体パッケージを提供することを目的とする。
【解決手段】本発明の半導体パッケージは、半導体チップとパッケージ基板２とを備え、パッケージ基板２は、半導体チップ搭載面６と、信号用端子電極７および接地用端子電極８がアレイ状に配設された端子電極形成面９を有し、半導体チップ搭載面６には、第１信号用配線１１および接地用配線１２と、接地用導体層１３とが設けられ、端子電極形成面９に、第２信号用配線１４と、接地用微小配線１５とが設けられ、第１信号用配線１１と第２信号用配線１４、接地用配線１２と接地用微小配線１５とは、パッケージ基板２に貫通して設けられた導体１６ａ、１７ａを介して接続されている。
【選択図】図２
Description
本発明は、半導体パッケージに関し、特に、ＢＧＡ（Ball Grid Array）方式の半導体パッケージに関する。
半導体パッケージは、例えば、パッケージ基板上に半導体チップが搭載され、該半導体チップをモールド樹脂で覆ってなるものである。このような半導体チップとして、パッケージ基板の底面に、半球状の外部入出力端子をアレイ状に配設したＢＧＡ（Ball Grid Array）パッケージが知られている。このＢＧＡパッケージは、外部入出力端子を多数配設することができ、また、半導体パッケージのサイズを半導体チップと同程度に小型化できる等の特長を有しており、半導体部品の高密度実装が要求される携帯電話等の携帯型電子機器において好適に用いられている。
ところで、このようなＢＧＡパッケージとしては、パッケージ基板を複数積層した多層構成のものも提案されているが、製造工程が簡易であり、低コストであることから、１枚のパッケージ基板を用い、その一方の面に半導体チップを搭載し、他方の面に外部入出力端子を形成した構成のものが多用されている。このような構成のＢＧＡパッケージで用いられるパッケージ基板の一例を図５（ａ）、（ｂ）に示す。
図５（ａ）、（ｂ）に示すように、このパッケージ基板１０１は、半導体チップが搭載される半導体チップ搭載面１０２と、外部入出力端子となる複数の信号用端子電極１０３および接地用端子電極１０４がアレイ状に配設された端子電極形成面１０５とを有する。
半導体チップ搭載面１０２には、半導体チップ搭載領域１０６と、複数の信号用配線１０７および接地用配線１０８とを有する。
図５（ａ）、（ｂ）に示すように、このパッケージ基板１０１は、半導体チップが搭載される半導体チップ搭載面１０２と、外部入出力端子となる複数の信号用端子電極１０３および接地用端子電極１０４がアレイ状に配設された端子電極形成面１０５とを有する。
半導体チップ搭載面１０２には、半導体チップ搭載領域１０６と、複数の信号用配線１０７および接地用配線１０８とを有する。
各信号用配線１０７は、それぞれ、その一端部が、半導体チップの各信号用端子に対応するように、半導体チップ搭載領域１０６の略中央に沿って配列し、他端部が、端子電極形成面１０５に設けられた各信号用端子電極１０３に対応する領域（信号用端子電極１０３の形成領域の裏側）の近傍となるように、線状のパターンで設けられている。
また、各接地用配線１０８は、それぞれ、その一端部が、半導体チップの各接地用端子に対応するように、各信号用配線１０７の一端部と並んで、半導体チップ搭載領域１０２の略中央に沿って配列し、他端部が、半導体チップ搭載領域１０６の一方の外縁近傍に位置するように、線状のパターンで設けられている。
また、各接地用配線１０８は、それぞれ、その一端部が、半導体チップの各接地用端子に対応するように、各信号用配線１０７の一端部と並んで、半導体チップ搭載領域１０２の略中央に沿って配列し、他端部が、半導体チップ搭載領域１０６の一方の外縁近傍に位置するように、線状のパターンで設けられている。
一方、端子電極形成面１０５には、複数の信号用端子電極１０３に対応して設けられた複数の信号用微小配線１０９と、接地用導体層１１０とが設けられている。
複数の信号用微小配線１０９は、それぞれ、短い線状のパターンで設けられ、その一端部が、各信号用端子電極１０３に接続され、他端部が、後述する信号用スルーホール１１１内に設けられた各導体１１１ａに接続されている。
複数の信号用微小配線１０９は、それぞれ、短い線状のパターンで設けられ、その一端部が、各信号用端子電極１０３に接続され、他端部が、後述する信号用スルーホール１１１内に設けられた各導体１１１ａに接続されている。
接地用導体層１１０は、端子電極形成面１０５の所定の領域（グランド領域）に、各信号用端子電極１０３、各信号用微小配線１０９、各信号用スルーホール１１１およびこれら各部１０３、１０９、１１１の周囲と、半導体チップ搭載領域１０６に対応する領域（半導体チップ搭載領域１０６の裏面）を除いて、且つ、接地用端子電極１０４と接触するように、ベタパターン（面状のパターン）で設けられている。すなわち、接地用導体層１１０は、各信号用端子電極１０３、各信号用微小配線１０９および各信号用スルーホール１１１内の導体１１１ａとは、これら各部の周囲に接地用導体層１１０が設けられていないことにより、非導通となっており、接地用端子電極１０４とは導通している。なお、以下の説明では、これら各部１０３、１０９、１１１と、接地用導体層１１０との間の領域（接地用導体層が設けられていない領域）を、クリアランスと言う。また、図５（ｂ）は、端子電極形成面１０５のグランド領域を示すものであり、図示していないが、端子電極形成面１０５のグランド領域以外の領域にも、同様に、信号用端子電極１０３、信号用微小配線１０９および信号用スルーホール１１１等が設けられている。
また、パッケージ基板１０１には、各信号用配線１０７の他端部および各信号用微小配線１０９の他端部に対応する位置と、各接地用配線１０８の他端部に対応する位置に、それぞれ、信号用スルーホール１１１および接地用スルーホール１１２が設けられている。これらスルーホール１１１、１１２内には、導体１１１ａ、１１２ａが設けられており、各信号用配線１０７と各信号用微小配線１０９、および、各接地用配線１０８と接地用導体層１１０は、それぞれ、これらスルーホール１１１、１１２内の導体１１１ａ、１１２ａを介して電気的に接続されている。
以上のようなパッケージ基板１０１では、信号用配線１０７、信号用スルーホール１１１内の導体１１１ａ、信号用微小配線１０９および信号用端子電極１０３によって、半導体チップからの電気信号を伝送する信号回路が構成され、接地用配線１０８、接地用スルーホール１１２内の導体１１２ａ、接地用導体層１１０、接地用端子電極１０４によって接地回路が構成される。
この種のＢＧＡパッケージの他の例として、プリント基板上に電極を有するベース基板を介して実装される電子部品に加わるノイズを電源およびＧＮＤに接続するために、第１のベタパターンと第２のベタパターンのいずれかがＧＮＤに接続された構成のバイパスコンデンサが知られている。（特許文献１参照）
また、基準電位に対して少なくとも３つの異なる電圧レベルを有する電源電圧が動作電圧として供給される半導体装置において配線基板間に複数の配線層を設け各配線層を面状のベタパターンとしたグランドプレーンとしてなる構造が知られている。（特許文献２）
また、信号用配線層としての第１配線テープの下に、電源およびグランド用配線層としての第２配線テープを貼り合わせた構造の半導体装置が知られている。
特開平９−８２５５７号公報
特開２００１−１６８２６６号公報
特開２００２−１６４４６９号公報
また、基準電位に対して少なくとも３つの異なる電圧レベルを有する電源電圧が動作電圧として供給される半導体装置において配線基板間に複数の配線層を設け各配線層を面状のベタパターンとしたグランドプレーンとしてなる構造が知られている。（特許文献２）
また、信号用配線層としての第１配線テープの下に、電源およびグランド用配線層としての第２配線テープを貼り合わせた構造の半導体装置が知られている。
しかしながら、前述の構成のパッケージ基板１０１を有するＢＧＡパッケージでは、信号用端子電極１０３および信号用微小配線１０９を流れる信号電流が、クリアランスを跨いで接地用導体層１１０にリークしてしまう場合がある。そうすると、周囲に接地用導体層１１０が設けられている領域（グランド領域）と、接地用導体層が設けられていない領域とで、信号用端子電極１０３から出力される電気信号の特性インピーダンスが異なってしまい、インピーダンス値のミスマッチによる反射信号が発生し、信号品質が劣化するといった不都合が生じる。
また、このように端子電極形成面１０５に接地用導体層１１０を設ける構成では、接地用導体層１１０に対して、信号用端子電極１０３、信号用微小配線１０９および信号用スルーホール１１１内の導体を非接触とする点から、接地用導体層１１０の形成領域が大きく制限される。このため、接地用導体層１１０の面積が狭くなり、接地回路のインダクタンスが上昇し、ノイズや誤動作を招来するおそれがある構造となっている。
以上のような事情は先の特許文献１〜３に記載されている半導体装置においても解決策が開示されていない状況であり、インピーダンス値のミスマッチによる反射信号が発生せず、信号品質が劣化するといった不都合が生じない半導体パッケージの構造が望まれている。
以上のような事情は先の特許文献１〜３に記載されている半導体装置においても解決策が開示されていない状況であり、インピーダンス値のミスマッチによる反射信号が発生せず、信号品質が劣化するといった不都合が生じない半導体パッケージの構造が望まれている。
本発明は、このような事情に鑑みてなされたものであり、接地用導体層の面積を十分に確保することができ、また、信号回路を流れる信号電流が、接地用導体層にリークするのを防止することができ、ノイズや誤動作を招来する虞が少なく、信号品質に優れる半導体パッケージを提供することを目的とする。
上記の課題を解決するため、本発明の半導体パッケージは、電気信号を入力または出力する信号用端子と、接地用端子とが設けられた半導体チップと、前記半導体チップが搭載された半導体チップ搭載面と、前記信号用端子と電気的に接続された信号用端子電極および前記接地用端子と電気的に接続された接地用端子電極とがアレイ状に配設された端子電極形成面とを有するパッケージ基板とを備え、前記半導体チップ搭載面に、前記信号用端子電極と接続された第１信号用配線と、前記接地用端子電極と接続された接地用配線と、前記接地用配線と接続され、前記第１信号用配線の形成領域以外の領域に面状のパターンで形成された接地用導体層とが設けられ、前記端子電極形成面に、前記信号用端子電極と接続された第２信号用配線と、前記接地用端子電極と接続された接地用微小配線とが設けられ、前記第１信号用配線と前記第２信号用配線とが、前記パッケージ基板に貫通して設けられた信号用スルーホール内の導体を介して接続され、前記接地用導体層と前記接地用微小配線とが、前記パッケージ基板に貫通して設けられた接地用スルーホール内の導体を介して接続されていることを特徴とする。
この構成によれば、接地用導体層の面積を十分に確保することができ、また、信号回路を流れる信号電流が接地用導体層にリークするのを防止することができ、優れた信号品質を得ることができる。
この構成によれば、接地用導体層の面積を十分に確保することができ、また、信号回路を流れる信号電流が接地用導体層にリークするのを防止することができ、優れた信号品質を得ることができる。
本発明においては、前記第１信号用配線および前記接地用配線は、前記半導体チップ搭載面の前記半導体チップの搭載領域と該搭載領域の一方の外縁近傍の領域とを合わせた領域に設けられているのが望ましい。
この構成によれば、信号回路を流れる信号電流が接地用導体層にリークするのを確実に防止することができ、また、接地用導体層の面積を、より広く確保することができる。
この構成によれば、信号回路を流れる信号電流が接地用導体層にリークするのを確実に防止することができ、また、接地用導体層の面積を、より広く確保することができる。
本発明においては、前記第１信号用配線と前記第２信号用配線とを合わせた面積に対する前記第２信号用配線の面積の割合が、７０％以上であるのが望ましい。
この構成によれば、接地用導体層の面積を、より広く確保することができる。
この構成によれば、接地用導体層の面積を、より広く確保することができる。
本発明においては、前記半導体チップ搭載面に、前記半導体チップの電源信号用端子と接続された第１電源信号用配線と、該第１電源信号用配線と接続された第２電源信号用配線とが設けられ、前記端子電極形成面に、電源信号用端子電極と、該電源信号用端子電極と接続された電源信号用微小配線とが設けられ、前記第２電源信号用配線と前記電源信号用微小配線とが、前記パッケージ基板に貫通して設けられた電源信号用スルーホール内の導体を介して接続されているのが望ましい。
この構成によれば、端子電極形成面における配線密度を低減することができ、配線形成工程において、配線となる導体層のパターニングを簡易化することができる。
この構成によれば、端子電極形成面における配線密度を低減することができ、配線形成工程において、配線となる導体層のパターニングを簡易化することができる。
本発明においては、前記第２電源信号用配線は、前記接地用導体層の形成領域に入り込むように設けられているのが望ましい。
この構成によれば、第２電源信号用配線を、より広い面積で形成することができ、電源信号用回路のインダクタンスを低減することができる。
この構成によれば、第２電源信号用配線を、より広い面積で形成することができ、電源信号用回路のインダクタンスを低減することができる。
本発明においては、前記第２電源信号用配線は、前記第１電源信号用配線よりも幅広であるのが望ましい。
この構成によれば、電源信号用回路のインダクタンスを、確実に低減することができる。
この構成によれば、電源信号用回路のインダクタンスを、確実に低減することができる。
本発明の半導体パッケージは、電気信号を入力または出力する信号用端子と、接地用端子とを有する半導体チップと、前記半導体チップが搭載された半導体チップ搭載面と、前記信号用端子と電気的に接続された信号用端子電極および前記接地用端子と電気的に接続された接地用端子電極とがアレイ状に配設された端子電極形成面とを有するパッケージ基板とを備え、前記半導体チップ搭載面に、前記接地用端子電極と接続され、面状のパターンで形成された接地用導体層が設けられ、前記端子電極形成面に、前記信号用端子電極と接続された信号用配線が設けられ、前記半導体チップの前記信号用端子電極と前記信号用配線とが、前記パッケージ基板に貫通して設けられた信号用スルーホール内に充填された導体を介して接続され、前記接地用導体層と前記接地用端子電極とが、前記パッケージ基板に貫通して設けられた接地用スルーホール内に充填された導体を介して接続されていることを特徴とする。
この構成によれば、接地用導体層の面積を十分に確保することができ、また、信号回路を流れる信号電流が接地用導体層にリークするのを防止することができ、優れた信号品質を得ることができる。
この構成によれば、接地用導体層の面積を十分に確保することができ、また、信号回路を流れる信号電流が接地用導体層にリークするのを防止することができ、優れた信号品質を得ることができる。
本発明においては、前記半導体チップの信号用端子および接地用端子は、それぞれ、バンプであるのが望ましい。
これにより、半導体チップの信号用端子および接地用端子を、パッケージ基板の半導体チップ搭載面に、簡易な工程で、強固に接合することができる。
これにより、半導体チップの信号用端子および接地用端子を、パッケージ基板の半導体チップ搭載面に、簡易な工程で、強固に接合することができる。
以上説明したように、本発明によれば、接地用導体層が、半導体チップ搭載面の第１信号用配線の形成領域を除いた領域に設けられ、第１信号用配線およびスルーホール内の導体以外の信号回路が、端子電極形成面に設けられていることにより、信号回路を構成する各部（第１信号用配線、スルーホール内の導体、第２信号用配線および信号用端子電極）と接地用導体層とが近接した状態となるのを防止することができる。これにより、信号回路を流れる信号電流が、接地用導体層にリークするのが防止され、グランド領域とそれ以外の領域とで、各信号用端子電極から出力される電気信号の特性インピーダンスを略同程度とすることができる。その結果、良好な信号品質を得ることができる。
また、半導体チップ搭載面に設けられる接地用導体層は、配線領域の面積を制御することにより、比較的広い面積で形成することができる。これにより、接地回路のインダクタンスが低減し、ノイズや誤動作の発生を抑えることができる。
また、半導体チップ搭載面に設けられる接地用導体層は、配線領域の面積を制御することにより、比較的広い面積で形成することができる。これにより、接地回路のインダクタンスが低減し、ノイズや誤動作の発生を抑えることができる。
さらに、本発明によれば、接地用導体層が、半導体チップ搭載面に設けられ、スルーホール内の導体以外の信号回路が、端子電極形成面に設けられていることにより、信号回路を構成する各部（信号用スルーホール内の導体、信号用配線および信号用端子電極）と接地用導体層とが近接した状態となるのを防止することができる。これにより、信号回路を流れる信号電流が、接地用導体層にリークするのが防止され、グランド領域とそれ以外の領域とで、各信号用端子電極から出力される電気信号の特性インピーダンスを略同程度とすることができる。その結果、良好な信号品質を得ることができる。
また、この場合、接地用導体層は、半導体チップ搭載面の信号用スルーホールおよびその周囲のみを除いた領域、すなわち、略全領域に形成し得るので、広い面積で形成することができる。これにより、接地回路のインダクタンスが低減し、ノイズや誤動作の発生を抑えることができる。
また、この場合、接地用導体層は、半導体チップ搭載面の信号用スルーホールおよびその周囲のみを除いた領域、すなわち、略全領域に形成し得るので、広い面積で形成することができる。これにより、接地回路のインダクタンスが低減し、ノイズや誤動作の発生を抑えることができる。
以下、本発明の半導体パッケージを、図面を参照して説明する。
図１は、本発明の半導体パッケージの第１実施形態を示す縦断面図、図２（ａ）、（ｂ）は、第１実施形態の半導体パッケージが備えるパッケージ基板を示す平面図である。
図１に示すように、第１実施形態の半導体パッケージは、半導体チップ１と、半導体チップ１が搭載されたパッケージ基板２と、半導体チップ１を覆うモールド樹脂３を有している。
図１は、本発明の半導体パッケージの第１実施形態を示す縦断面図、図２（ａ）、（ｂ）は、第１実施形態の半導体パッケージが備えるパッケージ基板を示す平面図である。
図１に示すように、第１実施形態の半導体パッケージは、半導体チップ１と、半導体チップ１が搭載されたパッケージ基板２と、半導体チップ１を覆うモールド樹脂３を有している。
半導体チップ１は、各種半導体回路と、半導体回路からの信号または電源信号等の電気信号を入力または出力する複数の信号用端子と、複数の接地用端子と、各信号用端子および各接地用端子とそれぞれ接続された複数の信号用バンプおよび接地用バンプとを有する。なお、各端子および各バンプの図示は省略する。
複数の信号用バンプおよび接地用バンプは、半導体チップ１の表面（パッケージ基板側の表面）に、その略中央に沿って列状に配設され、それぞれ、後述するパッケージ基板２の各第１信号用配線および各接地用配線に接合されている。
各信号用バンプおよび各接地用バンプの材料および形状は、特に限定されないが、例えば金または金を含有する合金によって構成され、角錐状、円錐状等の錐状に形成されている。
複数の信号用バンプおよび接地用バンプは、半導体チップ１の表面（パッケージ基板側の表面）に、その略中央に沿って列状に配設され、それぞれ、後述するパッケージ基板２の各第１信号用配線および各接地用配線に接合されている。
各信号用バンプおよび各接地用バンプの材料および形状は、特に限定されないが、例えば金または金を含有する合金によって構成され、角錐状、円錐状等の錐状に形成されている。
パッケージ基板２は、半導体チップ１が搭載される半導体チップ搭載面６と、外部入出力端子となる複数の信号用端子電極（信号用突起電極）７および接地用端子電極（接地用突起電極）８がアレイ状に配設された端子電極形成面（突出電極形成面）９とを有する。
図２（ａ）に示すように、半導体チップ搭載面６には、例えば横長の長方形状の半導体チップ搭載領域１０と、複数の第１信号用配線１１および接地用配線１２と、接地用導体層１３とが設けられている。
各第１信号用配線１１および各接地用配線１２、接地用導体層１３は、例えば銅等の導電性材料によって構成されている。
図２（ａ）に示すように、半導体チップ搭載面６には、例えば横長の長方形状の半導体チップ搭載領域１０と、複数の第１信号用配線１１および接地用配線１２と、接地用導体層１３とが設けられている。
各第１信号用配線１１および各接地用配線１２、接地用導体層１３は、例えば銅等の導電性材料によって構成されている。
複数の第１信号用配線１１は、それぞれ、その一端部が、半導体チップ１の各信号用バンプに対応するように、半導体チップ搭載領域１０の略中央に沿って配列し、他端部が、半導体チップ搭載領域１０の一方の外縁近傍に位置するように、線状のパターンで設けられている。
また、複数の接地用配線１２は、それぞれ、その一端部が、半導体チップ１の各接地用バンプに対応するように、各第１信号用配線１１の一端部と並んで、半導体チップ搭載領域１０の略中央に沿って配列し、他端部が、半導体チップ搭載領域１０の一方の外縁近傍に位置するように、線状のパターンで設けられている。
接地用導体層１３は、半導体チップ搭載面６の所定の領域（グランド領域）に、半導体チップ搭載領域１０と該搭載領域１０の一方の外縁近傍を除いてベタパターン（面状のパターン）で設けられている。この接地用導体層１２は、各第１信号用配線１１と、後述する信号用スルーホール内の導体とは接触せず、非導通となっており、接地用配線１２の他端部および後述する接地用スルーホール内の導体とは接触し、導通している。
なお、図２（ａ）は、半導体チップ搭載面６のグランド領域を示すものであり、図示していないが、半導体チップ搭載面６のグランド領域以外の領域にも、同様に、第１信号用配線１１および信号用スルーホール等が設けられている。
パッケージ基板２は半導体チップ１を搭載する基板であるので、半導体チップ１よりも当然面積が大きく形成されており、この例では図２の如く平面視横長の半導体チップ搭載面６とされているので、接地用導体層１３は半導体チップ搭載面６において半導体チップ搭載領域１０以外の部分の殆どの部分を覆うように形成されている。
前記横長の半導体チップ搭載領域１０の中央側には、半導体チップ搭載領域１０の長さ方向に沿って導体列１０Ａが形成され、導体列１０Ａを構成する１つ１つの導体１０ａに先の第１信号用配線１１あるいは接地用配線１２が接続されている。従って第１信号用配線１１と接地用配線１２は、半導体チップ搭載領域１０の細い縦幅の部分の半分程の距離にほぼ直線的に配置され、第１信号用配線１１は導体１０ａから接地用導体層１３に接近するように延出形成されており、第１信号用配線１１は接地用導体層１３の直前位置において接地用導体層１３と接触することなくパッケージ基板２を貫通する後述の導体１６に接続されている。また、接地用導体層１３は半導体チップ搭載領域１０において前述の第１信号用配線１１と同様に平行に延出されて、半導体チップ搭載領域１０の縁部において接地用導体層１３の縁部分に接続されている。なお、第１信号用配線１１が複数密集している部分においては、接地用導体層１３との接触を回避する目的で接地用導体層１３の縁の部分に凹部１３ａを複数設けて導体１６の周囲の部分にクリアランスを設け、導体１６と接地用導体層１３との接続を回避している。
なお、図２（ａ）は、半導体チップ搭載面６のグランド領域を示すものであり、図示していないが、半導体チップ搭載面６のグランド領域以外の領域にも、同様に、第１信号用配線１１および信号用スルーホール等が設けられている。
パッケージ基板２は半導体チップ１を搭載する基板であるので、半導体チップ１よりも当然面積が大きく形成されており、この例では図２の如く平面視横長の半導体チップ搭載面６とされているので、接地用導体層１３は半導体チップ搭載面６において半導体チップ搭載領域１０以外の部分の殆どの部分を覆うように形成されている。
前記横長の半導体チップ搭載領域１０の中央側には、半導体チップ搭載領域１０の長さ方向に沿って導体列１０Ａが形成され、導体列１０Ａを構成する１つ１つの導体１０ａに先の第１信号用配線１１あるいは接地用配線１２が接続されている。従って第１信号用配線１１と接地用配線１２は、半導体チップ搭載領域１０の細い縦幅の部分の半分程の距離にほぼ直線的に配置され、第１信号用配線１１は導体１０ａから接地用導体層１３に接近するように延出形成されており、第１信号用配線１１は接地用導体層１３の直前位置において接地用導体層１３と接触することなくパッケージ基板２を貫通する後述の導体１６に接続されている。また、接地用導体層１３は半導体チップ搭載領域１０において前述の第１信号用配線１１と同様に平行に延出されて、半導体チップ搭載領域１０の縁部において接地用導体層１３の縁部分に接続されている。なお、第１信号用配線１１が複数密集している部分においては、接地用導体層１３との接触を回避する目的で接地用導体層１３の縁の部分に凹部１３ａを複数設けて導体１６の周囲の部分にクリアランスを設け、導体１６と接地用導体層１３との接続を回避している。
一方、図２（ｂ）に示すように、端子電極形成面９には、複数の信号用端子電極７および接地用端子電極８と、複数の第２信号用配線１４および接地用微小配線１５とが設けられている。
各信号用端子電極７および各接地用端子電極８は、それぞれ、球状をなし、半田等の導電性材料によって構成されている。これら信号用端子電極７および接地用端子電極８は、半導体チップ搭載領域１０に対応する領域（半導体チップ搭載領域１０の裏面）を除いた部分に、アレイ状に配設されている。
各信号用端子電極７および各接地用端子電極８は、それぞれ、球状をなし、半田等の導電性材料によって構成されている。これら信号用端子電極７および接地用端子電極８は、半導体チップ搭載領域１０に対応する領域（半導体チップ搭載領域１０の裏面）を除いた部分に、アレイ状に配設されている。
また、各第２信号用配線１４および各接地用微小配線１５は、例えば銅等の導電性材料によって構成されている。
複数の第２信号用配線１４は、それぞれ、その一端部が各信号用端子電極７と接続し、他端部が各信号用スルーホール１６内の導体１６ａと接続するように、線状のパターンで設けられている。
複数の接地用微小配線１５は、それぞれ、短い線状のパターンで設けられ、その一端部が接地用端子電極８と接続し、他端部が各接地用スルーホール１７内の導体１７ａと接続している。
複数の第２信号用配線１４は、それぞれ、その一端部が各信号用端子電極７と接続し、他端部が各信号用スルーホール１６内の導体１６ａと接続するように、線状のパターンで設けられている。
複数の接地用微小配線１５は、それぞれ、短い線状のパターンで設けられ、その一端部が接地用端子電極８と接続し、他端部が各接地用スルーホール１７内の導体１７ａと接続している。
また、パッケージ基板２には、各第１信号用配線１１および各第２信号用配線１４の他端部に対応する位置に、それぞれ、信号用スルーホール１６が設けられ、第２接地用配線１５の他端部に対応する位置に、それぞれ、接地用スルーホール１７が設けられている。これらスルーホール１６、１７内には、導体１６ａ、１７ａが設けられ、各第１信号用配線１１と各第２信号用配線１４、および、各接地用導体層１３と各接地用微小配線１５は、それぞれ、各スルーホール１６、１７内の導体１６ａ、１７ａを介して電気的に接続されている。
以上のようなパッケージ基板２では、第１信号用配線１１、信号用スルーホール１６内の導体１６ａ、第２信号用配線１４および信号用端子電極７によって、半導体チップ１からの信号および電源信号を伝送する信号回路が構成され、第１接地用配線１２、接地用導体層１３、接地用スルーホール１７内の導体１７ａ、接地用微小配線１５および接地用端子電極８によって接地回路が構成される。
また、パッケージ基板２の半導体チップ搭載面１０上には、半導体チップ１を覆うようにエポキシ樹脂等よりなるモールド樹脂３が設けられている。これにより、半導体チップ１や半導体チップ搭載面１０に設けられた配線等が、外部ストレス（温度、湿度、応力等）から保護される。
以上のような半導体パッケージは、例えば、プリント配線基板に設けられた電極上に、各端子電極７、８を重ね合わせて載置し、リフローを行うことにより、プリント配線基板に実装する。
プリント配線基板に実装された半導体パッケージでは、半導体チップ１からの電気信号が、信号用バンプから出力され、信号回路（第１信号用配線１１、導体１６ａ、第２信号用配線１４および信号用端子電極７）を介して、プリント基板の配線に伝送される。
また、接地用バンプから導出された電流は、接地用回路（第１接地用配線１２、接地用導体層１３、導体１７ａ、接地用微小配線１５および接地用端子電極８）を介して、グランドに落とされる。
プリント配線基板に実装された半導体パッケージでは、半導体チップ１からの電気信号が、信号用バンプから出力され、信号回路（第１信号用配線１１、導体１６ａ、第２信号用配線１４および信号用端子電極７）を介して、プリント基板の配線に伝送される。
また、接地用バンプから導出された電流は、接地用回路（第１接地用配線１２、接地用導体層１３、導体１７ａ、接地用微小配線１５および接地用端子電極８）を介して、グランドに落とされる。
このとき、この形態の半導体パッケージでは、接地用導体層１３が、半導体チップ搭載面６の第１信号用配線１２の形成領域を除いた領域に設けられ、第１信号用配線１１および導体１６ａ以外の信号回路が、端子電極形成面９に設けられていることにより、信号回路を構成する各部（第１信号用配線１１、導体１６ａ、第２信号用配線１４および信号用端子電極７）と接地用導体層１３とが近接した状態となるのを防止することができる。これにより、信号回路を流れる信号電流が、接地用導体層１３にリークするのが防止され、グランド領域とそれ以外の領域とで、各信号用端子電極７から出力される電気信号の特性インピーダンスを略同程度とすることができる。その結果、良好な信号品質を得ることができる。
また、本実施形態では、第１信号用配線１２の形成領域が、半導体チップ搭載領域１０とその一方の外縁近傍の領域を合わせた狭い領域とされていることにより、接地用導体層１３を広い面積で形成することができる。したがって、接地回路のインダクタンスが低減し、ノイズや誤動作の発生を抑えることができる。
ここで、第１信号用配線１１と第２信号用配線１４とを合わせた合計面積に対する第２信号用配線１４の面積の割合は、７０％以上であるのが望ましい。これにより、接地用導体層１３の形成領域を確実に広く採ることができ、接地回路のインダクタンスを確実に低減することができる。
次に、半導体パッケージの第２実施形態について説明する。
なお、第２実施形態においては、前記第１実施形態と同様の構成についてはその説明を省略する。
図３（ａ）、（ｂ）は、第２実施形態の半導体パッケージが備えるパッケージ基板を示す平面図と裏面図である。
第２実施形態の半導体パッケージは、電源信号が伝送される信号回路（電源信号回路）の構成および接地用導体層のパターンが異なる以外は、第１実施形態の場合と同様である。
すなわち、図３（ａ）に示すように、第２実施形態の半導体パッケージでは、半導体チップ搭載面６に、複数の第１電源信号用配線１８および第２電源信号用配線１９が設けられている。
なお、第２実施形態においては、前記第１実施形態と同様の構成についてはその説明を省略する。
図３（ａ）、（ｂ）は、第２実施形態の半導体パッケージが備えるパッケージ基板を示す平面図と裏面図である。
第２実施形態の半導体パッケージは、電源信号が伝送される信号回路（電源信号回路）の構成および接地用導体層のパターンが異なる以外は、第１実施形態の場合と同様である。
すなわち、図３（ａ）に示すように、第２実施形態の半導体パッケージでは、半導体チップ搭載面６に、複数の第１電源信号用配線１８および第２電源信号用配線１９が設けられている。
各第１電源信号用配線１８は、それぞれ、その一端部が、半導体チップの各電源信号用バンプに対応するように、第１信号用配線１１の一端部と並んで、半導体チップ搭載領域１０の略中央に沿って配列し、他端部が、半導体チップ搭載領域１０の一方の外縁近傍に位置するように、線状のパターンで設けられている。
各第２電源信号用配線１９は、それぞれ、接地用導体層１３の形成領域に入り込むように設けられ、その一端部が各第１電源信号用配線１８と連続し、他端部が、後述する電源信号用端子電極（電源信号用突起電極）２０に対応する領域（電源信号用端子電極２０の裏面）の近傍に位置するように、線状のパターンで設けられ、第２電源信号用配線１９の周囲の接地用導体層１３には導体層を略した線状であって第２電源信号用配線１９よりも幅広の隔離エリア１３ｂが形成されていて、第２電源信号用配線１９と接地用導体層１３とが接触しないようにされている。また、各第２電源信号用配線１９は、それぞれ、先の第１電源信号用配線１８より幅広とされている。
接地用導体層１３は、半導体チップ搭載面６の所定の領域（グランド領域）に、半導体チップ搭載領域１０及び該搭載領域１０の一方の外縁近傍と、第２電源信号用配線１９およびその周囲を除いて、ベタパターン（面状のパターン）で設けられている。この接地用導体層１３は、第１信号用配線１１および信号用スルーホール１６内の導体１６ａと、電源信号用配線１８、１９および後述する電源信号用スルーホール２２内の導体２１ａとは接触せず、非導通となっており、接地用配線１２および接地用スルーホール１７内の導体１７ａとは接触し、導通している。なお、図３（ａ）は、半導体チップ搭載面６のグランド領域を示すものであり、図示していないが、半導体チップ搭載面６のグランド領域以外の領域にも、同様に、第１信号用配線１１と、第１電源信号用配線１８および第２電源信号用配線１９と、信号用スルーホール１６および電源信号用スルーホール２２等が設けられている。
一方、図３（ｂ）に示すように、端子電極形成面９には、複数の電源信号用端子電極２０および電源信号用微小配線２１とが設けられている。
複数の電源信号用端子電極２０は、それぞれ、半導体チップ１からの電気信号を出力する信号用端子電極７および接地用端子電極８と並んで、アレイ状に設けられている。
複数の電源信号用端子電極２０は、それぞれ、半導体チップ１からの電気信号を出力する信号用端子電極７および接地用端子電極８と並んで、アレイ状に設けられている。
また、複数の電源信号用微小配線２１は、それぞれ、短い線状のパターンで設けられ、その一端部が、電源信号用端子電極に接続され、他端部が、各電源信号用スルーホール２２内に設けられた導体２２ａに接続されている。
また、パッケージ基板２には、各第２電源信号用配線１９および各電源信号用微小配線２１の他端部に対応する位置に、それぞれ、電源信号用スルーホール２２が設けられている。これら電源信号用スルーホール２２内には、導体２２ａが設けられ、各第２電源信号用配線１９と各電源信号用微小配線２１は、それぞれ、各電源信号用スルーホール２２内の導体２２ａを介して電気的に接続されている。
以上のようなパッケージ基板２では、第１電源信号用配線１８、第２電源信号用配線１９、電源信号用スルーホール２２内の導体２２ａ、電源信号用微小配線２１および電源信号用端子電極２０によって、電源信号を伝送する電源回路が構成される。
以上のようなパッケージ基板２では、第１電源信号用配線１８、第２電源信号用配線１９、電源信号用スルーホール２２内の導体２２ａ、電源信号用微小配線２１および電源信号用端子電極２０によって、電源信号を伝送する電源回路が構成される。
第２実施形態においても、前記第１実施形態と同様の効果が得られる。
また、第２実施形態では、特に、電源回路の一部（第２電源信号用配線１９）が、半導体チップ搭載面６に設けられていることにより、端子電極形成面９の配線密度が低減するので、端子電極形成面９に配線を形成する工程において、配線となる導体のパターニングを容易に行うことができる。
また、第２電源信号用配線１９が、第１電源用信号配線１８よりも幅広のパターンで設けられていることにより、電源回路のインダクタンス低減を図ることができるという効果も得られる。
また、第２実施形態では、特に、電源回路の一部（第２電源信号用配線１９）が、半導体チップ搭載面６に設けられていることにより、端子電極形成面９の配線密度が低減するので、端子電極形成面９に配線を形成する工程において、配線となる導体のパターニングを容易に行うことができる。
また、第２電源信号用配線１９が、第１電源用信号配線１８よりも幅広のパターンで設けられていることにより、電源回路のインダクタンス低減を図ることができるという効果も得られる。
なお、第２実施形態では、このような幅広の第２電源信号用配線１９を、接地用導体層１３の形成領域に割り込むように設けるが、第１実施形態で説明したように、半導体チップ搭載面６では、端子電極形成面９に比べて接地用導体層の形成領域を広く採ることができるため、第２電源信号用配線１９の分だけ接地用導体層１３の形成領域が減じても、接地用導体層１３の面積は十分に確保することができる。したがって、接地回路のインダクタンスを低く抑えつつ、電源回路のインダクタンスも低減することができる。
次に、半導体パッケージの第３実施形態について説明する。
なお、第３実施形態においては、前記第１実施形態と同様の構成についてはその説明を省略する。
図４（ａ）、（ｂ）は、第３実施形態の半導体パッケージが備えるパッケージ基板を示す平面図と裏面図である。
第３実施形態の半導体パッケージは、信号回路および接地用回路の構成と、接地用導体層のパターンが異なる以外は、第１実施形態の場合と同様である。
なお、第３実施形態においては、前記第１実施形態と同様の構成についてはその説明を省略する。
図４（ａ）、（ｂ）は、第３実施形態の半導体パッケージが備えるパッケージ基板を示す平面図と裏面図である。
第３実施形態の半導体パッケージは、信号回路および接地用回路の構成と、接地用導体層のパターンが異なる以外は、第１実施形態の場合と同様である。
すなわち、図４に示すように、第３実施形態の半導体パッケージでは、パッケージ基板２は、半導体チップ１が搭載される半導体チップ搭載面６と、外部入出力端子となる複数の信号用端子電極７および接地用端子電極８がアレイ状に配設された端子電極形成面９とを有する。
図４（ａ）に示すように、半導体チップ搭載面６には、接地用導体層１３が、所定の領域（グランド領域）に、後述する信号用スルーホール１６およびその周囲を除いて、ベタパターン（面状のパターン）で設けられている。
図４（ａ）に示すように、半導体チップ搭載面６には、接地用導体層１３が、所定の領域（グランド領域）に、後述する信号用スルーホール１６およびその周囲を除いて、ベタパターン（面状のパターン）で設けられている。
一方、図４（ｂ）に示すように、端子電極形成面９には、複数の信号用端子電極７および接地用端子電極８と、複数の信号用配線２３とが設けられている。
各信号用端子電極７および各接地用端子電極８の構成は、第１実施形態の場合と同様である。
各信号用配線２３は、それぞれ、その一端部が、各信号用端子電極７と接続し、他端部が、各信号用スルーホール１６内の導体１６ａと接続するように、線状のパターンで設けられている。
各信号用端子電極７および各接地用端子電極８の構成は、第１実施形態の場合と同様である。
各信号用配線２３は、それぞれ、その一端部が、各信号用端子電極７と接続し、他端部が、各信号用スルーホール１６内の導体１６ａと接続するように、線状のパターンで設けられている。
パッケージ基板２には、半導体チップ１の各信号用バンプに対応するように、半導体チップ搭載領域１０の略中央に沿って、複数の信号用スルーホール１６が設けられ、また、接地用端子電極８に対応するように、複数の接地用スルーホール１７が設けられ、それぞれ、その内部に導体１６ａ、１７ａが充填されている。半導体チップ１の各信号用バンプは、それぞれ、各信号用スルーホール１６内の導体１６ａに直接接合されており、導体１６ａを介して、各信号用配線２３に電気的に接続されている。また、半導体チップ１の各接地用バンプは、接地用導体層１３に接合されており、接地用導体層１３およびスルーホール１７内の導体１７ａを介して、各接地用端子電極８に電気的に接続されている。
この形態のパッケージ基板２では、スルーホール内１６、１７内に導体１６ａ、１７ａが充填されていることにより、このように各スルーホール１６上に直接各信号用バンプ４を接合することができ、また、各スルーホール１７上に直接接地用端子電極８を設けることができる。
この形態のパッケージ基板２では、スルーホール内１６、１７内に導体１６ａ、１７ａが充填されていることにより、このように各スルーホール１６上に直接各信号用バンプ４を接合することができ、また、各スルーホール１７上に直接接地用端子電極８を設けることができる。
以上のようなパッケージ基板２では、信号用スルーホール１６内の導体１６ａ、信号用配線２３および信号用端子電極７によって、半導体チップ１からの信号および電源信号を伝送する信号回路が構成され、接地用導体層１３、接地用スルーホール１７内の導体１７ａおよび接地用端子電極８によって接地回路が構成される。
この第３実施形態の半導体パッケージでは、接地用導体層１３が、半導体チップ搭載面６に設けられ、信号用スルーホール１６内の導体１６ａ以外の信号回路が、端子電極形成面に設けられていることにより、信号回路を構成する各部（導体１６ａ、信号用配線２３および信号用端子電極７）と接地用導体層１３とが近接した状態となるのを防止することができる。これにより、信号回路を流れる信号電流が、接地用導体層１３にリークするのが防止され、グランド領域とそれ以外の領域とで、各信号用端子電極７から出力される電気信号の特性インピーダンスを略同程度とすることができる。その結果、良好な信号品質を得ることができる。
また、この場合、接地用導体層１３は、半導体チップ搭載面６の信号用スルーホール１６およびその周囲のみを除いた領域、すなわち、略全領域に形成し得るので、広い面積で形成することができる。これにより、接地回路のインダクタンスが低減し、ノイズや誤動作の発生を抑えることができる。
なお、前記実施形態において、半導体パッケージの各部の構成は一例であって、本発明の範囲を逸脱しない範囲で適宜変更することができる。
例えば、半導体チップの各端子と、パッケージ基板の各配線との接続は、バンプを介さずにワイヤを介して行ってもよい。
また、本実施形態の半導体パッケージは、パッケージ基板を１枚のみ有しているが、さらに、単層または複数層のパッケージ基板を積層するようにしてもよい。
例えば、半導体チップの各端子と、パッケージ基板の各配線との接続は、バンプを介さずにワイヤを介して行ってもよい。
また、本実施形態の半導体パッケージは、パッケージ基板を１枚のみ有しているが、さらに、単層または複数層のパッケージ基板を積層するようにしてもよい。
本発明の活用例として、ＤＩＭＭ（Dual Inline Memory Module）に搭載される各ＤＲＡＭ（Dynamic Random Access Memory）等が挙げられる。
１…半導体チップ、２…パッケージ基板、３…モールド樹脂、６…半導体チップ搭載面、７…信号用端子電極、８…接地用端子電極、９…端子電極形成面、１０…半導体チップ搭載領域、１１…第１信号用配線、１２…接地用配線、１３…接地用導体層、１４…第２信号用配線、１５…接地用微小配線、１６…信号用スルーホール、１６ａ…導体、１７…接地用スルーホール、１７ａ…導体、１８…第１電源信号用配線、１９…第２電源信号用配線、２０…電源信号用端子電極、２１…電源信号用微小配線、２２…電源信号用スルーホール、２２ａ…導体、２３…信号用配線
Claims (8)
- 電気信号を入力または出力する信号用端子と、接地用端子とが設けられた半導体チップと、
前記半導体チップが搭載された半導体チップ搭載面と、前記信号用端子と電気的に接続された信号用端子電極および前記接地用端子と電気的に接続された接地用端子電極とがアレイ状に配設された端子電極形成面とを有するパッケージ基板とを備え、
前記半導体チップ搭載面に、前記信号用端子と接続される第１信号用配線と、前記接地用端子と接続された接地用配線と、前記接地用配線と接続され、前記第１信号用配線の形成領域以外の領域に面状のパターンで形成された接地用導体層とが設けられ、
前記端子電極形成面に、前記信号用端子電極と接続された第２信号用配線と、前記接地用端子電極と接続された接地用微小配線とが設けられ、
前記第１信号用配線と前記第２信号用配線とが、前記パッケージ基板に貫通して設けられた信号用スルーホール内の導体を介して接続され、前記接地用導体層と前記接地用微小配線とが、前記パッケージ基板に貫通して設けられた接地用スルーホール内の導体を介して接続されていることを特徴とする半導体パッケージ。 - 前記第１信号用配線および前記接地用配線は、前記半導体チップ搭載面の前記半導体チップの搭載領域と該搭載領域の一方の外縁近傍の領域とを合わせた領域に設けられている請求項１に記載の半導体パッケージ。
- 前記第１信号用配線と前記第２信号用配線とを合わせた面積に対する前記第２信号用配線の面積の割合が、７０％以上である請求項１又は２に記載の半導体パッケージ。
- 前記半導体チップ搭載面に、前記半導体チップの電源信号用端子と接続された第１電源信号用配線と、該第１電源信号用配線と接続された第２電源信号用配線とが設けられ、
前記端子電極形成面に、電源信号用端子電極と、該電源信号用端子電極と接続された電源信号用微小配線とが設けられ、
前記第２電源信号用配線と前記電源信号用微小配線とが、前記パッケージ基板に貫通して設けられた電源信号用スルーホール内の導体を介して接続されていることを特徴とする請求項１〜３のいずれかの項に記載の半導体パッケージ。 - 前記第２電源信号用配線は、前記接地用導体層の形成領域に入り込むように設けられている請求項４に記載の半導体パッケージ。
- 前記第２電源信号用配線は、前記第１電源信号用配線よりも幅広である請求項４又は５に記載の半導体パッケージ。
- 電気信号を入力または出力する信号用端子と、接地用端子とを有する半導体チップと、
前記半導体チップが搭載された半導体チップ搭載面と、前記信号用端子と電気的に接続された信号用端子電極および前記接地用端子と電気的に接続された接地用端子電極とがアレイ状に配設された端子電極形成面とを有するパッケージ基板とを備え、
前記半導体チップ搭載面に、前記接地用端子電極と接続され、面状のパターンで形成された接地用導体層が設けられ、
前記端子電極形成面に、前記信号用端子電極と接続された信号用配線が設けられ、
前記半導体チップの前記信号用端子電極と前記信号用配線とが、前記パッケージ基板に貫通して設けられた信号用スルーホール内に充填された導体を介して接続され、前記接地用導体層と前記接地用端子電極とが、前記パッケージ基板に貫通して設けられた接地用スルーホール内に充填された導体を介して接続されていることを特徴とする半導体パッケージ。 - 前記半導体チップの前記信号用端子および前記接地用端子は、それぞれ、バンプである請求項１〜７のいずれかの項に記載の半導体パッケージ。
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| Application Number | Priority Date | Filing Date | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145333A (ja) * | 1997-09-02 | 1999-05-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPH11204688A (ja) * | 1997-11-11 | 1999-07-30 | Sony Corp | 半導体パッケージおよびその製造方法 |
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