JP2015502660A - システムオンチップ内のメモリ回路および論理回路のレイアウト - Google Patents
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Abstract
Description
本出願は、2012年11月19日に出願された米国特許出願第13/680,530号、および2011年11月22日に出願された米国仮特許出願第61/563,001号の優先権を主張する。上記出願の全開示は、参照により本明細書に組み込まれる。
本発明の例を下記の各項目として示す。
[項目1]
複数行および複数列に沿ってダイ上に配置された複数のメモリ回路と、
前記複数行および前記複数列に沿った前記複数のメモリ回路の間に、前記ダイ上に配置される複数の論理回路と
を備え、
各メモリ回路は、複数のメモリセルを含み、
前記複数の論理回路は、前記複数のメモリ回路の1または複数と通信する、集積回路。
[項目2]
前記複数行および前記複数列が、前記ダイの周辺部から離れた領域に配置される、項目1に記載の集積回路。
[項目3]
前記複数のメモリセルが、ラッチベースのランダムアクセスメモリセルを含む、項目1に記載の集積回路。
[項目4]
前記複数の論理回路が、組合せ論理回路および順序論理回路の少なくとも一方を含む、項目1に記載の集積回路。
[項目5]
前記複数のメモリ回路が、所定のメモリ容量を有する、項目1に記載の集積回路。
[項目6]
前記複数のメモリ回路の少なくとも1つが、前記複数のメモリ回路のうちの他のものとは異なるメモリ容量を有する、項目1に記載の集積回路。
[項目7]
前記複数の論理回路の少なくとも1つが、
ストレージデバイスの読み込み動作もしくは書き込み動作中に、信号を処理し、前記ストレージデバイスは、ハードディスクドライブ、光学ディスクドライブ、または固体ディスクを含み、前記処理によって生成されたデータを前記複数のメモリ回路の1または複数に格納する、項目1に記載の集積回路。
[項目8]
前記複数の論理回路の少なくとも1つが、
通信デバイスの送信動作または受信動作中に信号を処理し、
前記処理によって生成されたデータを前記複数のメモリ回路の1または複数に格納する、項目1に記載の集積回路。
[項目9]
前記複数の論理回路のうち第1の論理回路は、(i)前記複数のメモリ回路のうち第1のメモリ回路からの第1のデータを読み出し、(ii)前記第1のデータを処理することによって第2のデータを生成し、(iii)前記複数のメモリ回路のうち第2のメモリ回路に前記第2のデータを格納し、前記複数の論理回路のうち第2の論理回路は、(i)前記複数のメモリ回路のうち前記第2のメモリ回路からの前記第2のデータを読み出し、(ii)前記第2のデータを処理することによって第3のデータを生成し、(iii)前記複数のメモリ回路のうち前記第1のメモリ回路に前記第3のデータを格納し、
前記複数の論理回路のうち前記第1の論理回路が、前記第3のデータを処理する、項目1に記載の集積回路。
[項目10]
(i)ダイ上に配置されるメモリ回路および論理回路のリスト、(ii)前記メモリ回路および前記論理回路の入力信号および出力信号のタイミング、及び(iii)前記ダイの領域、を含むデータを受信する入力モジュールと、
処理モジュールと
を備え、前記処理モジュールが、
前記データを処理し、
複数の前記メモリ回路と通信する複数の前記論理回路の領域が、前記複数の前記メモリ回路の領域の、所定のパーセンテージより大きいかまたは等しいかを決定し、前記複数の前記論理回路の前記領域が、前記複数の前記メモリ回路の前記領域の、前記所定のパーセンテージより大きいかまたは等しいことに応じて、前記ダイの前記領域上に配列型レイアウトで、前記メモリ回路および前記論理回路を配置する、システム。
[項目11]
前記処理モジュールが、前記配列型レイアウトの行および列の間隔を含むパラメータを決定する、項目10に記載のシステム。
[項目12]
前記処理モジュールが、前記メモリ回路および前記論理回路の入力信号および出力信号の前記タイミングに従って、前記配列型レイアウトで前記論理回路を分散する、項目10に記載のシステム。
[項目13]
前記処理モジュールは、前記メモリ回路および前記論理回路の接続に従って、前記配列型レイアウトで前記論理回路を分散する、項目10に記載のシステム。
[項目14]
(i)ダイ上に配置されるメモリ回路および論理回路のリスト、(ii)前記メモリ回路および前記論理回路の入力信号および出力信号のタイミング、及び(iii)前記ダイの領域、を含むデータを受信するステップと、
前記データを処理するステップと、
複数の前記メモリ回路と通信する複数の前記論理回路の領域が、前記複数の前記メモリ回路の領域の、所定のパーセンテージより大きいかまたは等しいかを決定するステップと、
前記複数の前記論理回路の前記領域が、前記複数の前記メモリ回路の前記領域の、前記所定のパーセンテージより大きいかまたは等しいことに応じて、前記ダイの前記領域上に配列型レイアウトで、前記メモリ回路および前記論理回路を配置するステップと
を備える、方法。
[項目15]
前記配列型レイアウトの行および列の間隔を含むパラメータを決定するステップをさらに備える、項目14に記載の方法。
[項目16]
前記メモリ回路および前記論理回路の入力信号および出力信号の前記タイミングに従って、前記配列型レイアウトで前記論理回路を分散するステップをさらに備える、項目14に記載の方法。
[項目17]
前記メモリ回路および前記論理回路の接続に従って、前記配列型レイアウトで前記論理回路を分散するステップをさらに備える、項目14に記載の方法。
Claims (17)
- 複数行および複数列に沿ってダイ上に配置された複数のメモリ回路と、
前記複数行および前記複数列に沿った前記複数のメモリ回路の間に、前記ダイ上に配置される複数の論理回路と
を備え、
各メモリ回路は、複数のメモリセルを含み、
前記複数の論理回路は、前記複数のメモリ回路の1または複数と通信する、集積回路。 - 前記複数行および前記複数列が、前記ダイの周辺部から離れた領域に配置される、請求項1に記載の集積回路。
- 前記複数のメモリセルが、ラッチベースのランダムアクセスメモリセルを含む、請求項1に記載の集積回路。
- 前記複数の論理回路が、組合せ論理回路および順序論理回路の少なくとも一方を含む、請求項1に記載の集積回路。
- 前記複数のメモリ回路が、所定のメモリ容量を有する、請求項1に記載の集積回路。
- 前記複数のメモリ回路の少なくとも1つが、前記複数のメモリ回路のうちの他のものとは異なるメモリ容量を有する、請求項1に記載の集積回路。
- 前記複数の論理回路の少なくとも1つが、
ストレージデバイスの読み込み動作もしくは書き込み動作中に、信号を処理し、前記ストレージデバイスは、ハードディスクドライブ、光学ディスクドライブ、または固体ディスクを含み、前記処理によって生成されたデータを前記複数のメモリ回路の1または複数に格納する、請求項1に記載の集積回路。 - 前記複数の論理回路の少なくとも1つが、
通信デバイスの送信動作または受信動作中に信号を処理し、
前記処理によって生成されたデータを前記複数のメモリ回路の1または複数に格納する、請求項1に記載の集積回路。 - 前記複数の論理回路のうち第1の論理回路は、(i)前記複数のメモリ回路のうち第1のメモリ回路からの第1のデータを読み出し、(ii)前記第1のデータを処理することによって第2のデータを生成し、(iii)前記複数のメモリ回路のうち第2のメモリ回路に前記第2のデータを格納し、前記複数の論理回路のうち第2の論理回路は、(i)前記複数のメモリ回路のうち前記第2のメモリ回路からの前記第2のデータを読み出し、(ii)前記第2のデータを処理することによって第3のデータを生成し、(iii)前記複数のメモリ回路のうち前記第1のメモリ回路に前記第3のデータを格納し、
前記複数の論理回路のうち前記第1の論理回路が、前記第3のデータを処理する、請求項1に記載の集積回路。 - (i)ダイ上に配置されるメモリ回路および論理回路のリスト、(ii)前記メモリ回路および前記論理回路の入力信号および出力信号のタイミング、及び(iii)前記ダイの領域、を含むデータを受信する入力モジュールと、
処理モジュールと
を備え、前記処理モジュールが、
前記データを処理し、
複数の前記メモリ回路と通信する複数の前記論理回路の領域が、前記複数の前記メモリ回路の領域の、所定のパーセンテージより大きいかまたは等しいかを決定し、前記複数の前記論理回路の領域が、前記複数の前記メモリ回路の前記領域の、前記所定のパーセンテージより大きいかまたは等しいことに応じて、前記ダイの前記領域上に配列型レイアウトで、前記メモリ回路および前記論理回路を配置する、システム。 - 前記処理モジュールが、前記配列型レイアウトの行および列の間隔を含むパラメータを決定する、請求項10に記載のシステム。
- 前記処理モジュールが、前記メモリ回路および前記論理回路の入力信号および出力信号の前記タイミングに従って、前記配列型レイアウトで前記論理回路を分散する、請求項10に記載のシステム。
- 前記処理モジュールは、前記メモリ回路および前記論理回路の接続に従って、前記配列型レイアウトで前記論理回路を分散する、請求項10に記載のシステム。
- (i)ダイ上に配置されるメモリ回路および論理回路のリスト、(ii)前記メモリ回路および前記論理回路の入力信号および出力信号のタイミング、及び(iii)前記ダイの領域、を含むデータを受信するステップと、
前記データを処理するステップと、
複数の前記メモリ回路と通信する複数の前記論理回路の領域が、前記複数の前記メモリ回路の領域の、所定のパーセンテージより大きいかまたは等しいかを決定するステップと、
前記複数の前記論理回路の前記領域が、前記複数の前記メモリ回路の前記領域の、前記所定のパーセンテージより大きいかまたは等しいことに応じて、前記ダイの前記領域上に配列型レイアウトで、前記メモリ回路および前記論理回路を配置するステップと
を備える、方法。 - 前記配列型レイアウトの行および列の間隔を含むパラメータを決定するステップをさらに備える、請求項14に記載の方法。
- 前記メモリ回路および前記論理回路の入力信号および出力信号の前記タイミングに従って、前記配列型レイアウトで前記論理回路を分散するステップをさらに備える、請求項14に記載の方法。
- 前記メモリ回路および前記論理回路の接続に従って、前記配列型レイアウトで前記論理回路を分散するステップをさらに備える、請求項14に記載の方法。
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