JP2015502660A5 - - Google Patents

Claims (18)

1. 複数行および複数列に沿ってダイ上に配置された複数のメモリ回路と、
   前記複数行および前記複数列に沿った前記複数のメモリ回路の間に、前記ダイ上に配置される複数の論理回路と
   を備え、
   各メモリ回路は、複数のメモリセルを含み、
   前記複数行および前記複数列が、前記ダイの領域に配置され、
   前記複数の論理回路は、前記複数のメモリ回路の１または複数と通信するように構成され、
   前記複数の論理回路のうちの第１の論理回路は、前記複数行のうちの１つを前記複数のメモリ回路のうちの２つと共有し、
   前記複数の論理回路のうちの第２の論理回路は、前記複数列のうちの１つを前記複数のメモリ回路のうちの２つと共有し、
   集積回路の電力管理モジュール、通信モジュール、更なるメモリ、及び、プロセッサのうちの１または複数が、（ｉ）前記ダイの周辺部に沿って、及び、（ｉｉ）前記領域の周りに配置される、集積回路。
2. 前記複数のメモリセルが、ラッチベースのランダムアクセスメモリセルを含む、請求項１に記載の集積回路。
3. 前記複数の論理回路が、組合せ論理回路および順序論理回路の少なくとも一方を含む、請求項１または２に記載の集積回路。
4. 前記複数のメモリ回路が、所定のメモリ容量を有する、請求項１から３のいずれか一項に記載の集積回路。
5. 前記複数のメモリ回路の少なくとも１つが、前記複数のメモリ回路のうちの他のものとは異なるメモリ容量を有する、請求項１から４のいずれか一項に記載の集積回路。
6. 前記複数の論理回路の少なくとも１つが、
   ストレージデバイスの読み込み動作もしくは書き込み動作中に、信号を処理し、前記ストレージデバイスは、ハードディスクドライブ、光学ディスクドライブ、または固体ディスクを含み、前記処理によって生成されたデータを前記複数のメモリ回路の１または複数に格納するように構成される、請求項１から５のいずれか一項に記載の集積回路。
7. 前記複数の論理回路の少なくとも１つが、
   通信デバイスの送信動作または受信動作中に信号を処理し、
   前記処理によって生成されたデータを前記複数のメモリ回路の１または複数に格納するように構成される、請求項１から６のいずれか一項に記載の集積回路。
8. 複数行および複数列に沿ってダイ上に配置された複数のメモリ回路と、
   前記複数行および前記複数列に沿った前記複数のメモリ回路の間に、前記ダイ上に配置される複数の論理回路と
   を備え、
   各メモリ回路は、複数のメモリセルを含み、
   前記複数行および前記複数列が、前記ダイの領域に配置され、
   前記複数の論理回路は、前記複数のメモリ回路の１または複数と通信するように構成され、
   集積回路の電力管理モジュール、通信モジュール、更なるメモリ、及び、プロセッサのうちの１または複数が、（ｉ）前記ダイの周辺部に沿って、及び、（ｉｉ）前記領域の周りに配置され、
   前記複数の論理回路のうち第１の論理回路は、（ｉ）前記複数のメモリ回路のうち第１のメモリ回路からの第１のデータを読み出し、（ｉｉ）前記第１のデータを処理することによって第２のデータを生成し、（ｉｉｉ）前記複数のメモリ回路のうち第２のメモリ回路に前記第２のデータを格納するように構成され、
   前記複数の論理回路のうち第２の論理回路は、（ｉ）前記複数のメモリ回路のうち前記第２のメモリ回路からの前記第２のデータを読み出し、（ｉｉ）前記第２のデータを処理することによって第３のデータを生成し、（ｉｉｉ）前記複数のメモリ回路のうち前記第１のメモリ回路に前記第３のデータを格納するように構成され、
   前記複数の論理回路のうち前記第１の論理回路が、前記第３のデータを処理するように構成される、集積回路。
9. （ｉ）ダイ上に配置されるメモリ回路および論理回路のリスト、（ｉｉ）前記メモリ回路および前記論理回路の入力信号および出力信号のタイミング、及び（ｉｉｉ）前記ダイの領域、を含むデータを受信するように構成される入力モジュールと、
   処理モジュールと
   を備え、前記処理モジュールが、
   前記データを処理し、
   複数の前記メモリ回路と通信するように構成される複数の前記論理回路の領域が、前記複数のメモリ回路の領域の、所定のパーセンテージより大きいかまたは等しいかを決定し、前記複数の論理回路の前記領域が、前記複数のメモリ回路の前記領域の、前記所定のパーセンテージより大きいかまたは等しいことに応じて、前記ダイの前記領域上に配列型レイアウトで、前記メモリ回路および前記論理回路を配置するように構成される、システム。
10. 前記処理モジュールが、前記配列型レイアウトの行および列の間隔を含むパラメータを決定するように構成される、請求項９に記載のシステム。
11. 前記処理モジュールが、前記メモリ回路および前記論理回路の入力信号および出力信号の前記タイミングに従って、前記配列型レイアウトで前記論理回路を分散するように構成される、請求項９または１０に記載のシステム。
12. 前記処理モジュールは、前記メモリ回路および前記論理回路の接続に従って、前記配列型レイアウトで前記論理回路を分散するように構成される、請求項９から１１のいずれか一項に記載のシステム。
13. （ｉ）ダイ上に配置されるメモリ回路および論理回路のリスト、（ｉｉ）前記メモリ回路および前記論理回路の入力信号および出力信号のタイミング、及び（ｉｉｉ）前記ダイの領域、を含むデータを受信するステップと、
    前記データを処理するステップと、
    複数の前記メモリ回路と通信するように構成される複数の前記論理回路の領域が、前記複数のメモリ回路の領域の、所定のパーセンテージより大きいかまたは等しいかを決定するステップと、
    前記複数の論理回路の前記領域が、前記複数のメモリ回路の前記領域の、前記所定のパーセンテージより大きいかまたは等しいことに応じて、前記ダイの前記領域上に配列型レイアウトで、前記メモリ回路および前記論理回路を配置するステップと
    を備える、方法。
14. 前記配列型レイアウトの行および列の間隔を含むパラメータを決定するステップをさらに備える、請求項１３に記載の方法。
15. 前記メモリ回路および前記論理回路の入力信号および出力信号の前記タイミングに従って、前記配列型レイアウトで前記論理回路を分散するステップをさらに備える、請求項１３または１４に記載の方法。
16. 前記メモリ回路および前記論理回路の接続に従って、前記配列型レイアウトで前記論理回路を分散するステップをさらに備える、請求項１３から１５のいずれか一項に記載の方法。
17. 複数行および複数列に沿ってダイ上に配置された複数のメモリ回路と、
    前記複数行および前記複数列に沿った前記複数のメモリ回路の間に、前記ダイ上に配置される複数の論理回路と
    を備え、
    各メモリ回路は、複数のメモリセルを含み、
    前記複数行および前記複数列が、前記ダイの領域に配置され、
    前記複数の論理回路は、前記複数のメモリ回路の１または複数と通信するように構成され、
    集積回路の電力管理モジュール、通信モジュール、更なるメモリ、及び、プロセッサのうちの１または複数が、（ｉ）前記ダイの周辺部に沿って、及び、（ｉｉ）前記領域の周りに配置され、
    前記複数の論理回路のうちの１つは、長方形の対角線の交点に配置され、前記長方形の４つの頂点は、第１の列に沿って配置された前記複数のメモリ回路のうちの隣接する２つと、第２の列に沿った前記複数のメモリ回路のうちの隣接する２つとであり、前記第１の列は前記第２の列に隣接している、集積回路。
18. 複数行および複数列に沿ってダイ上に配置された複数のメモリ回路と、
    前記複数行および前記複数列に沿った前記複数のメモリ回路の間に、前記ダイ上に配置される複数の論理回路と
    を備え、
    各メモリ回路は、複数のメモリセルを含み、
    前記複数行および前記複数列が、前記ダイの領域に配置され、
    前記複数の論理回路は、前記複数のメモリ回路の１または複数と通信するように構成され、
    集積回路の電力管理モジュール、通信モジュール、更なるメモリ、及び、プロセッサのうちの１または複数が、（ｉ）前記ダイの周辺部に沿って、及び、（ｉｉ）前記領域の周りに配置され、
    前記複数の論理回路のうちの１つは、長方形の対角線の交点に配置され、前記長方形の４つの頂点は、第１の行に沿って配置された前記複数のメモリ回路のうちの隣接する２つと、第２の行に沿った前記複数のメモリ回路のうちの隣接する２つとであり、前記第１の行は前記第２の行に隣接している、集積回路。