JP2003023083A - Ｉｐ機能ブロックのフレキシブルな配置のためのｐｌｄアーキテクチャ - Google Patents
Ｉｐ機能ブロックのフレキシブルな配置のためのｐｌｄアーキテクチャInfo
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- H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks
Abstract
(57)【要約】
【課題】 ベース信号のルーティングアーキテクチャを
最適にするようにＩＰ機能ブロックを配置できるＰＬＤ
アーキテクチャを提供すること。 【解決手段】 本発明のプログラム可能な論理デバイス
（ＰＬＤ）は、アレイに構成された複数の論理素子（Ｌ
Ｅ）と、ＬＥ間に信号をルーティングするための複数の
信号ルーティング線を備えるベース信号のルーティング
アーキテクチャと、を備え、ＬＥのアレイ内にはホール
が形成され、ホールは、周辺部分および中央部分によっ
て特徴付けられ、ベース信号のルーティングアーキテク
チャは、ホールにおいて少なくとも部分的に中断され、
ＰＬＤは、ホールの周辺部分内にインターフェース回路
をさらに備え、インターフェース回路は、ホール内の回
路を信号をルーティングするアーキテクチャに結合する
ように構成可能であり、ＰＬＤは、該ホール内にＩＰ機
能ブロックをさらに備え、インターフェース回路に電気
的に結合される。
最適にするようにＩＰ機能ブロックを配置できるＰＬＤ
アーキテクチャを提供すること。 【解決手段】 本発明のプログラム可能な論理デバイス
（ＰＬＤ）は、アレイに構成された複数の論理素子（Ｌ
Ｅ）と、ＬＥ間に信号をルーティングするための複数の
信号ルーティング線を備えるベース信号のルーティング
アーキテクチャと、を備え、ＬＥのアレイ内にはホール
が形成され、ホールは、周辺部分および中央部分によっ
て特徴付けられ、ベース信号のルーティングアーキテク
チャは、ホールにおいて少なくとも部分的に中断され、
ＰＬＤは、ホールの周辺部分内にインターフェース回路
をさらに備え、インターフェース回路は、ホール内の回
路を信号をルーティングするアーキテクチャに結合する
ように構成可能であり、ＰＬＤは、該ホール内にＩＰ機
能ブロックをさらに備え、インターフェース回路に電気
的に結合される。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラム可能な
論理デバイス（ＰＬＤ）の分野に関し、より詳細には、
フレキシブルなアーキテクチャに関する。このフレキシ
ブルなアーキテクチャにより、論理素子のアレイを有す
るＰＬＤの論理素子（ＬＥ）の代わりに知的所有（Ｉ
Ｐ）機能ブロックを用いる。
論理デバイス（ＰＬＤ）の分野に関し、より詳細には、
フレキシブルなアーキテクチャに関する。このフレキシ
ブルなアーキテクチャにより、論理素子のアレイを有す
るＰＬＤの論理素子（ＬＥ）の代わりに知的所有（Ｉ
Ｐ）機能ブロックを用いる。
【０００２】
【従来の技術】従来のプログラム可能な論理デバイス
（ＰＬＤ）は、論理素子（ＬＥ）の１つ以上のアレイを
含み、ＬＥの間には、ベース信号のルーティングアーキ
テクチャが設けられる。このアーキテクチャは、ＬＥ間
のルーティング（これは典型的には、ハードウェア設計
言語プログラム命令をこのようなルーティングに変換す
るソフトウェアプログラムによって行われる）が最適化
されるように設計されている。１つ以上のアレイを含む
ＰＬＤの例としては、Ｓａｎ Ｊｏｓｅ、Ｃａｌｉｆｏ
ｒｎｉａのＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎによ
るデバイスのＡＰＥＸファミリのＰＬＤがある。１つ以
上のＩＰ機能ブロックをＬＥアレイ内に付加することが
所望される場合もある。本開示の目的のために、ＬＥ
を、基本的な−または最も一般的な−（例えば、ルック
アップテーブルまたはマクロセル論理について機能す
る）論理素子としてみなす。１つのアレイのＬＥは、基
本的には、ベース信号のルーティングアーキテクチャに
よって接続される。ＩＰ機能ブロックは、最も一般的な
論理素子の機能による制約を受けない機能ブロックであ
る。例えば、限定的にではなく例示的に説明すると、Ｉ
Ｐ機能ブロックは、高速シリアルインターフェース（Ｈ
ＳＳＩ）、デジタル信号プロセッサもしくは他のマイク
ロプロセッサ、ＡＬＵ、メモリ、またはマルチプレクサ
であり得る。
（ＰＬＤ）は、論理素子（ＬＥ）の１つ以上のアレイを
含み、ＬＥの間には、ベース信号のルーティングアーキ
テクチャが設けられる。このアーキテクチャは、ＬＥ間
のルーティング（これは典型的には、ハードウェア設計
言語プログラム命令をこのようなルーティングに変換す
るソフトウェアプログラムによって行われる）が最適化
されるように設計されている。１つ以上のアレイを含む
ＰＬＤの例としては、Ｓａｎ Ｊｏｓｅ、Ｃａｌｉｆｏ
ｒｎｉａのＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎによ
るデバイスのＡＰＥＸファミリのＰＬＤがある。１つ以
上のＩＰ機能ブロックをＬＥアレイ内に付加することが
所望される場合もある。本開示の目的のために、ＬＥ
を、基本的な−または最も一般的な−（例えば、ルック
アップテーブルまたはマクロセル論理について機能す
る）論理素子としてみなす。１つのアレイのＬＥは、基
本的には、ベース信号のルーティングアーキテクチャに
よって接続される。ＩＰ機能ブロックは、最も一般的な
論理素子の機能による制約を受けない機能ブロックであ
る。例えば、限定的にではなく例示的に説明すると、Ｉ
Ｐ機能ブロックは、高速シリアルインターフェース（Ｈ
ＳＳＩ）、デジタル信号プロセッサもしくは他のマイク
ロプロセッサ、ＡＬＵ、メモリ、またはマルチプレクサ
であり得る。
【０００３】従来では、ＩＰ機能ブロックをＬＥアレイ
に付加する場合、ＩＰ機能ブロックは、ＬＥアレイの端
部に配置され、ＬＥアレイ全体の端部を網羅する。これ
により、ベース信号のルーティングの崩壊が最小限にな
る。その上、ＩＰ機能ブロックをアレイの端部に配置す
ると、ＩＰ機能ブロック上のルーティングによって生じ
る性能低下も最低限になる。しかし、ＩＰ機能ブロック
をＬＥアレイの端部に配置すると、従来の（ＬＥアレイ
の連絡のための）入力／出力（Ｉ／Ｏ）セルの配置場所
がＬＥアレイの端部になるという不利点も生じる。ＩＰ
機能ブロックは端部のＩ／Ｏセルへのアクセスをも必要
としない場合があるものの、それでもなお、他の素子
（ＬＥ、またはさらには他のＩＰ機能ブロック）がＩＰ
機能ブロックの配置場所である端部のＩ／Ｏセルにアク
セスするのを妨害する。いくつかの場合（例えば、米国
特許第５，５５０，７８２号に記載されているような場
合）において、ブロック（例えば、埋込み型アレイブロ
ック（ＥＡＢ））は、ＬＥの論理アレイブロック（ＬＡ
Ｂ）と完全に取って代わる。この場合、ＥＡＢへのルー
ティングは、従来の論理ブロックとインターフェースを
とるルーティングとほとんど同じであるため、対応する
性能低下は発生しない。
に付加する場合、ＩＰ機能ブロックは、ＬＥアレイの端
部に配置され、ＬＥアレイ全体の端部を網羅する。これ
により、ベース信号のルーティングの崩壊が最小限にな
る。その上、ＩＰ機能ブロックをアレイの端部に配置す
ると、ＩＰ機能ブロック上のルーティングによって生じ
る性能低下も最低限になる。しかし、ＩＰ機能ブロック
をＬＥアレイの端部に配置すると、従来の（ＬＥアレイ
の連絡のための）入力／出力（Ｉ／Ｏ）セルの配置場所
がＬＥアレイの端部になるという不利点も生じる。ＩＰ
機能ブロックは端部のＩ／Ｏセルへのアクセスをも必要
としない場合があるものの、それでもなお、他の素子
（ＬＥ、またはさらには他のＩＰ機能ブロック）がＩＰ
機能ブロックの配置場所である端部のＩ／Ｏセルにアク
セスするのを妨害する。いくつかの場合（例えば、米国
特許第５，５５０，７８２号に記載されているような場
合）において、ブロック（例えば、埋込み型アレイブロ
ック（ＥＡＢ））は、ＬＥの論理アレイブロック（ＬＡ
Ｂ）と完全に取って代わる。この場合、ＥＡＢへのルー
ティングは、従来の論理ブロックとインターフェースを
とるルーティングとほとんど同じであるため、対応する
性能低下は発生しない。
【０００４】ＰＬＤのＬＥアレイ内にＩＰ機能ブロック
を配置することは後になって決定されてきた場合が明ら
かに多いため、ＩＰ機能ブロックが配置される場所は、
ベース信号のルーティングアーキテクチャに対する崩壊
を最小限にする範囲でＩＰ機能ブロックを最適に配置で
きる場所のみである場合が多かった。ベース信号のルー
ティングアーキテクチャの崩壊を最小限にする目的によ
ってＩＰ機能ブロックの配置場所が決定されないＰＬＤ
アーキテクチャが必要とされている。
を配置することは後になって決定されてきた場合が明ら
かに多いため、ＩＰ機能ブロックが配置される場所は、
ベース信号のルーティングアーキテクチャに対する崩壊
を最小限にする範囲でＩＰ機能ブロックを最適に配置で
きる場所のみである場合が多かった。ベース信号のルー
ティングアーキテクチャの崩壊を最小限にする目的によ
ってＩＰ機能ブロックの配置場所が決定されないＰＬＤ
アーキテクチャが必要とされている。
【０００５】
【発明が解決しようとする課題】本発明は、ベース信号
のルーティングアーキテクチャを最適にするように、Ｉ
Ｐ機能ブロックを配置できるＰＬＤアーキテクチャを提
供することを目的とする。
のルーティングアーキテクチャを最適にするように、Ｉ
Ｐ機能ブロックを配置できるＰＬＤアーキテクチャを提
供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のプログラム可能
な論理デバイス（ＰＬＤ）は、アレイに構成された複数
の論理素子（ＬＥ）と、該ＬＥ間に信号をルーティング
するための複数の信号ルーティング線を備えるベース信
号のルーティングアーキテクチャと、を備え、該ＬＥの
アレイ内にはホールが形成され、該ホールは、周辺部分
および中央部分によって特徴付けられ、該ベース信号の
ルーティングアーキテクチャは、該ホールにおいて少な
くとも部分的に中断され、該ＰＬＤは、該ホールの周辺
部分内にインターフェース回路をさらに備え、該インタ
ーフェース回路は、該ホール内の回路を該信号をルーテ
ィングするアーキテクチャに結合するように構成可能で
あり、該ＰＬＤは、該ホール内にＩＰ機能ブロックをさ
らに備え、該インターフェース回路に電気的に結合さ
れ、これにより上記目的が達成される。
な論理デバイス（ＰＬＤ）は、アレイに構成された複数
の論理素子（ＬＥ）と、該ＬＥ間に信号をルーティング
するための複数の信号ルーティング線を備えるベース信
号のルーティングアーキテクチャと、を備え、該ＬＥの
アレイ内にはホールが形成され、該ホールは、周辺部分
および中央部分によって特徴付けられ、該ベース信号の
ルーティングアーキテクチャは、該ホールにおいて少な
くとも部分的に中断され、該ＰＬＤは、該ホールの周辺
部分内にインターフェース回路をさらに備え、該インタ
ーフェース回路は、該ホール内の回路を該信号をルーテ
ィングするアーキテクチャに結合するように構成可能で
あり、該ＰＬＤは、該ホール内にＩＰ機能ブロックをさ
らに備え、該インターフェース回路に電気的に結合さ
れ、これにより上記目的が達成される。
【０００７】前記ベース信号のルーティングアーキテク
チャの一部分は、前記ホールを横切ってルーティングさ
れてもよい。
チャの一部分は、前記ホールを横切ってルーティングさ
れてもよい。
【０００８】前記ホールを横切ってルーティングされる
前記信号をルーティングするアーキテクチャの部分は、
前記ＰＬＤの物理的層のうち、前記ベースルーティング
アーキテクチャが該ＰＬＤの残り部分にルーティングさ
れる物理的層以外のＰＬＤの物理的層内のホールを横切
ってルーティングされてもよい。 前記ＩＰ機能ブロッ
クは第１のＩＰ機能ブロックであり、前記ＰＬＤは、第
２のＩＰ機能ブロックをさらに備え、該第２のＩＰ機能
ブロックは、前記ＬＥのアレイ内に形成されたホール内
に無いため、前記ベース信号のルーティングアーキテク
チャは、該第２のＩＰ機能ブロックによって中断されて
もよい。
前記信号をルーティングするアーキテクチャの部分は、
前記ＰＬＤの物理的層のうち、前記ベースルーティング
アーキテクチャが該ＰＬＤの残り部分にルーティングさ
れる物理的層以外のＰＬＤの物理的層内のホールを横切
ってルーティングされてもよい。 前記ＩＰ機能ブロッ
クは第１のＩＰ機能ブロックであり、前記ＰＬＤは、第
２のＩＰ機能ブロックをさらに備え、該第２のＩＰ機能
ブロックは、前記ＬＥのアレイ内に形成されたホール内
に無いため、前記ベース信号のルーティングアーキテク
チャは、該第２のＩＰ機能ブロックによって中断されて
もよい。
【０００９】前記第１のＩＰ機能ブロック回路のサイズ
は、前記ベース信号のルーティングアーキテクチャ全て
が前記第１のＩＰ機能ブロックを横切ってルーティング
された場合、該ベース信号のルーティングアーキテクチ
ャのの信号のタイミングは、事前規定された閾値よりも
長く中断されるようなサイズであり、該ベース信号のル
ーティングアーキテクチャを該第２のＩＰ機能ブロック
を横切ってルーティングするタイミングは、該事前規定
された閾値よりも短く中断されてもよい。
は、前記ベース信号のルーティングアーキテクチャ全て
が前記第１のＩＰ機能ブロックを横切ってルーティング
された場合、該ベース信号のルーティングアーキテクチ
ャのの信号のタイミングは、事前規定された閾値よりも
長く中断されるようなサイズであり、該ベース信号のル
ーティングアーキテクチャを該第２のＩＰ機能ブロック
を横切ってルーティングするタイミングは、該事前規定
された閾値よりも短く中断されてもよい。
【００１０】前記ホールは、前記ベース信号のルーティ
ングアーキテクチャによって完全に包囲されてもよい。
ングアーキテクチャによって完全に包囲されてもよい。
【００１１】前記ホールは、前記ベース信号のルーティ
ングアーキテクチャによって少なくとも２つの側部上で
包囲されてもよい。
ングアーキテクチャによって少なくとも２つの側部上で
包囲されてもよい。
【００１２】前記ホールは、前記ベース信号のルーティ
ングアーキテクチャに対し、いかなるＩ／Ｏパッドも移
動または代替させてもよい。
ングアーキテクチャに対し、いかなるＩ／Ｏパッドも移
動または代替させてもよい。
【００１３】前記ホールは、前記ベース信号のルーティ
ングアーキテクチャにおいて、Ｉ／Ｏパッドを移動また
は代替させてもよい。
ングアーキテクチャにおいて、Ｉ／Ｏパッドを移動また
は代替させてもよい。
【００１４】前記ＩＰ機能ブロックは、前記ＩＰ機能ブ
ロックと、前記ベース信号のルーティングアーキテクチ
ャ以外のものとの間に入力／出力を設ける回路を備えて
もよい。
ロックと、前記ベース信号のルーティングアーキテクチ
ャ以外のものとの間に入力／出力を設ける回路を備えて
もよい。
【００１５】本発明のプログラム可能な論理デバイス
（ＰＬＤ）を設計する方法は、 ａ）該ＰＬＤがアレイに構成された複数の論理素子（Ｌ
Ｅ）を含むように該ＰＬＤを設計する工程と、 ｂ）該ＰＬＤがベース信号のルーティングアーキテクチ
ャを備えるように該ＰＬＤを設計する工程であって、該
ベース信号のルーティングアーキテクチャは、該ＬＥ間
に信号をルーティングするための複数の信号ルーティン
グ線を含み、信号をルーティングするタイミングのモデ
ルによって特徴付けられる、工程と、 ｃ）該ベース信号のルーティングアーキテクチャが該Ｌ
Ｅのアレイ内に組み込まれたＩＰ機能ブロック部分を横
切って拡張される場合、その結果得られるタイミング
と、該ベース信号をルーティングするタイミングのモデ
ルとの間の差を決定する工程と、 ｄ）該決定された差に基づいて、該ＰＬＤの設計を、該
ＰＬＤの信号をルーティングするアーキテクチャが該Ｉ
Ｐ機能ブロック部分を横切って拡張されるような設計に
するか、または、該ベース信号のルーティングアーキテ
クチャ内のホールを含むように構成して該ＩＰ機能ブロ
ック部分を収容するようにするかを決定する工程と、を
包含し、これにより上記目的が達成される。
（ＰＬＤ）を設計する方法は、 ａ）該ＰＬＤがアレイに構成された複数の論理素子（Ｌ
Ｅ）を含むように該ＰＬＤを設計する工程と、 ｂ）該ＰＬＤがベース信号のルーティングアーキテクチ
ャを備えるように該ＰＬＤを設計する工程であって、該
ベース信号のルーティングアーキテクチャは、該ＬＥ間
に信号をルーティングするための複数の信号ルーティン
グ線を含み、信号をルーティングするタイミングのモデ
ルによって特徴付けられる、工程と、 ｃ）該ベース信号のルーティングアーキテクチャが該Ｌ
Ｅのアレイ内に組み込まれたＩＰ機能ブロック部分を横
切って拡張される場合、その結果得られるタイミング
と、該ベース信号をルーティングするタイミングのモデ
ルとの間の差を決定する工程と、 ｄ）該決定された差に基づいて、該ＰＬＤの設計を、該
ＰＬＤの信号をルーティングするアーキテクチャが該Ｉ
Ｐ機能ブロック部分を横切って拡張されるような設計に
するか、または、該ベース信号のルーティングアーキテ
クチャ内のホールを含むように構成して該ＩＰ機能ブロ
ック部分を収容するようにするかを決定する工程と、を
包含し、これにより上記目的が達成される。
【００１６】前記工程ｄ）は、前記決定された差を事前
規定された閾値と比較する工程を包含してもよい ｅ）前記ＰＬＤが該ベース信号のルーティングアーキテ
クチャ内のホールを含むように該ＰＬＤを設計する工程
であって、前記ＩＰ機能ブロックと前記ベース信号のル
ーティングアーキテクチャとの間のインターフェースを
とるインターフェース回路を有するホールを含むよう
に、該ＰＬＤを設計する工程を包含する、工程をさらに
包含してもよい。
規定された閾値と比較する工程を包含してもよい ｅ）前記ＰＬＤが該ベース信号のルーティングアーキテ
クチャ内のホールを含むように該ＰＬＤを設計する工程
であって、前記ＩＰ機能ブロックと前記ベース信号のル
ーティングアーキテクチャとの間のインターフェースを
とるインターフェース回路を有するホールを含むよう
に、該ＰＬＤを設計する工程を包含する、工程をさらに
包含してもよい。
【００１７】ｅ）前記ＰＬＤが前記ホールを含むように
該ＰＬＤを設計する工程であって、前記ベース信号のル
ーティングアーキテクチャの部分が該ホールを横切って
ルーティングされるように、該ＰＬＤを設計する工程を
包含する、をさらに包含してもよい。
該ＰＬＤを設計する工程であって、前記ベース信号のル
ーティングアーキテクチャの部分が該ホールを横切って
ルーティングされるように、該ＰＬＤを設計する工程を
包含する、をさらに包含してもよい。
【００１８】ｅ）前記ホールを横切ってルーティングさ
れる前記ベース信号のルーティングアーキテクチャの部
分は、該ＰＬＤの物理的層であって前記ベースルーティ
ングアーキテクチャが該ＰＬＤの残り部分にルーティン
グされる物理的層以外の層にルーティングされるよう
に、該ＰＬＤを設計する工程と、をさらに包含してもよ
い。
れる前記ベース信号のルーティングアーキテクチャの部
分は、該ＰＬＤの物理的層であって前記ベースルーティ
ングアーキテクチャが該ＰＬＤの残り部分にルーティン
グされる物理的層以外の層にルーティングされるよう
に、該ＰＬＤを設計する工程と、をさらに包含してもよ
い。
【００１９】ｅ）前記ベース信号のルーティングアーキ
テクチャを中断することなく前記ＰＬＤが前記ＩＰコア
論理回路を含むように、該ＰＬＤを設計する、工程をさ
らに包含してもよい。
テクチャを中断することなく前記ＰＬＤが前記ＩＰコア
論理回路を含むように、該ＰＬＤを設計する、工程をさ
らに包含してもよい。
【００２０】前記ホールは、前記ベース信号のルーティ
ングアーキテクチャによって完全に包囲されてもよい。
ングアーキテクチャによって完全に包囲されてもよい。
【００２１】本発明のプログラム可能な論理デバイス
（ＰＬＤ）は、アレイに構成された複数の論理素子（Ｌ
Ｅ）と、該ＬＥ間に信号をルーティングするための複数
の信号ルーティング線を備えるベース信号のルーティン
グアーキテクチャであって、該信号ルーティング線は、
短い線および長い線を含み、該ＬＥの部分の代わりに少
なくとも１つのＩＰ機能ブロックが該アレイに挿入さ
れ、該短い線の第１のサブセットは、前記ＩＰ機能ブロ
ックに接続し、該短い線の第２のサブセットは、該ＩＰ
機能ブロックにおいて終端し、他方、該ＩＰ機能ブロッ
クの近隣を少なくとも１つの長い線が通過する、ベース
信号のルーティングアーキテクチャと、を備え、これに
より上記目的が達成される。
（ＰＬＤ）は、アレイに構成された複数の論理素子（Ｌ
Ｅ）と、該ＬＥ間に信号をルーティングするための複数
の信号ルーティング線を備えるベース信号のルーティン
グアーキテクチャであって、該信号ルーティング線は、
短い線および長い線を含み、該ＬＥの部分の代わりに少
なくとも１つのＩＰ機能ブロックが該アレイに挿入さ
れ、該短い線の第１のサブセットは、前記ＩＰ機能ブロ
ックに接続し、該短い線の第２のサブセットは、該ＩＰ
機能ブロックにおいて終端し、他方、該ＩＰ機能ブロッ
クの近隣を少なくとも１つの長い線が通過する、ベース
信号のルーティングアーキテクチャと、を備え、これに
より上記目的が達成される。
【００２２】前記短い線の長さは、８ＬＥの長さ８倍未
満の長さであり、前記長い線は、８ＬＥ以上の長さであ
ってもよい。
満の長さであり、前記長い線は、８ＬＥ以上の長さであ
ってもよい。
【００２３】前記短い線の第３のサブセットは、前記Ｉ
Ｐ機能ブロックの近隣を通過してもよい。
Ｐ機能ブロックの近隣を通過してもよい。
【００２４】本発明の半導体回路は、アレイに構成され
た複数の論理素子（ＬＥ）は、該アレイには、少なくと
も１つのＩＰ機能ブロックが挿入される、論理素子（Ｌ
Ｅ）と、ベース信号のルーティングアーキテクチャであ
って、該ＬＥに接続され、該ＩＰ機能ブロックによって
少なくとも部分的に中断され、これにより、該ベースル
ーティングアーキテクチャの第１の部分が該ＩＰ機能ブ
ロックにおいて終端し、該ベース信号のルーティングア
ーキテクチャの第２の部分が、該ＩＰ機能ブロックの近
隣を通過し続ける、アーキテクチャと、を備え、これに
より上記目的が達成される。
た複数の論理素子（ＬＥ）は、該アレイには、少なくと
も１つのＩＰ機能ブロックが挿入される、論理素子（Ｌ
Ｅ）と、ベース信号のルーティングアーキテクチャであ
って、該ＬＥに接続され、該ＩＰ機能ブロックによって
少なくとも部分的に中断され、これにより、該ベースル
ーティングアーキテクチャの第１の部分が該ＩＰ機能ブ
ロックにおいて終端し、該ベース信号のルーティングア
ーキテクチャの第２の部分が、該ＩＰ機能ブロックの近
隣を通過し続ける、アーキテクチャと、を備え、これに
より上記目的が達成される。
【００２５】前記半導体集積回路は、インターフェース
部分をさらに備え、前記ベース信号のルーティングアー
キテクチャの第３の部分は、該インターフェース部分を
介して前記ＩＰ機能ブロックに接続してもよい。
部分をさらに備え、前記ベース信号のルーティングアー
キテクチャの第３の部分は、該インターフェース部分を
介して前記ＩＰ機能ブロックに接続してもよい。
【００２６】前記ベース信号のルーティングアーキテク
チャは、長いルーティング線および短いルーティング線
を備え、該長いルーティング線のうち少なくともいくつ
かは、前記ＩＰ機能ブロックだけ継続し、該短いルーテ
ィング線のうち少なくともいくつかは、該ＩＰ機能ブロ
ックに向かって終端するかまたは該ＩＰ機能ブロックに
接続してもよい。
チャは、長いルーティング線および短いルーティング線
を備え、該長いルーティング線のうち少なくともいくつ
かは、前記ＩＰ機能ブロックだけ継続し、該短いルーテ
ィング線のうち少なくともいくつかは、該ＩＰ機能ブロ
ックに向かって終端するかまたは該ＩＰ機能ブロックに
接続してもよい。
【００２７】前記ＩＰ機能ブロックのうちいくつかは、
前記ベース信号のルーティングアーキテクチャを中断し
ないように配置されてもよい。
前記ベース信号のルーティングアーキテクチャを中断し
ないように配置されてもよい。
【００２８】前記ベース信号のルーティングアーキテク
チャを中断するために前記ＩＰ機能ブロックを配置する
か否かという決定は、該ＩＰ機能ブロックの物理的サイ
ズに基づいて行われてもよい。
チャを中断するために前記ＩＰ機能ブロックを配置する
か否かという決定は、該ＩＰ機能ブロックの物理的サイ
ズに基づいて行われてもよい。
【００２９】前記決定工程は、前記ＩＰ機能ブロックに
よって占有されるダイのスペースによって示される物理
的サイズに基づいて行われてもよい。
よって占有されるダイのスペースによって示される物理
的サイズに基づいて行われてもよい。
【００３０】前記決定工程は、タイミングパラメータに
よって示される物理的サイズに基づいて行われてもよ
い。
よって示される物理的サイズに基づいて行われてもよ
い。
【００３１】プログラム可能な論理デバイス（ＰＬＤ）
を設計する、本発明の方法は、該ＰＬＤを、該ＰＬＤが
アレイに構成された複数の論理素子（ＬＥ）を含むよう
に設計する工程であって、該ＬＥ間に信号をルーティン
グするための複数の信号ルーティング線を備えるベース
信号のルーティングアーキテクチャであって、該信号ル
ーティング線は、短い線および長い線を含む、アーキテ
クチャと、該ＬＥの部分の代わりに少なくとも１つのＩ
Ｐ機能ブロックを該アレイに挿入する工程と、を該ＰＬ
Ｄが含むように該ＰＬＤを設計する工程、を包含し、該
短い線の第１のサブセットは、該ＩＰ機能ブロックに接
続し、該短い線の第２のサブセットは、該ＩＰ機能ブロ
ックにおいて終端し、他方、該ＩＰ機能ブロックの近隣
を少なくとも１つの長い線が通過し、これにより上記目
的が達成される。
を設計する、本発明の方法は、該ＰＬＤを、該ＰＬＤが
アレイに構成された複数の論理素子（ＬＥ）を含むよう
に設計する工程であって、該ＬＥ間に信号をルーティン
グするための複数の信号ルーティング線を備えるベース
信号のルーティングアーキテクチャであって、該信号ル
ーティング線は、短い線および長い線を含む、アーキテ
クチャと、該ＬＥの部分の代わりに少なくとも１つのＩ
Ｐ機能ブロックを該アレイに挿入する工程と、を該ＰＬ
Ｄが含むように該ＰＬＤを設計する工程、を包含し、該
短い線の第１のサブセットは、該ＩＰ機能ブロックに接
続し、該短い線の第２のサブセットは、該ＩＰ機能ブロ
ックにおいて終端し、他方、該ＩＰ機能ブロックの近隣
を少なくとも１つの長い線が通過し、これにより上記目
的が達成される。
【００３２】前記短い線の長さは、８ＬＥ未満であり、
前記長い線の長さは、８ＬＥの長さ以上であってもよ
い。
前記長い線の長さは、８ＬＥの長さ以上であってもよ
い。
【００３３】前記短い線の第３のサブセットは、前記Ｉ
Ｐ機能ブロックの近隣を通過してもよい。
Ｐ機能ブロックの近隣を通過してもよい。
【００３４】本発明の半導体集積回路を設計する方法
は、 ａ）該半導体集積回路は、アレイに構成された複数の論
理素子（ＬＥ）を含み、該アレイには、少なくとも１つ
のＩＰ機能ブロックが挿入されるように該半導体集積回
路を設計する、工程と、 ｂ）該半導体集積回路が該ＬＥに接続されたベース信号
のルーティングアーキテクチャを備え、該ＩＰ機能ブロ
ックによって少なくとも部分的に中断されるような設計
にし、これにより、該ベースルーティングアーキテクチ
ャの第１の部分は、該ＩＰ機能ブロックにおいて終端
し、該ベース信号のルーティングアーキテクチャの第２
の部分は、該ＩＰ機能ブロックの近隣を通過した状態で
あるように該半導体集積回路を設計する工程と、を包含
し、これにより上記目的が達成される。
は、 ａ）該半導体集積回路は、アレイに構成された複数の論
理素子（ＬＥ）を含み、該アレイには、少なくとも１つ
のＩＰ機能ブロックが挿入されるように該半導体集積回
路を設計する、工程と、 ｂ）該半導体集積回路が該ＬＥに接続されたベース信号
のルーティングアーキテクチャを備え、該ＩＰ機能ブロ
ックによって少なくとも部分的に中断されるような設計
にし、これにより、該ベースルーティングアーキテクチ
ャの第１の部分は、該ＩＰ機能ブロックにおいて終端
し、該ベース信号のルーティングアーキテクチャの第２
の部分は、該ＩＰ機能ブロックの近隣を通過した状態で
あるように該半導体集積回路を設計する工程と、を包含
し、これにより上記目的が達成される。
【００３５】ｃ）前記半導体集積回路がインターフェー
ス部分を含むように該半導体集積回路を設計する工程
と、 ｄ）前記ベース信号のルーティングアーキテクチャの第
３の部分が該インターフェース部分を介して前記ＩＰ機
能ブロックに接続するように該半導体集積回路を設計す
る、工程と、をさらに包含してもよい。
ス部分を含むように該半導体集積回路を設計する工程
と、 ｄ）前記ベース信号のルーティングアーキテクチャの第
３の部分が該インターフェース部分を介して前記ＩＰ機
能ブロックに接続するように該半導体集積回路を設計す
る、工程と、をさらに包含してもよい。
【００３６】前記工程ａ）は、前記ベース信号のルーテ
ィングアーキテクチャが長いルーティング線および短い
ルーティング線を含むようにする工程であり、前記工程
ｂ）は、該長いルーティング線の少なくともいくつかが
該ＩＰ機能ブロックだけ継続し、該短いルーティング線
の少なくともいくつかが該ＩＰ機能ブロックにおいて終
端するか、または該ＩＰ機能ブロックに接続するように
行われてもよい。
ィングアーキテクチャが長いルーティング線および短い
ルーティング線を含むようにする工程であり、前記工程
ｂ）は、該長いルーティング線の少なくともいくつかが
該ＩＰ機能ブロックだけ継続し、該短いルーティング線
の少なくともいくつかが該ＩＰ機能ブロックにおいて終
端するか、または該ＩＰ機能ブロックに接続するように
行われてもよい。
【００３７】前記工程ａ）は、前記ＩＰ機能ブロックの
うちいくつかが前記ベース信号のルーティングアーキテ
クチャを中断しないように配置するように行われてもよ
い。
うちいくつかが前記ベース信号のルーティングアーキテ
クチャを中断しないように配置するように行われてもよ
い。
【００３８】前記工程ａ）において、前記ベース信号の
ルーティングアーキテクチャを中断するために前記ＩＰ
機能ブロックを配置するか否かに関する決定は、前記Ｉ
Ｐ機能ブロックの物理的サイズに基づいて行われてもよ
い。
ルーティングアーキテクチャを中断するために前記ＩＰ
機能ブロックを配置するか否かに関する決定は、前記Ｉ
Ｐ機能ブロックの物理的サイズに基づいて行われてもよ
い。
【００３９】前記決定工程は、前記ＩＰ機能ブロックに
よって占有されたダイスペースによって示される物理的
サイズに基づいて行われてもよい。
よって占有されたダイスペースによって示される物理的
サイズに基づいて行われてもよい。
【００４０】前記決定工程は、タイミングパラメータに
よって示されるタイミングパラメータによって示される
物理的サイズに基づいて行われてもよい。
よって示されるタイミングパラメータによって示される
物理的サイズに基づいて行われてもよい。
【００４１】本発明の一局面によれば、「ホール」は、
ＩＰ機能ブロックを組み込むためのホールが設けられる
ようにベース信号のルーティングアーキテクチャへの割
り込みを行うことによって、ＰＬＤのＬＥアレイ内に形
成される。残りのベース信号のルーティングとＩＰ機能
ブロックとの間のインターフェースを得るために、イン
ターフェース領域が設けられる。これにより、ＰＬＤの
通常のＬＥのルーティング構造内にＩＰ機能ブロックを
フレキシブルに配置することが可能となる。
ＩＰ機能ブロックを組み込むためのホールが設けられる
ようにベース信号のルーティングアーキテクチャへの割
り込みを行うことによって、ＰＬＤのＬＥアレイ内に形
成される。残りのベース信号のルーティングとＩＰ機能
ブロックとの間のインターフェースを得るために、イン
ターフェース領域が設けられる。これにより、ＰＬＤの
通常のＬＥのルーティング構造内にＩＰ機能ブロックを
フレキシブルに配置することが可能となる。
【００４２】
【発明の実施の形態】本出願は、２００１年５月６日に
出願された仮特許出願第６０／２８９、３１１号に対す
る優先権を主張する。
出願された仮特許出願第６０／２８９、３１１号に対す
る優先権を主張する。
【００４３】図１Ａ〜図１Ｃおよび図２Ａ〜図２Ｃは、
本発明の一局面によるＰＬＤアーキテクチャの一例の平
面図を示す。図１Ａ〜図１Ｃ中の図示内容は例示的なも
のに過ぎず、本発明は、図１Ａ〜図１Ｃに示すこれらの
例に限定されない。ここで、本発明に従って、図１Ａ〜
図１Ｃの平面図（および本発明の範囲内に収まる他の平
面図）を生成する方法について説明する。
本発明の一局面によるＰＬＤアーキテクチャの一例の平
面図を示す。図１Ａ〜図１Ｃ中の図示内容は例示的なも
のに過ぎず、本発明は、図１Ａ〜図１Ｃに示すこれらの
例に限定されない。ここで、本発明に従って、図１Ａ〜
図１Ｃの平面図（および本発明の範囲内に収まる他の平
面図）を生成する方法について説明する。
【００４４】ベース信号のルーティングアーキテクチャ
は、ＬＥにあわせて規定および最適化される。例えば、
ＬＥのアレイは、目標となる特定のダイのサイズにあわ
せて作製される。作製されたＬＥアレイに変更を加える
場合、上記の「従来の技術」において述べたように、Ｌ
Ｅアレイ内にＩＰ機能ブロックを配置するのが望まし
い。いくつかの実施形態において、ＩＰ機能ブロックを
ＩＰ機能ブロックとして所望の特定の一様な密度で付加
する（ただし、ＩＰ機能ブロックの密度は、一様である
必要はない）。ＩＰ機能ブロックがＬＥアレイに付加さ
れると、これらのＩＰ機能ブロックはＬＥに取って代わ
る。従って、ＬＥと、ダイに付加されるＩＰの量との間
にはトレードオフが成り立つ。特定のベース信号のルー
ティングアーキテクチャの最適化の対象となるＬＥのア
レイは、目標となるダイ全体を実質的に占有し得る。あ
るいは、ベース信号のルーティングアーキテクチャを、
他のＬＥを含む他の回路と共にダイ上に共存するＬＥの
アレイにあわせて最適化してもよい。
は、ＬＥにあわせて規定および最適化される。例えば、
ＬＥのアレイは、目標となる特定のダイのサイズにあわ
せて作製される。作製されたＬＥアレイに変更を加える
場合、上記の「従来の技術」において述べたように、Ｌ
Ｅアレイ内にＩＰ機能ブロックを配置するのが望まし
い。いくつかの実施形態において、ＩＰ機能ブロックを
ＩＰ機能ブロックとして所望の特定の一様な密度で付加
する（ただし、ＩＰ機能ブロックの密度は、一様である
必要はない）。ＩＰ機能ブロックがＬＥアレイに付加さ
れると、これらのＩＰ機能ブロックはＬＥに取って代わ
る。従って、ＬＥと、ダイに付加されるＩＰの量との間
にはトレードオフが成り立つ。特定のベース信号のルー
ティングアーキテクチャの最適化の対象となるＬＥのア
レイは、目標となるダイ全体を実質的に占有し得る。あ
るいは、ベース信号のルーティングアーキテクチャを、
他のＬＥを含む他の回路と共にダイ上に共存するＬＥの
アレイにあわせて最適化してもよい。
【００４５】図１Ａ、図１Ｂおよび図１Ｃは、Ｉ／Ｏパ
ッド１１２への直接的なアクセスを必要としないよう
に、ＬＥアレイ内部に組み込まれたＩＰ機能ブロック１
１０を示す。図２Ａおよび図２Ｂは、Ｉ／Ｏパッド１１
２からＩＰ機能ブロック１２０へのアクセスが可能とな
るように、ＬＥアレイの端部に組み込んであるがＬＥア
レイの端部全体は網羅していないＩＰ機能ブロック１２
０を示す。さらに、図２Ａおよび図２Ｂでは図示してい
ないが、所望であれば、ＩＰ機能ブロックをＩ／Ｏパッ
ド１１２と取り換えることさえも可能である。
ッド１１２への直接的なアクセスを必要としないよう
に、ＬＥアレイ内部に組み込まれたＩＰ機能ブロック１
１０を示す。図２Ａおよび図２Ｂは、Ｉ／Ｏパッド１１
２からＩＰ機能ブロック１２０へのアクセスが可能とな
るように、ＬＥアレイの端部に組み込んであるがＬＥア
レイの端部全体は網羅していないＩＰ機能ブロック１２
０を示す。さらに、図２Ａおよび図２Ｂでは図示してい
ないが、所望であれば、ＩＰ機能ブロックをＩ／Ｏパッ
ド１１２と取り換えることさえも可能である。
【００４６】図３は、ＩＰ機能ブロックを、図１Ａ〜図
１Ｃの実施例において適用されるような「ドーナツホー
ル」３０２として組み込んだ様子を示す。すなわち、Ｉ
Ｐ機能ブロックが組み込まれた領域内において、ベース
信号のルーティングアーキテクチャが中断され、組み込
み対象のＩＰ機能ブロックに（少なくとも１つの金属層
に）ホール３０２が残る。さらに、インターフェース領
域３０４がホール３０２を完全に包囲するように提供さ
れ、これにより、残りのベース信号アレイルーティング
とＩＰ機能ブロックとの間にインターフェースが設けら
れる。このようなインターフェースブロックの極めて具
体的な例については、図５および図６を参照して後述す
る。ベース信号のルーティングアーキテクチャのいくつ
かの線は、ホール３０２の側部のインターフェース領域
３０４からホール３０２が占有していない別の金属層に
持ち上げられ、ホール３０２の別の側部（典型的にはホ
ール３０２の反対側）にあるインターフェース領域３０
４において下げられることによって、ホール３０２の周
囲にルーティング可能である点に留意されたい。一般的
には、より短い距離を走る信号ルーティング線は終端さ
れ、より長い距離を駆動するルーティング線は、別の金
属層まで持ち上げられてホールを横切ってバッファリン
グされ、ドーナツホールの反対側にあるインターフェー
ス領域において低くされる。「より短い」および「より
長い」という用語は、任意の特定の実施形態によって異
なり、これについては、中断のサイズ（すなわち、「小
さい」または「大きい」中断）について述べる際に後述
する。典型的には、ホール上を横切ってバッファリング
されるルーティング線は、ホール領域中のＩＰ機能ブロ
ックへ接続されなくてもバッファリングを行う。
１Ｃの実施例において適用されるような「ドーナツホー
ル」３０２として組み込んだ様子を示す。すなわち、Ｉ
Ｐ機能ブロックが組み込まれた領域内において、ベース
信号のルーティングアーキテクチャが中断され、組み込
み対象のＩＰ機能ブロックに（少なくとも１つの金属層
に）ホール３０２が残る。さらに、インターフェース領
域３０４がホール３０２を完全に包囲するように提供さ
れ、これにより、残りのベース信号アレイルーティング
とＩＰ機能ブロックとの間にインターフェースが設けら
れる。このようなインターフェースブロックの極めて具
体的な例については、図５および図６を参照して後述す
る。ベース信号のルーティングアーキテクチャのいくつ
かの線は、ホール３０２の側部のインターフェース領域
３０４からホール３０２が占有していない別の金属層に
持ち上げられ、ホール３０２の別の側部（典型的にはホ
ール３０２の反対側）にあるインターフェース領域３０
４において下げられることによって、ホール３０２の周
囲にルーティング可能である点に留意されたい。一般的
には、より短い距離を走る信号ルーティング線は終端さ
れ、より長い距離を駆動するルーティング線は、別の金
属層まで持ち上げられてホールを横切ってバッファリン
グされ、ドーナツホールの反対側にあるインターフェー
ス領域において低くされる。「より短い」および「より
長い」という用語は、任意の特定の実施形態によって異
なり、これについては、中断のサイズ（すなわち、「小
さい」または「大きい」中断）について述べる際に後述
する。典型的には、ホール上を横切ってバッファリング
されるルーティング線は、ホール領域中のＩＰ機能ブロ
ックへ接続されなくてもバッファリングを行う。
【００４７】図３の実施形態に示すベース信号のルーテ
ィングアーキテクチャによる４つの側部上にＩＰ機能ブ
ロックが境界付けられない場合にも、インターフェース
領域は、２つの側部上に境界付けられ（この一例を図２
Ａに示す）、３つの側部上に境界付けられ（この一例を
図２Ｂに示す）、または１つの側部上でさえも境界付け
られる（この一例を図２Ｃに示す）。このインターフェ
ース領域は典型的には、ベース信号のルーティングアー
キテクチャと境界付けられたホールの各側部上に提供さ
れる。
ィングアーキテクチャによる４つの側部上にＩＰ機能ブ
ロックが境界付けられない場合にも、インターフェース
領域は、２つの側部上に境界付けられ（この一例を図２
Ａに示す）、３つの側部上に境界付けられ（この一例を
図２Ｂに示す）、または１つの側部上でさえも境界付け
られる（この一例を図２Ｃに示す）。このインターフェ
ース領域は典型的には、ベース信号のルーティングアー
キテクチャと境界付けられたホールの各側部上に提供さ
れる。
【００４８】図４は、インターフェース領域３０４の実
施形態を示す。すなわち、図４によれば、特定のレベル
の粒度がある場合、インターフェース領域４０８は、ホ
ール４０２中に伸びる２４本までの信号線と、ホール４
０２から伸びる１２本までの信号線とを含むことが図示
されている。このインターフェース領域４０８は、モジ
ュール方式で特定のレベルの粒度で構築される。一実施
形態において、特定のレベルの粒度は、ＬＥアレイの論
理アレイブロック（ＬＡＢ）の幅または高さのいずれか
である。
施形態を示す。すなわち、図４によれば、特定のレベル
の粒度がある場合、インターフェース領域４０８は、ホ
ール４０２中に伸びる２４本までの信号線と、ホール４
０２から伸びる１２本までの信号線とを含むことが図示
されている。このインターフェース領域４０８は、モジ
ュール方式で特定のレベルの粒度で構築される。一実施
形態において、特定のレベルの粒度は、ＬＥアレイの論
理アレイブロック（ＬＡＢ）の幅または高さのいずれか
である。
【００４９】ホールを配置する際に用いられる設計構成
は、１つのホールの内外の多くの信号線であり、これ
は、特定の配置様態（主に、そのホールがベース信号の
ルーティングアーキテクチャととの間に有する境界の範
囲から得られる配置様態）から得られる。これについて
は、やはり図２Ａおよび図２Ｂを参照すれば見ることが
できる。
は、１つのホールの内外の多くの信号線であり、これ
は、特定の配置様態（主に、そのホールがベース信号の
ルーティングアーキテクチャととの間に有する境界の範
囲から得られる配置様態）から得られる。これについて
は、やはり図２Ａおよび図２Ｂを参照すれば見ることが
できる。
【００５０】図５および図６は、ＩＰ機能ブロックがＲ
ＡＭブロックである（これは、図５および図６において
「Ｍｅｇａ−ＲＡＭ」５０２として設計されている）場
合の状況を示す。図５は、水平方向のルーティングの観
点からみたときの状況を示し、図６は、垂直方向のルー
ティングの観点からみたときの状況を示す。このＭｅｇ
ａ−ＲＡＭ５０２は、ＬＥアレイの複数の列および複数
の行に及ぶため、多数のルーティング線（「チャンネ
ル」）とインターフェースをとる。一般的なルーティン
グはＭｅｇａ−ＲＡＭ５０２を横断せず、一般的なルー
ティングは、Ｍｅｇａ−ＲＡＭインターフェース（図３
のインターフェース領域の特定の例）において「デッド
エンド」を形成して、当該Ｍｅｇａ−ＲＡＭ用のドーナ
ツホールを形成する。Ｈ２４（図５）およびＶ１６（図
６）のルーティング線は、Ｍｅｇａ−ＲＡＭブロックを
横切ってバッファリングされる。このＭｅｇａ−ＲＡＭ
の水平方向のインターフェース５０４（図５）によっ
て、Ｍｅｇａ−ＲＡＭは、Ｍｅｇａ−ＲＡＭの左側また
は右側において論理とインターフェースをとることが可
能となる。このＭｅｇａ−ＲＡＭの垂直方向のインター
フェース６０４（図６）によって、Ｍｅｇａ−ＲＡＭ
は、Ｍｅｇａ−ＲＡＭの上下において論理とインターフ
ェースをとることが可能となる。Ｍｅｇａ−ＲＡＭの垂
直方向のインターフェース（図６）において、１５個の
ＭＲＡＭ＿ＬＩＭからなる群が２つある（これらの全て
は図示されていない）。これらの２つの群はそれぞれ、
異なるＶ−チャンネルによって入力される。ＭｅｇａＲ
ＡＭによって網羅されるＬＡＢ行それぞれについて、１
つのＭｅｇａ−ＲＡＭインターフェースがＭｅｇａＲＡ
Ｍの左右の端部にそれぞれ提供され、Ｍｅｇａ−ＲＡＭ
によって網羅されるＬＡＢ列の各対について、１つのＭ
ｅｇａ−ＲＡＭインターフェースがＭｅｇａ−ＲＡＭの
上下の端部にそれぞれ提供される。
ＡＭブロックである（これは、図５および図６において
「Ｍｅｇａ−ＲＡＭ」５０２として設計されている）場
合の状況を示す。図５は、水平方向のルーティングの観
点からみたときの状況を示し、図６は、垂直方向のルー
ティングの観点からみたときの状況を示す。このＭｅｇ
ａ−ＲＡＭ５０２は、ＬＥアレイの複数の列および複数
の行に及ぶため、多数のルーティング線（「チャンネ
ル」）とインターフェースをとる。一般的なルーティン
グはＭｅｇａ−ＲＡＭ５０２を横断せず、一般的なルー
ティングは、Ｍｅｇａ−ＲＡＭインターフェース（図３
のインターフェース領域の特定の例）において「デッド
エンド」を形成して、当該Ｍｅｇａ−ＲＡＭ用のドーナ
ツホールを形成する。Ｈ２４（図５）およびＶ１６（図
６）のルーティング線は、Ｍｅｇａ−ＲＡＭブロックを
横切ってバッファリングされる。このＭｅｇａ−ＲＡＭ
の水平方向のインターフェース５０４（図５）によっ
て、Ｍｅｇａ−ＲＡＭは、Ｍｅｇａ−ＲＡＭの左側また
は右側において論理とインターフェースをとることが可
能となる。このＭｅｇａ−ＲＡＭの垂直方向のインター
フェース６０４（図６）によって、Ｍｅｇａ−ＲＡＭ
は、Ｍｅｇａ−ＲＡＭの上下において論理とインターフ
ェースをとることが可能となる。Ｍｅｇａ−ＲＡＭの垂
直方向のインターフェース（図６）において、１５個の
ＭＲＡＭ＿ＬＩＭからなる群が２つある（これらの全て
は図示されていない）。これらの２つの群はそれぞれ、
異なるＶ−チャンネルによって入力される。ＭｅｇａＲ
ＡＭによって網羅されるＬＡＢ行それぞれについて、１
つのＭｅｇａ−ＲＡＭインターフェースがＭｅｇａＲＡ
Ｍの左右の端部にそれぞれ提供され、Ｍｅｇａ−ＲＡＭ
によって網羅されるＬＡＢ列の各対について、１つのＭ
ｅｇａ−ＲＡＭインターフェースがＭｅｇａ−ＲＡＭの
上下の端部にそれぞれ提供される。
【００５１】ここで、Ｍｅｇａ−ＲＡＭ５０２への駆動
について説明する。典型的な実施形態におけるＨルーテ
ィング線およびＶルーティング線は、ＭＲＡＭ＿ＬＩＭ
５０６、６０６ａおよび６０６ｂ（ＬＡＢ入力マルチプ
レクサ）中に接続される。ＭＲＡＭ＿ＬＩＭ５０６、６
０６ａおよび６０６ｂは、２段型で４方向共有型のマル
チプレクサである。Ｍｅｇａ−ＲＡＭ５０２の境界にお
いて終端するルーティングの部分のうち、Ｍｅｇａ−Ｒ
ＡＭ５０２への信号搬送を行うことが可能なルーティン
グ部分のみが、ＭＲＡＭ＿ＬＩＭ５０６、６０６ａおよ
び６０６ｂへの入力を行う。そのため、ルーティングが
一方向性である場合（すなわち、各線が信号を一方向に
搬送できる場合）、信号をＭＲＡＭから搬送することが
可能なルーティング部分は、入力インターフェースに結
合されない。別の実施形態において、一方向性の線に加
えてまたは一方向性の線の代わりに二方向性の線を用い
る。
について説明する。典型的な実施形態におけるＨルーテ
ィング線およびＶルーティング線は、ＭＲＡＭ＿ＬＩＭ
５０６、６０６ａおよび６０６ｂ（ＬＡＢ入力マルチプ
レクサ）中に接続される。ＭＲＡＭ＿ＬＩＭ５０６、６
０６ａおよび６０６ｂは、２段型で４方向共有型のマル
チプレクサである。Ｍｅｇａ−ＲＡＭ５０２の境界にお
いて終端するルーティングの部分のうち、Ｍｅｇａ−Ｒ
ＡＭ５０２への信号搬送を行うことが可能なルーティン
グ部分のみが、ＭＲＡＭ＿ＬＩＭ５０６、６０６ａおよ
び６０６ｂへの入力を行う。そのため、ルーティングが
一方向性である場合（すなわち、各線が信号を一方向に
搬送できる場合）、信号をＭＲＡＭから搬送することが
可能なルーティング部分は、入力インターフェースに結
合されない。別の実施形態において、一方向性の線に加
えてまたは一方向性の線の代わりに二方向性の線を用い
る。
【００５２】図７の表は、ＭＲＡＭ＿ＬＩＭ５０６、６
０６ａおよび６０６ｂの連結性の詳細を列記したもので
ある。簡単に言うと、図７は、水平方向のＭｅｇａＲＡ
Ｍインターフェース（図５）および垂直方向のＭｅｇａ
ＲＡＭインターフェース（図６）それぞれについて、
「１本の線あたりの経路」の数と、「ＭＲＡＭ＿ＬＩＭ
あたりの接続の部数」とをリスト化したものである。図
７テーブルの下において、リスト項目の総数は、水平方
向のＭｅｇａＲＡＭインターフェースおよび垂直方向の
ＭｅｇａＲＡＭインターフェースそれぞれについて、信
号におけるＭＲＡＭＬＩＭファン（ｆａｎ）の総数と、
ＭＲＡＭ＿ＬＩＭマルチプレクサの総数とを含む。
０６ａおよび６０６ｂの連結性の詳細を列記したもので
ある。簡単に言うと、図７は、水平方向のＭｅｇａＲＡ
Ｍインターフェース（図５）および垂直方向のＭｅｇａ
ＲＡＭインターフェース（図６）それぞれについて、
「１本の線あたりの経路」の数と、「ＭＲＡＭ＿ＬＩＭ
あたりの接続の部数」とをリスト化したものである。図
７テーブルの下において、リスト項目の総数は、水平方
向のＭｅｇａＲＡＭインターフェースおよび垂直方向の
ＭｅｇａＲＡＭインターフェースそれぞれについて、信
号におけるＭＲＡＭＬＩＭファン（ｆａｎ）の総数と、
ＭＲＡＭ＿ＬＩＭマルチプレクサの総数とを含む。
【００５３】クロック入力５２４は、Ｍｅｇａ−ＲＡＭ
ブロック５０２の側部にあるグローバルクロックネット
ワークから（図５）中のＭｅｇａ−ＲＡＭ水平方向のイ
ンターフェース５０４を通じてＭｅｇａ−ＲＡＭブロッ
ク５０２に伝えられる。ＭＲＡＭ＿ＣＬＯＣＫＭＵＸ５
２６は、近接するＬＡＢを通じて入力を行う８個のＬＡ
ＢＣＬＫのうち１つを選択する。行あたりに１つのクロ
ック入力がＭｅｇａ−ＲＡＭ５０２に対して存在する
が、Ｍｅｇａ−ＲＡＭ５０２は典型的には、自身にとっ
て利用可能な各クロック入力を用いない。
ブロック５０２の側部にあるグローバルクロックネット
ワークから（図５）中のＭｅｇａ−ＲＡＭ水平方向のイ
ンターフェース５０４を通じてＭｅｇａ−ＲＡＭブロッ
ク５０２に伝えられる。ＭＲＡＭ＿ＣＬＯＣＫＭＵＸ５
２６は、近接するＬＡＢを通じて入力を行う８個のＬＡ
ＢＣＬＫのうち１つを選択する。行あたりに１つのクロ
ック入力がＭｅｇａ−ＲＡＭ５０２に対して存在する
が、Ｍｅｇａ−ＲＡＭ５０２は典型的には、自身にとっ
て利用可能な各クロック入力を用いない。
【００５４】Ｍｅｇａ−ＲＡＭ入力マルチプレクサ
（「ＭＲＩＭ」）は、完全占有された４方向のマルチプ
レクサを共有するマルチプレクサであり、３０本のＬＡ
Ｂ線を、２４個のＩ／Ｏブロック入力に接続する。
（「ＭＲＩＭ」）は、完全占有された４方向のマルチプ
レクサを共有するマルチプレクサであり、３０本のＬＡ
Ｂ線を、２４個のＩ／Ｏブロック入力に接続する。
【００５５】ここで、Ｍｅｇａ−ＲＡＭ５０２からの駆
動について説明する。Ｍｅｇａ−ＲＡＭの端部におい
て、コアへ駆動されるルーティング線は、自身を駆動す
るＬＡＢを有さず、部分長の線として残る。Ｍｅｇａ−
ＲＡＭインターフェースは、全長および部分長（すなわ
ち、この実施形態では長さが４の線および長さが８の
線）を用いて、ＭＲＡＭ＿ＤＩＭを介してコアに接続す
る。このＭｅｇａ−ＲＡＭインターフェースにより、コ
アルーティング部上への駆動の際にＬＡＢに提供される
リソースに類似するリソースが得られる。例えば、４つ
のＬＡＢをコア中に延ばすＨ４線は駆動され、３つまた
はそれ以下のＬＡＢをコア中に延ばすＨ４線は駆動され
ない。これらの部分長線は、Ｖｃｃまで駆動される。別
の実施形態において、部分長線は、図１０を参照して後
述するように、ＭＩＲＡＭ＿ＬＩＭに接続する。
動について説明する。Ｍｅｇａ−ＲＡＭの端部におい
て、コアへ駆動されるルーティング線は、自身を駆動す
るＬＡＢを有さず、部分長の線として残る。Ｍｅｇａ−
ＲＡＭインターフェースは、全長および部分長（すなわ
ち、この実施形態では長さが４の線および長さが８の
線）を用いて、ＭＲＡＭ＿ＤＩＭを介してコアに接続す
る。このＭｅｇａ−ＲＡＭインターフェースにより、コ
アルーティング部上への駆動の際にＬＡＢに提供される
リソースに類似するリソースが得られる。例えば、４つ
のＬＡＢをコア中に延ばすＨ４線は駆動され、３つまた
はそれ以下のＬＡＢをコア中に延ばすＨ４線は駆動され
ない。これらの部分長線は、Ｖｃｃまで駆動される。別
の実施形態において、部分長線は、図１０を参照して後
述するように、ＭＩＲＡＭ＿ＬＩＭに接続する。
【００５６】Ｍｅｇａ−ＲＡＭの水平方向のインターフ
ェースは、信号を駆動して、近隣のＶ−チャンネルルー
ティングに信号を提供することもできる。論理への「近
道の」経路に対する１２個のＭｅｇａＲＡＭ＿Ｏｕｔ信
号のうち１０個を用いる、１０本の部分長スニーク経路
（Ｈ４、Ｈ８、Ｖ１６、Ｈ２４）（例えば、線５２８に
よってまとめて設計されたスニーク経路）を、近隣のＬ
ＡＢに直接は知らせる。
ェースは、信号を駆動して、近隣のＶ−チャンネルルー
ティングに信号を提供することもできる。論理への「近
道の」経路に対する１２個のＭｅｇａＲＡＭ＿Ｏｕｔ信
号のうち１０個を用いる、１０本の部分長スニーク経路
（Ｈ４、Ｈ８、Ｖ１６、Ｈ２４）（例えば、線５２８に
よってまとめて設計されたスニーク経路）を、近隣のＬ
ＡＢに直接は知らせる。
【００５７】各ＭＲＡＭドライバ入力マルチプレクサ
（「ＭＲＡＭ ＤＩＭ」）６１２ａ、６ｌ２ｂは、コア
の端部においてＶ−チャンネルをサポートし、半Ｈチャ
ンネルは、ＭＲＡＭからの信号をコアの方向に搬送する
ことができる。Ｍｅｇａ−ＲＡＭの垂直方向のインター
フェース６０４は、２つの全Ｖ−チャンネルの全長ルー
ティングリソースを駆動する。これらのドライバは、Ｍ
ｅｇａＲＡＭ＿Ｏｕｔ信号専用であり、他のルーティン
グリソースからの曲がり角部（ｔｕｒｎ）はサポートし
ない。Ｍｅｇａ−ＲＡＭの垂直方向のインターフェース
６０４中のＶ線ドライバと関連付けられたＤＩＭ６１２
ａおよび６１２ｂを用いて、ＭｅｇａＲＡＭ＿Ｏｕｔ信
号間の選択を行う。垂直方向のインターフェース中の各
ＤＩＭ６１２ａ、６１２ｂは、４：１マルチプレクサで
あり、これは１つ以上のステージで可能であり、ＤＩＭ
への各入力はＭｅｇａＲＡＭ＿Ｏｕｔ信号である。Ｍｅ
ｇａＲＡＭ＿Ｏｕｔ信号からＤＩＭ６１２ａ、６１２ｂ
への接続パターンは典型的には、２つのＶチャンネル間
に均等に分散する。
（「ＭＲＡＭ ＤＩＭ」）６１２ａ、６ｌ２ｂは、コア
の端部においてＶ−チャンネルをサポートし、半Ｈチャ
ンネルは、ＭＲＡＭからの信号をコアの方向に搬送する
ことができる。Ｍｅｇａ−ＲＡＭの垂直方向のインター
フェース６０４は、２つの全Ｖ−チャンネルの全長ルー
ティングリソースを駆動する。これらのドライバは、Ｍ
ｅｇａＲＡＭ＿Ｏｕｔ信号専用であり、他のルーティン
グリソースからの曲がり角部（ｔｕｒｎ）はサポートし
ない。Ｍｅｇａ−ＲＡＭの垂直方向のインターフェース
６０４中のＶ線ドライバと関連付けられたＤＩＭ６１２
ａおよび６１２ｂを用いて、ＭｅｇａＲＡＭ＿Ｏｕｔ信
号間の選択を行う。垂直方向のインターフェース中の各
ＤＩＭ６１２ａ、６１２ｂは、４：１マルチプレクサで
あり、これは１つ以上のステージで可能であり、ＤＩＭ
への各入力はＭｅｇａＲＡＭ＿Ｏｕｔ信号である。Ｍｅ
ｇａＲＡＭ＿Ｏｕｔ信号からＤＩＭ６１２ａ、６１２ｂ
への接続パターンは典型的には、２つのＶチャンネル間
に均等に分散する。
【００５８】ＭｅｇａＲＡＭの水平方向のインターフェ
ース（図５）およびＭｅｇａ−ＲＡＭの垂直方向のイン
ターフェース（図６）それぞれについてのＤＩＭあたり
のＭｅｇａＲＡＭ＿Ｏｕｔ信号接続部の数について、図
８において説明する。図９は、ＭｅｇａＲＡＭの水平方
向のインターフェースおよびＭｅｇａ−ＲＡＭの垂直方
向のインターフェースそれぞれのＭｅｇａ＿ＲＡＭイン
ターフェース仕様の概要をまとめたものであり、上述し
た様々なインターフェースコンポーネントの総数をリス
トしたものである。
ース（図５）およびＭｅｇａ−ＲＡＭの垂直方向のイン
ターフェース（図６）それぞれについてのＤＩＭあたり
のＭｅｇａＲＡＭ＿Ｏｕｔ信号接続部の数について、図
８において説明する。図９は、ＭｅｇａＲＡＭの水平方
向のインターフェースおよびＭｅｇａ−ＲＡＭの垂直方
向のインターフェースそれぞれのＭｅｇａ＿ＲＡＭイン
ターフェース仕様の概要をまとめたものであり、上述し
た様々なインターフェースコンポーネントの総数をリス
トしたものである。
【００５９】上記のホールのコンセプトを用いて、ＩＰ
機能ブロック全てをＬＥアレイに組み込まなければなら
ないわけではない場合が多い点に留意されたい。例え
ば、ＩＰ機能ブロックは２種類である（すなわち、小さ
いかまたは大きい）。一般的には、本明細書において用
いられる小さいという用語および大きいという用語は、
サイズを示すものとしてみなされ得る。しかし、実際の
一設計構成では、特定のＩＰ機能ブロックを小さいかま
たは大きいとみなすことは、信号のルーティングのタイ
ミングに対してどれだけの崩壊に耐えることが可能であ
るのかを考えることである。例えば、一実施形態によれ
ば、小さいブロックはＩＰ機能ブロックであり、そのレ
イアウトは、ＬＥの幅のオーダーで特定の幅で描写可能
である。この実施形態によれば、ブロック上での信号ル
ーティングのタイミングがＬＥ上のルーティングに対す
るタイミングよりも著しく大きくならない限り、小さい
ブロックの幅はＬＥよりも幅広であり得る。例えば、１
つの０．１３μｍのアーキテクチャにおいて、幅がおよ
そ５ＬＥのブロック上に信号ルーティングを行うタイミ
ングは、ＬＥ上のルーティングに対するタイミングの場
合と比較してそれほど大きくならないと考えられてい
る。典型的には、小さいブロックをＬＥが包囲している
状態でＩＰ機能ブロックを横切ってベース信号のルーテ
ィングアーキテクチャが保持されている限り、ＬＥの幅
を超え得るさらなる入力および／または出力を追加して
もよい。（このホールのコンセプトを用いてインプリメ
ントされる）ＩＰ機能ブロックが大きいかまたは小さい
かを判定する際の別の考慮事項は、インターフェース領
域の利用に関連するオーバーヘッドに対するＩＰ機能ブ
ロックのサイズである。一実施形態において、小さいブ
ロックは、ＭＥＡＢ（中程度のサイズの埋込み型アレイ
ブロック）と、ＳＥＡＢ（小さいサイズの埋込み型アレ
イブロック）と、ＤＳＰブロックとを含む。それとは対
照的に、大きいブロックはＩＰ機能ブロックであり、そ
のサイズは典型的には、ＬＥのサイズよりもずっと大き
い。このベース信号のルーティングアーキテクチャをこ
れらのブロック上に配置することを何も改変を加えずに
拡張すると、これらのブロック上のルーティングは、Ｌ
Ｅ上のルーティングよりもずっと大きくなり、ＰＬＤタ
イミングモデル中に境界が形成される。このような大き
いブロックは、上述したように、ベース信号のルーティ
ングアーキテクチャ内のホールとしてＬＥアレイに挿入
され得る。ベース信号のルーティングアーキテクチャと
ホールとの間の境界に発生する事象は、ある点におい
て、ＬＥアレイの端部において終端するベース信号のル
ーティングアーキテクチャに類似する。
機能ブロック全てをＬＥアレイに組み込まなければなら
ないわけではない場合が多い点に留意されたい。例え
ば、ＩＰ機能ブロックは２種類である（すなわち、小さ
いかまたは大きい）。一般的には、本明細書において用
いられる小さいという用語および大きいという用語は、
サイズを示すものとしてみなされ得る。しかし、実際の
一設計構成では、特定のＩＰ機能ブロックを小さいかま
たは大きいとみなすことは、信号のルーティングのタイ
ミングに対してどれだけの崩壊に耐えることが可能であ
るのかを考えることである。例えば、一実施形態によれ
ば、小さいブロックはＩＰ機能ブロックであり、そのレ
イアウトは、ＬＥの幅のオーダーで特定の幅で描写可能
である。この実施形態によれば、ブロック上での信号ル
ーティングのタイミングがＬＥ上のルーティングに対す
るタイミングよりも著しく大きくならない限り、小さい
ブロックの幅はＬＥよりも幅広であり得る。例えば、１
つの０．１３μｍのアーキテクチャにおいて、幅がおよ
そ５ＬＥのブロック上に信号ルーティングを行うタイミ
ングは、ＬＥ上のルーティングに対するタイミングの場
合と比較してそれほど大きくならないと考えられてい
る。典型的には、小さいブロックをＬＥが包囲している
状態でＩＰ機能ブロックを横切ってベース信号のルーテ
ィングアーキテクチャが保持されている限り、ＬＥの幅
を超え得るさらなる入力および／または出力を追加して
もよい。（このホールのコンセプトを用いてインプリメ
ントされる）ＩＰ機能ブロックが大きいかまたは小さい
かを判定する際の別の考慮事項は、インターフェース領
域の利用に関連するオーバーヘッドに対するＩＰ機能ブ
ロックのサイズである。一実施形態において、小さいブ
ロックは、ＭＥＡＢ（中程度のサイズの埋込み型アレイ
ブロック）と、ＳＥＡＢ（小さいサイズの埋込み型アレ
イブロック）と、ＤＳＰブロックとを含む。それとは対
照的に、大きいブロックはＩＰ機能ブロックであり、そ
のサイズは典型的には、ＬＥのサイズよりもずっと大き
い。このベース信号のルーティングアーキテクチャをこ
れらのブロック上に配置することを何も改変を加えずに
拡張すると、これらのブロック上のルーティングは、Ｌ
Ｅ上のルーティングよりもずっと大きくなり、ＰＬＤタ
イミングモデル中に境界が形成される。このような大き
いブロックは、上述したように、ベース信号のルーティ
ングアーキテクチャ内のホールとしてＬＥアレイに挿入
され得る。ベース信号のルーティングアーキテクチャと
ホールとの間の境界に発生する事象は、ある点におい
て、ＬＥアレイの端部において終端するベース信号のル
ーティングアーキテクチャに類似する。
【００６０】いくつかの実施形態において、図１０に関
して図示されているのは、ＬＥルーティング線が交互配
置で一方向性のルーティングアーキテクチャの一部であ
ることである。図１０からわかるように、この交互配置
構成を設けた結果、境界において、例えば、ＰＬＤ１０
０１の端部におけるＩ／Ｏインターフェース１００８ま
たは挿入されたＩＰ機能ブロック（参照符号１００４に
って図示）によって形成された部分線１００２が設けら
れる。このような交互配置のアーキテクチャの実施形態
によれば、ルーティングドライバ１００６は、（インタ
ーフェース領域１００８がＩ／Ｏインターフェース領域
またはホールインターフェース領域であるかに関係無
く）インターフェース領域１００８に設けられ、これに
より、全体線および部分線を駆動する。論理ブロック１
００４の出力ポート１０１０は、線の「全体」および線
の「部分」両方のドライバに接続する。ドライバの前方
において信号選択マルチプレクサを用いて、ルーティン
グの柔軟性を増加させることができる。上述したよう
に、ルーティングは、セグメント化された二方向性の線
によって実施され得る。
して図示されているのは、ＬＥルーティング線が交互配
置で一方向性のルーティングアーキテクチャの一部であ
ることである。図１０からわかるように、この交互配置
構成を設けた結果、境界において、例えば、ＰＬＤ１０
０１の端部におけるＩ／Ｏインターフェース１００８ま
たは挿入されたＩＰ機能ブロック（参照符号１００４に
って図示）によって形成された部分線１００２が設けら
れる。このような交互配置のアーキテクチャの実施形態
によれば、ルーティングドライバ１００６は、（インタ
ーフェース領域１００８がＩ／Ｏインターフェース領域
またはホールインターフェース領域であるかに関係無
く）インターフェース領域１００８に設けられ、これに
より、全体線および部分線を駆動する。論理ブロック１
００４の出力ポート１０１０は、線の「全体」および線
の「部分」両方のドライバに接続する。ドライバの前方
において信号選択マルチプレクサを用いて、ルーティン
グの柔軟性を増加させることができる。上述したよう
に、ルーティングは、セグメント化された二方向性の線
によって実施され得る。
【００６１】ＰＬＤコア１００１から走る部分線１００
２は、入力選択マルチプレクサ１０１２に電力供給し
て、論理ブロック１００４に駆動される。。これらの部
分線１００２によって、ドライバ１０１４にかかる負荷
が全体線１０１６にかかる負荷よりも小さくなり、負荷
が小さくなると、部分線１００２は、ＰＬＤコア１００
１への高速経路となる。領域が問題である場合、部分線
１００２用のドライバ１０１８は、全体線１０１６用の
ドライバ１０２０よりも小さく、かつ、負荷が小さいか
らといって速度は不利にならない。
２は、入力選択マルチプレクサ１０１２に電力供給し
て、論理ブロック１００４に駆動される。。これらの部
分線１００２によって、ドライバ１０１４にかかる負荷
が全体線１０１６にかかる負荷よりも小さくなり、負荷
が小さくなると、部分線１００２は、ＰＬＤコア１００
１への高速経路となる。領域が問題である場合、部分線
１００２用のドライバ１０１８は、全体線１０１６用の
ドライバ１０２０よりも小さく、かつ、負荷が小さいか
らといって速度は不利にならない。
【００６２】さらに、部分線１００２をも駆動すること
によって、ルーティングに柔軟性が提供され、信号が、
ＰＬＤコア１００１からＰＬＤ境界に搬送される。部分
線１００２がＰＬＤ１００１から向かってＩＰ機能ブロ
ック１００４に走るようにすると、ＰＬＤコア１００１
から論理ブロック１００４へのルーティング可能性が増
す。さらに、ドライバ１０１８をさらに多く用いて、コ
ア１００１がより多くの信号にアクセスできるようにす
るか、または、信号を用いて、所与の信号についてより
多くの経路をＰＬＤコア１００１内に提供することも可
能である。従って、非常に簡単に、今まで未使用のまま
であった線を用いて、ＰＬＤコア１００１に必要なアク
セスを提供することができる。
によって、ルーティングに柔軟性が提供され、信号が、
ＰＬＤコア１００１からＰＬＤ境界に搬送される。部分
線１００２がＰＬＤ１００１から向かってＩＰ機能ブロ
ック１００４に走るようにすると、ＰＬＤコア１００１
から論理ブロック１００４へのルーティング可能性が増
す。さらに、ドライバ１０１８をさらに多く用いて、コ
ア１００１がより多くの信号にアクセスできるようにす
るか、または、信号を用いて、所与の信号についてより
多くの経路をＰＬＤコア１００１内に提供することも可
能である。従って、非常に簡単に、今まで未使用のまま
であった線を用いて、ＰＬＤコア１００１に必要なアク
セスを提供することができる。
【００６３】本発明について図示の実施形態を参照しな
がら具体的に説明してきたが、本開示に基づけば、様々
な改変例、変更例およびおよび適応例が可能であり、本
発明の範囲内であることが理解される。本発明につい
て、現在最も実際的でかつ好適な実施形態と共に説明し
てきたが、本発明は開示された実施形態に限定されるの
ではなく、本発明の範囲内に含まれる様々な改変例およ
びその均等な構成物を網羅するものとして意図されるこ
とが理解される。例えば、本明細書中にて上述した技術
を、他の種類の固定ブロックまたはルーティング構造に
適用してもよい。
がら具体的に説明してきたが、本開示に基づけば、様々
な改変例、変更例およびおよび適応例が可能であり、本
発明の範囲内であることが理解される。本発明につい
て、現在最も実際的でかつ好適な実施形態と共に説明し
てきたが、本発明は開示された実施形態に限定されるの
ではなく、本発明の範囲内に含まれる様々な改変例およ
びその均等な構成物を網羅するものとして意図されるこ
とが理解される。例えば、本明細書中にて上述した技術
を、他の種類の固定ブロックまたはルーティング構造に
適用してもよい。
【００６４】
【発明の効果】本発明により、ベース信号のルーティン
グアーキテクチャを最適にするようにＩＰ機能ブロック
を配置できるＰＬＤアーキテクチャを提供することを可
能にする。
グアーキテクチャを最適にするようにＩＰ機能ブロック
を配置できるＰＬＤアーキテクチャを提供することを可
能にする。
【図１Ａ】図１Ａは、ＰＬＤ内にあって、かつ、ＬＥア
レイの端部の近隣ではない「大型の」ＩＰ機能ブロック
の可能な配置を示す。「大型の」ＩＰ機能ブロックと
は、Ｉ／Ｏへの直接アクセスを要求しないメモリのこと
である。
レイの端部の近隣ではない「大型の」ＩＰ機能ブロック
の可能な配置を示す。「大型の」ＩＰ機能ブロックと
は、Ｉ／Ｏへの直接アクセスを要求しないメモリのこと
である。
【図１Ｂ】図１Ｂは、ＰＬＤ内にあって、かつ、ＬＥア
レイの端部の近隣ではない「大型の」ＩＰ機能ブロック
の可能な配置を示す。「大型の」ＩＰ機能ブロックと
は、Ｉ／Ｏへの直接アクセスを要求しないメモリのこと
である。
レイの端部の近隣ではない「大型の」ＩＰ機能ブロック
の可能な配置を示す。「大型の」ＩＰ機能ブロックと
は、Ｉ／Ｏへの直接アクセスを要求しないメモリのこと
である。
【図１Ｃ】図１Ｃは、ＰＬＤ内にあって、かつ、ＬＥア
レイの端部の近隣ではない「大型の」ＩＰ機能ブロック
の可能な配置を示す。「大型の」ＩＰ機能ブロックと
は、Ｉ／Ｏへの直接アクセスを要求しないメモリのこと
である。
レイの端部の近隣ではない「大型の」ＩＰ機能ブロック
の可能な配置を示す。「大型の」ＩＰ機能ブロックと
は、Ｉ／Ｏへの直接アクセスを要求しないメモリのこと
である。
【図２Ａ】図２Ａは、ＰＬＤ内にあって、かつ、ＬＥア
レイの端部の近隣である大型のＩＰ機能ブロックの可能
な配置を示し、この配置により、Ｉ／Ｏへのアクセスが
可能となる。
レイの端部の近隣である大型のＩＰ機能ブロックの可能
な配置を示し、この配置により、Ｉ／Ｏへのアクセスが
可能となる。
【図２Ｂ】図２Ｂは、ＰＬＤにあって、かつ、ＬＥアレ
イの端部の近隣である大型のＩＰ機能ブロックの可能な
配置を示し、この配置により、Ｉ／Ｏへのアクセスが可
能となる。
イの端部の近隣である大型のＩＰ機能ブロックの可能な
配置を示し、この配置により、Ｉ／Ｏへのアクセスが可
能となる。
【図２Ｃ】図２Ｃは、ＰＬＤにあって、かつ、ＬＥアレ
イの端部の近隣である大型のＩＰ機能ブロックの可能な
配置を示し、この配置により、Ｉ／Ｏへのアクセスが可
能となる。
イの端部の近隣である大型のＩＰ機能ブロックの可能な
配置を示し、この配置により、Ｉ／Ｏへのアクセスが可
能となる。
【図３】図３は、ＰＬＤのコンテキストにおける「ドー
ナツホール」を示し、これは、「大型の」ＩＰ機能ブロ
ックをＰＬＤ内にあって、かつ、ＬＥアレイの端部から
離れた位置に配置する際に用いられる。
ナツホール」を示し、これは、「大型の」ＩＰ機能ブロ
ックをＰＬＤ内にあって、かつ、ＬＥアレイの端部から
離れた位置に配置する際に用いられる。
【図４】図４は、図１Ａ〜図１Ｃ、図２Ａ〜図２Ｃおよ
び図３において用いられるような「大型のブロック」の
インターフェース領域をより詳細に示したものである。
び図３において用いられるような「大型のブロック」の
インターフェース領域をより詳細に示したものである。
【図５】図５は、大きなランダムアクセスメモリ（「Ｍ
ＲＡＭ」）である「大型のブロック」に対する水平方向
のインターフェースを示す。
ＲＡＭ」）である「大型のブロック」に対する水平方向
のインターフェースを示す。
【図６】図６は、ＭＲＡＭに対する垂直方向のインター
フェースを示す。
フェースを示す。
【図７】図７は、ＭＲＡＭ＿ＬＩＭの連結性の詳細を示
す表である。
す表である。
【図８】図８は、ＭｅｇａＲＡＭ＿Ｏｕｔ信号接続を示
す表である。
す表である。
【図９】図９は、Ｍｅｇａ−ＲＡＭインターフェースの
仕様を示す表である。
仕様を示す表である。
【図１０】図１０は、交互配置のルーティングアーキテ
クチャの１実施形態に示し、交互配置のルーティングア
ーキテクチャの境界にある部分線が走る。
クチャの１実施形態に示し、交互配置のルーティングア
ーキテクチャの境界にある部分線が走る。
５０２ Ｍｅｇａ−ＲＡＭ（ＩＰ機能ブロック）
５０４ インターフェース
５２６ ＭＲＡＭ＿ＣＬＯＣＫＭＵＸ
６１２ ＭＲＡＭ ＤＩＭ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 キャメロン マックリントック
アメリカ合衆国 カリフォルニア 94043,
マウンテン ビュー， ウォルカー ド
ライブ 279
(72)発明者 ブライアン ジョンソン
アメリカ合衆国 カリフォルニア 94086,
サニーベイル， ヴァレリアン コート
ナンバー６ 1248
(72)発明者 リチャード クリフ
アメリカ合衆国 カリフォルニア 94022,
ロス アルトス， ミドルベリー レー
ン ６
(72)発明者 スリニヴァス レディー
アメリカ合衆国 カリフォルニア 94539,
フレモント， カメリア コート 2289
(72)発明者 クリス レーン
アメリカ合衆国 カリフォルニア 95148,
サン ノゼ， スティーブンス コート
3133
(72)発明者 ポール リベンティス
カナダ国 エム４ビー ３ビー５ オンタ
リオ， トロント， ラスコンベ アベニ
ュー 14
(72)発明者 ヴァウグン ティモシー ベッツ
カナダ国 エム６エス ４エイ８ オンタ
リオ， トロント， リバーサイド ドラ
イブ 233
(72)発明者 デイビッド ルイス
カナダ国 エム５アール ３ビー６ オン
タリオ， トロント， ホーランド アベ
ニュー 188
Ｆターム(参考） 5F064 AA07 BB13 DD04 DD07 DD14
DD24 DD25 EE15 HH12
5J042 BA01 CA00 CA20 CA27 DA00
DA06
Claims (37)
- 【請求項１】 プログラム可能な論理デバイス（ＰＬ
Ｄ）であって、 アレイに構成された複数の論理素子（ＬＥ）と、 該ＬＥ間に信号をルーティングするための複数の信号ル
ーティング線を備えるベース信号のルーティングアーキ
テクチャと、を備え、 該ＬＥのアレイ内にはホールが形成され、該ホールは、
周辺部分および中央部分によって特徴付けられ、 該ベース信号のルーティングアーキテクチャは、該ホー
ルにおいて少なくとも部分的に中断され、 該ＰＬＤは、該ホールの周辺部分内にインターフェース
回路をさらに備え、該インターフェース回路は、該ホー
ル内の回路を該信号をルーティングするアーキテクチャ
に結合するように構成可能であり、 該ＰＬＤは、該ホール内にＩＰ機能ブロックをさらに備
え、該インターフェース回路に電気的に結合される、プ
ログラム可能な論理デバイス（ＰＬＤ）。 - 【請求項２】 前記ベース信号のルーティングアーキテ
クチャの一部分は、前記ホールを横切ってルーティング
される、請求項１に記載のＰＬＤ。 - 【請求項３】 前記ホールを横切ってルーティングされ
る前記信号をルーティングするアーキテクチャの部分
は、前記ＰＬＤの物理的層のうち、前記ベースルーティ
ングアーキテクチャが該ＰＬＤの残り部分にルーティン
グされる物理的層以外のＰＬＤの物理的層内のホールを
横切ってルーティングされる、請求項２に記載のＰＬ
Ｄ。 - 【請求項４】 前記ＩＰ機能ブロックは第１のＩＰ機能
ブロックであり、 前記ＰＬＤは、第２のＩＰ機能ブロックをさらに備え、
該第２のＩＰ機能ブロックは、前記ＬＥのアレイ内に形
成されたホール内に無いため、前記ベース信号のルーテ
ィングアーキテクチャは、該第２のＩＰ機能ブロックに
よって中断されない、請求項３に記載のＰＬＤ。 - 【請求項５】 前記第１のＩＰ機能ブロック回路のサイ
ズは、前記ベース信号のルーティングアーキテクチャ全
てが前記第１のＩＰ機能ブロックを横切ってルーティン
グされた場合、該ベース信号のルーティングアーキテク
チャのの信号のタイミングは、事前規定された閾値より
も長く中断されるようなサイズであり、 該ベース信号のルーティングアーキテクチャを該第２の
ＩＰ機能ブロックを横切ってルーティングするタイミン
グは、該事前規定された閾値よりも短く中断される、請
求項４に記載のＰＬＤ。 - 【請求項６】 前記ホールは、前記ベース信号のルーテ
ィングアーキテクチャによって完全に包囲される、請求
項１に記載のＰＬＤ。 - 【請求項７】 前記ホールは、前記ベース信号のルーテ
ィングアーキテクチャによって少なくとも２つの側部上
で包囲される、請求項１に記載のＰＬＤ。 - 【請求項８】 前記ホールは、前記ベース信号のルーテ
ィングアーキテクチャに対し、いかなるＩ／Ｏパッドも
移動または代替させない、請求項１に記載のＰＬＤ。 - 【請求項９】 前記ホールは、前記ベース信号のルーテ
ィングアーキテクチャにおいて、Ｉ／Ｏパッドを移動ま
たは代替させる、請求項２に記載のＰＬＤ。 - 【請求項１０】 前記ＩＰ機能ブロックは、前記ＩＰ機
能ブロックと、前記ベース信号のルーティングアーキテ
クチャ以外のものとの間に入力／出力を設ける回路を備
える、請求項１に記載のＰＬＤ。 - 【請求項１１】 プログラム可能な論理デバイス（ＰＬ
Ｄ）を設計する方法であって、 ａ）該ＰＬＤがアレイに構成された複数の論理素子（Ｌ
Ｅ）を含むように該ＰＬＤを設計する工程と、 ｂ）該ＰＬＤがベース信号のルーティングアーキテクチ
ャを備えるように該ＰＬＤを設計する工程であって、該
ベース信号のルーティングアーキテクチャは、該ＬＥ間
に信号をルーティングするための複数の信号ルーティン
グ線を含み、信号をルーティングするタイミングのモデ
ルによって特徴付けられる、工程と、 ｃ）該ベース信号のルーティングアーキテクチャが該Ｌ
Ｅのアレイ内に組み込まれたＩＰ機能ブロック部分を横
切って拡張される場合、その結果得られるタイミング
と、該ベース信号をルーティングするタイミングのモデ
ルとの間の差を決定する工程と、 ｄ）該決定された差に基づいて、該ＰＬＤの設計を、該
ＰＬＤの信号をルーティングするアーキテクチャが該Ｉ
Ｐ機能ブロック部分を横切って拡張されるような設計に
するか、または、該ベース信号のルーティングアーキテ
クチャ内のホールを含むように構成して該ＩＰ機能ブロ
ック部分を収容するようにするかを決定する工程と、を
包含する、方法。 - 【請求項１２】 前記工程ｄ）は、前記決定された差を
事前規定された閾値と比較する工程を包含する、請求項
１１に記載の方法。 - 【請求項１３】 ｅ）前記ＰＬＤが該ベース信号のルー
ティングアーキテクチャ内のホールを含むように該ＰＬ
Ｄを設計する工程であって、前記ＩＰ機能ブロックと前
記ベース信号のルーティングアーキテクチャとの間のイ
ンターフェースをとるインターフェース回路を有するホ
ールを含むように、該ＰＬＤを設計する工程を包含す
る、工程をさらに包含する、請求項１１に記載の方法。 - 【請求項１４】 ｅ）前記ＰＬＤが前記ホールを含むよ
うに該ＰＬＤを設計する工程であって、前記ベース信号
のルーティングアーキテクチャの部分が該ホールを横切
ってルーティングされるように、該ＰＬＤを設計する工
程を包含する、をさらに包含する、請求項１１に記載の
方法。 - 【請求項１５】 ｅ）前記ホールを横切ってルーティン
グされる前記ベース信号のルーティングアーキテクチャ
の部分は、該ＰＬＤの物理的層であって前記ベースルー
ティングアーキテクチャが該ＰＬＤの残り部分にルーテ
ィングされる物理的層以外の層にルーティングされるよ
うに、該ＰＬＤを設計する工程と、をさらに包含する、
請求項１４に記載の方法。 - 【請求項１６】 ｅ）前記ベース信号のルーティングア
ーキテクチャを中断することなく前記ＰＬＤが前記ＩＰ
コア論理回路を含むように、該ＰＬＤを設計する、工程
をさらに包含する、請求項１４に記載の方法。 - 【請求項１７】 前記ホールは、前記ベース信号のルー
ティングアーキテクチャによって完全に包囲される、請
求項１１に記載の方法。 - 【請求項１８】 プログラム可能な論理デバイス（ＰＬ
Ｄ）であって、 アレイに構成された複数の論理素子（ＬＥ）と、 該ＬＥ間に信号をルーティングするための複数の信号ル
ーティング線を備えるベース信号のルーティングアーキ
テクチャであって、該信号ルーティング線は、短い線お
よび長い線を含み、該ＬＥの部分の代わりに少なくとも
１つのＩＰ機能ブロックが該アレイに挿入され、該短い
線の第１のサブセットは、前記ＩＰ機能ブロックに接続
し、該短い線の第２のサブセットは、該ＩＰ機能ブロッ
クにおいて終端し、他方、該ＩＰ機能ブロックの近隣を
少なくとも１つの長い線が通過する、ベース信号のルー
ティングアーキテクチャと、を備える、プログラム可能
な論理デバイス（ＰＬＤ）。 - 【請求項１９】 前記短い線の長さは、８ＬＥの長さ８
倍未満の長さであり、前記長い線は、８ＬＥ以上の長さ
である、請求項１８に記載のＰＬＤ。 - 【請求項２０】 前記短い線の第３のサブセットは、前
記ＩＰ機能ブロックの近隣を通過する、請求項１８に記
載のＰＬＤ。 - 【請求項２１】 アレイに構成された複数の論理素子
（ＬＥ）であって、該アレイには、少なくとも１つのＩ
Ｐ機能ブロックが挿入される、論理素子（ＬＥ）と、 ベース信号のルーティングアーキテクチャであって、該
ＬＥに接続され、該ＩＰ機能ブロックによって少なくと
も部分的に中断され、これにより、該ベースルーティン
グアーキテクチャの第１の部分が該ＩＰ機能ブロックに
おいて終端し、該ベース信号のルーティングアーキテク
チャの第２の部分が、該ＩＰ機能ブロックの近隣を通過
し続ける、アーキテクチャと、を備える、半導体集積回
路。 - 【請求項２２】 前記半導体集積回路は、インターフェ
ース部分をさらに備え、 前記ベース信号のルーティングアーキテクチャの第３の
部分は、該インターフェース部分を介して前記ＩＰ機能
ブロックに接続する、請求項２１に記載の半導体集積回
路。 - 【請求項２３】 前記ベース信号のルーティングアーキ
テクチャは、長いルーティング線および短いルーティン
グ線を備え、該長いルーティング線のうち少なくともい
くつかは、前記ＩＰ機能ブロックだけ継続し、該短いル
ーティング線のうち少なくともいくつかは、該ＩＰ機能
ブロックに向かって終端するかまたは該ＩＰ機能ブロッ
クに接続する、請求項２２に記載の半導体集積回路。 - 【請求項２４】 前記ＩＰ機能ブロックのうちいくつか
は、前記ベース信号のルーティングアーキテクチャを中
断しないように配置される、請求項２１に記載の半導体
集積回路。 - 【請求項２５】 前記ベース信号のルーティングアーキ
テクチャを中断するために前記ＩＰ機能ブロックを配置
するか否かという決定は、該ＩＰ機能ブロックの物理的
サイズに基づいて行われる、請求項２４に記載の半導体
集積回路。 - 【請求項２６】 前記決定工程は、前記ＩＰ機能ブロッ
クによって占有されるダイのスペースによって示される
物理的サイズに基づいて行われる、請求項２５に記載の
半導体集積回路。 - 【請求項２７】 前記決定工程は、タイミングパラメー
タによって示される物理的サイズに基づいて行われる、
請求項２５に記載の半導体集積回路。 - 【請求項２８】 プログラム可能な論理デバイス（ＰＬ
Ｄ）を設計する方法であって、 該ＰＬＤを、該ＰＬＤがアレイに構成された複数の論理
素子（ＬＥ）を含むように設計する工程であって、 該ＬＥ間に信号をルーティングするための複数の信号ル
ーティング線を備えるベース信号のルーティングアーキ
テクチャであって、該信号ルーティング線は、短い線お
よび長い線を含む、アーキテクチャと、 該ＬＥの部分の代わりに少なくとも１つのＩＰ機能ブロ
ックを該アレイに挿入する工程と、を該ＰＬＤが含むよ
うに該ＰＬＤを設計する工程、を包含し、 該短い線の第１のサブセットは、該ＩＰ機能ブロックに
接続し、該短い線の第２のサブセットは、該ＩＰ機能ブ
ロックにおいて終端し、他方、該ＩＰ機能ブロックの近
隣を少なくとも１つの長い線が通過する、方法。 - 【請求項２９】 前記短い線の長さは、８ＬＥ未満であ
り、前記長い線の長さは、８ＬＥの長さ以上である、請
求項２８に記載の方法。 - 【請求項３０】 前記短い線の第３のサブセットは、前
記ＩＰ機能ブロックの近隣を通過する、請求項２８に記
載の方法。 - 【請求項３１】 半導体集積回路を設計する方法であっ
て、 ａ）該半導体集積回路は、アレイに構成された複数の論
理素子（ＬＥ）を含み、該アレイには、少なくとも１つ
のＩＰ機能ブロックが挿入されるように該半導体集積回
路を設計する、工程と、 ｂ）該半導体集積回路が該ＬＥに接続されたベース信号
のルーティングアーキテクチャを備え、該ＩＰ機能ブロ
ックによって少なくとも部分的に中断されるような設計
にし、これにより、該ベースルーティングアーキテクチ
ャの第１の部分は、該ＩＰ機能ブロックにおいて終端
し、該ベース信号のルーティングアーキテクチャの第２
の部分は、該ＩＰ機能ブロックの近隣を通過した状態で
あるように該半導体集積回路を設計する工程と、を包含
する、方法。 - 【請求項３２】 ｃ）前記半導体集積回路がインターフ
ェース部分を含むように該半導体集積回路を設計する工
程と、 ｄ）前記ベース信号のルーティングアーキテクチャの第
３の部分が該インターフェース部分を介して前記ＩＰ機
能ブロックに接続するように該半導体集積回路を設計す
る、工程と、をさらに包含する、請求項３２に記載の方
法。 - 【請求項３３】 前記工程ａ）は、前記ベース信号のル
ーティングアーキテクチャが長いルーティング線および
短いルーティング線を含むようにする工程であり、 前記工程ｂ）は、該長いルーティング線の少なくともい
くつかが該ＩＰ機能ブロックだけ継続し、該短いルーテ
ィング線の少なくともいくつかが該ＩＰ機能ブロックに
おいて終端するか、または該ＩＰ機能ブロックに接続す
るように行われる、請求項３２に記載の方法。 - 【請求項３４】 前記工程ａ）は、前記ＩＰ機能ブロッ
クのうちいくつかが前記ベース信号のルーティングアー
キテクチャを中断しないように配置するように行われ
る、請求項３１に記載の方法。 - 【請求項３５】 前記工程ａ）において、前記ベース信
号のルーティングアーキテクチャを中断するために前記
ＩＰ機能ブロックを配置するか否かに関する決定は、前
記ＩＰ機能ブロックの物理的サイズに基づいて行われ
る、請求項３４に記載の方法。 - 【請求項３６】 前記決定工程は、前記ＩＰ機能ブロッ
クによって占有されたダイスペースによって示される物
理的サイズに基づいて行われる、請求項３５に記載の方
法。 - 【請求項３７】 前記決定工程は、タイミングパラメー
タによって示されるタイミングパラメータによって示さ
れる物理的サイズに基づいて行われる、請求項３５に記
載の方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7058920B2 (en) * | 2001-05-06 | 2006-06-06 | Altera Corporation | Methods for designing PLD architectures for flexible placement of IP function blocks |
| JP2015502660A (ja) * | 2011-11-22 | 2015-01-22 | マーベル ワールド トレード リミテッド | システムオンチップ内のメモリ回路および論理回路のレイアウト |
| WO2021166031A1 (ja) * | 2020-02-17 | 2021-08-26 | 日本電信電話株式会社 | オフロードサーバ、オフロード制御方法およびオフロードプログラム |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653862B2 (en) * | 2001-05-06 | 2003-11-25 | Altera Corporation | Use of dangling partial lines for interfacing in a PLD |
| US20030009688A1 (en) * | 2001-07-09 | 2003-01-09 | Christian Schmidt | Method for communicating data relating to intellectual property applications between a user and a receiver |
| US7420392B2 (en) * | 2001-09-28 | 2008-09-02 | Xilinx, Inc. | Programmable gate array and embedded circuitry initialization and processing |
| US6779168B2 (en) * | 2002-02-01 | 2004-08-17 | Lsi Logic Corporation | Magnetoresistive memory for a complex programmable logic device |
| US7215140B1 (en) | 2003-05-30 | 2007-05-08 | Altera Corporation | Programmable logic device having regions of non-repairable circuitry within an array of repairable circuitry and associated configuration hardware and method |
| US6842034B1 (en) | 2003-07-01 | 2005-01-11 | Altera Corporation | Selectable dynamic reconfiguration of programmable embedded IP |
| US7019557B2 (en) * | 2003-12-24 | 2006-03-28 | Viciciv Technology | Look-up table based logic macro-cells |
| US7112991B1 (en) * | 2003-12-24 | 2006-09-26 | Altera Corporation | Extended custom instructions |
| US7180324B2 (en) * | 2004-05-28 | 2007-02-20 | Altera Corporation | Redundancy structures and methods in a programmable logic device |
| US7334209B1 (en) * | 2004-10-15 | 2008-02-19 | Xilinx, Inc. | Method and system for generating multiple implementation views of an IC design |
| US7284227B1 (en) | 2004-10-15 | 2007-10-16 | Xilinx, Inc. | Method and system for generating implementation files from a high level specification |
| US7242217B2 (en) * | 2004-12-01 | 2007-07-10 | Altera Corporation | Output reporting techniques for hard intellectual property blocks |
| US7277346B1 (en) | 2004-12-14 | 2007-10-02 | Altera Corporation | Method and system for hard failure repairs in the field |
| US7265573B1 (en) | 2004-12-18 | 2007-09-04 | Altera Corporation | Methods and structures for protecting programming data for a programmable logic device |
| US7176718B1 (en) | 2005-01-21 | 2007-02-13 | Altera Corporation | Organizations of logic modules in programmable logic devices |
| US7620924B2 (en) * | 2005-03-14 | 2009-11-17 | Lsi Corporation | Base platforms with combined ASIC and FPGA features and process of using the same |
| US7299444B1 (en) * | 2005-03-31 | 2007-11-20 | Altera Corporation | Interface for pin swap information |
| US7268582B1 (en) * | 2005-11-22 | 2007-09-11 | Altera Corporation | DPRIO for embedded hard IP |
| US7948792B1 (en) | 2009-04-15 | 2011-05-24 | Altera Corporation | Memory and techniques for using same |
| US7902855B1 (en) | 2010-03-03 | 2011-03-08 | Altera Corporation | Repairable IO in an integrated circuit |
| US8417965B1 (en) * | 2010-04-07 | 2013-04-09 | Xilinx, Inc. | Method and circuit for secure definition and integration of cores |
| US8443327B2 (en) * | 2011-02-22 | 2013-05-14 | Altera Corporation | Reassembling scattered logic blocks in integrated circuits |
| US9236864B1 (en) | 2012-01-17 | 2016-01-12 | Altera Corporation | Stacked integrated circuit with redundancy in die-to-die interconnects |
| US9847783B1 (en) | 2015-10-13 | 2017-12-19 | Altera Corporation | Scalable architecture for IP block integration |
| US10931283B2 (en) | 2019-03-12 | 2021-02-23 | Intel Corporation | Integrated circuits having memory with flexible input-output circuits |
| US10587270B2 (en) | 2019-06-12 | 2020-03-10 | Intel Corporation | Coarse-grain programmable routing network for logic devices |
| US10749528B2 (en) | 2019-08-20 | 2020-08-18 | Intel Corporation | Stacked programmable integrated circuitry with smart memory |
Family Cites Families (186)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0079127A1 (en) * | 1981-11-06 | 1983-05-18 | Texas Instruments Incorporated | Programmable system component |
| USRE34363E (en) | 1984-03-12 | 1993-08-31 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| US4870302A (en) | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| JPS6197849A (ja) | 1984-10-18 | 1986-05-16 | Fujitsu Ltd | ゲ−トアレイｌｓｉ装置 |
| US4706216A (en) | 1985-02-27 | 1987-11-10 | Xilinx, Inc. | Configurable logic element |
| US5142625A (en) | 1985-06-12 | 1992-08-25 | Minolta Camera Kabushiki Kaisha | One-chip microcomputer including a programmable logic array for interrupt control |
| US5072418A (en) | 1989-05-04 | 1991-12-10 | Texas Instruments Incorporated | Series maxium/minimum function computing devices, systems and methods |
| US4855669A (en) | 1987-10-07 | 1989-08-08 | Xilinx, Inc. | System for scan testing of logic circuit networks |
| US4878174A (en) | 1987-11-03 | 1989-10-31 | Lsi Logic Corporation | Flexible ASIC microcomputer permitting the modular modification of dedicated functions and macroinstructions |
| US4871930A (en) | 1988-05-05 | 1989-10-03 | Altera Corporation | Programmable logic device with array blocks connected via programmable interconnect |
| JP2505039B2 (ja) * | 1989-02-03 | 1996-06-05 | 富士通株式会社 | 機能ブロック上を通過する配線の配線方法 |
| JPH02235156A (ja) | 1989-03-08 | 1990-09-18 | Canon Inc | 情報処理装置 |
| GB8906145D0 (en) | 1989-03-17 | 1989-05-04 | Algotronix Ltd | Configurable cellular array |
| US5274570A (en) | 1989-05-22 | 1993-12-28 | Mazda Motor Corporation | Integrated circuit having metal substrate |
| US5212652A (en) | 1989-08-15 | 1993-05-18 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure |
| US5206529A (en) * | 1989-09-25 | 1993-04-27 | Nec Corporation | Semiconductor integrated circuit device |
| JPH03210649A (ja) | 1990-01-12 | 1991-09-13 | Fujitsu Ltd | マイクロコンピュータおよびそのバスサイクル制御方法 |
| IT1249833B (it) | 1990-11-13 | 1995-03-28 | Tong Lung Metal Ind Co Ltd | Serratura a codice meccanico |
| US5121006A (en) | 1991-04-22 | 1992-06-09 | Altera Corporation | Registered logic macrocell with product term allocation and adjacent product term stealing |
| US5384499A (en) | 1991-04-25 | 1995-01-24 | Altera Corporation | High-density erasable programmable logic device architecture using multiplexer interconnections |
| US5241224A (en) | 1991-04-25 | 1993-08-31 | Altera Corporation | High-density erasable programmable logic device architecture using multiplexer interconnections |
| US5260611A (en) | 1991-09-03 | 1993-11-09 | Altera Corporation | Programmable logic array having local and long distance conductors |
| US20020130681A1 (en) * | 1991-09-03 | 2002-09-19 | Cliff Richard G. | Programmable logic array integrated circuits |
| US5260610A (en) | 1991-09-03 | 1993-11-09 | Altera Corporation | Programmable logic element interconnections for programmable logic array integrated circuits |
| US5550782A (en) | 1991-09-03 | 1996-08-27 | Altera Corporation | Programmable logic array integrated circuits |
| US5347181A (en) | 1992-04-29 | 1994-09-13 | Motorola, Inc. | Interface control logic for embedding a microprocessor in a gate array |
| WO1993025968A1 (en) | 1992-06-10 | 1993-12-23 | Furtek Frederick C | A modular computer based on reconfigurable logic |
| US5671355A (en) | 1992-06-26 | 1997-09-23 | Predacomm, Inc. | Reconfigurable network interface apparatus and method |
| US5339262A (en) | 1992-07-10 | 1994-08-16 | Lsi Logic Corporation | Method and apparatus for interim, in-situ testing of an electronic system with an inchoate ASIC |
| US5311114A (en) | 1992-10-27 | 1994-05-10 | Seeq Technology, Incorporated | Apparatus and method for full-duplex ethernet communications |
| GB9223226D0 (en) * | 1992-11-05 | 1992-12-16 | Algotronix Ltd | Improved configurable cellular array (cal ii) |
| US5361373A (en) | 1992-12-11 | 1994-11-01 | Gilson Kent L | Integrated circuit computing device comprising a dynamically configurable gate array having a microprocessor and reconfigurable instruction execution means and method therefor |
| US5414638A (en) * | 1992-12-18 | 1995-05-09 | Aptix Corporation | Programmable interconnect architecture |
| US5424589A (en) * | 1993-02-12 | 1995-06-13 | The Board Of Trustees Of The Leland Stanford Junior University | Electrically programmable inter-chip interconnect architecture |
| GB9303084D0 (en) | 1993-02-16 | 1993-03-31 | Inmos Ltd | Programmable logic circuit |
| WO1994028475A1 (en) | 1993-05-28 | 1994-12-08 | Regents Of The University Of California | Field programmable logic device with dynamic interconnections to a dynamic logic core |
| GB9312674D0 (en) | 1993-06-18 | 1993-08-04 | Pilkington Micro Electronics | Configurabel logic array |
| JPH0736858A (ja) | 1993-07-21 | 1995-02-07 | Hitachi Ltd | 信号処理プロセッサ |
| US6462578B2 (en) * | 1993-08-03 | 2002-10-08 | Btr, Inc. | Architecture and interconnect scheme for programmable logic circuits |
| JP3708541B2 (ja) | 1993-08-03 | 2005-10-19 | ザイリンクス， インコーポレイテッド | マイクロプロセサをベースとしたｆｐｇａ |
| US5457410A (en) * | 1993-08-03 | 1995-10-10 | Btr, Inc. | Architecture and interconnect scheme for programmable logic circuits |
| US5740404A (en) | 1993-09-27 | 1998-04-14 | Hitachi America Limited | Digital signal processor with on-chip select decoder and wait state generator |
| US5500943A (en) | 1993-11-02 | 1996-03-19 | Motorola, Inc. | Data processor with rename buffer and FIFO buffer for in-order instruction completion |
| JPH07142583A (ja) * | 1993-11-17 | 1995-06-02 | Fujitsu Ltd | 半導体集積回路及びそのレイアウト方法 |
| US5455525A (en) | 1993-12-06 | 1995-10-03 | Intelligent Logic Systems, Inc. | Hierarchically-structured programmable logic array and system for interconnecting logic elements in the logic array |
| JPH09509797A (ja) | 1993-12-13 | 1997-09-30 | ラティス・セミコンダクター・コーポレイション | プログラマブル論理デバイスに於ける特定用途向けモジュール |
| US5382107A (en) * | 1994-01-12 | 1995-01-17 | Nian; Jau-Jer | Foldable toothbrush |
| US5742179A (en) | 1994-01-27 | 1998-04-21 | Dyna Logic Corporation | High speed programmable logic architecture |
| US5574942A (en) | 1994-02-28 | 1996-11-12 | Intel Corporation | Hybrid execution unit for complex microprocessor |
| US5543640A (en) | 1994-03-15 | 1996-08-06 | National Semiconductor Corporation | Logical three dimensional interconnections between integrated circuit chips using a two dimensional multi-chip module |
| US5682107A (en) | 1994-04-01 | 1997-10-28 | Xilinx, Inc. | FPGA architecture with repeatable tiles including routing matrices and logic matrices |
| US6294928B1 (en) * | 1996-04-05 | 2001-09-25 | Altera Corporation | Programmable logic device with highly routable interconnect |
| US5689195A (en) | 1995-05-17 | 1997-11-18 | Altera Corporation | Programmable logic array integrated circuit devices |
| US5600845A (en) | 1994-07-27 | 1997-02-04 | Metalithic Systems Incorporated | Integrated circuit computing device comprising a dynamically configurable gate array having a microprocessor and reconfigurable instruction execution means and method therefor |
| US5574930A (en) | 1994-08-12 | 1996-11-12 | University Of Hawaii | Computer system and method using functional memory |
| US5732250A (en) | 1994-09-15 | 1998-03-24 | Intel Corporation | Multi-function microprocessor wait state mechanism using external control line |
| US5581199A (en) | 1995-01-04 | 1996-12-03 | Xilinx, Inc. | Interconnect architecture for field programmable gate array using variable length conductors |
| US5742180A (en) | 1995-02-10 | 1998-04-21 | Massachusetts Institute Of Technology | Dynamically programmable gate array with multiple contexts |
| US5537057A (en) | 1995-02-14 | 1996-07-16 | Altera Corporation | Programmable logic array device with grouped logic regions and three types of conductors |
| US5892961A (en) | 1995-02-17 | 1999-04-06 | Xilinx, Inc. | Field programmable gate array having programming instructions in the configuration bitstream |
| US5752035A (en) | 1995-04-05 | 1998-05-12 | Xilinx, Inc. | Method for compiling and executing programs for reprogrammable instruction set accelerator |
| US5748979A (en) | 1995-04-05 | 1998-05-05 | Xilinx Inc | Reprogrammable instruction set accelerator using a plurality of programmable execution units and an instruction page table |
| US5737631A (en) | 1995-04-05 | 1998-04-07 | Xilinx Inc | Reprogrammable instruction set accelerator |
| WO1996034346A1 (en) | 1995-04-28 | 1996-10-31 | Xilinx, Inc. | Microprocessor with distributed registers accessible by programmable logic device |
| GB9508931D0 (en) | 1995-05-02 | 1995-06-21 | Xilinx Inc | Programmable switch for FPGA input/output signals |
| US5701091A (en) | 1995-05-02 | 1997-12-23 | Xilinx, Inc. | Routing resources for hierarchical FPGA |
| WO1996035261A1 (en) * | 1995-05-03 | 1996-11-07 | Btr, Inc. | Scalable multiple level interconnect architecture |
| US5850564A (en) * | 1995-05-03 | 1998-12-15 | Btr, Inc, | Scalable multiple level tab oriented interconnect architecture |
| US5541530A (en) | 1995-05-17 | 1996-07-30 | Altera Corporation | Programmable logic array integrated circuits with blocks of logic regions grouped into super-blocks |
| US5592106A (en) | 1995-05-17 | 1997-01-07 | Altera Corporation | Programmable logic array integrated circuits with interconnection conductors of overlapping extent |
| US5900743A (en) | 1995-05-17 | 1999-05-04 | Altera Corporation | Programmable logic array devices with interconnect lines of various lengths |
| US5909126A (en) | 1995-05-17 | 1999-06-01 | Altera Corporation | Programmable logic array integrated circuit devices with interleaved logic array blocks |
| US5614840A (en) | 1995-05-17 | 1997-03-25 | Altera Corporation | Programmable logic array integrated circuits with segmented, selectively connectable, long interconnection conductors |
| EP0780017A1 (en) | 1995-07-10 | 1997-06-25 | Xilinx, Inc. | System comprising field programmable gate array and intelligent memory |
| US5654650A (en) * | 1995-12-11 | 1997-08-05 | Hewlett-Packard Company | High throughput FPGA control interface |
| US5804986A (en) * | 1995-12-29 | 1998-09-08 | Cypress Semiconductor Corp. | Memory in a programmable logic device |
| US5787007A (en) * | 1996-01-30 | 1998-07-28 | Xilinx, Inc. | Structure and method for loading RAM data within a programmable logic device |
| GB9604496D0 (en) * | 1996-03-01 | 1996-05-01 | Xilinx Inc | Embedded memory for field programmable gate array |
| US6570404B1 (en) * | 1996-03-29 | 2003-05-27 | Altera Corporation | High-performance programmable logic architecture |
| US6346824B1 (en) * | 1996-04-09 | 2002-02-12 | Xilinx, Inc. | Dedicated function fabric for use in field programmable gate arrays |
| US5949710A (en) * | 1996-04-10 | 1999-09-07 | Altera Corporation | Programmable interconnect junction |
| US6175952B1 (en) | 1997-05-27 | 2001-01-16 | Altera Corporation | Technique of fabricating integrated circuits having interfaces compatible with different operating voltage conditions |
| US5742181A (en) | 1996-06-04 | 1998-04-21 | Hewlett-Packard Co. | FPGA with hierarchical interconnect structure and hyperlinks |
| JPH1074840A (ja) * | 1996-08-29 | 1998-03-17 | Mitsubishi Electric Corp | 自動配置配線装置 |
| US5933023A (en) | 1996-09-03 | 1999-08-03 | Xilinx, Inc. | FPGA architecture having RAM blocks with programmable word length and width and dedicated address and data lines |
| US6034547A (en) * | 1996-09-04 | 2000-03-07 | Advantage Logic, Inc. | Method and apparatus for universal program controlled bus |
| US5825202A (en) * | 1996-09-26 | 1998-10-20 | Xilinx, Inc. | Integrated circuit with field programmable and application specific logic areas |
| KR19990071991A (ko) | 1996-10-10 | 1999-09-27 | 파레 호세 마리아 인센서 | 혼합-신호응용의프로토타이핑을위한공정및상기공정의응용을위한칩상에필드프로그램할수있는시스템 |
| US5977793A (en) | 1996-10-10 | 1999-11-02 | Altera Corporation | Programmable logic device with hierarchical interconnection resources |
| US6300794B1 (en) * | 1996-10-10 | 2001-10-09 | Altera Corporation | Programmable logic device with hierarchical interconnection resources |
| GB2321322B (en) | 1996-10-28 | 2001-10-10 | Altera Corp | Remote software technical support |
| US6005410A (en) * | 1996-12-05 | 1999-12-21 | International Business Machines Corporation | Interconnect structure between heterogeneous core regions in a programmable array |
| US5880598A (en) | 1997-01-10 | 1999-03-09 | Xilinx, Inc. | Tile-based modular routing resources for high density programmable logic device |
| US6427156B1 (en) * | 1997-01-21 | 2002-07-30 | Xilinx, Inc. | Configurable logic block with AND gate for efficient multiplication in FPGAS |
| US5889788A (en) | 1997-02-03 | 1999-03-30 | Motorola, Inc. | Wrapper cell architecture for path delay testing of embedded core microprocessors and method of operation |
| US6172990B1 (en) | 1997-06-19 | 2001-01-09 | Xaqti Corporation | Media access control micro-RISC stream processor and method for implementing the same |
| US5914616A (en) | 1997-02-26 | 1999-06-22 | Xilinx, Inc. | FPGA repeatable interconnect structure with hierarchical interconnect lines |
| US5963050A (en) * | 1997-02-26 | 1999-10-05 | Xilinx, Inc. | Configurable logic element with fast feedback paths |
| US5889411A (en) * | 1997-02-26 | 1999-03-30 | Xilinx, Inc. | FPGA having logic element carry chains capable of generating wide XOR functions |
| US5942913A (en) | 1997-03-20 | 1999-08-24 | Xilinx, Inc. | FPGA repeatable interconnect structure with bidirectional and unidirectional interconnect lines |
| US6204689B1 (en) | 1997-02-26 | 2001-03-20 | Xilinx, Inc. | Input/output interconnect circuit for FPGAs |
| US6150837A (en) * | 1997-02-28 | 2000-11-21 | Actel Corporation | Enhanced field programmable gate array |
| US5874834A (en) * | 1997-03-04 | 1999-02-23 | Xilinx, Inc. | Field programmable gate array with distributed gate-array functionality |
| US5847579A (en) | 1997-03-20 | 1998-12-08 | Xilinx, Inc. | Programmable logic array with improved interconnect structure |
| US5960191A (en) * | 1997-05-30 | 1999-09-28 | Quickturn Design Systems, Inc. | Emulation system with time-multiplexed interconnect |
| JP3024593B2 (ja) * | 1997-06-05 | 2000-03-21 | 日本電気株式会社 | レイアウト設計方法およびレイアウト設計装置 |
| US6011407A (en) | 1997-06-13 | 2000-01-04 | Xilinx, Inc. | Field programmable gate array with dedicated computer bus interface and method for configuring both |
| US6057707A (en) * | 1997-06-20 | 2000-05-02 | Altera Corporation | Programmable logic device incorporating a memory efficient interconnection device |
| US5970254A (en) | 1997-06-27 | 1999-10-19 | Cooke; Laurence H. | Integrated processor and programmable data path chip for reconfigurable computing |
| US5995424A (en) | 1997-07-16 | 1999-11-30 | Tanisys Technology, Inc. | Synchronous memory test system |
| JP3406809B2 (ja) * | 1997-08-27 | 2003-05-19 | 沖電気工業株式会社 | 自動配置配線装置のためのライブラリ |
| US6020755A (en) | 1997-09-26 | 2000-02-01 | Lucent Technologies Inc. | Hybrid programmable gate arrays |
| US6107824A (en) | 1997-10-16 | 2000-08-22 | Altera Corporation | Circuitry and methods for internal interconnection of programmable logic devices |
| US6286114B1 (en) * | 1997-10-27 | 2001-09-04 | Altera Corporation | Enhanced embedded logic analyzer |
| US6279045B1 (en) | 1997-12-29 | 2001-08-21 | Kawasaki Steel Corporation | Multimedia interface having a multimedia processor and a field programmable gate array |
| US6137308A (en) * | 1998-01-20 | 2000-10-24 | Cypress Semiconductor Corporation | Programmable interconnect matrix architecture for complex programmable logic device |
| US6370140B1 (en) * | 1998-01-20 | 2002-04-09 | Cypress Semiconductor Corporation | Programmable interconnect matrix architecture for complex programmable logic device |
| US6265895B1 (en) * | 1998-01-30 | 2001-07-24 | Altera Corporation | Programmable logic device incorporating a memory efficient interconnection device |
| US6096091A (en) | 1998-02-24 | 2000-08-01 | Advanced Micro Devices, Inc. | Dynamically reconfigurable logic networks interconnected by fall-through FIFOs for flexible pipeline processing in a system-on-a-chip |
| US6104208A (en) * | 1998-03-04 | 2000-08-15 | Altera Corporation | Programmable logic device incorporating function blocks operable as wide-shallow RAM |
| US6199192B1 (en) * | 1998-03-06 | 2001-03-06 | Xilinix, Inc. | Method and apparatus for assigning signal routes via an interconnect-multiplexer in a PLD |
| US6289412B1 (en) * | 1998-03-13 | 2001-09-11 | Legend Design Technology, Inc. | Layout synopsizing process for efficient layout parasitic extraction and circuit simulation in post-layout verification |
| US6178541B1 (en) | 1998-03-30 | 2001-01-23 | Lsi Logic Corporation | PLD/ASIC hybrid integrated circuit |
| US6084429A (en) | 1998-04-24 | 2000-07-04 | Xilinx, Inc. | PLD having a window pane architecture with segmented and staggered interconnect wiring between logic block arrays |
| US7389487B1 (en) * | 1998-04-28 | 2008-06-17 | Actel Corporation | Dedicated interface architecture for a hybrid integrated circuit |
| US6218859B1 (en) | 1998-05-26 | 2001-04-17 | Altera Corporation | Programmable logic device having quadrant layout |
| US6163166A (en) | 1998-05-27 | 2000-12-19 | Altera Corporation | Programmable logic device with selectable schmitt-triggered and threshold-triggered buffers |
| US6480989B2 (en) | 1998-06-29 | 2002-11-12 | Lsi Logic Corporation | Integrated circuit design incorporating a power mesh |
| US6282627B1 (en) | 1998-06-29 | 2001-08-28 | Chameleon Systems, Inc. | Integrated processor and programmable data path chip for reconfigurable computing |
| US6467009B1 (en) | 1998-10-14 | 2002-10-15 | Triscend Corporation | Configurable processor system unit |
| US6343207B1 (en) | 1998-11-03 | 2002-01-29 | Harris Corporation | Field programmable radio frequency communications equipment including a configurable if circuit, and method therefor |
| US6154051A (en) | 1998-11-05 | 2000-11-28 | Vantis Corporation | Tileable and compact layout for super variable grain blocks within FPGA device |
| JP2000150894A (ja) | 1998-11-13 | 2000-05-30 | Sony Corp | 半導体装置及びその製造方法 |
| US6081473A (en) * | 1998-12-15 | 2000-06-27 | Lattice Semiconductor Corporation | FPGA integrated circuit having embedded sram memory blocks each with statically and dynamically controllable read mode |
| US6181163B1 (en) | 1999-01-21 | 2001-01-30 | Vantis Corporation | FPGA integrated circuit having embedded SRAM memory blocks and interconnect channel for broadcasting address and control signals |
| US6604230B1 (en) * | 1999-02-09 | 2003-08-05 | The Governing Counsel Of The University Of Toronto | Multi-logic device systems having partial crossbar and direct interconnection architectures |
| US6184712B1 (en) | 1999-02-25 | 2001-02-06 | Xilinx, Inc. | FPGA configurable logic block with multi-purpose logic/memory circuit |
| US6356987B1 (en) | 1999-03-10 | 2002-03-12 | Atmel Corporation | Microprocessing device having programmable wait states |
| JP3304912B2 (ja) * | 1999-03-24 | 2002-07-22 | 日本電気株式会社 | Ａｓｉｃ設計方法およびａｓｉｃ設計装置 |
| US6271679B1 (en) * | 1999-03-24 | 2001-08-07 | Altera Corporation | I/O cell configuration for multiple I/O standards |
| US6301696B1 (en) | 1999-03-30 | 2001-10-09 | Actel Corporation | Final design method of a programmable logic device that is based on an initial design that consists of a partial underlying physical template |
| US6211697B1 (en) | 1999-05-25 | 2001-04-03 | Actel | Integrated circuit that includes a field-programmable gate array and a hard gate array having the same underlying structure |
| US6634008B1 (en) * | 1999-06-20 | 2003-10-14 | Fujitsu Limited | Methodology server based integrated circuit design |
| GB2351824B (en) * | 1999-07-02 | 2004-03-31 | Altera Corp | Embedded memory blocks for programmable logic |
| US6272451B1 (en) | 1999-07-16 | 2001-08-07 | Atmel Corporation | Software tool to allow field programmable system level devices |
| JP3677181B2 (ja) | 1999-09-06 | 2005-07-27 | 株式会社東芝 | 可変抵抗回路及びｄ／ａ変換器 |
| US6590419B1 (en) * | 1999-10-12 | 2003-07-08 | Altera Toronto Co. | Heterogeneous interconnection architecture for programmable logic devices |
| JP3512166B2 (ja) | 1999-11-26 | 2004-03-29 | 松下電器産業株式会社 | プログラマブルロジックデバイスの設定方法 |
| US6519753B1 (en) | 1999-11-30 | 2003-02-11 | Quicklogic Corporation | Programmable device with an embedded portion for receiving a standard circuit design |
| US6434735B1 (en) | 1999-12-16 | 2002-08-13 | Lsi Logic Corporation | Method for programming an FPGA and implementing an FPGA interconnect |
| US6588006B1 (en) | 1999-12-16 | 2003-07-01 | Lsi Logic Corporation | Programmable ASIC |
| US6864710B1 (en) * | 1999-12-30 | 2005-03-08 | Cypress Semiconductor Corp. | Programmable logic device |
| US6255849B1 (en) * | 2000-02-04 | 2001-07-03 | Xilinx, Inc. | On-chip self-modification for PLDs |
| US7227918B2 (en) | 2000-03-14 | 2007-06-05 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US6904527B1 (en) * | 2000-03-14 | 2005-06-07 | Xilinx, Inc. | Intellectual property protection in a programmable logic device |
| US6539508B1 (en) | 2000-03-15 | 2003-03-25 | Xilinx, Inc. | Methods and circuits for testing programmable logic |
| US6608500B1 (en) * | 2000-03-31 | 2003-08-19 | Cypress Semiconductor Corp. | I/O architecture/cell design for programmable logic device |
| US6587995B1 (en) | 2000-04-19 | 2003-07-01 | Koninklijke Philips Electronics N.V. | Enhanced programmable core model with integrated graphical debugging functionality |
| US6362650B1 (en) * | 2000-05-18 | 2002-03-26 | Xilinx, Inc. | Method and apparatus for incorporating a multiplier into an FPGA |
| US20020066088A1 (en) * | 2000-07-03 | 2002-05-30 | Cadence Design Systems, Inc. | System and method for software code optimization |
| US6353331B1 (en) | 2000-07-10 | 2002-03-05 | Xilinx, Inc. | Complex programmable logic device with lookup table |
| US6507942B1 (en) | 2000-07-11 | 2003-01-14 | Xilinx , Inc. | Methods and circuits for testing a circuit fabrication process for device uniformity |
| US6693456B2 (en) * | 2000-08-04 | 2004-02-17 | Leopard Logic Inc. | Interconnection network for a field programmable gate array |
| US6429681B1 (en) * | 2000-08-23 | 2002-08-06 | Altera Corporation | Programmable logic device routing architecture to facilitate register re-timing |
| US6476636B1 (en) * | 2000-09-02 | 2002-11-05 | Actel Corporation | Tileable field-programmable gate array architecture |
| US6538470B1 (en) * | 2000-09-18 | 2003-03-25 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
| US6518787B1 (en) | 2000-09-21 | 2003-02-11 | Triscend Corporation | Input/output architecture for efficient configuration of programmable input/output cells |
| JP2004512716A (ja) * | 2000-10-02 | 2004-04-22 | アルテラ・コーポレイション | 専用プロセッサ装置を含むプログラマブルロジック集積回路装置 |
| US6611951B1 (en) | 2000-11-30 | 2003-08-26 | Lsi Logic Corporation | Method for estimating cell porosity of hardmacs |
| US7302670B2 (en) * | 2000-12-21 | 2007-11-27 | Bryan Darrell Bowyer | Interactive interface resource allocation in a behavioral synthesis tool |
| US6662285B1 (en) | 2001-01-09 | 2003-12-09 | Xilinx, Inc. | User configurable memory system having local and global memory blocks |
| US6522167B1 (en) | 2001-01-09 | 2003-02-18 | Xilinx, Inc. | User configurable on-chip memory system |
| US6532572B1 (en) | 2001-03-14 | 2003-03-11 | Lsi Logic Corporation | Method for estimating porosity of hardmacs |
| US6650140B2 (en) * | 2001-03-19 | 2003-11-18 | Altera Corporation | Programmable logic device with high speed serial interface circuitry |
| GB2374242B (en) * | 2001-04-07 | 2005-03-16 | Univ Dundee | Integrated circuit and related improvements |
| US6541991B1 (en) | 2001-05-04 | 2003-04-01 | Xilinx Inc. | Interface apparatus and method for testing different sized ball grid array integrated circuits |
| US6653862B2 (en) * | 2001-05-06 | 2003-11-25 | Altera Corporation | Use of dangling partial lines for interfacing in a PLD |
| US7236008B1 (en) * | 2001-05-06 | 2007-06-26 | Altera Corporation | Multiple size memories in a programmable logic device |
| US6605962B2 (en) * | 2001-05-06 | 2003-08-12 | Altera Corporation | PLD architecture for flexible placement of IP function blocks |
| US6601227B1 (en) | 2001-06-27 | 2003-07-29 | Xilinx, Inc. | Method for making large-scale ASIC using pre-engineered long distance routing structure |
| US6510548B1 (en) | 2001-08-03 | 2003-01-21 | Xilinx, Inc. | Method for providing pre-designed modules for programmable logic devices |
| US6798239B2 (en) | 2001-09-28 | 2004-09-28 | Xilinx, Inc. | Programmable gate array having interconnecting logic to support embedded fixed logic circuitry |
| US6742172B2 (en) * | 2002-03-29 | 2004-05-25 | Altera Corporation | Mask-programmable logic devices with programmable gate array sites |
| US20040004239A1 (en) * | 2002-07-08 | 2004-01-08 | Madurawe Raminda U. | Three dimensional integrated circuits |
| US6937064B1 (en) * | 2002-10-24 | 2005-08-30 | Altera Corporation | Versatile logic element and logic array block |
| US8174287B2 (en) * | 2009-09-23 | 2012-05-08 | Avaya Inc. | Processor programmable PLD device |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7058920B2 (en) * | 2001-05-06 | 2006-06-06 | Altera Corporation | Methods for designing PLD architectures for flexible placement of IP function blocks |
| US9094014B2 (en) | 2001-05-06 | 2015-07-28 | Altera Corporation | PLD architecture for flexible placement of IP function blocks |
| JP2015502660A (ja) * | 2011-11-22 | 2015-01-22 | マーベル ワールド トレード リミテッド | システムオンチップ内のメモリ回路および論理回路のレイアウト |
| WO2021166031A1 (ja) * | 2020-02-17 | 2021-08-26 | 日本電信電話株式会社 | オフロードサーバ、オフロード制御方法およびオフロードプログラム |
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