CN111696979B - 半导体封装结构 - Google Patents

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Abstract

本发明公开一种半导体封装结构，包括：基板，包括：具有第一布线结构的第一基板分区；与所述第一基板分区相邻并具有第二布线结构的第二基板分区，其中，所述第一基板分区和所述第二基板分区由第一模制材料包围；第一半导体晶粒，设置在所述基板上方并电耦合至所述第一布线结构；以及第二半导体晶粒，设置在所述基板上方并电耦合至所述第二布线结构。本发明采用较小的基板分区形成一块基板，这样避免了较大基板可能由于产品良率低，应力集中等原因造成的基板不合格，易损坏等问题，从而可以提高了半导体封装结构的可靠性，并且可以通过若干基板分区的组合满足不同的需求，提高了半导体封装结构设计灵活性。

Description

半导体封装结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体封装结构。
背景技术
半导体封装不仅可以为半导体晶粒提供环境污染物的保护，而且还可以提供半导体封装所封装的半导体晶粒与基板(例如印刷电路板(PCB，printed circuit board))之间的电连接。例如，半导体晶粒可以封装在封装材料(encapsulating material)中，并且以迹线(trace)电连接到基板。
然而，这样的半导体封装的问题在于在封装过程中半导体封装经受了不同的温度。由于各种基板和半导体晶粒材料的不同热膨胀系数(CTE，coefficients of thermalexpansion)，半导体封装可能会承受很高地应力。结果，半导体封装可能会出现翘曲(warping)或破裂(cracking)，从而可能损坏半导体晶粒和基板之间的电连接，并且可能降低半导体封装的可靠性。
在相对较大的封装，例如50mm×50mm或更大的封装的情况中，这种问题更加严重。因此，希望有一种新型的半导体封装结构。
发明内容
有鉴于此，本发明提供一种半导体封装结构，以提高半导体封装的可靠性。
根据本发明的第一方面，公开一种半导体封装结构，包括：
基板，包括：具有第一布线结构的第一基板分区；与第一基板分区相邻并具有第二布线结构的第二基板分区，其中，第一基板分区和第二基板分区由第一模制材料包围；
第一半导体晶粒，设置在所述基板上方并电耦合至第一布线结构；以及
第二半导体晶粒，设置在所述基板上方并电耦合至第二布线结构。
根据本发明的第二方面，公开一种半导体封装结构，包括：
第一基板，具有第一布线结构；
第二基板，具有第二布线结构，其中，所述第一基板和所述第二基板并排设置；
重分布层，设置在所述第一基板和所述第二基板上，其中所述重分布层电耦合到所述第一布线结构和所述第二布线结构；以及
框架，围绕所述第一基板和所述第二基板。
根据本发明的第三方面，公开一种半导体封装结构，包括：
第一基板，具有第一布线结构；
第二基板，具有第二布线结构，其中，所述第一基板和所述第二基板并排设置。
第一半导体晶粒，设置在所述第一基板上方并电耦合至第一布线结构；
第二半导体晶粒，设置在所述第二基板上方并电耦合至第二布线结构；
第一天线结构，设置在所述第一基板上并电连接至第一布线结构；以及
第二天线结构，布置在所述第二基板上方并电耦合至第二布线结构。
本发明的半导体封装结构的基板包括第一基板分区与第二布线结构的第二基板分区，因此本发明采用较小的基板分区形成一块基板，这样避免了较大基板可能由于产品良率低，应力集中等原因造成的基板不合格，易损坏等问题，从而可以提高了半导体封装结构的可靠性，并且可以通过若干基板分区的组合满足不同的需求，提高了半导体封装结构设计灵活性。
附图说明
图1A是根据本发明的一些实施例的半导体封装结构的横截面图；
图1B是根据本发明的一些其他实施例的半导体封装结构的横截面图；
图1C是图1A所示的半导体封装结构的基板中孔的布置的平面图；
图2A至2B是示出根据本发明的一些实施例的半导体封装结构的基板中孔的形状的平面图；
图3A至3B是示出根据本发明的一些实施例的半导体封装结构的基板中的孔的布置的平面图；
图4A至4C是示出根据本发明的一些实施例的半导体封装结构的基板中的孔的位置的平面图；
图5A-5B是根据本发明的一些实施例的半导体封装结构的截面图；
图6A-6C是根据本发明的一些实施例的半导体封装结构的平面图；
图7是根据本发明的一些实施例的半导体封装结构的截面图；
图8是根据本发明的一些实施例的半导体封装结构的平面图。
具体实施方式
以下描述是实施本发明的最佳构想模式。进行该描述是为了说明本发明的一般原理，而不应被认为是限制性的。本发明的范围由所附权利要求书确定。
关于特定实施例并且参考某些附图描述了本发明，但是本发明不限于此，而是仅由权利要求书来限制。所描述的附图仅是示意性的而非限制性的。在附图中，出于说明的目的，一些元件的尺寸可能被放大并且未按比例绘制。在本发明的实践中，尺寸和相对尺寸不对应于实际尺寸。
图1A是根据本发明的一些实施例的半导体封装结构100a的横截面图。图1C是图1A所示的半导体封装结构100a的基板101中的孔布置的平面图，并且图1A是沿着图1C中的虚线I-I'截取的半导体封装结构100a的横截面图。
附加的特征可以添加到半导体封装结构100a。对于不同的实施例，下面描述的一些特征可以替换或消除。为了简化图示，在图1A和图1C中仅示出了半导体封装结构100a的一部分。在一些实施例中，半导体封装结构100a可以包括晶圆级(wafer-level)半导体封装，例如倒装芯片(flip-chip)半导体封装。
参照图1A至1C，半导体封装结构100a可以安装在基座(图未示)上。在一些实施例中，半导体封装结构100a可以是系统级芯片(SOC，system-on-chip)封装结构。而且，基座可以包括印刷电路板(PCB，printed circuit board)并且可以由聚丙烯(PP，polypropylene)形成。在一些实施例中，基座可以包括封装基板。半导体封装结构100a通过接合(bonding)制程安装在基座上。例如，半导体封装结构100a包括凸块结构111。在一些实施例中，凸块结构111可以是导电球结构(例如球栅阵列(BGA，ball grid array))，导电柱(pillar)结构或导电膏(paste)结构，并且通过接合制程电耦合到基座。
在本实施例中，半导体封装结构100a包括基板101。基板101中具有布线(wiring)结构。在一些实施例中，基板101中的布线结构是扇出(fan-out)结构，并且可以包括一个或多个导电焊盘103、导电通孔105、导电层107和导电柱109。在这种情况下，基板101中的布线结构可以设置在一个或多个金属间介电(IMD，inter-metal dielectric)层中。在一些实施例中，IMD层可以由有机材料形成，所述有机材料包括聚合物基础材料(polymer basematerial)，包括氮化硅(SiNx)、氧化硅(SiOx)、石墨烯等的非有机材料(non-organicmaterial)。例如，IMD层由聚合物基材制成。应该注意的是，图中示出的IMD层、导电焊盘103、导电通孔105、导电层107和导电柱109的数量和构造仅是一些示例，而不是对本发明的限制。
此外，半导体封装结构100a还包括通过多个导电结构119接合到基板101上的第一半导体晶粒115a和第二半导体晶粒115b。基板101具有第一表面101a和与第一表面101a相对的第二表面101b，其中第一表面101a面向第一半导体晶粒115a和第二半导体晶粒115b，并且第二表面101b面向上述基座。导电结构119设置在第一表面101a之上并且在第一半导体晶粒115a和第二半导体晶粒115b之下，并且凸块结构111设置在基板101的第二表面101b上。
在一些实施例中，第一半导体晶粒115a和第二半导体晶粒115b通过导电结构119和基板101中的布线结构电耦合到凸块结构111。另外，导电结构119可以是可控塌陷芯片连接(C4，Controlled Collapse Chip Connection)结构。应该注意的是，集成在半导体封装结构100a中的半导体晶粒的数量不限于本实施例中公开的半导体晶粒的数量。
在一些实施例中，第一半导体晶粒115a和第二半导体晶粒115b是主动装置(active device)。例如，第一半导体晶粒115a和第二半导体晶粒115b可以是逻辑晶粒，包括中央处理单元(CPU，central processing unit)，图形处理单元(GPU，graphicsprocessing unit)，动态随机存取存储器(DRAM，dynamic random access memory)控制器或上述这些任意组合。在一些其他实施例中，一个或多个被动装置(passive device)也接合到基板101上。
第一半导体晶粒115a和第二半导体晶粒115b并排(side-by-side)布置。在一些实施例中，第一半导体晶粒115a和第二半导体晶粒115b由模制材料(molding material)117分隔开。模制材料117围绕第一半导体晶粒115a和第二半导体晶粒115b，并且毗连(adjoin)于第一半导体晶粒115a和第二半导体晶粒115b的侧壁。在一些实施例中，模制材料117包括非导电材料，例如环氧树脂，树脂，可模制聚合物或另一合适的模制材料。在一些实施例中，模制材料117在为大量液体时施加，然后通过化学反应固化。在一些其他实施例中，模制材料117是作为凝胶或可延展固体施加的紫外(UV，ultraviolet)固化聚合物或热固化聚合物，然后通过UV或热固化过程固化。模制材料117可以用模具(图未示)固化。
在一些实施例中，第一半导体晶粒115a和第二半导体晶粒115b背对着基板101的第一表面101a的表面由模制材料117暴露，这样使得散热装置(图未示)可以直接附接到第一半导体晶粒115a和第二半导体晶粒115b的表面。因此，可以提高半导体封装结构100a的散热效率，这种结构是大功率应用的优选，特别是对于大尺寸半导体封装结构，例如50mm×50mm的封装结构。
半导体封装结构100a还包括布置在模制材料117、第一半导体晶粒115a和第二半导体晶粒115b之下，并且在导电结构119之间的聚合物材料121。半导体封装结构100a还包括插入在基板101的第一表面101a和聚合物材料121之间的底部填充层123。此外，基板101还可以包括重分布层结构120，重分布层结构120位于导电柱109之上，并位于底部填充层123之下，重分布层结构120电连接导电柱109和导电结构119，从而使第一半导体晶粒115a和第二半导体晶粒115b电耦合到凸块结构111。在一些实施例中，第一半导体晶粒115a、第二半导体晶粒115b和模制材料117由底部填充层123包围。聚合物材料121和底部填充层123设置为补偿基板101、导电结构119、第一半导体晶粒115a和第二半导体晶粒115b之间的不同热膨胀系数(CTE，coefficients of thermal expansion)。
另外，半导体封装结构100a包括通过黏合层(adhesive layer)112附接到基板101的第一表面101a的框架(frame)113。第一半导体晶粒115a和第二半导体晶粒115b由框架113和黏合层112所包围。在一些实施例中，框架113和黏合层112通过间隙(gap)与底部填充层123分离。基板101具有第一边缘101E1和与第一边缘101E1相对的第二边缘101E2。在一些实施例中，第一边缘101E1和第二边缘101E2与框架113的侧壁和黏合层112共面。
仍然参照图1A，半导体封装结构100a的基板101包括形成在第二表面101b上的第一孔110a和第二孔110b。在一些实施例中，第一孔110a和第二孔110b中的至少一个从第二表面101b穿透基板101到第一表面101a。尽管图1A所示的第一孔110a和第二孔110b贯穿基板101，但在其他一些实施例中，第一孔110a和第二孔110b都不从第二表面101b穿透到第一表面101a。也就是说，第一孔110a和第二孔110b可以是通孔或盲孔，或者其中一个是通孔而另一个是盲孔。并且孔可以是台阶孔、沉孔等。在一些实施例中，第一半导体晶粒115a覆盖第一孔110a，并且第二半导体晶粒115b覆盖第二孔110b。换句话说，第一孔110a位于基板101上的第一半导体晶粒115a的投影内，并且第二孔110b位于基板101上的第二半导体晶粒115b的投影内，其中投影的方向是从第一半导体晶粒115a和第二半导体晶粒115b的上方竖直向下的。本实施例中第一孔110a和第二孔110b可以是中空的结构，其中未填充材料。当然也可以根据需要填充合适的材料(下文中将描述)。
具体地，在第一半导体晶粒115a和第二半导体晶粒115b之间具有中心线C-C’。其中中心线C-C’到第一半导体晶粒115a和第二半导体晶粒115b的距离可以相等。第一孔110a设置为比基板101的第一边缘101E1更靠近中心线C-C’，并且第二孔110b设置为比基板101的第二边缘101E2更靠近中心线C-C’。虽然在图1A所示的基板101中只有两个孔，但应该注意的是，本发明的其他实施例中对于在基板101中形成的孔的数目没有限制。
在一些实施例中，第一孔110a和第二孔110b通过激光钻孔(laser drilling)制程或其他适用的制程形成。应该注意的是，第一孔110a和第二孔110b可以通过与基板101的布线结构中的导电柱109相同的成形制程来形成。此外，第一半导体晶粒115a和第二半导体晶粒115b是在基板101中形成孔之后再接合到基板101。因此，可以防止第一半导体晶粒115a和第二半导体晶粒115b的损坏。
参考图1C，图1C是图1A中所示的半导体封装结构100a的基板101中的孔的布置的平面图，并且图1A是沿着图1C中的虚线I-I'截取的半导体封装结构100a的横截面图。应该注意的是，图1C是从半导体封装结构100a的底部看的平面图。换句话说，图1C是从基板101的第二表面101b看过去的平面图，而第二表面101b上设置有凸起结构111。特别地，为了简洁起见图1C中省略了凸块结构111。
如图1C所示，基板101包括多于两个的孔。特别地，基板101还包括形成在第二表面101b上的第三孔110c和第四孔110d。第一半导体晶粒115a覆盖第三孔110c，并且第二半导体晶粒115b覆盖第四孔110d。另外，基板101具有中心101C，并且第一孔101a，第二孔101b，第三孔110c以及第四孔110d设置为比基板101的第一边缘101E1和第二边缘101E2更靠近中心101C的位置。其中中心101C可以位于中心线C-C’上，并且可以与第一半导体晶粒115a和第二半导体晶粒115b的上下边缘等距。此外，从一个方向上(例如从图中的横向)看，第一孔110a和第二孔110b成一排，第三孔110c和第四孔110d成一排，并且这两排相互平行且垂直于中心线C-C’。从另一个方向上(例如从图中的竖向)看，第一孔110a和第三孔110c成一排，第二孔110b和第四孔110d成一排，并且这两排相互平行且平行于中心线C-C’。也就是每排的孔的数量可以是相同，当然，每排的孔的数量也可以是不同的，还可以设置第五孔、第六孔、第七孔、第八孔等等。此外，第一孔110a可以与第二孔110b关于中心线C-C’对称地设置，第三孔110c可以与第四孔110d关于中心线C-C’对称地设置，第一孔110a和第三孔110c可以与第二孔110b和第四孔110d关于中心线C-C’对称地设置。第一孔110a可以与第四孔110d关于中心101C对称地设置，第二孔110b可以与第三孔110c关于中心101C对称地设置。本实施例中孔对称地设置可以提高封装结构的稳定性，并且方便生产制造。
形成在基板101中的孔，例如第一孔110a、第二孔110b、第三孔110c和第四孔110d设计为释放(release)基板101中的应力，特别是集中于两个半导体晶粒(即第一半导体晶粒115a和第二半导体晶粒115b)之间的交界面(interface)之下的区域的应力。由于基板101和半导体晶粒的热膨胀系数(CTE)不同，半导体封装结构100a可能受到很高地应力，因此形成在基板101中的孔可以解决因CTE不匹配(mismatch)引起的翘曲(warping)或开裂(cracking)的问题。具体地，孔的设置给基板的形变留出了空间。例如当半导体封装结构受热时，基板和半导体晶粒会受热膨胀，因基板和半导体晶粒的热膨胀系数不同，基板和半导体晶粒产生的形变将不同，若未设置孔，则基板可能形变过大而产生翘曲或开裂，或者与半导体晶粒之间的电接触出现故障。而本实施例中孔的设置将会给基板的形变提供空间，基板在产生形变时，可以向孔中的区域延伸，从而释放基板中的应力。因此，半导体封装结构100a内的电连接可能不会因翘曲或开裂而损坏，半导体封装结构100a的可靠性可能会增加。
图1B是根据本发明的一些其他实施例的半导体封装结构100b的横截面图。为了简洁起见，在下文实施例中省略了与之前参照图1A所描述的相同或相似的元件的描述。
如图1B所示，半导体封装结构100b包括填充在第一孔110a和第二孔110b中的应力缓冲层125。应力缓冲层125由诸如硅树脂(silicone resin)或橡胶(rubber)的聚合物材料制成。在一些实施例中，应力缓冲层125由诸如味之素复合薄膜(ABF，Ajinomoto Build-upFilm)之类的有机树脂制成。
此外，应力缓冲层125可以通过旋涂(spin coating)制程形成。在一些其他实施例中，应力缓冲层125的材料可以分配在第一孔110a和第二孔110b中，并且可以去除应力缓冲层125的材料的多余部分。在一些实施例中，应力缓冲层125可以在将第一半导体晶粒115a和第二半导体晶粒115b接合到基板101之前形成。
在一些实施例中，应力缓冲层125可填充第一孔110a和第二孔110b，并且应力缓冲层125的表面与基板101的第二表面101b齐平。在一些其他实施例中根据实际的制造制程，应力缓冲层125的表面可能不与基板101的第二表面101b齐平。
使用应力缓冲层125填充第一孔110a和第二孔110b可以提供如下优点：在基板101的处理(handling)制程期间防止杂质和灰尘落入第一孔110a和第二孔110b中。此外，半导体封装结构100b的热膨胀系数不匹配所导致的翘曲或开裂问题可通过形成于基板101中的孔(包括第一孔110a与第二孔110b)及应力缓冲层125来解决。因此，半导体封装结构100b内的电连接可能不会因翘曲或开裂而损坏，半导体封装结构100b的寿命(lifespan)可能会增加。
图2A是示出根据本发明一些实施例的半导体封装结构200a的基板201A中的孔的形状的平面图，图2B是示出根据本发明一些实施例的半导体封装结构200b的基板201B中的孔的形状的平面图。为了简洁起见，在下文实施例中省略了与之前参照图1C所描述的相同或相似的元件的描述。
参照图2A，半导体封装结构200a具有在基板201A中的孔A，B，C，D，E，F，G，H，I，J，K和L，基板201A中的孔的数量远大于半导体封装结构100a的基板101中的孔的数量。如图2A所示，第一半导体晶粒115a覆盖孔A，B，C，D，E和F，并且第二半导体晶粒115B覆盖孔G，H，I，J，K和L。换句话说，孔A-F位于基板201A上的第一半导体晶粒115a的投影内，并且孔G-L位于基板201A上的第二半导体晶粒115b的投影内。
具体地，孔A，B和C排列成第一排，孔D，E和F排列成第二排，孔G，H和I排列成第三排，孔J，K和L排列在第四排中。第一排，第二排，第三排和第四排平行于第一半导体晶粒115a和第二半导体晶粒115b的中心线C-C’。
参照图2B，半导体封装结构200b中的基板201B具有与基板201A的孔A-L相同的方式布置的孔a，b，c，d，e，f，g，h，i，j，k和l。基板201A和基板201B之间的区别在于，在平面图中，孔a-1具有圆形形状。与在平面图中具有矩形形状的基板201A中的孔A-L相比，由于孔a-1为圆形，能够防止集中在基板201B中的孔A-L的角落处的应力问题。因此，可以进一步减少半导体封装结构200b的基板201B产生开裂问题的可能性。
在一些实施例中，应力缓冲层可以可选地形成在半导体封装结构200a的孔A-L中以及半导体封装结构200b的孔a-1中。应该注意的是，在图2A的平面图中，孔A-L关于中心线C-C’对称地设置，并且在图2B的平面图中，孔a-1关于中心线C-C’对称地设置。在其他一些实施例中，在图2A的平面图中，孔A-L关于基板201A的中心201C对称地设置，并且在图2B的平面图中，孔a-l关于基板201B的中心201C’对称地设置。
图3A是示出根据与本发明的一些实施例的半导体封装结构300a的基板301A中的孔的布置的平面图，并且图3B是示出根据与本发明的一些实施例的半导体封装结构300b的基板301B中的孔的布置的平面图。为了简洁起见，在下文实施例中省略了与之前参照图2A所描述的相同或相似的元件的描述。
参照图3A，半导体封装结构300a在基板301A中具有孔A，B，C，D，E和F。第一半导体晶粒115a覆盖孔A，B和C，并且第二半导体晶粒115b覆盖孔D，E和F。换句话说，孔A-C位于基板301A上的第一半导体晶粒115a的投影内，并且孔D-F位于基板301A上的第二半导体晶粒115b的投影内。
应该注意的是，孔A-F径向地围绕基板301A的中心301C布置。也就是说，孔A-F中的每一个的中心到中心301C的距离是相等的。在一些其他实施例中，孔A-F径向围绕中心布置，并且该中心位于第一半导体晶粒115a和第二半导体晶粒115b之间。
与图2A的半导体基板200a相比，具有径向围绕排列的孔A-F的半导体封装结构300a的基板301A中的应力能够更有效地释放。换句话说，为了获得与半导体封装结构200a相同的应力释放效果，半导体封装结构300a的基板301A中的孔的数量可以小于半导体封装结构200a的基板201A中的孔的数量。然而，具有平行于中心线C-C’排列的孔A-L的半导体封装结构200a的基板201A比具有径向围绕排列的孔A-F的半导体封装结构300a的基板301A更容易制造。
参考图3B，半导体封装结构300b中的基板301B具有在基板301B中交错(stagger)布置的孔a，b，c，d，e，f，g，h，i，j，k，l，m和n。具体而言，孔a-g被第一半导体晶粒115a覆盖并且沿中心线C-C’的方向交错布置，孔h-n被第二半导体晶粒115b覆盖并且沿着中心线C-C’的方向交错布置。具体的，从一个方向上(例如从图中的横向)看，孔c、j成一排，孔a、f、h、m成一排，孔d、k成一排，孔b、g、i、n成一排，孔e、l成一排，并且这五排相互平行且垂直于中心线C-C’。从另一个方向上(例如从图中的竖向)看，孔a、b成一排，孔c、d、e成一排，孔f、g成一排，孔h、i成一排，孔j、k、l成一排，孔m、n成一排，并且这六排相互平行且平行于中心线C-C’。也就是说，每排的孔的数量可以不相同。
与图2A中的半导体封装结构200a以及图3A中的半导体封装结构300a相比，半导体封装结构300b的基板301B可以结合上述半导体封装结构200a的基板201A的孔的布置以及半导体封装结构300a的基板301A的孔的布置的有益效果。具体而言，可以容易地制造基板301B中的孔a-n，并且可以高效地释放基板301B中的应力。
在一些实施例中，应力缓冲层可以可选地形成在半导体封装结构300a的孔A-F和半导体封装结构300b的孔a-n中。应该注意的是，孔A-F在图3A的平面图中关于中心线C-C’对称地设置，并且孔a-n在图3B的平面图中关于中心线C-C’对称地设置。在其他一些实施例中，在图3A的平面图中孔A-F关于基板301A的中心301C对称地设置，并且在图3B的平面图中孔a-n关于基板301B的中心301C’对称地设置。
此外，图4C是示出根据与本发明的一些实施例的半导体封装结构400c的基板501A中的孔的布置的平面图。为了简洁起见，在下文实施例中省略了与之前参照图2A所描述的相同或相似的元件的描述。
参照图4C，半导体封装结构400c在基板501A中具有在基板501A中交错布置的孔A，B，C，D，E和F。第一半导体晶粒115a覆盖孔A，C和E，并且第二半导体晶粒115b覆盖孔B，D和F。换句话说，孔A，C和E位于基板501A上的第一半导体晶粒115a的投影内，并且孔B，D和F位于基板501A上的第二半导体晶粒115b的投影内。
具体的，从一个方向上(例如从图中的横向)看，孔A、B成一排，孔E、F成一排，孔C、D成一排,并且这三排相互平行且垂直于中心线C-C’。从另一个方向上(例如从图中的竖向)看，孔A、C成一排，孔B、D成一排，并且这两排相互平行且平行于中心线C-C’，而孔E不与孔A、C在一排，孔F不与孔B、D在一排。也就是说，从一个方向上每排的孔的数量可以是相同的，而从另一个方向上每排的孔的数量可以是不同的。
半导体封装结构400c的基板501A可以结合上述半导体封装结构200a的基板201A的孔的布置以及半导体封装结构300a的基板301A的孔的布置的有益效果。具体而言，可以容易地制造基板501A中的孔A-F，并且可以高效地释放基板501A中的应力。
在一些实施例中，应力缓冲层可以可选地形成在半导体封装结构400c的孔A-F中。应该注意的是，孔A-F在图4C的平面图中关于中心线C-C’对称地设置。在其他一些实施例中，在图4C的平面图中孔A-F关于基板301A的中心301C对称地设置。
图4A是示出了本发明的一些实施例的半导体封装结构400a的基板401A中的孔的位置的平面图，并且图4B是示出了本发明的一些实施例的半导体封装结构400b的基板401B中的孔的位置的平面图。为了简洁起见，在下文实施例中省略了与之前参照图2A所描述的相同或相似的元件的描述。
参照图4A，半导体封装结构400a中的基板401A具有与图2A中所示的半导体封装结构200a中的孔A-L相同的方式布置的孔A，B，C，D，E，F，G，H，I，J，K和L。孔A-L与基板401A中的中心线C-C’平行地设置。图2A和图4A不同的是，基板401A中的孔A-L比基板201A中的孔A-L更靠近基板401A的中心401C。
由于最大应力可能集中在基板401A的中心401C处，所以具有位于基板401A的中心401C附近的孔A-L的半导体封装结构400a的基板401A中的应力可以比半导体封装结构200a更有效地释放。
参考图4B，半导体封装结构400b中的基板401B具有沿基板401B的外围边缘设置的孔a，b，c，d，e，f，g，h，i和j。换句话说，孔a-j位于远离基板401B的中心401C’的位置，以在基板401B的中间留出用于布线的空间。与图4A的半导体基板400a相比，图4B的半导体基板400b可以为基板401B提供更好的布线能力。
在一些实施例中，应力缓冲层可以可选地形成在半导体封装结构400a的孔A-L和半导体封装结构400b的孔a-j中。应该注意的是，在图4A的平面图中，孔A-L关于中心线C-C’对称地设置，并且在图4B的平面图中孔a-j关于中心线C-C'对称地设置。在其他一些实施例中，在图4A的平面图中孔A-L关于基板401A的中心401C对称地设置，并且在图4B的平面图中孔a-j关于基板401B的中心401C'对称地设置。
根据上述的实施例，形成在基板中的孔设计为释放基板中的应力，特别是集中在两个半导体晶粒之间的介面下方的区域中的应力。由于基板和半导体晶粒的不同热膨胀系数(CTE)，半导体封装结构可能受到很高地应力，形成在基板中的孔可以解决由CTE不匹配引起的翘曲或开裂的问题。因此，半导体封装结构内部的电连接可能不会因翘曲或开裂而损坏，半导体封装结构的可靠性和寿命可能会增加。
图5A是根据本发明的一些其他实施例的半导体封装结构500a的截面图。应当注意，半导体封装结构500a可以包括与半导体封装结构100a和100b(如图1A和图1B中的)相同或相似的组件，并且为了简洁起见，将不再详细讨论那些组件。与图1A-4B的实施例相比，以下实施例提供了一种包括第一基板502a和第二基板502b的基板502。根据本发明的一些实施例，通过使用多个小基板代替大基板(即使用多个小尺寸的基板代替大尺寸的基板)，可以进一步提高半导体封装结构的可靠性。
如图5A所示，第一基板502a和第二基板502b并排布置。第一基板502a在其中具有第一布线结构，并且第二基板502b在其中具有第二布线结构。第一基板502a和第二基板502b中的每一个可以与半导体封装结构100a和100b的基板101(如图1A和图1B中的)相同或相似。
第一基板502a和第二基板502b可以是同质的(或均质的，homogenous)或异质的(heterogeneous)。即，第一基板502a和第二基板502b可以彼此相同，相似或不同。例如，第一基板502a和第二基板502b的设计(或布局、布图设计)可以相同或不同，第一基板502a和第二基板502b的制程(例如采用的材料，制造步骤等)可以相同或不同，第一基板502a和第二基板502b的层数可以相同或不同。第一基板502a中的第一布线结构和第二基板502b中的第二布线结构中的每一个均可以与基板101中的布线结构相同或相似。第一基板502a中的第一布线结构可以与第二基板502b中的第二布线结构相同或不同(例如布线布局，布线层数等相同或不同)。第一基板502a和第二基板502b的同质或异质可以根据需求自由的搭配或设置，以满足不同的需求。在一些实施例中，第一基板502a中的第一布线结构和第二基板502b中的第二布线结构中的每一个均包括一个或多个导电焊盘103，导电通孔105，导电层107和导电柱109。在第一基板502a和第二基板502b中，导电垫103，导电通孔105，导电层107和导电柱109的数量可以比在基板101(图1A和图1B)中的更多或更少。
基板502可以视为划分为第一基板502a和第二基板502b。因此，第一基板502a和第二基板502b也可以称为第一基板分区(partition)502a和第二基板分区502b。为了改善电子设备的性能，将更大数量的半导体晶粒接合(bond)到更大的基板上。但是，也会发生一些相关问题。例如，随着基板的体积增加，在制造期间可能引入更多的缺陷。其中主要原因是随着基板尺寸的增大，制造的良品率将会大幅下降(因为面积大制造时产生缺陷的概率将大幅增加，并且大基板更容易出现翘曲或破裂等问题)，例如在制造尺寸为100mm×100mm的基板时，其良品率可能仅有10％，这样造成了大基板的生产成本高昂，并且产量较低。根据本发明的一些实施例，在基板502包括两个或更多个基板分区的情况下，也可以使用较小的基板分区。例如对于上述尺寸为100mm×100mm的大基板，可以采用四块50mm×50mm的小基板拼接而成，而50mm×50mm的小基板的良品率可以达到60％甚至更高，因此采用小基板拼接的方式可以降低成本，并且降低了大基板可能存在的各种缺陷(例如翘曲或开裂等)。此外，小基板拼接的方式更加灵活，可以根据需求自由的组合，以满足不同的需求。因此，可以提高半导体封装结构的可靠性和设计灵活性。
基板502还包括围绕第一基板502a和第二基板502b的模制材料(moldingmaterial)504。模制材料504邻接第一基板502a和第二基板502b的侧壁(外侧壁)。模制材料504可以与半导体封装结构100a和100b的模制材料117相同或相似。模制材料504的构造和材料可以包括如上所述的关于模制材料117的构造和材料，这里将不再重复。在一些实施例中，第一基板502a和第二基板502b由模制材料504分隔开。模制材料504围绕第一基板502a和第二基板502b可以保护第一基板502a和第二基板502b，以免受到外界的损伤和污染，并且位于第一基板502a和第二基板502b之间的模制材料504还可以辅助将第一基板502a和第二基板502b粘合，以提高半导体封装结构的稳定性。
半导体封装结构500a还包括通过多个导电结构119接合到基板502上的第一半导体晶粒115a和第二半导体晶粒115b。在一些实施例中，第一半导体晶粒115a设置在第一基板502a上方，并且电连接至第一基板502a中的第一布线结构。第二半导体晶粒115b设置在第二基板502b上，并且电连接至第二基板502b中的第二布线结构。
在一些实施例中，导电结构119设置在基板502与第一半导体晶粒115a之间以及在基板502与第二半导体晶粒115b之间，并且凸块结构111设置在基板502下方。然后，第一半导体晶粒115a通过导电结构119和第一基板502a中的第一布线结构电连接到凸块结构111，第二半导体晶粒115b通过导电结构119和第二基板502b中的第二布线结构电连接到凸块结构111。
尽管在附图中第一基板502a的厚度和第二基板502b的厚度基本相同，但是本发明不限于此。在一些实施例中，第一基板502a的厚度和第二基板502b的厚度是不同的。例如，第一基板502a和第二基板502b的厚度可以取决于在其上形成的半导体晶粒的特性。在一些实施例中，具有厚度不同的基板502的半导体封装结构500a可以用于例如双频带(dual-band)天线应用，以适用于不同频带的天线。
在这种情况下，可以调节与第一基板502a和/或第二基板502b相邻的组件的尺寸以提供平坦的表面。例如，在第一基板502a比第二基板502b厚(或高)的实施例中，设置在第二半导体晶粒115b和第二基板502b之间的导电结构119可以比设置在第一半导体晶粒115a之间的导电结构119厚(或高)，以提供用于在导电结构119上接合第一半导体晶粒115a和第二半导体晶粒115b的平坦表面(也就是说，安装后第一半导体晶粒115a和第二半导体晶粒115b的底表面是齐平的)。这样不仅可以适用于不同频带的天线应用，并且还可以保证半导体封装结构的平整性和完整性，从而在满足不同频带的天线应用的同时还可以保持半导体结构的稳定。
在一些实施例中，第一半导体晶粒115a和第二半导体晶粒115b由模制材料117包围。第一半导体晶粒115a和第二半导体晶粒115b可以由模制材料117分隔开。第一半导体晶粒115a和第二半导体晶粒115b的远离基板502的表面(上表面或顶表面)通过模制材料117暴露。这样可以是第一半导体晶粒115a和第二半导体晶粒115b在工作期间产生的热量可以尽快的散发出去，从而保证半导体封装结构工作的稳定。
仍然参考图5A，半导体封装结构500a包括设置在第一基板502a和第二基板502b上方的框架113。框架113可以通过粘合层112附接到基板502。第一半导体晶粒115a和第二半导体晶粒115b可以由框架113围绕。在一些实施例中，框架113通过间隙与底部填充层123分离开。框架113的侧壁(外侧壁)可以与模制材料504的侧壁(外侧壁)共面(或平齐)。安装后的框架113的上表面可以与第一半导体晶粒115a和第二半导体晶粒115b的上表面平齐，或高于或低于第一半导体晶粒115a和第二半导体晶粒115b的上表面，这可以根据需求设置。框架113可以保护第一半导体晶粒115a和第二半导体晶粒115b，并且增加半导体封装的机械强度，并且在一些实施例中框架113可以用于散热，提高半导体封装的散热效率。
框架113可以包括金属环，或者框架113的内部可以包括流体(fluid)。在框架113包括金属环的一些实施例中，可以增强半导体封装结构的结构强度。在框架113的内部包括流体的一些实施例中，可以改善散热。框架113是可选的。在其他实施例中，半导体封装结构不包括框架113。
图5B是根据本发明的一些其他实施例的半导体封装结构500b的截面图。为简洁起见，在下文中省略了与先前参考图5A描述的实施例的元件相同或相似的元件的描述。
如图5B所示，框架113设置在基板502的侧壁(外侧壁)上并围绕第一基板502a和第二基板502b。框架113可以由模制材料504包围。在一些实施例中，框架113通过模制材料504与第一基板502a和第二基板502b分隔开。框架113的顶表面可以与模制材料504的顶表面共面，框架113的底表面可以与模制材料504的底表面共面。这样框架113可以保护基板502(第一基板分区502a和第二基板分区502b)，框架113设有模制材料504围绕可以辅助固定框架113。并且框架113的设置将大幅增加半导体封装结构的稳定性，具体的，框架113围绕第一基板分区502a和第二基板分区502b，从而可以将第一基板分区502a和第二基板分区502b稳定的固定，防止两者散开或裂开，从而增加半导体封装结构的机械强度和结构稳定性。框架113可以采用金属或非金属材料，例如铜，铝或合金，或者聚乙烯等塑料。框架113可以为一体的，这样可以使半导体封装结构完整且稳定，或者框架113可以为分体之后组合的，以方便组装，或框架113可以为扎箍状的结构。框架113与第一基板分区502a或/和第二基板分区502b之间设有的模制材料504，可以在框架113保护且稳定固定第一基板分区502a和第二基板分区502b的同时，采用模制材料504来保护第一基板分区502a和第二基板分区502b免受到框架113的损坏(例如当框架113为金属或其他硬度较高的材料时)。框架113外围的模制材料504可以用于辅助固定，也可以用作保护层和缓冲层。
解决由不匹配的CTE引起的翘曲或开裂问题的方法之一是增加基板502的芯层(core layer)的厚度。但是，该方法可能引起一些问题，例如成本增加和制程复杂。本发明的实施例提供设置在基板502的侧壁(外侧壁)上并围绕第一基板502a和第二基板502b的框架113可以增加基板502的强度，从而减小基板502的芯层的厚度和防止相关问题(例如成本增加可以得到控制，并且制程较为简易)。这样不仅可以防止翘曲或开裂等问题，而且成本增加可以得到控制，并且制程较为简易。
图6A-6C是根据本发明的一些实施例的半导体封装结构600a，600b和600c的平面图。为了简洁起见，省略了一些组件。
图6A可以是从图5A中的半导体封装结构500a的顶部或图5B中的半导体封装结构500b的顶部看的平面图(例如为俯视图)。如图6A所示，半导体封装结构600a包括第一基板502a，第二基板502b，在第一基板502a上方的第一半导体晶粒115a以及在第二基板502b上方的第二半导体晶粒115b。该布置仅是示例，并非用来对本发明的限制。例如，在一些实施例中，第一半导体晶粒115a可以设置在第一基板502a和第二基板502b上方，例如第一半导体晶粒115a同时在第一基板502a和第二基板502b上方。
第一半导体晶粒115a和第二半导体晶粒115b可以通过导线(wire)602从第一半导体晶粒115a和第二半导体晶粒115b的顶表面彼此电连接。此外，在一些实施例中，从平面图看，模制材料504的一部分与模制材料117的一部分重叠，例如第一半导体晶粒115a和第二半导体晶粒115b之间的一部分模制材料117与第一基板502a和第二基板502b(第一基板分区502a和第二基板分区502b)之间的一部分模制材料504有重叠。
在本发明的一些实施例中，半导体封装结构600b包括两个以上的基板。如图6B所示，半导体封装结构600b还包括第三基板502c。第一基板502a，第二基板502b和第三基板502c可以由模制材料504围绕。在一些实施例中，第一基板502a，第二基板502b和第三基板502c由模制材料504分隔开。采用更多的基板分区可以进一步提高半导体封装结构的可靠性和设计灵活性，可以根据不同的使用需求将基板分区进行组合和拼接，从而提高基板结构的适用范围，满足更多的使用需求。
第三基板502c可以具有第三布线结构。第三基板502c中的第三布线结构可以与第一基板502a中的第一布线结构或第二基板502b中的第二布线结构相同或不同。在一些实施例中，第一半导体晶粒115a和/或第二半导体晶粒115b也电耦合到第三基板502c中的第三布线结构。第一半导体晶粒115a和第二半导体晶粒115b可以通过导线602从第一半导体晶粒115a和第二半导体晶粒115b的顶表面彼此电连接。
如图6B所示，第二半导体晶粒115b设置在第二基板502b和第三基板502c上(同时在两者之上)，其中第三基板502c邻近第一基板502a和第二基板502b设置。该布置仅是示例，并且不意图是限制性的。例如，第三基板502c可仅邻近于第一基板502a或第二基板502b设置。备选地，第一半导体晶粒115a可以设置在第一基板502a和第三基板502c上方(同时在两者之上)。
在本发明的一些实施例中，半导体封装结构600c包括两个以上的半导体晶粒。如图6C所示，半导体封装结构600c还包括第三半导体晶粒115c，该第三半导体晶粒115c设置在第二基板502b上方并且电耦合至第二基板502b中的第二布线结构。第三半导体晶粒115c可以通过多个导电结构(未示出)结合到第二基板502b上。
在一些实施例中，第一半导体晶粒115a，第二半导体晶粒115b和第三半导体晶粒115c由模制材料117围绕。在一些实施例中，第一半导体晶粒115a，第二半导体晶粒115b和第三半导体晶粒115c半导体晶粒115c由模制材料117分隔开。第三半导体晶粒115c可以与第一半导体晶粒115a或第二半导体晶粒115b相同或不同。
第一半导体晶粒115a和第二半导体晶粒115b可以通过导线602a从第一半导体晶粒115a和第二半导体晶粒115b的顶表面彼此电连接，并且第一半导体晶粒115a和第三半导体晶粒115c可以通过导线602b从第一半导体晶粒115a和第三半导体晶粒115c的顶表面彼此电连接。该布置仅是示例，并且不意图是限制性的。例如，第二半导体晶粒115b和第三半导体晶粒115c可以通过导线从第二半导体晶粒115b和第三半导体晶粒115c的顶表面彼此电连接。
如图6C所示，第三半导体晶粒115c设置在第二基板502b上，并且第三基板502c邻近第一半导体晶粒115a和第二半导体晶粒115b设置。该布置仅是示例，并且不意图是限制性的。例如，第三基板502c可以设置在第一基板502a或另外的基板(未示出)上方。应当注意，半导体封装结构600a-600c中的半导体晶粒的数量和基板的数量不限于实施例中公开的数量。
图7是根据本发明的一些其他实施例的半导体封装结构700的截面图。半导体封装结构700可以包括与半导体封装结构500a和500b相同或相似的组件，并且为了简洁起见，将不再详细讨论那些组件。
如图7所示，重分布层(redistribution layer)702设置在基板502上。在一些实施例中，重分布层702包括一个或多个介电层，布线层或任何其他合适的结构。重分布层702可以覆盖第一基板502a和第二基板502b，并且重分布层702可以电耦合到第一基板502a中的第一布线结构和第二基板502b中的第二布线结构。
重分布层702可以通过多个导电结构119结合到基板502上。在一些实施例中，导电结构119设置在重分布层702与第一基板502a之间以及设置在重分布层702与第二基板502b之间。在一些实施例中，重分布层702通过导电结构119，第一基板502a中的第一布线结构和第二基板502b中的第二布线结构电连接至凸块结构111。
如上所述，可以调节与第一基板502a和/或第二基板502b相邻的组件的尺寸以提供平坦的表面。在一些实施例中，第一基板502a比第二基板502b厚(或高)，并且布置在重分布层702和第二基板502b之间的导电结构119可以厚于(或高于)布置在重分布层702和第一基板502a之间的导电结构119，以提供用于在其上结合重分布层702的平坦表面(也就是说，安装后重分布层702的底表面是齐平的或者在图中所示为水平的)。
如图7所示，重分布层702覆盖框架113，并且框架113比第一基板502a和第二基板502b厚(或高)，以支撑重分布层702。重分布层702的侧壁(外侧壁)可以与模制材料504的侧壁(外侧壁)共面(或平齐)。在其他实施例中，重分布层702暴露框架113或部分覆盖框架113。在这些实施例中，框架113可以围绕重分布层702，例如框架113高于导电结构119，以围绕重分布层702，从而同时可以保护到基板502，导电结构119和重分布层702。重分布层702之上可以安装晶粒或天线或额外的基板等，可以根据设计需求自由的选择，并且可以使用重分布层702上的一些布线作为天线(当然这可以在制造时就预留了的)。
如上所述，可以通过设置框架113来减小基板502的厚度。在一些实施例中，双面(double-sided)基板制造制程可以用于制造薄基板。特别地，在双面基板的制造过程中，同时在载体基板(carrier substrate)的相对表面上形成互连结构(interconnectstructure)，然后将互连结构与载体基板分离以形成薄基板。设置框架113不仅可以防止翘曲或开裂等问题，而且成本增加可以得到控制，并且制程较为简易。
图8是根据本发明的一些实施例的半导体封装结构800的平面图。半导体封装结构800是包括双频带天线结构的示例性实施例。例如，半导体封装结构800可以用于5G应用。为了简洁起见，省略了一些组件。
如图8所示，半导体封装结构800包括多个第一天线结构804a和多个第二天线结构804b。第一天线结构804a可以设置在第一基板502a上方并且电耦合到第一基板502a中的第一布线结构。第二天线结构804b可以设置在第二基板502b上方并且电耦合到第二基板502b中的第二布线结构。在一些实施例中，半导体封装结构800还包括连接器802，该连接器802设置在第二基板502b上方，而不设置在第一基板502a上方。连接器802可以是例如金手指或柔性电路板等，用于连接到外部的结构(例如印刷电路板等)，此外在第一基板502a上也可以设置连接器，当然第一基板502a也可以通过球栅阵列来连接到印刷电路板等，这些都可以根据需要自由的选择。
如上所述，半导体封装结构的基板可以包括用于不同应用的具有不同厚度的基板分区。例如，第一天线结构804a和第二天线结构804b可以用于不同的频带，并且第一基板502a和第二基板502b的厚度可以不同。因此，根据一些实施例，可以将具有不同频带的天线结构设置在一个半导体封装结构800中。可以提高半导体封装结构800的可靠性和设计灵活性，并且可以降低制造成本。
根据本发明的一些实施例，提供了一种具有多个并排布置的基板的半导体封装结构。通过使用多个小基板，不需要形成用于在其上接合大量半导体晶粒的大基板。根据一些实施例，由于与大基板相比小基板更容易形成(制造)，并且良品率更高，问题更少，因此可以提高半导体封装结构的可靠性。具体来说，本发明采用较小的基板分区形成一块基板，这样避免了较大基板可能由于产品良率低，应力集中等原因造成的基板不合格，易损坏等问题，从而可以提高了半导体封装结构的可靠性，并且可以通过若干基板分区的组合满足不同的需求，提高了半导体封装结构设计灵活性。
此外，根据本发明的一些实施例，对于不同的应用，基板可以具有不同的厚度。在一些实施例中，可以在一个半导体封装结构中布置用于不同频带的天线结构。因此，可以提高半导体封装结构的设计灵活性。而且，在这些实施例中，可以调节与基板相邻的部件的厚度以提供平坦的表面。
此外，根据本发明的一些实施例，半导体封装结构包括围绕基板的框架，以增加半导体封装结构的强度。因此，可以在不降低基板强度的情况下减小基板的厚度。此外，在一些实施例中，取决于框架的材料，可以增强半导体封装结构的结构强度，或者可以改善散热。
此外，可以对本发明的实施例进行许多变化和/或修改。根据本发明的一些实施例的半导体封装结构可用于形成三维(3D)封装，2.5D封装，扇出(fan-out)封装或其他合适的封装。另外，还可以根据应用的类型来调整基板中孔的布置、形状和位置。
本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该装置和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (13)

1.一种半导体封装结构，其特征在于，包括：
基板，包括：第一基板，具有第一布线结构；第二基板，具有第二布线结构，其中，所述第一基板和所述第二基板并排设置；
第一半导体晶粒，设置在所述第一基板上方并电耦合至所述第一布线结构；
第二半导体晶粒，设置在所述第二基板上方并电耦合至所述第二布线结构；
第一天线结构，设置在所述第一基板上方并电连接至所述第一布线结构；以及
第二天线结构，设置在所述第二基板上方并电耦合至所述第二布线结构；
其中所述第一基板与所述第二基板具有不同的厚度，所述第一天线结构与所述第二天线结构用于不同的频带。
2.如权利要求1所述的半导体封装结构，其特征在于，所述第一基板和所述第二基板是均质的或异质的。
3.如权利要求1所述的半导体封装结构，其特征在于，所述第一基板和所述第二基板通过第一模制材料分隔开。
4.如权利要求1所述的半导体封装结构，其特征在于，所述第一半导体晶粒和所述第二半导体晶粒由第二模制材料围绕并分隔开。
5.如权利要求4所述的半导体封装结构，其特征在于，所述第一半导体晶粒和所述第二半导体晶粒的远离所述基板的表面由所述第二模制材料暴露。
6.如权利要求1所述的半导体封装结构，其特征在于，还包括第三半导体晶粒，所述第三半导体晶粒设置在所述基板上方并且电耦合至所述第一布线结构和/或所述第二布线结构。
7.如权利要求6所述的半导体封装结构，其特征在于，所述第一半导体晶粒，所述第二半导体晶粒和所述第三半导体晶粒由第二模制材料包围并分隔开。
8.如权利要求1所述的半导体封装结构，其特征在于，还包括：
导电结构，设置在所述基板与所述第一半导体晶粒之间以及所述基板与所述第二半导体晶粒之间；以及
凸块结构，设置在所述基板下方，其中所述第一半导体晶粒和所述第二半导体晶粒分别通过所述导电结构，所述第一布线结构和所述第二布线结构电耦合至所述凸块结构。
9.如权利要求1所述的半导体封装结构，其特征在于，还包括框架，所述框架设置在所述第一基板和所述第二基板上方并且围绕所述第一半导体晶粒和所述第二半导体晶粒；或者，所述框架围绕所述第一基板和所述第二基板并且由第一模制材料包围。
10.如权利要求1所述的半导体封装结构，其特征在于，还包括：
重分布层，设置在所述第一基板和所述第二基板上，其中所述重分布层电耦合到所述第一布线结构和所述第二布线结构；以及
框架，围绕所述第一基板和所述第二基板。
11.如权利要求10所述的半导体封装结构，其特征在于，还包括导电结构，所述导电结构设置在所述重分布层与所述第一基板之间以及在所述重分布层与所述第二基板之间，所述第一基板比所述第二基板厚，并且布置在所述重分布层和所述第二基板之间的导电结构比布置在所述重分布层和所述第一基板之间的导电结构更厚。
12.如权利要求10所述的半导体封装结构，其特征在于，所述重分布层覆盖所述框架；或者，所述重分布层覆盖所述第一基板和所述第二基板并暴露所述框架。
13.如权利要求1所述的半导体封装结构，其特征在于，还包括连接器，设置在所述第二基板上方，而不设置在所述第一基板上方。
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