TW202034470A - 半導體封裝結構 - Google Patents

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劉元卿
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Abstract

本發明公開一種半導體封裝結構，包括：基板，包括：具有第一佈線結構的第一基板分區；與第一基板分區相鄰並具有第二佈線結構的第二基板分區，其中，第一基板分區和第二基板分區由第一模制材料包圍；第一半導體晶粒，設置在該基板上方並電耦合至第一佈線結構；以及第二半導體晶粒，設置在該基板上方並電耦合至第二佈線結構。

Description

半導體封裝結構
本發明涉及半導體技術領域，尤其涉及一種半導體封裝結構。
半導體封裝不僅可以為半導體晶粒提供環境污染物的保護，而且還可以提供半導體封裝所封裝的半導體晶粒與基板（例如印刷電路板（PCB，printed circuit board））之間的電連接。例如，半導體晶粒可以封裝在封裝材料（encapsulating material）中，並且以跡線（trace）電連接到基板。
然而，這樣的半導體封裝的問題在於在封裝過程中半導體封裝經受了不同的溫度。由於各種基板和半導體晶粒材料的不同熱膨脹係數（CTE，coefficients of thermal expansion），半導體封裝可能會承受很高地應力。結果，半導體封裝可能會出現翹曲（warping）或破裂（cracking），從而可能損壞半導體晶粒和基板之間的電連接，並且可能降低半導體封裝的可靠性。
在相對較大的封裝，例如50mm×50mm或更大的封裝的情況中，這種問題更加嚴重。因此，希望有一種新型的半導體封裝結構。
有鑑於此，本發明提供一種半導體封裝結構，以提高半導體封裝的可靠性。
根據本發明的第一方面，公開一種半導體封裝結構，包括： 基板，包括：具有第一佈線結構的第一基板分區；與第一基板分區相鄰並具有第二佈線結構的第二基板分區，其中，第一基板分區和第二基板分區由第一模制材料包圍； 第一半導體晶粒，設置在該基板上方並電耦合至第一佈線結構；以及 第二半導體晶粒，設置在該基板上方並電耦合至第二佈線結構。
根據本發明的第二方面，公開 一種半導體封裝結構，包括： 第一基板，具有第一佈線結構； 第二基板，具有第二佈線結構，其中，該第一基板和該第二基板並排設置； 重分佈層，設置在該第一基板和該第二基板上，其中該重分佈層電耦合到該第一佈線結構和該第二佈線結構；以及 框架，圍繞該第一基板和該第二基板。
根據本發明的第三方面，公開 一種半導體封裝結構，包括： 第一基板，具有第一佈線結構； 第二基板，具有第二佈線結構，其中，該第一基板和該第二基板並排設置。 第一半導體晶粒，設置在該第一基板上方並電耦合至第一佈線結構； 第二半導體晶粒，設置在該第二基板上方並電耦合至第二佈線結構； 第一天線結構，設置在該第一基板上並電連接至第一佈線結構；以及 第二天線結構，佈置在該第二基板上方並電耦合至第二佈線結構。
本發明的半導體封裝結構的基板包括第一基板分區與第二佈線結構的第二基板分區，因此本發明採用較小的基板分區形成一塊基板，這樣避免了較大基板可能由於產品良率低，應力集中等原因造成的基板不合格，易損壞等問題，從而可以提高了半導體封裝結構的可靠性，並且可以透過若干基板分區的組合滿足不同的需求，提高了半導體封裝結構設計靈活性。
以下描述是實施本發明的最佳構想模式。 進行該描述是為了說明本發明的一般原理，而不應被認為是限制性的。 本發明的範圍由所附申請專利範圍書確定。
關於特定實施例並且參考某些附圖描述了本發明，但是本發明不限於此，而是僅由申請專利範圍書來限制。 所描述的附圖僅是示意性的而非限制性的。 在附圖中，出於說明的目的，一些元件的尺寸可能被放大並且未按比例繪製。 在本發明的實踐中，尺寸和相對尺寸不對應於實際尺寸。
第1A圖是根據本發明的一些實施例的半導體封裝結構100a的橫截面圖。第1C圖是第1A圖所示的半導體封裝結構100a的基板101中的孔佈置的平面圖，並且第1A圖是沿著第1C圖中的虛線I-I'截取的半導體封裝結構100a的橫截面圖。
附加的特徵可以添加到半導體封裝結構100a。對於不同的實施例，下面描述的一些特徵可以替換或消除。為了簡化圖示，在第1A圖和第1C圖中僅示出了半導體封裝結構100a的一部分。在一些實施例中，半導體封裝結構100a可以包括晶圓級（wafer-level）半導體封裝，例如倒裝晶片（flip-chip）半導體封裝。
參照第1A至1C圖，半導體封裝結構100a可以安裝在基座（圖未示）上。在一些實施例中，半導體封裝結構100a可以是系統級晶片（SOC，system-on-chip）封裝結構。而且，基座可以包括印刷電路板（PCB，printed circuit board）並且可以由聚丙烯（PP，polypropylene）形成。在一些實施例中，基座可以包括封裝基板。半導體封裝結構100a通過接合（bonding）製程安裝在基座上。例如，半導體封裝結構100a包括凸塊結構111。在一些實施例中，凸塊結構111可以是導電球結構（例如球柵陣列（BGA，ball grid array）），導電柱（pillar）結構或導電膏（paste）結構，並且通過接合製程電耦合到基座。
在本實施例中，半導體封裝結構100a包括基板101。基板101中具有佈線（wiring）結構。在一些實施例中，基板101中的佈線結構是扇出（fan-out）結構，並且可以包括一個或複數個導電焊盤103、導電通孔105、導電層107和導電柱109。在這種情況下，基板101中的佈線結構可以設置在一個或複數個金屬間介電（IMD，inter-metal dielectric）層中。在一些實施例中，IMD層可以由有機材料形成，所述有機材料包括聚合物基礎材料（polymer base material），包括氮化矽（SiNx）、氧化矽（SiOx）、石墨烯等的非有機材料（non-organic material）。例如，IMD層由聚合物基材製成。應該注意的是，圖中示出的IMD層、導電焊盤103、導電通孔105、導電層107和導電柱109的數量和構造僅是一些示例，而不是對本發明的限制。
此外，半導體封裝結構100a還包括通過複數個導電結構119接合到基板101上的第一半導體晶粒115a和第二半導體晶粒115b。基板101具有第一表面101a和與第一表面101a相對的第二表面101b，其中第一表面101a面向第一半導體晶粒115a和第二半導體晶粒115b，並且第二表面101b面向上述基座。導電結構119設置在第一表面101a之上並且在第一半導體晶粒115a和第二半導體晶粒115b之下，並且凸塊結構111設置在基板101的第二表面101b上。
在一些實施例中，第一半導體晶粒115a和第二半導體晶粒115b通過導電結構119和基板101中的佈線結構電耦合到凸塊結構111。另外，導電結構119可以是可控塌陷晶片連接（C4，Controlled Collapse Chip Connection）結構。應該注意的是，整合在半導體封裝結構100a中的半導體晶粒的數量不限於本實施例中公開的半導體晶粒的數量。
在一些實施例中，第一半導體晶粒115a和第二半導體晶粒115b是主動裝置（active device）。例如，第一半導體晶粒115a和第二半導體晶粒115b可以是邏輯晶粒，包括中央處理單元（CPU，central processing unit），圖形處理單元（GPU，graphics processing unit），動態隨機存取記憶體（DRAM，dynamic random access memory）控制器或上述這些任意組合。在一些其他實施例中，一個或複數個被動裝置（passive device）也接合到基板101上。
第一半導體晶粒115a和第二半導體晶粒115b並排（side-by-side）佈置。在一些實施例中，第一半導體晶粒115a和第二半導體晶粒115b由模制材料（molding material）117分隔開。模制材料117圍繞第一半導體晶粒115a和第二半導體晶粒115b，並且毗連（adjoin）於第一半導體晶粒115a和第二半導體晶粒115b的側壁。在一些實施例中，模制材料117包括非導電材料，例如環氧樹脂，樹脂，可模制聚合物或另一合適的模制材料。在一些實施例中，模制材料117在為大量液體時施加，然後通過化學反應固化。在一些其他實施例中，模制材料117是作為凝膠或可延展固體施加的紫外（UV，ultraviolet）固化聚合物或熱固化聚合物，然後通過UV或熱固化過程固化。模制材料117可以用模具（圖未示）固化。
在一些實施例中，第一半導體晶粒115a和第二半導體晶粒115b背對著基板101的第一表面101a的表面由模制材料117暴露，這樣使得散熱裝置（圖未示）可以直接附接到第一半導體晶粒115a和第二半導體晶粒115b的表面。因此，可以提高半導體封裝結構100a的散熱效率，這種結構是大功率應用的優選，特別是對於大尺寸半導體封裝結構，例如50mm×50mm的封裝結構。
半導體封裝結構100a還包括佈置在模制材料117、第一半導體晶粒115a和第二半導體晶粒115b之下，並且在導電結構119之間的聚合物材料121。半導體封裝結構100a還包括插入在基板101的第一表面101a和聚合物材料121之間的底部填充層123。此外，基板101還可以包括重分佈層結構120，重分佈層結構120位於導電柱109之上，並位於底部填充層123之下，重分佈層結構120電連接導電柱109和導電結構119，從而使第一半導體晶粒115a和第二半導體晶粒115b電耦合到凸塊結構111。在一些實施例中，第一半導體晶粒115a、第二半導體晶粒115b和模制材料117由底部填充層123包圍。聚合物材料121和底部填充層123設置為補償基板101、導電結構119、第一半導體晶粒115a和第二半導體晶粒115b之間的不同熱膨脹係數（CTE，coefficients of thermal expansion）。
另外，半導體封裝結構100a包括通過黏合層（adhesive layer）112附接到基板101的第一表面101a的框架（frame）113。第一半導體晶粒115a和第二半導體晶粒115b由框架113和黏合層112所包圍。在一些實施例中，框架113和黏合層112通過間隙（gap）與底部填充層123分離。基板101具有第一邊緣101E1和與第一邊緣101E1相對的第二邊緣101E2。在一些實施例中，第一邊緣101E1和第二邊緣101E2與框架113的側壁和黏合層112共面。
仍然參照第1A圖，半導體封裝結構100a的基板101包括形成在第二表面101b上的第一孔110a和第二孔110b。在一些實施例中，第一孔110a和第二孔110b中的至少一個從第二表面101b穿透基板101到第一表面101a。儘管第1A圖所示的第一孔110a和第二孔110b貫穿基板101，但在其他一些實施例中，第一孔110a和第二孔110b都不從第二表面101b穿透到第一表面101a。也就是說，第一孔110a和第二孔110b可以是通孔或盲孔，或者其中一個是通孔而另一個是盲孔。並且孔可以是臺階孔、沉孔等。在一些實施例中，第一半導體晶粒115a覆蓋第一孔110a，並且第二半導體晶粒115b覆蓋第二孔110b。換句話說，第一孔110a位於基板101上的第一半導體晶粒115a的投影內，並且第二孔110b位於基板101上的第二半導體晶粒115b的投影內，其中投影的方向是從第一半導體晶粒115a和第二半導體晶粒115b的上方豎直向下的。本實施例中第一孔110a和第二孔110b可以是中空的結構，其中未填充材料。當然也可以根據需要填充合適的材料（下文中將描述）。
具體地，在第一半導體晶粒115a和第二半導體晶粒115b之間具有中心線C-C’。其中中心線C-C’到第一半導體晶粒115a和第二半導體晶粒115b的距離可以相等。第一孔110a設置為比基板101的第一邊緣101E1更靠近中心線C-C’，並且第二孔110b設置為比基板101的第二邊緣101E2更靠近中心線C-C’。雖然在第1A圖所示的基板101中只有兩個孔，但應該注意的是，本發明的其他實施例中對於在基板101中形成的孔的數目沒有限制。
在一些實施例中，第一孔110a和第二孔110b通過鐳射鑽孔（laser drilling）製程或其他適用的製程形成。應該注意的是，第一孔110a和第二孔110b可以通過與基板101的佈線結構中的導電柱109相同的成形製程來形成。此外，第一半導體晶粒115a和第二半導體晶粒115b是在基板101中形成孔之後再接合到基板101。因此，可以防止第一半導體晶粒115a和第二半導體晶粒115b的損壞。
參考第1C圖，第1C圖是第1A圖中所示的半導體封裝結構100a的基板101中的孔的佈置的平面圖，並且第1A圖是沿著第1C圖中的虛線I-I'截取的半導體封裝結構100a的橫截面圖。應該注意的是，第1C圖是從半導體封裝結構100a的底部看的平面圖。換句話說，第1C圖是從基板101的第二表面101b看過去的平面圖，而第二表面101b上設置有凸起結構111。特別地，為了簡潔起見第1C圖中省略了凸塊結構111。
如第1C圖所示，基板101包括多於兩個的孔。特別地，基板101還包括形成在第二表面101b上的第三孔110c和第四孔110d。第一半導體晶粒115a覆蓋第三孔110c，並且第二半導體晶粒115b覆蓋第四孔110d。另外，基板101具有中心101C，並且第一孔101a，第二孔101b，第三孔110c以及第四孔110d設置為比基板101的第一邊緣101E1和第二邊緣101E2更靠近中心101C的位置。其中中心101C可以位於中心線C-C’上，並且可以與第一半導體晶粒115a和第二半導體晶粒115b的上下邊緣等距。此外，從一個方向上（例如從圖中的橫向）看，第一孔110a和第二孔110b成一排，第三孔110c和第四孔110d成一排，並且這兩排相互平行且垂直於中心線C-C’。從另一個方向上（例如從圖中的豎向）看，第一孔110a和第三孔110c成一排，第二孔110b和第四孔110d成一排，並且這兩排相互平行且平行於中心線C-C’。也就是每排的孔的數量可以是相同，當然，每排的孔的數量也可以是不同的，還可以設置第五孔、第六孔、第七孔、第八孔等等。此外，第一孔110a可以與第二孔110b關於中心線C-C’對稱地設置，第三孔110c可以與第四孔110d關於中心線C-C’對稱地設置，第一孔110a和第三孔110c可以與第二孔110b和第四孔110d關於中心線C-C’對稱地設置。第一孔110a可以與第四孔110d關於中心101C對稱地設置，第二孔110b可以與第三孔110c關於中心101C對稱地設置。本實施例中孔對稱地設置可以提高封裝結構的穩定性，並且方便生產製造。
形成在基板101中的孔，例如第一孔110a、第二孔110b、第三孔110c和第四孔110d設計為釋放（release）基板101中的應力，特別是集中於兩個半導體晶粒（即第一半導體晶粒115a和第二半導體晶粒115b）之間的交界面（interface）之下的區域的應力。由於基板101和半導體晶粒的熱膨脹係數（CTE）不同，半導體封裝結構100a可能受到很高地應力，因此形成在基板101中的孔可以解決因CTE不匹配（mismatch）引起的翹曲（warping）或開裂（cracking）的問題。具體地，孔的設置給基板的形變留出了空間。例如當半導體封裝結構受熱時，基板和半導體晶粒會受熱膨脹，因基板和半導體晶粒的熱膨脹係數不同，基板和半導體晶粒產生的形變將不同，若未設置孔，則基板可能形變過大而產生翹曲或開裂，或者與半導體晶粒之間的電接觸出現故障。而本實施例中孔的設置將會給基板的形變提供空間，基板在產生形變時，可以向孔中的區域延伸，從而釋放基板中的應力。因此，半導體封裝結構100a內的電連接可能不會因翹曲或開裂而損壞，半導體封裝結構100a的可靠性可能會增加。
第1B圖是根據本發明的一些其他實施例的半導體封裝結構100b的橫截面圖。為了簡潔起見，在下文實施例中省略了與之前參照第1A圖所描述的相同或相似的元件的描述。
如第1B圖所示，半導體封裝結構100b包括填充在第一孔110a和第二孔110b中的應力緩衝層125。應力緩衝層125由諸如矽樹脂（silicone resin）或橡膠（rubber）的聚合物材料製成。在一些實施例中，應力緩衝層125由諸如味之素複合薄膜（ABF，Ajinomoto Build-up Film）之類的有機樹脂製成。
此外，應力緩衝層125可以通過旋塗（spin coating）製程形成。在一些其他實施例中，應力緩衝層125的材料可以分配在第一孔110a和第二孔110b中，並且可以去除應力緩衝層125的材料的多餘部分。在一些實施例中，應力緩衝層125可以在將第一半導體晶粒115a和第二半導體晶粒115b接合到基板101之前形成。
在一些實施例中，應力緩衝層125可填充第一孔110a和第二孔110b，並且應力緩衝層125的表面與基板101的第二表面101b齊平。在一些其他實施例中根據實際的製造製程，應力緩衝層125的表面可能不與基板101的第二表面101b齊平。
使用應力緩衝層125填充第一孔110a和第二孔110b可以提供如下優點：在基板101的處理（handling）製程期間防止雜質和灰塵落入第一孔110a和第二孔110b中。此外，半導體封裝結構100b的熱膨脹係數不匹配所導致的翹曲或開裂問題可通過形成於基板101中的孔（包括第一孔110a與第二孔110b）及應力緩衝層125來解決。因此，半導體封裝結構100b內的電連接可能不會因翹曲或開裂而損壞，半導體封裝結構100b的壽命（lifespan）可能會增加。
第2A圖是示出根據本發明一些實施例的半導體封裝結構200a的基板201A中的孔的形狀的平面圖，第2B圖是示出根據本發明一些實施例的半導體封裝結構200b的基板201B中的孔的形狀的平面圖。為了簡潔起見，在下文實施例中省略了與之前參照第1C圖所描述的相同或相似的元件的描述。
參照第2A圖，半導體封裝結構200a具有在基板201A中的孔A，B，C，D，E，F，G，H，I，J，K和L，基板201A中的孔的數量遠大於半導體封裝結構100a的基板101中的孔的數量。如第2A圖所示，第一半導體晶粒115a覆蓋孔A，B，C，D，E和F，並且第二半導體晶粒115B覆蓋孔G，H，I，J，K和L。換句話說，孔A-F位於基板201A上的第一半導體晶粒115a的投影內，並且孔G-L位於基板201A上的第二半導體晶粒115b的投影內。
具體地，孔A，B和C排列成第一排，孔D，E和F排列成第二排，孔G，H和I排列成第三排，孔J，K和L排列在第四排中。第一排，第二排，第三排和第四排平行於第一半導體晶粒115a和第二半導體晶粒115b的中心線C-C’。
參照第2B圖，半導體封裝結構200b中的基板201B具有與基板201A的孔A-L相同的方式佈置的孔a，b，c，d，e，f，g，h，i，j，k和l。基板201A和基板201B之間的區別在於，在平面圖中，孔a-1具有圓形形狀。與在平面圖中具有矩形形狀的基板201A中的孔A-L相比，由於孔a-1為圓形，能夠防止集中在基板201B中的孔A-L的角落處的應力問題。因此，可以進一步減少半導體封裝結構200b的基板201B產生開裂問題的可能性。
在一些實施例中，應力緩衝層可以可選地形成在半導體封裝結構200a的孔A-L中以及半導體封裝結構200b的孔a-1中。應該注意的是，在第2A圖的平面圖中，孔A-L關於中心線C-C’對稱地設置，並且在第2B圖的平面圖中，孔a-1關於中心線C-C’對稱地設置。在其他一些實施例中，在第2A圖的平面圖中，孔A-L關於基板201A的中心201C對稱地設置，並且在第2B圖的平面圖中，孔a-l關於基板201B的中心201C’對稱地設置。
第3A圖是示出根據與本發明的一些實施例的半導體封裝結構300a的基板301A中的孔的佈置的平面圖，並且第3B圖是示出根據與本發明的一些實施例的半導體封裝結構300b的基板301B中的孔的佈置的平面圖。為了簡潔起見，在下文實施例中省略了與之前參照第2A圖所描述的相同或相似的元件的描述。
參照第3A圖，半導體封裝結構300a在基板301A中具有孔A，B，C，D，E和F。第一半導體晶粒115a覆蓋孔A，B和C，並且第二半導體晶粒115b覆蓋孔D，E和F。換句話說，孔A-C位於基板301A上的第一半導體晶粒115a的投影內，並且孔D-F位於基板301A上的第二半導體晶粒115b的投影內。
應該注意的是，孔A-F徑向地圍繞基板301A的中心301C佈置。也就是說，孔A-F中的每一個的中心到中心301C的距離是相等的。在一些其他實施例中，孔A-F徑向圍繞中心佈置，並且該中心位於第一半導體晶粒115a和第二半導體晶粒115b之間。
與第2A圖的半導體基板200a相比，具有徑向圍繞排列的孔A-F的半導體封裝結構300a的基板301A中的應力能夠更有效地釋放。換句話說，為了獲得與半導體封裝結構200a相同的應力釋放效果，半導體封裝結構300a的基板301A中的孔的數量可以小於半導體封裝結構200a的基板201A中的孔的數量。然而，具有平行於中心線C-C’排列的孔A-L的半導體封裝結構200a的基板201A比具有徑向圍繞排列的孔A-F的半導體封裝結構300a的基板301A更容易製造。
參考第3B圖，半導體封裝結構300b中的基板301B具有在基板301B中交錯（stagger）佈置的孔a，b，c，d，e，f，g，h，i，j，k，l，m和n。具體而言，孔a-g被第一半導體晶粒115a覆蓋並且沿中心線C-C’的方向交錯佈置，孔h-n被第二半導體晶粒115b覆蓋並且沿著中心線C-C’的方向交錯佈置。具體的，從一個方向上（例如從圖中的橫向）看，孔c、j成一排，孔a、f、h、m成一排，孔d、k成一排，孔b、g、i、n成一排，孔e、l成一排，並且這五排相互平行且垂直於中心線C-C’。從另一個方向上（例如從圖中的豎向）看，孔a、b成一排，孔c、d、e成一排，孔f、g成一排，孔h、i成一排，孔j、k、l成一排，孔m、n成一排，並且這六排相互平行且平行於中心線C-C’。也就是說，每排的孔的數量可以不相同。
與第2A圖中的半導體封裝結構200a以及第3A圖中的半導體封裝結構300a相比，半導體封裝結構300b的基板301B可以結合上述半導體封裝結構200a的基板201A的孔的佈置以及半導體封裝結構300a的基板301A的孔的佈置的有益效果。具體而言，可以容易地製造基板301B中的孔a-n，並且可以高效地釋放基板301B中的應力。
在一些實施例中，應力緩衝層可以可選地形成在半導體封裝結構300a的孔A-F和半導體封裝結構300b的孔a-n中。應該注意的是，孔A-F在第3A圖的平面圖中關於中心線C-C’對稱地設置，並且孔a-n在第3B圖的平面圖中關於中心線C-C’對稱地設置。在其他一些實施例中，在第3A圖的平面圖中孔A-F關於基板301A的中心301C對稱地設置，並且在第3B圖的平面圖中孔a-n關於基板301B的中心301C’對稱地設置。
此外，第4C圖是示出根據與本發明的一些實施例的半導體封裝結構500a的基板501A中的孔的佈置的平面圖。為了簡潔起見，在下文實施例中省略了與之前參照第2A圖所描述的相同或相似的元件的描述。
參照第4C圖，半導體封裝結構400c在基板501A中具有在基板501A中交錯佈置的孔A，B，C，D，E和F。第一半導體晶粒115a覆蓋孔A，C和E，並且第二半導體晶粒115b覆蓋孔B，D和F。換句話說，孔A，C和E位於基板501A上的第一半導體晶粒115a的投影內，並且孔B，D和F位於基板501A上的第二半導體晶粒115b的投影內。
具體的，從一個方向上（例如從圖中的橫向）看，孔A、B成一排，孔E、F成一排，孔C、D成一排,並且這三排相互平行且垂直於中心線C-C’。從另一個方向上（例如從圖中的豎向）看，孔A、C成一排，孔B、D成一排，並且這兩排相互平行且平行於中心線C-C’，而孔E不與孔A、C在一排，孔F不與孔B、D在一排。也就是說，從一個方向上每排的孔的數量可以是相同的，而從另一個方向上每排的孔的數量可以是不同的。
半導體封裝結構400c的基板501A可以結合上述半導體封裝結構200a的基板201A的孔的佈置以及半導體封裝結構300a的基板301A的孔的佈置的有益效果。具體而言，可以容易地製造基板501A中的孔A-F，並且可以高效地釋放基板501A中的應力。
在一些實施例中，應力緩衝層可以可選地形成在半導體封裝結構400c的孔A-F中。應該注意的是，孔A-F在第4C圖的平面圖中關於中心線C-C’對稱地設置。在其他一些實施例中，在第4C圖的平面圖中孔A-F關於基板301A的中心301C對稱地設置。
第4A圖是示出了本發明的一些實施例的半導體封裝結構400a的基板401A中的孔的位置的平面圖，並且第4B圖是示出了本發明的一些實施例的半導體封裝結構400b的基板401B中的孔的位置的平面圖。為了簡潔起見，在下文實施例中省略了與之前參照第2A圖所描述的相同或相似的元件的描述。
參照第4A圖，半導體封裝結構400a中的基板401A具有與第2A圖中所示的半導體封裝結構200a中的孔A-L相同的方式佈置的孔A，B，C，D，E，F，G，H，I，J，K和L。孔A-L與基板401A中的中心線C-C’平行地設置。第2A圖和第4A圖不同的是，基板401A中的孔A-L比基板201A中的孔A-L更靠近基板401A的中心401C。
由於最大應力可能集中在基板401A的中心401C處，所以具有位於基板401A的中心401C附近的孔A-L的半導體封裝結構400a的基板401A中的應力可以比半導體封裝結構200a更有效地釋放。
參考第4B圖，半導體封裝結構400b中的基板401B具有沿基板401B的週邊邊緣設置的孔a，b，c，d，e，f，g，h，i和j。換句話說，孔a-j位於遠離基板401B的中心401C’的位置，以在基板401B的中間留出用於佈線的空間。與第4A圖的半導體基板400a相比，第4B圖的半導體基板400b可以為基板401B提供更好的佈線能力。
在一些實施例中，應力緩衝層可以可選地形成在半導體封裝結構400a的孔A-L和半導體封裝結構400b的孔a-j中。應該注意的是，在第4A圖的平面圖中，孔A-L關於中心線C-C’對稱地設置，並且在第4B圖的平面圖中孔a-j關於中心線C-C'對稱地設置。在其他一些實施例中，在第4A圖的平面圖中孔A-L關於基板401A的中心401C對稱地設置，並且在第4B圖的平面圖中孔a-j關於基板401B的中心401C'對稱地設置。
根據上述的實施例，形成在基板中的孔設計為釋放基板中的應力，特別是集中在兩個半導體晶粒之間的介面下方的區域中的應力。由於基板和半導體晶粒的不同熱膨脹係數（CTE），半導體封裝結構可能受到很高地應力，形成在基板中的孔可以解決由CTE不匹配引起的翹曲或開裂的問題。因此，半導體封裝結構內部的電連接可能不會因翹曲或開裂而損壞，半導體封裝結構的可靠性和壽命可能會增加。
圖5A是根據本發明的一些其他實施例的半導體封裝結構500a的截面圖。應當注意，半導體封裝結構500a可以包括與半導體封裝結構100a和100b（如圖1A和圖1B中的）相同或相似的組件，並且為了簡潔起見，將不再詳細討論那些組件。與圖1A-4B的實施例相比，以下實施例提供了一種包括第一基板502a和第二基板502b的基板502。根據本發明的一些實施例，透過使用複數個小基板代替大基板（即使用複數個小尺寸的基板代替大尺寸的基板），可以進一步提高半導體封裝結構的可靠性。
如圖5A所示，第一基板502a和第二基板502b並排佈置。第一基板502a在其中具有第一佈線結構，並且第二基板502b在其中具有第二佈線結構。第一基板502a和第二基板502b中的每一個可以與半導體封裝結構100a和100b的基板101（如圖1A和圖1B中的）相同或相似。
第一基板502a和第二基板502b可以是同質的（或均質的，homogenous）或異質的（heterogeneous）。即，第一基板502a和第二基板502b可以彼此相同，相似或不同。例如，第一基板502a和第二基板502b的設計（或佈局、佈圖設計）可以相同或不同，第一基板502a和第二基板502b的製程（例如採用的材料，製造步驟等）可以相同或不同，第一基板502a和第二基板502b的層數可以相同或不同。第一基板502a中的第一佈線結構和第二基板502b中的第二佈線結構中的每一個均可以與基板101中的佈線結構相同或相似。第一基板502a中的第一佈線結構可以與第二基板502b中的第二佈線結構相同或不同（例如佈線佈局，佈線層數等相同或不同）。第一基板502a和第二基板502b的同質或異質可以根據需求自由的搭配或設置，以滿足不同的需求。在一些實施例中，第一基板502a中的第一佈線結構和第二基板502b中的第二佈線結構中的每一個均包括一個或複數個導電焊盤103，導電通孔105，導電層107和導電柱109。在第一基板502a和第二基板502b中，導電墊103，導電通孔105，導電層107和導電柱109的數量可以比在基板101（圖1A和圖1B）中的更多或更少。
基板502可以視為劃分為第一基板502a和第二基板502b。因此，第一基板502a和第二基板502b也可以稱為第一基板分區（partition）502a和第二基板分區502b。為了改善電子設備的性能，將更大數量的半導體晶粒接合（bond）到更大的基板上。但是，也會發生一些相關問題。例如，隨著基板的體積增加，在製造期間可能引入更多的缺陷。其中主要原因是隨著基板尺寸的增大，製造的良品率將會大幅下降（因為面積大製造時產生缺陷的概率將大幅增加，並且大基板更容易出現翹曲或破裂等問題），例如在製造尺寸為100mm×100mm的基板時，其良品率可能僅有10%，這樣造成了大基板的生產成本高昂，並且產量較低。根據本發明的一些實施例，在基板502包括兩個或更多個基板分區的情況下，也可以使用較小的基板分區。例如對於上述尺寸為100mm×100mm的大基板，可以採用四塊50mm×50mm的小基板拼接而成，而50mm×50mm的小基板的良品率可以達到60%甚至更高，因此採用小基板拼接的方式可以降低成本，並且降低了大基板可能存在的各種缺陷（例如翹曲或開裂等）。此外，小基板拼接的方式更加靈活，可以根據需求自由的組合，以滿足不同的需求。因此，可以提高半導體封裝結構的可靠性和設計靈活性。
基板502還包括圍繞第一基板502a和第二基板502b的模制材料（molding material）504。模制材料504鄰接第一基板502a和第二基板502b的側壁（外側壁）。模制材料504可以與半導體封裝結構100a和100b的模制材料117相同或相似。模制材料504的構造和材料可以包括如上所述的關於模制材料117的構造和材料，這裡將不再重複。在一些實施例中，第一基板502a和第二基板502b由模制材料504分隔開。模制材料504圍繞第一基板502a和第二基板502b可以保護第一基板502a和第二基板502b，以免受到外界的損傷和污染，並且位於第一基板502a和第二基板502b之間的模制材料504還可以輔助將第一基板502a和第二基板502b粘合，以提高半導體封裝結構的穩定性。
半導體封裝結構500a還包括透過複數個導電結構119接合到基板502上的第一半導體晶粒115a和第二半導體晶粒115b。在一些實施例中，第一半導體晶粒115a設置在第一基板502a上方，並且電連接至第一基板502a中的第一佈線結構。第二半導體晶粒115b設置在第二基板502b上，並且電連接至第二基板502b中的第二佈線結構。
在一些實施例中，導電結構119設置在基板502與第一半導體晶粒115a之間以及在基板502與第二半導體晶粒115b之間，並且凸塊結構111設置在基板502下方。然後，第一半導體晶粒115a透過導電結構119和第一基板502a中的第一佈線結構電連接到凸塊結構111，第二半導體晶粒115b透過導電結構119和第二基板502b中的第二佈線結構電連接到凸塊結構111。
儘管在附圖中第一基板502a的厚度和第二基板502b的厚度基本相同，但是本發明不限於此。在一些實施例中，第一基板502a的厚度和第二基板502b的厚度是不同的。例如，第一基板502a和第二基板502b的厚度可以取決於在其上形成的半導體晶粒的特性。在一些實施例中，具有厚度不同的基板502的半導體封裝結構500a可以用於例如雙頻帶（dual-band）天線應用，以適用於不同頻帶的天線。
在這種情況下，可以調節與第一基板502a和/或第二基板502b相鄰的組件的尺寸以提供平坦的表面。例如，在第一基板502a比第二基板502b厚（或高）的實施例中，設置在第二半導體晶粒115b和第二基板502b之間的導電結構119可以比設置在第一半導體晶粒115a之間的導電結構119厚（或高），以提供用於在導電結構119上接合第一半導體晶粒115a和第二半導體晶粒115b的平坦表面（也就是說，安裝後第一半導體晶粒115a和第二半導體晶粒115b的底表面是齊平的）。這樣不僅可以適用於不同頻帶的天線應用，並且還可以保證半導體封裝結構的平整性和完整性，從而在滿足不同頻帶的天線應用的同時還可以保持半導體結構的穩定。
在一些實施例中，第一半導體晶粒115a和第二半導體晶粒115b由模制材料117包圍。第一半導體晶粒115a和第二半導體晶粒115b可以由模制材料117分隔開。第一半導體晶粒115a和第二半導體晶粒115b的遠離基板502的表面（上表面或頂表面）透過模制材料117暴露。這樣可以是第一半導體晶粒115a和第二半導體晶粒115b在工作期間產生的熱量可以盡快的散發出去，從而保證半導體封裝結構工作的穩定。
仍然參考圖5A，半導體封裝結構500a包括設置在第一基板502a和第二基板502b上方的框架113。框架113可以透過粘合層112附接到基板502。第一半導體晶粒115a和第二半導體晶粒115b可以由框架113圍繞。在一些實施例中，框架113透過間隙與底部填充層123分離開。框架113的側壁（外側壁）可以與模制材料504的側壁（外側壁）共面（或平齊）。安裝後的框架113的上表面可以與第一半導體晶粒115a和第二半導體晶粒115b的上表面平齊，或高於或低於第一半導體晶粒115a和第二半導體晶粒115b的上表面，這可以根據需求設置。框架113可以保護第一半導體晶粒115a和第二半導體晶粒115b，並且增加半導體封裝的機械強度，並且在一些實施例中框架113可以用於散熱，提高半導體封裝的散熱效率。
框架113可以包括金屬環，或者框架113的內部可以包括流體（fluid）。在框架113包括金屬環的一些實施例中，可以增強半導體封裝結構的結構強度。在框架113的內部包括流體的一些實施例中，可以改善散熱。框架113是可選的。在其他實施例中，半導體封裝結構不包括框架113。
圖5B是根據本發明的一些其他實施例的半導體封裝結構500b的截面圖。為簡潔起見，在下文中省略了與先前參考圖5A描述的實施例的元件相同或相似的元件的描述。
如圖5B所示，框架113設置在基板502的側壁（外側壁）上並圍繞第一基板502a和第二基板502b。框架113可以由模制材料504包圍。在一些實施例中，框架113透過模制材料504與第一基板502a和第二基板502b分隔開。框架113的頂表面可以與模制材料504的頂表面共面，框架113的底表面可以與模制材料504的底表面共面。這樣框架113可以保護基板502（第一基板分區502a和第二基板分區502b），框架113設有模制材料504圍繞可以輔助固定框架113。並且框架113的設置將大幅增加半導體封裝結構的穩定性，具體的，框架113圍繞第一基板分區502a和第二基板分區502b，從而可以將第一基板分區502a和第二基板分區502b穩定的固定，防止兩者散開或裂開，從而增加半導體封裝結構的機械強度和結構穩定性。框架113可以採用金屬或非金屬材料，例如銅，鋁或合金，或者聚乙烯等塑膠。框架113可以為一體的，這樣可以使半導體封裝結構完整且穩定，或者框架113可以為分體之後組合的，以方便組裝，或框架113可以為紮箍狀的結構。框架113與第一基板分區502a或/和第二基板分區502b之間設有的模制材料504，可以在框架113保護且穩定固定第一基板分區502a和第二基板分區502b的同時，採用模制材料504來保護第一基板分區502a和第二基板分區502b免受到框架113的損壞（例如當框架113為金屬或其他硬度較高的材料時）。框架113外圍的模制材料504可以用於輔助固定，也可以用作保護層和緩衝層。
解決由不匹配的CTE引起的翹曲或開裂問題的方法之一是增加基板502的芯層（core layer）的厚度。但是，該方法可能引起一些問題，例如成本增加和製程複雜。本發明的實施例提供設置在基板502的側壁（外側壁）上並圍繞第一基板502a和第二基板502b的框架113可以增加基板502的強度，從而減小基板502的芯層的厚度和防止相關問題（例如成本增加可以得到控制，並且製程較為簡易）。這樣不僅可以防止翹曲或開裂等問題，而且成本增加可以得到控制，並且製程較為簡易。
圖6A-6C是根據本發明的一些實施例的半導體封裝結構600a，600b和600c的平面圖。為了簡潔起見，省略了一些組件。
圖6A可以是從圖5A中的半導體封裝結構500a的頂部或圖5B中的半導體封裝結構500b的頂部看的平面圖（例如為俯視圖）。如圖6A所示，半導體封裝結構600a包括第一基板502a，第二基板502b，在第一基板502a上方的第一半導體晶粒115a以及在第二基板502b上方的第二半導體晶粒115b。該佈置僅是示例，並非用來對本發明的限制。例如，在一些實施例中，第一半導體晶粒115a可以設置在第一基板502a和第二基板502b上方，例如第一半導體晶粒115a同時在第一基板502a和第二基板502b上方。
第一半導體晶粒115a和第二半導體晶粒115b可以透過導線（wire）602從第一半導體晶粒115a和第二半導體晶粒115b的頂表面彼此電連接。此外，在一些實施例中，從平面圖看，模制材料504的一部分與模制材料117的一部分重疊，例如第一半導體晶粒115a和第二半導體晶粒115b之間的一部分模制材料117與第一基板502a和第二基板502b（第一基板分區502a和第二基板分區502b）之間的一部分模制材料504有重疊。
在本發明的一些實施例中，半導體封裝結構600b包括兩個以上的基板。如圖6B所示，半導體封裝結構600b還包括第三基板502c。第一基板502a，第二基板502b和第三基板502c可以由模制材料504圍繞。在一些實施例中，第一基板502a，第二基板502b和第三基板502c由模制材料504分隔開。採用更多的基板分區可以進一步提高半導體封裝結構的可靠性和設計靈活性，可以根據不同的使用需求將基板分區進行組合和拼接，從而提高基板結構的適用範圍，滿足更多的使用需求。
第三基板502c可以具有第三佈線結構。第三基板502c中的第三佈線結構可以與第一基板502a中的第一佈線結構或第二基板502b中的第二佈線結構相同或不同。在一些實施例中，第一半導體晶粒115a和/或第二半導體晶粒115b也電耦合到第三基板502c中的第三佈線結構。第一半導體晶粒115a和第二半導體晶粒115b可以透過導線602從第一半導體晶粒115a和第二半導體晶粒115b的頂表面彼此電連接。
如圖6B所示，第二半導體晶粒115b設置在第二基板502b和第三基板502c上（同時在兩者之上），其中第三基板502c鄰近第一基板502a和第二基板502b設置。該佈置僅是示例，並且不意圖是限制性的。例如，第三基板502c可僅鄰近於第一基板502a或第二基板502b設置。備選地，第一半導體晶粒115a可以設置在第一基板502a和第三基板502c上方（同時在兩者之上）。
在本發明的一些實施例中，半導體封裝結構600c包括兩個以上的半導體晶粒。如圖6C所示，半導體封裝結構600c還包括第三半導體晶粒115c，該第三半導體晶粒115c設置在第二基板502b上方並且電耦合至第二基板502b中的第二佈線結構。第三半導體晶粒115c可以透過複數個導電結構（未示出）結合到第二基板502b上。
在一些實施例中，第一半導體晶粒115a，第二半導體晶粒115b和第三半導體晶粒115c由模制材料117圍繞。在一些實施例中，第一半導體晶粒115a，第二半導體晶粒115b和第三半導體晶粒115c半導體晶粒115c由模制材料117分隔開。第三半導體晶粒115c可以與第一半導體晶粒115a或第二半導體晶粒115b相同或不同。
第一半導體晶粒115a和第二半導體晶粒115b可以透過導線602a從第一半導體晶粒115a和第二半導體晶粒115b的頂表面彼此電連接，並且第一半導體晶粒115a和第三半導體晶粒115c可以透過導線602b從第一半導體晶粒115a和第三半導體晶粒115c的頂表面彼此電連接。該佈置僅是示例，並且不意圖是限制性的。例如，第二半導體晶粒115b和第三半導體晶粒115c可以透過導線從第二半導體晶粒115b和第三半導體晶粒115c的頂表面彼此電連接。
如圖6C所示，第三半導體晶粒115c設置在第二基板502b上，並且第三基板502c鄰近第一半導體晶粒115a和第二半導體晶粒115b設置。該佈置僅是示例，並且不意圖是限制性的。例如，第三基板502c可以設置在第一基板502a或另外的基板（未示出）上方。應當注意，半導體封裝結構600a-600c中的半導體晶粒的數量和基板的數量不限於實施例中公開的數量。
圖7是根據本發明的一些其他實施例的半導體封裝結構700的截面圖。半導體封裝結構700可以包括與半導體封裝結構500a和500b相同或相似的組件，並且為了簡潔起見，將不再詳細討論那些組件。
如圖7所示，重分佈層（redistribution layer）702設置在基板502上。在一些實施例中，重分佈層702包括一個或複數個介電層，佈線層或任何其他合適的結構。重分佈層702可以覆蓋第一基板502a和第二基板502b，並且重分佈層702可以電耦合到第一基板502a中的第一佈線結構和第二基板502b中的第二佈線結構。
重分佈層702可以透過複數個導電結構119結合到基板502上。在一些實施例中，導電結構119設置在重分佈層702與第一基板502a之間以及設置在重分佈層702與第二基板502b之間。在一些實施例中，重分佈層702透過導電結構119，第一基板502a中的第一佈線結構和第二基板502b中的第二佈線結構電連接至凸塊結構111。
如上所述，可以調節與第一基板502a和/或第二基板502b相鄰的組件的尺寸以提供平坦的表面。在一些實施例中，第一基板502a比第二基板502b厚（或高），並且佈置在重分佈層702和第二基板502b之間的導電結構119可以厚於（或高於）佈置在重分佈層702和第一基板502a之間的導電結構119，以提供用於在其上結合重分佈層702的平坦表面（也就是說，安裝後重分佈層702的底表面是齊平的或者在圖中所示為水平的）。
如圖7所示，重分佈層702覆蓋框架113，並且框架113比第一基板502a和第二基板502b厚（或高），以支撐重分佈層702。重分佈層702的側壁（外側壁）可以與模製材料504的側壁（外側壁）共面（或平齊）。在其他實施例中，重分佈層702暴露框架113或部分覆蓋框架113。在這些實施例中，框架113可以圍繞重分佈層702，例如框架113高於導電結構119，以圍繞重分佈層702，從而同時可以保護到基板502，導電結構119和重分佈層702。重分佈層702之上可以安裝晶粒或天線或額外的基板等，可以根據設計需求自由的選擇，並且可以使用重分佈層702上的一些佈線作為天線（當然這可以在製造時就預留了的）。
如上所述，可以透過設置框架113來減小基板502的厚度。在一些實施例中，雙面（double-sided）基板製造製程可以用於製造薄基板。特別地，在雙面基板的製造過程中，同時在載體基板（carrier substrate）的相對表面上形成互連結構（interconnect structure），然後將互連結構與載體基板分離以形成薄基板。設置框架113不僅可以防止翹曲或開裂等問題，而且成本增加可以得到控制，並且製程較為簡易。
圖8是根據本發明的一些實施例的半導體封裝結構800的平面圖。半導體封裝結構800是包括雙頻帶天線結構的示例性實施例。例如，半導體封裝結構800可以用於5G應用。為了簡潔起見，省略了一些組件。
如圖8所示，半導體封裝結構800包括複數個第一天線結構804a和複數個第二天線結構804b。第一天線結構804a可以設置在第一基板502a上方並且電耦合到第一基板502a中的第一佈線結構。第二天線結構804b可以設置在第二基板502b上方並且電耦合到第二基板502b中的第二佈線結構。在一些實施例中，半導體封裝結構800還包括連接器802，該連接器802設置在第二基板502b上方，而不設置在第一基板502a上方。連接器802可以是例如金手指或柔性電路板等，用於連接到外部的結構（例如印刷電路板等），此外在第一基板502a上也可以設置連接器，當然第一基板502a也可以透過球柵陣列來連接到印刷電路板等，這些都可以根據需要自由的選擇。
如上所述，半導體封裝結構的基板可以包括用於不同應用的具有不同厚度的基板分區。例如，第一天線結構804a和第二天線結構804b可以用於不同的頻帶，並且第一基板502a和第二基板502b的厚度可以不同。因此，根據一些實施例，可以將具有不同頻帶的天線結構設置在一個半導體封裝結構800中。可以提高半導體封裝結構800的可靠性和設計靈活性，並且可以降低製造成本。
根據本發明的一些實施例，提供了一種具有複數個並排佈置的基板的半導體封裝結構。透過使用複數個小基板，不需要形成用於在其上接合大量半導體晶粒的大基板。根據一些實施例，由於與大基板相比小基板更容易形成（製造），並且良品率更高，問題更少，因此可以提高半導體封裝結構的可靠性。具體來說，本發明採用較小的基板分區形成一塊基板，這樣避免了較大基板可能由於產品良率低，應力集中等原因造成的基板不合格，易損壞等問題，從而可以提高了半導體封裝結構的可靠性，並且可以透過若干基板分區的組合滿足不同的需求，提高了半導體封裝結構設計靈活性。
此外，根據本發明的一些實施例，對於不同的應用，基板可以具有不同的厚度。在一些實施例中，可以在一個半導體封裝結構中佈置用於不同頻帶的天線結構。因此，可以提高半導體封裝結構的設計靈活性。而且，在這些實施例中，可以調節與基板相鄰的部件的厚度以提供平坦的表面。
此外，根據本發明的一些實施例，半導體封裝結構包括圍繞基板的框架，以增加半導體封裝結構的強度。因此，可以在不降低基板強度的情況下減小基板的厚度。此外，在一些實施例中，取決於框架的材料，可以增強半導體封裝結構的結構強度，或者可以改善散熱。
此外，可以對本發明的實施例進行許多變化和/或修改。根據本發明的一些實施例的半導體封裝結構可用于形成三維（3D）封裝，2.5D封裝，扇出（fan-out）封裝或其他合適的封裝。另外，還可以根據應用的類型來調整基板中孔的佈置、形狀和位置。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
100a、100b、200a、200b、300a、300b、400a、400b、400c、500a、500b、600a、600b、600c、700、800:半導體封裝結構 101、201A、201B、301A、301B、401A、401B:基板 101E1:第一邊緣 101E2:第一邊緣 101C、201C、201C’、301C、301C’、401C、401C’、501C:中心 101a:第一表面 101b:第二表面 103:導電焊盤 105:導電通孔 107:導電層 109:導電柱 110a:第一孔 110b:第二孔 110c:第三孔 110d:第四孔 111:凸塊結構 112:黏合層 113:框架 115a:第一半導體晶粒 115b:第二半導體晶粒 115c:第三半導體晶粒 117、504:模製材料 119:導電結構 120:重分佈層結構 121:聚合物材料 123:底部填充層 125:應力緩衝層 C-C’:中心線 A、B、C、D、E、F、G、H、I、J、K、L、a、b、c、d、e、f、g、h、i、j、k、l:孔 502a:第一基板分區 502b:第二基板分區 502c:第三基板分區 702:重分佈層 804a:第一天線結構 804b:第二天線結構
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中： 第1A圖是根據本發明的一些實施例的半導體封裝結構的橫截面圖； 第1B圖是根據本發明的一些其他實施例的半導體封裝結構的橫截面圖； 第1C圖是第1A圖所示的半導體封裝結構的基板中孔的佈置的平面圖； 第2A至2B圖是示出根據本發明的一些實施例的半導體封裝結構的基板中孔的形狀的平面圖； 第3A至3B圖是示出根據本發明的一些實施例的半導體封裝結構的基板中的孔的佈置的平面圖； 第4A至4C圖是示出根據本發明的一些實施例的半導體封裝結構的基板中的孔的位置的平面圖； 第5A至5B圖是根據本發明的一些實施例的半導體封裝結構的截面圖； 第6A至6C圖是根據本發明的一些實施例的半導體封裝結構的平面圖； 第7圖是根據本發明的一些實施例的半導體封裝結構的截面圖； 第8圖是根據本發明的一些實施例的半導體封裝結構的平面圖。
500a:半導體封裝結構
101E1:第一邊緣
101E2:第一邊緣
101a:第一表面
101b:第二表面
103:導電焊盤
105:導電通孔
107:導電層
109:導電柱
111:凸塊結構
112:黏合層
113:框架
115a:第一半導體晶粒
115b:第二半導體晶粒
117、504:模製材料
119:導電結構
121:聚合物材料
123:底部填充層
C-C’:中心線
502:基板
502a:第一基板分區
502b:第二基板分區

Claims (13)

  1. 一種半導體封裝結構，包括： 基板，包括：具有第一佈線結構的第一基板分區；與該第一基板分區相鄰並具有第二佈線結構的第二基板分區，其中，該第一基板分區和該第二基板分區由第一模制材料包圍； 第一半導體晶粒，設置在該基板上方並電耦合至該第一佈線結構；以及 第二半導體晶粒，設置在該基板上方並電耦合至該第二佈線結構。
  2. 如申請專利範圍第1項所述的半導體封裝結構，其中，該第一基板分區和該第二基板分區是均質的或異質的。
  3. 如申請專利範圍第1項所述的半導體封裝結構，其中，該第一基板分區和該第二基板分區透過該第一模制材料分隔開。
  4. 如申請專利範圍第1項所述的半導體封裝結構，其中，該第一半導體晶粒和該第二半導體晶粒由第二模制材料圍繞並分隔開。
  5. 如申請專利範圍第4項所述的半導體封裝結構，其中，該第一半導體晶粒和該第二半導體晶粒的遠離該基板的表面由該第二模制材料暴露。
  6. 如申請專利範圍第1項所述的半導體封裝結構，還包括第三半導體晶粒，該第三半導體晶粒設置在該基板上方並且電耦合至該第一佈線結構和/或該第二佈線結構。
  7. 如申請專利範圍第6項所述的半導體封裝結構，其中，該第一半導體晶粒，該第二半導體晶粒和該第三半導體晶粒由第二模制材料包圍並分隔開。
  8. 如申請專利範圍第1項所述的半導體封裝結構，還包括： 導電結構，設置在該基板與該第一半導體晶粒之間以及該基板與該第二半導體晶粒之間；以及 凸塊結構，設置在該基板下方，其中該第一半導體晶粒和該第二半導體晶粒分別透過該導電結構，該第一佈線結構和該第二佈線結構電耦合至該凸塊結構。
  9. 如申請專利範圍第1項所述的半導體封裝結構，其中，還包括框架，該框架設置在該第一基板分區和該第二基板分區上方並且圍繞該第一半導體晶粒和該第二半導體晶粒； 或者，該框架圍繞該第一基板分區和所述第二基板分區並且由該第一模制材料包圍。
  10. 一種半導體封裝結構，包括： 第一基板，具有第一佈線結構； 第二基板，具有第二佈線結構，其中，該第一基板和該第二基板並排設置； 重分佈層，設置在該第一基板和該第二基板上，其中該重分佈層電耦合到該第一佈線結構和該第二佈線結構；以及 框架，圍繞該第一基板和該第二基板。
  11. 如申請專利範圍第10項所述的半導體封裝結構，其中，還包括導電結構，該導電結構設置在該重分佈層與該第一基板之間以及在該重分佈層與該第二基板之間，該第一基板比該第二基板厚，並且佈置在該重分佈層和該第二基板之間的導電結構比佈置在該重分佈層和該第一基板之間的導電結構更厚。
  12. 如申請專利範圍第10項所述的半導體封裝結構，其中，該重分佈層覆蓋該框架；或者，該重分佈層覆蓋該第一基板和該第二基板並暴露該框架。
  13. 一種半導體封裝結構，包括： 第一基板，具有第一佈線結構； 第二基板，具有第二佈線結構，其中，該第一基板和該第二基板並排設置； 第一半導體晶粒，設置在該第一基板上方並電耦合至該第一佈線結構； 第二半導體晶粒，設置在該第二基板上方並電耦合至該第二佈線結構； 第一天線結構，設置在該第一基板上方並電連接至該第一佈線結構；以及 第二天線結構，設置在該第二基板上方並電耦合至該第二佈線結構。
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