JP2013187740A - 半導体装置 - Google Patents

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Abstract

【課題】有機基板の基材が例えばガラスエポキシ製で、半導体チップが例えばシリコン製やガリウム砒素製であった場合に、両者の熱膨張係数が違うために、基板反りが発生する場合がある。このような基板反りによって、有機基板上に形成されたアンテナの形状も変化し、その結果、アンテナの特性が所望値からずれてしまう場合がある。
【解決手段】半導体チップを実装した基板上にアンテナを設け、樹脂で覆う。樹脂は、半導体チップおよび基盤の接合に起因する反りと、アンテナの変形とを抑えるに十分な硬度を有する。半導体装置の製造後に、調整用ビアの接続関係を変更することで、アンテナの特性を変更可能とする。
【選択図】図2A

Description

本発明は、半導体装置に係り、特に、アンテナを含む半導体装置に係る。
磁界結合アンテナを用いた無線通信システムが知られている。このような無線通信システムでは、磁界結合アンテナを有する移動体端末などを、同様の移動体端末または固定型端末などに、密着またはそれに近い距離で向かい合わせることで、非接触型の通信を可能としている。このような無線通信システムでは、基本的に、磁界結合アンテナの形状によって通信可能な距離や方向が強く制限されてしまう。
具体的には、磁界結合アンテナとして平面状のループアンテナが使われるのが一般的であるので、ループアンテナの指向性に合わせて、基本的にはこの平面に垂直な方向で無線通信が行われる。また、ループアンテナによる無線通信で用いられる磁界の強さは、ループアンテナの面積に比例するので、移動体端末などの、通信方向に直行する平面のサイズを確保する必要がある。さらに、磁界結合アンテナによる無線通信で用いられる磁界の強さは、距離の3乗に逆比例するので、基本的には非常に短い距離で無線通信が行われる。
このような制限を受けずに、高速かつ正確な伝送を可能とする無線通信システムのニーズがある。特に、ギガヘルツ帯などの高周波帯域を用いる場合は、所望のアンテナ特性を備えたアンテナを得られることが重要となる。
このようなニーズに応えるために、有機基材上に形成された導体パターンとしてのアンテナと、この有機基板上に形成されたアンテナ制御回路とを、同じ半導体チップに搭載した半導体装置がある。このような半導体装置では、アンテナと、アンテナ制御回路とを一体化することで、無線通信システムの全体的な小型化を可能としている。
図1は、特許文献1(特開平8−56113号公報)に開示されたミリ波用検波器100の構成を示す断面図である。図1のミリ波用検波器100の構成について説明する。このミリ波用検波器100は、第1の半導体基板101と、接地用導体膜102と、誘電体膜103と、平面アンテナ104と、第2の半導体基板105と、バンプ106と、マイクロストリップ線路107とを具備している。第2の半導体基板105は、信号検波回路または信号発生回路を具備している。
図1のミリ波用検波器100の構成要素の接続関係について説明する。第1の半導体基板101と、接地用導体膜102と、誘電体膜103とは、下からこの順番に積層されている。平面アンテナ104と、マイクロストリップ線路107とは、誘電体膜103の上に設けられている。第2の半導体基板105は、バンプ106を介して、マイクロストリップ線路107との上に接続されている。第2の半導体基板105と、平面アンテナ104とは、マイクロストリップ線路107を介して接続されている。
図1のミリ波用検波器100の動作について説明する。マイクロストリップ線路107は、平面アンテナ104への給電を行う。信号検波回路は、平面アンテナ104で受信する信号を検波する。信号発生回路は、平面アンテナ104で送信する信号を発生する。
上記に関連して、特許文献2(特開2002−290141号公報)には、表面実装型アンテナに係る記載が開示されている。この表面実装型アンテナは、基体と、放射電極と、GND電極と、給電電極と、短絡電極と、抵抗素子とを有することを特徴としている。ここで、基体は、誘電体または磁性体によって構成されている。放射電極は、基体の1つの面に設けられている。GND電極と、1つの面と対向する対向面に設けられている。給電電極は、放射電極に接続されている。短絡電極は、放射電極とGND電極とを短絡する。抵抗素子は、一端が放射電極に接続され、他端がGND電極に接続されている。
また、特許文献3(特開2005−229499号公報)には、マルチバンドアンテナ装置に係る記載が開示されている。このマルチバンドアンテナ装置は、複数のアンテナ素子と、アンテナ切替手段と、共振動作調整手段と、バンド選択手段とを備えたことを特徴としている。ここで、複数のアンテナ素子は、複数の周波数バンドに対応している。アンテナ切替手段は、アンテナ装置の入出力ポートと複数のアンテナ素子との接続を選択された周波数バンドに対応するように切り替える。共振動作調整手段は、複数のアンテナ素子の各々に接続され、各アンテナ素子の共振動作を調整する。バンド選択手段は、選択された周波数バンドに対応して共振動作調整手段およびアンテナ切替手段を制御する。
特開平8−56113号公報 特開2002−290141号公報 特開2005−229499号公報
本願の発明者は、上記のような半導体装置において、有機基板の基材が例えばガラスエポキシ製で、半導体チップが例えばシリコン製やガリウム砒素製であった場合に、両者の熱膨張係数が違うために、基板反りが発生する場合があることを見出した。本願の発明者は、さらに、このような基板反りによって、有機基板上に形成されたアンテナの形状も変化し、その結果、アンテナの特性が所望値からずれてしまう場合があることを見出した。
特に、このような半導体装置を、基板下面に形成された外部端子を介してマザーボードなどの外部基板に接続する場合は、さらなる注意が必要となる。このような外部基板との熱膨張係数の差や、外部基板自信に生じる基板反りによって、半導体装置に形成されたアンテナの特性が所望値からさらにずれてしまう場合があるからである。
以下に、(発明を実施するための形態)で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、(特許請求の範囲)の記載と(発明を実施するための形態)との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、(特許請求の範囲)に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による半導体装置は、半導体チップ(210など)と、基板(220)と、アンテナ(232など)と、樹脂(270など)とを具備する。ここで、基板(220)は、半導体チップ(210など)を実装する。アンテナ(232など)は、基板(220)に形成されて、半導体チップ(210など)が出力する信号を放射する。樹脂(270など)は、アンテナ(232など)を覆う。基板(2209は、他の基板(620)に実装するための実装部(239)を具備する。
本発明の半導体装置によれば、樹脂で形成された誘電体層を用いた積層基板の表面側の導体層に、半導体チップを実装し、また、パッチアンテナを形成する。このパッチアンテナと、誘電体層と、グランドプレーンとを積層して設ける。
図1は、特許文献に開示されたミリ波用検波器の構成を示す断面図である。 図2Aは、本発明の第1の実施形態による半導体装置の構成を示す平面図である。 図2Bは、本発明の第1の実施形態による半導体装置の構成を示す、図2Aにおける断線2B−2Bによる断面図である。 図2Cは、本発明の第1の実施形態によるパッチアンテナおよび半導体チップの位置関係を部分的に示し、このパッチアンテナに給電して得られる電圧定在波分布の一例を示す図群である。 図2Dは、本発明の第1の実施形態による半導体装置にシールドを用いた場合の構成を示す、断線2B−2Bによる断面図である。 図3Aは、本発明の第2の実施形態による半導体装置の構成を示す平面図である。 図3Bは、本発明の第2の実施形態による半導体装置の構成を示す、図3Aにおける断線3B−3Bによる断面図である。 図4Aは、本発明の第3の実施形態による半導体装置の構成を示す平面図である。 図4Bは、本発明の第3の実施形態による半導体装置の構成を示す、図4Aにおける断線4B−4Bによる断面図である。 図5Aは、本発明の第4の実施形態による半導体装置の第1の構成を示す平面図である。 図5Bは、本発明の第4の実施形態による半導体装置の第1の構成を示す、図5Aの断線5B−5Bによる断面図である。 図5Cは、本発明の第4の実施形態による半導体装置の第2の構成を部分的に示す平面図である。 図5Dは、本発明の第4の実施形態による半導体装置の第2の構成を部分的に示す、図5Cにおける断線5D−5Dによる断面図である。 図5Eは、本発明の第4の実施形態による積層基板220の第2の構成を示す、図5Cの断線5D−5Dによる断面図を厚さ方向に拡大した拡大図である。 図5Fは、本発明の第4の実施形態の第2の構成によるパッチアンテナおよび半導体チップの位置関係を部分的に示し、このパッチアンテナに給電して得られる電圧定在波分布の一例を示す図群である。 図6Aは、本発明の第5の実施形態による半導体装置の構成を示す平面図である。 図6Bは、本発明の第5の実施形態によるシステムボードの構成を部分的に示す平面図である。 図6Cは、本発明の第5の実施形態による半導体装置およびシステムボードの構成を示す、図6Aおよび図6Bにおける断線6C−6Cによる断面図である。 図6Dは、本発明の第4の実施形態による積層基板220およびシステムボード620の断面図を厚さ方向に拡大した拡大図である。 図7Aは、本発明の第6の実施形態による半導体装置の構成を示す平面図である。 図7Bは、本発明の第6の実施形態による半導体装置の構成を示す、図7Aにおける断線7B−7Bによる断面図である。 図7Cは、本発明の第6の実施形態による積層基板220の構成を示す、図7Aの断線7B−7Bによる断面図を厚さ方向に拡大した拡大図である。 図8Aは、本発明の第7の実施形態による半導体装置の構成を示す平面図である。 図8Bは、本発明の第7の実施形態による半導体装置の構成を示す、図8Aにおける断線8B−8Bによる断面図である。 図8Cは、本発明の第7の実施形態による積層基板220の構成を示す、図8Aの断線8B−8Bによる断面図を厚さ方向に拡大した拡大図である。 図9Aは、本発明の第8の実施形態による半導体装置の構成を示す平面図である。 図9Bは、本発明の第8の実施形態による半導体装置の構成を示す、図9Aにおける断線9B−9Bによる断面図である。
添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。
(第1の実施形態)
図2Aは、本発明の第1の実施形態による半導体装置の構成を示す平面図である。図2Bは、本発明の第1の実施形態による半導体装置の構成を示す、図2Aにおける断線2B−2Bによる断面図である。図2Aに示した断線2B−2Bの点2Ba、2Bb、2Bcおよび2Bdは、図2Bに示した断面図の分割線2Ba、2Bb、2Bcおよび2Bdにそれぞれ対応する。なお、図2Aの平面図では、後述するモールド樹脂270を省略し、かつ、後述するソルダレジスト260の層を透過している。
図2Aおよび図2Bに示す半導体装置の構成要素について説明する。本実施形態による半導体装置は、半導体チップ210と、積層基板220と、ボンディングワイヤ250と、モールド樹脂270とを具備している。半導体チップ210は、信号用パッド211と、グランド用パッド212とを具備している。
積層基板220は、導体層230Aおよび230Bと、絶縁体層240Aと、ビア241と、ボールランド239と、ソルダレジスト260とを具備している。ここでは、積層基板220が、2枚の導体層230Aおよび230Bと、1枚の絶縁体層240Aとを具備している場合について説明する。第1の導体層230Aは、リード線236と、ランド237と、給電点233と、パッチアンテナ232と、めっき線234、238と、ソルダレジスト260とを具備している。第2の導体層230Bは、各種の配線235と、ボールランド239と、ソルダレジスト260とを具備している。
ここで、絶縁体層240Aは、FR4などの樹脂243で形成されているものとする。一般的に、モールド樹脂(270)は、FR4やソルダレジスト(260)とは違い、例えば二酸化シリコンなどの金属酸化物を、フィラーとして、重量比で85%以上含んでいるという特徴を有している。このようなモールド樹脂270は、十分な硬度を有しており、例えば、半導体チップ210と、積層基板220と、パッチアンテナ232の少なくとも一部とを覆うことで、半導体チップ210および積層基板220の接合に起因する反りや、アンテナの変形などを抑えることが出来る。また、モールド樹脂270は、積層基板220より厚い場合などの、十分な厚さで形成されることで、より大きな変形抵抗を有することも出来る。
なお、これらの構成要素のそれぞれにおける総数や特徴などは、あくまでも一例であって、本発明を限定するものではない。
図2Aおよび図2Bに示す半導体装置200の構成要素の接続関係および位置関係について説明する。第1の導体層230Aと、絶縁体層240Aと、第2の導体層230Bとは、上からこの順番に積層されている。
第1の導体層230Aの表面は、一部に設けられた開口部261などを除いて、ソルダレジスト260によって覆われている。また、第2の導体層230Bの表面も、ボールランド239の接続部分などを除いて、ソルダレジスト260によって覆われている。ソルダレジスト260はさらに、ビア241の内部に充填されていても良い。
第1の導体層230Aにおいて、一部のリード線236における一方の端部は、ソルダレジスト260の開口部261から露出している。これらリード線236の露出部分と、半導体チップ210における信号用パッド211またはグランド用パッド212とは、ボンディングワイヤ250を介して接続されている。
ビア241は、積層基板220をその厚さ方向に部分的または完全に貫通して形成されている。ビア241のそれぞれは、絶縁体層240Aを跨いで第1および第2の導体層230Aおよび230Bを電気的に接続するために、両端がこれら第1および第2の導体層230Aおよび230Bにそれぞれ接続されている。
半導体チップ210は、第1の導体層230Aに実装されている。半導体チップ210の信号用パッド211は、ボンディングワイヤ250およびリード線236を介して、パッチアンテナ232の給電点233に電気的に接続されている。半導体チップ210のグランド用パッド212は、別のボンディングワイヤ250、別のリード線236およびビア241を介して、配線235に電気的に接続されている。
パッチアンテナ232は、第1の導体層230Aのコーナー部分に配置されていることが望ましい。これは、多数のリード線236が半導体チップ210の周囲に形成された第1の導体層230Aにおいて、ある程度まとまった面積を確保しやすいからである。また、パッチアンテナ232は、その放射パターンの方向が、半導体チップ210を避ける方向、例えば半導体チップ210に向かって直交する方向となるように配置されていることが望ましい。これは、半導体チップ210の存在が、パッチアンテナ232からの放射を妨げないためである。例えば、図2Aに示したように、パッチアンテナ232が長方形で、半導体チップ210および積層基板220が正方形で、半導体チップ210が積層基板220の中心に配置されていた場合は、積層基板220の対角線でパッチアンテナ232の長方形が線対称となるような位置関係が好ましい。
パッチアンテナ232は、比較的大きな面積を有するので、積層基板220のコーナー部分に配置した場合は、パッチアンテナ232に直接繋がっためっき線234を設ける必要性があるものと考えられる。このとき、パッチアンテナ232の形状に伴う特性の計算のし易さを考慮して、めっき線234を、例えばパッチアンテナ232のコーナー部分などに配置することが望ましい。
ここで、パッチアンテナ232の直上およびその周辺の領域については、ソルダレジスト260を省略し、モールド樹脂270がパッチアンテナ232を直接保護する構成であっても良い。このような構成への変更は、ソルダレジスト260を形成する際に用いるマスクの形状を適宜に変更するだけで可能となる。その結果、パッチアンテナ232のアンテナ特性に係る製造ばらつきを抑える効果が得られる。これは、ソルダレジストの膜厚は製造ばらつきが大きい一方で、モールド樹脂の厚さは一意的に決定するからである。いずれの場合も、空気よりも大きな誘電率を有するモールド樹脂270やソルダレジスト260などでパッチアンテナ232を覆うことにより、いわゆる波長の短縮効果が得られる。すなわち、パッチアンテナ232の周囲における実効誘電率が、パッチアンテナ232が空気に露出した場合よりも大きくなるので、実効波長が短くなり、パッチアンテナ232のサイズダウンが可能となる。
図2Aおよび図2Bに示す半導体装置の動作について説明する。図2Cは、本発明の第1の実施形態によるパッチアンテナ232および半導体チップ210の位置関係を部分的に示し、このパッチアンテナ232に給電して得られる電圧定在波分布の一例を示す図群である。図2Cには、図2Aに示した半導体チップ210、その信号用パッド211、ボンディングワイヤ250、リード線236、給電点233、パッチアンテナ232、めっき線234、第1の磁流291、第2の磁流292および積層基板220の位置関係が示されている。図2Cにはさらに、パッチアンテナ232の幅方向に分布する電圧定在波振幅を表すグラフ290が示されている。
図2A〜図2Cのように配置されたパッチアンテナ232に給電することで、図2Cに示したような磁流および電圧定在波分布が得られる。図2Cにおける第1および第2の磁流291および292は、長方形であるパッチアンテナ232における、半導体チップ210に向かう方向に伸びる2辺に沿って現れている。また、図2Cのグラフ290における電圧定在波振幅は、磁流291、292が現れている2辺で最高値となり、その中間領域で最低値となっている。これは、半導体チップ210に妨げられない方向の放射パターンが得られることを意味する。
本実施形態による半導体装置を複数用意して、図2Cの放射パターンに適した位置関係でこれらの半導体装置を配置することで、パッチアンテナ232を介して半導体装置同士で無線通信を行っても良い。
なお、第2の導体層230Bのうち、パッチアンテナ232の裏側に当たる部分には、グランドプレーンが形成されていることが望ましい。また、パッチアンテナ232の代わりに、第1の導体層230Aに形成可能なあらゆる形状のアンテナ、例えばダイポールアンテナ、モノポールアンテナ、ループアンテナ、ログペリアンテナ、なども使用可能である。この場合、第2の導体層230Bのうち、このようなアンテナの裏側に当たる部分には、グランドプレーンに限らず、上記の各種アンテナを形成するために必要な配線が形成されても良いし、絶縁体層240Aを貫通してこのようなアンテナおよび配線を適宜に接続するビアが設けられても良い。
また、モールド樹脂270の代わりに、半導体チップ210を保護するシールドを用いても良い。図2Dは、本発明の第1の実施形態による半導体装置にシールドを用いた場合の構成を示す、断線2B−2Bによる断面図である。図2Dに示した半導体装置は、図2Bに示した半導体装置において、モールド樹脂270をシールド280に置き換えたものに等しい。ただし、パッチアンテナ232がシールドによって完全に覆われることは望ましくないので、パッチアンテナ232の部分はモールド樹脂270などによって十分に保護するものとする。さらに、シールド280と、第1の導体層230Aとの間の空間を、モールド樹脂270などで充填しても良い。なお、図2Dに示した半導体装置におけるその他の構成要素は、図2Bの場合と同様であるので、さらなる詳細な説明を省略する。
(第2の実施形態)
図3Aは、本発明の第2の実施形態による半導体装置の構成を示す平面図である。図3Bは、本発明の第2の実施形態による半導体装置の構成を示す、図3Aにおける断線3B−3Bによる断面図である。図3Aに示した断線3B−3Bの点3Ba、3Bb、3Bcおよび3Bdは、図3Bに示した断面図の分割線3Ba、3Bb、3Bcおよび3Bdにそれぞれ対応する。なお、図3Aでは、後述するモールド樹脂370と、ソルダレジスト260の層とを透過している。
図3Aおよび図3Bに示した本実施形態による半導体装置は、図2Aおよび図2Bに示した本発明の第1の実施形態による半導体装置に、以下の変更を加えたものに等しい。
まず、本実施形態による半導体装置は、例えば、オーバー・モールド・パッド・アレイ・キャリア(Over Molded Pad Array Carrier、以下「OMPAC」)などのように、周辺領域がモールド樹脂で封止されない手法で作製される。このとき、半導体チップ210を封止するために、図2Aに示した直方形のモールド樹脂270の代わりに、本実施形態では一例として、底面の各辺にテーパーを有する八角錐体状のモールド樹脂370を用いている。その結果、パッチアンテナ232の一部が、モールド樹脂370による封止領域からはみ出している。
次に、積層基板220の層数が変更されている。本実施形態による積層基板220は、第1〜第4の導体層230A〜230Dと、第1〜第3の絶縁体層240A〜240Cとを有している。本実施形態による積層基板220において、第1の導体層230Aと、第1の絶縁体層240Aと、第2の導体層230Bと、第2の絶縁体層240Bと、第3の導体層230Cと、第3の絶縁体層240Cと、第4の導体層230Dとは、この順番に積層されている。
ここで、本実施形態による第1の導体層230Aは、本発明の第1の実施形態による第1の導体層230Aと同様に構成されている。本実施形態による第2の導体層230Bには、主にグランドプレーン231が形成されている。本実施系板による第3の導体層230Cには、主に配線235が形成されている。本実施形態による第4の導体層230Dは、本発明の第1の実施形態による第2の導体層230Bと同様に構成されている。本実施形態によるビア241は、その両端が第1および第4の導体層230Aおよび230Dにそれぞれ接続されて、積層基板220の全体を貫通している。
なお、上記の変更は、必ずしも全てを組み合わせる必要は無く、一部の変更だけを本発明の第1の実施形態による半導体装置に加えても良い。また、本実施形態による半導体装置におけるその他の構成は、本発明の第1の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
OMPACの場合、半導体装置においてモールド樹脂370で封止されない周辺領域は、およそ1mm〜2mmの幅を有する。ただし、この周辺領域も、モールド樹脂370で封止された中心領域と同様に、ソルダレジスト260では保護される。したがって、金属であるパッチアンテナ232の一部または全体は、必ずしもモールド樹脂370で封止されていなくても構わない。
なお、本実施形態による半導体装置において、パッチアンテナ232は、モールド樹脂370に封止された部分と、モールド樹脂370からはみ出た部分とを有することになる。したがって、パッチアンテナ232の周囲の誘電率が不均一になってしまうが、製造前の設計や、または、他の実施形態として後述する製造後の調整などを適宜に行うことで、誘電率の不均一性に伴う問題は回避される。それよりも、特にミリ波などの高周波帯域では、パッチアンテナ232を形成するために1mm〜2mmの幅を有する周辺領域を余計に使えることが、積層基板220内部の配線配置の設計自由度の向上や、アンテナ特性の調整などにおいて、半導体装置全体としてより大きなメリットとなることが期待される。
さらに、モールド樹脂370およびソルダレジスト260の形状を適宜に変更することで、パッチアンテナ232を露出させた状態にすることも可能である。この場合は、パッチアンテナ232のアンテナ特性がモールド樹脂370およびソルダレジスト260の影響を受けにくくなり、半導体装置の無線通信に係る設計がより容易になる効果が期待される。
(第3の実施形態)
図4Aは、本発明の第3の実施形態による半導体装置の構成を示す平面図である。図4Bは、本発明の第3の実施形態による半導体装置の構成を示す、図4Aにおける断線4B−4Bによる断面図である。図4Aに示した断線4B−4Bの点4Ba、4Bb、4Bcおよび4Bdは、図4Bに示した断面図の分割線4Ba、4Bb、4Bcおよび4Bdにそれぞれ対応する。なお、図3Aの場合と同様に、図4Aでも、モールド樹脂370およびソルダレジスト260の層を透過している。
図4Aおよび図4Bに示した本実施形態による半導体装置は、図2Aおよび図2Bに示した本発明の第1の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、図2Aに示したパッチアンテナ232の形状を、その特性を計算しやすい標準な形状である長方形から、図4Aに示したモールドゲート432として使用可能な形状に変更する。言い換えれば、本実施形態では、半導体装置の製造時に形成されるモールドゲート432を、製造後はパッチアンテナ432として活用する。なお、モールドゲート423の先端部分は、めっきゲート434として、積層基板220の端部に配置されている。
本実施形態による半導体装置では、モールドゲート432およびパッチアンテナ432を兼用することで、第1の導体層230Aにおける回路面積を節約することが可能となっている。
本実施形態によるパッチアンテナ432の形状は、モールドゲートとしての特徴を有している。すなわち、図4Aの例では、パッチアンテナ432の、半導体装置の縁との接触部分の幅が広い。また、パッチアンテナ432の先端部分が、半導体装置の縁に対して、直角に接している。モールドゲート432の形状には、めっきゲート434から給電点233に至る曲線が含まれている。このような曲線からは、パッチアンテナ432の指向性を拡げるなどの効果を得られる場合がある。
なお、本実施形態による半導体装置におけるその他の構成は、本発明の第1の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
(第4の実施形態)
図5Aは、本発明の第4の実施形態による半導体装置の第1の構成を示す平面図である。図5Bは、本発明の第4の実施形態による半導体装置の第1の構成を示す、図5Aの断線5B−5Bによる断面図である。図5Aに示した断線5B−5Bの点5Ba、5Bb、5Bcおよび5Bdは、図5Bに示した断面図の分割線5Ba、5Bb、5Bcおよび5Bdにそれぞれ対応する。なお、図5Aの平面図でも、図2Aの平面図の場合と同様に、モールド樹脂270を省略し、かつ、ソルダレジスト260の層を透過している。
本実施形態の第1の構成による半導体装置は、図2Aおよび図2Bに示した本発明の第1の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、まず、積層基板220の構成を本発明の第2の実施形態の場合と同様とする。次に、パッチアンテナ232と、第3または第4の導体層230Cまたは230Dにおける配線235とを電気的に接続する調整用ビア541〜543を追加する。さらに、パッチアンテナ232の特性に変化を与えるインピーダンス素子581、582を追加する。
第3の導体層において、調整用ビア541〜543の端部を他の配線235に接続することで、パッチアンテナ232の特性を様々に調整することが可能となる。なお図5Bでは、隣接する二つの調整ビア間をインピーダンス素子で接続する例を示しているが、それに限らず、例えば全てあるいは一部の調整ビアのそれぞれについて、インピーダンス素子を介して導体層230Dの共通グランドパターンに接続してもよい。ここで、調整用ビア541〜543の端部と、他の配線235との接続部に、単なる短絡用配線のみならず、抵抗、容量やインダクタンスなどのインピーダンス素子581、582を追加することで、パッチアンテナ232の特性を様々な方向に調整することが可能になる。そのためには、パッチアンテナ232の複数の場所に、多数の調整用ビア541〜543を予め設けておき、調整時にはどの調整用ビア541〜543をどのインピーダンス素子581、582を介してどの配線235に接続するかを適宜に選択することが望ましい。
ここで、配線235やインピーダンス素子581、582の追加を、すなわちパッチアンテナ232の特性の調整を、製造後の半導体装置に対して、かつ、これを分解することなく行うことが可能であることに注目されたい。
図5Cは、本発明の第4の実施形態による半導体装置の第2の構成を部分的に示す平面図である。図5Dは、本発明の第4の実施形態による半導体装置の第2の構成を部分的に示す、図5Cにおける断線5D−5Dによる断面図である。図5Eは、本発明の第4の実施形態による積層基板220の第2の構成を示す、図5Cの断線5D−5Dによる断面図を厚さ方向に拡大した拡大図である。図5Cに示した断線5D−5Dの点5Da、5Db、5Dcおよび%Ddは、図5Dおよび図5Eに示した断面図の分割線5Da、5Db、5Dcおよび5Ddにそれぞれ対応する。なお、図5Cの平面図でも、図2Aの平面図の場合と同様に、モールド樹脂270を省略し、かつ、ソルダレジスト260の層を透過している。
本実施形態の第2の構成による半導体装置は、図2Aおよび図2Bに示した本発明の第1の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、まず、積層基板220の構成を本発明の第2の実施形態の場合と同様とする。次に、パッチアンテナ232と、第2の導体層230Bにおけるグランドプレーン231とを電気的に接続する接地用ビア544〜546を追加する。さらに、パッチアンテナ232と、第3または第4の導体層230Cまたは230Dにおける配線235などとを電気的に接続する調整用ビア547、548を追加しても良い。
図5C〜図5Eに示した、本実施形態の第2の構成の半導体装置では、長方形であるパッチアンテナ232における一辺を、この一辺に沿って配列された複数の接地用ビア544〜546を介して、グランドプレーン231に接地している。
図5C〜図5Eに示す半導体装置の動作について説明する。図5Fは、本発明の第4の実施形態の第2の構成によるパッチアンテナ232および半導体チップ210の位置関係を部分的に示し、このパッチアンテナ232に給電して得られる電圧定在波分布の一例を示す図群である。図5Fには、図5Cに示した半導体チップ210、その信号用パッド211、ボンディングワイヤ250、リード線236、給電点233、パッチアンテナ232、グランド用ビア641〜643、めっき線234、磁流291および積層基板220の位置関係が示されている。図5Fにはさらに、パッチアンテナ232の幅方向に分布する電圧定在波振幅を表すグラフ590が示されている。
図5C〜図5Fのように配置されたパッチアンテナ232に給電することで、図5Fに示したような電圧定在波分布が得られる。図5Fにおける磁流591は、長方形であるパッチアンテナ232における、半導体チップ210に向かう方向に伸びる2辺のうちの一方に沿って現れている。なお、これら2辺のうちの他方に沿って、接地用ビア544〜546が接続されている。また、図5Fのグラフ590における電圧定在波振幅は、磁流591が現れている辺で最高値となり、接地用ビア544〜546が接続された辺で最低値となっている。これは、半導体チップ210に妨げられない方向の放射パターンが得られることのみならず、本実施形態の半導体装置によれば、パッチアンテナの面積は同じでも、図2Cに示した本発明の第1の実施形態の場合とは異なる周波数特性を得ることが可能となることを意味する。
なお、図5Aおよび図5Bに示した本実施形態の第1の構成の場合も、調整用ビア541、542を他のビアや配線を介して接地することが、半導体装置の製造後でも実施可能である。すなわち、本実施形態の半導体装置によれば、半導体装置の製造後に、パッチアンテナ232の特性をさらに大幅に変化させる調整を行うことが可能となっている。
(第5の実施形態)
図6Aは、本発明の第5の実施形態による半導体装置の構成を示す平面図である。図6Bは、本発明の第5の実施形態によるシステムボード620の構成を部分的に示す平面図である。図6Cは、本発明の第5の実施形態による半導体装置およびシステムボードの構成を示す、図6Aおよび図6Bにおける断線6C−6Cによる断面図である。図6Dは、本発明の第4の実施形態による積層基板220およびシステムボード620の断面図を厚さ方向に拡大した拡大図である。図6Aおよび図6Bに示した断線6C−6Cの点6Ca、6Cb、6Ccおよび6Cdは、図6Cおよび図6Dに示した断面図の分割線6Ca、6Cb、6Ccおよび6Cdにそれぞれ対応する。なお、図2Aの平面図と同様に、図6Aの平面図でも、モールド樹脂270を省略し、かつ、ソルダレジスト260の層を透過している。
図6A、図6Cおよび図6Dに示した本実施形態による半導体装置は、図5Aおよび図5Bに示した本発明の第4の実施形態の第1の構成による半導体装置に、以下の変更を加えたものに等しい。すなわち、本実施形態による半導体装置において、調整用ビア541〜543における第4の導体層230D側の端部が、ボールランド239に接続されている。本実施形態による半導体装置におけるその他の構成は、図5Aおよび図5Bに示した本発明の第4の実施形態における第1の構成の場合と同様であるので、さらなる詳細な説明を省略する。
図6B〜図6Dに示した本実施形態によるシステムボード620の構成要素について説明する。システムボード620は、第1の導体層630Aと、誘電体層640と、第2の導体層630Bと、ビア641A〜641Dとを具備している。システムボード620における第1の導体層630Aには、本実施形態による半導体装置のボールランド239の配置に対応して形成されたビア641A〜641Dの接続端部を含む配線が設けられている。システムボードにおける第2の導体層630Bには、ビア641A〜641Dの接続端部を含む配線が、本発明の第4の実施形態による半導体装置における第4の導体層230Dと同様に設けられている。なお、ここでは、システムボード620が、2枚の導体層630A、630Bと、1枚の誘電体層640とを具備している場合について説明する。ただし、これらの構成要素における総数や特徴などはあくまでも一例であって、本発明を限定しない。
本実施形態によるシステムボード620の構成要素の接続関係および位置関係について説明する。第1の導体層630Aと、誘電体層640と、第2の導体層630Bとは、上からこの順番に積層されている。ビア641A〜641Dは、誘電体層640を貫通して、第1の導体層630Aにおける接続端部と、第2の導体層630Bにおける接続端部とを電気的に接続している。
本実施形態による半導体装置およびシステムボード620の接続について説明する。本実施形態において、半導体装置は、システムボード620上に搭載されている。すなわち、半導体装置の第4の導体層630Dにおけるボールランド239と、システムボード620における第1の導体層630Aにおける配線とが、電気的に接続されている。したがって、パッチアンテナ232に接続された調整用ビア541〜543は、半導体装置におけるボールランド239と、システムボード620における第1の導体層630Aおよびビア641A〜641Dとを介して、システムボード620における第2の導体層630Bの配線に電気的に接続されている。
このとき、システムボード620における第2の導体層630Bにおいて、短絡用の配線や、抵抗素子、可変抵抗素子、容量素子、可変容量素子、インダクタンスなど各種のデバイスを適宜に追加接続することで、半導体装置における調整用ビア541〜543の端部や配線などを間接的に接続することが出来る。反対に、調整用ビア541〜543の間に予め設けられていた配線を切断することで、その接続関係を解除しても良い。図6Cおよび図6Dの例では、システムボード620は、2つのインピーダンス素子681および682をさらに具備している。第1のインピーダンス素子681の両端は、2つのビア641Cおよび641Dにおける第2の導体層630B側の端部にそれぞれ接続されている。第2のインピーダンス素子682の両端は、2つのビア641Aおよび641Bにおける第2の導体層630B側の端部にそれぞれ接続されている。その結果、図5Bに示した、本発明の第4の実施形態における第1の構成の場合と同様の効果が得られる。なお図6Cおよび図6Dでは、隣接する二つの調整ビア間をインピーダンス素子で接続する例を示しているが、それに限らず、例えば全てあるいは一部の調整ビアのそれぞれについて、インピーダンス素子を介して導体層630Bの共通グランドパターンに接続してもよい。
本実施形態によれば、配線やインピーダンス素子681、682などの追加を、すなわちパッチアンテナ232の特性の調整を、半導体装置がシステムボード620に搭載された後の状態でも行うことが可能であることに注目されたい。
(第6の実施形態)
図7Aは、本発明の第6の実施形態による半導体装置の構成を示す平面図である。図7Bは、本発明の第6の実施形態による半導体装置の構成を示す、図7Aにおける断線7B−7Bによる断面図である。図7Cは、本発明の第6の実施形態による積層基板220の構成を示す、図7Aの断線7B−7Bによる断面図を厚さ方向に拡大した拡大図である。図7Aに示した断線7B−7Bの点7Ba、7Bb、7Bcおよび7Bdは、図7Bおよび図7Cに示した断面図の分割線7Ba、7Bb、7Bcおよび7Bdにそれぞれ対応する。なお、図2Aの平面図と同様に、図7Aの平面図でも、モールド樹脂270を省略し、かつ、ソルダレジスト260の層を透過している。
図7A〜図7Cに示した本実施形態による半導体装置は、図2Aおよび図2Bに示した本発明の第1の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、まず、積層基板220の構成を本発明の第2の実施形態の場合と同様とする。次に、本発明の第1の実施形態などのボンディング接続を行う半導体チップ210の代わりに、本実施形態では、フリップチップ接続を行う半導体チップ710を用いる。また、この変更に伴い、積層基板220の第1の導体層630Aにおける配線を、フリップチップ実装用に変更する。
本実施形態による半導体チップ710は、その素子形成面に、銅からなる柱状の導体であるカッパーフィラー737と、その先端に設けられた接合ハンダ739を具備している。半導体チップ710は、この接合ハンダ739を用いて、積層基板220にフリップチップ実装されている。
本実施形態による半導体装置におけるその他の構成は、本発明の第1の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
本発明の第1の実施形態などでは、半導体チップ210と、積層基板上のパッチアンテナ232とを接続するボンディングワイヤ250が、隣接する他のボンディングワイヤ250などとの間で干渉し、クロストークノイズが発生する恐れがある。本実施形態の半導体装置によれば、このようなクロストークノイズの影響を軽減することが出来る。
(第7の実施形態)
図8Aは、本発明の第7の実施形態による半導体装置の構成を示す平面図である。図8Bは、本発明の第7の実施形態による半導体装置の構成を示す、図8Aにおける断線8B−8Bによる断面図である。図8Cは、本発明の第7の実施形態による積層基板220の構成を示す、図8Aの断線8B−8Bによる断面図を厚さ方向に拡大した拡大図である。図8Aに示した断線8B−8Bの点8Ba、8Bb、8Bcおよび8Bdは、図8Bおよび図8Cに示した断面図の分割線8Ba、8Bb、8Bcおよび8Bdにそれぞれ対応する。図8A〜図8Cに示した本実施形態による半導体装置は、図2Aおよび図2Bに示した本発明の第1の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、まず、積層基板220の構成を本発明の第2の実施形態の場合と同様とする。次に、本実施形態による半導体装置は、パッチアンテナと信号の送受信を行う第1の半導体チップ210の他に、別の第2の半導体チップ710をさらに具備している。
ここでは、半導体装置が2つの半導体チップ210および710を有し、第2の半導体チップ710の上に第2の半導体チップ210が実装されている場合について説明する。ただし、半導体チップ210、710の数や種類、これらの位置関係などはあくまでも一例に過ぎず、本発明を限定するものではない。さらに、第1および第2の半導体チップ210および710の組み合わせは、例えば、RF(Radio Frequency:高周波)用半導体チップおよびロジック演算用半導体チップであっても良いし、アナログ信号用半導体チップおよびデジタル信号用半導体チップであっても良いし、シリコン製半導体チップおよびガリウム砒素製半導体チップであっても良いし、両方ともがボンディング接続するタイプであっても良い。
図8A〜図8Cに示した、本実施形態による半導体装置のうち、第2の半導体チップ710と、積層基板220のフリップチップ接続に係る部分とに係る構成は、図7Aおよび図7Bに示した、本発明の第6の実施形態の場合と同様である。図8A〜図8Cに示した、本実施形態による半導体装置のうち、その他の部分に係る構成は、図2Aおよび図2Bに示した、本発明の第1の実施形態の場合と同様である。したがって、図8A〜図8Cに示した、本実施形態による半導体装置の構成に係るさらなる詳細な説明を省略する。
図8A〜図8Cに示した例では、第1の半導体チップ210を第2の半導体チップ710に乗せる際、その中央付近に配置している。これは、半導体装置全体としての歪みによる影響の低減を優先的に考慮した結果であるが、この選択は本発明を限定しない。例えば、ボンディングワイヤ250の節約を優先して、第1の半導体チップ210を第2の半導体チップ710の一方の端部に寄せて配置しても構わない。
なお、一般的に、半導体チップと、パッチアンテナとの間の経路は、ノイズ軽減などの観点からも短い方が良いので、パッチアンテナ232に接続された第1の半導体チップ210を、第2の半導体チップ710の下に配置しても良い。図8A〜図8Cに示した例のように、第1の半導体チップ210を第2の半導体チップ710の上に配置した場合、第1の半導体チップ210が下に配置された場合と比較して、ボンディングワイヤ250がより長くなってしまう。しかし、このとき、インピーダンスをあえて増加させる方向にパッチアンテナ232の特性を調整することも可能である。
さらに別の第3の半導体チップをも積層して具備する半導体装置の場合は、第1の半導体チップ210が第2および第3の半導体チップの間に配置されていても良い。これらの場合は、クロストークノイズなどの影響を抑えるために、第1の半導体チップ210と、パッチアンテナ232との接続を仲介するボンディングワイヤ250が、第2または第3の半導体チップに接続された他のボンディングワイヤとは異なるプロファイルを有することが望ましい。例えば第1の半導体チップ210と、パッチアンテナ232との接続を仲介するボンディングワイヤ250を、他のボンディングワイヤに比して最も長くし、該ボンディングワイヤ250と積層基板220との距離が最大の点におけるボンディングワイヤ250から積層基板220までの距離を、他のボンディングワイヤより高くする。この場合、該ボンディングワイヤ250と他のボンディングワイヤとのループプロファイルの違いによりクロストークノイズなどの影響を抑えることが可能となる。逆の場合も同様であり該ボンディングワイヤ250を最短とし積層基板220までの距離を最小としても同様の効果を得られる。
ここまで、同一の半導体装置に含まれる複数の半導体チップを上下方向に積層する場合について説明したが、これら複数の半導体チップの一部または全てを積層基板の平面方向に並べて配置しても良い。
(第8の実施形態)
図9Aは、本発明の第8の実施形態による半導体装置の構成を示す平面図である。図9Bは、本発明の第8の実施形態による半導体装置の構成を示す、図9Aにおける断線9B−9Bによる断面図である。図9Aに示した断線9B−9Bの点9Ba、9Bb、9Bcおよび9Bdは、図9Bに示した断面図の分割線9Ba、9Bb、9Bcおよび9Bdにそれぞれ対応する。なお、図2Aの平面図と同様に、図9Aでも、モールド樹脂270を省略し、かつ、ソルダレジスト260の層を透過している。
図9Aおよび図9Bに示した本発明の第8の実施形態による半導体装置は、図2Aおよび図2Bに示した本発明の第1の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、まず、積層基板220の構成を本発明の第2の実施形態の場合と同様とする。次に、本実施形態による半導体装置は、第2のパッチアンテナ932と、第2の給電点933と、第2のめっき線934とをさらに具備している。第2のパッチアンテナ932は、第1のパッチアンテナ232の場合と同様に、第2の給電点933、他のリード線236、他のボンディングワイヤ250および他の信号用パッド211を介して、半導体チップ210に接続されている。半導体チップ210が、第1および第2のパッチアンテナ232および932に、独立に、または連動して給電することで、第1および第2のパッチアンテナ232および932は、独立に、または連動して無線信号を放射することが出来る。
本実施形態による半導体装置におけるその他の構成は、本発明の第1の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
ここではパッチアンテナの数を2つとしたが、これはあくまでも一例であって、本発明を限定するものではなく、パッチアンテナの数がさらに多くても構わない。また、複数のパッチアンテナは、それぞれ独立に動作しても良いし、連動したアダプティブ・アレイ・アンテナとして動作しても良い。
上記に説明した本発明の各実施形態による半導体装置における特徴のそれぞれは、技術的に矛盾しない範囲で自由に組み合わせることが可能である。
100 ミリ波用検波器
101 第1の半導体基板
102 接地用導体膜
103 誘電体膜
104 平面アンテナ
105 第2の半導体基板
106 バンプ
107 マイクロストリップ線路
210 半導体チップ
211 信号用パッド
212 グランド用パッド
220 積層基板
230A〜230D 導体層
231 グランドプレーン
232 パッチアンテナ
233 給電点
234 めっき線
235 配線
236 リード線
237 ランド
238 めっき線
239 ボールランド
240A〜240C 誘電体層
241 ビア
242 調整用ビア
243 樹脂
250 ボンディングワイヤ
260 ソルダレジスト
261 開口部
270 モールド樹脂
290 グラフ
291、292 磁流
370 モールド樹脂
432 モールドゲート兼パッチアンテナ
434 めっきゲート
541〜543 調整用ビア
544〜546 接地用ビア
547、548 調整用ビア
581、582 インピーダンス素子
590 グラフ
591 磁流
620 システムボード
630A、630B 導体層
639 ボールランド
640 誘電体層
641A〜641D ビア
643 樹脂
660 ソルダレジスト
681、682 インピーダンス素子
710 (第2の)半導体チップ
737 カッパーフィラー
739 接合ハンダ
932 (第2の)パッチアンテナ
933 (第2の)給電点
934 (第2の)めっき線

Claims (15)

  1. 半導体チップと、
    前記半導体チップを実装する基板と、
    前記基板に形成されて、前記半導体チップが出力する信号を放射するアンテナと、
    前記アンテナを覆う樹脂と
    を具備し、
    前記基板は、
    他の基板に実装するための実装部
    を具備する
    半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記実装部は、
    前記他の基板とハンダ接続するボールランド
    を具備する
    半導体装置。
  3. 請求項1または2に記載の半導体装置において、
    前記樹脂は、前記半導体チップと、前記基板と、前記アンテナの少なくとも一部とを封止することで、前記半導体チップおよび前記基板の接合に起因する反りと、前記アンテナの変形とを抑える
    半導体装置。
  4. 請求項3に記載の半導体装置において、
    前記樹脂は、
    重量比で85%以上の金属酸化物
    を含んでいる
    半導体装置。
  5. 請求項1〜4のいずれかに記載の半導体装置において、
    前記基板は、
    前記基板の厚さ方向に形成されて、前記基板に形成された回路に接続されたビア
    をさらに具備し、
    前記ビアは、
    前記基板の、前記実装部と同じ面に形成されて、接続関係を製造後に変更することで前記回路の特性が変化するビアランド
    を具備する
    半導体装置。
  6. 請求項5に記載の半導体装置において、
    前記ビアは、
    前記アンテナに接続されて、前記ビアランドの接続関係を製造後に変更することで前記アンテナの特性が変化する調整用ビア
    を含む
    半導体装置。
  7. 請求項5または6に記載の半導体装置において、
    前記基板は、
    接地されたグランドプレーン
    をさらに具備し、
    前記ビアは、
    前記アンテナと、前記グランドプレーンとを短絡する接地用ビア
    を含む
    半導体装置。
  8. 請求項1〜7のいずれかに記載の半導体装置において、
    前記アンテナは、
    前記半導体チップが前記アンテナの放射パターンを妨げないように、前記基板のコーナー部分に配置されている
    半導体装置。
  9. 請求項1〜8のいずれかに記載の半導体装置において、
    前記アンテナは、面状アンテナを含む
    半導体装置。
  10. 請求項1〜9のいずれかに記載の半導体装置において、
    前記アンテナは、線状アンテナを含む
    半導体装置。
  11. 請求項1〜10のいずれかに記載の半導体装置において、
    前記アンテナは、複数である
    半導体装置。
  12. 請求項1〜11のいずれかに記載の半導体装置において、
    前記半導体チップのパッドと、前記基板のパッドとを接続するボンディングワイヤ
    をさらに具備する
    半導体装置。
  13. 請求項1〜11のいずれかに記載の半導体装置において、
    前記基板は、
    前記半導体チップをフリップチップ接続する他の実装部
    をさらに具備する
    半導体装置。
  14. 請求項13に記載の半導体装置において、
    前記半導体チップに重ねて配置された他の半導体チップと、
    前記他の半導体チップのパッドと、前記基板のパッドとを接続するボンディングワイヤと
    をさらに具備する
    半導体装置。
  15. 請求項1〜14のいずれかに記載の半導体装置において、
    前記半導体チップおよび前記基板を保護するシールド
    をさらに具備し、
    前記アンテナの少なくとも一部が前記シールドから露出している
    半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017179448A1 (ja) * 2016-04-14 2017-10-19 株式会社東海理化電機製作所 半導体装置
JP2020505808A (ja) * 2017-01-06 2020-02-20 スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. 高調波のビームフォーミング

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018061722A1 (ja) * 2016-09-30 2018-04-05 株式会社村田製作所 アンテナ内蔵モジュール及び通信装置
DE112016007565T5 (de) * 2016-12-30 2019-10-02 Intel Corporation Mikroelektronische bauelemente, entworfen mit 3d-gestapelten, ultradünnen gehäusemodulen für hochfrequenz-kommunikationen
KR102096417B1 (ko) * 2017-02-28 2020-04-02 동우 화인켐 주식회사 필름 타입의 마이크로스트립 패치 안테나
US11264337B2 (en) 2017-03-14 2022-03-01 Mediatek Inc. Semiconductor package structure
US11171113B2 (en) 2017-03-14 2021-11-09 Mediatek Inc. Semiconductor package structure having an annular frame with truncated corners
US11362044B2 (en) 2017-03-14 2022-06-14 Mediatek Inc. Semiconductor package structure
US11387176B2 (en) 2017-03-14 2022-07-12 Mediatek Inc. Semiconductor package structure
US10784211B2 (en) 2017-03-14 2020-09-22 Mediatek Inc. Semiconductor package structure
CN110545614B (zh) 2018-05-29 2021-04-20 上海华为技术有限公司 印刷电路板传输带线以及电子设备
CN109888473B (zh) * 2019-01-30 2020-11-24 东南大学 一种与芯片键合的宽带贴片天线
CN111696979B (zh) * 2019-03-14 2024-04-23 联发科技股份有限公司 半导体封装结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017179448A1 (ja) * 2016-04-14 2017-10-19 株式会社東海理化電機製作所 半導体装置
JP2020505808A (ja) * 2017-01-06 2020-02-20 スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. 高調波のビームフォーミング
JP7063907B2 (ja) 2017-01-06 2022-05-09 スカイワークス ソリューションズ,インコーポレイテッド 高調波のビームフォーミング

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