DE102010061573A1

DE102010061573A1 - Halbleiterbauelement und Verfahren zur Herstellung desselben

Info

Publication number: DE102010061573A1
Application number: DE102010061573A
Authority: DE
Inventors: Horst 93173 Theuss
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2010-01-07
Filing date: 2010-12-27
Publication date: 2011-07-14
Anticipated expiration: 2030-12-28
Also published as: US8426251B2; CN102130027B; US20110163440A1; CN102130027A; DE102010061573B4

Abstract

Ein Verfahren zur Herstellung eines Halbleiterbauelements umfasst das Bereitstellen eines Trägers (10) und das Anbringen einer Vielzahl von Halbleiterchips (20) an dem Träger. Die Halbleiterchips (20) weisen eine erste Elektrodenkontaktstelle (21) auf einer ersten Hauptoberfläche und mindestens eine zweite Elektrodenkontaktstelle (22) auf einer der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche auf, wobei die erste Elektrodenkontaktstelle (21) elektrisch mit dem Träger (10) verbunden ist. Auf dem Träger (10) wird eine Vielzahl von ersten Hügeln (40) gebildet, wobei die ersten Hügel aus einem leitfähigen Material bestehen. Der Träger (10) wird dann zu einer Vielzahl von Halb leiterbauelementen vereinzelt, wobei jedes Halbleiterbauelement mindestens einen Halbleiterchip (20) und einen ersten Hügel (40) umfasst.

Description

Die in Aspekt betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements sowie ein Halbleiterbauelement.
Halbleiterbauelemente, wie zum Beispiel Halbleiterkapselungen, umfassen Eingangs-/Ausgangsanschlüsse, die elektrisch mit externen Schaltkreisen verbunden sind, um als Teil eines elektronischen Systems zu fungieren. Die Halbleiterkapselung (auch als Halbleiter-Package bezeichnet) umfasst typischerweise den Halbleiterchip, die Anschlüsse, elektrische Verbindungen zwischen Chipkontakten und den Anschlüssen und ein Einkapselungsmittel. Die Anschlüsse erstrecken sich durch das Einkapselungsmittel und sind zur elektrischen Verbindung mit einem Substrat, wie zum Beispiel einer Leiterplatte (PCB), der äußeren Umwelt ausgesetzt, und das Einkapselungsmittel schützt den Chip vor der äußeren Umwelt, um Zuverlässigkeit und Leistungsfähigkeit sicherzustellen.
Halbleiterkapselungen werden oft als Kapselungen (Packages) mit Anschlussleitungen oder anschlussleitungslose Kapselungen bezeichnet. Bei Kapselungen mit Anschlussleitungen stehen die Anschlüsse (oder Leitungen) aus dem Einkapselungsmittel vor, während bei anschlussleitungslosen Kapselungen die Anschlüsse mit dem Einkapselungsmittel ausgerichtet oder relativ zu diesem ausgespart sind. Zum Beispiel enthalten BGA-Kapselungen (Ball Grid Array) ein Array von Lothügeln zum Postieren auf entsprechenden Metallbahnen auf einer Leiterplatte, und LGA-Kapselungen (Land Grid Array) enthalten ein Array von Kontaktstellen, die entsprechende Lotbahnen auf einer Leiterplatte aufnehmen.
Ferner werden vielfältige Techniken verwendet, um den Halbleiterchip elektrisch mit den Anschlüssen zu verbinden, darunter Flip-Chip-Ronden, Drahtbonden, Keilbonden, Bandbonden usw.
Halbleiterkapselungen sind gefordert, ihre Größe zu verringern und ihre Leistungsfähigkeit und Zuverlässigkeit zu verbessern. Ferner sollen verbesserte Verfahren zur Herstellung eines Halbleiterbauelements oder einer Halbleiterkapselung hohe Leistungsfähigkeit, hohe Zuverlässigkeit und niedrige Herstellungskosten gewährleisten.
Eine der Erfindung zugrunde liegende Aufgabe kann daher darin gesehen werden, kompakte und zuverlässige Halbleiterbauelemente zu schaffen. Ferner soll ein Verfahren zur Herstellung derartiger Halbleiterbauelemente angegeben werden.
Die der Erfindung zugrundeliegende Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weitere Ausführungsformen und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
Die beigefügten Zeichnungen sind vorgesehen, ein weiteres Verständnis von Ausführungsformen zu gewährleisten. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden.
1A bis 1D zeigen perspektivische Ansichten, die schematisch ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform darstellen.
2A bis 2D sind Querschnittsansichten die 1A bzw. 1D entsprechen.
2E zeigt eine Querschnittsansicht entsprechend 2D nach einem Aufschmelzlötvorgang.
3 zeigt eine Querschnittsansicht, die schematisch ein Halbleiterbauelement 100 gemäß einer Ausführungsform darstellt.
4 zeigt eine Querschnittsansicht des Halbleiterbauelements 100, das in einem Formwerkzeug angeordnet ist.
5 zeigt eine Querschnittsansicht, die schematisch ein Halbleiterbauelement 200 gemäß einer Ausführungsform darstellt.
6 zeigt eine Querschnittsansicht eines in einem Formwerkzeug angeordneten Werkstücks, wobei das Werkstück Chips umfasst und für nachfolgende Verarbeitung geeignet ist.
7 zeigt eine Querschnittsansicht, die schematisch ein Halbleiterbauelement 300 gemäß einer Ausführungsform darstellt.
8 zeigt eine Querschnittsansicht, die schematisch ein Halbleiterbauelement 400 gemäß einer Ausführungsform darstellt.
9 zeigt eine Querschnittsansicht, die schematisch ein Halbleiterbauelement 500 gemäß einer Ausführungsform darstellt.
10 zeigt eine Querschnittsansicht, die schematisch ein Halbleiterbauelement 600 gemäß einer Ausführungsform darstellt.
11 zeigt eine Querschnittsansicht, die schematisch das Halbleiterbauelement 100 darstellt, das an ein Substrat gebondet ist.
12 zeigt eine Querschnittsansicht, die schematisch das Halbleiterbauelement 400 darstellt, das an ein Substrat gebondet ist.
Aspekte und Ausführungsformen werden nun mit Bezug auf die Zeichnungen beschrieben, in denen im Allgemeinen durchweg gleiche Bezugszahlen verwendet werden, um gleiche Elemente zu bezeichnen. In der folgenden Beschreibung werden zur Erläuterung zahlreiche spezifische Einzelheiten dargelegt, um ein umfassendes Verständnis eines oder mehrerer Aspekte der Ausführungsformen zu gewährleisten. Für Fachleute ist jedoch erkennbar, dass ein oder mehrere Aspekte der Ausführungsformen mit einem geringeren Grad an spezifischen Einzelheiten ausgefürt werden können. In anderen Fällen wurden bekannte Strukturen und Elemente in schematischer Form gezeigt, um die Beschreibung eines oder mehrerer Aspekte der Ausführungsformen zu erleichtern. Die folgende Beschreibung ist deshalb nicht im einschränkenden Sinne aufzufassen. Außerdem sollte beachtet werden, dass die Darstellungen der verschiedenen Schichten, Lagenr oder Substrate in den Figuren nicht unbedingt maßstabsgetreu sind.
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oberer”, „unterer”, „Oberseite”, „Unterseite”, „links”, „rechts”, „Vorderseite”, „Rückseite” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Anderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen.
Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
In der vorliegenden Beschreibung sollen die Ausdrücke „gekoppelt” und/oder „elektrisch gekoppelt” nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen; es können dazwischentretende Elemente zwischen den „gekoppelten” oder „elektrisch gekoppelten” Elementen vorgesehen sein.
Die hier beschriebenen Halbleiterchips weisen eine Vertikalstruktur auf, das heißt, dass die elektrischen Ströme in einer zu den Hauptoberflächen der Halbleiterchips senkrechten Richtung fließen können. Ein Halbleiterchip mit einer Vertikalstruktur kann Kontaktstellen auf seinen beiden Hauptoberflächen aufweisen, das heißt, auf seiner Vorderseite und Rückseite.
Die hier beschriebenen Halbleiterchips können von verschiedener Art sein, können durch verschiedene Technologien hergestellt werden und können zum Beispiel integrierte elektrische, elektrooptische oder elektromechanische Schaltungen und/oder passive Elemente umfassen. Die Halbleiterchips können zum Beispiel als Leistungshalbleiterchips ausgelegt sein, wie zum Beispiel Leistungs-MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), IGBTs (Insulated Gate Bipolar Transistors), JFETs (Junction Gate Field Effect Transistors), Leistungs-Bipolartransistoren oder Leistungsdioden. Ferner können die Halbleiterchips Steuerschaltungen, das heißt, logische integrierte Schaltungen zur Steuerung der integrierten Schaltungen des Vertikal-Halbleiterchips, Mikroprozessoren oder mikroelektromechanische Komponenten umfassen.
Beispielsweise können sich bei Leistungs-MOSFETs mit einer Vertikalstruktur die Source-Elektrodenkontaktstelle bzw. -pad und die Gate-Elektrodenkontaktstelle bzw. -pad des Leistungs-MOSFET auf einer Hauptoberfläche befinden, während die Drain-Elektrodenkontaktstelle bzw. -pad des Leistungs-MOSFET auf der anderen Hauptoberfläche angeordnet sein kann. Ähnlich sind bei Vertikal-Leistungsdioden die Anoden-Elektrodenkontaktstelle bzw. -pad und die Kathoden-Elektrodenkontaktstelle bzw. -pad auf gegenüberliegenden Hauptoberflächen der Leistungsdiode angeordnet.
Die Halbleisterchips müssen nicht aus spezifischem Halbleitermaterial, zum Beispiel Si, SiC, SiGe, GaAs, hergestellt sein und können ferner anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie zum Beispiel Isolatoren, Kunststoffe oder Metalle.
Ferner umfassen die hier beschriebenen Halbleiterchips Elektrodenkontaktstellen (oder Kontaktstellen, auch als Kontaktpads bezeichnet) auf ihren beiden äußeren Hauptoberflächen, wobei die Elektrodenkontaktstellen zur elektrischen Kontaktierung der in dem Halbleiterchip integrierten Halbleiterchips oder -schaltungen dienen. Die Elektrodenkontaktstellen können die Form von Inseln, das heißt, flachen Kontaktschichten auf einer äußeren Oberfläche des Halbleiterchips aufweisen. Es kann im Allgemeinen jedes gewünschte Material oder jede gewünschte Metalllegierung als Material verwendet werden, zum Beispiel Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium. Die Metallschichten müssen nicht homogen oder aus nur einem Material hergestellt sein, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien möglich.
Auf dem Träger werden mehrere Halbleiterchips und mehrere erste Hügel, die aus einem leitfähigen Material bestehen, gebildet. Bei einer Ausführungsform kann der Träger aus einer Metallplatte bestehen, die flach und unstrukturiert sein kann. Bei einer anderen Ausführungsform kann der Träger aus mehreren Schichten bestehen, wobei die Oberflächenschicht des Trägers eine ununterbrochene bzw. kontinuierliche unstrukturierte Metallbeschichtung sein kann und eine oder mehrere der anderen Schichten eine starre Struktur bilden können, die aus einem Material wie zum Beispiel Keramik, Kunststoff usw. besteht.
Die Aufbringung der ersten Hügel auf dem Träger kann durch Drucktechniken durchgeführt werden, wie zum Beispiel Schablonendruck, Siebdruck, Inkjet-Druck. Es sind auch andere Techniken zur Aufbringung der ersten Hügel möglich, wie zum Beispiel Dispensiertechniken. Alle diese Techniken erlauben gleichermaßen die Aufbringung einer kleinen und kontrollierbaren Menge von Hügelmaterial (z. B. eines mit Metallpartikeln gefüllten Polymermaterials, eines Lotmaterials usw.) auf der oberen Oberfläche des Trägers.
Bei einer Ausführungsform werden auf den Elektrodenkontaktstellen auf den Oberseiten der Halbleiterchips zweite Hügel gebildet, die aus einem leitfähigen Material bestehen. Dieselben Techniken, die zum Aufbringen der ersten Hügel verwendet werden, können zum Aufbringen der zweiten Hügel verwendet werden.
Ober dem Träger und den Halbleiterchips oder mindestens Teilen der Halbleiterchips kann ein dielektrisches Material vorgesehen werden, um ein Einkapselungsmittel zu bilden. Das Einkapselungsmittel kann aus einem beliebigen geeigneten Hartplastik-, Thermoplast- oder thermisch härtenden Material oder Laminat (Prepreg) bestehen. Das dielektrische Material, das das Einkapselungsmittel bildet, kann ein Füllmaterial enthalten. Nach seiner Abscheidung kann das dielektrische Material durch eine Wärmebehandlung gehärtet werden. Es können verschiedene Techniken verwendet werden, um das Einkapselungsmittel durch das dielektrische Material zu bilden, wie zum Beispiel Formpressen, Transferpressen, Spritzguss, Pulverschmelzverfahren, Flüssigguss, Dispensieren oder Laminieren.
1A–1D und 2A–2D sind perspektivische bzw. Querschnittsansichten eines Verfahrens zur Herstellung einer Halbleiterkapselung (Halbleiter-Package) gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
1A und 2A zeigen einen Träger 10, der eine Metallplatte sein kann, die gegenüberliegende obere und untere Hauptoberflächen 11 und 12 aufweist. Der Träger 10 kann aus verschiedenen Metallen bestehen, wie zum Beispiel Cu, Ni, Ag, Au, Al, Sn und Legierungen davon, zum Beispiel NiAu, NiPdAu usw. Bei einer Ausführungsform kann der Träger 10 aus einer z. B. aus Keramik, Kunststoff usw. bestehenden Basisschicht und einer auf die Basisschicht geschichteten und deren obere Oberfläche 11 bildenden Metallschicht bestehen. Die Metallschicht kann aus denselben Materialien wie oben in Bezug auf einen Träger bestehen, wenn sie aus einem festen Metall besteht.
Typischerweise ist die obere Oberfläche 11 des Trägers 10 elektrisch leitfähig und kann unstrukturiert sein, das heißt, dass keine leitfähigen Bahnen, Inseln usw. darin entworfen bzw. vorhanden sind.
Der Träger 10 kann eine Dicke (zwischen den Oberflächen 11 und 12) von weniger als etwa 100 bis etwa 2000 Mikrometer oder sogar mehr aufweisen. Die laterale Größe des Trägers 10 kann in einer oder zwei Dimensionen größer als 0,2 oder 0,3 m sein. Der Umriss des Trägers 10 kann eine kreisförmige oder polygonale Form aufweisen. Der Träger 10 kann einen blatt- bzw. schichtartigen planaren Entwurf aufweisen. Die Abmessungen des Trägers 10 können den Abmessungen eines herkömmlichen Wafers ähnlich sein, und somit kann der Träger als „Metallwafer” bezeichnet werden.
1B und 2B zeigen einen Schritt des Anbringens von Halbleiterchips 20 auf der oberen Oberfläche 11 des Trägers 10. Die Halbleiterchips 20 können in Gruppen von Halbleiterchips 20, wie zum Beispiel Reihen 30 von Halbleiterchips 20, auf dem Träger 10 angeordnet werden. Bei einer Ausführungsform werden die Reihen 30 von Halbleiterchips 20 integral aus einem Halbleiterwafer herausgeschnitten, und integrale Reihen 30 von Halbleiterchips 20 werden auf dem Träger 10 angeordnet. Bei einer anderen Ausführungsform werden die Halbleiterchips 20 vereinzelt und die vereinzelten Halbleiterchips 20 werden auf dem Träger 10 angeordnet, um Gruppen, wie zum Beispiel Reihen 30 von (vereinzelten) Halbleiterchips 20 zu bilden. In beiden Fällen können die Reihen 30 von Halbleiterchips 20, wie in 1B und 2B dargestellt, in einer parallelen und zueinander beabstandeten Beziehung auf dem Träger 10 angeordnet werden.
Die Halbleiterchips 20 können mindestens eine erste Elektrodenkontaktstelle 21 auf einer unteren Hauptseite und mindestens eine zweite Elektrodenkontaktstelle 22 auf einer der unteren Hauptseite gegenüberliegenden oberen Hauptseite aufweisen. Ferner kann auf jedem Halbleiterchip 20 eine Peripherieisolationsbarriere 23 vorgesehen sein, um die zweite Elektrodenkontaktstelle 22 einzurahmen.
Die Halbleiterchips 20 werden über eine (nicht dargestellte) zwischen den ersten Elektrodenkontaktstellen 21 der Halbleiterchips 20 und der oberen Oberfläche 11 des Trägers 10 aufgebrachte Bondschicht an die obere Oberfläche 11 des Trägers 10 gebondet. Bei einer Ausführungsform besteht die Bondschicht aus Lot. Beispielsweise kann Diffusionslot verwendet werden. Es können Lote aus AuSn, AgSn, CuSn, AgIn, AuIn, CuIn, AuSi, Sn oder Au oder andere Lotmaterialien verwendet werden.
Bei einer Ausführungsform werden die Halbleiterchips 20 durch Verwendung einer Bondschicht aus Metallpartikeln, die einander elektrisch kontaktieren, an den Träger 10 gebondet. Es ist möglich, elektrisch leitfähige Kleber zu verwenden, die auf Epoxidharzen oder anderen Polymermaterialien basieren können und die zum Beispiel mit Gold-, Silber-, Nickel- oder Kupferpartikeln angereichert werden, um die elektrische Leitfähigkeit zu gewährleisten. Ferner kann eine elektrisch miteinander verbundene Partikel enthaltende Bondschicht entweder durch Aufbringen einer sogenannten Nanopaste, die in einem verdampfbaren Medium verteilte Metallpartikel enthält, oder durch direktes Abscheiden von Metallpartikeln erzeugt werden. In beiden Fällen wird dann ein Sinterprozess ausgeführt, um eine gesinterte Metallpartikel-Bondschicht zu produzieren.
Die Verwendung von Diffusionslot, eines leitfähigen Klebers oder gesinterter Metallpartikel (die entweder in einem verdampfbaren Medium oder als blanke Partikel aufgebracht werden) zum Bonden der Halbleiterchips 20 an die obere Oberfläche 11 des Trägers 10 ermöglicht die Erzeugung einer Bondschicht von geringer Dicke. Dies ist auf die spezifischen Eigenschaften dieser Materialien und ihre Aufbringverfahren zurückzuführen. Genauer gesagt, kann das Diffusionslotmaterial auf sehr kontrollierbare Weise auf die ersten Elektrodenkontaktstellen 21 der Halbleiterchips 20 gesputtert oder galvanisch abgeschieden werden, so dass nur kleine Materialmengen auf den Elektrodenkontaktstellen 21 akkumuliert werden können. Die Metallpartikel enthaltende Paste (das heißt, leitfähiger Kleber oder Nanopaste) kann durch eine Druck- oder Dispensiertechnik auf die Elektrodenkontaktstellen 21 der Halbleiterchips 20 aufgebracht werden, und auch diese Verfahren der Aufbringung ermöglichen die Herstellung von Bondschichten mit einer Dicke von weniger als zum Beispiel 20 μm, 10 μm oder sogar weniger als 5 μm.
1C und 2C zeigen einen Schritt des Bildens von ersten Hügeln 40 aus einem leitfähigen Material auf der oberen Oberfläche 11 des Trägers 10. Die ersten Hügel 40 können in Gruppen von ersten Hügeln 40, wie zum Beispiel Reihen 50 von ersten Hügeln 40, auf dem Träger 10 angeordnet werden. Die Reihen 50 erster Hügel 40 können in den Leerräumen zwischen benachbarten Reihen 30 von Halbleiterchips 20 angeordnet werden, wodurch eine überlappende Mehrstreifenanordnung abwechselnder Reihen 30 von Halbleiterchips 20 und Reihen 50 von ersten Hügeln 40 gebildet wird. Ferner können die ersten Hügel 40 in einer zu der Erstreckung der parallelen Reihen 30, 50 von Halbleiterchips 20 und ersten Hügeln 40 senkrechten lateralen Richtung auf die Halbleiterchips 20 ausgerichtet werden.
Ferner können zweite Hügel 60 aus einem leitfähigen Material gegebenenfalls auf den zweiten Elektrodenkontaktstellen 22 auf den oberen Hauptoberflächen der Halbleiterchips 20 gebildet werden. Die zweiten Hügel 60 können im selben Moment wie die ersten Hügel 40 aufgebracht werden und können aus demselben Material wie die ersten Hügel 40 bestehen. Ferner kann die Höhe der zweiten Hügel 60 über den zweiten Elektrodenkontaktstellen 22 kleiner als die Höhe der ersten Hügel 40 über der oberen Oberfläche 11 des Trägers 10 sein, und es kann vorgesehen werden, dass die Höhen der ersten und zweiten Hügel 40, 60 so gewählt werden, dass sie die Dicke der (nicht dargestellten) Bondschicht plus die Dicke des Halbleiterchips 20 ausgleichen. In diesem Fall befinden sich die Gipfel der ersten und zweiten Hügel 40, 60 im Wesentlichen auf derselben Höhe, das heißt liegen in einer zu der durch den Träger 10 definierten Ebene parallelen Ebene. Im Allgemeinen können die ersten und zweiten Hügel 40, 60 jedoch gleichzeitig oder sequentiell gebildet werden, können aus demselben oder verschiedenen Materialien bestehen und können dieselbe oder verschiedene Höhe über der oberen Hauptoberfläche 11 des Trägers 10 aufweisen.
Die Aufbringung des Materials (zum Beispiel Lotpaste oder leitfähige Polymerpaste), das die ersten und zweiten Hügel 40, 60 bildet, kann durch Schablonendruck, Siebdruck, Inkjet-Druck oder andere Drucktechnologien durchgeführt werden. Es sind auch andere Techniken zur Aufbringung des die ersten und zweiten Hügel 40, 60 bildenden Materials möglich, zum Beispiel Dispensieren.
Beispielsweise wird beim Schablonen- oder Siebdruck eine (nicht dargestellte) Schablone auf dem Träger 10 und den Chips 20 angeordnet, Schablonenöffnungen werden auf die Orte, an denen die ersten und zweiten Hügel 40, 60 zu bilden sind, ausgerichtet, und dann schiebt ein (nicht dargestellter) Abstreifer die Paste (zum Beispiel unausgehärtetes Epoxidharz mit Metallpartikeln oder Lotpaste) durch in den Schablonenöffnungen auf den Halbleiterchips 20 endende Löcher und in die Leerräume zwischen den Halbleiterchips 20. Es können verschiedene Höhen der ersten und zweiten Hügel 40, 60 erzeugt werden, indem man für die Aufbringung der ersten und zweiten Hügel 40, 60 eine Schablone mit Löchern verschiedener Geometrien verwendet, zum Beispiel Löcher verschiedener Längen und/oder Löcher, die Öffnungen verschiedener Flächeninhalte aufweisen. Somit kann wie oben erläutert eine koplanare Träger-Hügel-Struktur erzeugt werden.
Beispielsweise können die Halbleiterchips 20 eine Dicke von sogar nur weniger als 200 μm, weniger als 100 μm oder sogar weniger als 50 μm aufweisen. Solche Dicken plus die Dicke der Bondschicht, die nicht abgebildet ist, und gegebenenfalls, wenn sie aufgebracht sind, plus die Dicke der zweiten Hügel 60, können leicht durch die ersten Hügel 40 erhalten werden.
1D und 2D zeigen einen Schritt des Vereinzelns des Trägers 10 zu mehreren Halbleiterbauelementen. Die Vereinzelung kann durch eine beliebige Zerteilungstechnik durchgeführt werden, wie zum Beispiel Schneidenzerteilung (Sägen), Laserzerteilung usw. Die Halbleiterbauelemente werden entlang von Zerteilungsstraßen zerteilt, die in 1D durch gestrichelte Linien und in 2D durch die Zerteilungsklingen 70 abgebildet sind. Eine erste Vielzahl von Zerteilungsstraßen kann parallel zu den Reihen 30, 50 von Halbleiterchips 20 und ersten Hügeln 40 verlaufen, während eine zweite Vielzahl von Zerteilungsstraßen senkrecht zu der ersten Vielzahl von Zerteilungsstraßen verlaufen kann.
Ein auf diese Weise vereinzeltes Halbleiterbauelement kann einen Halbleiterchip 20, einen ersten Hügel 40 und einen aus dem Träger 10 herausgeschnittenen Bauelementeträger 10D umfassen. Beispielsweise werden solche Halbleiterbauelemente durch Verwendung der maschenartigen Zerteilungsstraßen, wie in 10 dargestellt, produziert. Im Allgemeinen kann ein auf diese Weise produziertes Halbleiterbauelement jedoch einen oder mehrere Halbleiterchips 20, einen oder mehrere erste Hügel 40 und den aus dem Träger 10 herausgeschnittenen Bauelementeträger umfassen, der als Montageplattform, Stromverbindungselement und Kühlkörper des Halbleiterbauelements dienen kann.
2E zeigt einen optionalen Schritt des Anwendens eines Umformungsprozesses zum Erhalten einer gewünschten Form der ersten und zweiten Hügel 40, 60. Wenn zum Beispiel die ersten und zweiten Hügel 40, 60 aus Lot bestehen, kann ein Aufschmelzprozess verwendet werden. Während der Umformung kann die (optionale) isolierende Barriere 23 dabei helfen, elektrischen Kontakt zwischen den ersten und zweiten Hügeln 40, 60 zu verhindern.
Es ist zu beachten, dass die Reihenfolge der Schritte des Aufbringens der ersten und zweiten Hügel 40, 60, des Vereinzelns der Halbleiterbauelemente und des Umformens der Hügel geändert werden kann. Beispielsweise sind die Reihenfolgen (1) Hügelaufbringung, dann Umformung, dann Vereinzelung oder (2) Hügelaufbringung, dann Vereinzelung, dann Umformung oder (3) Vereinzelung, dann Hügelaufbringung, dann Umformung, durchführbar.
3 ist eine Querschnittsansicht, die schematisch ein Halbleiterbauelement 100 gemäß einer Ausführungsform darstellt. Das Halbleiterbauelement 100 kann gemäß dem in 1A bis 2E dargestellten Verfahren hergestellt werden. Wie oben erläutert, kann das Halbleiterbauelement 100 Folgendes umfassen: einen Bauelementeträger 10D, einen Halbleiterchip 20, der über eine zwischen dem Bauelementeträger 10D und der ersten Elektrodenkontaktstelle 21 des Halbleiterchips 20 angeordneten (nicht dargestellten) Bondschicht an den Bauelementeträger 10D gebondet wird, einen an dem Bauelementeträger 10D angebrachten und elektrisch mit diesem verbundenen ersten Hügel 40 und einen an der zweiten Elektrodenkontaktstelle 22 des Halbleiterchips 20 angebrachten und elektrisch mit dieser verbundenen zweiten Hügel 60. Der erste und zweite Hügel 40, 60 bilden die Anschlüsse des Halbleiterbauelements 100. Es ist zu beachten, dass das Halbleiterbauelement 100 dafür ausgelegt werden kann, ohne jegliches Einkapselungsmittel zur Endbenutzung vorgesehen zu sein.
Gemäß einer Ausführungsform kann das Halbleiterbauelement mit einem Einkapselungsmittel ausgestattet werden, um das Halbleiterbauelement zu schützen. 4 zeigt ein geschlossenes Formwerkzeug mit einer oberen Formhälfte 210 und einer unteren Formhälfte 220, wodurch ein Formhohlraum definiert wird. Die obere Formhälfte 210 ist mit einem elastischen Dämpfer oder Film 230 versehen, der sich an der Decke des Formhohlraums erstreckt. Der elastische Dämpfer oder Film 230 wird durch die ersten und zweiten Hügel 40, 60 deformiert, wenn sie in dem Formhohlraum angeordnet werden.
Ein Einkapselungsmittel kann durch Transferpressen abgeschieden werden. Allgemein ausgedrückt, erfolgt beim Transferpressen das Bilden von Komponenten in einem geschlossenen Formwerkzeug aus einer Formmasse, die unter Druck in einem heißen plastischen Zustand aus einem zentralen Reservoir durch (nicht dargestellte) Zulführungen und Angüsse in den Formhohlraum überführt wird. Die Formmasse kann aus einem beliebigen geeigneten Hartplastik-, thermoplastischen oder thermisch härtenden Material bestehen, zum Beispiel einem Harzmaterial wie zum Beispiel Epoxidharz.
5 ist eine Querschnittsansicht, die schematisch ein Halbleiterbauelement 200 gemäß einer Ausführungsform darstellt. Das Halbleiterbauelement 200 kann durch Abscheiden eines Einkapselungsmittels 80 auf das Halbleiterbauelement 100 in dem Formwerkzeug 210, 220 hergestellt werden. Das Einkapselungsmittel 80 kontaktiert die Seitenflächen des Bauelementeträgers 10D und erstreckt sich entlang dieser und kontaktiert die äußeren Oberflächen der ersten und zweiten Hügel 40, 60 und erstreckt sich mindestens teilweise entlang dieser. Da ein mittlerer Teil der ersten und zweiten Hügel 40, 60 jeweils während des Formens durch den elastischem Dämpfer oder Film 230 bedeckt wurde, wurden diese mittleren Teile jedoch nicht dem Einkapselungsmittel ausgesetzt und liegen nach wie vor frei. Die freigelegten Teile der ersten und zweiten Hügel 40, 60 können über die Peripherie des Einkapselungsmittels 80 vorstehen und die Anschlüsse des Halbleiterbauelements 200 bilden.
6 zeigt ein geschlossenes Formwerkzeug mit einer oberen Formhälfte 310 und einer unteren Formhälfte 320, die einen Formhohlraum gemäß einer Ausführungsform definieren. Ähnlich wie das Formwerkzeug 210, 220 ist die obere Formhälfte 310 mit einem elastischen Dämpfer oder Film 330 versehen, der sich an der Decke des Formhohlraums erstreckt.
Ein mit Halbleiterchips 20 und den ersten und zweiten Hügeln 40, 60 ausgestatteter Träger 10 wird in dem Hohlraum des Formwerkzeugs 310, 320 angeordnet. Der Träger 10 wurde noch nicht in einzelne Halbleiterbauelemente zerschnitten. Dann wird gleichzeitig Einkapselungsmittel 80 auf alle Halbleiterchips 20 und die ersten und zweiten Hügel 40, 60, die auf dem (integralen) Träger 10 angeordnet sind, aufgebracht. Da ein mittlerer Teil der ersten und zweiten Hügel 40, 60 jeweils während des Formens durch den elastischen Dämpfer oder Film 330 bedeckt wird, werden diese mittleren Teile nicht eingekapselt und bleiben somit freigelegt. Um Wiederholung zu vermeiden, wird auf die Beschreibung in Verbindung mit den oben erwähnten Ausführungsformen verwiesen.
Nach dem Formen kann der eingekapselte Träger 10 zu einzelnen Halbleiterbauelementen vereinzelt werden. Es können alle oben erwähnten Zerteilungstechniken und -muster verwendet werden, und es wird auf die Beschreibung in Verbindung mit 1D und 2D verwiesen.
7 ist eine Querschnittsansicht, die schematisch ein Halbleiterbauelement 300 gemäß einer Ausführungsform darstellt. Das Halbleiterbauelement 300 kann durch Verwendung des in 6 dargestellten Formwerkzeugs 310, 320 hergestellt werden. Das Einkapselungsmittel 80 kontaktiert die äußeren Oberflächen der ersten und zweiten Hügel 40, 60 und erstreckt sich mindestens teilweise entlang dieser. Aufgrund des Zerteilungsvorgangs erstreckt sich das Einkapselungsmittel 80 jedoch nicht entlang der Seitenflächen des Bauelementeträgers 10D und lässt somit die Seitenflächen des Bauelementeträgers 10D freigelegt.
8 bis 10 sind Querschnittsansichten, die schematisch Halbleiterbauelemente 400, 500 bzw. 600 gemäß weiteren Ausführungsformen darstellen.
Bei diesen Ausführungsformen wird ein Halbleiterchip 120 verwendet, der eine an seiner unteren Hauptoberfläche vorgesehene erste Elektrodenkontaktstelle 21 und zwei an seiner oberen Hauptoberfläche vorgesehene Elektrodenkontaktstellen 22A und 22B aufweist. Der Halbleiterchip 120 kann zum Beispiel ein Transistor oder Leistungstransistor sein, wie zum Beispiel ein MOSFET, IGBT oder JFET. Wenn der Halbleiterchip 120 ein Transistor oder Leistungstransistor ist, kann das Bezugszeichen 22A die Source-Elektrodenkontaktstelle, das Bezugszeichen 22B die Gate-Elektrodenkontaktstelle und das Bezugszeichen 21 die Drain-Elektrodenkontaktstelle des (Leistungs-)Transistors 120 bezeichnen. Die Halbleiterchips 120 können dieselben Abmessungen wie die Halbleiterchips 20 aufweisen.
Das Halbleiterbauelement 400 kann auf dieselbe Weise wie das Halbleiterbauelement 100 entworfen und hergestellt werden, mit der einzigen Ausnahme, dass der Halbleiterchip 120 anstelle des Halbleiterchips 20 verwendet wird und die zwei zweiten Hügel 60A und 60B auf den zwei zweiten Elektrodenkontaktstellen 22A und 22B gebildet werden. Die zwei zweiten Hügel 60A und 60B können aus demselben Material bestehen, auf dieselbe Weise (zum Beispiel durch Drucken) aufgebracht werden, auf dieselbe Weise verarbeitet- (z. B. geformt) werden und dafür ausgelegt sein, dieselbe Höhe aufzuweisen, wie oben mit Bezug auf die vorausgehenden Ausführungsformen und 1A bis 2D erläutert, auf die verwiesen wird, um Wiederholung zu vermeiden.
9 ist eine Querschnittsansicht, die schematisch ein Halbleiterbauelement 500 darstellt. Ähnlich wie das Halbleiterbauelement 200 ist das Halbleiterbauelement 500 mit einem Einkapselungsmittel 80 versehen. Das Halbleiterbauelement 500 kann aus dem Halbleiterbauelement 400 genauso hergestellt werden, wie das Halbleiterbauelement 200 aus dem Halbleiterbauelement 100 wie beschrieben hergestellt wurde. Im Hinblick auf das Herstellungsverfahren und den Entwurf des Halbleiterbauelements 500 wird auf die Beschreibung der entsprechenden vorausgehenden Ausführungsformen verwiesen, um Wiederholung zu vermeiden.
10 ist eine Querschnittsansicht, die schematisch ein Halbleiterbauelement 600 darstellt. Ähnlich wie das Halbleiterbauelement 300 ist das Halbleiterbauelement 600 mit einem Einkapselungsmittel 80 versehen. Das Halbleiterbauelement 600 kann auf dieselbe Weise wie in Verbindung mit dem Halbleiterbauelement 300 und dem Formwerkzeug 310, 320 von 6 beschrieben hergestellt werden. Im Hinblick auf das Herstellungsverfahren und den Entwurf des Halbleiterbauelements 600 wird auf die Beschreibung der entsprechenden vorausgehenden Ausführungsformen verwiesen, um Wiederholung zu vermeiden.
Die Halbleiterbauelemente 100, 200, 300, 400, 500, 600 können durch Standardverfahren, wie etwa Prüfung, weiterverarbeitet und dann auf einem Substrat montiert werden. 11 und 12 sind Querschnittsdarstellungen des Halbleiterbauelements 100 und des Halbleiterbauelements 400 bei Montage auf einem Substrat 90 bzw. einem Substrat 190. Die Substrate 90 und 190 können jeweils Substrate von Kunden sein, die keinen Teil der Halbleiterbauelemente 100 und 400 bilden. Die Substrate 90, 190 können von beliebiger Art sein, zum Beispiel PCBs, Laminate, metallbeschichtete Keramiksubstrate usw.
Wie in 11 dargestellt, kann das Substrat 90 eine erste Leiterbahn 91 und eine zweite Leiterbahn 92 umfassen, wobei die erste Leiterbahn 91 elektrisch mit dem ersten Hügel 60 und die zweite Leiterbahn 92 elektrisch mit dem zweiten Hügel 60 des Halbleiterbauelements 100 verbunden ist. Beispielsweise wird eine dritte Leiterbahn 93 an der gegenüberliegenden Seite des Substrats 90 angeordnet und über eine Durchgangsverbindung 94 elektrisch mit der ersten Leiterbahn 91 verbunden. Der Stromfluss durch das Substrat 90 und das Halbleiterbauelement 100 ist durch einen Pfeil angegeben.
Es muss nicht erwähnt werden, dass die Halbleiterbauelemente 200 und 300 auf ähnliche Weise auf das Substrat 90 montiert werden können.
Wie in 12 dargestellt, kann das Substrat 190 eine erste Leiterbahn 191, eine zweite Leiterbahn 192 und eine dritte Leiterbahn 193 umfassen. Die erste Leiterbahn 191 ist elektrisch mit dem ersten Hügel 40 verbunden, die zweite Leiterbahn 192 ist elektrisch mit dem zweiten Hügel 60A verbunden und die dritte Leiterbahn 193 ist elektrisch mit dem zweiten Hügel 60B des Halbleiterbauelements 400 verbunden. Es muss nicht erwähnt werden, dass die Halbleiterbauelemente 500 und 600 auf ähnliche Weise auf das Substrat 190 montiert werden können.
Im Allgemeinen kann ein hier beschriebenes Halbleiterbauelement eine große Vielzahl von Formen, Größen und Anschlüssen aufweisen. Es kann ein Einchipbauelement oder ein Mehrchipbauelement sein, wobei mindestens einer der Chips eine Vertikalstruktur aufweist und mindestens eine Elektrodenkontaktstelle an seiner oberen Hauptoberfläche umfasst (aber auch mehr Elektrodenkontaktstellen umfassen kann). An der unteren Hauptoberfläche kann der unstrukturierte Bauelementträger 10D nur eine gemeinsame elektrische Verbindung oder ein gemeinsames elektrisches Potential bereitstellen, so dass ein (Leistungs-)Transistor, wie zum Beispiel der Halbleiterchip 120, immer mit der Vorderseite nach oben auf dem Bauelementeträger 10D montiert wird, während eine (Leistungs-)Diode, wie zum Beispiel der Halbleiterchip 20, in beiden Orientierungen (Vorderseite nach unten oder Vorderseite nach oben) auf dem Bauelementeträger 10D montiert werden kann.
Die hier beschriebenen Halbleiterbauelemente 100, 200, 300, 400, 500, 600 sind zu niedrigen Kosten verfügbar (aufgrund der hohen Anzahl von bei der Herstellung beteiligten Batch-Prozessen). Ferner besitzen sie hohe Wärmeableitfähigkeiten, weil sowohl der mit der unteren Hauptoberfläche der Halbleiterchips 20, 120 verbundene Bauelementeträger 10D als auch die mit der oberen Hauptoberfläche der Halbleiterchips 20, 120 und mit einer externe Schaltung verbundenen zweiten Hügel 60, 60A, 60B hohe Wärmeleitfähigkeiten aufweisen und somit effektiv als Kühlkörper zum Ableiten der durch die Halbleiterchips 20, 120 erzeugten Wärme dienen können.
Ferner ist zu beachten, dass die hier beschriebenen Herstellungsverfahren lediglich beispielhaft sind. Es werden zahlreiche andere Ausführungsformen in Betracht gezogen. Im Allgemeinen können die Halbleiterbauelemente 100, 200, 300, 400, 500, 600 und andere, hier nicht im Detail beschriebene Halbleiterbauelemente individuell oder als ein Batch mit mehreren Bauelementen hergestellt werden. Gegebenenfalls kann zum Beispiel, falls gewünscht, während der Batch-Herstellung eine Gruppe von Halbleiterchips 20, 120 gleichzeitig auf dem Träger 10 angeordnet und daran befestigt werden, die ersten und zweiten Hügel 40, 60, 60A, 60B für mehrere Bauelemente können gleichzeitig erzeugt werden, die ersten und zweiten Hügel 40, 60, 60A, 60B können gleichzeitig geformt und das Einkapselungsmittel 80 für mehrere Bauelemente kann gleichzeitig gebildet werden.
Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen die spezifischen gezeigten und beschriebenen Ausführungsformen ersetzen können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll jegliche Anpassungen oder Abwandlungen der hier besprochenen spezifischen Ausführungsformen abdecken.

Claims

Verfahren zur Herstellung eines Halbleiterbauelements, mit den folgenden Schritten: Bereitstellen eines Trägers (10); Anbringen einer Vielzahl von Halbleiterchips (20) an dem Träger, wobei die Halbleiterchips (20) eine erste Elektrodenkontaktstelle (21) auf einer ersten Hauptoberfläche und mindestens eine zweite Elektrodenkontaktstelle (22) auf einer der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche aufweisen, wobei die erste Elektrodenkontaktstelle elektrisch mit dem Träger (10) verbunden ist; Bilden einer Vielzahl von ersten Hügeln (40) auf dem Träger (10), wobei die ersten Hügel (40) aus einem leitfähigen Material bestehen; Vereinzeln des Trägers (10) zu einer Vielzahl von Halbleiterbauelementen, wobei jedes Halbleiterbauelement mindestens einen Halbleiterchip (20) und einen ersten Hügel (40) umfasst.
Verfahren nach Anspruch 1, wobei der Träger (10) eine kontinuierliche leitfähige Oberfläche aufweist.
Verfahren nach Anspruch 1 oder 2, wobei der Träger (10) eine Metallplatte oder ein mit einer kontinuierlichen Metallschicht beschichtetes Substrat ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Träger (10) planar ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Träger (10) laterale Abmessungen aufweist, die in einer oder zwei Abmessungen größer als 0,2 m sind.
Verfahren nach einem der vorhergehenden Ansprüche, ferner mit dem Schritt des Anbringens mehrerer Reihen (30) von Halbleiterchips (20) an dem Träger (10).
Verfahren nach einem der vorhergehenden Ansprüche, ferner mit dem Schritt des Bildens mehrerer Reihen von ersten Hügeln (40) auf dem Träger (10).
Verfahren nach Anspruch 7, ferner mit dem Schritt des Verteilens von Reihen (30) von Halbleiterchips (20) und Reihen von ersten Hügeln (40) auf dem Träger (10) in einer abwechselnden Reihenfolge.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der ersten Hügel (40) das Drucken der ersten Hügel (40) auf den Träger (10) umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, ferner mit dem Schritt des Bildens von zweiten Hügeln (60) auf den zweiten Elektrodenkontaktstellen (22) der Halbleiterchips (20).
Verfahren nach Anspruch 10, wobei die Höhe der ersten Hügel (40) über dem Träger (10) größer als die Höhe der zweiten Hügel (60) über den zweiten Elektrodenkontaktstellen (22) ist.
Verfahren nach Anspruch 10 oder 11, wobei das Bilden der ersten Hügel (40) das Drucken der ersten Hügel (40) auf den Träger (10) umfasst und das Bilden der zweiten Hügel (60) das Drucken der zweiten Hügel (60) auf die zweiten Elektrodenkontaktstellen (22) durch denselben Druckvorgang umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die ersten Hügel (40) aus einem Lotmaterial bestehen.
Verfahren nach Anspruch 13, ferner mit dem folgenden Schritt: Ausführen eines Aufschmelzvorgangs der ersten Hügel (40) vor oder nach dem Vereinzeln des Trägers (10) zu einer Vielzahl von Halbleiterbauelementen.
Verfahren nach einem der vorhergehenden Ansprüche, ferner mit dem folgenden Schritt: Abscheiden eines Einkapselungsmittels (80) über dem Halbleiterchip (20) und dem Träger (10), wobei die ersten Hügel (40) durch das Einkapselungsmittel (80) vorstehen, um freigelegte Anschlüsse des Halbleiterbauelements zu bilden.
Verfahren nach einem der Ansprüche 10 bis 12, ferner mit dem folgenden Schritt: Abscheiden eines Einkapselungsmittels (80) über dem Halbleiterchip (20) und dem Träger (10), wobei die zweiten Hügel (60) durch das Einkapselungsmittel (80) vorstehen, um freigelegte Anschlüsse des Halbleiterbauelements zu bilden.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (20) eine Vertikal-Leistungsdiode ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip ein Vertikal-Leistungstransistor ist.
Halbleiterbauelement, umfassend: einen Bauelementeträger (10D); einen an dem Bauelementeträger (10D) angebrachten Halbleiterchip (20), wobei der Halbleiterchip (20) eine erste Elektrodenkontaktstelle (21) auf einer ersten Hauptoberfläche und mindestens eine zweite Elektrodenkontaktstelle (22) auf einer der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche aufweist, wobei die erste Elektrodenkontaktstelle (21) elektrisch mit dem Bauelementeträger (10D) verbunden ist; einen auf dem Bauelementeträger (10D) gebildeten ersten Hügel (40), wobei der erste Hügel (40) aus einem leitfähigen Material besteht; und einen auf der zweiten Elektrodenkontaktstelle gebildeten zweiten Hügel (60), wobei der zweite Hügel (60) aus einem leitfähigen Material besteht.
Halbleiterbauelement nach Anspruch 19, wobei die ersten und/oder zweiten Hügel (40, 60) aus einem Lotmaterial bestehen.
Halbleiterbauelement nach Anspruch 19 oder 20, wobei die Höhe des ersten Hügels (40) über dem Bauelementeträger (10D) größer als die Höhe des zweiten Hügels (60) über der zweiten Elektrodenkontaktstelle (22) ist.
Halbleiterbauelement nach einem der Ansprüche 19 bis 21, wobei der Bauelementeträger (10D) eine Metallplatte oder ein mit einer kontinuierlichen Metallschicht beschichtetes Substrat ist.
Halbleiterbauelement nach einem der Ansprüche 19 bis 22, wobei das Halbleiterbauelement (20) einen Chip und einen ersten Hügel (40) umfasst.
Halbleiterbauelement nach einem der Ansprüche 19 bis 23, wobei der Halbleiterchip (20) eine Vertikal-Leistungsdiode ist.
Halbleiterbauelement nach einem der Ansprüche 19 bis 23, wobei der Halbleiterchip ein Vertikal-Leistungstransistor ist.