JP4055175B2 - 半導体パッケージ - Google Patents

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Description

本発明は、半導体パッケージに関し、特に、リード数を増やして小型化することが可能な半導体パッケージ及び半導体パッケージの製造方法に関する。
近年、電子機器に搭載される半導体部品を高密度に実装する必要性から、半導体パッケージの小型化が求められ、これを目的とした半導体パッケージとして、QFN(Quad Flatpack Non−leaded package)が用いられている。これは、半導体パッケージの側方に突出していたアウターリードをなくし、半導体パッケージの下面側に基板との電気的接続を行うための外部電極を設けた半導体パッケージである。
半導体パッケージは通常、その気密性を確保するために、封止樹脂でリードフレームを封止されて形成されている。特許第3012816号公報には、リードフレームの上面ばかりでなく、その下面をも樹脂封止して気密性を高めたQFNが提案されている。また、放熱性の向上を図るために、半導体チップを支持するステージの下面を露出させて封止樹脂でリードフレームを封止したQFNが特開2000−243891号公報において提案されている。
しかし、このようにして封止を行うと、封止される部分の面積の大きさによって、リードを設けることができる数が制限され、これによって、必要なリード数を確保するためには封止樹脂の面積を大きくせざるを得ず、半導体パッケージの小型化を図ることが困難であった。
本発明は、このような事情を考慮してなされたもので、半導体パッケージの寸法を大きくせずにリード数を増やすことによって、小型化が可能な半導体パッケージを実現し、信頼性の高い半導体パッケージを製造することが可能な半導体パッケージの製造方法を提供することを目的とする。
以上の課題を解決するために、請求項1に記載の発明は、半導体チップと、該半導体チップを支持するためのステージと、該ステージの周辺部に該ステージに一体形成された複数の内周リードと、該内周リードの外側であるパッケージ底面側外周部に、基板及び半導体チップとの電気的接続のために設けられた複数の外周リードと、前記ステージから外方に向けて伸びる吊リードと、を樹脂封止してなり、前記内周リードの端部は、その上面が前記半導体チップ上のボンディングパッドと金属細線により電気的に接続されるとともに、その下面は基板との電気的接続のための外部電極となり、外周リード及び内周リードの外部電極よりも上に前記ステージの下面があり、ステージの半導体チップとの接触面よりも下に内周リードの上面があり、前記パッケージ内の、内周リードの金属細線の接地点の高さと、外周リードの金属細線の接地点の高さが同じであることを特徴とする半導体パッケージである。
請求項2に記載の発明は、請求項1に記載の発明において、前記ステージの半導体チップとの接触面の面積が、前記半導体チップのステージ側の面積よりも小さいことを特徴とする。
請求項3に記載の発明は、請求項1又は2に記載の発明において、前記内周リードの全てが同電位であることを特徴とする。
請求項4に記載の発明は、請求項1〜3のいずれか一項に記載の発明において、前記内周リードは、前記外周リードよりもその厚さが厚く形成されていることを特徴とする。
以上説明したように、本発明によると、ステージの周辺部に内周リードを設けることにより、半導体パッケージの大きさを保ったままで、半導体パッケージのリード数を増やすことができ、小型化が可能な半導体パッケージを実現することができる。
また、内周リードの位置を外周リードの位置よりも下方に設定してモールド金型でクランプし封止することにより、内周リードの下面での樹脂バリの発生を防止することができ、基板との電気的接続を確実に行うことのできる信頼性の高い半導体パッケージの製造が可能な半導体パッケージの製造方法を実現することができる。
さらに、内周リードの下面に封止テープを接触させて樹脂封止を行うことにより、内周リードの下面での樹脂バリの発生を防止することができ、基板との電気的接続を確実に行うことのできる信頼性の高い半導体パッケージの製造が可能な半導体パッケージの製造方法を実現することができる。
以下、本発明を詳細に説明する。
図1は、本発明の半導体パッケージの例を示す図である。図1(a)は半導体パッケージ1の上面図であり、図1(b)は図1(a)に示した半導体パッケージ1のA―A´断面図である。
図1中、符号2は半導体チップであり、ステージ3によって支持されている。
符号4は、ステージ3の周辺部に設けられた内周リードであり、符号5は半導体パッケージ1の底面側外周部に設けられた外周リードである。内周リード4と外周リード5は、いずれも半導体チップ2上のボンディングパッドと金属細線6によって電気的に接続されている。これら半導体チップ2、ステージ3、内周リード4、外周リード5等は封止樹脂7によって封止されている。
このように、この例の半導体パッケージにおいては、通常のQFN(Quad Flatpack Non−leaded package)において設けられている外周リード5ばかりでなく、ステージ3の周辺部に内周リード4が設けられている。この内周リード4は、グランドピン等の同電位ピン同士をステージ3を介してショートさせることによって、ステージ3の周辺部をリードとして機能させるようにしたものである。このようにして設けられた内周リード4は、主にグランド端子として用いることができるため、半導体パッケージ1の外周部に設けられた外周リード5の数を減らすことができ、封止樹脂の面積を増大させることなく、半導体パッケージ1の大きさを保ったままで、半導体パッケージ1が有するリード数を増やすことができる。
このようにして設けられた内周リード4は、その全てが同電位となるようにして用いることができる。
この例によると、ステージ3の周辺部に内周リード4を設けることにより、半導体パッケージ1の大きさを保ったままで、半導体パッケージ1のリード数を増やすことができ、小型化が可能な半導体パッケージ1を実現することができる。
次に、本発明の半導体パッケージの製造方法の例について説明する。
内周リード4及び外周リード5は、その下面が基板との電気的接続を行うための外部電極となるため、封止樹脂7で封止する際、内周リード4及び外周リード5の下面に樹脂バリが発生しないことが必要となる。この樹脂バリの発生を防止することができる半導体パッケージの製造方法の例を図2に示す。
図2中、符号11はモールド金型であり、符号11aはモールド金型の上型、符号11bはモールド金型の下型である。ボンディング済みのリードフレームがモールド金型11にセットされ、加熱された封止樹脂7がモールド金型11に封入される。この封止工程において、外周リード5は、モールド金型の上型11aと下型11bとに挟まれている位置から近いため、金型クランプが強く、そのため外周リード5下面への樹脂バリはほとんど発生しない。
しかし、内周リード4は、モールド金型の上型11aと下型11bとに挟まれている位置から遠く、直接クランプされないため、樹脂封入時に内周リード4が内側に押され、内周リード4の下側に樹脂バリが発生しやすい。この樹脂バリの発生を防止するため、図2に示すように、内周リード4の位置を外周リード5の位置よりも予めΔdだけ下方に設定しておき、このようにオフセットされた状態でモールド金型11の上型11aと下型11bとでクランプし、封止樹脂7によって封止する。
この例によると、内周リード4の位置を外周リード5の位置よりも下方に設定してモールド金型でクランプし封止することにより、内周リード4も下型11bに確実に接触させることができるので、内周リード4の下面での樹脂バリの発生を防止することができ、基板との電気的接続を確実に行うことのできる信頼性の高い半導体パッケージの製造が可能な半導体パッケージの製造方法を実現することができる。
次に、樹脂バリの発生を防止することができる半導体パッケージの製造方法の第2の例を図3に示す。
図3は、内周リード4の下面に封止テープ20を接触させた状態でモールド金型11にセットし、加熱された封止樹脂7をモールド金型に投入して封止する例である。この封止テープ20は、ポリイミド、ポリエチレンテレフタレート、ポリカーボネート等を主成分とする樹脂をベースとしたテープであり、樹脂封止後は容易に剥がすことができ、樹脂封止時の高温環境に耐性のあるものが用いられる。この封止テープ20を用いると、樹脂封止時に、内周リード4の下面に封止樹脂が回りこむことを防ぐことができ、樹脂バリの発生を防止することができる。
なお、ここでは、内周リード4の下面のみに封止テープ20を接触させて封止する場合について説明したが、封止テープ20を内周リード4ばかりでなく外周リード5の下面にも接触させて封止してもよい。
この例によると、内周リード4の下面に封止テープ20を接触させて樹脂封止を行うことにより、内周リード4の下面での樹脂バリの発生を防止することができ、基板との電気的接続を確実に行うことのできる信頼性の高い半導体パッケージの製造が可能な半導体パッケージの製造方法を実現することができる。
本発明の半導体パッケージの例を示す図である。 本発明の半導体パッケージの製造方法の第1の例を示す図である。 本発明の半導体パッケージの製造方法の第2の例を示す図である。
符号の説明
1…半導体パッケージ、2…半導体チップ、3…ステージ、4…内周リード、5…外周リード、6…金属細線、7…封止樹脂11…モールド金型、20…封止テープ

Claims (4)

  1. 半導体チップと、該半導体チップを支持するためのステージと、該ステージの周辺部に該ステージに一体形成された複数の内周リードと、該内周リードの外側であるパッケージ底面側外周部に、基板及び半導体チップとの電気的接続のために設けられた複数の外周リードと、前記ステージから外方に向けて伸びる吊リードと、を樹脂封止してなり、
    前記内周リードの端部は、その上面が前記半導体チップ上のボンディングパッドと金属細線により電気的に接続されるとともに、その下面は基板との電気的接続のための外部電極となり、
    外周リード及び内周リードの外部電極よりも上に前記ステージの下面があり、
    ステージの半導体チップとの接触面よりも下に内周リードの上面があり、
    前記パッケージ内の、内周リードの金属細線の接地点の高さと、外周リードの金属細線の接地点の高さが同じであることを特徴とする半導体パッケージ。
  2. 前記ステージの半導体チップとの接触面の面積が、前記半導体チップのステージ側の面積よりも小さいことを特徴とする請求項1に記載の半導体パッケージ。
  3. 前記内周リードの全てが同電位であることを特徴とする請求項1又は2に記載の半導体パッケージ。
  4. 前記内周リードは、前記外周リードよりもその厚さが厚く形成されていることを特徴とする請求項1〜3のいずれか一項に記載の半導体パッケージ。
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* Cited by examiner, † Cited by third party
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JPS631335U (ja) * 1986-06-20 1988-01-07
JPH04267349A (ja) * 1991-02-21 1992-09-22 Nec Corp 集積回路
JP2915892B2 (ja) * 1997-06-27 1999-07-05 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
JP3947292B2 (ja) * 1998-02-10 2007-07-18 大日本印刷株式会社 樹脂封止型半導体装置の製造方法
JPH1174404A (ja) * 1997-08-28 1999-03-16 Nec Corp ボールグリッドアレイ型半導体装置
JPH11214606A (ja) * 1998-01-29 1999-08-06 Matsushita Electron Corp 樹脂封止型半導体装置及びリードフレーム
JP2000299423A (ja) * 1999-04-16 2000-10-24 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP3843654B2 (ja) * 1999-09-01 2006-11-08 松下電器産業株式会社 リードフレームとそれを用いた樹脂封止型半導体装置の製造方法

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