KR20110016013A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20110016013A
KR20110016013A KR20090073499A KR20090073499A KR20110016013A KR 20110016013 A KR20110016013 A KR 20110016013A KR 20090073499 A KR20090073499 A KR 20090073499A KR 20090073499 A KR20090073499 A KR 20090073499A KR 20110016013 A KR20110016013 A KR 20110016013A
Authority
KR
South Korea
Prior art keywords
substrate
chip
stacked
connection member
chip module
Prior art date
Application number
KR20090073499A
Other languages
English (en)
Other versions
KR101026488B1 (ko
Inventor
김종훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR20090073499A priority Critical patent/KR101026488B1/ko
Priority to US12/647,640 priority patent/US8026586B2/en
Publication of KR20110016013A publication Critical patent/KR20110016013A/ko
Application granted granted Critical
Publication of KR101026488B1 publication Critical patent/KR101026488B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 다수의 반도체 칩들을 탑재시키면서도 반도체 칩의 불량에 의한 수율 저하를 방지한 반도체 패키지를 개시하며, 개시된 본 발명에 따른 반도체 패키지는, 상면에 본드핑거를 구비하고 하면에 볼랜드를 구비한 기판과, 상기 기판의 상면에 적어도 둘 이상이 스택되며 각각 제1연결부재를 구비한 다수의 반도체 칩이 상기 제1연결부재들이 상호 연결되도록 스택되어 구성되고 상기 제1연결부재들의 연결부가 측면으로 돌출되게 지그재그 형태로 스택된 칩 모듈과, 상기 각 칩 모듈의 제1연결부재와 기판의 본드핑거를 상호 연결하는 제2연결부재를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 다수의 반도체 칩들을 탑재시키면서도 반도체 칩의 불량에 의한 수율 저하를 방지한 반도체 패키지에 관한 것이다.
반도체 산업에서의 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 "스택"에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술을 말하는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량 보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.
그런데, 기존의 스택 기술을 적용하여 제조한 반도체 패키지(이하, '스택 패키지'라 칭함)는 각 반도체 칩에의 신호 연결이 금속와이어에 의해 이루어지므로 속도가 느려진다는 단점이 있고, 또한, 와이어 본딩을 위해 기판에 추가 면적이 요 구되므로 패키지의 크기가 증가하는 단점이 있으며, 게다가, 각 반도체 칩의 본딩패드에 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지의 전체 높이가 높아지는 단점이 있다.
이에, 상기한 기존 스택 패키지에서의 단점을 극복하기 위하여 관통 실리콘 비아(Through Silicon Via; 이하, '관통전극'이라 칭함) 이용한 스택 패키지 구조가 제안되었다.
상기 관통전극을 이용한 스택 패키지는, 반도체 칩들 내에 각각 관통전극을 형성한 후, 상기 관통전극이 형성된 다수의 반도체 칩들을 각 반도체 칩에 구비된 관통전극들이 상호 연결되도록 스택하는 것에 의해 구현된다.
이와 같이 관통전극을 이용한 스택 패키지는 기판에 전기적 연결을 위한 추가 면적이 필요치 않으므로 실장 효율을 보다 높일 수 있는 장점이 있고, 또한, 각 반도체 칩들 간 와이어 본딩을 위한 갭도 필요치 않기 때문에 기존 대비 전체 높이를 줄일 수 있는 장점이 있으며, 게다가, 각 반도체 칩들에의 신호 연결 길이가 짧기 때문에 반도체 칩들의 동작 속도를 더욱 향상시킬 수 있어서 고속 동작이 가능하다는 장점이 있다.
아울러, 상기 관통전극을 이용한 스택 패키지는 다수의 반도체 칩을 하나의 패키지에 탑재시킬 수 있어서 고성능 및 고용량을 갖는 멀티 칩 패키지(Multi chip package)의 구현이 용이하다는 장점이 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 종래의 관통전극을 이용한 스택 패키지는 스택된 반도체 칩들 중에서 어느 하나의 반도체 칩이라도 불량이 발 생하면, 스택된 다수의 반도체 칩 모두를 폐기해야 하는 문제, 즉, 수율(yield)이 낮다는 문제가 있다. 이로 인해, 종래의 관통전극을 이용한 스택 패키지는 각 반도체 칩들에의 불량 발생이 없도록 주의해야 하는 바, 그 제조 비용이 증가할 수 밖에 없다.
본 발명의 실시예들은 다수의 반도체 칩들을 탑재시키면서도 반도체 칩의 불량에 의한 수율 저하를 방지한 반도체 패키지를 제공한다.
일 견지에서, 본 발명의 일 실시예에 따른 반도체 패키지는, 상면에 본드핑거를 구비하고 하면에 볼랜드를 구비한 기판; 상기 기판의 상면에 적어도 둘 이상이 스택되며, 각각 제1연결부재를 구비한 다수의 반도체 칩이 상기 제1연결부재들이 상호 연결되도록 스택되어 구성되고, 상기 제1연결부재들의 연결부가 측면으로 돌출되게 지그재그 형태로 스택된 칩 모듈; 및 상기 각 칩 모듈의 제1연결부재와 기판의 본드핑거를 전기적으로 연결하는 제2연결부재;를 포함한다.
상기 칩 모듈의 제1연결부재는 관통전극이다.
상기 제2연결부재는 금속와이어이다.
상기 제2연결부재는 상기 각 칩 모듈의 최상부 반도체 칩에 구비된 제1연결부재와 연결된다.
상기한 본 발명의 일 실시예에 따른 반도체 패키지는, 상기 각 칩 모듈의 최상부 반도체 칩 상에 제1연결부재와 연결되도록 형성된 재배선을 더 포함한다.
또한, 상기한 본 발명의 일 실시예에 따른 반도체 패키지는, 상기 스택된 칩 모듈 및 제2연결부재를 포함한 기판의 상면을 밀봉하는 봉지부재; 및 상기 기판 하면의 볼랜드에 부착된 외부접속단자;를 더 포함한다.
본 발명의 다른 실시예에 따른 반도체 패키지는, 캐버티, 상기 캐버티에 인접한 하면 부분 및 상면에 각각 배치되는 제1본드핑거와 제2본드핑거, 및 상기 제1본드핑거와 이격된 하면 부분에 배치되는 볼랜드를 구비한 기판; 상기 기판의 상면에 적어도 둘 이상이 스택되며, 각각 제1연결부재를 구비한 다수의 반도체 칩이 상기 제1연결부재들이 상호 연결되도록 스택되어 구성된 칩 모듈; 및 상기 각 칩 모듈의 제1연결부재와 기판의 제1본드핑거 및 제2본드핑거를 전기적으로 연결하는 제2연결부재;를 포함한다.
상기 칩 모듈의 제1연결부재는 관통전극이다.
상기 제2연결부재는 금속와이어이다.
상기 제2연결부재는 상기 각 칩 모듈의 최상부 반도체 칩에 구비된 제1연결부재와 연결된다.
상기 최하부 칩 모듈은 상기 기판의 캐버티를 관통하는 제2연결부재에 의해 상기 기판 하면의 제1본드핑거와 연결되고, 상기 최하부 칩 모듈 상부의 칩 모듈들은 상기 제2연결부재에 의해 상기 기판 상면의 제2본드핑거와 연결된다.
상기한 본 발명의 다른 실시예에 따른 반도체 패키지는, 상기 최상부 칩 모듈의 최상부 반도체 칩 상에 상기 제1연결부재와 연결되도록 형성된 재배선을 더 포함한다.
또한, 상기한 본 발명의 다른 실시예에 따른 반도체 패키지는, 상기 스택된 칩 모듈 및 제2연결부재를 포함한 기판의 상면 및 캐버티를 밀봉하는 봉지부재; 및 상기 기판 하면의 볼랜드에 부착된 외부접속단자;를 더 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 패키지는, 상면에 본드핑거를 구비하고 하면에 볼랜드를 구비한 기판; 상기 기판의 상면에 적어도 둘 이상이 스택되며, 각각 제1연결부재를 구비한 다수의 반도체 칩이 상기 제1연결부재들이 상호 연결되도록 스택되어 구성되고, 상기 제1연결부재들의 연결부가 일측면으로 돌출되게 계단 형태로 스택된 칩 모듈; 및 상기 각 칩 모듈의 제1연결부재와 기판의 본드핑거를 상호 연결하는 제2연결부재;를 포함한다.
상기 칩 모듈의 제1연결부재는 관통전극이다.
상기 제2연결부재는 금속와이어이다.
상기 제2연결부재는 상기 각 칩 모듈의 최상부 반도체 칩에 구비된 제1연결부재와 연결된다.
상기한 본 발명의 또 다른 실시예에 따른 반도체 패키지는, 상기 각 칩 모듈의 최상부 반도체 칩 상에 상기 제1연결부재와 연결되도록 형성된 재배선을 더 포함한다.
또한, 상기한 본 발명의 또 다른 실시예에 따른 반도체 패키지는, 상기 스택된 칩 모듈 및 제2연결부재를 포함한 기판의 상면을 밀봉하는 봉지부재; 및 상기 기판 하면의 볼랜드에 부착된 외부접속단자;를 더 포함한다.
본 발명은 스택하고자 하는 전체 칩 수의 일부만을 미리 스택하여 칩 모듈을 제작한 후, 상기 칩 모듈에 대한 테스트를 우선 실시하고, 상기 테스트를 통해 스택된 반도체 칩들 모두에 대해서 불량이 없다고 판정된 모듈만을 선택하여 기판 상 에 스택하는 방식으로 소망하는 수의 반도체 칩들을 스택한 반도체 패키지를 구현한다.
또한, 본 발명은 각 칩 모듈 내의 반도체 칩들은 각각 관통전극을 형성해서 상기 관통전극에 의해 상호 전기적으로 연결되도록 하며, 그리고, 각 칩 모듈과 기판간의 전기적 연결은 금속와이어를 이용해서 수행한다.
따라서, 본 발명은 원하는 수만큼의 반도체 칩을 탑재시킬 수 있는 것과 관련해서 고밀도 및 고용량의 반도체 패키지를 구현할 수 있고, 또한, 테스트를 통해 검증된 모듈만을 스택함으로써 고수율(high yield)을 얻을 수 있으며, 게다가, 각 모듈에서의 반도체 칩들을 관통전극을 통해 상호 전기적으로 연결시킴으로써 전체 높이를 낮출 수 있고, 아울러, 각 칩 모듈의 연결을 금속와이어로 구현함으로써 제조 비용을 낮출 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 상면에 본드핑거(112)를, 그리고, 하면에 볼랜드(114)를 구비한 기판(110)이 마련되어 있고, 상기 기판(110)의 상면에 접착부재(130)를 매개로 하여 다수의 칩 모듈(120)이 스택되어 있다.
여기서, 상기 각 칩 모듈(120)은 각각 본딩패드(124) 및 이를 관통하는 관통전극(126)을 구비한 반도체 칩들(122)이 적어도 2개 이상, 예를 들어, 4개의 반도 체 칩들(120)이 상기 관통전극들(126)이 상호 연결되게 스택되어 구성된다. 상기 각 칩 모듈(120)에서의 반도체 칩들(122)은 본딩패드(124)가 일측 가장자리에 배열된 원 사이드 에지 패드형(one side edge pad type)이다. 이때, 상기 칩 모듈들(120)은 그들 각각에서의 관통전극들(124)의 연결부(A)가 좌우로 돌출되도록 지그재그 형태로 스택되어 있다. 상기 스택된 반도체 칩들(122) 사이에는, 예를 들어, 접착제(127)가 개재된다. 상기 접착제(127) 이외에 다른 절연 물질도 개재될 수 있다.
상기 스택된 각 칩 모듈(120)과 기판(110)이 금속와이어(140)에 의해 전기적으로 연결되어 있다. 이때, 상기 금속와이어(140)는 각 칩 모듈(120)에서의 최상부에 배치된 반도체 칩(122)의 관통전극(126)과 상기 기판(110)의 본드핑거(112)간을 전기적으로 연결시키도록 형성된다.
계속해서, 상기 스택된 칩 모듈들(120) 및 금속와이어(140)를 포함한 기판(110)의 상면이 봉지부재(150)로 밀봉되어 있다. 상기 봉지부재(150)은, 예를 들어, EMC(Epxoy Molding Compound)와 같은 물질로 이루어진다. 상기 기판(110) 하면의 볼랜드(114)에 외부접속단자로서, 예를 들어, 솔더 볼(160)이 부착되어 있다.
한편, 상기 각 칩 모듈(120)에서의 최상부에 배치된 반도체 칩(122) 상에는 상기 칩 모듈(120)의 사전 테스트를 용이하게 하기 위하여 대응하는 관통전극(126)과 연결되게 재배선(128)이 추가로 형성되어 있다.
이와 같은 본 발명의 일 실시예에 따른 반도체 패키지(100)에 있어서, 각 칩 모듈(120)은 굳-다이(good-die)로 판정된 반도체 칩들(120)이 스택되어 구성되며, 특히, 모듈 단위로 테스트되어 불량이 없는 칩 모듈들(120)만이 기판(110) 상에 다수개가 스택된다.
따라서, 본 발명의 일 실시예에 따른 반도체 패키지는 반도체 칩들이 사전에 테스트를 거쳐 스택되기 때문에 종래와 비교해서 크게 향상된 수율을 갖게 되며, 또한, 많은 수의 반도체 칩을 탑재시킬 수 있기 때문에 고밀도를 갖게 된다.
아울러, 이후에 설명되겠지만, 본 발명의 일 실시예에 따른 반도체 패키지는 다수개의 모듈을 미리 제작한 후, 상기 모듈들을 와이어 본딩 기술을 통해 기판의 본드핑거와 전기적 연결이 이루어지도록 함으로써 비교적 용이하게 제작할 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 스택 패키지의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 제조 공정이 완료된 다수의 반도체 칩들(122)을 포함하는 웨이퍼(200)를 마련한다. 상기 반도체 칩들(122) 각각은 본딩패드(124)가 일측 가장자리에 배열된 원 사이드 에지 패드형이며, 상기 본딩패드(124)를 포함하여 상면으로부터 하면까지 도달하는 관통전극(126)을 구비한다.
여기서, 상기 관통전극(126)은, 예를 들어, 웨이퍼 레벨의 각 반도체 칩의 전면에 본딩패드를 관통하는 소정 깊이의 홈을 형성한 후, 상기 홈 내에 금속막을 매립하고, 이어서, 상기 금속막이 매립된 홈의 저면이 노출되도록 상기 웨이퍼의 후면을 백그라인딩하는 것에 의해 형성될 수 있다. 아울러, 필요에 따라 백그라인딩된 웨이퍼 후면에 대해 에치백 공정을 진행해서 상기 관통전극이 웨이퍼 후면으 로부터 돌출되도록 할 수도 있다.
도 2b를 참조하면, 웨이퍼 쏘잉(sawing)을 수행해서 각각 관통전극이 구비된 반도체 칩들(122)로 분리시킨 후, 테스트를 통해 굳-다이(good-die)로 판명된 다수의 반도체 칩(122)을 선별한다. 그런다음, 테스트를 통해 굳-다이로 판명된 다수의 반도체 칩(122)을 포함하는 새로운 웨이퍼(202)를 마련한 후, 상기 웨이퍼(202)의 각 반도체 칩(122) 상에 각각 상기 쏘잉된 반도체 칩들(122)을 다수개 스택한다. 예를 들어, 본 발명의 실시예에서는 상기 웨이퍼(202)의 각 반도체 칩(122) 상에 각각 3개의 반도체 칩들(122)을 스택한다.
여기서, 상기 반도체 칩들(122)의 스택은 접착제(127) 또는 이와 상응하는 절연 물질을 매개로 하여 수행하며, 특히, 상기 각 반도체 칩들(122)에 구비된 관통전극들(126)이 상호 연결되도록 수행한다.
상기 스택된 반도체 칩들(122) 중에서 최상부에 배치된 반도체 칩(122) 상에 관통전극(126)과 연결되게 재배선(128)을 형성한다. 상기 재배선(128)은 후속에서 칩 테스트를 위해 형성해준 것으로, 다양한 방법에 따라 형성할 수 있으며, 여기서 그 구체적인 형성방법의 설명은 생략토록 한다.
도 2c를 참조하면, 최상부 반도체 칩(122)에 형성한 재배선(128)을 이용해서 스택된 반도체 칩들(122)에 대한 테스트를 수행하고, 상기 테스트 결과로부터 스택된 모든 반도체 칩들(122)의 어느 하나에라도 불량이 있는 스택 칩들과 불량이 없는 스택 칩들을 선별해낸다.
도 2d를 참조하면, 테스트를 거친 결과물에 대하여 웨이퍼 쏘잉 공정을 재차 수행해서 다수개, 예를 들어, 4개의 반도체 칩(122)이 스택된 다수의 칩 모듈(120)을 제조한다. 여기서, 상기 칩 모듈(120)은 스택된 반도체 칩들(122) 모두에서 불량이 없는 것으로 이해될 수 있다.
도 2e를 참조하면, 상면에 본드핑거(112)를, 그리고, 하면에 볼랜드(114)를 구비한 기판(110)을 마련한다. 그런다음, 상기 기판(110)의 상면에 불량이 없이 칩들(122)의 스택으로 이루어진 칩 모듈(120)을 접착부재(130)를 매개로 하여 적어도 2개 이상, 예를 들어, 4개를 스택한다. 이때, 상기 각 칩 모듈(120)은 그들 각각의 관통전극 연결부(A)가 좌우로 노출되도록 지그재그 형태로 스택한다.
이어서, 와이어 본딩 공정을 통해 상기 스택된 각 칩 모듈(120)에서의 관통전극 연결부(A)와 기판(110)의 본드핑거(112)간을 금속와이어(140)로 연결한다. 보다 자세하게, 상기 금속와이어(140)는 각 칩 모듈(120)에서의 최상부에 배치된 반도체 칩(122)의 관통전극(126)과 기판(110)의 본드핑거(112)간을 전기적으로 연결시킨다.
도 2f를 참조하면, 상기 스택된 칩 모듈들(120) 및 금속와이어(140)를 포함한 기판(110)의 상면을, 예를 들어, EMC와 같은 봉지부재(150)로 밀봉한다. 그런다음, 상기 기판(110) 하면의 볼랜드(114)에 외부접속단자로서 솔더 볼(160)을 부착하고, 이를 통해, 본 발명의 일 실시예에 따른 반도체 패키지의 제조를 완성한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지는 스택하고자 하는 칩 수의 일부들로 다수의 칩 모듈을 제작한 후, 상기 칩 모듈들을에 대한 테스트를 사전 실시하고, 그리고나서, 상기 테스트를 통해 스택된 칩들 모두에 대해 서 불량이 없는 칩 모듈들만을 스택하여 소망하는 수의 칩을 스택시켜 구성하기 때문에 고밀도(High density)를 가짐은 물론 고수율(High yield)을 가질 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지는 칩 모듈들을 와이어 본딩(wire bonding) 공정을 통해 기판과의 전기적 연결을 이루기 때문에 비교적 용이하게 제조될 수 있음은 물론 적은 비용으로도 제조될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 중앙부에 캐버티(C)를 구비하고, 상기 캐버티(C)에 인접한 하면 부분 및 상면에 각각 배치되는 제1본드핑거(312a)와 제2본드핑거(312b) 및 상기 제1본드핑거(312a)와 이격된 하면 부분에 배치되는 볼랜드(314)를 구비한 기판(310)이 마련되어 있다. 상기 기판(310)의 상면에 적어도 둘 이상, 예를 들어, 두 개의 칩 모듈(320a, 320b)이 스택되어 있다.
상기 칩 모듈(320a, 320b)은 본딩패드(324)가 중앙부에 배열된 센터 패드형(center pad type)이고, 상기 본딩패드를 관통하는 관통전극(326)을 구비한 반도체 칩들(322)이 접착제(327), 또는, 이에 상응하는 절연 물질의 개재하에 적어도 2개 이상, 예를 들어, 4개가 그들 각각의 관통전극들(326)이 상호 연결되게 스택되어 있는 구조이다. 이때, 도시된 바와 같이, 최하부에 배치된 하부 칩 모듈(320a)은 페이스-다운 타입(face-down type)으로 배치되어 있으며, 상기 하부 칩 모듈(320a) 상부의 상부 칩 모듈(320b)은 페이스-업 타입(face-up type)으로 배치되어 있다. 상기 칩 모듈들(320a, 320b) 각각은, 이전 실시예에서와 마찬가지로, 사전 테스트를 통해 스택된 모든 칩들(322) 모두에 불량이 없는 것으로 이해될 수 있 다. 상기 각 칩 모듈(320a, 320b)에서의 스택된 반도체 칩들(322) 중에서 최상부에 배치된 반도체 칩(322) 상에는 사전 테스트를 위하여 상기 관통전극(326)과 연결되게 재배선(328)이 형성되어 있다.
계속해서, 상기 하부 칩 모듈(320a)의 관통전극 연결부(A), 보다 정확하게는, 상기 하부 칩 모듈(320a)에서의 스택된 반도체 칩들(322) 중에서 최상부에 배치된 반도체 칩(322)의 관통전극(326)과 기판(310)의 제1본드핑거(312a)가 제1금속와이어(340a)에 의해 상호 연결되어 있으며, 그리고, 상기 상부 칩 모듈(320b)의 관통전극 연결부(A), 보다 정확하게는, 상기 상부 칩 모듈(320b)에서의 스택된 반도체 칩들(322) 중에서 최상부에 배치된 반도체 칩(322)의 관통전극(326)과 기판(310)의 제2본드핑거(312b)가 제2금속와이어(340b)로 상호 연결되어 있다.
상기 제1금속와이어(340a)를 포함한 기판(310)의 캐버티(C)와 상기 스택된 칩 모듈(320a, 320b) 및 제2금속와이어(340b)를 포함한 기판(310)의 상면이, 예를 들어, EMC와 같은 봉지부재(350)에 의해 밀봉되어 있으며, 상기 기판(310) 하면의 볼랜드(314)에 외부접속단자로서 솔더 볼(360)이 부착되어 있다.
이와 같은 본 발명의 다른 실시예에 따른 반도체 패키지 또한 사전에 테스트를 거쳐 불량이 없는 반도체 칩들의 스택으로 이루어진 칩 모듈만이 스택되어 구성되기 때문에 고밀도를 가짐을 물론 고수율을 갖는다. 또한, 금속와이어에 의해 기판과 칩 모듈간의 전기적 연결이 이루어지기 때문에 용이하게 제조될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 다수의 반도체 칩, 예를 들어, 4개의 반도체 칩(422)이 그들 각각에 구비된 관통전극(426)이 상호 연결되도록 스택되어 구성된 다수의 칩 모듈(420)이 상면에 본드핑거(412)를, 그리고, 하면에 볼랜드(414)를 구비한 기판(410)의 상면에 계단식으로 스택되어 있다. 상기 각 칩 모듈(420)에서의 반도체 칩들(422)은 본딩패드(424)가 일측 가장자리에 배열된 원 사이드 에지 패드형(one side edge pad type)이다. 이때, 각 칩 모듈(420)에서의 관통전극 연결부(A)는 각각 계단면에 배치되어 있다. 상기 각 칩 모듈(420)에서의 스택된 반도체 칩들(422) 중에서 최상부에 배치된 반도체 칩(422) 상에는 사전 테스트를 위하여 상기 관통전극(426)과 연결되게 재배선(428)이 형성되어 있다.
상기 각 칩 모듈의 관통전극 연결부(A)와 기판(410)의 본드핑거(412)가 금속와이어(440)에 의해 전기적으로 연결되어 있으며, 상기 계단식으로 스택된 다수의 칩 모듈(420) 및 금속와이어(440)를 포함한 기판(410)의 상면이, 예를 들어, EMC와 같은 봉지부재(450)에 의해 밀봉되어 있으고, 그리고, 상기 기판(410) 하면의 볼랜드(414)에 외부접속단자로서 솔더 볼(460)이 부착되어 있다.
이와 같은 본 발명의 또 다른 실시예에 따른 반도체 패키지 또한 사전에 테스트를 거쳐 불량이 없는 반도체 칩들의 스택으로 이루어진 칩 모듈만이 스택되어 구성되기 때문에 고밀도를 가짐을 물론 고수율을 갖는다. 또한, 금속와이어에 의해 기판과 칩 모듈간의 전기적 연결이 이루어지기 때문에 용이하게 제조될 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.

Claims (19)

  1. 상면에 본드핑거를 구비하고 하면에 볼랜드를 구비한 기판;
    상기 기판의 상면에 적어도 둘 이상이 스택되며, 각각 제1연결부재를 구비한 다수의 반도체 칩이 상기 제1연결부재들이 상호 연결되도록 스택되어 구성되고, 상기 제1연결부재들의 연결부가 측면으로 돌출되게 지그재그 형태로 스택된 칩 모듈; 및
    상기 각 칩 모듈의 제1연결부재와 기판의 본드핑거를 상호 연결하는 제2연결부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1연결부재는 관통전극인 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제2연결부재는 금속와이어인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제2연결부재는 상기 각 칩 모듈의 최상부 반도체 칩에 구비된 제1연결부재와 연결된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 각 칩 모듈의 최상부 반도체 칩 상에 상기 제1연결부재와 연결되도록 형성된 재배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 스택된 칩 모듈들 및 제2연결부재를 포함한 기판의 상면을 밀봉하는 봉지부재; 및
    상기 기판 하면의 볼랜드에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 캐버티, 상기 캐버티에 인접한 하면 부분 및 상면에 각각 배치되는 제1본드핑거와 제2본드핑거, 및 상기 제1본드핑거와 이격된 하면 부분에 배치되는 볼랜드를 구비한 기판;
    상기 기판의 상면에 적어도 둘 이상이 스택되며, 각각 제1연결부재를 구비한 다수의 반도체 칩이 상기 제1연결부재들이 상호 연결되도록 스택되어 구성된 칩 모듈; 및
    상기 각 칩 모듈의 제1연결부재와 기판의 제1본드핑거 및 제2본드핑거를 상호 연결하는 제2연결부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 칩 모듈의 제1연결부재는 관통전극인 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 제2연결부재는 금속와이어인 것을 특징으로 하는 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 제2연결부재는 상기 각 칩 모듈의 최상부 반도체 칩에 구비된 제1연결부재와 연결된 것을 특징으로 하는 반도체 패키지.
  11. 제 7 항에 있어서,
    상기 최하부 칩 모듈은 상기 기판의 캐버티를 관통하는 제2연결부재에 의해 상기 기판 하면의 제1본드핑거와 연결되고, 상기 최하부 칩 모듈 상부의 칩 모듈들은 상기 제2연결부재에 의해 상기 기판 상면의 제2본드핑거와 연결된 것을 특징으로 하는 반도체 패키지.
  12. 제 7 항에 있어서,
    상기 최상부 칩 모듈의 최상부 반도체 칩 상에 상기 제1연결부재와 연결되도 록 형성된 재배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 7 항에 있어서,
    상기 스택된 칩 모듈들 및 제2연결부재를 포함한 기판의 상면 및 캐버티를 밀봉하는 봉지부재; 및
    상기 기판 하면의 볼랜드에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 상면에 본드핑거를 구비하고 하면에 볼랜드를 구비한 기판;
    상기 기판의 상면에 적어도 둘 이상이 스택되며, 각각 제1연결부재를 구비한 다수의 반도체 칩이 상기 제1연결부재들이 상호 연결되도록 스택되어 구성되고, 상기 제1연결부재들의 연결부가 일측면으로 돌출되게 계단식으로 스택된 칩 모듈; 및
    상기 각 칩 모듈의 제1연결부재와 기판의 본드핑거를 상호 연결하는 제2연결부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 칩 모듈의 제1연결부재는 관통전극인 것을 특징으로 하는 반도체 패키지.
  16. 제 14 항에 있어서,
    상기 제2연결부재는 금속와이어인 것을 특징으로 하는 반도체 패키지.
  17. 제 14 항에 있어서,
    상기 제2연결부재는 상기 각 칩 모듈의 최상부 반도체 칩에 구비된 제1연결부재와 연결된 것을 특징으로 하는 반도체 패키지.
  18. 제 14 항에 있어서,
    상기 각 칩 모듈의 최상부 반도체 칩 상에 상기 제1연결부재와 연결되도록 형성된 재배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제 14 항에 있어서,
    상기 스택된 칩 모듈 및 제2연결부재를 포함한 기판의 상면을 밀봉하는 봉지부재; 및
    상기 기판 하면의 볼랜드에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
KR20090073499A 2009-08-10 2009-08-10 반도체 패키지 KR101026488B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20090073499A KR101026488B1 (ko) 2009-08-10 2009-08-10 반도체 패키지
US12/647,640 US8026586B2 (en) 2009-08-10 2009-12-28 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20090073499A KR101026488B1 (ko) 2009-08-10 2009-08-10 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20110016013A true KR20110016013A (ko) 2011-02-17
KR101026488B1 KR101026488B1 (ko) 2011-04-01

Family

ID=43534187

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20090073499A KR101026488B1 (ko) 2009-08-10 2009-08-10 반도체 패키지

Country Status (2)

Country Link
US (1) US8026586B2 (ko)
KR (1) KR101026488B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101563630B1 (ko) * 2009-09-17 2015-10-28 에스케이하이닉스 주식회사 반도체 패키지
US8564141B2 (en) * 2010-05-06 2013-10-22 SK Hynix Inc. Chip unit and stack package having the same
KR20110124065A (ko) * 2010-05-10 2011-11-16 하나 마이크론(주) 적층형 반도체 패키지
KR20110136297A (ko) * 2010-06-14 2011-12-21 삼성전자주식회사 적층형 반도체 패키지
KR20110138789A (ko) * 2010-06-22 2011-12-28 하나 마이크론(주) 적층형 반도체 패키지
KR101766725B1 (ko) * 2010-10-06 2017-08-09 삼성전자 주식회사 칩 스택을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법
TWI430426B (zh) * 2010-10-19 2014-03-11 Univ Nat Chiao Tung 使用共用傳導層傳送晶片間多重信號之系統
KR20130016682A (ko) * 2011-08-08 2013-02-18 에스케이하이닉스 주식회사 듀얼 레이어 구조의 반도체칩과 듀얼 레이어 구조의 반도체칩을 갖는 패키지들 및 그 제조방법
KR102296746B1 (ko) * 2014-12-31 2021-09-01 삼성전자주식회사 적층형 반도체 패키지
WO2017095401A1 (en) * 2015-12-02 2017-06-08 Intel Corporation Die stack with cascade and vertical connections
JP2017152648A (ja) * 2016-02-26 2017-08-31 東芝メモリ株式会社 半導体装置
US10147705B2 (en) * 2017-02-21 2018-12-04 Micron Technology, Inc. Stacked semiconductor die assemblies with die substrate extensions
CN110054143B (zh) * 2019-04-30 2021-08-31 西安微电子技术研究所 一种小型化抗高过载硅基微系统装置及其组装方法
US20230207437A1 (en) * 2021-11-05 2023-06-29 Adeia Semiconductor Bonding Technologies Inc. Multi-channel device stacking

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480909B1 (ko) * 2001-12-29 2005-04-07 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
US6979904B2 (en) * 2002-04-19 2005-12-27 Micron Technology, Inc. Integrated circuit package having reduced interconnects
KR100605315B1 (ko) 2004-07-30 2006-07-28 삼성전자주식회사 집적회로 칩의 입출력 패드 구조
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8242607B2 (en) * 2006-12-20 2012-08-14 Stats Chippac Ltd. Integrated circuit package system with offset stacked die and method of manufacture thereof
KR100876896B1 (ko) * 2007-07-27 2009-01-07 주식회사 하이닉스반도체 적층 반도체 패키지
JP2009194294A (ja) * 2008-02-18 2009-08-27 Toshiba Corp 積層型半導体装置
US7906853B2 (en) * 2007-09-06 2011-03-15 Micron Technology, Inc. Package structure for multiple die stack
JP4317245B2 (ja) * 2007-09-27 2009-08-19 新光電気工業株式会社 電子装置及びその製造方法
KR20090044496A (ko) * 2007-10-31 2009-05-07 주식회사 하이닉스반도체 스택 패키지

Also Published As

Publication number Publication date
US8026586B2 (en) 2011-09-27
US20110031600A1 (en) 2011-02-10
KR101026488B1 (ko) 2011-04-01

Similar Documents

Publication Publication Date Title
KR101026488B1 (ko) 반도체 패키지
US7807502B2 (en) Method for fabricating semiconductor packages with discrete components
KR101078740B1 (ko) 스택 패키지 및 그의 제조방법
US7847379B2 (en) Lightweight and compact through-silicon via stack package with excellent electrical connections and method for manufacturing the same
KR20100050750A (ko) 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법
CN107634049A (zh) Fc芯片系统堆叠扇出封装结构及其制备方法
CN111128914A (zh) 一种低翘曲的多芯片封装结构及其制造方法
US9391008B2 (en) Reconstituted wafer-level package DRAM
KR100800149B1 (ko) 스택 패키지
US9362212B1 (en) Integrated circuit package having side and bottom contact pads
KR20090022771A (ko) 스택 패키지
KR20090011568A (ko) 반도체 패키지 및 그의 제조 방법
KR20100050976A (ko) 반도체 패키지 및 그의 제조 방법
KR100851108B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
KR20110107117A (ko) 반도체 패키지
KR101069283B1 (ko) 반도체 패키지
KR20060074091A (ko) 칩 스택 패키지
KR101538546B1 (ko) 반도체 디바이스의 제조 방법 및 그에 의한 반도체 디바이스
KR20090052524A (ko) 스택 패키지
CN115020387A (zh) 芯片堆叠封装结构及芯片堆叠封装方法
KR20090011969A (ko) 스택 패키지
KR20070088058A (ko) 멀티 칩 패키지
KR20100078952A (ko) 반도체 패키지 및 그의 제조방법
JP2009123923A (ja) 半導体装置及びその製造方法
KR20100028961A (ko) 반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee