KR20100028961A - 반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지 - Google Patents

반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지 Download PDF

Info

Publication number
KR20100028961A
KR20100028961A KR1020080087941A KR20080087941A KR20100028961A KR 20100028961 A KR20100028961 A KR 20100028961A KR 1020080087941 A KR1020080087941 A KR 1020080087941A KR 20080087941 A KR20080087941 A KR 20080087941A KR 20100028961 A KR20100028961 A KR 20100028961A
Authority
KR
South Korea
Prior art keywords
film
semiconductor package
electrodes
semiconductor chip
semiconductor
Prior art date
Application number
KR1020080087941A
Other languages
English (en)
Inventor
조범상
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080087941A priority Critical patent/KR20100028961A/ko
Publication of KR20100028961A publication Critical patent/KR20100028961A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명에 따른 반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지는, 플레이트 형상을 갖고, 가장자리를 따라 복수 개의 관통 홀들이 형성된 필름 몸체와, 상기 각 관통 홀들 내에 채워진 관통 전극들과, 상기 필름 몸체 내에 배치되며, 적어도 2개의 관통 전극들을 전기적으로 연결하는 연결 배선을 포함한다.

Description

반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지{FILM FOR FABRICATING OF SEMICONDUCTOR PACKAGE AND SEMICONDUCTOR PACKAGE USING THE SAME}
본 발명은 반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지에 관한 것으로, 보다 자세하게는, 오버-행(Over-Hang) 구조 및 그에 따른 와이어의 본딩 공정 불량 발생을 방지하여 안정적으로 반도체 칩들을 스택할 수 있는 반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지에 관한 것이다.
웨이퍼(Wafer) 한 장에는 동일한 전기회로가 인쇄된 반도체 칩이 수백 개에서 혹은 수천 개가 구비된다. 그러나, 상기와 같은 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기신호를 전달해 주거나 전달받을 수 없으며, 또한, 상기 반도체 칩은 미세한 회로를 담고 있어 외부충격에 쉽게 손상될 수도 있다. 따라서, 상기와 같은 반도체 칩에 전기적인 연결을 해 주고, 외부의 충격에 견디도록, 밀봉 포장하여 물리적인 기능과 형상을 갖게 해주는 것이 반도체 패키지이다.
한편, 상기와 같은 반도체 패키지를 형성하기 위한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
상기와 같은 스택 기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 단품의 패키지를 스택하는 방법이 있다.
한편, 상기와 같은 스택 기술 중, 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법은 하부 반도체 칩과 기판을 전기적으로 연결하는 와이어의 공간 확보를 위해 하부 반도체 칩과 상부 반도체 칩 사이에 스페이서 테입을 개재시키는 방식을 사용하고 있다.
그러나, 얇은 두께의 반도체 패키지 개발 추세에 따라 반도체 칩의 두께는 물론, 각 반도체 칩들 사이에 개재되는 상기 스페이서 테입의 두께도 점차 감소되고 있는 추세이다.
따라서, 스택형 반도체 패키지 형성 시, 상기와 같이 그 두께가 감소된 스페이서 테입으로 인해 하부 반도체 칩과 기판을 연결하는 와이어를 본딩할 마진이 감소하게 되어 상기 와이어의 루프(Loop) 높이를 조절하기가 점점 어렵게 된다.
그 결과, 상기 와이어가 기판의 전극 단자 상에 연결시 상부 반도체 칩의 하면과 접촉하게 되어 그에 따른 불량이 발생하게 된다. 게다가, 두께가 감소된 스페이서 테입으로 인해 상부 반도체 칩은 오버-행 구조가 되어 상부 반도체 칩에 대한 와이어 본딩시 상기 상부 반도체 칩의 가장자리 부분에서 크랙이 발생하게 된다.
본 발명은 스택형 반도체 패키지 형성시, 와이어의 루프 높이를 용이하게 조절한 반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지를 제공한다.
또한, 본 발명은 상기와 같이 스택형 반도체 패키지 형성시, 와이어의 루프 높이를 용이하게 조절하여 그에 따른 와이어 본딩 불량 및 반도체 칩의 크랙 발생을 방지한 반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지 제조용 필름은, 플레이트 형상을 갖고, 가장자리를 따라 복수 개의 관통 홀들이 형성된 필름 몸체; 상기 각 관통 홀들 내에 채워진 관통 전극들; 및 상기 필름 몸체 내에 배치되며, 적어도 2개의 관통 전극들을 전기적으로 연결하는 연결 배선;을 포함한다.
상기 필름 몸체는 BT 레진(Resin), 세라믹, FR4(Frame Retadent 4) 물질 및 FR5(Frame Retadent 5) 물질들 중 어느 하나를 포함한다.
상기 관통 전극 및 상기 연결 배선은 Cu, Au 및 Ag 중 어느 하나를 포함한다.
또한, 본 발명에 따른 반도체 패키지 제조용 필름을 이용한 반도체 패키지는, 플레이트 형상을 갖고, 가장자리를 따라 복수 개의 관통 홀들이 형성된 필름 몸체, 상기 각 관통 홀들 내에 채워진 관통 전극들 및 상기 필름 몸체 내에 배치되며 적어도 2개의 관통 전극들을 전기적으로 연결하는 연결 배선을 포함하는 필름 부재; 상기 필름 부재와 마주하며, 상기 관통 전극들의 일측 단부와 접속되는 제1본딩패드를 갖는 제1반도체 칩; 상기 필름 부재와 마주하며, 상기 관통 전극들의 상기 일측 단부와 대향하는 타측 단부와 접속되는 일측 면에 배치된 제2본딩패드 및 상기 일측 면과 대향하는 타측 면에 배치된 제3본딩패드를 갖는 제2반도체 칩;
상기 제1반도체 칩이 부착되며, 전극 단자를 갖는 기판; 및 상기 전극 단자 및 상기 제3본딩패드를 전기적으로 연결하는 연결 부재;를 포함한다.
상기 필름 몸체는 BT 레진(Resin), 세라믹, FR4(Frame Retadent 4) 물질 및 FR5(Frame Retadent 5) 물질들 중 어느 하나를 포함한다.
상기 관통 전극들 및 상기 연결 배선은 Cu, Au 및 Ag 중 어느 하나를 포함한다.
상기 연결 부재는 금속와이어를 포함한다.
상기 제1반도체 칩과 상기 제2반도체 칩을 포함하는 기판의 일면을 덮는 봉지 부재를 더 포함한다.
본 발명은 스택형 반도체 패키지 형성시, 관통 전극 및 상기 관통 전극을 연결하는 연결 배선을 갖는 반도체 패키지 제조용 필름이 이용됨으로써, 반도체 칩을 스택하기 위해 와이어를 사용하지 않아도 됨에 따라 그의 루프 높이를 조절하지 않아도 되므로, 그래서, 상부 반도체 칩과 접촉에 따른 불량 발생을 원천적으로 방지할 수 있다.
또한, 본 발명은 관통 전극 및 상기 관통 전극을 연결하는 연결 배선을 갖는 반도체 패키지 제조용 필름이 이용되어 스택형 반도체 패키지가 형성됨으로써, 상부 반도체 칩의 오버-행 구조 발생을 방지할 수 있으므로, 상기 상부 반도체 칩의 가장자리 부분에서의 크랙 발생을 방지할 수 있다.
그 결과, 본 발명은 안정적인 스택형 반도체 패키지를 구현함과 아울러, 전체 공정 소요 시간을 감소시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
자세하게, 도 1은 본 발명의 실시예에 따른 반도체 패키지 제조용 필름을 설명하기 위해 도시한 평면도이고, 도 2는 도 1의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 패키지 제조용 필름을 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 1 및 도 2에 도시된 바와 같이 본 발명의 실시예에 따른 반도체 패키지 제조용 필름(205)은, 필름 몸체(204), 관통 전극들(202) 및 연결 배선(206)을 포함한다.
필름 몸체(204)는 플레이트(Plate) 형상을 갖고, 다수의 관통 홀(도시안됨)들을 포함한다.
필름 몸체(204)는 예를 들면, BT 레진(Resin), 세라믹, FR4(Frame Retadent 4) 물질 및 FR5(Frame Retadent 5) 물질들 중 어느 하나를 포함할 수 있다.
관통 홀들은 예를 들면 필름 몸체(204)의 가장자리 부분에 배치된다.
관통 전극들(202)은 각 관통 홀들 내에 채워진다.
연결 배선(206)은 필름 몸체(202) 내에 배치되어 예를 들면 적어도 2개의 관통 전극들(202)을 전기적으로 연결한다.
이때, 관통 전극들(202) 및 연결 배선(206)은 예를 들면, Cu, Au 및 Ag 중 어느 하나를 포함할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 패키지 제조용 필름을 이용한 반도체 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 반도체 패키지 제조용 필름을 이용한 반도체 패키지(200)는, 필름 부재(205), 제1반도체 칩(214a), 제2반도체 칩(214b), 기판(208) 및 연결 부재(220)를 포함한다.
필름 부재(205)는, 필름 몸체(204), 관통 전극들(202) 및 연결 배선(206)을 포함한다.
필름 몸체(204)는 플레이트 형상을 갖고, 관통 홀(도시안됨)들을 포함한다.
필름 몸체(204)는 예를 들면, BT 레진(Resin), 세라믹, FR4(Frame Retadent 4) 물질 및 FR5(Frame Retadent 5) 물질들 중 어느 하나를 포함할 수 있다.
관통 홀들은 예를 들면 필름 몸체(204)의 가장자리 부분에 배치되며, 관통 전극들(202)은 이러한 각 관통 홀들 내에 채워진다.
연결 배선(206)은 필름 몸체(202) 내에 배치되고, 또한, 연결 배선(206)은 예를 들면 적어도 2개의 관통 전극들(202)을 전기적으로 연결시킨다.
이때, 관통 전극들(202) 및 연결 배선(206)은 예를 들면, Cu, Au 및 Ag 중 어느 하나를 포함할 수 있다.
제1반도체 칩(214a)은 필름 부재(205)의 하면과 마주하도록 배치된다.
또한, 제1반도체 칩(214a)은 관통 전극들(202)과 대응하며, 제1반도체 칩(214a)은 상면에 관통 전극들(202)의 일측 단부와 전기적으로 접속되는 제1본딩패드(216a)를 갖는다.
반면에, 제2반도체 칩(214b)은 필름 부재(205)의 상면과 마주하도록 배치된다
또한, 제2반도체 칩(214b)은 관통 전극들(202)과 대응하며, 제2반도체 칩(214b)은 하면에 관통 전극들(202)의 타측 단부와 접속되는 일측 면에 배치된 제2본딩패드(218b)를 갖는다.
게다가, 제2반도체 칩(214b)은 제2본딩패드(218b)가 구비된 일측 면과 대향하는 타측 면에 배치된 제3본딩패드(216b)를 갖는다.
기판(208)은 제1반도체 칩(214a)이 상면에 접착 부재(212)를 매개로 배치되며, 일면에 전극 단자(210)를 갖는다.
연결 부재(220)는 예를 들면 금속와이어를 포함하며, 이러한 금속와이어를 포함하는 연결 부재(220)는 기판(208)의 전극 단자(210)와 제2반도체 칩(214b)의 제3본딩패드(216b)를 전기적으로 연결시킨다.
또한, 반도체 패키지(200)는 제1반도체 칩(214a), 제2반도체(214b) 칩 및 제1반도체 칩(214a)과 제2반도체 칩(214b) 사이에 개재된 필름 부재(205) 및 연결 부재(220)를 포함하는 기판(208)의 일면을 덮는 봉지 부재(222)를 더 포함한다.
봉지 부재(222)는 제1반도체 칩(214a)과 제2반도체 칩(214b)을 외부의 스트레스로부터 보호하며, 예를 들면, EMC(Epoxy Molding Compound)와 같은 물질을 포함한다.
게다가, 반도체 패키지(200)는 기판(208) 하면의 볼 랜드(도시안됨)에 실장수단으로서 배치된 솔더 볼과 같은 다수의 외부 접속 단자(224)를 더 포함한다.
한편, 도 4는 본 발명의 다른 실시예에 따른 반도체 패키지 제조용 필름을 이용한 반도체 패키지를 설명하기 위해 도시한 단면도로서, 본 발명의 다른 실시예에 따른 반도체 패키지 제조용 필름을 이용한 반도체 패키지(250)는, 전술한 본 발명의 다른 실시예에 따른 반도체 패키지 제조용 필름을 이용한 반도체 패키지(200)에서와 거의 유사하며, 다만, 3개의 스택된 반도체 칩(214a, 214b, 214c) 사이에 반도체 패키지 제조용 필름(205a, 205b)이 2개가 배치되며, 스택된 반도체 칩들(214a, 214b, 214c) 중, 최상부 반도체 칩(214c)과 기판(208)이 와이어와 같은 연결 부재(220)로 본딩된 구조를 포함한다.
또한, 도시하지는 않았지만 본 발명은 전술한 본 발명의 다른 실시예에 따른 반도체 패키지 제조용 필름을 이용한 반도체 패키지에서와 같이 3개의 반도체 칩 및 2개의 반도체 패키지 제조용 필름이 사용되는 구조를 포함할 뿐만 아니라, 반도체 칩 및 반도체 패키지 제조용 필름이 각각 적어도 3개 및 2개 이상 스택되는 스택 반도체 패키지의 구조를 포함할 수 있다.
이하의 나머지 구성 요소는 전술한 본 발명의 실시예에서와 동일하며, 여기서는 그 설명은 생략하도록 한다.
전술한 바와 같이 본 발명은, 관통 전극 및 상기 관통 전극을 연결하는 연결 배선을 갖는 반도체 패키지 제조용 필름이 이용되어 스택형 반도체 패키지가 형성됨으로써, 상기 관통 전극으로 인해 하부 반도체 칩을 전기적으로 연결하기 위한 와이어 본딩 공정을 수행하지 않아도 됨에 따라 그의 루프 높이를 조절하지 않아도 되므로, 그래서, 상부 반도체 칩과 접촉에 따른 불량 발생을 원천적으로 방지할 수 있다.
또한, 관통 전극 및 상기 관통 전극을 연결하는 연결 배선을 갖는 반도체 패키지 제조용 필름이 이용되어 스택형 반도체 패키지가 형성되어 하부 반도체 칩의 와이어 본딩 공정을 생략할 수 있으므로, 상부 반도체 칩의 오버-행 구조 발생을 방지할 수 있어, 와이어 본딩 공정 수행 시 상부 반도체 칩의 가장자리 부분에서의 크랙 발생을 방지할 수 있다.
따라서, 안정적인 스택형 반도체 패키지를 구현함과 아울러, 공정 소요 시간을 감소시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 패키지 제조용 필름을 설명하기 위해 도시한 평면도.
도 2는 도 1의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 패키지 제조용 필름을 설명하기 위해 도시한 단면도.
도 3은 본 발명의 실시예에 따른 반도체 패키지 제조용 필름을 이용한 반도체 패키지를 설명하기 위해 도시한 단면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지 제조용 필름을 이용한 반도체 패키지를 설명하기 위해 도시한 단면도.

Claims (8)

  1. 플레이트 형상을 갖고, 가장자리를 따라 복수 개의 관통 홀들이 형성된 필름 몸체;
    상기 각 관통 홀들 내에 채워진 관통 전극들; 및
    상기 필름 몸체 내에 배치되며, 적어도 2개의 관통 전극들을 전기적으로 연결하는 연결 배선;
    을 포함하는 것을 특징으로 하는 반도체 패키지 제조용 필름.
  2. 제 1 항에 있어서,
    상기 필름 몸체는 BT 레진(Resin), 세라믹, FR4(Frame Retadent 4) 물질 및 FR5(Frame Retadent 5) 물질들 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 필름.
  3. 제 1 항에 있어서,
    상기 관통 전극 및 상기 연결 배선은 Cu, Au 및 Ag 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 필름.
  4. 플레이트 형상을 갖고, 가장자리를 따라 복수 개의 관통 홀들이 형성된 필름 몸체, 상기 각 관통 홀들 내에 채워진 관통 전극들 및 상기 필름 몸체 내에 배치되 며 적어도 2개의 관통 전극들을 전기적으로 연결하는 연결 배선을 포함하는 필름 부재;
    상기 필름 부재와 마주하며, 상기 관통 전극들의 일측 단부와 접속되는 제1본딩패드를 갖는 제1반도체 칩;
    상기 필름 부재와 마주하며, 상기 관통 전극들의 상기 일측 단부와 대향하는 타측 단부와 접속되는 일측 면에 배치된 제2본딩패드 및 상기 일측 면과 대향하는 타측 면에 배치된 제3본딩패드를 갖는 제2반도체 칩;
    상기 제1반도체 칩이 부착되며, 전극 단자를 갖는 기판; 및
    상기 전극 단자 및 상기 제3본딩패드를 전기적으로 연결하는 연결 부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 필름 몸체는 BT 레진(Resin), 세라믹, FR4(Frame Retadent 4) 물질 및 FR5(Frame Retadent 5) 물질들 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 관통 전극들 및 상기 연결 배선은 Cu, Au 및 Ag 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 4 항에 있어서,
    상기 연결 부재는 금속와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 4 항에 있어서,
    상기 제1반도체 칩과 상기 제2반도체 칩을 포함하는 기판의 일면을 덮는 봉지 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
KR1020080087941A 2008-09-05 2008-09-05 반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지 KR20100028961A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080087941A KR20100028961A (ko) 2008-09-05 2008-09-05 반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080087941A KR20100028961A (ko) 2008-09-05 2008-09-05 반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20100028961A true KR20100028961A (ko) 2010-03-15

Family

ID=42179420

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080087941A KR20100028961A (ko) 2008-09-05 2008-09-05 반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20100028961A (ko)

Similar Documents

Publication Publication Date Title
JP5529371B2 (ja) 半導体装置及びその製造方法
KR101563630B1 (ko) 반도체 패키지
KR20100056247A (ko) 접착층을 구비하는 반도체 패키지
KR20120048841A (ko) 적층 반도체 패키지
KR20110055985A (ko) 스택 패키지
KR20090098067A (ko) 스택 패키지 및 그의 제조방법
KR20110040100A (ko) 반도체 패키지 및 그 제조방법
KR101219086B1 (ko) 패키지 모듈
KR20090043945A (ko) 스택 패키지
KR20090088271A (ko) 스택 패키지
JP2007116030A (ja) 半導体装置とそれを用いた半導体パッケージ
KR101046392B1 (ko) 반도체 패키지용 기판과, 이를 포함하는 반도체 패키지 및 이를 이용한 스택 패키지
KR20110012675A (ko) 반도체 패키지 및 이를 이용한 스택 패키지
KR20080067891A (ko) 멀티 칩 패키지
KR20110050028A (ko) 인쇄회로기판 및 이를 포함하는 반도체 패키지
KR20100028961A (ko) 반도체 패키지 제조용 필름 및 이를 이용한 반도체 패키지
KR20090077580A (ko) 멀티 칩 패키지
KR101019705B1 (ko) 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지
KR20110123506A (ko) 반도체 패키지용 기판 및 이를 포함하는 반도체 패키지
KR20080101209A (ko) 적층 반도체 패키지
KR100826982B1 (ko) 메모리 모듈
KR101195460B1 (ko) 적층 반도체 패키지
KR20110056769A (ko) 스택 패키지용 인터포저 및 이를 이용한 스택 패키지
KR20090108393A (ko) 메모리 모듈
KR20070088058A (ko) 멀티 칩 패키지

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid