KR20110040100A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지는 일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면 및 타면에 각각 형성된 본드핑거와 볼랜드를 포함한 회로패턴을 구비한 기판; 상기 기판의 일면 및 타면에 각각 플립 칩 본딩된 반도체 칩; 상기 기판의 일면 및 타면 중 적어도 어느 한 면의 상기 볼랜드에 접속되도록 형성된 접속부재; 및 상기 반도체 칩 및 접속부재를 포함한 기판을 덮도록 부착된 전극단자를 갖는 동박적층필름을 포함하는 것을 특징으로 한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING THEREOF}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 상세하게는 센터 패드 타입의 반도체 칩을 적용한 반도체 패키지에서 전기적 연결 신뢰성을 개선함과 더불어 고밀도 및 박형으로 제작할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
웨이퍼 한 장에는 동일한 전기회로가 인쇄된 반도체 칩이 수백 개 내지 수천 개가 구비된다. 이러한 반도체 칩 자체로는 외부로부터 신호를 전달해 주거나 전달받을 수 없기 때문에 반도체 칩에 전기적인 연결을 해 주고, 외부의 충격에 견딜 수 있도록 밀봉 포장하여 물리적인 기능과 형상을 갖게 해주는 것이 반도체 패키지이다.
최근, 전기/전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.
예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
패키지의 크기는 점점 소형화되면서 용량은 더 커진 제품을 선호하고 있는 추세에 발맞추기 위해 개발된 것이 다수의 반도체 칩을 적층한 DDP(dual die package)와 QDP(quad die package)이다.
상기 DDP는 기판 상에 2개의 반도체 칩을 적층하여 패키징한 제품을 말하고, QDP는 기판 상에 4개의 반도체 칩을 적층하여 패키징한 제품을 말한다. 이러한 DDP와 QDP는 메인 메모리와 낸드 플레시 제품에 주로 사용되고 있다.
그러나, 메인 메모리 제품의 대부분은 본딩패드가 반도체 칩의 중앙부에 위치하는 센터패드 타입(center pad type)으로 설계되고 있기 때문에 반도체 칩들을 DDP나 QDP 방식으로 패키징하는 과정에서 전기적인 특성 불량이 빈번히 발생하고 있다.
즉, 센터패드 타입의 반도체 칩을 스택할 경우 중앙의 본딩패드들을 외곽으로 빼내기 위한 패드 재배열 공정을 수행한 후, 금속 와이어를 이용하여 기판과 반도체 칩들을 전기적으로 연결하게 된다.
이때, 스택된 반도체 칩의 높이 증가는 금속 와이어들의 길이가 길어지는 문제를 야기시켜 봉지제를 이용한 몰딩시 금속 와이어들에 손상이 가해질 우려가 있다. 또한, 금속 와이어들 간에 전기적 쇼트 불량이 발생하는 문제가 빈번히 발생하고 있다.
나아가, 패드 재배열 공정을 수행하는 과정에서 추가적으로 형성된 절연층으로 인한 반도체 칩의 휨 불량을 유발할 우려가 있어 반도체 칩의 두께를 일정 이하로 줄이는 데 한계가 있다.
본 발명은 센터패드 타입의 반도체 칩을 기판의 양면에 부착하는 것을 통해 고밀도 및 박형으로 제작된 반도체 패키지 및 그 제조방법을 제공한다.
또한, 본 발명은 박형의 반도체 칩에서 발생하는 반도체 칩의 휨 문제를 개선한 반도체 패키지 및 그 제조방법을 제공한다.
나아가, 본 발명은 패키지 유닛들을 연속적으로 스택하는 것을 통해 고밀도 및 박형으로 제작되는 스택형의 반도체 패키지를 제공한다.
본 발명의 실시예에 따른 반도체 패키지는 일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면 및 타면에 각각 형성된 본드핑거와 볼랜드를 포함한 회로패턴을 구비한 기판; 상기 기판의 일면 및 타면에 각각 플립 칩 본딩된 반도체 칩; 상기 기판의 일면 및 타면 중 적어도 어느 한 면의 상기 볼랜드에 접속되도록 형성된 접속부재; 및 상기 반도체 칩 및 접속부재를 포함한 기판을 덮도록 부착된 전극단자를 갖는 동박적층필름을 포함하는 것을 특징으로 한다.
상기 동박적층필름은 상기 반도체 칩 및 접속부재를 포함한 기판을 덮는 수지층과, 상기 수지층 상에 배치되어 상기 접속부재에 전기적으로 연결된 상기 전극단자를 포함하는 것을 특징으로 한다.
상기 접속부재는 상기 반도체 칩 각각의 두께보다 높게 형성된 것을 특징으로 한다.
상기 접속부재는 범프를 포함하는 것을 특징으로 한다.
상기 동박적층필름이 부착된 면과 반대되는 면에 본딩된 상기 반도체 칩을 포함한 기판을 밀봉하도록 형성된 봉지부를 더 포함하는 것을 특징으로 한다.
상기 접속부재와 상기 전극단자를 갖는 동박적층필름은 상기 기판의 일면 및 타면 각각에 형성된 것을 특징으로 한다.
본 발명의 실시예에 따른 스택형의 반도체 패키지는 수직적으로 스택된 적어도 둘 이상의 제1 패키지 유닛들과, 상기 스택된 제1 패키지 유닛들 중 최상부 제1 패키지 유닛 상에 부착된 제2 패키지 유닛;을 포함하며,
상기 제1 패키지 유닛은,
일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면 및 타면에 각각 형성된 본드핑거와 볼랜드를 포함한 회로패턴을 구비한 기판; 상기 기판의 일면 및 타면에 각각 플립 칩 본딩된 반도체 칩; 상기 기판의 볼랜드에 각각 접속되도록 형성된 접속부재; 및 상기 반도체 칩 및 접속부재를 포함한 기판의 일면 및 타면을 각각 덮도록 부착된 전극단자를 갖는 동박적층필름;을 포함하고,
상기 스택된 제1 패키지 유닛들은 상부 및 하부 제1 패키지 유닛의 동박적층필름들이 상호 맞닿도록 부착되어 전기적 및 물리적으로 연결된 것을 특징으로 한다.
상기 동박적층필름은 상기 반도체 칩 및 접속부재를 포함한 기판을 덮는 수지층과, 상기 수지층 상에 배치되어 상기 접속부재에 전기적으로 연결된 상기 전극단자를 포함하는 것을 특징으로 한다.
상기 스택된 제1 패키지 유닛들 중, 최하부에 배치된 제1 패키지 유닛의 동박적층필름에 부착된 외부접속부재를 더 포함하는 것을 특징으로 한다.
상기 제2 패키지 유닛은, 일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면 및 타면에 각각 형성된 본드핑거와 볼랜드를 포함한 회로패턴을 구비한 기판; 상기 기판의 일면 및 타면에 각각 플립 칩 본딩된 반도체 칩; 상기 기판의 일면 및 타면 중 적어도 어느 한 면의 상기 볼랜드에 접속되도록 형성된 접속부재; 상기 반도체 칩 및 접속부재를 포함한 기판을 덮도록 부착된 전극단자를 갖는 동박적층필름; 및 상기 동박적층필름이 부착된 면과 반대되는 면에 본딩된 상기 반도체 칩을 포함한 기판을 밀봉하도록 형성된 봉지부를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 패키지의 제조방법은 일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면 및 타면에 각각 형성된 본드핑거 및 볼랜드를 포함한 회로패턴을 구비한 기판의 상기 일면 상에 반도체 칩을 플립 칩 본딩하는 단계; 상기 기판 일면에 플립 칩 본딩된 반도체 칩의 후면을 백그라인딩하는 단계; 상기 기판 일면의 볼랜드 상에 접속부재를 형성하는 단계; 상기 접속부재 및 반도체 칩을 포함한 기판의 일면 상에 금속층을 갖는 동박적층필름을 부착하는 단계; 상기 기판의 타면 상에 반도체 칩을 플립 칩 본딩하는 단계; 및 상기 기판 타면에 플립 칩 본딩된 반도체 칩의 후면을 백그라인딩하는 단계를 포함하는 것을 특징으로 한다.
상기 기판 타면에 플립 칩 본딩된 반도체 칩의 후면을 백그라인딩하는 단계 후, 상기 기판 타면의 볼랜드 상에 접속부재를 형성하는 단계; 및 상기 접속부재 및 반도체 칩을 포함한 기판의 타면 상에 금속층을 갖는 동박적층필름을 부착하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 센터패드 타입의 반도체 칩을 기판의 양면에 부착하고, 반도체 칩을 포함한 기판의 양면 상에 접속부재 및 동박적층필름을 형성하는 것을 통해 연속 스택이 가능한 반도체 패키지를 제작할 수 있다.
또한, 본 발명은 반도체 칩을 얇은 두께로 제작하더라도 반도체 칩에 휨이 발생하지 않는 효과가 있다.
나아가, 본 발명은 패키지 유닛들을 연속적으로 스택하는 것을 통해 고밀도 및 박형을 구현할 수 있는 스택형의 반도체 패키지를 제작할 수 있다.
(실시예)
이하, 본 발명의 실시예에 따른 반도체 패키지 및 그 제조방법에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(105)는 일면(110a) 및 상기 일면(110a)에 대향하는 타면(110b)을 갖는 기판(110)과, 상기 기판(110)의 일면(110a) 및 타면(110b)에 각각 플립 칩 본딩된 반도체 칩(150)을 포함한다.
기판(110)은 일면(110a) 및 타면(110b)에 각각 형성된 본드핑거(122)와 볼랜드(124)를 포함한 회로패턴(126)을 구비한다. 본드핑거(122)는 기판(110)의 일면(110a) 및 타면(110b) 중앙에 형성될 수 있다. 볼랜드(122)는 기판(110)의 일면(110a) 및 타면(110b) 가장자리에 형성될 수 있다.
기판(110)은 인쇄회로기판의 몸체일 수 있으며, 그 재질은 일 예로 FR4(Flame Retadant Type 4)가 이용될 수 있다. 이와 다르게, 기판(110)은 휨이 가능한 플렉서블 기판이 이용될 수 있다.
반도체 칩(150)은 상면 중앙에 구비된 본딩패드(112)를 포함할 수 있다. 이때, 기판(110)과 반도체 칩(150)은 기판(110)과 반도체 칩(150)의 이격된 사이 및, 상기 기판(110)에 구비된 본드핑거(122)와 반도체 칩(150)에 구비된 본딩패드(112)의 맞닿는 사이에 개재된 충진제(152) 및 연결부재(154)를 매개로 전기적 및 물리적으로 각각 연결될 수 있다. 연결부재(154)는 범프를 포함할 수 있다.
반도체 칩(150)은 기판(110)의 일면(110a) 및 타면(110b)에 각각 플립 칩 본딩된 상태에서 백그라인딩 공정을 수행하는 것을 통해 그 후면의 일부 두께가 제거될 수 있다. 이때, 백그라인딩된 반도체 칩(150)은 10 ~ 30㎛의 두께를 가질 수 있는바, 이에 대해서는 후술하도록 한다.
한편, 반도체 패키지(105)는 기판(110)의 일면(110a) 및 타면(110b) 중 적어도 어느 한 면의 상기 볼랜드(124)에 접속되도록 형성된 접속부재(130)와, 상기 반도체 칩(150) 및 접속부재(130)를 포함한 기판(110)을 덮도록 부착된 전극단자(164)를 갖는 동박적층필름(160)을 포함한다.
접속부재(130)의 높이는 반도체 칩(150) 각각의 두께보다 크게 형성하는 것이 바람직하다.
접속부재(130)는 범프를 포함할 수 있다. 이때, 범프는 스터드 범프 또는 솔더 범프일 수 있다. 특히, 접속부재(130)로 스터드 범프를 이용할 경우에는, 2개의 스터드 범프를 적층하여 적용하는 것이 바람직하다.
동박적층필름(160)은 접속부재(130) 및 반도체 칩(150)을 덮는 수지층(162)과, 수지층(162) 상에 배치되어 접속부재(130)에 연결된 전극단자(164)를 포함한다.
수지층(162)은 이방성 전도성 페이스트(anisotropic conductive paste: ACP) 또는 이방성 전도성 필름(anisotropic conductive film)일 수 있으며, 이 중 이방성 전도성 필름을 이용하는 것이 바람직하다.
또한, 동박적층필름(160)에 부착된 외부접속부재(170)를 더 포함할 수 있다. 외부접속부재(170)는 동박적층필름(160)의 전극단자(164)에 접속되도록 부착하는 것이 바람직하다. 외부접속부재(170)는 일 예로 솔더볼을 포함할 수 있다.
기판(110)의 일면(110a) 및 타면(110b) 중, 상기 외부접속부재(170)가 부착된 면과 대향하는 면에 배치된 반도체 칩(150) 및 볼랜드(124)를 밀봉하도록 형성된 봉지부(180)를 더 포함할 수 있다. 봉지부(180)는 일 예로 에폭시 몰딩 화합물을 포함할 수 있다. 이와 다르게, 봉지부(180)는 에폭시 계열의 필름을 포함할 수 있다.
한편, 도 2에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키 지(105)는 기판(110), 상기 기판(110)의 일면(110a) 및 타면(110b)에 각각 플립 칩 본딩된 반도체 칩(150), 상기 반도체 칩(150)을 포함한 기판(110)의 볼랜드(124)에 각각 접속되도록 형성된 접속부재(130)와, 상기 반도체 칩(150) 및 접속부재(130)를 포함한 기판(100)의 일면(110a) 및 타면(110b)을 각각 덮도록 부착된 전극단자(164)를 갖는 동박적층필름(160)을 포함한다.
본 발명의 다른 실시예에 따른 반도체 패키지(105)는 기판(110)의 일면(110a) 및 타면(110b) 각각에 접속부재(130)와 전극단자(164)를 갖는 동박적층필름(160)을 형성하는 것을 통해 추가 스택이 가능한 구조를 갖는다.
외부접속부재(170)는 기판(110)의 일면(110a) 및 타면(110b)에 각각 형성된 동박적층필름(160) 중 어느 하나에 부착될 수 있다. 그 밖의 구성은 도 1에 도시한 실시예의 구성과 동일한 바, 중복 설명은 생략하도록 한다.
따라서, 본 발명의 다른 실시예에 따른 반도체 패키지는 기판의 일면 및 타면에 각각 배치된 반도체 칩 및 동박적층필름 간이 상호 대칭을 이루는 미러 형태를 가질 수 있다.
도 3은 본 발명의 실시예에 따른 스택형의 반도체 패키지를 나타낸 단면도이다.
도시한 바와 같이, 본 발명의 실시예에 따른 스택형의 반도체 패키지(205)는 수직적으로 스택된 적어도 둘 이상의 제1 패키지 유닛(200)들과, 상기 스택된 제1 패키지 유닛(200)들 중 최상부 제1 패키지 유닛(200) 상에 부착된 제2 패키지 유닛(201)을 포함할 수 있다.
상기 제1 패키지 유닛(200)은 일면(110a) 및 상기 일면(110a)에 대향하는 타면(110b)을 갖는 기판(110), 상기 기판(110)의 일면(110a) 및 타면(110b)에 각각 플립 칩 본딩된 반도체 칩(150), 상기 반도체 칩(150)을 포함한 기판(110)의 볼랜드에 각각 접속되도록 형성된 접속부재(130)와, 상기 반도체 칩(150) 및 접속부재(130)를 포함한 기판(100)의 일면(110a) 및 타면(110b)을 각각 덮도록 부착된 전극단자(164)를 갖는 동박적층필름(160)을 포함한다.
스택된 제1 패키지 유닛(200)들은, 상부에 배치된 제1 패키지 유닛(200)의 동박적층필름(160)과 하부에 배치된 제1 패키지 유닛(200)의 동박적층필름(160)이 상호 맞닿도록 부착되어 전기적 및 물리적으로 각각 연결될 수 있다.
이때, 동박적층필름(160)은 볼랜드(124)에 부착된 접속부재(162)와, 접속부재(130) 및 반도체 칩(150)을 덮는 수지층(162)과, 수지층(162) 상에 배치되어 접속부재(130)에 연결된 전극단자(164)를 포함할 수 있다.
이때, 상부에 배치된 제1 패키지 유닛(200)의 동박적층필름(160)에 구비된 전극단자(164)와, 하부에 배치된 제1 패키지 유닛(200)의 동박적층필름(160)에 구비된 전극단자(164) 중 어느 하나는 형성하지 않아도 무방하다.
또한, 스택된 제1 패키지 유닛(200)들 중, 최하부에 배치된 제1 패키지 유닛(200)에 부착된 외부접속부재(170)를 더 포함할 수 있다. 외부접속부재(170)는 일 예로 솔더볼을 포함할 수 있다.
한편, 제2 패키지 유닛(201)은 일면(110a) 및 상기 일면(110a)에 대향하는 타면(110b)을 갖는 기판(110), 상기 기판(110)의 일면(110a) 및 타면(110b)에 각각 플립 칩 본딩된 반도체 칩(150), 상기 기판(110)의 일면(110a) 및 타면(110b) 중 어느 한 면의 볼랜드(124)에 접속되도록 형성된 접속부재(130), 상기 반도체 칩(150) 및 접속부재(130)를 포함한 기판(100)의 일면(110a) 및 타면(110b)을 각각 덮도록 부착된 전극단자(164)를 갖는 동박적층필름(160)과, 상기 반도체 칩(150) 및 동박적층필름(160)을 포함한 기판(110)을 밀봉하도록 형성된 봉지부(180)를 포함할 수 있다.
즉, 제2 패키지 유닛(201)은 도 1에 도시하고 설명한 반도체 패키지와 실질적으로 동일한 구성을 가질 수 있다.
따라서, 본 발명의 실시예에 따른 스택형의 반도체 패키지는 미러 형태의 패키지 유닛들을 연속적으로 스택하는 것을 통해 고밀도 및 박형으로 제작할 수 있다.
또한, 센터패드 타입의 반도체 칩들을 기판의 양면에 각각 플립 칩 본딩한 상태에서 백그라인딩 공정을 수행하는 것을 통해 반도체 칩의 두께를 얇게 제작할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 패키지의 제조방법에 대해 설명하도록 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.
도 4a에 도시한 바와 같이, 일면(110a) 및 상기 일면(110a)에 대향하는 타면(110b)을 가지며, 상기 일면(110a) 및 타면(110b)에 각각 형성된 본드핑거(112) 와 볼랜드(124)를 포함한 회로패턴(126)이 구비된 기판(110)을 준비한다.
본드핑거(122)는 기판(110)의 일면(110a) 및 타면(110b) 중앙에 형성될 수 있다. 볼랜드(122)는 기판(110)의 일면(110a) 및 타면(110b) 가장자리에 형성될 수 있다.
다음으로, 상기 기판(110)의 일면(110a) 상에 반도체 칩(150)을 플립 칩 본딩한다. 반도체 칩(150)은 상면 상에 구비된 본딩패드(112)를 포함할 수 있다. 본딩패드(112)는 반도체 칩(150)의 상면 중앙에 배치될 수 있다. 이와 다르게, 본딩패드(112)는 반도체 칩(150)의 상면 가장자리에 배치될 수 있다.
반도체 칩(150)은 기판(110)의 일면(110a)에 형성된 본드핑거(122)와 반도체 칩(150) 상면에 형성된 본딩패드(112)가 상호 마주보는 페이스 다운 타입(Face-Down Type)으로 부착한다.
기판(110) 및 반도체 칩(150)은 기판(110)과 반도체 칩(150)의 이격된 사이 및, 상기 기판(110)에 구비된 본드핑거(122)와 반도체 칩(150)에 구비된 본딩패드(112)의 맞닿는 사이에 개재된 충진제(152) 및 연결부재(154)를 매개로 전기적 및 물리적으로 연결될 수 있다. 연결부재(154)는 일 예로 범프를 포함할 수 있다.
다음으로, 도 4b에 도시한 바와 같이, 상기 기판(110)의 일면(110a) 상에 플립 칩 본딩된 반도체 칩(150)의 후면을 백그라인딩한다. 이때, 반도체 칩(150)은 기판(110)의 일면(110a) 상에 플립 칩 본딩된 상태에서 백그라인딩 공정이 수행된다. 따라서, 반도체 칩(150)의 후면을 일정 두께 이하로 제거하더라도, 반도체 칩(150)은 기판(110)의 일면(110a) 상에 부착된 상태로 고정되므로, 반도체 칩(150)에 휨이 발생하는 것을 최소화할 수 있다.
그 결과, 반도체 칩(150)의 두께를 얇게 가져갈 수 있는 장점이 있다. 백그라인딩된 반도체 칩(150)은 10 ~ 30㎛의 두께를 가질 수 있다.
다음으로, 도 4c에 도시한 바와 같이, 상기 기판(110)의 일면(110a) 상에 구비된 볼랜드(124) 상에 접속부재(130)를 형성한다. 접속부재(130)의 높이는 반도체 칩(150)의 두께보다 크게 형성하는 것이 바람직하다.
접속부재(130)는 범프를 포함할 수 있다. 이때, 범프는 스터드 범프 또는 솔더 범프일 수 있다. 특히, 접속부재(130)로 스터드 범프를 이용할 경우에는, 2개의 스터드 범프를 적층하여 적용하는 것이 바람직하다.
다음으로, 상기 접속부재(130) 및 반도체 칩(150)을 포함한 기판(110)의 일면(110a) 상에 수지층(162)과, 상기 수지층(162) 상에 형성된 금속층(164a)을 포함한 동박적층필름(160)을 부착한다.
도 4d에 도시한 바와 같이, 상기 기판(110)의 타면(110b) 상에 반도체 칩(150)을 플립 칩 본딩한다. 이때, 기판(110)의 타면(110b) 상에 플립 칩 본딩된 반도체 칩(150)은, 전술한 기판(110)의 일면(110a) 상에 플립 칩 본딩된 반도체 칩(150)과 동일한 방식으로 부착할 수 있다.
다음으로, 상기 기판(110)의 타면(110b) 상에 플립 칩 본딩된 반도체 칩(150)의 후면을 백그라인딩한다. 이때, 기판(110)의 일면(110a) 및 타면(110b) 상에 각각 플립 칩 본딩된 반도체 칩(150)들은 동일한 두께를 가질 수 있다. 이와 다르게, 기판(110)의 일면(110a) 및 타면(110b) 상에 각각 플립 칩 본딩된 반도체 칩(150)들은 상이한 두께를 가질 수 있다.
도 4e에 도시한 바와 같이, 상기 기판(110)의 타면(110b) 상에 구비된 볼랜드(124) 상에 접속부재(130)를 형성한다. 다음으로, 상기 접속부재(130) 및 반도체 칩(150)을 포함한 기판(110)의 타면(110b) 상에 수지층(162)과, 상기 수지층(162) 상에 형성된 금속층(164a)을 포함한 레진필름(160)을 부착한다. 도 4e에 도시한 접속부재(130) 및 동박적층필름(160)을 형성하는 단계는 필요에 따라 생략하는 것이 가능하다.
다음으로, 도면으로 제시하지는 않았지만, 기판(110)의 일면(110a) 및/또는 타면(110b)에 부착된 동박적층필름(140)에 구비된 금속층(140)을 패터닝하여 전극단자(도시안함)를 형성할 수 있다.
이상으로, 본 발명의 실시예에 따른 반도체 패키지를 제작할 수 있다.
이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 3은 본 발명의 실시예에 따른 스택형의 반도체 패키지를 나타낸 단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.

Claims (12)

  1. 일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면 및 타면에 각각 형성된 본드핑거와 볼랜드를 포함한 회로패턴을 구비한 기판;
    상기 기판의 일면 및 타면에 각각 플립 칩 본딩된 반도체 칩;
    상기 기판의 일면 및 타면 중 적어도 어느 한 면의 상기 볼랜드에 접속되도록 형성된 접속부재; 및
    상기 반도체 칩 및 접속부재를 포함한 기판을 덮도록 부착된 전극단자를 갖는 동박적층필름;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 동박적층필름은 상기 반도체 칩 및 접속부재를 포함한 기판을 덮는 수지층과, 상기 수지층 상에 배치되어 상기 접속부재에 전기적으로 연결된 상기 전극단자를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 접속부재는 상기 반도체 칩 각각의 두께보다 높게 형성된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 접속부재는 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 동박적층필름이 부착된 면과 반대되는 면에 본딩된 상기 반도체 칩을 포함한 기판을 밀봉하도록 형성된 봉지부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 접속부재와 상기 전극단자를 갖는 동박적층필름은 상기 기판의 일면 및 타면 각각에 형성된 것을 특징으로 하는 반도체 패키지.
  7. 수직적으로 스택된 적어도 둘 이상의 제1 패키지 유닛들과, 상기 스택된 제1 패키지 유닛들 중 최상부 제1 패키지 유닛 상에 부착된 제2 패키지 유닛;을 포함하며,
    상기 제1 패키지 유닛은,
    일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면 및 타면에 각각 형성된 본드핑거와 볼랜드를 포함한 회로패턴을 구비한 기판;
    상기 기판의 일면 및 타면에 각각 플립 칩 본딩된 반도체 칩;
    상기 기판의 볼랜드에 각각 접속되도록 형성된 접속부재; 및
    상기 반도체 칩 및 접속부재를 포함한 기판의 일면 및 타면을 각각 덮도록 부착된 전극단자를 갖는 동박적층필름;을 포함하고,
    상기 스택된 제1 패키지 유닛들은 상부 및 하부 제1 패키지 유닛의 동박적층필름들이 상호 맞닿도록 부착되어 전기적 및 물리적으로 연결된 것을 특징으로 하 는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 동박적층필름은 상기 반도체 칩 및 접속부재를 포함한 기판을 덮는 수지층과, 상기 수지층 상에 배치되어 상기 접속부재에 전기적으로 연결된 상기 전극단자를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서, 상기 스택된 제1 패키지 유닛들 중, 최하부에 배치된 제1 패키지 유닛의 동박적층필름에 부착된 외부접속부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 7 항에 있어서, 상기 제2 패키지 유닛은,
    일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면 및 타면에 각각 형성된 본드핑거와 볼랜드를 포함한 회로패턴을 구비한 기판;
    상기 기판의 일면 및 타면에 각각 플립 칩 본딩된 반도체 칩;
    상기 기판의 일면 및 타면 중 적어도 어느 한 면의 상기 볼랜드에 접속되도록 형성된 접속부재;
    상기 반도체 칩 및 접속부재를 포함한 기판을 덮도록 부착된 전극단자를 갖는 동박적층필름; 및
    상기 동박적층필름이 부착된 면과 반대되는 면에 본딩된 상기 반도체 칩을 포함한 기판을 밀봉하도록 형성된 봉지부;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면 및 타면에 각각 형성된 본드핑거 및 볼랜드를 포함한 회로패턴을 구비한 기판의 상기 일면 상에 반도체 칩을 플립 칩 본딩하는 단계;
    상기 기판 일면에 플립 칩 본딩된 반도체 칩의 후면을 백그라인딩하는 단계;
    상기 기판 일면의 볼랜드 상에 접속부재를 형성하는 단계;
    상기 접속부재 및 반도체 칩을 포함한 기판의 일면 상에 금속층을 갖는 동박적층필름을 부착하는 단계;
    상기 기판의 타면 상에 반도체 칩을 플립 칩 본딩하는 단계; 및
    상기 기판 타면에 플립 칩 본딩된 반도체 칩의 후면을 백그라인딩하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제 11 항에 있어서, 상기 기판 타면에 플립 칩 본딩된 반도체 칩의 후면을 백그라인딩하는 단계 후,
    상기 기판 타면의 볼랜드 상에 접속부재를 형성하는 단계; 및
    상기 접속부재 및 반도체 칩을 포함한 기판의 타면 상에 금속층을 갖는 동박적층필름을 부착하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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