KR20160076335A - 반도체 패키지 - Google Patents

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KR20160076335A
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 본 발명의 반도체 패키지는 회로층과 절연층을 포함하는 기판; 상기 기판 상에 실장되는 반도체 칩; 상기 반도체 칩을 밀봉하는 수지층: 상기 수지층 상에 적층되는 보호층; 및 상기 보호층 상에 적층되는 금속층을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 기판 상에 반도체 칩이 패키징된 반도체 패키지에 관한 것이다.
반도체 칩은 주로 에폭시 봉지재(Epoxy mold compound)를 이용하여 패키징된다. 즉, 반도체 칩을 기판 상에 실장하고, 회로 단자들을 연결한 후 금형(성형기)에 투입한 다음 에폭시 봉지재(epoxy mold compound)를 금형에 주입한 후 경화시키는 방법으로 반도체 칩을 패키징한다. 이와 같이 반도체 칩이 봉지재에 의해 기판에 패키징된 것을 반도체 패키지라고 한다.
반도체 패키지는 최근 휴대 기기가 발달함에 따라 초박판화 및 초소형화가 요구되고 있다. 이에 따라 반도체 패키지의 초박판화 및 초소형화를 위한 기술들이 개발되고 있으나, 반도체 패키지의 초박판화에 의해 반도체 패키지의 휨(warpage)이 발생하는 문제점이 있었다.
즉, 반도체 패키지의 두께가 얇아짐과 동시에 기판을 이루는 물질, 반도체 칩, 에폭시 봉지재가 서로 상이한 성분(구체적으로, 열팽창계수가 서로 다른 성분)으로 이루어져 있어, 반도체 패키지를 제조하거나 제조된 반도체 패키지를 인쇄회로기판에 실장할 때 반도체 패키지가 휘는 문제점이 발생하는 것이다.
또한 반도체 패키지의 초박판화 및 초소형화에 의해 반도체 패키지의 방열성 및 전자파 차폐성도 떨어지는 문제점이 발생하였다.
상기한 문제점을 해결하기 위해 본 발명은 휨 현상이 최소화되며, 방열성 및 전자파 차폐성이 우수한 반도체 패키지를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해 본 발명은 회로층과 절연층을 포함하는 기판; 상기 기판 상에 실장되는 반도체 칩; 상기 반도체 칩을 밀봉하는 수지층: 상기 수지층 상에 적층되는 보호층; 및 상기 보호층 상에 적층되는 금속층을 포함하고, 상기 절연층은 제1 섬유기재에 제1 수지가 함침된 제1 복합기재이고, 상기 보호층은 제2 섬유기재에 제2 수지가 함침된 제2 복합기재인 반도체 패키지를 제공한다.
또한 본 발명은 서포트 웨이퍼; 상기 서포트 웨이퍼 상에 실장되는 반도체 칩; 상기 반도체 칩을 밀봉하는 수지층; 및 상기 수지층 상에 적층되는 금속층을 포함하는 반도체 패키지도 제공한다.
본 발명에 따른 반도체 패키지는 반도체 칩을 밀봉하는 수지층을 중심으로 보호층과 기판의 절연층이 각각 섬유기재에 수지가 함침된 복합기재로 이루어져 반도체 패키지 구조의 대칭성이 확보되기 때문에 반도체 패키지의 휨 현상이 최소화될 수 있다.
또한 본 발명에 따른 반도체 패키지는 금속층이 구비되어 있기 때문에 방열성 및 전자파 차폐성이 우수하다.
도 1은 본 발명의 일례에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 다른 일례에 따른 반도체 패키지의 단면도이다.
이하, 본 발명을 설명한다.
<제1 반도체 패키지>
도 1을 참조하면, 본 발명의 일례에 따른 반도체 패키지는 기판(11), 반도체 칩(12), 수지층(13), 보호층(14) 및 금속층(15)을 포함한다.
본 발명의 일례에 따른 반도체 패키지에 포함되는 기판(11)은 회로층(11a)과 절연층(11b)을 포함한다. 상기 기판(11)에 포함되는 회로층(11a)은 전도성 금속으로 이루어져 있으며, 반도체 칩(12)과 전기적으로 연결된다. 여기서 회로층(11a)을 형성하기 위한 전도성 금속으로 사용 가능한 물질은 당업계에 공지된 것이라면 특별히 한정되지 않으나, 비제한적인 예로 알루미늄(Al), 구리(Cu), 주석(Sn), 금(Au), 은(Ag) 또는 이들의 합금 등을 들 수 있다. 상기 기판(11)에 포함되는 절연층(11b)은 제1 섬유기재에 제1 수지가 함침된 제1 복합기재(구체적으로, 제1 프리프레그)로 이루어지는데, 이에 대해서는 후술하기로 한다.
한편 상기 기판(11)의 두께는 특별히 한정되지 않으나, 반도체 패키지의 두께 및 물성을 고려할 때, 60 내지 250㎛인 것이 바람직하다.
본 발명의 일례에 따른 반도체 패키지에 포함되는 반도체 칩(12)은 당업계에 공지된 재료 및 구조로 이루어진 것이라면 특별히 한정되지 않으나, 비제한적인 예로, wire bonding 구조, flip chip 구조, 또는 through silicon via 구조 등을 들 수 있다.
본 발명의 일례에 따른 반도체 패키지에 포함되는 수지층(13)은 반도체 칩(12)을 외부로부터 보호하기 위해 반도체 칩(12)을 밀봉한다. 이러한 수지층(13)을 형성하기 위한 물질은 당업계에 공지된 것이라면 특별히 한정되지 않으나, 비제한적인 예로 에폭시 수지를 포함하는 몰드 조성물을 들 수 있다.
본 발명의 일례에 따른 반도체 패키지에 포함되는 보호층(14)은 수지층(13) 상에 적층되어 수지층(13)을 보호함과 동시에 반도체 패키지의 휨(Warpage)을 제어한다. 즉, 보호층(14)은 제2 섬유기재에 제2 수지가 함침된 제2 복합기재(구체적으로, 제2 프리프레그)로 이루어져 상기 절연층(11b)을 이루는 제1 복합기재와 구조 및 물성이 동일하기 때문에 반도체 패키지의 휨 현상이 최소화될 수 있다.
종래에는 반도체 칩을 보호하기 위해 반도체 칩이 실장된 기판을 금형에 투입한 후 고온에서 액상이 되는 에폭시 봉지재를 금형에 주입하는 몰딩 방식으로 반도체 패키지를 제조하였다. 그러나, 이러한 반도체 패키지의 경우 에폭시 봉지재가 기판을 이루는 물질과 구조 및 물성이 상이하여 패키지의 내부 응력이 불균일하기 때문에 반도체 패키지가 휘어지는 문제점이 있었다.
그러나 본 발명은 수지층(13) 상에 적층되는 보호층(14)과 기판(11)의 절연층(11b)에 구조 및 물성이 동일한 제1 복합기재와 제2 복합기재를 각각 적용함으로써 보호층(14)과 기판(11)을 이루는 물질 간의 대칭성이 높아져 반도체 패키지의 휨 현상이 최소화될 수 있다.
또한 절연층(11b)과 보호층(14)이 각각 제1 복합기재와 제2 복합기재일 경우 제1 복합기재와 제2 복합기재 각각에 포함된 제1 섬유기재와 제2 섬유기재에 의해 반도체 패키지의 기계적 강도가 높아지기 때문에 이로 인해서도 반도체 패키지의 휨 현상을 개선할 수 있다.
여기서 절연층(11b)인 제1 복합기재를 이루는 제1 섬유기재와, 보호층(14)인 제2 복합기재를 이루는 제2 섬유기재는 각각 무기 섬유 또는 유기 섬유일 수 있다. 상기 무기 섬유는 당업계에 공지된 것이라면 특별히 한정되지 않으나, 비제한적인 예로 유리 섬유를 들 수 있다. 또한, 상기 유기 섬유도 당업계에 공지된 것이라면 특별히 한정되지 않으나, 비제한적인 예로 탄소섬유, 폴리파라페닐렌벤조비스옥사졸(PBO) 섬유, 아라미드섬유, 폴리피리도비스이미다졸(PIPD) 섬유, 폴리벤조티아졸(PBZT) 섬유 및 폴리아릴레이트(PAR) 섬유 등을 들 수 있다. 여기서 제1 복합기재와 제2 복합기재의 제조효율 및 반도체 패키지의 물성 등을 고려할 때, 제1 섬유기재와 제2 섬유기재는 모두 유리 섬유인 것이 바람직하다.
또한 절연층(11b)인 제1 복합기재를 이루는 제1 수지와, 보호층(14)인 제2 복합기재를 이루는 제2 수지는 각각 열경화성 수지 또는 열가소성 수지일 수 있다. 상기 열경화성 수지는 당업계에 공지된 것이라면 특별히 한정되지 않으나, 비제한적인 예로, 에폭시 수지, 페놀 수지, 우레아 수지, 불포화 폴리에스테르 수지 등을 들 수 있다.
이러한 보호층(14)의 두께는 특별히 한정되지 않으나, 반도체 패키지의 두께 및 물성을 고려할 때, 5 내지 80㎛인 것이 바람직하다.
본 발명의 일례에 따른 반도체 패키지에 포함되는 금속층(15)은 보호층(14) 상에 적층되어 반도체 패키지에서 발생되는 열을 외부로 방출시키고, 전자파를 차폐한다. 이러한 금속층(15)을 형성하기 위한 물질은 특별히 한정되지 않으나, 반도체 패키지의 방열성 및 전자파 차폐성을 고려할 때, 구리, 니켈, 알루미늄, 그래핀 및 그라파이트로 이루어진 군에서 선택된 1종 이상을 포함하는 것이 바람직하다. 구체적으로, 금속층(15)은 구리층, 표면이 니켈로 코팅된 구리층, 표면이 이형 에폭시 수지로 코팅된 알루미늄층(separate aluminum)인 것이 더욱 바람직하다. 이와 같은 금속층(15)의 두께는 특별히 한정되지 않으나, 반도체 패키지의 두께 및 물성을 고려할 때, 2 내지 50㎛인 것이 바람직하다.
한편 본 발명의 일례에 따른 반도체 패키지는 보호층(14)과 금속층(15)의 결합력을 높이기 위해 보호층(14)과 금속층(15) 사이에 점착층(미도시)을 더 포함할 수 있다.
이러한 본 발명의 일례에 따른 반도체 패키지의 제조방법은 특별히 한정되지않으나, 다음과 같은 과정을 통해 제조할 수 있다.
먼저, 회로층(11a)과 절연층(11b)을 포함하는 기판(11) 상에 반도체 칩(12)을 실장하여 반도체 칩(12)을 기판(11)과 전기적으로 연결한다. 반도체 칩(12)을 실장하고 전기적으로 연결하는 방법은 당업계에 공지된 것이라면 특별히 한정되지 않는다.
다음 제2 복합기재인 보호층(14)의 양 면에 금속층(15)을 각각 배치하고 가압한 후 한 면을 에칭하여 금속층(15)이 결합된 보호층(14)을 제조한다. 여기서 금속층(15)은 그 표면에 조도를 형성시키거나 앵커기(ANCHOR GROUP)를 도입하여 보호층(14)과의 결합력을 높일 수 있다.
이후 반도체 칩(12)이 실장된 기판(11)과 금속층(15)이 결합된 보호층(14)을 몰드에 투입하고, 몰드 조성물을 주입 및 경화시켜 수지층(13)을 형성함과 동시에 반도체 칩(12)이 실장된 기판(11)과 금속층(15)이 결합된 보호층(14)을 결합시킨다.
이와 같은 본 발명의 일례에 따른 반도체 패키지는 기판(11)의 절연층(11b)과 보호층(14)이 각각 제1 복합기재 및 제2 복합기재로 이루어져 있어 반도체 패키지의 대칭성이 확보되고 기계적 강도가 높아지기 때문에 패키지의 휨 현상이 최소화될 수 있다. 또한 보호층(14) 상에 금속층(15)이 적층되어 있어 방열성 및 전자파 차폐성이 강화되기 때문에 반도체 패키지의 수명 및 특성도 향상될 수 있다.
<제2 반도체 패키지>
도 2를 참조하면, 본 발명의 다른 일례에 따른 반도체 패키지는 서포트 웨이퍼(support wafer)(21), 반도체 칩(22), 수지층(23) 및 금속층(24)을 포함한다.
본 발명의 다른 일례에 따른 반도체 패키지에 포함되는 서포트 웨이퍼(21)는 반도체 칩(22)을 실장하기 위한 것으로, 실리콘 기판이다.
본 발명의 다른 일례에 따른 반도체 패키지에 포함되는 반도체 칩(22)은 당업계에 공지된 재료 및 구조로 이루어진 것이라면 특별히 한정되지 않으나, 비제한적인 예로, through silicon via 구조, 또는 wafer level chip 구조 등을 들 수 있다.
본 발명의 다른 일례에 따른 반도체 패키지에 포함되는 수지층(23)은 반도체 칩(22)을 외부로부터 보호하기 위해 반도체 칩(22)을 밀봉한다. 이러한 수지층(23)을 형성하기 위한 물질은 당업계에 공지된 것이라면 특별히 한정되지 않으나, 비제한적인 예로 에폭시 수지를 포함하는 몰드 조성물을 들 수 있다.
본 발명의 다른 일례에 따른 반도체 패키지에 포함되는 금속층(24)은 수지층(23) 상에 적층되어 반도체 패키지에서 발생되는 열을 외부로 방출시키고, 전자파를 차폐한다. 이러한 금속층(24)을 형성하기 위한 물질은 특별히 한정되지 않으나, 반도체 패키지의 방열성 및 전자파 차폐성을 고려할 때, 구리, 니켈, 알루미늄, 그래핀 및 그라파이트로 이루어진 군에서 선택된 1종 이상을 포함하는 것이 바람직하다. 구체적으로, 금속층(24)은 구리층, 표면이 니켈로 코팅된 구리층, 표면이 이형 에폭시 수지로 코팅된 알루미늄층(separate aluminum)인 것이 더욱 바람직하다. 이와 같은 금속층(24)의 두께는 특별히 한정되지 않으나, 반도체 패키지의 두께 및 물성을 고려할 때, 2 내지 50㎛인 것이 바람직하다.
한편 본 발명의 다른 일례에 따른 반도체 패키지는 수지층(23)과 금속층(24)의 결합력을 높이기 위해 수지층(23)과 금속층(24) 사이에 점착층(미도시)을 더 포함할 수 있다.
이하 본 발명을 실시예를 통해 구체적으로 설명하나, 하기 실시예 및 실험예는 본 발명의 한 형태를 예시하는 것에 불과할 뿐이며, 본 발명의 범위가 하기 실시예 및 실험예에 의해 제한되는 것은 아니다.
[실시예 1] 반도체 패키지 제조
먼저, 열팽창 계수가 15ppm이고, 두께가 150㎛인 기판(기판에 포함된 절연층은 하기 보호층과 동일한 성분으로 이루어짐)에 DAF(Die attach film)(Henkel, ATB-100)을 이용하여 반도체 칩을 부착하였다.
다음, 두께가 30㎛인 T 유리 섬유(㈜닛토 방적, #1035)에 고형분 농도가 65중량%인 수지 조성물을 함침시킨 후 175℃에서 5분간 건조하여 두께가 50㎛인 보호층을 형성하였다. 사용된 수지 조성물의 성분은 하기 표 1과 같다.
성분 함량(중량%)
비스 말레이미드(BMI-2300, Daiwakasei) 9.5
제1 에폭시 수지(YX-8000, Japan Epoxy Resin) 8
제2 에폭시 수지(HP-4710, DIC) 9.2
경화제(KPE-3110, Kolon) 13
평균 입경 0.5㎛인 구상 실리카(SC2050, (주) 아드마텍스) 60
경화촉진제(1B2PZ, Shikoku) 0.3
합계 100
그 다음, 형성된 보호층의 양 면에 두께가 12㎛인 구리층을 각각 배치하고, 210℃에서 150분 동안 면압 30㎏/㎠를 가하여 구리층이 피복된 적층판을 제조하였으며, 제조된 적층판의 한 면을 에칭하여 구리층이 결합된 보호층을 얻었다.
이후, 반도체 칩이 부착된 기판과, 구리층이 결합된 보호층을 Compressor mold에 투입하고 몰드 조성물(KCC, 5900GJ)을 주입한 후 200℃에서 2분 동안 경화시켜 두께가 300 ㎛인 수지층을 형성시킴과 동시에 반도체 칩이 부착된 기판과 구리층이 결합된 보호층을 결합시켰다.
마지막으로 180℃에서 2시간 동안 추가로 경화시켜 두께가 512㎛인 반도체 패키지를 제조하였다.
[실시예 2]
구리층 대신에 니켈이 코팅된 구리층을 적용한 것을 제외하고는 실시예 1과 동일한 방법을 적용하여, 두께가 512㎛인 반도체 패키지를 제조하였다.
[실시예 3]
구리층 대신에 알루미늄층을 적용한 것을 제외하고는 실시예 1과 동일한 방법을 적용하여, 두께가 512㎛인 반도체 패키지를 제조하였다.
[실시예 4]
먼저, 두께가 150㎛인 실리콘 서포트 웨이퍼에 DAF(Die attach film)(Henkel, ATB-100)을 이용하여 반도체 칩을 부착하였다.
다음, 반도체 칩이 부착된 기판과, 두께가 12㎛인 구리층을 Compressor mold에 투입하고 몰드 조성물(KCC, 5900GJ)을 주입한 후 200℃에서 2분 동안 경화시켜 두께가 300 ㎛인 수지층을 형성시킴과 동시에 반도체 칩이 부착된 기판과 구리층을 결합시켰다.
마지막으로 180℃에서 2시간 동안 추가로 경화시켜 두께가 462㎛인 반도체 패키지를 제조하였다.
[실시예 5]
구리층 대신에 니켈이 코팅된 구리층을 적용한 것을 제외하고는 실시예 4와 동일한 방법을 적용하여, 두께가 462㎛인 반도체 패키지를 제조하였다.
[실시예 6]
구리층 대신에 알루미늄층을 적용한 것을 제외하고는 실시예 4와 동일한 방법을 적용하여, 두께가 462㎛인 반도체 패키지를 제조하였다.
[비교예 1]
보호층과 구리층을 적용하지 않고, 수지층을 362㎛ 두께로 형성시킨 것을 제외하고는 실시예 1과 동일한 방법을 적용하여, 두께가 512㎛인 반도체 패키지를 제조하였다.
[비교예 2]
금속층을 적용하지 않고 수지층을 312㎛ 두께로 형성시킨 것을 제외하고는 실시예 4와 동일한 방법을 적용하여, 두께가 462㎛인 반도체 패키지를 제조하였다.
[실험예] 반도체 패키지의 물성 평가
실시예 1 내지 6과, 비교예 1 및 2에서 제조된 반도체 패키지의 물성을 하기와 같은 방법으로 평가하였으며, 그 결과를 하기 표 2에 나타내었다.
1. 반도체 휨 현상: 열 이력에 따른 반도체 패키지의 휨 현상을 측정하기 위하여 TherMoire AXP System 장비를 사용하여 휨 현상을 측정하였다. 측정 수치의 기준은 온도 profile에 따른 승온 냉각 후 상온에서의 휨 높이를 측정하였으며, 온도 profile은 JEDEC의 JESD22B112 Warpage Specification 기준을 참조하였다.
2. 열전도율: 30℃에서 NETZSCH의 LFA Analys를 사용하여 측정하였다.
3. 전자파 차폐율: 신호 발생기(Signal Generator)에서 발생된 전자파가 시료 홀더에 있는 시료에 투과되어 나오는 전자파를 수신기에서 측정한 후 ASTM D-4935에서 규정한 EMI 시스템을 이용하여 전자파 차폐율를 평가하였다.
실시예1 실시예2 실시예3 실시예4 실시예5 실시예6 비교예1 비교예2
반도체 휨 현상 36 36 32 34 33 30 58 46
열전도율 ○ ○ ◎ ○ ○ ◎ △ △
전자파
차폐율		 ◎ ◎ ◎ ◎ ◎ ◎ △ △
◎: 매우 우수 / ○: 우수 / △: 보통
상기 표 2를 참조하면, 본 발명에 따른 반도체 패키지는 휨 현상이 적고, 열전도율 및 전자파 차폐율이 우수한 것을 확인할 수 있다.
11: 기판 21: 서포트 웨이퍼
12, 22: 반도체 칩
13, 23: 수지층
14: 보호층
15, 24: 금속층

Claims (6)

  1. 회로층과 절연층을 포함하는 기판;
    상기 기판 상에 실장되는 반도체 칩;
    상기 반도체 칩을 밀봉하는 수지층:
    상기 수지층 상에 적층되는 보호층; 및
    상기 보호층 상에 적층되는 금속층을 포함하고,
    상기 절연층은 제1 섬유기재에 제1 수지가 함침된 제1 복합기재이고,
    상기 보호층은 제2 섬유기재에 제2 수지가 함침된 제2 복합기재인 반도체 패키지.
  2. 제1항에 있어서,
    상기 보호층의 두께가 5 내지 80㎛인 반도체 패키지.
  3. 제1항에 있어서,
    상기 금속층의 두께가 2 내지 50㎛인 반도체 패키지.
  4. 제1항에 있어서,
    상기 금속층이 구리, 니켈, 알루미늄, 그래핀 및 그라파이트로 이루어진 군에서 선택된 1종 이상을 포함하는 반도체 패키지.
  5. 서포트 웨이퍼;
    상기 서포트 웨이퍼 상에 실장되는 반도체 칩;
    상기 반도체 칩을 밀봉하는 수지층; 및
    상기 수지층 상에 적층되는 금속층을 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 금속층이 구리, 니켈, 알루미늄, 그래핀 및 그라파이트로 이루어진 군에서 선택된 1종 이상을 포함하는 반도체 패키지.
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