KR20110001186A - 반도체 패키지의 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지의 제조방법은 본딩패드 상에 접속부재가 형성된 반도체 칩을 페이스-업 타입으로 코어층 상에 부착하는 단계; 상기 접속부재를 노출시키는 두께로, 상기 반도체 칩을 포함한 코어층 상에 수지층을 형성하는 단계; 및 상기 수지층의 표면에 상기 노출된 접속부재와 연결되는 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 패키지의 제조방법{Fabricating Method for Semiconductor Package}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 조인트부의 연결 신뢰성을 향상시킬 수 있는 반도체 패키지의 제조방법에 관한 것이다.
대부분의 인쇄회로기판(Printed Circuit Board)은 그 표면에 개별 칩 저항(Discrete Chip Resistor)이나 개별 칩 커패시터(Discrete Chip Capacitor)를 실장해 왔으며, 최근에는 이러한 저항이나 커패시터 등의 수동소자를 내장한 인쇄회로기판이 개발되고 있다.
내장형의 인쇄회로기판은 커패시터(Capacitor)와 같은 수동 부품을 내장함으로써 능동 부품과의 연결을 위한 배선들의 설계가 간소화되므로, 이에 따른 안정적인 소자 신뢰도 및 전기적 특성을 확보할 수 있다.
또한, 내장형의 인쇄회로기판은 외장형의 인쇄회로기판에 비해 기판의 면적이 대폭 축소되는 장점으로 소형의 전자 기기들에 적용할 경우, 그 파급 효과가 크다.
최근에는, 내장형의 인쇄회로기판에 수동 부품 이외에 반도체 칩과 같은 능동 부품을 실장하는 임베디드(Embedded) 타입의 반도체 패키지에 대한 연구가 활발 히 진행되고 있다.
상기 임베디드 타입의 반도체 패키지는 인쇄회로기판의 몸체를 이루는 코어층의 상면에 반도체 칩을 부착하고, 상기 반도체 칩을 덮는 수지층을 형성한다. 다음으로, 상기 수지층의 노출된 상면에 금속층을 형성하고, 고온에서 프레스를 가하여 금속층과 접속부재를 전기적으로 접속시키는 방식이 이용되고 있다. 금속층은 일 예로, RCC(Resin Coated Copper)가 이용될 수 있다.
그러나, 전술한 방식은 접속부재를 덮는 수지층을 고온에서 프레스를 가하여 접속부재와 전기적으로 접속시키고 있으나, 접속부재와 금속층 사이에 개재된 수지층이 절연물질로 이루어지는 데 기인하여 완전한 전기적 접속이 이루어지지 않는 경우가 빈번히 발생하고 있다. 이러한 이유로, 금속층과 접속부재 간의 조인트 불량에 따른 전기적인 신뢰성의 저하 문제가 있다.
본 발명은 조인트부에서의 전기적인 신뢰성을 향상시킬 수 있는 임베디드 타입의 반도체 패키지의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 패키지의 제조방법은 본딩패드 상에 접속부재가 형성된 반도체 칩을 페이스-업 타입으로 코어층 상에 부착하는 단계; 상기 접속부재를 노출시키는 두께로, 상기 반도체 칩을 포함한 코어층 상에 수지층을 형성하는 단계; 및 상기 수지층의 표면에 상기 노출된 접속부재와 연결되는 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 수지층은 에폭시(epoxy) 레진 및 글래스파이버(glass fiber)를 포함하는 프리프레그(prepreg)로 구성하는 것을 특징으로 한다. 상기 수지층의 글래스파이버는 E-글래스를 포함하는 것을 특징으로 한다.
상기 E-글래스는 상기 수지층의 표면으로 노출되도록 상기 수지층 전체에서 10 ~ 90w%가 함유된 것을 특징으로 한다. 상기 수지층은 에폭시 레진과 전도성 필러를 포함하는 것을 특징으로 한다.
상기 금속층은 제1 금속층과 제2 금속층의 이중층 구조로 형성하는 것을 특징으로 한다.
상기 제1 금속층은 일렉트로-그래프팅(electro-grafting)법으로 형성하고, 상기 제2 금속층은 전해 또는 무전해 도금법으로 형성하는 것을 특징으로 한다.
상기 제1 금속층은 0.01∼1㎛ 두께로 형성하는 것을 특징으로 한다. 상기 제2 금속층은 5∼20㎛ 두께로 형성하는 것을 특징으로 한다.
상기 제1 및 제2 금속층은 구리, 주석, 알루미늄 및 금 중 어느 하나로 형성하는 것을 특징으로 한다.
본 발명은 임베디드 타입의 반도체 패키지에서 조인트부의 전기적인 신뢰성을 향상시킬 수 있는 효과가 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지의 제조방법에 대해 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다. 도 2는 일렉트로-그래프팅법을 설명하기 위한 도면이다.
도 1a에 도시한 바와 같이, 코어층(110)의 상면에 반도체 칩(150)을 부착한다. 코어층(110)은 인쇄회로기판의 몸체일 수 있으며, 그 재질은 일 예로 FR4(Flame Retadant Type 4)가 이용될 수 있다. 반도체 칩(150)은 접착부재(도시안함)를 매개로 코어층(110)에 부착될 수 있다.
상기 반도체 칩(150)은 코어층(110)의 상면에 페이스 업 타입으로 부착될 수 있다. 반도체 칩(150)은 노출된 상면에 다수의 본딩패드(도시안함)들과, 상기 다수의 본딩패드들과 전기적으로 연결된 접속부재(120)를 더 포함할 수 있다.
접속부재(120)는 일 예로 범프를 포함한다. 범프는 금으로 이루어진 스터드 범프나 솔더 범프일 수 있으며, 이 중 스터드 범프를 일 예로 도시한 것이다.
다음으로, 도 1b에 도시한 바와 같이, 반도체 칩(150)과 접속부재(120)를 포함하는 코어층(110)의 일면을 덮는 수지층(160)을 형성한다. 수지층(160)은 반도체 칩(150)을 포함하는 코어층(110)을 덮으며, 반도체 칩(150)에 구비된 접속부재(120)가 노출되는 두께로 형성한다.
상기 수지층(160)은 에폭시 레진(epoxy resin) 및 글래스파이버(glass fiber)를 포함하는 프리프레그(prepreg)가 이용된다. 특히, 글래스파이버로는 E- 글래스를 사용한다.
글래스파이버는 특정원료를 용융하여 매우 가늘고 길게 성형한 후 급냉시켜 만든 섬유형태의 글래스를 말한다. 글래스파이버는 그 형태와 생산방법에 따라 단열흡음재로 사용하는 단섬유와 각종 수지보강재로 사용하는 장섬유로 구분되며, 이중 장섬유를 흔히 글래스파이버라 통칭하고 있다.
이러한 글래스파이버는 그 조성에 따라 E-글래스, C-글래스, S-글래스, M-글래스 및 석영유리로 구분하고 있다. 이 중, E-글래스는 조성중 알칼리 성분이 거의 없어 고온에서의 안정성이 우수하고 전기전도도가 낮아 절연성이 우수한 재료로서 평가되고 있다.
이때, E-글래스의 함량은 수지층(160)의 전체 함량 중, 10 ~ 90w% 보다 바람직하게는, 50w% 이상을 차지하도록 배합한다.
위와 같이, 수지층(160)의 전체 함량에 있어서, E-글래스의 함량이 10 ~ 90w%를 차지하게 되면, 도 1c에 도시한 바와 같이, 시간의 경과에 따라 수지층(160)에 함유된 E-글래스가 수지층(160)의 외측 노출면으로 이동하고, 최종적으로 코어층(110)과 수지층(160)의 외측 노출면에 E-글래스층(162)이 형성된다.
따라서, 상기 노출된 접속부재(120)의 표면은 E-글래스층(162)으로 덮여진다.
다음으로, 도 1d에 도시한 바와 같이, E-글래스층(162)이 구비된 수지층(160)의 노출면에 제1 금속층(130)을 형성한다. 제1 금속층(130)은 일 예로 일렉트로-그래프팅(electro-grafting)법을 수행하는 것을 통해 형성될 수 있다.
상기 일렉트로-그래프팅법에 대해서는 도 2를 참조로 설명하면, 반도체 칩(150)을 포함하는 코어층(110)과, 상기 반도체 칩(150)을 덮는 E-글래스층(162)이 구비된 수지층(160)을 도금액(164)이 채워진 도금조(170)에 딥핑(dipping)한 후, 코어층(110)과 수지층(160)의 양단에 전기장을 가하게 되면, E-글래스층(162)이 구비된 수지층(160)의 노출된 표면에 매우 얇은 두께의 제1 금속층(130)이 형성된다.
제1 금속층(130)은 E-글래스층(162) 하부의 접속부재(120)와 전기적으로 접속된다. 이러한 일렉트로-그래프팅법에 의해 형성되는 제1 금속층(130)은 도금 공정과 달리 도금 피막이 단단하고, 모재와의 결속이 견고하게 이루어질 수 있는 장점이 있다.
상기 도금액(164)으로는 구리(Cu), 주석(Sn), 알루미늄(Al) 및 금(Au) 중 어느 하나가 이용될 수 있으며, 이들 중 구리를 이용하는 것이 바람직하다. 제1 금속층(130)은 0.01 ~ 1㎛의 두께로 형성하는 것이 바람직하다.
다음으로, 도 1e에 도시한 바와 같이, 상기 제1 금속층(130)의 상부에 제2 금속층(132)을 형성한다. 제2 금속층(132)은 전해 또는 무전해 도금을 수행하는 것을 통해 형성될 수 있다. 이때, 제2 금속층(132)은 5 ~ 20㎛, 보다 바람직하게는 12㎛의 두께로 형성한다.
E-글래스층(162)은 일반적인 전기신호가 감당하는 전기적인 신호의 수준으로는 전기량을 흘릴 수 없기 때문에, 제1 및 제2 금속층(130, 132)을 형성한 후 잔재하더라도 접속부재(120)와 제1 및 제2 금속층(130, 132) 간의 전기적인 신뢰성에 영향을 미치지 않는다.
도 1f에 도시한 바와 같이, 상기 제1 및 제2 금속층(도 1e의 130, 132)을 선택적으로 패터닝하여 회로패턴(135)을 형성한다. 다음으로, 도면으로 제시하지는 않았지만, 상기 회로패턴(135)과 각각 접속하는 외부접속단자(도시안함)를 부착할 수 있다. 상기 외부접속단자는 일 예로 솔더볼을 포함할 수 있다.
따라서, 본 실시예에서는 E-글래스를 이용한 일렉트로-그래프팅법으로 제1 금속층을 형성하고, 상기 제1 금속층의 상부로 전해 또는 무전해 도금으로 제2 금속층을 형성한 후, 제1 및 제2 금속층을 패터닝하여 회로패턴을 형성하는 것을 통해 접속부재와 회로패턴 상호 간의 접속을 견고히 할 수 있는 장점으로, 조인트부의 신뢰성을 향상시킬 수 있는 효과가 있다.
본 발명에서는, 수지층이 에폭시 레진 및 글래스파이버를 포함하는 프리프레그로 형성된 것을 일 예로 설명하였으나, 이에 한정되는 것은 아니며, 글래스파이버 대신 전도성 필러를 이용할 수도 있다.
즉, 수지층은 에폭시 레진 및 도전성 필러로 이루어질 수 있다. 이때, 수지층의 전체 함량중 전도성 필러의 함유량을 조절하여 외측 노출면으로 전도성 필러가 드러나도록 한 후, 전술한 일렉트로-그래프팅법을 수행하는 것을 통해 실시예와 동일한 효과를 얻을 수 있다.
이러한 방식은 e-글래스 타입의 글래스파이버 대신, 전도성 필러를 이용한다는 것 이외에는 전술한 실시예와 동일한바, 중복된 설명은 생략하도록 한다.
이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설 명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.
도 2는 일렉트로-그래프팅법을 설명하기 위한 도면.

Claims (10)

  1. 본딩패드 상에 접속부재가 형성된 반도체 칩을 페이스-업 타입으로 코어층 상에 부착하는 단계;
    상기 접속부재를 노출시키는 두께로, 상기 반도체 칩을 포함한 코어층 상에 수지층을 형성하는 단계; 및
    상기 수지층의 표면에 상기 노출된 접속부재와 연결되는 금속층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 임베디드 패키지의 제조방법.
  2. 제 1 항에 있어서, 상기 수지층은 에폭시(epoxy) 레진 및 글래스파이버(glass fiber)를 포함하는 프리프레그(prepreg)로 구성하는 것을 특징으로 하는 임베디드 패키지의 제조방법.
  3. 제 2 항에 있어서, 상기 수지층의 글래스파이버는 E-글래스를 포함하는 것을 특징으로 하는 임베디드 패키지의 제조방법.
  4. 제 3 항에 있어서, 상기 E-글래스는 상기 수지층의 표면으로 노출되도록 상기 수지층 전체에서 10 ~ 90w%가 함유된 것을 특징으로 하는 임베디드 패키지의 제조방법.
  5. 제 1 항에 있어서, 상기 수지층은 에폭시 레진과 전도성 필러를 포함하는 것을 특징으로 하는 임베디드 패키지의 제조방법.
  6. 제 1 항에 있어서, 상기 금속층은 제1 금속층과 제2 금속층의 이중층 구조로 형성하는 것을 특징으로 하는 임베디드 패키지의 제조방법.
  7. 제 6 항에 있어서, 상기 제1 금속층은 일렉트로-그래프팅(electro-grafting)법으로 형성하고, 상기 제2 금속층은 전해 또는 무전해 도금법으로 형성하는 것을 특징으로 하는 임베디드 패키지의 제조방법.
  8. 제 7 항에 있어서, 상기 제1 금속층은 0.01∼1㎛ 두께로 형성하는 것을 특징으로 하는 임베디드 패키지의 제조방법.
  9. 제 7 항에 있어서, 상기 제2 금속층은 5∼20㎛ 두께로 형성하는 것을 특징으로 하는 임베디드 패키지의 제조방법.
  10. 제 7 항에 있어서, 상기 제1 및 제2 금속층은 구리, 주석, 알루미늄 및 금 중 어느 하나로 형성하는 것을 특징으로 하는 임베디드 패키지의 제조방법.
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