JP2005057126A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2005057126A
JP2005057126A JP2003287814A JP2003287814A JP2005057126A JP 2005057126 A JP2005057126 A JP 2005057126A JP 2003287814 A JP2003287814 A JP 2003287814A JP 2003287814 A JP2003287814 A JP 2003287814A JP 2005057126 A JP2005057126 A JP 2005057126A
Authority
JP
Japan
Prior art keywords
semiconductor device
integrated circuit
metal
metal film
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2003287814A
Other languages
English (en)
Inventor
Kenji Otani
憲司 大谷
Masahiro Tsuji
正博 辻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2003287814A priority Critical patent/JP2005057126A/ja
Priority to KR1020040060778A priority patent/KR20050016087A/ko
Priority to CNB2004101047336A priority patent/CN100386870C/zh
Priority to US10/911,509 priority patent/US20050212148A1/en
Priority to TW093123585A priority patent/TWI346369B/zh
Publication of JP2005057126A publication Critical patent/JP2005057126A/ja
Priority to US11/468,693 priority patent/US20070120236A1/en
Priority to US11/469,225 priority patent/US20070063334A1/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】 簡易な構成により半導体装置の放熱特性を向上させる。
【解決手段】半導体装置1の半導体集積回路10の放熱経路を最短にするため、前記半導体集積回路10上に保護膜26を積層し、この金属膜30を半導体装置1を取り付ける回路基板側或いはその反対側に露出させて放熱を行う。代替的には、金属膜を間に応力緩和膜を介在させて互いに接続した上下の金属膜とするか、或いは前記金属膜の上にヒートシンクとなる金属板を配置する。
【選択図】 図1

Description

本発明は半導体集積回路を備えた半導体装置に関し、特に、半導体集積回路で発生した熱を効率的に放熱するようにした半導体集積回路に関する。
半導体装置は、例えば図9に示すように、表面に保護膜26が形成されたシリコン等からなる半導体集積回路(ICチップ)10がダイパッド12上に載置され、半導体集積回路10上からリード16へ導電性ワイヤ18を用いて接続されており、この半導体集積回路、半導体集積回路の電極とリード18(またはバンプまたはランド)との接合部、及びリード(またはバンプまたはランド)を機械的ストレス等から保護するため、エポキシ樹脂やポリイミドなどの合成樹脂で保持つまり樹脂封止28された構造となっている。
ところで、近年半導体集積回路チップは集積度が増すとともに、その処理スピードが非常も速いものになっているが、半導体集積回路の集積度及び処理スピードが上がるに従って単位時間に流れる電流量も増加するから、その発熱量も増加する傾向にある。
半導体集積回路の発熱量が増大すると、リーク電流が増大し、信頼性の低下等の問題が生じるだけでなく、半導体装置における各要素の熱膨張率の差に起因して各要素間に間隙が発生する。この間隙により接触不良となるだけでなく、外部から水分等異物が侵入し、その状態で半導体装置が発熱すると内部に侵入した水分等の異物が膨張して半導体装置を破壊するという問題も生じる。
また、集積度の高い半導体装置では、半導体装置における入出力用の電極(パッド)および電源用電極の数が多くなるから電極間隔は狭くなり、従ってリードは必然的に細くなるため、その放熱性がよくないという問題がある。
そこで、従来から例えば以下のような放熱手段が提案されている。
(1)ダイパッドを半導体装置の表面あるいは裏面に露出させ、その露出したダイパッドからプリント基板や電子機器の筐体に放熱させる放熱手段(特許文献1、特許文献2)。
(2)ダイパッドをインナーリードと接続し、その接続したインナーリードに絶縁層を介して放熱板を接合してプリント基板の放熱を行う放熱手段(特許文献3)。
(3)ダイパッドと全リードをテープ状の接着剤で接合し、リードを通してプリント基板に放熱させる放熱手段(特許文献4)。
(4)ICチップに金属製突起部(金属バンプ)が設けられ、それぞれに金属部材(金属棒)を載置し、それにヒートシンクと呼ばれる銅板を接合し、そのヒートシンクを半導体装置の表面に露出させその露出したヒートシンクから、或いはダイパッドの裏面にも金属部材を設け露出した金属部材からプリント基板や電子機器の筐体に放熱させ放熱手段(特許文献5)。
しかしながら、前記(1)の導体集積回路の裏面側からダイパッドを通して放熱させる場合、半導体集積回路とダイパッドを接合する手段として、導電性の接着剤、絶縁性の接着剤、はんだ等を用いるのが一般的である。これらの接着剤やはんだを用いて半導体集積回路とダイパッドを接合した場合、現在の製造技術では接着剤やはんだの中に含まれるポイドを完全に無くすことは非常に困難であり、かつ、接着剤を用いて半導体集積回路とダイパッドを接合した場合、半導体装置を回路基板に実装するときの熱ストレスで、半導体集積回路とダイパッドに剥離が発生してしまうこともある。そのため、半導体装置の放熱特性が大きくばらついたり、特性が変化する欠点を有している。また、従来の半導体集積回路の裏面側からダイパッドを通して放熱させる場合放熱経路が長くなる傾向にあり、ジャンクション−ケース間熱抵抗が高くなる傾向にあった。そのため、半導体装置全体としての発熱に対する許容損失は満足していても、半導体集積回路の局部的発熱によって熱破壊に至るおそれがある。
前記(2)の「ダイパッドをインナーリードと接続し、その接続したインナーリードに絶縁層を介して放熱板を接合してプリント基板の放熱を行う」もの及び(3)の「ダイパッドと全リードをテープ状の接着剤で接合し、リードを通してプリント基板に放熱させる」ものでは、半導体装置における放熱経路が前記(1)の場合より長くなる傾向があり、そのため熱抵抗がより大きくなるという問題がある。
前記(4)の場合は、ICチップで発生した熱は、金属突起から金属部材を通して外部に最短距離で放熱するため、ICチップに金属製突起(金属バンプ)を設けそれに金属部材(金属棒)を載置して、両者を例えば非導電性接着剤等で固定した構造であるから、その構造は複雑であり従って製造も煩雑でコストも要するものである。
特開2002−100709号公報、 特開平9−260568号公報 特開平8−55947号公報 特開平5−144991号公報 特開平7−66332号公報
本発明は前記従来の問題を解決すべくなされたものであって、その第1の目的は、半導体集積回路からの発熱経路を最短化させ、ジャンクション−ケース間熱抵抗の大幅な低減化することである。
本発明の第2の目的は、半導体集積回路とダイパッドの接合状態のバラツキによる、放熱特性劣化を排除することである。
本発明の第3の目的は、半導体集積回路内の局部発熱に対する熱破壊耐性を向上させることである。
本発明は、半導体集積回路での発熱源は表面側であることに着目して、主たる放熱経路を半導体集積回路の表面側に設けると共に簡易な構成により前記問題を解決したのである。即ち、
請求項1の発明は、半導体集積回路と、該半導体集積回路の電極端子と基板電極とを接続するための導電手段を有し、樹脂封止した半導体装置において、
上記半導体集積回路上に順に積層した保護膜及び金属膜を有し、該金属膜を半導体装置の表面若しくは裏面側で上記封止樹脂から露出させたことを特徴とする半導体装置である。
請求項2の発明は、請求項1に記載された半導体装置において、上記金属膜は応力緩和層を備えていることを特徴とする半導体装置である。
請求項3の発明は、請求項2に記載された半導体装置において、上記金属膜は第1及び第2の金属膜からなり、該第1及び第2の金属膜は上記応力緩和層を介在させて少なくとも1箇所で接続されており、上記第2の金属膜を半導体装置の表面若しくは裏面側で封止樹脂から露出させたことを特徴とする半導体装置である。
請求項4の発明は、請求項1に記載された半導体装置において、上記第1の金属膜に接合された金属板を有し、かつ該金属板を上記半導体装置の表面、若しくは裏面側で封止樹脂から露出させたことを特徴とする半導体装置である。
請求項5の発明は、請求項2又は3に記載された半導体装置において、上記第2の金属膜に接合された金属板を有し、かつ該金属板を上記半導体装置の表面、若しくは裏面側で封止樹脂から露出させたことを特徴とする半導体装置である。
請求項6の発明は、請求項1ないし5のいずれかに記載された半導体装置において、上記第1及び第2の金属膜は金、アルミニュウム、銅又はそれらを主成分とする合金からなり、上記応力緩和層はポリイミド、エポキシ樹脂、その他のエラストマー又はプラストマーであることを特徴とする半導体装置である。
請求項7の発明は、請求項1ないし6に記載された半導体装置において、半導体集積回路を搭載したダイパッドが半導体装置の表面、若しくは裏面に露出していることを特徴とする半導体装置である。
請求項8の発明は、請求項1ないし7のいずれかに記載された半導体装置において、半導体装置の表面、あるいは裏面から露出させた金以外の金属膜又は金属板の表面にメッキ層を備えたことを特徴とする半導体装置である。
半導体集積回路の表面側のほぼ全面から最短距離で半導体集積回路で発熱した熱を放熱させることができるため、
(1)半導体集積回路からの発熱経路を最短化させ、ジャンクション−ケース間での熱抵抗の大幅な低減化が可能である。
(2)半導体集積回路側から主に放熱を行うようにしたので、従来のように、半導体集積回路とダイパッドを接合する接着剤中のボイドに起因する半導体集積回路とダイパッドの接合状態のバラツキによる放熱特性劣化を排除することができる。
(3)金属膜に応力緩和層を備えたことにより、半導体集積回路内の局部発熱に対する熱破壊耐性を向上することができる。
(4)半導体集積回路の裏面側からもダイパッドを介して放熱することもできるから、その熱効率を一層向上させることができる。
本発明の実施形態を図面を参照して説明する。
図1は本発明の実施形態に係る半導体装置を模式的に示す断面図であり、従来のものと同一の箇所には同一の番号を付してある。即ち、半導体装置1の半導体集積回路10は接着剤又ははんだによりダイパッド12上に取り付けられており、かつ図中上部、即ちその能動面上には保護膜26が形成されていると共に保護膜26に設けた複数の電極取りだし口(開口部)24を介して半導体集積回路10の金属配線に接続されたワイヤー18がリード(或いはバンプ又はランド)16に接続されている。また、半導体装置1全体をエポキシ樹脂等の合成樹脂28で封止されている。
ここで、本実施形態では、半導体集積回路の表面側から放熱経路を設ける為に、半導体集積回路の表面保護膜26の上に半導体集積回路の外部端子との接続を行う表面保護膜26の開口部24を除く部分に、蒸着法、若しくはメッキ法で金、アルミニュウム、銅又はそれらを主成分とする合金でできた金属膜30を形成させる。金属膜30を形成させる大きさは、半導体集積回路の外部端子との接続を行う表面保護膜26の開口部24を除く部分の概ね60〜80%が望ましい。
この金属膜30は半導体装置1を覆うエポキシ樹脂28から露出しており、この露出した金属膜30により、半導体集積回路10で発生した熱を接合した電子機器の筐体等に或いは大気中に放熱させることができる。
図2は本発明の半導体装置の第2の実施形態を示す断面図である。この実施形態では基本構造は図1に示した半導体装置と同様である。ただ、第1の実施形態に係る半導体装置1における金属膜30に代えて、半導体集積回路10と半導体装置1の露出部との応力を緩和して、半導体集積回路内の局部発熱に対する熱破壊耐性を向上させるために、保護膜26の上に形成させた金属膜30aの上にさらにポリイミド等の応力緩和膜34を設け、その上に蒸着法、若しくはメッキ法等で例えば、金、アルミニュウム、銅又はそれらを主成分とする合金でできた金属膜30bを形成させている。上層の金属膜30bは半導体装置1を覆うエポキシ樹脂28から露出しており、この露出した金属膜30bを電子機器の筺体等に接続させ、下層の金属膜30aと上層の金属膜30bは少なくとも1箇所で接続されているので、半導体集積回路10で発生した熱を金属部分を通して伝導し、上層の金属膜30bに接合した電子機器の筺体等に放熱することができる。また、応力緩和層34を備えているので、動作中半導体回路で発生するが加熱することによる熱応力で露出した金属層が歪む等の問題が生じることがない。従って、露出した金属膜30bとプリント基板の電極との接続は常に安定している。
図3は本発明の半導体装置の第3の実施形態を示す断面図である。この実施形態は、第1の実施形態に係る半導体装置1における金属膜30の上層に、例えば金、アルミニュウム、銅又はこれらを主成分とする合金でできた金属板40を配置した構造である。この構造は、半導体集積回路10と半導体装置1の表面、あるいは裏面までに距離があり、金属膜30で半導体装置1の表面あるいは裏面に露出させるには生産性的にも経済的にも好ましくない場合に好適な構成であって、金属膜の上に前記金、銅板等の金属板を接合して、その金属板40を半導体装置の表面あるいは裏面に露出させている。
この場合、金属膜30と金属板40の接合は金−スズ接合、高温はんだ接合が望ましく、また露出させた金属板40の表面は、金属板40が金以外のときは金若しくははんだ、スズメッキを施しておくことが望ましい。この構成によれば、熱は金属板40の熱容量により一時的に蓄積できるとともに、その表面から外部に放出することができるから、放熱をより効率的に行うことができる。
図4は本発明の半導体装置の第4の実施形態を示す断面図である。
この実施形態は、第2の実施形態における上層金属層30bの上に第3の実施形態におけると同様の金属板40を配置した構造である。
即ち、保護膜26の上に形成させた金属膜30aの上にさらにポリイミド等の応力緩和膜34を設け、その上に蒸着法、若しくはメッキ法等で、例えば金、アルミニュウム、銅又はこれらを主成分とする合金でできた金属膜30bを形成させ、更にその上に金属板40を配置した構造である。この場合も、下層の金属膜30aと上層の金属膜30bは少なくとも1箇所で接続されている。
従って、この実施形態の半導体装置1は第2及び第3の実施形態の備えた前記作用効果を合わせて備えている。即ち、本半導体装置1は、ヒートシンクとなる金属板40により半導体集積回路からの放熱が一層促進されるだけでなく、金属板40は応力緩和膜34により半導体回路の発熱による熱応力が緩和され、接合部の剥離や隙間の形成が確実に防止できる。
図5は、本発明の半導体装置1の第5の実施形態を示す断面図である。この実施形態は、従来のダイパットと介して放熱を行う放熱方法を併用したものであって、ダイパッド12の下側は、エポキシ樹脂等で封止されておらず実装時には回路基板に直接接触するように構成されている。
この構成では、半導体集積回路10で発生した熱は、ダイパッド12を通して回路基板に逃がすことができるほか、金属膜30a、30b及び金属板40から外部に放熱出来るため、その放熱効率は一層向上する。
図6は本発明の半導体装置1の第6の実施形態を模式的に示す断面図であって、図5に示す半導体装置1におけるダイパッド12、半導体集積回路10、保護膜26、第1金属膜30a、応力緩和膜34、第2の金属膜30b、金属板40を天地逆向きに配置してワイヤー18を介してリード16に接続している。
この構造では、第5の実施形態がもつ放熱効果に加え、実装時には金属板が直接プリント回路基板に接触しているため、半導体集積回路10で発生した熱は金属板40を通して回路基板に逃がすことができるとともに、ダイパッド12が封止用エポキシ樹脂から露出しているため、半導体集積回路10で発生した熱はダイパッド12からもそれに接合する電子機器の筺体等を通して外部に逃がすことができる。従って、この構成によればより効率的な放熱が可能である。
図7は本発明の半導体装置1の第7の実施形態を模式的に示す断面図であって、図4に示す半導体装置1におけるダイパッド12、半導体集積回路10、保護膜26、第1金属膜30a、応力緩和膜34、第2の金属膜30b、金属板40を天地逆向きに配置してワイヤー18を介してリード16に接続している。
この構造では、金属板40が実装時に直接プリント回路基板に接合され、半導体集積回路10で発生した熱を金属板40を介してプリント回路基板に放熱することができる。その他の作用効果は図4に示したものと同様である。
図8は本発明の半導体装置1の第8の実施形態を模式的に示す断面図であり、この実施形態では、ワイヤー18をダイパッド12に接合し、かつダイパッド12の下側に複数のバンプ42を設けて、この複数のバンプ42を介して例えばプリント回路基板の電極に接続される。その他の構成は図5に示す半導体装置1と同様でり、その作用効果もそれと同様である。
以上の各実施形態において、露出部の金属膜或いは金属板が金以外の場合は、表面に金、はんだ、スズ等のメッキを施すこととが望ましい。
本発明の第1の実施形態に係る半導体装置の模式的断面図である。 本発明の第2の実施形態に係る半導体装置の模式的断面図である。 本発明の第3の実施形態に係る半導体装置の模式的断面図である。 本発明の第4の実施形態に係る半導体装置の模式的断面図である。 本発明の第5の実施形態に係る半導体装置の模式的断面図である。 本発明の第6の実施形態に係る半導体装置の模式的断面図である。 本発明の第7の実施形態に係る半導体装置の模式的断面図である。 本発明の第8の実施形態に係る半導体装置の模式的断面図である。 従来の半導体装置の模式的断面図である。
符号の説明
1…半導体装置、10…半導体集積回路、12…ダイパッド、14…接着剤又ははんだ、16…リード、18…ワイヤー、24…電極取り出し口、26…保護膜、30…金属膜、32…グランド又は電源ライン、34…応力緩和膜、40…金属板、42…バンプ。

Claims (8)

  1. 半導体集積回路と、該半導体集積回路の電極端子と基板電極とを接続するための導電手段を有し、樹脂封止した半導体装置において、
    上記半導体集積回路上に順に積層した保護膜及び金属膜を有し、該金属膜を半導体装置の表面若しくは裏面側で上記封止樹脂から露出させたことを特徴とする半導体装置。
  2. 請求項1に記載された半導体装置において、
    上記金属膜は応力緩和層を備えていることを特徴とする半導体装置。
  3. 請求項2に記載された半導体装置において、
    上記金属膜は第1及び第2の金属膜からなり、該第1及び第2の金属膜は上記応力緩和層を介在させて少なくとも1箇所で接続されており、上記第2の金属膜を半導体装置の表面若しくは裏面側で封止樹脂から露出させたことを特徴とする半導体装置。
  4. 請求項1に記載された半導体装置において、
    上記第1の金属膜に接合された金属板を有し、かつ該金属板を上記半導体装置の表面、若しくは裏面側で封止樹脂から露出させたことを特徴とする半導体装置。
  5. 請求項2又は3に記載された半導体装置において、
    上記第2の金属膜に接合された金属板を有し、かつ該金属板を上記半導体装置の表面、若しくは裏面側で封止樹脂から露出させたことを特徴とする半導体装置。
  6. 請求項1ないし5のいずれかに記載された半導体装置において、
    上記第1及び第2の金属膜は金、アルミニュウム、銅又はそれらを主成分とする合金からなり、上記応力緩和層はポリイミド、エポキシ樹脂、その他のエラストマー又はプラストマーであることを特徴とする半導体装置。
  7. 請求項1ないし6に記載された半導体装置において、
    半導体集積回路を搭載したダイパッドが半導体装置の表面、若しくは裏面に露出していることを特徴とする半導体装置。
  8. 請求項1ないし7のいずれかに記載された半導体装置において、
    半導体装置の表面、あるいは裏面から露出させた金以外の金属膜又は金属板の表面にメッキ層を備えたことを特徴とする半導体装置。
JP2003287814A 2003-08-06 2003-08-06 半導体装置 Withdrawn JP2005057126A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2003287814A JP2005057126A (ja) 2003-08-06 2003-08-06 半導体装置
KR1020040060778A KR20050016087A (ko) 2003-08-06 2004-08-02 반도체장치
CNB2004101047336A CN100386870C (zh) 2003-08-06 2004-08-03 半导体装置
US10/911,509 US20050212148A1 (en) 2003-08-06 2004-08-05 Semiconductor device
TW093123585A TWI346369B (en) 2003-08-06 2004-08-06 Semiconductor device
US11/468,693 US20070120236A1 (en) 2003-08-06 2006-08-30 Semiconductor device
US11/469,225 US20070063334A1 (en) 2003-08-06 2006-08-31 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003287814A JP2005057126A (ja) 2003-08-06 2003-08-06 半導体装置

Publications (1)

Publication Number Publication Date
JP2005057126A true JP2005057126A (ja) 2005-03-03

Family

ID=34366692

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003287814A Withdrawn JP2005057126A (ja) 2003-08-06 2003-08-06 半導体装置

Country Status (1)

Country Link
JP (1) JP2005057126A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012151172A (ja) * 2011-01-17 2012-08-09 Fujitsu Ltd 半導体装置及びその製造方法
WO2016105043A1 (ko) * 2014-12-22 2016-06-30 주식회사 두산 반도체 패키지
KR20160105754A (ko) * 2016-08-30 2016-09-07 주식회사 두산 반도체 패키지
WO2016139890A1 (ja) * 2015-03-02 2016-09-09 株式会社デンソー 電子装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012151172A (ja) * 2011-01-17 2012-08-09 Fujitsu Ltd 半導体装置及びその製造方法
WO2016105043A1 (ko) * 2014-12-22 2016-06-30 주식회사 두산 반도체 패키지
KR20160076335A (ko) * 2014-12-22 2016-06-30 주식회사 두산 반도체 패키지
KR101667457B1 (ko) * 2014-12-22 2016-10-18 주식회사 두산 반도체 패키지
WO2016139890A1 (ja) * 2015-03-02 2016-09-09 株式会社デンソー 電子装置
KR20160105754A (ko) * 2016-08-30 2016-09-07 주식회사 두산 반도체 패키지
KR102077885B1 (ko) * 2016-08-30 2020-02-14 주식회사 두산 반도체 패키지

Similar Documents

Publication Publication Date Title
US6650006B2 (en) Semiconductor package with stacked chips
US8451621B2 (en) Semiconductor component and method of manufacture
US20160005675A1 (en) Double sided cooling chip package and method of manufacturing the same
US20090236707A1 (en) Electronic devices with enhanced heat spreading
US6787895B1 (en) Leadless chip carrier for reduced thermal resistance
US8040682B2 (en) Semiconductor device
JP2008543055A (ja) バックサイド・ヒートスプレッダを用いる集積回路ダイ取り付け
KR20060100250A (ko) 반도체 장치
US8232635B2 (en) Hermetic semiconductor package
US7564128B2 (en) Fully testable surface mount die package configured for two-sided cooling
US7310224B2 (en) Electronic apparatus with thermal module
US20070063334A1 (en) Semiconductor device
JP2005057126A (ja) 半導体装置
JP2000323610A (ja) フィルムキャリア型半導体装置
KR20030045950A (ko) 방열판을 구비한 멀티 칩 패키지
US20050087864A1 (en) Cavity-down semiconductor package with heat spreader
JP2005057125A (ja) 半導体装置
JP2002057238A (ja) 集積回路パッケージ
JP2012227229A (ja) 半導体装置
JP2010219554A (ja) 半導体装置及びそれを用いた電子制御装置
JPH08148647A (ja) 半導体装置
JP2019050297A (ja) 半導体装置
JP2004072113A (ja) 熱的に強化された集積回路パッケージ
JP3372169B2 (ja) 半導体パッケージ
JP2001267460A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060803

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20070717