KR102041625B1 - 반도체 패키지 및 이의 제조방법 - Google Patents

반도체 패키지 및 이의 제조방법 Download PDF

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Abstract

본 발명은 반도체 패키지 및 이의 제조방법에 관한 것으로, 본 발명의 반도체 패키지는 회로층과 절연층을 포함하는 기판; 상기 기판 상에 실장되는 반도체 칩; 및 상기 반도체 칩 상에 적층되어 반도체 칩을 보호하는 보호층을 포함하되, 상기 절연층은 제1 섬유기재에 제1 수지가 함침된 제1 복합기재이고, 상기 보호층은 제2 섬유기재에 제2 수지가 함침된 제2 복합기재인 것을 특징으로 한다.

Description

반도체 패키지 및 이의 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THEREOF}
본 발명은 기판 상에 실장된 반도체 칩을 패키징(packaging)한 반도체 패키지 및 상기 반도체 패키지의 제조방법에 관한 것이다.
최근 모바일 기기의 발달에 따라 기기 내에 실장되는 반도체의 고성능화와 더불어 초박형화 및 초소형화가 요구되고 있다. 이에 따라 반도체 칩을 보호하고 외부와 회로 연결을 위한 반도체 패키지 기술의 발달이 요구되고 있다.
반도체 칩은 주로 에폭시 봉지재(Epoxy mold compound)를 이용하여 패키징된다. 즉, 반도체 칩을 배선기판 상에 실장 및 회로 단자들을 연결한 후 금형(성형기)에 투입한 다음 고온에서 액상화된 에폭시 봉지재(epoxy mold compound)를 금형에 주입/경화시키는 방법으로 반도체 칩을 패키징한다. 이와 같이 배선기판과 반도체 칩을 전기적으로 연결한 후 봉지재를 이용하여 반도체 칩을 보호하는 것을 반도체 패키징이라고 한다.
최근 반도체 패키지의 초박판화에 따라 패키지의 휨이 발생하고 있으며, 이러한 휨은 패키지 구조의 비대칭성에 주요 원인이 있다.
배선기판을 이루는 물질, 반도체 칩, 에폭시 봉지재가 서로 상이한 성분 및 구조를 가지고 있어, 반도체 제조 공정 및 반도체 패키지 실장 공정 중 휨이 발생하여 반도체 패키지간의 전기신호 단자들 또는 반도체 패키지와 주기판의 단자들 사이의 전기적인 연결이 불량해지는 문제점이 발생하게 되는 것이다.
한편, 배선기판 상에 실장된 반도체 칩을 에폭시 봉지재로 패키징하기 위해서는 금형 장비가 필요한데, 이러한 금형 장비는 패키지의 두께, 크기 및 종류에 따라 개별적으로 제작되어야 하기 때문에 다양한 패키지를 생산하는데 많은 비용을 필요로 하게 된다. 또한 금형 장비에 배선기판을 수용하는데 한계가 있기 때문에(금형 장비에 투입될 수 있는 배선기판의 개수가 한정적임) 반도체 패키지의 제조효율이 떨어지는 문제점도 있다.
본 발명은 상기한 문제점을 해결하기 위해 휨 현상이 최소화된 반도체 패키지를 제공하는 것을 목적으로 한다.
또한, 본 발명은 저비용으로 간편하게 반도체 패키지를 제조할 수 있는 반도체 패키지의 제조방법을 제공하는 것도 목적으로 한다.
상기한 목적을 달성하기 위해 본 발명은, 회로층과 절연층을 포함하는 기판; 상기 기판 상에 실장되는 반도체 칩; 및 상기 반도체 칩 상에 적층되어 반도체 칩을 보호하는 보호층을 포함하되, 상기 절연층은 제1 섬유기재에 제1 수지가 함침된 제1 복합기재이고, 상기 보호층은 제2 섬유기재에 제2 수지가 함침된 제2 복합기재인 것을 특징으로 하는 반도체 패키지를 제공한다.
또한, 본 발명의 반도체 패키지는 상기 기판과 상기 보호층 사이에 삽입되는 기능층을 더 포함할 수 있다.
한편, 본 발명은 회로층과 절연층을 포함하는 기판 상에 반도체 칩을 실장하는 단계; 상기 반도체 칩을 보호하는 보호층을 반도체 칩 상에 적층하는 단계; 및 상기 보호층을 프레스하는 단계를 포함하되, 상기 절연층은 제1 섬유기재에 제1 수지가 함침된 제1 복합기재이고, 상기 보호층은 제2 섬유기재에 제2 수지가 함침된 제2 복합기재인 것을 특징으로 하는 반도체 패키지의 제조방법도 제공한다.
본 발명에 따른 반도체 패키지는 반도체 칩을 중심으로 보호층과 기판의 절연층이 각각 섬유기재에 수지가 함침된 복합기재로 이루어지기 때문에 패키지 구조의 대칭성을 확보할 수 있어 패키지 내부의 응력 불균일에 의한 휨 현상을 최소화할 수 있다.
또한, 보호층을 프레스(press)하는 방식으로 반도체 패키지를 제조하기 때문에 종래의 에폭시 봉지재를 이용한 몰딩 방식에 비해 저비용으로 간편하게 반도체 패키지를 제조할 수 있다.
도 1은 본 발명에 따른 반도체 패키지를 도시한 단면도이다.
도 2 및 3은 본 발명에 따른 반도체 패키지를 설명하기 위한 참고도이다.
이하, 도면을 참조하여 본 발명을 설명한다.
1. 반도체 패키지
도 1은 본 발명에 따른 반도체 패키지의 단면도로, 본 발명의 반도체 패키지는 기판(10), 반도체 칩(20) 및 보호층(30)을 포함한다.
본 발명의 반도체 패키지에 포함되는 기판(10)은 회로층(12)과 절연층(11)을 포함한다. 이러한 기판(10)은 회로층(12)과 절연층(11)을 포함하는 구조라면 특별히 한정되지 않으나, 단면 인쇄회로기판(single side PCB), 양면 인쇄회로기판(double side PCB), 또는 다층 인쇄회로기판(multi layer board) 등의 구조로 이루어질 수 있다.
상기 기판(10)에 포함되는 회로층(12)은 전도성 금속으로 이루어져 있으며, 상기 반도체 칩(20)과 전기적으로 연결된다. 여기서, 회로층(12)을 형성하기 위한 전도성 금속으로 사용 가능한 물질은 당업계에 공지된 것이라면 특별히 한정되지 않으나, 비제한적인 예로 알루미늄(Al), 구리(Cu), 주석(Sn), 금(Au), 은(Ag) 또는 이들의 혼합물 등을 들 수 있다. 한편, 기판(10)에 포함되는 절연층(11)은 절연성을 가지는 층으로, 제1 섬유기재에 제1 수지가 함침된 제1 복합기재로 이루어지는데 이에 대해서는 후술하기로 한다.
본 발명의 반도체 패키지에 포함되는 반도체 칩(20)은 당업계에 공지된 재료 및 구조로 이루어진 것이라면 특별히 한정되지 않으나, 기판(10)과 반도체 칩이 직접적으로 전기적인 연결이 이루어지는 플립 칩(flip chip)인 것이 바람직하다. 즉, 반도체 칩(20)은 플립 칩 본딩(flip chip bonding) 방식으로 기판(10)에 실장될 수 있도록 플립 칩(flip chip) 구조를 가지는 것이다. 반도체 칩(20)과 기판(10)의 연결이 플립 칩 본딩 방식일 경우 보호층(30)이 적층됨에 따라 와이어가 손상되는 것을 막을 수 있기 때문이다.
일반적인 와이어 본딩 방식으로 반도체 칩(20)과 기판(10)을 연결한 후 보호층(30)을 적층할 경우 와이어가 보호층(30)에 눌려 손상됨에 따라 반도체 칩(20)과 기판(10)의 전기적인 연결이 불량해질 수 있다. 따라서, 본 발명은 일반적인 와이어 본딩 방식에서 보호층(30)으로 인해 와이어가 손상되는 문제가 발생할 수 있기 때문에 반도체 칩(20)이 기판과 직접 연결되도록 실장하는 방식인 플립 칩 본딩 방식을 사용하는 것이다.
본 발명의 반도체 패키지에 포함되는 보호층(30)은 반도체 칩(20) 상에 적층되어 반도체 칩(20)을 보호한다. 구체적으로는, 보호층(30)은 반도체 칩(20)이 실장된 기판(10) 상에 적층된다. 이러한 보호층(30)은 제2 섬유기재에 제2 수지가 함침된 제2 복합기재로 이루어져 상기 절연층(11)을 이루는 제1 복합기재와 구조 및/또는 물질이 동일 또는 유사한데, 이로 인해 본 발명의 반도체 패키지는 몰딩 방식의 봉지재를 사용하는 반도체 패키지에 비해 대칭성이 확보되어 내부 응력의 불균일에 의해 패키지가 휘는 문제점이 최소화될 수 있다.
종래에는 반도체 칩을 보호하기 위해 반도체 칩이 실장된 기판을 금형에 투입한 후 고온에서 액상이 되는 에폭시 봉지재를 금형에 주입하는 몰딩 방식으로 반도체 패키지를 제조하였다. 그러나, 이러한 반도체 패키지의 경우 에폭시 봉지재가 기판을 이루는 물질과 구조 및 물성이 상이하여 패키지 내부의 응력 균형을 맞추기 어려움에 따라 패키지가 휘어지는 문제점이 있었다.
그러나, 본 발명은 반도체 칩(20)을 보호하는 보호층(30)과 기판(10)의 절연층(11)으로 구조 및/또는 물질이 동일 또는 유사한 제1 복합기재와 제2 복합기재를 각각 적용함으로써 보호층(30)과 기판(10)을 이루는 물질간의 대칭성을 높여 반도체 패키지가 휘는 특성을 개선할 수 있다.
또한, 절연층(11)과 보호층(30)으로 각각 제1 복합기재와 제2 복합기재를 사용할 경우 제1 복합기재와 제2 복합기재에 포함된 제1 섬유기재와 제2 섬유기재에 의해 반도체 패키지의 기계적 강도가 높아지기 때문에 이로 인해서도 반도체 패키지의 휨 특성을 개선할 수 있다
여기서, 절연층(11)으로 적용되는 제1 복합기재는 제1 섬유기재에 제1 수지가 함침된 것이고, 보호층(30)으로 적용되는 제2 복합기재는 제2 섬유기재에 제2 수지가 함침된 것인데, 이때, 제1 섬유기재와 제2 섬유기재는 서로 동일한 물질이거나 상이한 물질일 수 있다. 즉, 제1 섬유기재와 제2 섬유기재는 각각 무기 섬유 또는 유기 섬유일 수 있는데, 제1 섬유기재가 무기 섬유일 경우 제2 섬유기재는 유기 섬유이거나, 제1 섬유기재가 유기 섬유일 경우 제2 섬유기재는 무기 섬유일 수 있다. 또한, 제1 섬유기재와 제2 섬유기재가 모두 무기 섬유이거나 모두 유기 섬유일 수도 있다.
상기 제1 섬유기재와 제2 섬유기재로 사용되는 무기 섬유는 당업계에 공지된 것이라면 특별히 한정되지 않으나, 비제한적인 예로 유리 섬유를 들 수 있다. 또한, 상기 제1 섬유기재와 제2 섬유기재로 사용되는 유기 섬유도 당업계에 공지된 것이라면 특별히 한정되지 않으나, 비제한적인 예로 탄소섬유, 폴리파라페닐렌벤조비스옥사졸(PBO) 섬유, 아라미드섬유, 폴리피리도비스이미다졸(PIPD) 섬유, 폴리벤조티아졸(PBZT) 섬유 및 폴리아릴레이트(PAR) 섬유 등을 들 수 있다. 여기서, 제1 복합기재와 제2 복합기재의 제조효율 및 반도체 패키지의 물성 등을 고려할 때, 제1 섬유기재와 제2 섬유기재는 모두 유리 섬유인 것이 바람직하다.
한편, 제1 복합기재와 제2 복합기재를 이루는 제1 수지와 제2 수지도 서로 동일한 물질이거나 상이한 물질일 수 있다. 즉, 제1 수지와 제2 수지는 각각 열경화성 수지 또는 열가소성 수지일 수 있는데, 제1 수지가 열경화성 수지일 경우 제2 수지는 열가소성 수지이거나, 제1 수지가 열경화성 수지일 경우 제2 수지는 열가소성 수지일 수 있다. 또한, 제1 수지와 제2 수지가 모두 열경화성 수지이거나 모두 열가소성 수지일 수도 있다. 여기서, 반도체 패키지의 물성을 고려할 때, 제1 수지와 제2 수지는 모두 열경화성 수지(예를 들어, 에폭시 수지, 페놀 수지, 우레아 수지, 불포화 폴리에스테르 수지 등)인 것이 바람직하다. 특히, 제1 수지와 제2 수지를 열경화성 수지 중에서도 동일한 성분의 열경화성 수지를 사용할 경우(예를 들어, 제1 수지와 제2 수지 모두 에폭시 수지를 사용하는 경우) 외부에서 가해지는 온도 변화에 대해 절연층(11)과 보호층(30)이 유사한 물리적 거동을 보이게 되어, 반도체 칩을 중심으로 상하의 대칭성이 부여되기 때문에 패키지가 휘는 특성을 보다 최소화 할 수 있다.
본 발명의 반도체 패키지는 기판(10)과 보호층(30) 사이에 삽입되는 기능층(40)을 더 포함할 수 있다(도 2 참조). 상기 기능층(40)은 사용되는 물질에 따라 특정 기능을 수행하는 것으로, 기능층(40)을 이루는 물질은 반도체 패키지의 물성을 저하시키는 것이 아니라면 특별히 한정되지 않는다.
구체적으로, 기능층(40)이 접착성 물질로 이루어질 경우 기판(10)과 보호층(30)의 접착력(결합력)을 높이는 기능을 수행할 수 있으며, 방열성 물질로 이루어질 경우 반도체 칩(20)에서 발생하는 열을 외부로 내보내는 기능을 수행할 수 있다. 또한, 접착성 물질과 충진제가 혼합된 물질로 이루어질 경우 반도체 패키지의 기계적 강도를 높여 반도체 패키지가 휘는 특성을 보다 최소화하는 기능을 수행할 수도 있다. 또, 상기 보호층(30)과 같이 복합기재로 이루어질 경우도 반도체 패키지의 기계적 강도를 높이는 기능을 수행할 수 있다. 즉, 기능층(40)은 제3 섬유기재에 제3 수지가 함침된 제3 복합기재로 이루어져 반도체 패키지의 기계적 강도를 높이는 역할을 수행할 수 있는 것이다. 이때, 제3 섬유기재는 상기 제1 섬유기재 및 제2 섬유기재와 동일한 물질이거나 상이한 물질일 수 있으며, 제3 수지도 상기 제1 수지 및 제2 수지와 동일한 물질이거나 상이한 물질일 수 있다. 이와 같이 기능층(40)은 기판(10), 반도체 칩(20) 및 보호층(30) 상호간의 기능을 높여 반도체 패키지의 물성을 향상시키는 역할을 수행하는 것이다.
이러한 기능층(40)은 시트형태인데, 기판(10)과 보호층(30) 사이에 삽입한 후 보호층(30)을 가압할 경우 반도체 칩(20)에 전해지는 압력이 최소화되도록 도 3에 도시된 바와 같이 반도체 칩(20)과 대응되는 크기만큼의 홀(41)이 형성되어 있는 형태인 것이 바람직하다.
2. 반도체 패키지의 제조방법
본 발명은 반도체 패키지를 제조하는 방법을 제공하는데, 이에 대해 상세히 설명하면 다음과 같다.
먼저, 회로층과 절연층을 포함하는 기판 상에 반도체 칩을 실장하여 반도체 칩을 기판과 전기적으로 연결한다. 반도체 칩을 실장하고 전기적으로 연결하는 방법은 당업계에 공지된 것이라면 특별히 한정되지 않으나, 반도체 칩의 회로 단자면과 기판의 회로 단자면이 서로 맞붙는 형태의 플립 칩 본딩(Flip Chip bonding) 방식인 것이 바람직하다.
여기서, 플립 칩 본딩 방식을 적용할 경우 반도체 칩과 기판의 연결 부위를 보호하기 위한 언더필(under fill)이 필요할 수 있는데, 언더필을 하는 공정은 플립 칩 본딩과 동시에 이루어지거나 플립 칩 본딩 이후에 이루어질 수 있다.
다음, 반도체 칩 상에 반도체 칩을 보호하는 보호층을 적층한다. 구체적으로는 반도체 칩이 실장된 기판 상에 보호층을 적층하는 것이다. 여기서, 보호층은 제2 섬유기재에 제2 수지가 함침된 제2 복합기재이며, 제1 섬유기재에 제1 수지가 함침된 제1 복합기재를 사용하는 기판의 절연층과 동일 또는 유사한 구조 및/또는 물질로 이루어지는데 이에 대한 설명은 상기에서 설명한 바와 동일하므로 생략하도록 한다.
반도체 칩 상에 보호층을 적층하고 나면, 보호층을 프레스(press)하여 반도체 칩 및 기판과 결합시켜 보호층이 반도체 칩을 보호할 수 있도록 한다. 이때 프레스하는 시간, 온도 및 압력은 보호층이 반도체 칩 및 기판과 결합하고, 경화될 수 있는 정도의 조건이라면 특별히 한정되지 않는다.
한편, 보호층을 반도체 칩 상에 적층할 때 반도체 칩과 보호층 사이에 기능층을 삽입한 후 보호층을 프레스하여 보호층, 기능층 및 기판을 결합시켜 반도체 패키지를 제조할 수도 있다. 여기서, 기능층에 대한 설명은 상기에서 설명한 바와 동일하므로 생략하기로 한다.
이와 같이 본 발명은 보호층을 반도체 칩 상에 적층한 후 프레스하는 방식으로 반도체 패키지를 제조하기 때문에 별도의 몰딩을 위한 금형 제작이 필요 없고, 종래의 반도체 패키지 공정에서 사용되는 작업 기판의 크기를 대형화할 수 있어, 간편하면서도 저비용으로 반도체 패키지를 제조할 수 있다.
종래에는 반도체 패키지의 두께, 크기 및 종류에 따라 제작된 고가의 개별 금형에 반도체 칩이 실장된 기판을 투입한 후 에폭시 봉지재를 주입하여 몰딩하는 방식으로 반도체 패키지를 제조하기 때문에 반도체 패키지를 제조하는데 고비용이 소비되었다. 또한, 금형에 투입할 수 있는 기판의 개수 및 크기가 한정적이기 때문에 대량의 반도체 패키지를 제조하기 위해서는 그에 따른 금형 장비가 추가로 필요하게 되어 고비용이 소비되는 문제점이 있었다.
그러나, 본 발명은 반도체 칩이 실장된 기판 상에 보호층을 적층한 후 프레스하는 방식이기 때문에 몰딩 금형 장비 없이도 저비용으로 간편하게 반도체 패키지를 제조할 수 있다. 또한, 반도체 패키지의 두께, 크기 및 종류에 상관없이 프레스 장비를 호환하여 사용할 수 있어 장비 효율을 증대시킬 수 있다. 또, 금형 장비을 사용하지 않기 때문에 작업 기판의 크기를 대형화할 수 있고, 기판과 보호층이 적층된 조합을 다수 겹쳐서 한번에 프레스를 진행할 수 있어(PCB 제조 공법에서 적층시 사용되는 방법과 유사) 다량의 반도체 패키징을 저비용 및 고효율로 진행할 수 있다.
10: 기판
20: 반도체 칩
30: 보호층
40: 기능층

Claims (9)

  1. 회로층과 절연층을 포함하는 기판;
    상기 기판 상에 실장되는 반도체 칩;
    상기 반도체 칩 상에 적층되어 상기 반도체 칩의 적어도 일면과 접촉하고, 상기 반도체 칩을 보호하는 보호층; 및
    상기 기판과 보호층 사이에 삽입되고, 상기 반도체 칩과 대응되는 크기의 홀이 형성되어 있고, 상기 반도체 칩의 높이와 동일한 두께를 갖는 시트 형태의 기능층
    을 포함하되,
    상기 절연층은 제1 섬유기재에 제1 열경화성 수지가 함침된 제1 복합기재이고,
    상기 보호층은 상기 제1 섬유기재와 동일한 제2 섬유기재에 상기 제1 열경화성 수지와 동일한 제2 열경화성 수지가 함침된 제2 복합기재이며,
    상기 기능층은 a) 접착성 물질, b) 방열성 물질, 및 c) 접착성 물질 및 충진제의 혼합물로 이루어진 군에서 선택된 물질로 이루어진 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 섬유기재와 제2 섬유기재는 서로 동일하고, 무기 섬유 또는 유기 섬유인 것을 특징으로 하는 반도체 패키지.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 반도체 칩은 플립 칩 본딩(flip chip bonding) 방식으로 상기 기판에 실장된 것을 특징으로 하는 반도체 패키지.
  8. 회로층과 절연층을 포함하는 기판 상에 반도체 칩을 실장하는 단계;
    상기 반도체 칩과 대응되는 크기의 홀이 형성되어 있고, 상기 반도체 칩의 높이와 동일한 두께를 갖는 시트 형태의 기능층을, 상기 기판 및 반도체 칩 상에 적층하는 단계;
    상기 반도체 칩을 보호하는 보호층을 상기 기능층 및 상기 반도체 칩 상에 적층하는 단계; 및
    상기 보호층을 프레스하여 상기 보호층을 상기 기능층의 표면 및 상기 반도체 칩의 표면과 접촉시키는 단계를 포함하되,
    상기 절연층은 제1 섬유기재에 제1 열경화성 수지가 함침된 제1 복합기재이고,
    상기 보호층은 상기 제1 섬유기재와 동일한 제2 섬유기재에 상기 제1 열경화성 수지와 동일한 제2 열경화성 수지가 함침된 제2 복합기재이고,
    상기 기능층은 a) 접착성 물질, b) 방열성 물질, 및 c) 접착성 물질 및 충진제의 혼합물로 이루어진 군에서 선택된 물질로 이루어진 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 삭제
KR1020120145417A 2012-12-13 2012-12-13 반도체 패키지 및 이의 제조방법 KR102041625B1 (ko)

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* Cited by examiner, † Cited by third party
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KR101667457B1 (ko) * 2014-12-22 2016-10-18 주식회사 두산 반도체 패키지
KR102077885B1 (ko) * 2016-08-30 2020-02-14 주식회사 두산 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150717A (ja) * 1999-11-25 2000-05-30 Matsushita Electric Works Ltd 表面実装用の半導体パッケ―ジ
KR100798886B1 (ko) * 2006-08-21 2008-01-29 엘지전자 주식회사 인쇄 회로기판의 제조방법 및 이에 의해 제조된 인쇄회로기판
JP2010118650A (ja) * 2008-10-16 2010-05-27 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101679657B1 (ko) * 2010-09-29 2016-11-25 삼성전자주식회사 유리섬유를 이용한 웨이퍼 레벨 몰드 형성방법 및 그 방법에 의한 웨이퍼 구조

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150717A (ja) * 1999-11-25 2000-05-30 Matsushita Electric Works Ltd 表面実装用の半導体パッケ―ジ
KR100798886B1 (ko) * 2006-08-21 2008-01-29 엘지전자 주식회사 인쇄 회로기판의 제조방법 및 이에 의해 제조된 인쇄회로기판
JP2010118650A (ja) * 2008-10-16 2010-05-27 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

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