CN103681377B - 带有底部金属基座的半导体器件及其制备方法 - Google Patents

带有底部金属基座的半导体器件及其制备方法 Download PDF

Info

Publication number
CN103681377B
CN103681377B CN201310173045.4A CN201310173045A CN103681377B CN 103681377 B CN103681377 B CN 103681377B CN 201310173045 A CN201310173045 A CN 201310173045A CN 103681377 B CN103681377 B CN 103681377B
Authority
CN
China
Prior art keywords
metal
plastic
metal base
sealed body
plastic packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310173045.4A
Other languages
English (en)
Other versions
CN103681377A (zh
Inventor
哈姆扎·耶尔马兹
薛彦迅
鲁军
鲁明朕
霍炎
陆爱华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alpha and Omega Semiconductor Cayman Ltd
Original Assignee
Alpha and Omega Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/602,144 external-priority patent/US8853003B2/en
Application filed by Alpha and Omega Semiconductor Inc filed Critical Alpha and Omega Semiconductor Inc
Publication of CN103681377A publication Critical patent/CN103681377A/zh
Application granted granted Critical
Publication of CN103681377B publication Critical patent/CN103681377B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明涉及一种功率半导体器件的制备方法，更确切的说，本发明旨在提供一种带有底部金属基座的半导体器件及其制备方法。提供包含多个金属基座的引线框架，在每个金属基座的正面粘贴一个正面覆盖有顶部塑封层和背面覆盖有背部金属层的晶片，将各金属基座、连接部、带有顶部塑封层与背部金属层的晶片予以包覆的塑封体，对塑封体和连接部实施切割，以将塑封体、各金属基座及各带有顶部塑封层与背部金属层的晶片分离成多个单独的半导体器件。

Description

带有底部金属基座的半导体器件及其制备方法
技术领域
本发明涉及一种功率半导体器件的制备方法，更确切的说，本发明旨在提供一种带有底部金属基座的半导体器件及其制备方法。
背景技术
功率器件的功耗一般比较大，基于提高器件电气性能和散热性能的考虑，通常是将器件的一部分金属电极从包覆芯片的塑封材料中外露出来，以期获得最佳的散热效果。例如美国专利申请US2003/0132531A1中就展示了一种芯片底部电极外露并用于支持表面贴装技术的半导体封装结构24，如图1A所示，金属罐状结构12的凹槽内设置有功率芯片MOSFET10，MOSFET10一侧的漏极通过导电银浆14粘贴在金属罐状结构12的凹槽底部，从而其漏极被传导到金属罐状结构12的凸起边缘22上，而MOSFET10另一侧的源极接触端18和栅极接触端则刚好与凸起边缘22位于同一侧。在金属罐状结构12的凹槽内的围绕在MOSFET10周围的空隙处还填充有低应力高粘合能力的导电材料16。虽然该封装结构24在一定程度上解决了散热问题，但要制备金属罐状结构12这样的物体，在实际生产中其成本不菲，而且要求MOSFET10被刚好放置并粘贴在罐状结构12内是比较难以操作和控制的。
在如图1B所示的另一些功率器件的封装类型中，除了MOSFET30正面原本就已经设计的焊垫35b之外，MOSFET30背面的电极33通过额外设计的通孔32及其内部填充的导电材料连接到其正面的焊垫35a上，MOSFET30被塑封层36和一个带有中空的腔体的塑封外壳34所密封，焊垫35a、35b通过金属凸块37与外部电路互连。但是由于电极33为一较薄的金属化层，其相对于外壳34的厚度来说就显得非常薄，导致其散热效果不佳。
正是基于这些问题，提出了本发明的各种实施方式。
发明内容
本发明提供一种带有底部金属基座的半导体器件的制备方法，包括以下步骤：
提供包含多个金属基座的一引线框架，相邻的金属基座通过一个或多个连接部相互连接，每个连接部均包括其背面设置的以沿着远离该背面的方向延伸的支撑部，所有支撑部的端面均共面；
在每个金属基座的正面粘贴一个正面覆盖有顶部塑封层和背面覆盖有背部金属层的晶片，且所述背部金属层粘贴至金属基座的正面；
形成将各金属基座、连接部、带有顶部塑封层与背部金属层的晶片予以包覆的塑封体，其包覆方式为使顶部塑封层的上表面、支撑部的端面从塑封体中外露；
对相邻金属基座之间的叠层实施切割，该叠层包括塑封体和连接部，以将塑封体、各金属基座及各带有顶部塑封层与背部金属层的晶片分离成多个单独的半导体器件。
上述的方法，形成所述塑封体之前，先将一层粘贴膜粘附至各支撑部的端面及将另一粘贴膜粘附至各顶部塑封层的上表面，并在形成所述塑封体之后，将该两层粘贴膜剥离掉。
上述的方法，利用塑封料形成所述塑封体之后，还包括在所述塑封体的与顶部塑封层的上表面共面的表面上实施研磨的步骤，以除去塑封料覆盖在顶部塑封层的上表面的溢料部分。
上述的方法，每个晶片及其顶部塑封层、背部金属层各自周边外侧所包覆的所述塑封体经切割后形成包覆在它们周边外侧的一个第一侧部塑封体。
上述的方法，每个金属基座周边外侧所包覆的所述塑封体经切割后形成包覆在它周边外侧的一个第二侧部塑封体。
上述的方法，每个金属基座周边外侧所包覆的所述塑封体被完全切割掉，使金属基座的侧面是裸露的。
上述的方法，所述金属基座的厚度小于支撑部的端面到金属基座的正面所在平面间的距离，使每个金属基座的背面被所述塑封体包覆住，且包覆在该背面处的塑封体经切割后形成一底部塑封层。
上述的方法，所述金属基座的厚度等于支撑部的端面到金属基座的正面所在平面间的距离，金属基座的背面与所述端面共面，且塑封体的包覆方式为使金属基座的背面从塑封体中外露。
上述的方法，在金属基座的背面靠近其周边处形成有凹陷于其背面的并且竖截面呈台阶状的一环形凹槽，并在完成对所述叠层实施切割后，填充在该凹槽内的塑封体被分割形成一个环形塑封体。
上述的方法，所述连接部及其支撑部为一“T”形结构。
上述的方法，所述支撑部为一个沟道形结构，包括一平行于金属基座的沉降部分以及连接在其两侧的并将其连接在连接部上的两个侧翼。
在一些实施方式中，本发明提供一种带有底部金属基座的半导体器件，包括：
一正面覆盖有顶部塑封层和背面覆盖有背部金属层的晶片，并在所述晶片正面设置有多个金属凸块，以及顶部塑封层包覆在各金属凸块侧壁的周围并使金属凸块从顶部塑封层中予以外露；
一金属基座，所述晶片以其背部金属层粘贴至金属基座的正面的方式安装在所述金属基座上；
一包覆在所述金属基座的背面的底部塑封层；
一包覆在晶片和顶部塑封层及背部金属层各自周边外侧的第一侧部塑封体。
上述的带有底部金属基座的半导体器件，每个金属基座周边外侧包覆有一个第二侧部塑封体，并且第一、第二侧部塑封体和所述底部塑封层是一体化的结构。
上述的带有底部金属基座的半导体器件，每个金属基座的侧面是裸露的，并且第一侧部塑封体、底部塑封层被金属基座隔离开。
在一些实施方式中，本发明提供一种带有底部金属基座的半导体器件，包括：
一正面覆盖有顶部塑封层和背面覆盖有背部金属层的晶片，并在所述晶片正面设置有多个金属凸块，以及顶部塑封层包覆在各金属凸块侧壁的周围并使金属凸块从顶部塑封层中予以外露；
一金属基座，所述晶片以其背部金属层粘贴至金属基座的正面的方式安装在所述金属基座上；
其中，在金属基座的背面靠近其周边处形成有凹陷于其背面的并且竖截面呈台阶状的一环形凹槽，在该凹槽内填充有一个环形塑封体；
一包覆在晶片和顶部塑封层及背部金属层各自周边外侧的第一侧部塑封体。
上述的带有底部金属基座的半导体器件，每个金属基座周边外侧包覆有一个第二侧部塑封体，并且第一、第二侧部塑封体和所述底部塑封层是一体化的结构。
上述的带有底部金属基座的半导体器件，每个金属基座的侧面是裸露的，并且第一侧部塑封体和环形塑封体被金属基座隔离开。
本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1A～1B是背景技术涉及的封装类型。
图2A～2J是本发明减薄晶圆并获得正面带有顶部塑封层和背面带有背部金属层的晶片的流程示意图。
图3A是本发明中第一种引线框架的俯视图。
图3B～3E是图3A中引线框架的剖面图。
图4A～4D是利用图3A中引线框架实施封装的流程示意图。
图5A～5C是利用图3A中引线框架的另一种结构类型实施封装的流程示意图。
图6A～6B是利用图3A中引线框架形成的半导体器件的剖面结构示意图。
图7A是本发明中第二种引线框架的俯视图。
图7B～7E是图7A中引线框架的剖面图。
图8A～8D是利用图7A中引线框架实施封装的流程示意图。
图9A～9B是利用图7A中引线框架形成的半导体器件的剖面结构示意图。
具体实施方式
参见图2A所示的晶圆100的竖截面图，晶圆100通常包含有大量铸造连接在一起的芯片，其正面设置有多条纵向及横向的切割道（scribe line），来界定相邻芯片之间的边界，并可以据此作为切割参照目标而在后续的切割工艺中将各芯片从晶圆上分离下来。而且任意一个芯片的正面均预先制备有若干个金属焊垫110来作为芯片接电源、GND的电极，或是与外界电路进行信号传输的端口等。一般通常会先在各焊垫110上镀上一层凸点下金属层UBM（未示出），例如Ni/Au，然后再将金属凸块111焊接在各焊垫110上，典型的金属凸块111如焊锡球，或球状或柱状或楔形等各种形状的铜块或其他金属体等，然后形成第一塑封层120覆盖在晶圆100的正面，第一塑封层120通常是利用环氧树脂类的塑封料作为原料来制备。在一个可选实施例中，第一塑封层120仅仅是覆盖在晶圆100正面的中心区域，并没有将其正面的所有区域完全覆盖住，如图2C的竖截面图，第一塑封层120的横截面大体上也是圆形，其半径小于晶圆的半径，所以会在晶圆100正面靠近其边缘处留下未被第一塑封层120所覆盖的一个第一环形区103，并且每条切割道的两端籍此而延伸至第一环形区103内。
如图2C～2D所示，如果第一塑封层120完全将各金属凸块111包覆住，还需要研磨减薄第一塑封层120，直至金属凸块111从第一塑封层120中外露出来。之后可沿每条切割道延伸至第一环形区103内的两端构成的直线对第一塑封层120实施切割，如图2E所示在第一塑封层120上切割出多条长条状的槽体结构来作为基准线121。由于第一塑封层120的物理支撑作用，增加了晶圆100的机械强度，所以晶圆100可以研磨得足够薄。在图2F中，翻转晶圆100至其背面的一侧朝上，利用未示意出的研磨轮在晶圆100背面的中心区域进行研磨，形成一圆形凹槽150并籍此获得晶圆的薄型化区域，此步骤中，同时保留晶圆100周边部分的原始厚度，所以在其背面的一侧，靠近其边缘处形成了一支撑环100a。设定圆形凹槽150的半径小于第一塑封层120的半径，则支撑环100a具有与第一塑封层120形成交叠的部分，这进一步提高了晶圆的机械强度。
之后如图2G～2H所示，在减薄背面沉积一层金属层130，然后利用激光切割的方式将晶圆100的带有支撑环100a的周边部分切割掉。如图2I所示，翻转晶圆100至其带有的金属层130的减薄背面的一侧朝下，并在金属层130上粘附一层粘贴膜140，沿着基准线121对第一塑封层120及晶圆100和金属层130实施切割，从而将它们分离成多颗单独的初级半导体器件200A，以备对其进行二次封装。如图2J所示，切割刀240在它们中形成了切口115，并且晶圆100经切割后形成多颗独立的晶片101，第一塑封层120经切割后形成覆盖在晶片101正面的顶部塑封层120'，金属层130经切割后形成位于晶片101背面的底部金属层130'。在初级器件200A中，包含晶片101、顶部塑封层120'、底部金属层130'，和焊接在晶片101的焊垫110上的金属凸块111，其顶部塑封层120'包覆在各金属凸块111的侧壁的周围，金属凸块111均从顶部塑封层120'中外露。
在图3A中，引线框架3000包含了多个金属基座300，这些基座300呈阵列式排列，并且相邻的金属基座300通过一个或多个连接部301相互连接，每个连接部301均包括设置在其背面一侧的以沿着远离该背面的方向延伸的支撑部302，其延伸的方向与引线框架3000所在的平面正交，并且所有支撑部302的端面302a也即各底面均共面。为了更详尽的介绍引线框架3000的结构，其中，图3B、3C、3D、3E分别是引线框架3000沿着虚线AA、BB、CC、DD的竖截面图。在该实施方式中，基座300的正面及相对的背面之间的厚度值T1，要小于支撑部302的端面302a到基座302的正面所在的平面之间的距离T2。
在图4A中，将初级半导体器件200A安装到基座302上，即通过粘合材料305，在每个金属基座302的正面粘贴一个正面覆盖有顶部塑封层120'和背面覆盖有背部金属层130'的晶片101，并且晶片101以其背部金属层130'粘贴至金属基座302的正面的方式安装在基座302上。然后如图4B～4C所示，先将一粘贴膜311粘附至各支撑部302的端面302a上，并将另一粘贴膜312粘附在各顶部塑封层120'的上表面，实际上，在塑封的步骤中，在合拢的模腔内，平铺张开的粘贴膜311、312分别被抵压在塑封设备的模腔顶壁和模腔底部，塑封料被注入在粘贴膜311、312之间，待塑封料受热固化之后，便形成了如图所示的塑封体307。塑封体307将各金属基座300、连接部301、带有顶部塑封层120'与背部金属层130'的晶片101予以包覆，其包覆方式为使顶部塑封层120'的上表面、支撑部302的端面302a从塑封体307中外露。因为固化前呈熔融态的塑封料在受到压力的条件下很容易侵入到顶部塑封层120'的上表面与粘贴膜312之间，以致形成溢料部分（未示出），导致将金属凸块111被覆盖住，所以形成塑封体307之后，通常还包括在塑封体307的与顶部塑封层120'的上表面共面的表面上实施轻度研磨的步骤，以除去塑封料覆盖在顶部塑封层120'的上表面的溢料部分。在剥离粘贴膜311、312之后，如图4D，对相邻金属基座300之间的叠层实施切割，该叠层包括了塑封体307和连接部301，以将塑封体307、各金属基座300及带有顶部塑封层120'与背部金属层130'的各晶片101分离成多个单独的半导体器件350。
上述实施例中，如果使用的粘合材料305为导电银胶，则在执行晶片的粘贴步骤之前，引线框架3000本身就会带有一个粘贴膜311附着在各端面302a上。另一种情况是，如果使用的粘合材料305为焊锡膏，则需要在完成晶片的粘贴步骤之后，才在各端面302a上粘附一层粘贴膜311。而粘贴膜312则是先行被附着在模腔的顶壁，待完成晶片粘贴步骤之后，引线框架3000被传送至上下模腔间，上下模腔在合模之后粘贴膜312自然就会粘附在各顶部塑封层120'的上表面。
参见图4D，显示了半导体器件350沿着前述图3A中虚线AA的方向的竖截面示意图，而图6A～6B则显示了半导体器件350沿着图3A中虚线DD的方向的竖截面示意图。每个晶片101及其顶部塑封层120'、背部金属层130'各自周边外侧所包覆的所述塑封体307经切割后，形成包覆在它们周边外侧的一个第一侧部塑封体307a。通常，切口355的宽度取决于切割刀的宽度，也是一个可以人为控制和调节的值，这也决定了基座300的周边侧面是裸露的还是被包覆住。例如在图6A中，每个金属基座300周边外侧所包覆的所述塑封体307没有被完全去除，并且经切割后形成包覆在它周边外侧的一个第二侧部塑封体307c。其中，彼此邻接的第一侧部塑封体307a、第二侧部塑封体307c均是方筒状的外壳结构，前者的厚度大于后者。鉴于每个金属基座300的背面在塑封步骤中也被塑封体307包覆住，并且包覆在该背面处的塑封体307经切割后形成一个底部塑封层307b，此时其与第二侧部塑封体307c连接，并且在形成图6A的器件的切割步骤中，第一侧部塑封体307a、第二侧部塑封体307c、底部塑封层307b为一体成形的结构。在另一些可选实施方式中，如图6B，在半导体器件350'中，每个金属基座300周边外侧所包覆的塑封体307被毫无保留的切割掉，使得金属基座300的侧面是裸露的，此时第一侧部塑封体307a、底部塑封层307b被金属基座300隔离开。在图6A～6B这样的实施方式中，金属基座300无须作为与外部电路进行电性连接的接触端，此时晶片101可以是共漏极双MOSFET类的垂直式功率芯片。
在图4A～4D的方式中，引线框架3000的结构类型可以通过对原始厚度为T2的金属平板实施刻蚀来制备，此时连接部301及其支撑部302为一“T”形结构，而在图5A～5B的实施方式中，另一种结构的引线框架3000'的结构类型可以通过对原始厚度为T1的金属平板实施压印或冲压来制备。原始厚度T1小于端面3021a到基座300正面所在平面的距离T2。在图5A中，连接部301所包含的支撑部3020为一个沟道形结构，包括一平行于金属基座300的沉降部分3021以及连接在其两侧的两个侧翼3022，该侧翼3022将沉降部分3021连接在连接部301上，沉降部分3021的底面即端面3021a。如图5C，任何两个相邻的基座300间的支撑部3020具有的沟道所延伸的方向，与该两个基座300之间的对称中心线相重合或平行。带有支撑部3020的连接部301在类似图4D的后续切割步骤中同样被切割掉。
如图7A～7E所示，引线框架4000与图3A的引线框架在结构上并无较大的区别，差异仅仅在于，引线框架4000中金属基座300的厚度等于支撑部302的端面302a到金属基座300的正面所在平面间的距离T2，换言之，金属基座300的背面与端面302a共面。其中，图7B、7C、7D、7E分别是引线框架4000沿着虚线AA、BB、CC、DD的竖截面图，引线框架4000也可以通过对原始厚度为T2的金属平板实施刻蚀来制备。
在一些实施方式中，在每个金属基座300的背面靠近其周边处形成有凹陷于其背面的并且竖截面呈台阶状的一环形凹槽300a，如图7D～7E。图8A～8D是利用引线框架4000来制备半导体器件的方法示意图，其封装流程与图4A～4D大致相同，但是塑封体307的包覆方式为使金属基座300的背面从塑封体307中外露，并且在完成对前述叠层实施切割后，填充在该凹槽300a内的塑封体307被分割形成了一个环形塑封体307d。与图6A～6B类似，图9A～9B是半导体器件450沿着图7A中虚线DD的方向的竖截面示意图。在一些实施方式中，每个晶片101及其顶部塑封层120'、背部金属层130'各自周边外侧所包覆的所述塑封体307经切割后，形成包覆在它们周边外侧的一个第一侧部塑封体307a，每个金属基座300周边外侧所包覆的所述塑封体307经切割后，形成包覆在它周边外侧的一个第二侧部塑封体307c。其中，相互邻接的第一侧部塑封体307a、第二侧部塑封体307c均是方筒状的外壳结构，前者的厚度大于后者，而且环形塑封体307d与第二侧部塑封体307c连接，并且在图8D的切割步骤中，第一侧部塑封体307a、第二侧部塑封体307c、环形塑封体307d为一体成形的结构。在另一些可选实施方式中，如图9B，每个金属基座300周边外侧所包覆的塑封体307被毫无保留的切割掉，使金属基座300的侧面是裸露的，此时第一侧部塑封体307a、环形塑封体307d被金属基座300隔离开。此时金属基座300背面是外露的，可以作为与外部电路进行电性及机械连接的接触端，在一些实施方式中，晶片101为垂直式的功率芯片，电流由其正面流向背面或相反的方向，典型的如MOSFET等，其多个焊垫110中至少分别包括作为源极、栅极的焊垫，而底部金属层130'则为漏极。
以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (13)

1.一种带有底部金属基座的半导体器件的制备方法，其特征在于，包括以下步骤：
提供包含多个金属基座的一引线框架，相邻的金属基座通过一个或多个连接部相互连接，每个连接部均包括其背面设置的以沿着远离该背面的方向延伸的支撑部，所有支撑部的端面均共面；
在每个金属基座的正面粘贴一个正面覆盖有顶部塑封层和背面覆盖有背部金属层的晶片，且所述背部金属层粘贴至金属基座的正面；
形成将各金属基座、连接部、带有顶部塑封层与背部金属层的晶片予以包覆的塑封体，其包覆方式为使顶部塑封层的上表面、支撑部的端面从塑封体中外露；
对相邻金属基座之间的叠层实施切割，该叠层包括塑封体和连接部，以将塑封体、各金属基座及各带有顶部塑封层与背部金属层的晶片分离成多个单独的半导体器件。
2.如权利要求1所述的方法，其特征在于，形成所述塑封体之前，先将一层粘贴膜粘附至各支撑部的端面及将另一粘贴膜粘附至各顶部塑封层的上表面，并在形成所述塑封体之后，将该两层粘贴膜剥离掉。
3.如权利要求1所述的方法，其特征在于，利用塑封料形成所述塑封体之后，还包括在所述塑封体的与顶部塑封层的上表面共面的表面上实施研磨的步骤，以除去塑封料覆盖在顶部塑封层的上表面的溢料部分。
4.如权利要求1所述的方法，其特征在于，每个晶片及其顶部塑封层、背部金属层各自周边外侧所包覆的所述塑封体经切割后形成包覆在它们周边外侧的一个第一侧部塑封体。
5.如权利要求4所述的方法，其特征在于，每个金属基座周边外侧所包覆的所述塑封体经切割后形成包覆在它周边外侧的一个第二侧部塑封体。
6.如权利要求4所述的方法，其特征在于，每个金属基座周边外侧所包覆的所述塑封体被完全切割掉，使金属基座的侧面是裸露的。
7.如权利要求1所述的方法，其特征在于，所述金属基座的厚度小于支撑部的端面到金属基座的正面所在平面间的距离，使每个金属基座的背面被所述塑封体包覆住，且包覆在该背面处的塑封体经切割后形成一底部塑封层。
8.如权利要求1所述的方法，其特征在于，所述金属基座的厚度等于支撑部的端面到金属基座的正面所在平面间的距离，金属基座的背面与所述端面共面，且塑封体的包覆方式为使金属基座的背面从塑封体中外露。
9.如权利要求8所述的方法，其特征在于，在金属基座的背面靠近其周边处形成有凹陷于其背面的并且竖截面呈台阶状的一环形凹槽，并在完成对所述叠层实施切割后，填充在该凹槽内的塑封体被分割形成一个环形塑封体。
10.如权利要求1所述的方法，其特征在于，所述连接部及其支撑部为一“T”形结构。
11.如权利要求1所述的方法，其特征在于，所述支撑部为一个沟道形结构，包括一平行于金属基座的沉降部分以及连接在其两侧的并将其连接在连接部上的两个侧翼。
12.一种带有底部金属基座的半导体器件，其特征在于，包括：
一正面覆盖有顶部塑封层和背面覆盖有背部金属层的晶片，并在所述晶片正面设置有多个金属凸块，以及顶部塑封层包覆在各金属凸块侧壁的周围并使金属凸块从顶部塑封层中予以外露；
一金属基座，所述晶片以其背部金属层粘贴至金属基座的正面的方式安装在所述金属基座上；
一包覆在所述金属基座的背面的底部塑封层；
一包覆在晶片和顶部塑封层及背部金属层各自周边外侧的第一侧部塑封体；
每个金属基座周边外侧包覆有一个第二侧部塑封体，并且第一、第二侧部塑封体和所述底部塑封层是一体化的结构。
13.一种带有底部金属基座的半导体器件，其特征在于，包括：
一正面覆盖有顶部塑封层和背面覆盖有背部金属层的晶片，并在所述晶片正面设置有多个金属凸块，以及顶部塑封层包覆在各金属凸块侧壁的周围并使金属凸块从顶部塑封层中予以外露；
一金属基座，所述晶片以其背部金属层粘贴至金属基座的正面的方式安装在所述金属基座上；
其中，在金属基座的背面靠近其周边处形成有凹陷于其背面的并且竖截面呈台阶状的一环形凹槽，在该凹槽内填充有一个环形塑封体；
一包覆在晶片和顶部塑封层及背部金属层各自周边外侧的第一侧部塑封体；
其中，每个金属基座周边外侧包覆有一个第二侧部塑封体，并且第一、第二侧部塑封体是一体化的结构。
CN201310173045.4A 2012-09-01 2013-05-10 带有底部金属基座的半导体器件及其制备方法 Active CN103681377B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/602,144 US8853003B2 (en) 2011-08-09 2012-09-01 Wafer level chip scale package with thick bottom metal exposed and preparation method thereof
US13/602,144 2012-09-01

Publications (2)

Publication Number Publication Date
CN103681377A CN103681377A (zh) 2014-03-26
CN103681377B true CN103681377B (zh) 2016-09-14

Family

ID=50318551

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201310173045.4A Active CN103681377B (zh) 2012-09-01 2013-05-10 带有底部金属基座的半导体器件及其制备方法
CN201310173515.7A Active CN103681535B (zh) 2012-09-01 2013-05-10 带有厚底部基座的晶圆级封装器件及其制备方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201310173515.7A Active CN103681535B (zh) 2012-09-01 2013-05-10 带有厚底部基座的晶圆级封装器件及其制备方法

Country Status (2)

Country Link
CN (2) CN103681377B (zh)
TW (2) TWI529893B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9412662B2 (en) * 2014-01-28 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and approach to prevent thin wafer crack
TWI539562B (zh) * 2014-03-31 2016-06-21 Quaternary planar pinless package structure and its manufacturing method
CN105374773A (zh) * 2014-08-25 2016-03-02 万国半导体股份有限公司 Mcsp功率半导体器件及制备方法
TWI567889B (zh) * 2014-08-29 2017-01-21 萬國半導體股份有限公司 用於帶有厚背面金屬化的模壓晶片級封裝的晶圓製作方法
CN104766842B (zh) * 2015-03-23 2017-09-08 广东美的制冷设备有限公司 智能功率模块及其制造方法
CN106340496B (zh) * 2015-05-15 2019-06-04 无锡超钰微电子有限公司 芯片封装结构及其制造方法
TWI606555B (zh) 2015-05-15 2017-11-21 尼克森微電子股份有限公司 晶片封裝結構及其製造方法
CN105140211A (zh) * 2015-07-14 2015-12-09 华进半导体封装先导技术研发中心有限公司 一种fan-out的封装结构及其封装方法
JP6703826B2 (ja) * 2015-12-02 2020-06-03 日東電工株式会社 フィルム貼り合わせ方法
CN106024646A (zh) * 2016-06-01 2016-10-12 南通富士通微电子股份有限公司 半导体器件的全包覆圆片级封装方法
CN107777657A (zh) * 2016-08-25 2018-03-09 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制备方法和电子装置
CN106684054A (zh) * 2017-03-10 2017-05-17 中芯长电半导体（江阴）有限公司 一种晶圆片级芯片规模封装结构及其制备方法
CN108962767B (zh) 2017-05-22 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP6890893B2 (ja) * 2017-08-08 2021-06-18 株式会社ディスコ 金属が露出した基板の加工方法
CN108336037B (zh) * 2017-09-30 2022-02-11 中芯集成电路（宁波）有限公司 一种晶圆级系统封装结构和电子装置
CN107910305B (zh) * 2017-12-28 2023-08-29 江阴长电先进封装有限公司 一种圆片级背金芯片的封装结构及其封装方法
CN109065518B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装阵列
CN109065519B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装器件
CN109671635B (zh) * 2018-12-26 2023-12-29 合肥矽迈微电子科技有限公司 芯片封装方法及封装体
US11901113B2 (en) 2019-01-07 2024-02-13 Delta Electronics (Shanghai) Co., Ltd. Inversely coupled inductor and power supply module
US11063525B2 (en) 2019-01-07 2021-07-13 Delta Electronics (Shanghai) Co., Ltd. Power supply module and manufacture method for same
CN111415908B (zh) * 2019-01-07 2022-02-22 台达电子企业管理（上海）有限公司 电源模块、芯片嵌入式封装模块及制备方法
WO2020149936A1 (en) * 2019-01-18 2020-07-23 Applied Materials, Inc. Heated pedestal design for improved heat transfer and temperature uniformity
CN110797315B (zh) * 2019-11-06 2021-06-11 烟台睿创微纳技术股份有限公司 一种晶圆级封装分割方法及晶圆级封装器件
CN113035793A (zh) * 2019-12-25 2021-06-25 珠海格力电器股份有限公司 芯片的制作方法
CN111162037B (zh) * 2019-12-31 2023-09-26 中芯集成电路（宁波）有限公司 芯片转移到晶圆的方法
CN111816624A (zh) * 2020-07-20 2020-10-23 宁波力源科技有限公司 一种晶圆级芯片封装结构及其封装工艺
CN112331568B (zh) * 2020-11-04 2022-12-23 青岛歌尔微电子研究院有限公司 芯片防溢胶封装方法
US11430762B2 (en) * 2020-12-30 2022-08-30 Alpha And Omega Semiconductor International Lp Method for semi-wafer level packaging
TWI784847B (zh) * 2021-12-17 2022-11-21 力成科技股份有限公司 封裝結構及其製造方法
CN114530427A (zh) * 2022-01-12 2022-05-24 广东致能科技有限公司 半导体封装结构及其制备方法、电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6354485B1 (en) * 1996-10-24 2002-03-12 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies
TW201123391A (en) * 2009-11-11 2011-07-01 Lg Innotek Co Ltd Lead frame and manufacturing method of the same
CN102456654A (zh) * 2010-10-29 2012-05-16 万国半导体股份有限公司 无衬底的功率器件封装

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000036518A (ja) * 1998-07-16 2000-02-02 Nitto Denko Corp ウェハスケールパッケージ構造およびこれに用いる回路基板
JP3516592B2 (ja) * 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
JP2000114426A (ja) * 1998-10-07 2000-04-21 Mitsui High Tec Inc 片面樹脂封止型半導体装置
US6160311A (en) * 1999-06-14 2000-12-12 First International Computer Inc. Enhanced heat dissipating chip scale package method and devices
KR100412133B1 (ko) * 2001-06-12 2003-12-31 주식회사 하이닉스반도체 웨이퍼 레벨 칩크기 패키지 및 그의 제조방법
JP3868777B2 (ja) * 2001-09-11 2007-01-17 株式会社東芝 半導体装置
WO2003042433A1 (en) * 2001-11-13 2003-05-22 Acm Research, Inc. Electropolishing assembly and methods for electropolishing conductive layers
JP3877150B2 (ja) * 2002-01-28 2007-02-07 日本電気株式会社 ウェーハレベル・チップスケール・パッケージの製造方法
US6943056B2 (en) * 2002-04-16 2005-09-13 Renesas Technology Corp. Semiconductor device manufacturing method and electronic equipment using same
TW569376B (en) * 2002-11-28 2004-01-01 Dura Tek Inc Multi(dual)-piece wafer retaining ring and method for fabricating the same
US6862127B1 (en) * 2003-11-01 2005-03-01 Fusao Ishii High performance micromirror arrays and methods of manufacturing the same
US7084494B2 (en) * 2004-06-18 2006-08-01 Texas Instruments Incorporated Semiconductor package having integrated metal parts for thermal enhancement
US20060258276A1 (en) * 2005-05-16 2006-11-16 Chien-Min Sung Superhard cutters and associated methods
TWI273682B (en) * 2004-10-08 2007-02-11 Epworks Co Ltd Method for manufacturing wafer level chip scale package using redistribution substrate
KR100752713B1 (ko) * 2005-10-10 2007-08-29 삼성전기주식회사 이미지센서의 웨이퍼 레벨 칩 스케일 패키지 및 그제조방법
KR100769722B1 (ko) * 2006-10-10 2007-10-24 삼성전기주식회사 이미지센서의 웨이퍼 레벨 칩 스케일 패키지 및 그제조방법
US20090032871A1 (en) * 2007-08-01 2009-02-05 Louis Vervoort Integrated circuit with interconnected frontside contact and backside contact
JP5414219B2 (ja) * 2008-08-21 2014-02-12 ラピスセミコンダクタ株式会社 ウエハレベルｃｓｐにおける絶縁性テスト方法及びこれに用いるｔｅｇパターン
US20100193950A1 (en) * 2009-01-30 2010-08-05 E.I.Du Pont De Nemours And Company Wafer level, chip scale semiconductor device packaging compositions, and methods relating thereto
US8518749B2 (en) * 2009-06-22 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated heat spreader frame with embedded semiconductor die
US8486757B2 (en) * 2009-11-25 2013-07-16 Infineon Technologies Ag Semiconductor device and method of packaging a semiconductor device with a clip
TW201218468A (en) * 2010-10-26 2012-05-01 Bridge Semiconductor Corp Semiconductor chip assembly with bump/base heat spreader and cavity in bump

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6354485B1 (en) * 1996-10-24 2002-03-12 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies
TW201123391A (en) * 2009-11-11 2011-07-01 Lg Innotek Co Ltd Lead frame and manufacturing method of the same
CN102456654A (zh) * 2010-10-29 2012-05-16 万国半导体股份有限公司 无衬底的功率器件封装

Also Published As

Publication number Publication date
TW201411799A (zh) 2014-03-16
CN103681377A (zh) 2014-03-26
CN103681535A (zh) 2014-03-26
CN103681535B (zh) 2016-10-19
TW201411743A (zh) 2014-03-16
TWI529893B (zh) 2016-04-11
TWI512851B (zh) 2015-12-11

Similar Documents

Publication Publication Date Title
CN103681377B (zh) 带有底部金属基座的半导体器件及其制备方法
CN104124176B (zh) 制备应用在倒装安装工艺上的半导体器件的方法
US10573794B2 (en) Method of packaging CSP LED and CSP LED
US9653383B2 (en) Semiconductor device with thick bottom metal and preparation method thereof
CN203983265U (zh) 半导体装置
CN103199187B (zh) 一种发光二极管封装基板与封装结构及其制作方法
CN101101880A (zh) 散热型封装结构及其制法
CN103545268B (zh) 底部源极的功率器件及制备方法
CN103208430B (zh) 利用热压焊球在晶圆级塑封工艺中实现超薄芯片的方法
WO2018196630A1 (zh) 传感器封装结构的制备方法和传感器封装结构
CN103094239B (zh) 一种引线框架增加辅助贴膜引脚的封装件及其制作工艺
CN204809259U (zh) 一种基于注塑件的csp封装结构及led器件
CN101101881A (zh) 散热型封装结构及其制法
TWI518809B (zh) 製備應用在倒裝安裝工藝上的半導體器件的方法
CN105428507A (zh) 芯片封装结构及方法
CN205141022U (zh) 芯片封装结构
CN204885133U (zh) 多侧包覆的晶圆级半导体封装构造
CN108364917A (zh) 半导体封装结构及其封装方法
TWI536507B (zh) 超薄半導體器件及製備方法
CN107808872B (zh) 一种腔体向下的球栅阵列塑料封装制备方法
CN207250484U (zh) 晶圆级芯片封装结构
CN111710769A (zh) 一种led晶元封装结构及其制作工艺
CN104658985B (zh) 超薄半导体器件及制备方法
CN104979300A (zh) 芯片封装结构及其制作方法
CN104716129B (zh) 集成堆叠式多芯片的半导体器件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20200522

Address after: Ontario, Canada

Patentee after: World semiconductor International Limited Partnership

Address before: 475 oakmead Avenue, Sunnyvale, California 94085, USA

Patentee before: Alpha and Omega Semiconductor Inc.

TR01 Transfer of patent right