KR20130051861A - 핀 전계 효과 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

본 개시는 핀 전계 효과 트랜지스터(FinFET)에 관한 것이다. FinFET에 대한 예시적인 구조는, 상부 표면을 포함하는 기판; 기판 상부 표면 위로 연장하는 제1 핀 및 제2 핀으로서, 핀의 각각은 상부 표면 및 측벽을 갖는 것인, 제1 핀 및 제2 핀; 기판 상부 표면으로부터 핀의 도중까지 위로 연장하는 제1 핀과 제2 핀 사이의 절연층; 제1 두께를 갖는 제1 핀의 상부 표면 및 측벽을 덮는 제1 게이트 유전체 및 제1 두께보다 작은 제2 두께를 가지며 제2 핀의 상부 표면 및 측벽을 덮는 제2 게이트 유전체; 및 제1 게이트 유전체와 제2 게이트 유전체 둘 다 위로 횡단하는 전도성 게이트 스트립을 포함한다.

Description

핀 전계 효과 트랜지스터 및 이의 제조 방법{FIN FIELD EFFECT TRANSISTORS AND METHODS FOR FABRICATING THE SAME}
본 개시는 집적 회로 제조에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)에 관한 것이다.
더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 위해 반도체 산업이 나노미터 기술 프로세스 노드로 진행함에 따라, 제조 및 설계 문제 둘 다로부터의 난제로 인해 핀 전계 효과 트랜지스터(FinFET)와 같은 3차원 설계가 개발되었다. 통상의 FinFET는 예를 들어 기판의 실리콘층 안으로 에칭되는, 기판으로부터 연장하는 얇은 수직 핀(또는 핀 구조)을 갖도록 제조된다. FinFET의 채널은 이 수직 핀에서 형성된다. 게이트는 핀의 3개 측면 상에(예를 들어, 감쌈(wrapping)) 제공된다. 채널의 양 측면 상에 게이트를 가짐으로써 양 측면으로부터 채널의 게이트 제어가 가능해진다. 또한, 선택적으로 성장된 SiGe를 이용하여 FinFET의 리세스된 소스/드레인(S/D; source/drain) 부분에서의 변형(strained) 재료가 캐리어 이동도를 강화시키는데 사용될 수 있다.
그러나, 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 제조에 있어서 이러한 특징 및 프로세스를 구현하는데 난제가 존재한다. 예를 들어, FinFET는 실현가능한 FinFET 제조를 위해 복수의 동일한 핀들로 형성되기 때문에 FinFET을 사용하여 플렉시블(flexible) 회로 설계를 달성하는 것이 어렵다.
따라서, 개선된 FinFET 구조 및 FinFET를 제조하는 방법이 필요한 것이다.
본 개시는 핀 전계 효과 트랜지스터(FinFET)에 관한 것이다. FinFET에 대한 예시적인 구조는, 상부 표면을 포함하는 기판; 기판 상부 표면 위로 연장하는 제1 핀 및 제2 핀으로서, 핀의 각각은 상부 표면 및 측벽을 갖는 것인, 제1 핀 및 제2 핀; 기판 상부 표면으로부터 핀의 도중까지 위로 연장하는 제1 핀과 제2 핀 사이의 절연층; 제1 두께를 갖는 제1 핀의 상부 표면 및 측벽을 덮는 제1 게이트 유전체 및 제1 두께보다 작은 제2 두께를 가지며 제2 핀의 상부 표면 및 측벽을 덮는 제2 게이트 유전체; 및 제1 게이트 유전체와 제2 게이트 유전체 둘 다 위로 횡단하는 전도성 게이트 스트립을 포함한다.
본 개시에 따르면, 개선된 FinFET 구조 및 FinFET를 제조하는 방법을 제공할 수 있다.
본 개시는 첨부 도면과 함께 다음의 상세한 설명으로부터 잘 이해할 수 있을 것이다. 산업계에서의 표준 실시에 따라 다양한 특징들이 실제 축척대로 도시된 것은 아니고 단지 설명 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징들의 치수는 설명을 명확하게 하기 위하여 임의적으로 증가되거나 감소되어질 수 있다.
도 1은 본 개시의 다양한 실시예에 따른 FinFET의 제조 방법의 흐름도이다.
도 2 내지 도 10b는 본 개시의 다양한 실시예에 따라 다양한 제조 단계에서의 FinFET의 개략 단면도들이다.
다음의 개시는 본 발명의 서로 다른 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 단순화하도록 컴포넌트 및 구성의 특정 예가 아래에 기재된다. 이들은 물론 단지 예일 뿐이며, 한정하고자 하는 것이 아니다. 예를 들어, 다음의 설명에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은 제1 및 제2 특징부가 직접 접촉하도록 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다.
도 1을 참조하면, 본 개시의 다양한 실시예에 따라 핀 전계 효과 트랜지스터(FinFET)를 제조하는 방법(100)의 흐름도가 예시되어 있다. 방법(100)은 단계 102로 시작되며, 단계 102에서는 기판 상부 표면 위로 연장하는 제1 핀 및 제2 핀을 갖는 기판이 제공되고, 핀의 각각은 상부 표면 및 측벽을 갖는다. 방법(100)은 단계 104로 이어지며, 단계 104에서는 기판 상부 표면으로부터 핀의 도중까지 위로 연장하는 제1 및 제2 핀 사이의 절연층이 형성된다. 방법(100)은 제1 및 제2 핀의 3개 표면 상에 감광층이 형성되는(즉, 감쌈) 단계 106으로 이어진다. 방법(100)은 단계 108로 이어지며, 단계 108에서는 제2 핀을 덮는 것을 유지하면서 절연층 위의 제1 핀의 일부분을 노출시키도록 감광층이 패터닝된다. 방법(100)은 플라즈마 도핑 공정을 사용하여 제1 두께를 갖는 제1 게이트 유전체가 제1 핀의 상부 표면 및 측벽을 덮으며 형성되는(즉, 감쌈) 단계 110으로 이어진다. 방법(100)은 감광층이 제거되는 단계 112로 이어진다. 방법(100)은 단계 114로 이어지며, 단계 114에서는 제1 두께보다 작은 제2 두께를 가지며 제2 핀의 상부 표면 및 측벽을 덮는(즉, 감쌈) 제2 게이트 유전체가 형성된다. 방법(100)은 단계 116으로 이어지며, 단계 116에서는 제1 게이트 유전체와 제2 게이트 유전체 둘 다 위로 횡단하는(traverse) 전도성 게이트 스트립이 형성된다. 다음의 설명은 도 1에 따른 방법의 실시예를 예시한다.
도 2 내지 도 10b는 본 개시의 다양한 실시예에 따른 다양한 제조 단계에서의 FinFET(200)의 개략 단면도들이다. 본 개시에서 채용되는 바와 같이, FinFET(200)는 임의의 핀 기반의 다중 게이트 트랜지스터를 지칭한다. FinFET(200)는 마이크로프로세서, 메모리 셀, 및/또는 기타 집적 회로(IC)에 포함될 수 있다. 도 1의 방법은 완성된 FinFET(200)를 생성하는 것이 아님을 유의해야 한다. 완성된 FinFET(200)는 상보형 금속 산화물 반도체(CMOS) 기술 공정을 사용하여 제조될 수 있다. 따라서, 도 1의 방법(100) 전에, 그 중에, 그리고 그 후에 추가적이 공정이 제공될 수 있으며, 어떤 다른 공정이 여기에 간략하게만 기재될 수 있다는 것을 이해하여야 한다. 또한, 도 1 내지 도 10b는 본 개시의 보다 나은 이해를 위해 단순화된다. 예를 들어, 도면에서는 FinFET(200)를 예시하고 있지만, IC는 저항, 커패시터, 인덕터, 퓨즈 및/또는 당해 기술 분야에 공지된 기타 디바이스를 포함한 다수의 다른 디바이스를 포함할 수 있다는 것을 이해하여야 한다.
도 2를 참조하면, 기판(202)이 제공된다. 하나의 실시예에서, 기판(202)은 결정질 실리콘 기판(예를 들어, 웨이퍼)을 포함한다. 기판(202)은 설계 요건에 따라 다양한 도핑 영역을 포함할 수 있다(예를 들어, p형 기판 또는 n형 기판). 일부 실시예에서, 도핑 영역은 p형 또는 n형 도펀트로 도핑될 수 있다. 예를 들어, 도핑 영역은 붕소나 BF2와 같은 p형 도펀트; 인이나 비소와 같은 n형 도펀트; 및/또는 이들의 조합으로 도핑될 수 있다. 도핑 영역은 n형 FinFET에 대하여 구성되거나, 또는 대안으로서 p형 FinFET에 대하여 구성될 수 있다.
기판(202)은 대안으로서 다이아몬드나 게르마늄과 같은 어떤 다른 적합한 원소 반도체; 갈륨 비소, 실리콘 카바이드, 인듐 비소, 또는 인듐 인과 같은 적합한 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 적합한 합금 반도체를 포함할 수 있다. 또한, 기판(202)은 에피텍셜 층(에피 층)을 포함할 수 있거나, 성능 강화를 위해 변형될 수 있거나, 그리고/또는 SOI(silicon-on-insulator) 구조를 포함할 수 있다.
기판 상부 표면 위로 연장하는 핀이 기판(202)으로 에칭한 후에 형성되며, 핀의 각각은 상부 표면 및 측벽을 갖는다. 일부 실시예에서, 패드 층(204a) 및 마스크 층(204b)이 반도체 기판(202) 상에 형성된다. 패드 층(204a)은 예를 들어 열 산화 공정을 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 층(204a)은 반도체 기판(202)과 마스크 층(204b) 사이의 접착 층으로서 작용할 수 있다. 패드 층(204a)은 또한 마스크 층(204b)을 에칭하기 위한 에칭 정지 층으로서 작용할 수도 있다. 일부 실시예에서, 마스크 층(204b)은 예를 들어 저압 화학 기상 증착법(LPCVD; low-pressure chemical vapor deposition) 또는 플라즈마 강화 화학 기상 증착법(PECVD; plasma enhanced chemical vapor deposition)을 사용하여 실리콘 질화물로 형성된다. 마스크 층(204b)은 후속 포토리소그래피 공정 동안 하드 마스크로서 사용될 수 있다. 감광층(206)이 마스크 층(204b) 상에 형성되고, 그 다음 패터닝되며 감광층(206)에 개구(208)를 형성한다.
도 3을 참조하면, 마스크 층(204b)과 패드 층(204a)이 개구(208)를 통해 에칭되며, 아래의 반도체 기판(202)을 노출시킨다. 그 다음, 노출된 반도체 기판(202)은 기판 상부 표면(202s)과의 트렌치(210)를 형성하도록 에칭된다. 트렌치들(210) 사이의 반도체 기판(202)의 부분들은 복수의 동일한 반도체 핀을 형성한다. 일부 실시예에서, 복수의 동일한 반도체 핀은 제1 핀(212_1) 및 제2 핀(212_2)을 포함한다. 대안의 실시예에서, 복수의 동일한 반도체 핀은 제1 핀(212_1), 제2 핀(212_2), 및 제3 핀(212_3)을 포함한다. 트렌치(210)는 (평면도에서) 서로 평행하며 서로 밀접하게 위치되어 있는 스트립일 수 있다. 예를 들어, 트렌치들(210) 사이의 간격 S는 약 30 nm보다 더 작을 수 있다. 일부 실시예에서, 트렌치들(210) 사이의 간격 S는 약 30 nm 내지 약 15 nm일 수 있다. 다른 실시예에서, 트렌치들(210) 사이의 간격 S는 약 15 nm 내지 약 2 nm 일 수 있다. 그 다음, 감광층(206)이 제거된다. 다음으로, 반도체 기판(202)의 천연 산화물을 제거하도록 세정이 수행될 수 있다. 세정은 DHF(diluted hydrofluoric) 산을 사용하여 수행될 수 있다.
트렌치(210)의 깊이 D는 약 2100 Å 내지 약 2500 Å일 수 있으며, 트렌치(210)의 폭 W은 약 300 Å 내지 약 1500 Å일 수 있다. 일부 실시예에서, 트렌치(210)의 종횡비(D/W)는 약 7.0보다 크다. 다른 실시예에서, 종횡비는 약 8.0보다 클 수 있지만, 종횡비는 또한 약 7.0보다 작을 수도 있고, 또는 7.0 내지 8.0일 수 있다. 그러나, 당해 기술 분야에서의 숙련자라면, 본 명세서 전반에 걸쳐 열거되는 치수 및 값은 단지 예일 뿐이며, 다른 스케일의 집적 회로에 적합하도록 변경될 수 있다는 것을 알 수 있을 것이다.
핀들을 서로 절연시키도록 기판 상부 표면(202s)으로부터 핀의 도중까지 위로 연장하는 절연층이 핀들 사이에 형성될 수 있다. 일부 실시예에서, 라이너 산화물(도시되지 않음)이 선택적으로 트랜치(210)에 형성된다. 일부 실시예에서, 라이너 산화물은 약 20 Å 내지 약 500 Å의 두께를 갖는 열 산화물일 수 있다. 다른 실시예에서, 라이너 산화물은 ISSG(in-situ steam generation) 등을 사용하여 형성될 수 있다. 라이너 산화물의 형성은 트렌치(210)의 코너를 라운딩하며, 이는 전기장을 감소시키고 따라서 결과적인 집적 회로(IC)의 성능을 개선한다.
일부 실시예에서, 그 다음 트렌치(210)는 유전체 재료(216)로 채워진다. 도 4는 유전체 재료(216)의 증착 후의 결과적인 구조를 도시한다. 유전체 재료(216)는 실리콘 산화물을 포함할 수 있지만, 실리콘 질화물, 실리콘 산질화물, FSG(fluoride-doped silicate glass), 또는 로우 K(low-K) 유전체 재료와 같은 다른 유전체 재료가 또한 사용될 수 있다. 일부 실시예에서, 유전체 재료(216)는 반응 전구체로서 실란(SiH4) 및 산소(O2)를 사용하여 고밀도 플라즈마(HDP; high-density-plasma) CVD 공정을 사용하여 형성될 수 있다. 다른 실시예에서, 유전체 재료(216)는 SACVD(sub-atmospheric CVD) 공정 또는 HARP(high aspect-ratio process)를 사용하여 형성될 수 있으며, 공정 가스는 TEOS(tetraethylorthosilicate) 및 오존(O3)을 포함할 수 있다. 또 다른 실시예에서, 유전체 재료(216)는 HSQ(hydrogen silsesquioxane) 또는 MSQ(methyl silsesquioxane)과 같이 SOD(spin-on-dielectric) 공정을 사용하여 형성될 수 있다.
일부 실시예에서, 그 다음 화학 기계적 연마(CMP; chemical mechanical polish)가 수행되며, 마스크 층(204b) 및 패드 층(204a)의 제거가 이어지고 도 5에 도시된 구조를 생성한다. 트렌치(210)에서 유전체 재료(216)의 남아있는 부분은 이하 절연층(217)으로 지칭된다. 마스크 층(204b)은 실리콘 질화물로 형성된 경우 고온 H3PO4를 사용한 습식 공정을 사용하여 제거될 수 있으며, 패드 층(204a)은 실리콘 산화물로 형성된 경우 희석 HF 산을 사용하여 제거될 수 있다. 대안의 실시예에서, 마스크 층(204b) 및 패드 층(204a)의 제거는 절연층(217)의 리세스 형성(recessing) 후에 수행될 수 있으며, 리세스 형성 단계는 도 6에 도시되어 있다.
도 6에 도시된 바와 같이, 절연층(217)은 에칭 단계에 의해 리세스 형성되며, 그 결과 복수의 반도체 핀(212_1, 212_2, 및 212_3으로 표시됨)의 복수의 상단 부분(222_1, 222_2, 및 222_3으로 표시됨)을 형성하는 리세스(214)가 된다. 일부 실시예에서, 남아있는 절연층(217)은 제1 핀(212_1)과 제2 핀(212_2)을 절연시키는 제1 절연층(217_1) 및 제1 핀(212_1)과 제3 핀(212_3)을 절연시키는 제2 절연층(217_2)을 포함할 수 있다. 일부 실시예에서, 에칭 단계는 습식 에칭 공정을 사용하여 예를 들어 FinFET(200)을 HF(hydrofluoric acid)에 디핑함으로써 수행될 수 있다. 다른 실시예에서, 에칭 단계는 건식 에칭 공정을 사용하여 수행될 수 있으며, 예를 들어 건식 에칭 공정은 에칭 가스로서 CHF3 또는 BF3을 사용하여 수행될 수 있다.
일부 실시예에서, 남아있는 절연층(217)은 평평한 상부 표면(217t)을 포함한다. 다른 실시예에서, 남아있는 절연층(217)은 곡면의 상부 표면(도시되지 않음)을 포함한다. 또한, 남아있는 절연층(217)의 평평한 상부 표면(217t) 위로 돌출하는 복수의 반도체 핀의 복수의 상단 부분은 FinFET(200)의 채널 영역을 형성하는데 사용된다. 다르게 말하자면, 제1 핀(212_1)과 제2 핀(212_2) 사이의 남아있는 절연층(217_1)은 기판 상부 표면(202s)으로부터 핀(212_1, 212_2)의 도중까지 위로 연장한다. 제1 핀(212_1)과 제3 핀(212_3) 사이의 남아있는 절연층(217_2)은 기판 상부 표면(202s)으로부터 핀(212_1, 212_3)의 도중까지 위로 연장한다. 일부 실시예에서, 복수의 반도체 핀의 복수의 상단 부분 각각은 상부 표면(222t_1, 222t_2, 및 222t_3으로 표시됨) 및 측벽(222s_1, 222s_2, 및 222s_3으로 표시됨)을 포함한다. 반도체 핀의 상단 부분의 높이 H는 약 15 nm 내지 약 50 nm일 수 있지만, 높이는 또한 더 크거나 더 작을 수 있다.
일부 실시예에서, 이 시점까지의 공정 단계들은 기판 상부 표면(202s) 위로 연장하는 제1 핀(212_1) 및 제2 핀(212_2)을 갖는 기판(202)을 제공하였으며, 핀(212_1, 212_2)의 각각은 상부 표면(222t_1, 222t_2) 및 측벽(222s_1, 222s_2)을 갖고, 제1 및 제2 핀(212_1, 212_2) 사이의 절연층(217)은 기판 상부 표면(202s)으로부터 핀(212_1, 212_2)의 도중까지 위로 연장한다. 그 다음, 전도성 게이트 스트립이 복수의 핀(212_1, 212_2)의 상부 표면(222t_1, 222t_2) 및 측벽(222s_1, 222s_2)을 덮도록 형성되며 핀들(212_1, 212_2) 사이의 전기 접속을 확립하여 FinFET을 형성한다. 복수의 동일한 핀들로 형성된 FinFET가 FinFET 제조에 대하여 실현이 용이하지만, FinFET가 필요보다 더 많은 핀을 포함하는 경우에 과도한 온 전류(on-current)를 제공함으로써 FinFET를 사용하는 동안 플렉시블 회로 설계를 감소시킬 수 있다는 점을 주목해야 한다.
따라서, 도 7 내지 도 10b를 참조하여 아래에 설명되는 공정은 FinFET의 선택된 핀의 채널 영역을 인에이블(enable) 하도록 선택된 핀에 대해서는 더 얇은 게이트 유전체를 형성하지만, FinFET의 선택되지 않은 핀의 채널 영역을 디스에이블(disable)하도록 선택되지 않은 핀에 대해서는 더 두꺼운 게이트 유전체를 형성할 수 있다. 이러한 공정은 FinFET의 과도한 온 전류와 연관된 문제를 피함으로써 FinFET 회로 설계 유연성을 증가시키도록 돕는다.
도 7을 참조하면, 스핀온 코팅과 같은 적합한 공정에 의해 감광층(218)이 제1 핀(212_1) 및 제2 핀(212_2) 위에 형성된다. 일부 실시예에서, 절연층(217) 위의 제1 핀(212_1)의 일부분을 노출시키고 제2 핀(212_2)을 덮도록 감광층(218)이 패터닝된다.
도 8a는 제1 핀(212_1)의 상부 표면(222t_1x) 및 측벽(222s_1x)을 덮는 제1 게이트 유전체(224a)가 형성된 후의 도 7의 FinFET(200)를 도시한다. 제1 게이트 유전체(224a)를 형성하는 단계는 감광층(218)의 손상을 피하기 위해 플라즈마 도핑 공정(220)을 사용하여 수행된다. 도 8b는 제1 핀(212_1)의 상부 표면(222t_1y)을 덮는 제1 게이트 유전체(224b)가 형성된 후의 도 7의 FinFET(200)를 도시한다. 제1 게이트 유전체(224b)를 형성하는 단계는 감광층(218)의 손상을 피하기 위해 플라즈마 도핑 공정(220)을 사용하여 수행된다. 일부 실시예에서, 플라즈마 도핑 공정(220)은 산소 함유 플라즈마 도핑 공정을 포함한다. 예를 들어, 플라즈마 도핑 공정(220)의 단계는 약 260 내지 2500W의 전력, 약 -200V 내지 -20kV의 바이어스 전압, 및 약 1 내지 50 mTorr의 압력 하에 도핑 가스로서 O2, O3, 또는 H2O를 사용하여 수행된다. 그 다음, 감광층(218)이 제거된다.
플라즈마 도핑 공정(220)에 사용되는 바이어스 전압은 제1 핀(212_1)의 산화에 대한 원하는 프로파일을 달성하기 위해 제1 게이트 유전체(224a 또는 224b)의 두께의 보다 나은 제어가 가능하도록 조정될(tuned) 수 있다는 것을 유의하여야 한다. 예를 들어, 플라즈마 도핑 공정은 반응할 반응 챔버 안으로 흐르는 플라즈마 이온을 직접 사용하며, 그리하여 핀의 노출된 표면 상에 반응된 경계 층을 형성하고, 경계 층은 도펀트 농도의 변화에 따라 변할 것이다.
이와는 달리, 펄스드 플라즈마 도핑(pulsed plasma doping)에 대한 개념은 가스로부터 양의 이온을 분리하기 위해 추가/비추가 전압에 의해 제어되는 간헐(intermittent) 전압 방법을 이용해 반응 챔버로의 가스 흐름을 사용하는 것이다. 그러면, 양의 이온은 핀 표면으로 전진하고, 그리하여 경계 층은 균일하고 안정적 상태이다. 따라서, 일정하게 유지되도록 구동력이 제어될 수 있다.
일부 실시예에서, 제1 게이트 유전체(224a 또는 224b)는 플라즈마 도핑 공정(220) 후에 어닐링된다. 대안의 실시예에서, 제1 게이트 유전체(224a 또는 224b)는 제2 게이트 유전체(234)(도 9a 및 도 9b에 도시됨)의 형성 후에 어닐링된다. 다르게 말하자면, 제1 게이트 유전체(224a 또는 224b)와 제2 게이트 유전체(234)는 제2 게이트 유전체(234)를 형성한 후에 동시에 어닐링될 수 있다.
플라즈마 도핑이 산소를 제1 핀(212_1)의 표면에 너무 가까이 구동시키는 경우, 제1 핀(212_1)의 상단 부분의 외측 부분은 플라즈마 이온과의 반응으로 인해 부분적으로 소비되며 제1 게이트 유전체(224a)를 형성하고, 반면에 제2 핀(212_2)의 상단 부분은 감광층(218)(도 8a에 도시됨)에 의해 보호된다. 따라서, 제1 게이트 유전체(224a)는 제1 핀(212_1)의 남아있는 상단 부분(222_1x)의 상부 표면(222t_1x) 및 측벽(222s_1x)을 덮는다. 일부 실시예에서, 제1 핀(212_1)의 상부 표면(222t_1x)은 제2 핀(212_2)의 상부 표면(222t_2)보다 더 낮다. 다른 실시예에서, 절연층(217)의 상부 표면(217t)은 제1 핀(212_1)의 상부 표면(222t_1x)보다 더 낮다. 또 다른 실시예에서, 절연층(217) 위로 연장하는 제1 핀(212_1)의 상단 부분(222_1x)은 절연층(217) 위로 연장하는 제2 핀(212_2)의 상단 부분보다 더 얇다.
플라즈마 도핑이 산소를 제1 핀(212_1)의 중심에 너무 가까이 구동시키는 경우, 절연층(217)의 상부 표면(217t) 위의 제1 핀(212_1)의 재료는 플라즈마 이온과의 반응으로 인해 완전히 소비되며 제1 게이트 유전체(224b)(도 8b에 도시됨)를 형성할 수 있다. 다르게 말하자면, 절연층(217)의 상부 표면(217t)은 제1 핀(212_1)의 상부 표면(222t_1y)과 실질적으로 동일 평면에 있다. 일부 실시예에서, 제1 핀(212_1)의 상부 표면(222t_1y)은 제2 핀(212_2)의 상부 표면(222t_2)보다 더 낮다. FinFET의 동작이 제1 핀(212_1)(선택되지 않은 핀)을 턴온하지 않으므로, 절연층(217)의 상부 표면 아래의 제1 핀(212_1)의 추가적인 재료 소비가 허용 가능하다.
일부 실시예에서, 절연층(217) 위로 연장하는 제2 핀(212_2)의 일부분의 폭 W2에 대한, 절연층(217) 위로 연장하는 제1 핀(212_1)의 일부분의 폭 W1의 비율은 0 내지 0.95이다. 일부 실시예에서, 절연층(217) 위의 제2 핀(212_2)의 높이 h2에 대한, 절연층(217) 위의 제1 핀(212_1)의 높이 h1의 비율은 0 내지 0.95이다.
도 9a 및 도 9b를 참조하면, 제1 게이트 유전체(224a 또는 224b) 형성 공정 및 감광층(218)의 제거 후에, 제2 핀(212_2)의 상부 표면(222t_2) 및 측벽(222s_2) 그리고 제1 게이트 유전체(224a 또는 224b)를 덮는 제2 게이트 유전체(234)가 형성된다. 일부 실시예에서, 제2 게이트 유전체(234)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 하이 k(high-k) 유전체를 포함한다. 하이 k 유전체는 금속 산화물을 포함한다. 하이 k 유전체에 사용되는 금속 산화물의 예는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물의 산화물을 포함한다. 제2 게이트 유전체(234)는 ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 열 산화, UV 오존 산화, 또는 이들의 조합과 같은 적합한 공정을 사용하여 형성될 수 있다. 제2 게이트 유전체(234)는 제2 게이트 유전체(234)와 제2 핀(212_2) 사이의 손상을 감소시키도록 계면 층(도시되지 않음)을 더 포함할 수 있다. 계면 층은 실리콘 산화물을 포함한다.
일부 실시예에서, 제2 게이트 유전체(234)는 약 10Å 내지 약 30Å의 범위에서 제2 두께 t2를 갖는 하이 k 유전체 층이다. 구조적으로, 제1 게이트 유전체(224a 또는 224b) 및 제1 게이트 유전체(224a 또는 224b)를 덮는 제2 게이트 유전체(234)의 일부는 결합되며, 이하 결합된 게이트 유전체(225)라 지칭된다. 따라서, 결합된 게이트 유전체(225)의 제1 두께 t1은 제1 게이트 유전체(224a 또는 224b)의 두께 tx와 제2 게이트 유전체(234)의 제2 두께 t2의 합이다. 다르게 말하자면, 제1 핀(212_1)의 상부 표면(222t_1x 또는 222t_1y)을 덮는 결합된 게이트 유전체(225)는 제1 두께 t1를 갖고, 제2 핀(212_2)의 상부 표면(222t_2) 및 측벽(222s_2)을 덮는 제2 게이트 유전체(234)는 제1 두께 t1보다 작은 제2 두께 t2를 갖는다. 일부 실시예에서, 제2 두께 t2에 대한 제1 두께 t1의 비율은 1.05 내지 2이다.
도 10a 및 도 10b를 참조하면, 제2 게이트 유전체(234) 형성 공정 후에, 그 다음 제1 게이트 유전체(224a 또는 224b) 및 제2 게이트 유전체(234) 둘 다 위로 횡단하는 전도성 게이트 스트립(226)이 형성된다. 일부 실시예에서, 전도성 게이트 스트립(226)은 결과적인 FinFET(200)가 하나보다 많은 수의 핀을 포함하도록 하나보다 많은 수의 반도체 핀(212_1, 212_2)을 덮는다. 일부 실시예에서, 전도성 게이트 스트립(226)은 단층이거나 다층 구조를 포함한다. 일부 실시예에서, 전도성 게이트 스트립(226)은 폴리실리콘을 포함한다. 또한, 전도성 게이트 스트립(226)은 균일 또는 비균일 도핑으로 도핑된 폴리실리콘일 수 있다. 대안으로서, 전도성 게이트 스트립(226)은 N 일함수(work function) 금속을 포함하며, 트랜지스터는 n형 FinFET이고, N 일함수 금속은 Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn 및 Zr의 그룹으로부터 선택된 금속을 포함한다. 대안으로서, 전도성 게이트 스트립(226)은 P 일함수 금속을 포함하며, 트랜지스터는 p형 FinFET이고, P 일함수 금속은 TiN, WN, TaN, 및 Ru의 그룹으로부터 선택된 금속을 포함한다. 일부 실시예에서, 전도성 게이트 스트립(226)은 약 30 nm 내지 약 60 nm 범위의 두께를 포함한다. 전도성 게이트 스트립(226)은 ALD, CVD, PVD, 플레이팅 또는 이들의 조합과 같은 적합한 공정을 사용하여 형성될 수 있다.
일부 실시예에서, Fin 전계 효과 트랜지스터(FinFET)(200)는 상부 표면(202s)을 포함하는 기판(202); 기판 상부 표면(202s) 위로 연장하는 제1 핀(212_1) 및 제2 핀(212_2)으로서, 핀(212_1, 212_2)의 각각은 상부 표면 및 측벽을 갖는 것인, 제1 핀(212_1) 및 제2 핀(212_2); 기판 상부 표면(202s)으로부터 핀(212_1, 212_2)의 도중까지 위로 연장하는 제1 핀(212_1)과 제2 핀(212_2) 사이의 절연층(217); 제1 두께 t1을 갖는 제1 핀(212_1)의 상부 표면(222t_1x) 및 측벽(222s_1x)을 덮는 결합된 게이트 유전체(224) 및 제1 두께 t1보다 작은 제2 두께 t2를 가지며 제2 핀(212_2)의 상부 표면(222t_2) 및 측벽(222s_2)을 덮는 제2 게이트 유전체(234); 및 제1 게이트 유전체(224a 또는 224b) 및 제2 게이트 유전체(234) 둘 다 위로 횡단하는 전도성 게이트 스트립(226)을 포함한다. 따라서, 본 출원인의 FinFET(200)의 제조 방법은 더 얇은 게이트 유전체를 갖는 선택된 핀(제2 핀)을 턴온시키고 더 두꺼운 게이트 유전체를 갖는 선택되지 않은 핀(제1 핀)을 턴온시키지 않으면서 동작되는 FinFET를 제조할 수 있으며, 그리하여 플렉시블 회로 설계를 증가시킬 수 있다.
FinFET(200)은 소스/드레인, 컨택/비아, 상호접속 금속 층, 유전체 층, 패시베이션 층, 및 당해 기술 분야에 공지된 기타 특징부와 같은 다양한 특징을 형성하도록 부가의 CMOS 공정을 겪을 수 있다는 것을 이해하여야 한다.
일부 실시예에 따르면, Fin 전계 효과 트랜지스터(FinFET)는, 상부 표면을 포함하는 기판; 기판 상부 표면 위로 연장하는 제1 핀 및 제2 핀으로서, 핀의 각각은 상부 표면 및 측벽을 갖는 것인, 제1 핀 및 제2 핀; 기판 상부 표면으로부터 핀의 도중까지 위로 연장하는 제1 핀과 제2 핀 사이의 절연층; 제1 두께를 갖는 제1 핀의 상부 표면 및 측벽을 덮는 제1 게이트 유전체 및 제1 두께보다 작은 제2 두께를 가지며 제2 핀의 상부 표면 및 측벽을 덮는 제2 게이트 유전체; 및 제1 게이트 유전체와 제2 게이트 유전체 둘 다 위로 횡단하는 전도성 게이트 스트립을 포함한다.
다른 실시예에 따르면, Fin 전계 효과 트랜지스터(FinFET)는, 상부 표면을 포함하는 기판; 기판 상부 표면 위로 연장하는 제1 핀 및 제2 핀으로서, 제1 핀은 상부 표면을 갖고, 제2 핀은 상부 표면 및 측벽을 갖는 것인, 제1 핀 및 제2 핀; 기판 상부 표면으로부터 핀의 도중까지 위로 연장하는 제1 핀과 제2 핀 사이의 절연층으로서, 절연층의 상부 표면은 제1 핀의 상부 표면과 실질적으로 동일 평면에 있는 것인, 절연층; 제1 두께를 갖는 제1 핀의 상부 표면을 덮는 제1 게이트 유전체 및 제1 두께보다 작은 제2 두께를 가지며 제2 핀의 상부 표면 및 측벽을 덮는 제2 게이트 유전체; 및 제1 게이트 유전체와 제2 게이트 유전체 둘 다 위로 횡단하는 전도성 게이트 스트립을 포함한다.
또 다른 실시예에 따르면, Fin 전계 효과 트랜지스터(FinFET)를 제조하는 방법은, 기판 상부 표면 위로 연장하는 제1 핀 및 제2 핀을 갖는 기판을 제공하는 단계로서, 핀의 각각은 상부 표면 및 측벽을 갖는 것인, 단계; 기판 상부 표면으로부터 핀의 도중까지 위로 연장하는 제1 핀과 제2 핀 사이의 절연층을 형성하는 단계; 제1 및 제2 핀 위에 감광층을 형성하는 단계; 절연층 위의 제1 핀의 일부분을 노출시키고 제2 핀을 덮도록 감광층을 패터닝하는 단계; 플라즈마 도핑 공정을 사용하여 제1 핀의 상부 표면 및 측벽을 덮는 제1 두께를 갖는 제1 게이트 유전체를 형성하는 단계; 감광층을 제거하는 단계; 제1 두께보다 작은 제2 두께를 가지며 제2 핀의 상부 표면 및 측벽을 덮는 제2 게이트 유전체를 형성하는 단계; 및 제1 게이트 유전체와 제2 게이트 유전체 둘 다 위로 횡단하는 전도성 게이트 스트립을 형성하는 단계를 포함한다.
본 발명이 예로써 실시예에 관련하여 기재되었지만, 본 발명은 개시된 실시예에 한정되지 않는다는 것을 이해하여야 한다. 반대로, (당해 기술 분야에서의 숙련자에게 명백하듯이) 본 발명은 다양한 수정 및 유사 구성을 커버하고자 한다. 따라서, 첨부된 청구항의 범위는 모든 이러한 수정 및 유사 구성을 포함하도록 가장 넓은 해석이 부여되어야 한다.
200: 핀 전계 효과 트랜지스터(FinFET) 202: 기판
204a: 패드 층 204b: 마스크 층
206: 감광층 208: 개구
210: 트렌치 212_1, 212_2, 212_3: 핀
214: 리세스 216: 유전체 재료
217: 절연층 218: 감광층
224a, 224b: 제1 게이트 유전체 234: 제2 게이트 유전체

Claims (10)

  1. Fin 전계 효과 트랜지스터(FinFET; Fin field transistor)에 있어서,
    상부 표면을 포함하는 기판;
    기판 상부 표면 위로 연장하는 제1 핀 및 제2 핀으로서, 상기 제1 핀은 상부 표면 및 측벽을 갖고, 상기 제2 핀은 상부 표면 및 측벽을 갖는 것인, 제1 핀 및 제2 핀;
    상기 기판 상부 표면으로부터 상기 핀의 도중까지 위로 연장하는 상기 제1 핀과 상기 제2 핀 사이의 절연층;
    제1 두께 t1를 갖는 상기 제1 핀의 상부 표면 및 측벽을 덮는 제1 게이트 유전체 및 상기 제1 두께보다 작은 제2 두께 t2를 가지며 상기 제2 핀의 상부 표면 및 측벽을 덮는 제2 게이트 유전체; 및
    상기 제1 게이트 유전체와 상기 제2 게이트 유전체 둘 다 위로 횡단하는(traverse) 전도성 게이트 스트립을 포함하는 Fin 전계 효과 트랜지스터.
  2. 청구항 1에 있어서, 상기 절연층 위로 연장하는 상기 제1 핀의 일부분은 상기 절연층 위로 연장하는 상기 제2 핀의 일부분보다 얇은 것인 Fin 전계 효과 트랜지스터.
  3. 청구항 1에 있어서, 상기 절연층 위로 연장하는 상기 제2 핀의 일부분의 폭에 대한, 상기 절연층 위로 연장하는 상기 제1 핀의 일부분의 폭의 비율은 0 내지 0.95인 것인 Fin 전계 효과 트랜지스터.
  4. 청구항 1에 있어서, 상기 제1 핀의 상부 표면은 상기 제2 핀의 상부 표면보다 낮은 것인 Fin 전계 효과 트랜지스터.
  5. 청구항 1에 있어서, 상기 절연층 위의 상기 제2 핀의 높이에 대한, 상기 절연층 위의 상기 제1 핀의 높이의 비율은 0 내지 0.95인 것인 Fin 전계 효과 트랜지스터.
  6. 청구항 1에 있어서, 상기 절연층의 상부 표면은 상기 제1 핀의 상부 표면보다 낮은 것인 Fin 전계 효과 트랜지스터.
  7. Fin 전계 효과 트랜지스터(FinFET; Fin field transistor)에 있어서,
    상부 표면을 포함하는 기판;
    기판 상부 표면 위로 연장하는 제1 핀 및 제2 핀으로서, 상기 제1 핀은 상부 표면을 갖고, 상기 제2 핀은 상부 표면 및 측벽을 갖는 것인, 제1 핀 및 제2 핀;
    상기 기판 상부 표면으로부터 상기 핀의 도중까지 위로 연장하는 상기 제1 핀과 상기 제2 핀 사이의 절연층으로서, 상기 절연층의 상부 표면은 상기 제1 핀의 상부 표면과 동일 평면에 있는 것인, 절연층;
    제1 두께를 갖는 상기 제1 핀의 상부 표면을 덮는 제1 게이트 유전체 및 상기 제1 두께보다 작은 제2 두께를 가지며 상기 제2 핀의 상부 표면 및 측벽을 덮는 제2 게이트 유전체; 및
    상기 제1 게이트 유전체와 상기 제2 게이트 유전체 둘 다 위로 횡단하는 전도성 게이트 스트립을 포함하는 Fin 전계 효과 트랜지스터.
  8. Fin 전계 효과 트랜지스터(FinFET; Fin field transistor)를 제조하는 방법에 있어서,
    기판 상부 표면 위로 연장하는 제1 핀 및 제2 핀을 갖는 기판을 제공하는 단계로서, 상기 제1 핀은 상부 표면 및 측벽을 갖고, 상기 제2 핀은 상부 표면 및 측벽을 갖는 것인, 단계;
    상기 기판 상부 표면으로부터 상기 핀의 도중까지 위로 연장하는 상기 제1 핀과 상기 제2 핀 사이의 절연층을 형성하는 단계;
    상기 제1 및 제2 핀 위에 감광층을 형성하는 단계;
    상기 절연층 위의 상기 제1 핀의 일부분을 노출시키고 상기 제2 핀을 덮도록 상기 감광층을 패터닝하는 단계;
    플라즈마 도핑 공정을 사용하여 상기 제1 핀의 상부 표면 및 측벽을 덮는 제1 두께를 갖는 제1 게이트 유전체를 형성하는 단계;
    상기 감광층을 제거하는 단계;
    상기 제1 두께보다 작은 제2 두께를 가지며 제2 핀의 상부 표면 및 측벽을 덮는 제2 게이트 유전체를 형성하는 단계; 및
    상기 제1 게이트 유전체와 상기 제2 게이트 유전체 둘 다 위로 횡단하는 전도성 게이트 스트립을 형성하는 단계를 포함하는 FinFET의 제조 방법.
  9. 청구항 8에 있어서,
    상기 플라즈마 도핑 공정 후에 상기 제1 게이트 유전체를 어닐링하는 단계를 더 포함하는 FinFET의 제조 방법.
  10. 청구항 8에 있어서,
    상기 제2 게이트 유전체를 형성하는 단계 후에 상기 제1 게이트 유전체와 상기 제2 게이트 유전체를 동시에 어닐링하는 단계를 더 포함하는 FinFET의 제조 방법.
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