CN105789131B - 一种半导体器件及其制备方法、电子装置 - Google Patents

Abstract

本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有虚拟栅极和包围所述虚拟栅极的层间介电层；步骤S2：去除所述虚拟栅极，然后形成金属栅极，以覆盖所述层间介电层，其中，所述金属栅极的顶部形成有凹槽；步骤S3：在所述金属栅极上形成缓冲层，以覆盖所述金属栅极并部分填充所述凹槽，接着平坦化所述缓冲层，其中所述缓冲层与所述金属栅极具有不同的平坦化速率；步骤S4：重复步骤S3至所述凹槽变平坦为止。本发明的优点在于：(1)金属栅极平坦化工艺中具有更好的工艺窗口。(2)对于金属残留具有更好的工艺窗口。(3)所述半导体器件具有更好的可靠性和重复性。

Description

一种半导体器件及其制备方法、电子装置

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸、以提高它的速度来实现的。目前，追求高器件密度、高性能和低成本的半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到更低纳米级别时，半导体器件的制备收到各种物理极限的限制。

当半导体器件的尺寸降到更低纳米级别时，器件中栅极关键尺寸(gate CD)相应的缩小为24nm。随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，同时避免高温处理过程，现有技术提供一种将高K金属栅极替代多晶硅栅极的解决方案。

目前“后栅极(high-K&gate last)”工艺为形成高K金属栅极的一个主要工艺。使用“后栅极(high-K&gate last)”工艺形成高K金属栅极的方法包括：提供基底，所述基底上形成有虚拟栅结构(dummy gate)、及位于所述基底上覆盖所述虚拟栅结构的层间介质层；以所述虚拟栅结构作为停止层，对所述层间介质层进行化学机械抛光工艺；除去所述虚拟栅结构后形成沟槽；最后对所述沟槽填充高K介质和金属层，以形成高K金属栅。

上述方法在沉积金属层之后，SRAM密度区和焊盘之间层间介电层的损失负载效应(loss loading effect)，使金属层的CMP成为该制备工艺中的挑战，由于不同的工具状态、抛光速度以及焊盘导致层间介电层的损失有很大的不同，在后续步骤中由于介电层的损失、金属残留最终引起不必要的短路，从而使器件的性能和良率降低。

因此，需要对目前所述半导体器件的制备方法作进一步的改进，以便消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有虚拟栅极和包围所述虚拟栅极的层间介电层；

步骤S2：去除所述虚拟栅极，然后形成金属栅极，以覆盖所述层间介电层，其中，所述金属栅极的顶部形成有凹槽；

步骤S3：在所述金属栅极上形成缓冲层，以覆盖所述金属栅极并部分填充所述凹槽，接着平坦化所述缓冲层，其中所述缓冲层与所述金属栅极具有不同的平坦化速率；

步骤S4：重复步骤S3至所述凹槽消失，得到平坦的表面为止。

可选地，所述步骤S2进一步包括：

步骤S21：去除所述虚拟栅极，以形成虚拟开口；

步骤S22：在所述虚拟开口中依次沉积高K介电层、阻挡层和导电层，其中，在所述虚拟开口上方的所述导电层中形成有所述凹槽。

可选地，在所述步骤S3中，所述缓冲层选用缓冲介电层。

可选地，在所述步骤S3中，所述缓冲层选用SiO₂。

可选地，在所述步骤S3中，所述缓冲层的厚度为50-400埃。

可选地，在所述步骤S3中，所述平坦化所述缓冲层的过抛光率为0-30％。

可选地，在所述步骤S4中，在重复步骤S3时，根据所述层间介电层上所述金属栅极的厚度调节所述缓冲层的厚度，或者逐渐减小所述缓冲层的厚度，并且减小范围为50-400埃。

可选地，在所述步骤S3中，所述缓冲层的厚度为300-400埃；以及

在所述步骤S4中，第一次重复所述步骤S3时，所述缓冲层的厚度为200-300埃；

第二次重复所述步骤S3时，所述缓冲层的厚度为100-200埃；

第三次重复所述步骤S3时，所述缓冲层的厚度为80-100埃；

第n次重复所述步骤S3时，所述缓冲层的厚度为10-20埃。

可选地，所述方法进一步包括：

步骤S5：平坦化所述金属栅极至所述层间介电层，以得到金属栅极结构。

可选地，在所述步骤S4中，在所述凹槽消失之后或者在最后一次机械平坦化所述金属栅极之前，所述层间介电层上剩余1-100埃的金属栅极材料，所述方法还进一步包括回蚀刻的步骤。

可选地，在所述最后一次的机械平坦化或者所述回蚀刻步骤中，将所述平坦的表面向下平移，以露出所述层间介电层的表面。

可选地，在所述步骤S1中，所述虚拟栅极包括NMOS虚拟栅极和PMOS虚拟栅极；

在所述NMOS虚拟栅极和所述PMOS虚拟栅极的侧壁上还形成有间隙壁；

在所述NMOS虚拟栅极和所述PMOS虚拟栅极的两侧的所述半导体衬底中还形成有应力层和/或接触孔蚀刻停止层。

本发明还提供了一种基于上述的方法制备得到的半导体器件。

本发明还提供了一种电子装置，包括上述的半导体器件。

本发明为了解决现有技术中存在的问题，通过重复的执行沉积缓冲层然后平坦化的步骤，以在形成金属栅极之后去除金属栅极中存在的凹槽，所述方法可以减小所述层间介电层上所述金属栅极去除的厚度，同时还可以极大的改善平坦化引起的焊盘和SRAM密度之间的负载效应，能够更好的平衡金属残留风险和负载效应。

此外，在最终平坦化或回蚀刻所述金属栅极之前，所述缓冲层具有平坦的表面，可以更好的解决金属残留的问题，同时提高了更厚金属栅极高度的工艺窗口。

本发明的优点在于：

(1)金属栅极平坦化工艺中具有更好的工艺窗口。

(2)对于金属残留具有更好的工艺窗口。

(3)所述半导体器件具有更好的可靠性和重复性。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1a-1k为本发明一具体地实施中所述半导体器件的制备过程示意图；

图2为本发明一具体地实施中所述半导体器件的制备的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例1

本发明为了解决现有技术中存在的问题，提供了一种新的半导体器件的制备方法，下面结合附图对本发明所述方法作进一步的说明。

其中，图1a-1k为本发明一具体地实施中所述半导体器件的制备过程示意图。

首先，执行步骤101，提供半导体衬底101，在所述半导体衬底上形成虚拟栅极103和包围所述虚拟栅极的层间介电层102。

具体地，如图1a所示，首先提供一半导体衬底101，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

此外，半导体衬底101上可以被定义有源区。在该有源区上还可以包含有其他的有源器件，为了方便，在所示图形中并没有标示。

然后在所述半导体衬底中形成浅沟槽隔离结构，所述浅沟槽隔离结构的形成方法可以选用现有技术中常用的方法，例如首先，在半导体衬底101上依次形成第一氧化物层和第一氮化物层。接着，执行干法刻蚀工艺，依次对第一氮化物层、第一氧化物层和半导体衬底进行刻蚀以形成沟槽。具体地，可以在第一氮化物层上形成具有图案的光刻胶层，以该光刻胶层为掩膜对第一氮化物层进行干法刻蚀，以将图案转移至第一氮化物层，并以光刻胶层和第一氮化物层为掩膜对第一氧化物层和半导体衬底进行刻蚀，以形成沟槽。当然还可以采用其它方法来形成沟槽，由于该工艺以为本领域所熟知，因此不再做进一步描述。

然后，在沟槽内填充浅沟槽隔离材料，以形成浅沟槽隔离结构。具体地，可以在第一氮化物层上和沟槽内形成浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在第一氮化物层上，以形成所述浅沟槽隔离结构。

在本发明中所述浅沟槽隔离可以将所述半导体衬底分为NMOS区域以及PMOS区域。

接着，在所述NMOS区域形成NMOS虚拟栅极，在所述PMOS区域形成PMOS虚拟栅极。

具体地，在所述半导体衬底上依次沉积氧化物绝缘层、栅极材料层，然后对所述氧化物绝缘层、栅极材料层进行刻蚀得到虚拟栅极。

其中，所述氧化物绝缘层优选为二氧化硅，其形成方法可以为沉积二氧化硅材料层或者高温氧化所述半导体衬底来形成绝缘层，所述栅极材料层可包括硅或者多晶硅层。

作为优选，所述方法还进一步包括在所述NMOS虚拟栅极以及PMOS虚拟栅极的两侧形成偏移侧墙(offset spacer)。所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在栅极结构两侧形成偏移侧墙的工艺可以为化学气相沉积，本实施例中，所述偏移侧墙的厚度可以小到80埃。

可选地，在所述NMOS虚拟栅极以及PMOS虚拟栅极两侧执行LDD离子注入步骤并活化。

可选地，在所述NMOS虚拟栅极的间隙壁上和所述PMOS虚拟栅极的偏移侧墙上形成间隙壁。

具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。

在所述PMOS虚拟栅极两侧的所述半导体衬底中形成第一凹槽，可选地，所述第一凹槽为“∑”形凹槽，在该步骤中可以选用干法蚀刻所述PMOS源漏区，在所述干法蚀刻中可以选用CF₄、CHF₃，另外加上N₂、CO₂、O₂中的一种作为蚀刻气氛，其中气体流量为CF₄10-200sccm，CHF₃10-200sccm，N₂或CO₂或O₂10-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。

接着，在所述第一凹槽中外延生长第一应力层，以形成PMOS源漏。

进一步，在本发明中所述第一应力层206选择SiGe，在本发明中所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。

进一步，在所述NMOS虚拟栅极两侧的所述半导体衬底中形成第二凹槽，并在所述第二凹槽中外延生长第二应力层，以形成NMOS源漏。

所述第二应力层207可以选用SiC层，可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种形成所述第二应力层。

此外，所述方法还进一步包括形成接触孔蚀刻停止层的步骤，所述形成方法可以选用本领域常用的各种方法，在此不再赘述。

然后，沉积层间介电层102，以覆盖所述虚拟栅极，其中所述层间介电层可以选用常用的材料，例如在本发明中选用SiO₂，但是需要说明的是，层间介电层并不局限于该材料。

接着执行步骤202，去除所述虚拟栅极，以形成虚拟开口。

具体地，如图1b所示，在该步骤中去除所述NMOS虚拟栅极和PMOS虚拟栅极之后，分别在NMOS和PMOS区域中形成虚拟开口。

在该步骤中通过干法蚀刻或者湿法蚀刻去除所述虚拟栅极，例如在本发明中可以选择N₂中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF₄、CO₂、O₂，所述蚀刻压力可以为50-200mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s。

接着执行步骤203，在所述虚拟开口中依次沉积高K介电层、阻挡层和导电层，其中，在所述导电层中所述虚拟开口的上方形成有凹槽。

具体地，如图1c所示，首先在所述虚拟开口中沉积高K介电层，其中所述高K介电层可以选用本领域常用的介电材料，例如在Hf0₂中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。

形成所述高K介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。在本发明的实施例中，在凹槽中形成HfAlON栅极介电层，其厚度为15到60埃。

然后在高K介电层上形成覆盖层，所述覆盖层可以选用TiN，进一步，还可以在所述覆盖层上形成扩散阻挡层，可以是TaN层或AlN层。在本发明的一个实施例中，在CVD反应腔中进行所述TaN层或AlN层的沉积，所选择的工艺条件包括压强为1-100乇，温度为500-1000摄氏度。所沉积的TaN层或AlN层具有10-50埃的厚度。

最后形成导电层104，所述导电层104可以是铝层，也可以是铜或钨层。在本发明的一个实施例中使用Al形成所述导电层，可以用CVD或PVD的方法进行沉积。在该导电层形成之后，在300-500摄氏度温度下进行退火。其在含氮环境中反应的时间为10-60分钟。

在该步骤中由于所述虚拟开口的存在，因此在形成所述导电层之后，在所述导电层中所述虚拟开口的上方会形成有凹槽，为了后续工艺的执行需要去除所述凹槽，但是目前大都通过平坦化金属层的方法，但是在方法存在很大的弊端，若所述金属层残留过多则会引起不需要的短路，若平坦化过度则会引起层间介电层的损失，导致负载效应。

为此本发明进行了改进，例如执行步骤204，在所述金属栅极上形成缓冲层105，以覆盖所述金属栅极并部分填充所述凹槽。

具体地，如图1d所示，在该步骤中，沉积缓冲层105，以覆盖所述金属栅极和所述凹槽。

其中，所述缓冲层与所述金属栅极具有不同的抛光速率，以保证在对所述缓冲层进行抛光时不会对所述金属栅极造成影响。

进一步，所述缓冲层选用缓冲介电层，例如，所述缓冲层选用SiO₂，但是并不局限于所述材料。

更进一步，所述缓冲层的厚度为50-400埃。

执行步骤205，平坦化所述缓冲层至所述金属栅极。

具体地，如图1e所述，在该步骤中平坦化所述缓冲层105至所述金属栅极。

可选地，在该步骤中所述抛光为过抛光，过抛光率为0-30％的所述缓冲层的厚度，即在该步骤中不仅去除所述金属栅极上表面上的所述缓冲层，同时还会去除部分所述金属栅极，以减小所述金属栅极的厚度，实现对所述金属栅极的平坦化，由于该步骤中平坦化较为缓和，因此不会一步直接平坦化至所述层间介电层。

接着执行步骤206，重复步骤204-205，继续沉积缓冲层并对所述缓冲层进行平坦化，至所述凹槽变得平坦为止，如图1f-1h所示。

在该步骤中根据所述层间介电层上所述金属栅极的厚度调节所述缓冲层的厚度，或者逐渐减小所述缓冲层的厚度，并且减小范围为50-400埃。

一般地，随着所述层间介电层上所述金属栅极的厚度的减小，所述缓冲层的厚度也逐渐减小，例如在第一次沉积、平坦化过程中，所述缓冲层的厚度为300-400埃，在第二次沉积、平坦化过程中，所述缓冲层的厚度为200-300埃；在第三次沉积、平坦化过程中，所述缓冲层的厚度为100-200埃；在第四次沉积、平坦化过程中，所述缓冲层的厚度为800-100埃；在第n次沉积、平坦化过程中，所述缓冲层的厚度为10-20埃。

当然所述数值范围仅仅为示例性的，需要根据所述层间介电层上所述金属栅极的厚度进行调节，在此不再赘述。

在本发明中通过重复的执行沉积缓冲层然后平坦化的步骤，可以减小所述层间介电层上所述金属栅极去除的厚度，同时还可以极大的改善平坦化引起的焊盘和SRAM密度之间的负载效应，能能够更好的平衡金属残留风险和负载效应。

进一步，在最终平坦化或回蚀刻所述金属栅极之前，所述缓冲层具有平坦的表面，可以更好的解决金属残留的问题，同时提高了更厚金属栅极高度的工艺窗口。

最后，接着执行步骤207，平坦化所述金属栅极至所述层间介电层，以得到金属栅极结构。

具体地，如图1i-1k所示，由于所述层间介电层上方的所述金属栅极具有较小的厚度，因此最后平坦化所述金属栅极至所述层间介电层。

可选地，在本发明中在所述凹槽变平坦之后或者在最后一次平坦化所述金属栅极之前，所述方法还进一步包括回蚀刻的步骤，如图1i所示。

在本发明中在经过第n次平坦化制程后，金属栅极形成水平的表面，凹槽部分消失，同时层间介电层的上表面仍然被金属栅极材料覆盖，未有暴露出来。最后一次的机械平坦化制程或者是回蚀刻(干法刻蚀制程)只是向下平移上表面使得暴露出层间介电层的表面。

至此，完成了本发明实施例的半导体器件制备的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。

本发明为了解决现有技术中存在的问题，通过重复的执行沉积缓冲层然后平坦化的步骤，以在形成金属栅极之后去除金属栅极中存在的凹槽，所述方法可以减小所述层间介电层上所述金属栅极去除的厚度，同时还可以极大的改善平坦化引起的焊盘和SRAM密度之间的负载效应，能够更好的平衡金属残留风险和负载效应。

此外，在最终平坦化或回蚀刻所述金属栅极之前，所述缓冲层具有平坦的表面，可以更好的解决金属残留的问题，同时提高了更厚金属栅极高度的工艺窗口。

本发明的优点在于：

(2)金属栅极平坦化工艺中具有更好的工艺窗口。

(2)对于金属残留具有更好的工艺窗口。

(3)所述半导体器件具有更好的可靠性和重复性。

参照图2，其中示出了本发明制备所述半导体器件的工艺流程图，用于简要示出整个制造工艺的流程，包括以下步骤：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有虚拟栅极和包围所述虚拟栅极的层间介电层；

步骤S2：去除所述虚拟栅极，然后形成金属栅极，以覆盖所述层间介电层，其中，所述金属栅极的顶部形成有凹槽；

步骤S3：在所述金属栅极上形成缓冲层，以覆盖所述金属栅极并部分填充所述凹槽，接着平坦化所述缓冲层，其中所述缓冲层与所述金属栅极具有不同的平坦化速率；

步骤S4：重复步骤S3至所述凹槽消失，得到平坦的表面为止。

实施例2

本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。通过本发明所述方法制备得到的半导体器件中不存在所述金属栅极中金属残留问题，而且也不会引起层间介电层的负载效应，所述半导体器件具有更好的可靠性和重复性，进一步提高了所述半导体器件的性能和良率。

实施例3

本发明还提供了一种电子装置，包括实施例2所述的半导体器件。其中，半导体器件为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的半导体器件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制备方法，包括：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有虚拟栅极和包围所述虚拟栅极的层间介电层；

步骤S2：去除所述虚拟栅极，然后形成金属栅极，以覆盖所述层间介电层，其中，所述金属栅极的顶部形成有凹槽；

步骤S3：在所述金属栅极上形成缓冲层，以覆盖所述金属栅极并部分填充所述凹槽，接着平坦化所述缓冲层，其中所述缓冲层与所述金属栅极具有不同的平坦化速率；

步骤S4：重复所述步骤S3至所述凹槽消失，得到平坦的表面为止。

2.根据权利要求1所述的方法，其特征在于，所述步骤S2进一步包括：

步骤S21：去除所述虚拟栅极，以形成虚拟开口；

步骤S22：在所述虚拟开口中依次沉积高K介电层、阻挡层和导电层，其中，在所述虚拟开口上方的所述导电层中形成有所述凹槽。

3.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，所述缓冲层选用缓冲介电层。

4.根据权利要求1或3所述的方法，其特征在于，在所述步骤S3中，所述缓冲层选用SiO₂。

5.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，所述缓冲层的厚度为50-400埃。

6.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，所述平坦化所述缓冲层的过抛光率为0-30％。

7.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，在重复步骤S3时，根据所述层间介电层上所述金属栅极的厚度调节所述缓冲层的厚度，或者逐渐减小所述缓冲层的厚度，并且减小范围为50-400埃。

8.根据权利要求1或7所述的方法，其特征在于，在所述步骤S3中，所述缓冲层的厚度为300-400埃；以及

在所述步骤S4中，第一次重复所述步骤S3时，所述缓冲层的厚度为200-300埃；

第二次重复所述步骤S3时，所述缓冲层的厚度为100-200埃；

第三次重复所述步骤S3时，所述缓冲层的厚度为80-100埃；

第n次重复所述步骤S3时，所述缓冲层的厚度为10-20埃。

9.根据权利要求1所述的方法，其特征在于，所述方法进一步包括：

步骤S5：平坦化所述金属栅极至所述层间介电层，以得到金属栅极结构。

10.根据权利要求9所述的方法，其特征在于，在所述步骤S4中，在所述凹槽消失之后或者在最后一次机械平坦化所述金属栅极之前，所述层间介电层上剩余1-100埃的金属栅极材料，所述方法还进一步包括回蚀刻的步骤。

11.根据权利要求10所述的方法，其特征在于，在所述最后一次的机械平坦化或者所述回蚀刻步骤中，将所述平坦的表面向下平移，以露出所述层间介电层的表面。

12.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，所述虚拟栅极包括NMOS虚拟栅极和PMOS虚拟栅极；

在所述NMOS虚拟栅极和所述PMOS虚拟栅极的侧壁上还形成有间隙壁；

在所述NMOS虚拟栅极和所述PMOS虚拟栅极的两侧的所述半导体衬底中还形成有应力层和/或接触孔蚀刻停止层。

13.一种基于权利要求1至12之一所述的方法制备得到的半导体器件。

14.一种电子装置，包括权利要求13所述的半导体器件。